CN100538905C - 非易失性存储装置的高电压开关电路 - Google Patents

非易失性存储装置的高电压开关电路 Download PDF

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Abstract

一种高电压开关电路，其包含：高电压开关，其被配置成传送高电压；提升电路，其被配置成藉由响应于多个时钟信号进行提升操作而将第一、第二及第三节点的信号升压；及驱动信号传输电路，其被配置成以恒定速率将第二节点的信号升压，同时不管第一节点处的电压电平如何变化也维持第三节点的电压电平，且将第二节点的经升压的信号传送至高电压开关，从而启动高电压开关。

Description

非易失性存储装置的高电压开关电路
技术领域
本发明涉及非易失性存储装置的高电压开关电路，更具体地，本发明涉及一种缩短启动高电压开关的驱动信号的升压时间的高电压开关电路。
背景技术
在诸如闪存或电子可擦可编程只读存储器(EEPROM)的非易失性存储装置中，相对于其它存储装置其需要用于编程或擦除操作的高电压(VPP)。高电压是内部产生的，且具有比外部电源电压(VCC)更高的电压。需要高电压开关来切换至高电压VPP或将高电压传送至字线。而且，当所述高电压开关包括N型金属氧化物半导体(NMOS)晶体管时，高电压开关需要比施加至NMOS晶体管的栅极的高电压VPP更高的电压。为此目的，可需要用于将NMOS晶体管的栅极升压的升压电路以用于所述高电压开关。
图1为说明传统高电压开关电路的电路图，所述高电压开关电路包括高电压开关11、升压使能单元12及高电压开关升压器13。
参看图1，高电压开关11包括NMOS晶体管N1，其传送高电压VPP作为输出信号VPPOUT，所述NMOS晶体管N1由自高电压开关升压器13提供的驱动信号(即，节点NB的信号)启动。
升压使能单元12包括反相器IV1及IV2、及NMOS晶体管N2，以响应于使能信号EN启动高电压开关升压器13。
提供高电压开关升压器13以将驱动信号(即，节点NB的信号)升压，以启动高电压开关11，高电压开关升压器13包括两个电容器Ca及Cb及两个NMOS晶体管N3及N4。NMOS晶体管N2经是以二极管连接(diode connection)的形式配置的。电容器Ca及Cb分别响应于时钟信号CK及CKB，其中时钟脉冲CKB为时钟脉冲CK的反相。
图2说明了相对的时钟信号CK及CKB的波形，且图3A至3C说明了图1中所展示的高电压开关升压器13的操作。在下文中，将参看图2及图3A至3C描述高电压开关升压器13的操作。
将信号或节点升压的最简单方式为使用时钟信号CK及CKB。如图3A中所展示，电容器Ca的一个电极耦接至时钟信号CK，而电容器Ca的另一电极连接至节点NA。电容器Cb的一个电极耦接至时钟信号CKB，而电容器Cb的另一电极连接至节点NB。因此，每当时钟信号CK及CKB变化时，节点NA及NB即会改变。此处，Cs表示节点NB的寄生电容。
首先，如图3A中所展示，当时钟信号CK为0V而时钟信号CKB为VCC(参看图2)时，电容器Ca不进行提升操作，而电容器Cb进行提升操作。接着，NMOS晶体管N3导通，而NMOS晶体管N4截止。因此，经由电容器Ca的提升操作，将节点NB升压至Vb。接着，节点NB减少了NMOS晶体管N3的阈值电压Vth1而降低至Vb-Vth1，因为节点NB连接至NMOS晶体管N3的栅极。
接下来，如图3B中所展示，若时钟信号CK自0V转变成Vcc而时钟信号CKB自Vcc转变成0V，则电容器Ca开始提升电荷，而电容器Cb不进行提升操作。接着，NMOS晶体管N3截止，而NMOS晶体管N4导通。因此，藉由提升操作将节点NA自Vb-Vth1升压至Vb-Vth1+Vcc。由于NMOS晶体管N4的栅极耦接至节点NA，因此节点NB减少了NMOS晶体管N4的阈值电压Vth2而降低至Vb-Vth1+Vcc-Vth2。
且如图3C中所展示，若时钟信号CK自Vcc转变成0V而时钟信号CKB自0V转变成Vcc，则电容器Cb再次开始提升电荷，而电容器Ca不进行提升操作。接着，NMOS晶体管N3导通，而NMOS晶体管N4截止。因此，藉由提升操作，节点NB自Vb-Vth1+Vcc+Vth2升压至Vb-Vth1+Vcc-Vth2+rVcc，其中r＝Cb/(Cb+Cs)。
此处，节点NB处的最大电压增益为Vb-Vth1+Vcc-Vth2+rVcc。节点NB处的实际电压增益比最大增益小，因为NMOS晶体管N4是二极管耦接于其中。藉此，NMOS晶体管N4的栅极电压受节点NA的电压影响，当节点NA的电压电平下降时，节点A降低。
因此，如图4中所说明，当传送至节点NB的电压电平(即电荷量(NMOS晶体管N4的源极电压))随时间前进而变得更低时，可能出现问题。
结果，如图5中所展示，用于由高电压开关11传送高电压VPP作为输出信号的时间增加，当电源电压Vcc变得更低时，所述时间增加得更多。
发明内容
本发明针对一种高电压开关电路，其可缩短用于启动高电压开关的驱动信号的升压时间从而减少由高电压开关传送高电压作为输出信号的时间。
在一个实施例中，一种高电压开关电路包含：高电压开关，其被配置成传送高电压；提升电路，其被配置成藉由响应于多个时钟信号进行提升操作而将第一、第二及第三节点的信号升压；及驱动信号传输电路，其配置成以恒定速率将所述第二节点的所述信号升压，同时不管所述第一节点处的一电压电平如何变化也维持所述第三节点的一电压电平，且将所述第二节点的所述经升压的信号传送至所述高电压开关，从而启动所述高电压开关。
在此实施例中，所述高电压开关电路也包含升压使能电路，其被配置成启动所述提升电路及所述信号传输电路。
在此实施例中，所述提升电路包含：第一提升单元，其被配置成响应于第一时钟信号将所述第一节点升压；第二提升单元，其被配置成响应于第二时钟信号将所述第二节点升压；及第三提升单元，其被配置成响应于第三时钟信号将所述第三节点升压。
在此实施例中，所述驱动信号传输电路包含：第一及第二开关单元，其串联耦接于高电压与所述第二节点之间；及一第三开关单元，其被配置成藉由将所述第一节点与所述第三节点彼此隔离，使得不管所述第一节点处的电压电平如何变化也将所述第三节点的一电压电平维持于恒定电平。
在此实施例中，所述驱动信号传输电路包含：第一开关单元，其耦接于高电压与所述第一节点之间，所述第一开关单元具有耦接至所述第二节点的栅极；第二开关单元，其耦接于所述第一节点与所述第二节点之间，所述第二开关单元具有耦接至所述第三节点的栅极；及第三开关单元，其耦接于所述第一节点与所述第三节点之间，所述第三开关单元具有耦接至所述第二节点的栅极。
在此实施例中，所述第三开关单元将所述第一节点与所述第三节点分离，以不管所述第一节点处的电压电平如何变化也将所述第三节点的电压电平维持于恒定电平。
在此实施例中，所述多个时钟信号包括：第一时钟信号，其在第一脉冲周期中使能；第二时钟信号，其在第二脉冲周期中去能，在所述第二脉冲周期中所述第一时钟信号为活动的(例如逻辑高)，所述第二脉冲周期比所述第一脉冲周期窄；及第三时钟信号，其在第三脉冲周期中去能，在所述第三脉冲周期中所述第一时钟信号为活动且所述第二时钟信号为不活动的(例如逻辑低)，所述第三脉冲周期比所述第二脉冲周期窄。
在本发明的另一实施例中，一种高电压开关电路包含：高电压开关，其被配置成传送高电压；高电压开关升压器，其被配置成响应于多个时钟信号将用于驱动所述高电压开关的信号升压；及升压使能电路，其被配置成启动所述高电压开关升压器。所述高电压开关升压器包含：提升电路，其被配置成藉由响应于所述多个时钟信号进行提升操作而将第一、第二及第三节点的信号升压；及驱动信号传输电路，其被配置成不管所述第一节点处的电压电平如何变化也将所述第三节点的电压电平维持于恒定电平，且将所述经升压的驱动信号传送至所述高电压开关。
附图说明
图1为说明传统高电压开关电路的电路图；
图2为说明在图1的高电压开关电路中操作的时钟信号的波形的图式；
图3A至3C为说明图1的高电压开关电路的操作的图式；
图4为说明在图1的高电压开关电路中的节点NA及NB处的信号的波形的时序图；
图5为说明经由图1的高电压开关电路输出高电压VPPOUT的时间点的时序图；
图6为说明根据本发明的一个实施例的高电压开关电路的电路图；
图7为说明在图6的高电压开关电路中操作的时钟信号的波形的图式；
图8A至8D为说明图6的高电压开关电路的操作的图式；
图9为说明在图6的高电压开关电路中的节点NA、NB及NC处的信号波形的时序图；及
图10为说明经由图6的高电压开关电路输出高电压VPPOUT的时间点的时序图。
具体实施方式
将在下文中参看附图更加详细地描述本发明的实施例。然而，可以不同形式实施本发明，且不应将其建构为限于本文中陈述的实施例。相反，提供此等实施例，使得此揭示内容将彻底且完全，且将本发明的范畴充分传达至熟习此项技术者。在整个说明书中，相同数字指示相同组件。
在下文中，将结合附图描述本发明的例示性实施例。
图6为说明根据本发明的一个实施例的高电压开关电路的电路图。
参看图6，高电压开关电路100包括高电压开关110、升压使能电路120及高电压开关升压器130。
高电压开关110包括被配置成传送高电压VPP作为输出信号VPPOUT的NMOS晶体管N1。
升压使能电路120包括反相器IV1及IV2及NMOS晶体管N2，以响应于使能信号EN而启动高电压开关升压器130。反相器IV1及IV2充当缓冲器，且输出使能信号EN，且NMOS晶体管N2由电源电压Vcc导通，且将所述使能信号EN传送至高电压开关升压器130。
高电压开关升压器130包括三个NMOS晶体管N11至N13及三个电容器C1至C3。此处，Cs表示寄生电容。电容器C1的一个电极耦接至节点NA，且电容器C1的另一电极耦接至时钟信号CK1。电容器C2的一个电极耦接至节点NB，且电容器C2的另一电极耦接至时钟信号CK2。电容器C3的一个电极耦接至节点NC，且电容器C3的另一电极耦接至时钟信号CK3。NMOS晶体管N11耦接于高电压VPP的端子与节点NA之间，以经由其栅极响应于来自节点NB的信号。NMOS晶体管N12耦接于节点NA与节点NB之间，其栅极耦接至电容器C3的电极。NMOS晶体管N13耦接于节点NA与节点NC之间，以经由其栅极响应于来自节点NB的信号。
图6中所展示的高电压开关电路100的NMOS晶体管N13能够将NMOS晶体管N12的栅极电压维持于恒定电平。
图7为说明在图6的高电压开关电路中操作的时钟信号CK1、CK2与CK3的波形的图式，其中可以大于0的值控制时钟信号CK1、CK2及CK3的周期t1、t1′、t2及t2′。在第一脉冲周期中，使能时钟信号CK1(例如，将其设定成逻辑高)。在比第一脉冲周期窄的第二脉冲周期中，去能时钟信号CK2(例如，将其设定成逻辑低)，同时时钟信号CK1为活动的(例如，保持逻辑高)。在比第二脉冲周期窄的第三脉冲周期中，使能时钟信号CK3，同时时钟信号CK1为活动的且时钟信号CK2为不活动的(例如，保持逻辑低)。
图8A至8D为说明图6中所展示的高电压开关升压器130的操作的图式。在下文中，将参看图7及图8A至8D描述将NMOS晶体管N12的栅极电压维持于恒定电平的方法。
首先，如图8A中所说明，当时钟信号CK1为0V时，时钟信号CK3为0V，且时钟信号CK2为Vcc(参看图7)时，电容器C1及C3不进行提升操作，而电容器C2进行提升操作。结果，NMOS晶体管N11及N13导通，且NMOS晶体管N12截止。因此，节点NB藉由电容器C2的提升操作而升压至Vb，而节点NA处的电压减少了NMOS晶体管N11的阈值电压Vth1而降低至Vb-Vth1，因为节点NB耦接至NMOS晶体管N11的栅极。节点NC处的电压减少了NMOS晶体管N13的阈值电压Vth3而降低至Vb-Vth3，因为节点NB耦接至NMOS晶体管N13的栅极。
接下来，如图8B中所说明，当时钟信号CK1自0V转变成Vcc时，时钟信号CK3保持于0V，且时钟信号CK2保持于Vcc(参看图7)时，电容器C1进行提升操作，而电容器C3停止提升，且电容器C2保持提升操作。接着，NMOS晶体管N11及N13维持其截止状态，同时NMOS晶体管N12维持其截止状态。因此，节点NA处的电压自Vb-Vth1升压至Vb-Vth1+Vcc，而节点NC维持Vb-Vth3的电压电平，且节点NB维持Vb的电压电平。
如图8C中所说明，当时钟信号CK1保持于Vcc时，时钟信号CK3在预定时间内设定成Vcc之后返回至0V，且时钟信号CK2自Vcc转变成0V(参看图7)时，电容器C1保持提升，且电容器C3在预定时间内(例如当CK3为活动时)进行其提升操作，而电容器C2停止提升。接着，NMOS晶体管N11维持其导通状态，而NMOS晶体管N12导通一段时间。NMOS晶体管N13截止。因此，节点NA维持Vb-Vth1+Vcc的电压电平，而节点NC处的电压在预定时间内升压至Vb-Vth3+Vcc(NMOS晶体管N12的栅极电压维持Vb-Vth3+Vcc的电压电平，而不受节点NA处的电压电平的变化的影响)。节点NB处的电压减少了NMOS晶体管N12的阈值电压Vth2而降低至Vb-Vth3+Vcc-Vth2，因为节点NC耦接至NMOS晶体管N12的栅极。
且接下来，如图8D中所说明，当时钟信号CK1保持于Vcc时，时钟信号CK3经设定成0V，且时钟信号CK2自0V转变成Vcc(参看图7)时，电容器C1保持提升，而电容器C3停止提升，且电容器C2重新开始其提升操作。接着，NMOS晶体管N11维持其导通状态，而NMOS晶体管N12截止，且NMOS晶体管N13再次导通。因此，节点NA维持Vb-Vth1+Vcc的电压电平，而节点NB处的电压升压至Vb-Vth3+Vcc-Vth2+rVcc(此处，考虑到寄生电容，r为Cb/(Cb+Cs))。而且，藉由将NMOS晶体管N13的漏极电压直接传送至节点NC且不存在电压降落，节点NC处的电压保持于Vb-Vth3+Vcc，因为NMOS晶体管N13的栅极电压Vb-Vth3+Vcc-Vth2+rVcc高于漏极电压Vb-Vth3+Vcc。
如上文所陈述，藉由高电压开关升压器130的操作，使得不管节点NA处的电压电平如何变化，NMOS晶体管N12的栅极电压也维持Vb-Vth3+Vcc的电平，因为在时钟信号CK3变成逻辑高电平的图8C的步骤后，由NMOS晶体管N13将NMOS晶体管N12的栅极(即节点NC)与NMOS晶体管N12的漏极(即节点NA)分离。
图9为说明图6的高电压开关电路中的节点NA、NB及NC处的信号波形的时序图，其作为对于高电压开关升压器的模拟结果，且图10为说明经由图6的高电压开关电路输出高电压输出信号VPPOUT的时间点的时序图。
参看图9，因为节点NC的电压电平(即NMOS晶体管N12的栅极电压)随时间前进而变高，所以NMOS晶体管N12的源极的电压电平(即节点NB的电压电平(即黑色实线))升高。
如图10中所说明，展示用于输出高电压信号VPPOUT的时间。尽管Vcc电压降低，但是电压VPPOUT具有升压特征。
虽然电源电压Vcc降低，但本发明可比传统状况更快地传送高电压。
本发明有利于在具有低电源电压的应用中改良高电压开关操作的效率。
虽然已结合附图中所说明的本发明的特定实施例描述了本发明，但本发明并不限于所述等实施例。对于普通熟习此项技术者显而易见的是，在不偏离本发明的范畴及精神的前提下，可对本发明做出各种取代、修改及改变。

Claims (13)

1.一种非易失性存储装置的高电压开关电路，其包含：
高电压开关，其被配置成将高于外部电源供应电压的电压传送至所述装置；
提升电路，其包括第一、第二及第三节点，所述提升电路被配置成藉由响应于多个时钟信号进行提升操作而将第一、第二及第三节点的信号升压；及
驱动信号传输电路，其被配置成以恒定速率将第二节点的信号升压，同时不管第一节点处的电压电平如何变化也维持第三节点的电压电平，且将第二节点的经升压的信号传送至高电压开关。
2.如权利要求1所述的装置，进一步包含升压使能电路，所述升压使能电路被配置成启动所述提升电路与所述驱动信号传输电路。
3.如权利要求1所述的装置，其中所述提升电路包含：
第一提升单元，其被配置成响应于第一时钟信号将所述第一节点升压；
第二提升单元，其被配置成响应于第二时钟信号将所述第二节点升压；及
第三提升单元，其被配置成响应于第三时钟信号将所述第三节点升压。
4.如权利要求1所述的装置，其中所述驱动信号传输电路包含：
第一及第二开关单元，其耦接于具有高于所述外部电源供应电压的所述电压的给定节点与所述第二节点之间；及
第三开关单元，其被配置成不管所述第一节点处的电压电平的变化也将所述第三节点的电压电平维持于恒定电平。
5.如权利要求1所述的装置，其中所述驱动信号传输电路包含：
第一开关单元，其耦接于具有高于所述外部电源供应电压的所述电压的给定节点与所述第一节点之间，所述第一开关单元具有耦接至所述第二节点的栅极；
第二开关单元，其耦接于所述第一节点与所述第二节点之间，所述第二开关单元具有耦接至所述第三节点的栅极；及
第三开关单元，其耦接于所述第一节点与所述第三节点之间，所述第三开关单元具有耦接至所述第二节点的栅极。
6.如权利要求5所述的装置，其中所述第三开关单元被配置成将所述第一节点与所述第三节点分离，以不管所述第一节点处的所述电压电平的变化也将所述第三节点的电压电平维持于恒定电平。
7.如权利要求1所述的装置，其中所述多个时钟信号包括：
第一时钟信号，其在第一脉冲周期中使能；
第二时钟信号，其在第二脉冲周期中去能，在所述第二脉冲周期中所述第一时钟信号为活动的，所述第二脉冲周期比所述第一脉冲周期窄；及
第三时钟信号，其在第三脉冲周期中去能，在所述第三脉冲周期中所述第一时钟信号为活动的且所述第二时钟信号为不活动的，所述第三脉冲周期比所述第二脉冲周期窄。
8.一种非易失性存储装置的高电压开关电路，其包含：
高电压开关，其被配置成将高于外部电源供应电压的电压传送至所述装置；
高电压开关升压器，其被配置成响应于多个时钟信号将用于驱动所述高电压开关的信号升压；及
升压使能电路，其被配置成启动所述高电压开关升压器，
其中，所述高电压开关升压器包含：
提升电路，其包括第一、第二及第三节点，所述提升电路被配置成藉由响应于所述多个时钟信号进行提升操作而将所述等第一、第二及第三节点的信号升压；及
驱动信号传输电路，其被配置成不管所述第一节点处的电压电平如何变化也将所述第三节点的电压电平维持于恒定电平，且将所述经升压的驱动信号传送至所述高电压开关。
9.如权利要求8所述的装置，其中所述提升电路包含：
第一提升单元，其被配置成响应于第一时钟信号将所述第一节点升压；
第二提升单元，其被配置成响应于第二时钟信号将所述第二节点升压；及
第三提升单元，其被配置成响应于第三时钟信号将所述第三节点升压。
10.如权利要求8所述的装置，其中所述驱动信号传输电路包含：
第一及第二开关单元，其耦接于具有高于所述外部电源供应电压的所述电压的给定节点与所述第二节点之间；及
第三开关单元，其被配置成不管所述第一节点处的所述电压电平如何变化也将所述第三节点的电压电平维持于恒定电平。
11.如权利要求8所述的装置，其中所述驱动信号传输电路包含：
第一开关单元，其耦接于具有高于所述外部电源供应电压的所述电压的给定节点与所述第一节点之间，所述第一开关单元具有耦接至所述第二节点的栅极；
第二开关单元，其耦接于所述第一节点与所述第二节点之间，所述第二开关单元具有耦接至所述第三节点的栅极；及
第三开关单元，其耦接于所述第一节点与所述第三节点之间，所述第三开关单元具有耦接至所述第二节点的栅极。
12.如权利要求11所述的装置，其中所述第三开关单元被配置成将所述第一节点与所述第三节点分离，以不管所述第一节点处的所述电压电平如何变化也将所述第三节点的电压电平维持于恒定电平。
13.如权利要求8所述的装置，其中所述多个时钟信号包括：
第一时钟信号，其在第一脉冲周期中使能；
第二时钟信号，其在第二脉冲周期中去能，在所述第二脉冲周期中所述第一时钟信号为活动的，所述第二脉冲周期比所述第一脉冲周期窄；及
第三时钟信号，其在第三脉冲周期中去能，在所述第三脉冲周期中所述第一时钟信号为活动的且所述第二时钟信号为不活动的，所述第三脉冲周期比所述第二脉冲周期窄。
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