CN100524750C - 集成电路装置及电子设备 - Google Patents

Abstract

本发明的目的在于，提供一种纤细的细长集成电路装置以及包括其的电子设备。集成电路装置(10)包括：第一晶体管NTr1和第二晶体管PTr1，它们推挽连接在第一电源线和第二电源线之间，用于根据电荷泵动作向其连接节点ND输出第一电源线和第二电源线中任一条的电压；以及焊盘PD，其与连接节点ND电连接的同时，与一端被施加给定的电压的加速电容器的另一端电连接。以与第一晶体管NTr1和第二晶体管PTr1中至少一个的一部分或全部重叠的方式，在该第一晶体管NTr1和第二晶体管PTr1中的至少一个的上层配置焊盘PD。

Description

集成电路装置及电子设备

技术领域

本发明涉及一种集成电路装置及电子设备。

背景技术

作为驱动液晶面板等显示面板的集成电路装置有显示驱动器(LCD驱动器)。在该显示驱动器中，为了低成本化而需要缩小集成电路基片尺寸。

但是，装入手机等中的显示面板的大小几乎固定。因此，如果采用精细工艺，简单地缩短显示驱动器的集成电路装置而缩小集成电路基片尺寸，就会导致难以安装等问题。

专利文献1：特开2001-222249号公报

发明内容

本发明是鉴于上述的技术问题进行的发明，其目的在于，提供一种纤细的细长集成电路装置以及包括其的电子设备。

本发明涉及一种集成电路装置，其包括：第一晶体管和第二晶体管，它们推挽连接在第一电源线和第二电源线之间，用于通过电荷泵动作向其连接节点输出所述第一电源线和第二电源线中任一条的电压；静电保护元件，其连接在所述第一电源线和所述连接节点之间；以及焊盘，其与所述连接节点电连接的同时，与一端被施加给定的电压的加速电容器的另一端电连接；以与所述静电保护元件、第一晶体管和第二晶体管中至少一个的一部分或全部重叠的方式，在该静电保护元件、第一晶体管和第二晶体管中的至少一个的上层配置所述焊盘。

由此，没有必要为了提供通过电荷泵动作生成的电源而对宽度宽的信号线进行配线，只将进行第一和第二晶体管的栅极控制的信号线配线到焊盘附近就可以。因此，提高焊盘附近区域的配线效率，可以减小集成电路装置的第二方向上的宽度。并且，通过将静电保护元件、第一和第二晶体管的一部分或全部配置在焊盘下，可以进一步减小集成电路装置的第二方向上的宽度。此外，通过在焊盘下配置静电保护元件，可以强化对于静电的耐性。

此外，本发明涉及一种集成电路装置，其包括：第一晶体管和第二晶体管，它们推挽连接在第一电源线和第二电源线之间，用于根据电荷泵动作向其连接节点输出所述第一电源线和第二电源线中任一条的电压；以及焊盘，其与所述连接节点电连接的同时，与一端被施加给定的电压的加速电容器的另一端电连接；以与所述第一晶体管和第二晶体管中至少一个的一部分或全部重叠的方式，在该第一晶体管和第二晶体管中的至少一个的上层配置所述焊盘。

由此，没有必要为了提供根据电荷泵动作生成的电源而对宽度宽的信号线进行配线，只将进行第一和第二晶体管的栅极控制的信号线配线到焊盘附近就可以。因此，提高焊盘附近区域的配线效率，可以减小集成电路装置的第二方向上的宽度。并且，通过将第一和第二晶体管的一部分或全部配置在焊盘下，可以进一步减小集成电路装置的第二方向上的宽度。

此外，在本发明所涉及的集成电路装置中，所述第一晶体管兼作静电保护元件。

由此，可以进一步减小集成电路装置的第二方向上的宽度。

此外，在本发明所涉及的集成电路装置中，在将从作为所述集成电路装置的短边的第一边至对置的第三边的方向作为第一方向、并将从作为所述集成电路装置的长边的第二边至对置的第四边的方向作为第二方向的情况下，包括：第一～第N电路块(N为大于等于2的整数)，它们沿着所述第一方向配置；第一接口区域，其在所述第一～第N电路块的所述第二方向侧沿着所述第四边设置；以及第二接口区域，其在所述第一～第N电路块的与所述第二方向相反的第四方向侧沿着所述第二边设置；所述第二电源线的电压或根据该电压生成的电压，被作为所述第一～第N电路块的至少一个电源电压供给。

此外，在本发明所涉及的集成电路装置中，可以在所述第二接口区域，配置所述焊盘、所述第一晶体管和第二晶体管。

此外，在本发明所涉及的集成电路装置中，所述第一～第N电路块的一个为用于进行所述第一晶体管和第二晶体管的栅极控制的电源电路块，在所述电源电路块的所述第四方向侧，配置所述焊盘、所述第一晶体管和第二晶体管。

根据这些任一个发明，可以进一步减小集成电路装置的第二方向上的宽度。

此外，在本发明所涉及的集成电路装置中，所述第一～第N电路块，包括用于驱动数据线的至少一个数据驱动块、以及除了所述数据驱动块之外的电路块，在将所述第一接口区域、所述第一～第N电路块、所述第二接口区域的所述第二方向上的宽度分别作为W1、WB、W2的情况下，集成电路装置的所述第二方向上的宽度W为，W1+WB+W2≤W<W1+2×WB+W2。

在本发明中，第一～第N电路块，包括数据驱动块、以及除了数据驱动块之外的电路块。并且，对于第一接口区域、第一～第N电路块、第二接口区域的宽度W1、WB、W2，W1+WB+W2≤W<W1+2×WB+W2成立。根据这种关系式成立的集成电路装置，可以提供在确保第二方向上的电路块的宽度(不进行过度的扁平布局)的同时，减小第二方向上的宽度的纤细的细长集成电路装置。由此，可以同时实现安装的容易化和装置的低成本化。此外，由于电路块没有过度扁平，因而布局设计变容易，可以缩短装置的开发期间。

此外，在本发明所涉及的集成电路装置中，集成电路装置的所述第二方向上的宽度W为，W<2×WB。

由此，在可以确保第一～第N电路块的第二方向上的宽度足够大的同时，可以减小集成电路装置的第二方向上的宽度。因此，容易使W<2×WB成立，可以提供更纤细的集成电路装置。

此外，在本发明所涉及的集成电路装置中，所述第一接口区域在所述数据驱动块的所述第二方向侧，以不通过其他电路块的方式配置，所述第二接口区域在所述数据驱动块的所述第四方向侧，以不通过其他电路块的方式配置。

由此，能够以数据驱动块的第二方向上的宽度为基准，确定第一～第N电路块的第二方向上的宽度。并且，由于至少在数据驱动块存在的部分，在第二方向上仅存在一个电路块(数据驱动块)，因而没有必要使数据驱动块的布局过分地扁平，就可以实现细长的集成电路装置。

此外，在本发明所涉及的集成电路装置中，所述数据驱动块所包括的数据驱动器，包括Q个驱动单元，它们分别输出与相当于1像素的图像数据相对应的数据信号，并沿着所述第二方向排列，在将所述驱动单元的所述第二方向上的宽度作为WD的情况下，所述第一～第N电路块的所述第二方向上的宽度WB为，Q×WD≤WB<(Q+1)×WD。

这样，如果沿着第二方向配置多个驱动单元，就可以将从沿着第一方向配置的其他电路块的图像数据的信号，有效地输入至这些驱动单元。并且，使数据驱动块的第二方向上的宽度抑制到最小限度，可以减小集成电路装置的第二方向上的宽度。

此外，在本发明所涉及的集成电路装置中，在将显示面板的水平扫描方向的像素数作为HPN、将数据驱动块的块数作为DBN、并将在一个水平扫描期间向所述驱动单元输入的图像数据的输入次数作为IN的情况下，沿着所述第二方向排列的所述驱动单元的个数Q为Q＝HPN/(DBN×IN)。

由此，可以将第一～第N电路块的第二方向上的宽度设定为根据数据驱动块的块数或图像数据的输入次数的最佳宽度。

此外，在本发明所涉及的集成电路装置中，所述第一～第N电路块，包括储存图像数据的至少一个存储块。

此外，在本发明所涉及的集成电路装置中，所述数据驱动块所包括的数据驱动器，包括Q个驱动单元，它们分别输出与相当于1像素的图像数据相对应的数据信号，并沿着所述第二方向排列，在将所述驱动单元的所述第二方向上的宽度作为WD、并将所述存储块所包括的外围电路部分的所述第二方向上的宽度作为WPC的情况下，Q×WD≤WB<(Q+1)×WD+WPC。

由此，使数据驱动块的第二方向上的宽度抑制到最小限度，可以减小集成电路装置的第二方向上的宽度。

此外，在本发明所涉及的集成电路装置中，在将显示面板的水平扫描方向的像素数作为HPN、将数据驱动块的块数作为DBN、并将在一个水平扫描期间向所述驱动单元输入的图像数据的输入次数作为IN的情况下，沿着所述第二方向排列的所述驱动单元的个数Q为Q＝HPN/(DBN×IN)。

由此，使数据驱动块的第二方向上的宽度抑制到最小限度，可以减小集成电路装置的第二方向上的宽度。

此外，在本发明所涉及的集成电路装置中，所述存储块和所述数据驱动块沿着所述第一方向邻接配置。

由此，与将存储块和数据驱动块沿着第二方向配置的方法相比，可以减小集成电路装置的第二方向上的宽度。此外，在存储块或数据驱动块的构成等改变的情况下，使波及到其他的电路块的影响抑制到最小限度，实现设计的有效化。

此外，在本发明所涉及的集成电路装置中，在一个水平扫描期间内，从所述存储块向邻接的数据驱动块多次读出被储存在所述存储块中的图像数据。

由此，由于存储块的第二方向上的存储单元数减少，因而可以减小存储块的第二方向上的宽度，也可以减小集成电路装置的第二方向上的宽度。

此外，本发明涉及一种电子设备，其特征在于，包括：如上所述任一个集成电路装置；以及显示面板，其由所述集成电路装置驱动。

附图说明

图1(A)、(B)、(C)是本实施方式的比较例的说明图。

图2(A)、(B)是关于集成电路装置的安装的说明图。

图3是本实施方式的集成电路装置的构成例。

图4是多种类型的显示驱动器和它们内置的电路块的例子。

图5(A)、(B)是本实施形式的集成电路装置的平面布局例。

图6(A)、(B)是集成电路装置的剖面图的例子。

图7是集成电路装置的电路构成例。

图8(A)、(B)、(C)是数据驱动器、扫描驱动器的构成例。

图9(A)、(B)是电源电路、灰阶电压生成电路的构成例。

图10(A)、(B)、(C)是D/A转换电路、输出电路的构成例。

图11(A)、(B)是示出图9(A)的升压电路的构成例的框图、各种电源电压的电位关系的一例的图。

图12(A)、(B)是一次升压电路的说明图。

图13是本实施形式的包括配置在焊盘下的晶体管的电路的说明图。

图14(A)、(B)是配置在焊盘下的晶体管的说明图。

图15(A)是静电保护元件的说明图。图15(B)是省略静电保护元件的情况下的构成例。

图16是静电保护元件的布局平面图的一例。

图17是图16的剖面构造的一例。

图18是形成在焊盘的下层的晶体管的剖面构造的一例。

图19是静电保护元件的布局平面图的其他例。

图20是图19的剖面构造的一例。

图21是形成在焊盘的下层的晶体管的剖面构造的一例。

图22(A)、(B)是本实施形式的说明图。

图23(A)、(B)是对于集成电路装置的宽度的说明图。

图24(A)～(E)是对于数据驱动块的宽度的说明图。

图25(A)、(B)是对于存储块的宽度的说明图。

图26(A)、(B)是比较例的说明图。

图27(A)、(B)是存储块的构成例。

图28是对于W1、W2、WB的关系的说明图。

图29(A)、(B)是存储块、数据驱动块的配置说明图。

图30是在一个水平扫描期间多次读出图像数据的方法的说明图。

图31是数据驱动器、驱动单元的配置例。

图32(A)、(B)、(C)是存储单元的构成例。

图33是横式单元的情况下的存储块、驱动单元的配置例。

图34是纵式单元的情况下的存储块、驱动单元的配置例。

图35(A)、(B)是电子设备的构成例。

具体实施方式

下面，对本发明的优选实施形式详细地进行说明。在下面说明的实施形式不是对于记载在权利要求中的本发明的内容的不当限定，本实施形式中说明的所有构成并不都是本发明的必要解决要件。

1.比较例

在图1(A)中示出了作为本实施方式的比较例的集成电路装置500。图1(A)的集成电路装置500包括存储块MB(显示数据RAM)和数据驱动块DB。并且，沿着D2方向配置存储块MB和数据驱动块DB。此外，存储块MB和数据驱动块DB形成沿着D1方向的长度比沿着D2方向的宽度长的超扁平的块。

来自主机侧的图像数据被写入到存储块MB中。并且，数据驱动块DB将被写入到存储块MB中的数字化图像数据转换成模拟数据电压，从而驱动显示面板的数据线。这样，在图1(A)中，图像数据的信号流向为D2方向。因此，在图1(A)的比较例中，与该信号流向相匹配，将存储块MB和数据驱动块DB沿着D2方向配置。通过如上所述的方法，输入和输出之间成为短路径，可以使信号延迟最佳化，可以进行效率高的信号传递。

但是，在图1(A)的比较例中存在以下的问题。

首先，在显示驱动器等集成电路装置中，为了低成本化而需要缩小集成电路基片尺寸。但是，如果采用精细工艺，简单地缩短集成电路装置500而缩小集成电路基片尺寸，那么，不仅在短边方向，在长边方向也要缩小。因此，如图2(A)所示，导致难以安装的问题。即，输出节距例如优选大于等于22μm，但在如图2(A)所示的简单缩短中例如成为17μm节距，由于节距狭窄而难以安装。并且，显示面板的玻璃的框架变宽，玻璃的成品数减少，导致成本增加。

其次，在显示驱动器中，根据显示面板的种类(非晶形TFT、低温多晶硅TFT)或像素数(QCIF、QVGA、VGA)或产品的规格等，存储器和数据驱动器的构成改变。因此，在图1(A)的比较例中，在某些产品中，即使如图1(B)所示地焊盘节距和存储器的单元节距以及数据驱动器的单元节距一致，但如果存储器和数据驱动器的构成改变，这些节距就如图1(C)所示地变成不一致。于是，如果节距就如图1(C)所示地变成不一致，就必须在电路块之间形成用于吸收节距的不一致的多余的配线区域。特别是，块在D1方向上块呈扁平的图1(A)的比较例中，用于吸收节距的不一致的多余的配线区域变大。其结果，集成电路装置500在D2方向上的宽度W变大，集成电路基片面积增加，导致成本增加。

另一方面，为了避免这种问题，如果以焊盘节距和单元节距对齐(相同)的方式对存储器和数据驱动器的布局进行改变，就会延长开发期间，结果导致成本增加。即，在图1(A)的比较例中，由于对各个电路块的电路构成和布局进行个别设计，之后进行匹配节距等的操作，因而出现产生多余的空区域、设计效率低等问题。

2.集成电路装置的构成

图3示出了可以解决如上所述问题的本实施形式的集成电路装置10的构成例。在本实施形式中，将从集成电路装置10的短边即第一边SD1朝向对置的第三边SD3的方向作为第一方向D1，并将D1的相反方向作为第三方向D3。此外，将从集成电路装置10的长边即第二边SD2朝向对置的第四边SD4的方向作为第二方向D2，并将D2的相反方向作为第四方向D4。并且，在图3中集成电路装置10的左边为第一边SD1，右边为第三边SD3，但也可以是，左边为第三边SD3，右边为第一边SD1。

如图3所示，本实施形式的集成电路装置10包括沿着D1方向配置的第一～第N电路块CB1～CBN(N为大于等于2的整数)。即，在图1(A)的比较例中电路块排列在D2方向上，但在本实施形式中电路块CB1～CBN排列在D1方向上。此外，各个电路块没有形成图1(A)的比较例那样的超扁平的块，而形成比较方形的块。

此外，集成电路装置10包括输出侧I/F区域12(广义上为第一接口区域)，其在第一～第N电路块CB1～CBN的D2方向侧沿着SD4设置。并且，还包括输入侧I/F区域14(广义上为第二接口区域)，其在第一～第N电路块CB1～CBN的D4方向侧沿着SD2设置。更具体地说，输出侧I/F区域12(第一I/O区域)在电路块CB1～CBN的D2方向侧，例如不通过其他电路块等而配置。并且，输入侧I/F区域14(第二I/O区域)在电路块CB1～CBN的D4方向侧，例如不通过其他电路块等而配置。即，在至少存在数据驱动块的部分中，在D2方向上仅存在一个电路块(数据驱动块)。并且，在将集成电路装置10作为IP(Intel lectual Property：知识产权)核装入其他集成电路装置中等情况下，也可以形成为不设置I/F区域12、14的至少一个的构成。

输出侧(显示面板侧)I/F区域12是成为与显示面板之间的接口的区域，包括焊盘、连接在焊盘上的输出用晶体管、保护元件等多种元件。具体地说，包括用于向数据线输出数据信号或向扫描线输出扫描信号用晶体管等。并且，在显示面板为触摸面板等的情况下，也可以包括输入用晶体管。

输入侧(主机侧)I/F区域14是成为与主机(MPU、图像处理控制器、基带引擎)之间的接口的区域，可以包括焊盘、连接在焊盘上的输入用(输入输出用)晶体管、输出用晶体管、保护元件等多种元件。具体地说，包括用于输入来自主机的信号(数字信号)的输入用晶体管或用于输出向主机的信号的输出用晶体管等。

并且，也可以设置沿着作为短边的边SD1、SD3的输出侧或输入侧I/F区域。此外，成为外部连接端子的凸起等，可以设置在I/F(接口)区域12、14中，也可以设置在除此之外的区域(第一～第N电路块CB1～CBN)中。在设置在I/F区域12、14之外的区域中的情况下，通过除金凸起之外的小型凸起技术(将树脂作为芯部的凸起技术)实现。

此外，第一～第N电路块CB1～CBN可以包括至少两个(或三个)不同的电路块(具有不同的功能的电路块)。以集成电路装置10为显示驱动器的情况为例，电路块CB1～CBN可以包括数据驱动块、存储块、扫描驱动块、逻辑电路块、灰阶电压生成电路块、电源电路块中的至少两个。更具体地说，电路块CB1～CBN至少可以包括数据驱动块、逻辑电路块，可以再包括灰阶电压生成电路块。此外，在内置存储器类型的情况下，可以再包括存储块。

例如，图4示出了多种类型的显示驱动器和它们内置的电路块的例子。在内置存储器(RAM)的非晶硅TFT(Thin Film Transistor)面板用显示驱动器中，电路块CB1～CBN包括存储块、数据驱动器(源极驱动器)块、扫描驱动器(栅极驱动器)块、逻辑电路(门阵列电路)块、灰阶电压生成电路(γ校正电路)块、以及电源电路块。另一方面，内置存储器的低温多晶硅(LTPS)TFT面板用显示驱动器中，由于可以将扫描驱动器形成在玻璃基板上，因而可以省略扫描驱动块。此外，在非内置存储器的非晶硅TFT面板用中，可以省略存储块，在非内置存储器的低温多晶硅TFT面板用中，可以省略存储块和扫描驱动块。此外，在CSTN(Collar Super TwistedNematic)面板、TFD(Thin Film Diode)面板中，可以省略灰阶电压生成电路块。

图5(A)、(B)示出了本实施形式的显示驱动器的集成电路装置10的平面布局例。图5(A)、(B)是内置存储器的非晶硅TFT面板用的例，图5(A)例如将QCIF、32阶用的显示驱动器作为目标，图5(B)例如将QVGA、64阶用的显示驱动器作为目标。

在图5(A)、(B)中，第一～第N电路块CB1～CBN包括第一～第四存储块MB1～MB4(广义上为第一～第I存储块，I为大于等于2的整数)。此外，还包括第一～第四数据驱动块DB1～DB4(广义上为第一～第I数据驱动块)，它们沿着D1方向分别与各个第一～第四存储块MB1～MB4邻接配置。具体地说，存储块MB1与数据驱动块DB1沿着D1方向邻接配置，存储块MB2与数据驱动块DB2沿着D1方向邻接配置。并且，数据驱动块DB1为了驱动数据线而使用的图像数据(显示数据)由邻接的存储块MB1进行储存，数据驱动块DB2为了驱动数据线而使用的图像数据由邻接的存储块MB2进行储存。

此外，在图5(A)中，在存储块MB1～MB4中的MB1(广义上为第J存储块，1≤J<I＝的D3方向侧，邻接配置数据驱动块DB1～DB4中的DB1(广义上为第J数据驱动块)。此外，在存储块MB1的D1方向侧，邻接配置存储块MB2(广义上为第J+1存储块)。并且，在存储块MB2的D1方向侧，邻接配置数据驱动块DB2(广义上为第J+1数据驱动块)。存储块MB3、MB4、数据驱动块DB3、DB4的配置也相同。如上所述，在图5(A)中，相对MB1、MB2的边界线以线对称的方式配置MB1、DB1和MB2、DB2，相对MB3、MB4的边界线以线对称的方式配置MB3、DB3和MB4、DB4。在图5(A)中，DB2和DB3邻接配置，但也可以使这些不邻接、在其中间配置其他的电路块。

另一方面，在图5(B)中，在存储块MB1～MB4中的MB1(第J存储块)的D3方向侧，邻接配置数据驱动块DB1～DB4中的DB1(第J数据驱动块)。此外，在MB1的D1方向侧配置DB2(第J+1数据驱动块)。并且，在DB2的D1方向侧配置MB2(第J+1存储块)。DB3、MB3、DB4、MB4的配置也相同。并且，在图5(B)中，MB1和DB2、MB2和DB3、MB3和DB4分别被邻接配置，但也可以使这些不邻接、在其中间配置其他的电路块。

根据图5(A)的布局配置，具有在存储块MB1和MB2或MB3和MB4之间(第J、第J+1存储块之间)可以共用列地址译码器的优点。另一方面，根据图5(B)的布局配置，具有可以使从数据驱动块DB1～DB4到输出侧I/F区域12的数据输出信号线的配线节距均匀化而可以提高配线效率的优点。

并且，本实施形式的集成电路装置10的布局配置并不限定于图5(A)、(B)。例如，可以将存储块或数据驱动块的块数设定为2、3或大于等于5，也可以将存储块或数据驱动块以不进行块分割的方式构成。此外，也可以进行存储块和数据驱动块不邻接的变形实施。此外，也能够以不设置存储块、扫描驱动块、电源电路块或灰阶电压生成电路块等的方式构成。此外，也可以在电路块CB1～CBN和输出侧I/F区域12或输入侧I/F区域14之间，设置在D2方向上的宽度非常狭窄的电路块(小于等于WB的细长电路块)。此外，电路块CB1～CBN也可以包括不同的电路块多级排列在D2方向上的电路块。例如，也可以将扫描驱动器电路和电源电路作为一个电路块构成。

图6(A)是本实施形式的集成电路装置的沿着D2方向的剖面图的例，图6(B)是比较例的剖面图的例。在图1(A)的比较例中，如图6(B)所示，两个或两个以上的多个电路块沿着D2方向配置。此外，在D2方向上，在电路块之间、或电路块和I/F区域之间形成有配线区域。因此，集成电路装置500的D2方向(短边方向)的宽度W变大，不能实现纤细的细长集成电路基片。因此，即使利用精细工艺缩短集成电路基片，也由于如图2(A)所示地在D1方向(长边方向)上的长度LD变短、输出节距成为狭窄的节距，因而导致难以安装。

与此相对，在本实施形式中，如图3、图5(A)、(B)所示，多个电路块CB1～CBN沿着D1方向配置。此外，如图6(A)所示，在焊盘(凸起)的下面可以配置晶体管(电路元件)(有源面凸起)。此外，通过全局线可以形成电路块之间或电路块和I/F区域之间等中的信号线，该全局线形成在作为电路块内的配线的局部配线的上层(焊盘的下层)。因此，如图2(B)所示，在维持集成电路装置10的D1方向上的长度LD的状态下，可以缩小D2方向上的宽度W，可以实现超纤细的细长集成电路基片。其结果，可以使输出节距维持为例如大于等于22μm，可以容易安装。

此外，由于在本实施形式中多个电路块CB1～CBN沿着D1方向配置，因而可以容易地应对产品的规格改变。即，由于可以使用共同的平台设计多种规格的产品，因而可以提高设计效率。例如，在图5(A)、(B)中，即使在显示面板的像素数或灰阶数增减的情况下，也仅通过使存储块或数据驱动块的块数、或在一个水平扫描期间的图像数据的读出次数等增减，就可以应对。此外，图5(A)、(B)是内置存储器的非晶硅TFT面板用的例子，但在开发内置存储器的低温多晶硅TFT面板用的产品的情况下，仅从电路块CB1～CBN中取下扫描驱动块就可以。此外，在开发非内置存储器的产品的情况下，只要取下存储块就可以。并且，即使如上所述地根据规格取下电路块，在本实施形式中，由于其对其他电路块给予的影响被抑制为最小限度，因而可以提高设计效率。

此外，在本实施形式中，可以将各个电路块CB1～CBN的D2方向的宽度(高度)与例如数据驱动块或存储块的宽度(高度)统一。并且，在各个电路块的晶体管数增减的情况下，由于可以通过使各个电路块的D1方向的长度增减来进行调整，因而可以使设计更有效化。例如，即使在图5(A)、(B)中的灰阶电压生成电路块或电源电路块的构成改变、增减晶体管数的情况下，也可以通过使灰阶电压生成电路块或电源电路块的D1方向的长度增减来进行应对。

并且，作为第二比较例，也可以考虑这种方法，即，例如在D1方向上细长地配置数据驱动块，在数据驱动块的D4方向侧，沿着D1方向配置存储块等其他多个电路块。但是，在该第二比较例中，在存储块等其他多个电路块和输出侧I/F区域之间，由于插入宽度大的数据驱动块，因而集成电路装置的D2方向的宽度W变大，难以实现纤细的细长集成电路基片。此外，在数据驱动块和存储块之间形成多余的配线区域，宽度W变得更大。此外，在数据驱动块或存储块的构成改变的情况下，产生在图1(B)(C)中说明的节距不一致的问题，不能提高设计效率。

此外，作为本实施形式的第三比较例，也可以考虑这样一种方法，即，只将相同功能的电路块(例如数据驱动块)进行块分割，在D1方向上并排配置。但是，在该第三比较例中，由于只能使集成电路装置具有相同功能(例如数据驱动器的功能)，因而不能实现多样的产品开发。与此相对，在本实施形式中，电路块CB1～CBN包括具有至少两种不同的功能的电路块。因此，如图4、图5(A)、(B)所示，具有可以提供对应于多种类型显示面板的多种机种的集成电路装置的优点。

3.电路构成

图7示出了集成电路装置10的电路构成例。集成电路装置10的电路构成并不限定于图7，可以进行多种变形实施。存储器20(显示数据RAM)储存图像数据。存储单元阵列22包括多个存储单元，至少储存相当于1帧(1画面)的图像数据(显示数据)。此时，1像素例如由R、G、B的3个子像素单元(3点)构成，对于各个子像素单元储存例如6位(k位)的图像数据。行地址译码器24(MPU/LCD行地址译码器)进行对于行地址的译码处理，并进行存储单元阵列22的字线的选择处理。列地址译码器26(MPU列地址译码器)进行对于列地址的译码处理，并进行存储单元阵列22的位线的选择处理。写/读电路28(MPU写/读电路)进行向存储单元阵列22的图像数据的写处理、或来自存储单元阵列22的图像数据的读处理。并且，存储单元阵列22的存取区域以例如由将起始地址和终端地址作为对顶点的矩形来定义。即，由起始地址的列地址和行地址、以及终端地址的列地址和行地址来定义存取区域，进行存储器存取。

逻辑电路40(例如自动配置配线电路)生成用于控制显示时刻的控制信号或用于控制数据处理时刻的控制信号等。该逻辑电路40例如可以由门阵列(G/A)等自动配置配线形成。控制电路42生成各种控制信号、或进行整个装置的控制。具体地说，向灰阶电压生成电路110输出灰阶特性(γ特性)的调整数据(γ校正数据)，或控制电源电路90的电压生成。此外，控制对于使用行地址译码器24、列地址译码器26、写/读电路28的存储器的写/读处理。显示时刻控制电路44生成用于控制显示时刻的各种控制信号，并控制从存储器向显示面板侧的图像数据的读出。主机(MPU)接口电路46，实现对来自主机的每个存取生成内部脉冲而向存储器存取的主机接口。RGB接口电路48，实现根据点时钟将动画的RGB数据写入至存储器中的RGB接口。并且，也可以是只设置主机接口电路46、RGB接口电路48中的任一个的构成。

在图7中，从主机接口电路46、RGB接口电路48以1像素单位向存储器20进行存取。另一方面，根据与主机接口电路46、RGB接口电路48独立的内部显示时刻，在每个行周期，向数据驱动器50提供由行地址指定并以行单位读出的图像数据。

数据驱动器50是用于驱动显示面板的数据线的电路，在图8(A)中示出其构成例。数据锁存电路52锁存来自存储器20的数字图像数据。D/A转换电路54(电压选择电路)进行被锁存在数据锁存电路52中的数字图像数据的D/A转换，生成模拟数据电压。具体地说，从灰阶电压生成电路110接受多个(例如64阶)的灰阶电压(基准电压)，从这些多灰阶电压中选择对应于数字图像数据的电压，作为数据电压输出。输出电路56(驱动电路、缓冲电路)对来自D/A转换电路54的数据电压进行缓冲并输出至显示面板的数据线，驱动数据线。并且，也可以构成为将输出电路56的一部分(例如运算放大器的输出部分)不包括在数据驱动器50中，而配置在其他区域。

扫描驱动器70是用于驱动显示面板的扫描线的电路，图8(B)示出了其构成例。移位寄存器72包括按顺序连接的多个触发器，与移位时钟信号SCK同步地依次移位使能输入输出信号EIO。电平移位器76将来自移位寄存器72的信号的电压电平转换为用于扫描线选择的高电压电平。输出电路78对由电平移位器76转换并输出的扫描电压进行缓冲，并输出至显示面板的扫描线，选择驱动扫描线。并且，扫描驱动器70也可以是图8(C)所示的构成。在图8(C)中，扫描地址生成电路73生成扫描地址而输出，地址译码器进行扫描地址的译码处理。并且，通过电平移位器76、输出电路78将扫描电压输出至由该译码处理特定的扫描线。

电源电路90是生成各种电源电压的电路，图9(A)示出了其构成例。升压电路92是用升压用电容器或升压用晶体管以电荷泵方式对输入电源电压或内部电源电压进行升压而生成升压电压的电路，可以包括1次～4次升压电路等。根据该升压电路92，可以生成扫描驱动器70或灰阶电压生成电路110使用的高电压。调整电路(稳压电路)94进行由升压电路92生成的升压电压的电平调整。VCOM生成电路96生成提供给显示面板的对置电极的VCOM电压而输出。控制电路98是进行电源电路90的控制的电路，包括各种控制寄存器等。

灰阶电压生成电路(γ校正电路)110生成灰阶电压的电路，图9(B)示出了其构成例。选择用电压生成电路112(分压电路)根据在电源电路90中生成的高电压的电源电压VDDH、VSSH，输出选择用电压VS0～VS255(广义上为R个选择用电压)。具体地说，选择用电压生成电路112包括具有串联连接的多个电阻元件的梯形电阻电路。并且，将用该梯形电阻电路对VDDH、VSSH进行分压的电压作为选择用电压VS0～VS255输出。灰阶电压选择电路114根据由逻辑电路40设定在调整寄存器116中的灰阶特性的调整数据，例如在64阶的情况下从选择用电压VS0～VS255中选择64个(广义上为S个，R>S)电压，作为灰阶电压V0～V63输出。这样，可以生成根据显示面板的最佳灰阶特性(γ校正特性)的灰阶电压。并且，在极性反转驱动的情况下，也可以在选择用电压生成电路112中设置正极性用的梯形电阻电路和负极性用的梯形电阻电路。此外，也可以使梯形电阻电路的各个电阻元件的电阻值根据设定在调整寄存器116中的调整数据改变。此外，也可以构成为在选择用电压生成电路112或灰阶电压选择电路114中设置阻抗变换电路(电压跟随器连接的运算放大器)。

图10(A)示出了图8(A)的D/A转换电路54所包括的各个DAC(Digital Analog Converter)的构成例。图10(A)的各个DAC例如可以设置在每个子像素(或每个像素)中，由ROM译码器等构成。根据来自存储器20的6位的数字图像数据D0～D5和其反转数据XD0～XD5，选择来自灰阶电压生成电路110的灰阶电压V0～V63的任一个，由此将图像数据D0～D5转换为模拟电压。然后，将获得的模拟电压的信号DAQ(DAQR、DAQG、DAQB)输出至输出电路56。

并且，在低温多晶硅TFT用的显示驱动器等中，在对R用、G用、B用数据信号进行多路化而提供给显示驱动器的情况(图10(C)的情况)下，可以用一个共用的DAC对R用、G用、B用图像数据进行D/A转换。此时，图10(A)的各个DAC被设置在每个像素中。

图10(B)示出了图8(A)的输出电路56所包括的各个输出部SQ的构成例。图10(B)的各个输出部SQ可以设置在每个像素中。各个输出部SQ包括R(红)用、G(绿)用、B(蓝)用阻抗变换电路OPR、OPG、OPB(电压跟随器连接的运算放大器)，进行来自DAC的信号DAQR、DAQG、DAQB的阻抗变换，将数据信号DATAR、DATAG、DATAB输出至R用、G用、B用数据信号输出线。并且，例如在低温多晶硅TFT面板的情况下，也可以设置图10(C)所示的开关元件(开关用晶体管)SWR、SWG、SWB，由阻抗变换电路的OP对R用、G用、B用数据信号被多路化的数据信号DATA进行输出。此外，也可以在多个像素范围内进行数据信号的多路化。此外，也可以在输出部SQ中不设置图10(B)(C)所示的阻抗变换电路，而只设置开关元件等。

4.集成电路装置的宽度

4.1升压晶体管

在本实施形式中，通过在升压电路92中进行的电荷泵方式生成集成电路装置的各个电路块的电源电压。升压电路92通过使用作为加速电容器的升压用电容器或升压用晶体管的电荷泵动作，生成升压的电压。

图11(A)示出了图9(A)的升压电路92的构成例的框图。图11(B)示出了本实施形式的集成电路装置的各个电路块的电源电压的电位关系的一例。图11(A)所示的升压电路92可以包括一次升压电路92-1、二次升压电路92-2、三次升压电路92-3、以及四次升压电路92-4。一次升压电路92-1～四次升压电路92-4的各个电路具有设置在集成电路装置10的外部的加速电容器连接用的一个或多个端子(焊盘)。在一次升压电路92-1中被升压的一次升压电压被提供给三次升压电路92-3。二次升压电路92-2与一次升压电路92-1不同，生成向负方向升压的二次升压电压。三次升压电路92-3对来自一次升压电路92-1的一次升压电压进行升压而生成三次升压电压。三次升压电压被提供给四次升压电路92-4。四次升压电路92-4对来自三次升压电路92-3的三次升压电压进行升压而生成四次升压电压。

例如，如图11(B)所示，一次升压电路92-1对系统电源电压VDD和系统接地电源电压VSS之间的电压进行升压，作为一次升压电压生成电源电压VOUT。二次升压电路92-2对系统电源电压VDD和系统接地电源电压VSS之间的电压向负方向进行升压，生成比系统接地电源电压VSS低电位的电压VOUTM。三次升压电路92-3对系统电源电压VDD或预定的内部电压VDC和系统接地电源电压VSS之间的电压向正方向进行升压，生成高电位侧电源电压VDDHG。四次升压电路92-4以给定的电压为基准对该电压和高电位侧电源电压VDDHG之间的电压向负方向进行升压，生成低电位侧电源电压VEE。

调整电路94对电源电压VOUT的电位进行调整而生成VCOM电压的高电位侧电压VCOMH。此外，调整电路94对电压VOUTM的电位进行调整而生成VCOM电压的低电位侧电压VCOML。并且，调整电路94降低系统电源电压VDD的电位，可以生成未图示的电源电压VCORE。

在此，电压VOUT作为数据驱动块DB1～DB4、灰阶电压生成电路块GB的电源电压被提供。电源电压VCORE作为逻辑电路块LB(在内置存储器的情况下为存储块MB)的电源电压被提供。VCOM电压的高电位侧电压VCOMH、低电位侧电压VCOML作为VCOM电压被提供为显示面板的公共电压。高电位侧电源电压VDDHG、低电位侧电源电压VEE作为扫描驱动块的电源电压被提供。

图12(A)、(B)示出了一次升压电路92-1的构成例和控制时刻例。在图12(A)中，假设一次升压电路92-1是生成对两条电源线之间的电压进行2倍升压的电源电压VOUT的电路。向两条电源线中的一条提供系统接地电源电压VSS，向另一条提供给定的内部的电源电压VDC。如图12(A)所示，一次升压电路92-1，在两条电源线之间，包括所谓被推挽连接的N型金属氧化膜半导体(Metal Oxide Semiconductor：MOS)晶体管NBTr1和P型MOS晶体管PBTr1。更具体地说，晶体管NBTr1的漏极连接在晶体管PBTr1的漏极上，该晶体管NBTr1的源极连接在被提供系统接地电源电压VSS的一条电源线上。晶体管PBTr1的源极连接于另一电源线。晶体管NBTr1、PBTr1的连接节点电连接在焊盘(连接端子)PAD11上，该焊盘用于与设置在集成电路装置10的外部的加速电容器FC的一端电连接。并且，为了进行电荷泵动作，晶体管NBTr1、PBTr1被栅极控制，向其连接节点输出两条电源线中的任一条的电压。

此外，一次升压电路92-1，在被提供电源电压VDC的电源线和用于输出电源电压VOUT的电源线之间，也包括所谓被推挽连接的P型MOS晶体管PBTr2、PBTr3。晶体管PBTr2、PBTr3的连接节点电连接在焊盘PAD12上，该焊盘用于与设置在集成电路装置10的外部的加速电容器FC的另一端电连接。并且，为了进行电荷泵动作，晶体管PBTr2、PBTr3被栅极控制，其连接节点的电压被设定为与两条电源线中的任一条同电位。

这种一次升压电路92-1包括升压时钟生成部93-1。升压时钟生成部93-1生成升压时钟PH1～PH4，它们进行晶体管NBTr1、PBTr1、PBTr2、PBTr3的栅极控制。升压时钟PH1～PH4以图12(B)所示的时序变化。通过这些升压时钟PH1～PH4，进行电荷泵动作的控制。实际上，为了防止被推挽连接(串联连接)的两个晶体管(晶体管NBTr1、PBTr1或PBTr2、PBTr3)的漏极电流贯通，以栅极信号的上升沿时序和下降沿时序不重复的方式生成各个栅极信号。

在一次升压电路92-1中，在升压时钟PH1为高电平的相位Phs1，晶体管NBTr1、PBTr2被导通，晶体管PBTr1、PBTr3被截止。因此，向加速电容器FC的一端提供系统接地电源电压VSS，向加速电容器FC的另一端提供电源电压VDC。因此，在相位Phs1，对应于电源电压VDC和系统接地电源电压VSS之间的电压的电荷，被储存在加速电容器FC中。在升压时钟PH1为低电平的相位Phs2，晶体管NBTr1、PBTr2被截止，晶体管PBTr1、PBTr3被导通。因此，向加速电容器FC的一端提供电源电压VDC。因此，加速电容器FC的另一端的电压，以电源电压VDC为基准，电位高出电源电压VDC和系统接地电源电压VSS之间的电压。加速电容器FC的另一端电压通过晶体管PBTr3作为电源电压VOUT被输出。其结果，电源电压VOUT成为电源电压VDC和系统接地电源电压VSS之间的电压的2倍电压。

并且，图12(A)、(B)的电源电压VOUT作为电路块CB1～CBN的至少一个电源电压被提供。将提供电源电压VDC的电源线作为第一电源线，并将晶体管PBTr2、PBTr3作为第一和第二晶体管，那么，输出电源电压VOUT的电源线(第二电源线)的电压或根据该电压生成的电压，可以作为电路块CB1～CBN的至少一个电源电压被提供。此外，在图12(A)、(B)中，对一次升压电路92-1的构成例以及动作进行了说明，但二次升压电路92-2、三次升压电路92-3、四次升压电路92-4也可以通过公知的构成实现。

但是，在本实施形式中，图12(A)示出的升压电路(一次升压电路92-1)中将升压时钟生成部留在电源电路块PB中，并将升压晶体管(第一和第二晶体管)等配置在焊盘排列的输入侧I/F区域14中。此时，在输入侧I/F区域14，在电源电路块PB的D4方向侧的电源电路块PB的附近区域，优选配置升压晶体管和焊盘。并且，在与如上所述被推挽连接的第一和第二晶体管的连接节点电连接的焊盘的下层，配置该第一和第二晶体管的至少一个。在焊盘的下层配置晶体管的情况下，存在这种可能性，即，由于粘接接合线等时施加在焊盘上的应力，该晶体管的阈值电压发生变动。此外，存在该晶体管的层间膜的电容也与设计时的电容相比发生变动的可能性。因此，也有这样的情况，即，发生晶片上的晶体管的特性与安装时的特性不同的问题。但是，对于被推挽连接的第一和第二晶体管，由于在其动作方面没有阈值电压的变动等的影响，因而即使配置在焊盘的下层也不会发生上述的问题。由此，可以减小焊盘的周围电路的布局面积，有利于提供纤细而细长的集成电路装置。

图13示出了本实施形式的包括配置在焊盘下的晶体管的电路的说明图。图13是更具体示出例如图12(A)的晶体管NBTr1、PBTr1的部分的图。即，集成电路装置10包括第一和第二晶体管NTr1、PTr1(在图12(A)中为NBTr1、PBTr1)、静电保护元件ESD1、以及焊盘PD。第一和第二晶体管NTr1、PTr1被推挽连接在系统接地电源电压VSS被提供的电源线(第一电源线)和电源电压VDC被提供的电源线(第二电源线)之间，通过电荷泵动作向其连接节点ND输出第一和第二电源线中的任一个的电压。静电保护元件ESD1连接在系统接地电源电压VSS被提供的电源线(第一电源线)和连接节点ND之间。焊盘PD与连接节点ND电连接，同时与一端被施加给定的电压的加速电容器(图12(A)的加速电容器FC)的另一端电连接。并且，以与静电保护元件ESD1、第一和第二晶体管NTr1、PTr1中的至少一个的一部分或全部(俯视时)重叠的方式，在该静电保护元件ESD1、第一和第二晶体管NTr1、PTr1中的至少一个的上层上配置焊盘PD。在此，上层是比晶体管的有源区域还靠上的层。

并且，静电保护元件ESD1由N型晶体管GCDTr构成。晶体管GCDTr的栅极连接在其源极上。晶体管GCDTr在晶体管NTr1的漏极、源极之间与该晶体管NTr1并联设置。在向晶体管GCDTr的漏极施加高电压的时候，为了防止晶体管NTr1的损坏，可以将电流流向提供系统接地电源电压VSS的电源线。

图14(A)、(B)示出了焊盘下的晶体管等的配置区域的一例。在本实施形式中，在沿着集成电路装置10的第二边SD2配置的焊盘中的焊盘PD的下层，以俯视时与该焊盘PD重叠的方式，在波浪线部的位置上配置晶体管NTr1、PTr1以及静电保护元件ESD1中的至少一个。此外，也可以在焊盘PD的下层，只将静电保护元件ESD1以俯视时与该焊盘PD重叠的方式配置在图14(B)的波线部的位置上。其结果，如图14(A)、(B)所示，在集成电路装置10的输入侧I/F区域14，可以缩小D2方向(D4方向)上的宽度。此外，在输出侧I/F区域12，由于排列数百个数据驱动器和扫描驱动器的输出用的焊盘，因而决不会降低输出侧I/F区域12的配线效率，结果可以缩小整个集成电路装置10的D2方向上的宽度W。

并且，向静电保护元件ESD1施加静电时的耐压依赖于晶体管GCDTr的构造。

图15(A)示出了晶体管GCDTr的平面布局的一例。在图15(A)中，设置有两个源极区SA1、SA2、以及一个漏极区DA1。在源极区SA1、漏极区DA1之间的沟道区的上层通过栅极绝缘膜配置栅电极GA1，在源极区SA3、漏极区DA1之间的沟道区的上层通过栅极绝缘膜配置栅电极GA2。向源极区SA1、SA2通过多个触点提供系统接地电源电压VSS。漏极区DA1通过多个触点与焊盘PD电连接。这样，晶体管GCDTr的平面构造与晶体管NTr1相同。

在通过静电向焊盘施加高电压的时候，必须从漏极区DA1向源极区SA1、SA2形成均匀的电流路径。因此，认为漏极区DA1的各个触点到栅电极GA1、GA2的距离d成为重要的要素。如果这些距离d不够长，就会导致耐压变低、元件容易被损坏。此外，在这些距离d不均匀的情况下，电流集中流入到一个点中，元件容易被损坏。因此，如果在充分确保静电保护用的漏极区DA1的各个触点到栅电极GA1、GA2的距离、且均匀地配置触点的基础上，调整电流驱动能力，就可以使晶体管NTr1兼备晶体管GCDTr的功能。此时，由于可以采用如图15(B)所示的省略静电保护元件ESD1的构成，因而可以进一步减小布局面积。

并且，在图13、图15(A)、(B)中，将被推挽连接的晶体管作为P型和N型晶体管进行说明，但本实施形式并不限定于此。例如，如图12(A)所示，即使连接在焊盘PAD12上的两个晶体管都是P型，也可以与图13、图15(A)、(B)同样地配置在焊盘下。此外，在对于比系统接地电源电压VSS低电位的负电位电压进行电荷泵动作的情况下，作为被推挽连接的两个晶体管，可以分别采用具有公知的三重阱构造的N型晶体管，此时也可以与图13、图15(A)、(B)同样地配置在焊盘下。

图16示出了作为静电保护元件ESD1形成的晶体管GCDTr的布局平面图的一例。图17模拟示出了图16的A-A线的剖面构造的一例。

在图16中，如图17所示，在P型半导体衬底PSUB上形成P型阱区域PWE。在P型阱区域PWE内，以P型杂质扩散区域PF环绕的方式形成的两个区域中的各个区域内，设置有N型杂质扩散区域NF。在这些N型杂质扩散区域NF之间，设置有栅电极GM，三个N型杂质扩散区域NF成为两个源极区和一个漏极区。向P型杂质扩散区域PF、N型杂质扩散区域NF、以及栅电极GM，通过触点CNT提供低电位侧的电源电压VSS。并且，如图17所示，P型杂质扩散区域PF和N型杂质扩散区域NF被进行元件分离。

这种晶体管GCDTr中的作为漏极区被设置的N型杂质扩散区域NF，通过一个或多个通孔和配线层MTL，例如与图13的焊盘PD电连接。

在图17中，在焊盘PD的正下方设置晶体管GCDTr的漏极区，施加在焊盘PD上的电压通过具有大致相同的阻抗的多个路径以最短距离被施加在该漏极区上。由此，可以强化静电保护耐性。

并且，在图17中，对于在焊盘的下层形成晶体管GCDTr时的构造进行说明，但在焊盘的下层也可以同样形成晶体管NTr1、PTr1。

图18示出了形成在焊盘PD的下层的晶体管NTr1的剖面构造的一例。在图18中，与图17的构造相比，不同点是向栅电极提供升压时钟PH1。并且，晶体管PTr1也可以同样形成在焊盘PD的下层。

图19示出了作为静电保护元件ESD1形成的晶体管GCDTr的布局平面图的其他例。图20模拟示出了图19的B-B线的剖面构造的一例。并且，图19、图20的静电保护元件具有三重阱构造，例如与使用(处理)低电位侧电源电压VEE的升压晶体管连接。

在图19中，形成在P型半导体衬底PSUB上的N型阱区域NWL内，形成P型阱区域PWE。在P型阱区域PWE内，在以P型杂质扩散区域PF环绕的方式形成的两个区域区域内，设置有分别电分离的三个N型杂质扩散区域NF。在这些N型杂质扩散区域NF之间，设置有栅电极GM，三个N型杂质扩散区域NF成为两个源极区和一个漏极区。向P型杂质扩散区域PF、N型杂质扩散区域NF、以及栅电极GM，通过触点CNT提供低电位侧电源电压VEE。

并且，如图20所示，在栅电极GM的下部的沟道区，设置有LOCOS氧化膜、LOCOS氧化膜的下层的偏移层OFT。这种晶体管GCDTr中的作为漏极区被设置的N型杂质扩散区域NF，通过一个或多个通孔和配线层MTL，例如与图13的焊盘PD电连接。

在图20中，在焊盘PD的正下方设置晶体管GCDTr的漏极区，施加在焊盘PD上的电压通过具有大致相同的阻抗的多个路径以最短距离被施加在该漏极区上。由此，可以强化静电保护耐性。

并且，在图20中，对于在焊盘的下层形成晶体管GCDTr时的构造进行说明，但在焊盘的下层也可以同样形成晶体管NTr1、PTr1。

图21示出了形成在焊盘PD的下层的晶体管NTr1的剖面构造的一例。在图21中，与图20的构造相比，不同点是向栅电极提供升压时钟PHx。并且，晶体管PTr1也可以同样形成在焊盘PD的下层。

但是，在以电荷泵方式进行升压的情况下，如上所述，必须在加速电容器FC中储存电荷。因此，必须分别尽量降低被推挽连接的晶体管的导通电阻、以及连接在其漏极上的信号线的电阻值。这是因为，如果电阻值变高，就会导致储存在加速电容器FC中的电荷量减少，升压动作的效率变低。由于上述的原因，因而必须采取如下的措施，即，使被推挽连接的晶体管的尺寸充分大、且使连接在其漏极上的信号线的宽度也充分宽、厚等。因此，在如图22(A)所示配置在输入侧F/I区域14中的焊盘PD与来自电源电路块PB的信号线PL电连接的情况下，在输入侧F/I区域12配置多条信号线PL。由于信号线PL的配线宽度宽、且膜厚厚，因而输入侧F/I区域12的配线效率降低，难以减小集成电路装置10的D2方向上的宽度。

与此相对，如本实施形式所述，通过只将升压电路的升压时钟生成部留在电源电路块PB中，并在配置焊盘的输入侧F/I区域14配置升压晶体管，就可以只将进行电源电路块PB和升压晶体管的栅极控制的例如升压时钟PH1～PH4的信号线配置在输入侧F/I区域14。这些信号线，由于只传送进行栅极控制的信号，因而不必太在意电阻值，可以使信号线的宽度变细。因此，可以提高输入侧I/F区域12中的配线效率，可以进一步减小集成电路装置10的D2方向上的宽度。

并且，通过将升压晶体管的一部分或全部形成在输出焊盘下，就可以进一步减小集成电路装置10的D2方向上的宽度W，可以实现纤细的细长集成电路装置10。此外，通过使升压晶体管兼备静电保护元件的功能，就可以更进一步减小D2方向上的宽度W。此外，从静电保护的观点考虑，也可以强化耐性。

4.2细长的集成电路装置

在本实施形式中，如图23(A)所示，第一～第N电路块CB1～CBN包括用于驱动数据线的至少一个数据驱动块DB。此外，第一～第N电路块CB1～CBN包括除了数据驱动块DB之外的电路块(实现与DB不同的功能的电路块)。在此，除了数据驱动块DB之外的电路块例如是逻辑电路块(图7的40)。或者，是灰阶电压生成电路块(图7的110)或电源电路(图7的90)。或者在内置存储器的情况下，是存储块(图7的20)，在非晶硅TFT用的情况下，是扫描驱动块(图7的70)。

此外，在图23(A)中，W1、WB、W2分别是输出侧I/F区域12(第一接口区域)、第一～第N电路块CB1～CBN、输入侧I/F区域14(第二接口区域)的D2方向上的宽度。

并且，在本实施形式中，如图23(A)所示，在将集成电路装置10的D2方向上的宽度作为W的情况下，W1+WB+W2≤W<W1+2×WB+W2成立。即，在图6(B)的比较例中，两个或更多的多个电路块沿着D2方向配置。因此，D2方向上的宽度W成为W≥W1+2×WB+W2。与此相对，在本实施形式中，输出侧I/F区域12以不通过其他电路块的方式配置在数据驱动块DB(或存储块)的D2方向侧。即，数据驱动块DB和输出侧I/F区域12邻接配置。此外，输入侧I/F区域14以不通过其他电路块的方式配置在数据驱动块DB(或存储块)的D4方向侧。即，数据驱动块DB和输入侧I/F区域14邻接配置。并且，此时的其他电路块例如是构成显示驱动器的主要宏电路块(灰阶电压生成电路、电源电路、存储器、或逻辑电路的块等)。

在图1(A)、图6(B)的比较例中，由于W≥W1+2×WB+W2，因而集成电路装置500的D2方向(短边方向)上的宽度W变大，所以不能实现纤细的细长集成电路基片。因此，即使利用精细工艺缩短集成电路基片，也由于如图2(A)所示地在D1方向(长边方向)上的长度LD也变短、输出节距成为狭窄的节距，因而导致难以安装。

与此相对，在本实施形式中，由于在数据驱动块DB和I/F区域12、14之间，不设置其他的电路块，因而W<W1+2×WB+W2成立。因此，可以减小D2方向上的集成电路装置的宽度W，可以实现图2(B)所示的纤细的细长集成电路基片。具体地说，可以使作为短边方向的D2方向上的宽度W<2mm，更具体地说，可以使W<1.5mm。考虑到集成电路基片的检查或安装，优选为W>0.9mm。此外，可以使长边方向上的长度LD成为15mm<LD<27mm。此外，可以使集成电路基片形状比SP＝LD/W成为SP>10，更具体地说可以使SP>12。这样，根据管脚(PIN)数等规格，例如可以实现W＝1.3mm、LD＝22mm、SP＝16.9或W＝1.35mm、LD＝17mm、SP＝12.6的细长的集成电路装置。由此，如图2(B)所示，可以使安装容易化。此外，由于减小集成电路基片面积，因而实现低成本化。即，可以同时实现安装的容易化和低成本化。

并且，考虑到图像数据的信号的流向，图1(A)的比较例的配置方法也合理。对于该点，在本实施形式中，如图23(B)所示，将来自数据驱动块DB的数据信号的输出线DQL在DB内沿着D2方向配线。另一方面，将数据信号输出线DQL在输出侧I/F区域12(第一接口区域)内沿着D1(D3)方向配线。具体地说，在输出侧I/F区域12，用在焊盘的下层且在局部配线(晶体管配线)的上层的全局线，将数据信号输出线DQL沿着D1方向配线。这样，即使采用如图23(A)所示的在数据驱动块DB和I/F区域12、14之间不设置其他的电路块的配置方法，也可以将来自DB的数据信号通过焊盘适当地输出至显示面板。此外，如果将数据信号输出线DQL以图23(B)所示的方式配线，就可以利用输出侧I/F区域12使数据信号输出线DQL连接在焊盘等上，可以防止集成电路装置的D2方向上的宽度W的增加。

并且，图23(A)的宽度W1、WB、W2分别是输出侧I/F区域12、电路块CB1～CBN、输入侧I/F区域14的晶体管形成区域(主要(bulk)区域、有源区域)的宽度。即，在I/F区域12、14中，形成有输出用晶体管、输入用晶体管、输入输出用晶体管、静电保护元件的晶体管等。此外，在电路块CB1～CBN中，形成有构成电路的晶体管。并且，以形成这种晶体管的势阱区域或扩散区域等为基准，确定W1、WB、W2。例如，为了实现更纤细的细长集成电路装置，优选在电路块CB1～CBN的晶体管的上面也形成凸起(有源面凸起)。具体地说，在晶体管(有源区域)上形成树脂芯凸起，其芯部由树脂形成，并在树脂的表面形成金属层。并且，该凸起(外部连接端子)通过金属配线与配置在I/F区域12、14上的焊盘连接。本实施形式的W1、WB、W2不是这种凸起的形成区域的宽度，而是形成在凸起的下面的晶体管形成区域的宽度。

此外，各个电路块CB1～CBN的D2方向上的宽度例如可以统一成相同的宽度。此时，各个电路块的宽度只要实质上相同就可以，例如数μm～20μm(数十μm)左右的差异属于允许范围内。此外，在电路块CB1～CBN中，当存在宽度不同的电路块的情况下，可以将电路块CB1～CBN的宽度中的最大宽度作为宽度WB。例如可以将数据驱动块的D2方向上的宽度作为此时的最大宽度。或在内置存储器的集成电路装置的情况下，可以作为存储块的D2方向上的宽度。并且，在电路块CB1～CBN和I/F区域12、14之间，例如可以设置20～30μm左右宽度的空白区域。

此外，在电源电路块PB和逻辑电路LB之间，优选设置数据驱动块DB1～DB4。由此，可以在输出侧I/F区域12排列用于驱动数据驱动块DB1～DB4的数据线的众多焊盘。此时，优选在输入侧I/F区域14的逻辑电路LB的D4方向侧沿着第二边SD2排列向逻辑电路LB的输入输出用焊盘。此外，优选在输入侧I/F区域14的电源电路块PB的D4方向侧沿着第二边SD2排列电源电路块PB的焊盘。其结果，可以提高输出侧I/F区域12、输入侧I/F区域14的配线效率，并可以减小集成电路装置10的D2方向上的宽度。

4.3数据驱动块的宽度

在本实施形式中，如图24(A)所示，数据驱动块DB所包括的数据驱动器DR，可以包括沿着D2方向排列的Q个驱动单元DRC1～DRCQ。在此，各个驱动单元DRC1～DRCQ接受相当于1像素的图像数据。并且，进行相当于1像素的图像数据的D/A转换，输出与相当于1像素的图像数据相对应的数据信号。该各个驱动单元DRC1～DRCQ可以包括数据锁存电路、图10(A)的DAC(相当于1像素的DAC)、或图10(B)(C)的输出部SQ。

并且，在将驱动单元DRC1～DRCQ的D2方向上的宽度(节距)作为WD的情况下，如图24(A)所示，可以使电路块CB1～CBN的D2方向上的宽度WB(最大宽度)成为Q×WD≤WB<(Q+1)×WD。

即，在本实施形式中，电路块CB1～CBN沿着D1方向配置。因此，从电路块CB1～CBN中的其他电路块(例如逻辑电路块、存储块)向数据驱动块DB输入的图像数据的信号线，成为沿着D1方向的配线。并且，为了与沿着D1方向的图像数据的信号线连接，如图24(A)所示，驱动单元DRC1～DRCQ沿着D2方向配置，各个DRC1～DRCQ连接在相当于1像素的图像数据的信号线上。

并且，在非内置存储器的集成电路装置等中，例如能够以数据驱动块DB的D2方向上的宽度为基准，确定电路块CB1～CBN的宽度WB。因此，为了减小数据驱动块DB的D2方向上的宽度而减小电路块CB1～CBN的宽度WB，宽度WB优选是将驱动单元DRC1～DRCQ并排的宽度Q×WD左右。并且，如果考虑用于配线区域等的容限，宽度WB成为Q×WD≤WB<(Q+1)×WD。这样，由于将数据驱动块DB的D2方向上的宽度抑制为最小限度，也可以减小电路块CB1～CBN的宽度WB，因而可以提供图2(B)所示的细长的集成电路装置。

并且，将显示面板的水平扫描方向的像素数(在由多个集成电路装置分担驱动显示面板的数据线的情况下，各个集成电路装置负责的水平扫描方向的像素数)作为HPN，将数据驱动块的块数(块分割数)作为DBN，并将在一个水平扫描期间向驱动单元输入的图像数据的输入次数作为IN。并且，IN与后述的一个水平扫描期间的图像数据的读出次数RN相同。此时，沿着D2方向排列的驱动单元DRC1～DRCQ的个数Q可以用Q＝HPN/(DBN×IN)表示。例如在HPN＝240、DBN＝4、IN＝2的情况下，成为Q＝240/(4×2)＝30个。

此外，如图24(B)所示，也可以使数据驱动块DB包括沿着D1方向并排配置的多个数据驱动器DRa、DRb(第一～第m数据驱动器)。如果这样将多个数据驱动器DRa、DRb沿着D1方向配置(叠加)，就可以防止由于数据驱动器的规模大小而集成电路装置的D2方向上的宽度W变大的情况。此外，根据显示面板的类型，数据驱动器可以采用多种构成。此时，也根据将多个数据驱动器沿着D1方向配置的方法，就可以有效地布局多种构成的数据驱动器。在图24(B)中示出了沿着D1方向的数据驱动器的配置数为2个的情况，但配置数也可以大于等于3。

图24(C)示出了驱动单元DRC的构成、配置例。接受相当于1像素的图像数据的驱动单元DRC包括R(红)用、G(绿)用、B(蓝)用数据锁存电路DLATR、DLATG、DLATB。如果锁存信号成为激活状态，各个数据锁存电路DLATR、DLATG、DLATB就锁存图像数据。此外，驱动单元DRC包括在图10(A)中说明的R用、G用、B用DACR、DACG、DACB。此外，包括在图10(B)(C)中说明的输出部SQ。

并且，驱动单元DRC的构成、配置不受图24(C)的限定，可以进行多种变形实施。例如，在低温多晶硅TFT用显示驱动器等中，如图10(C)所示，将R用、G用、B用数据信号多路化而传输至显示面板的情况下，可以使用一个共用DAC进行R用、G用、B用图像数据(相当于1像素的图像数据)的D/A转换。因此，此时，如图24(D)所示，驱动单元DRC包括图10(A)的构成的共用DAC就可以。此外，在图24(C)(D)中，沿着D2(D4)方向配置R用电路(DLATR、DACR)、G用电路(DLATG、DACG)、B用电路(DLATB、DACB)。但是，如图24(E)所示，也可以在D1(D3)方向配置R用、G用、B用电路。

4.4存储块的宽度

在内置存储器的集成电路装置中，如图25(A)所示，可以将数据驱动块DB和存储块MB在D1方向上邻接配置。

关于该点，在图1(A)的比较例中，如图26(A)所示，与信号的流向相匹配，存储块MB和数据驱动块DB沿着作为短边方向的D2方向配置。因此，在D2方向上的集成电路装置的宽度变大，难以实现纤细的细长集成电路基片。此外，如果显示面板的像素数、显示驱动器的规格、存储单元的构成等改变，存储块MB或数据驱动块DB的D2方向上的宽度或D1方向上的长度改变，那么，其影响也波及到其他的电路块，使设计的效率低。

与此相对，在图25(A)中，由于数据驱动块DB和存储块MB沿着D1方向配置，因而可以减小D2方向上的集成电路装置的宽度W。此外，在显示面板的像素数等改变的情况下，由于可以通过分割存储块的方法等应对，因而提高设计效率。

此外，在图26(A)比较例中，由于字线WL沿着作为长边方向的D1方向配置，因而在字线WL中的信号延迟变大，图像数据的读出速度变慢。特别是，由于连接在存储单元上的字线WL由多晶硅层形成，因而该信号延迟的问题严重。此时，为了降低该信号延迟，有设置图26(B)所示的缓冲电路520、522的方法。但是，如果采用该方法，电路规模就会相应地变大，导致成本增加。

与此相对，在图25(A)中，在存储块MB内，字线WL沿着作为短边方向的D2方向配置，位线BL沿着作为长边方向的D1方向配置。此外，在本实施形式中，D2方向上的集成电路装置的宽度W短。因此，可以缩短存储块MB内字线WL的长度，与图26(A)比较例相比，可以明显降低在WL中的信号延迟。此外，由于也可以不设置图26(B)所示的缓冲电路520、522，因而电路面积也变小。此外，在图26(A)的比较例中，在从主机向存储器的一部分存取区域进行存取时，D1方向上的长度长、且寄生电容大的字线WL也被选择，因而消耗电力变大。与此相对，在像本实施形式那样在D1方向上分割存储器的方法中，主机存取时，由于只选择对应于存取区域的存储块的字线WL，因而可以实现低消耗电力化。

并且，在本实施形式中，如图25(A)所示，在将存储块MB所包括的外围电路部分的D2方向上的宽度作为WPC的情况下，可以成为Q×WD≤WB<(Q+1)×WD+WPC。在此，外围电路指的是配置在存储单元阵列之间的外围电路(列地址译码器、控制电路等)或配线区域等，该存储单元阵列在存储单元阵列MA的D2或D4方向侧配置和分割。

在图25(A)的配置中，优选使驱动单元DRC1～DRCQ的宽度Q×WD和读出放大器块SAB的宽度一致。如果这些宽度不一致，那么，在将来自读出放大器块SAB的图像数据的信号线连接在驱动单元DRC1～DRCQ上时，必须改变这些信号线的配线节距，由此产生浪费的配线区域。

此外，除了存储单元阵列MA之外，存储块MB具有行地址译码器RD等外围电路部分。因此，在图25(A)中，存储块MB的宽度，与驱动单元DRC1～DRCQ的宽度Q×WD相比，增加相当于外围电路部分的宽度WPC的宽度。

并且，在内置存储器的集成电路装置等中，能够以存储块MB的D2方向上的宽度为基准，确定电路块CB1～CBN的宽度WB。因此，为了减小存储块MB的D2方向上的宽度而减小电路块CB1～CBN的宽度WB，宽度WB优选满足Q×WD≤WB<(Q+1)×WD+WPC。这样，由于最小限度地抑制数据驱动块DB的D2方向上的宽度，也可以减小宽度WB，因而可以提供图2(B)所示的细长的集成电路装置。

图25(B)示出了驱动单元DRC1～DRCQ和读出放大器块SAB之间的配置关系。如图25(B)所示，向接受相当于1像素的图像数据的驱动单元DRC1，连接与其相对应的相当于1像素的读出放大器(R用读出放大器SAR10～SAR15、G用读出放大器SAG10～SAG15、B用读出放大器SAB10～SAB15)。其他驱动单元DRC2～DRCQ和读出放大器之间的连接也相同。

如图25(B)所示，在将存储块所包括的外围电路部分(行地址译码器RD)的D2方向上的宽度作为WPC、并将相当于1像素的图像数据的位数作为PDB的情况下，电路块CB1～CBN的D2方向上的宽度WB(最大宽度)可以用P×WS≤WB<(P+PDB)×WS+WPC表示。在此，在R、G、B的各个为6位的情况下，成为PDB＝18。

并且，将显示面板的水平扫描方向的像素数作为HPN，将相当于1像素的图像数据的位数作为PDB，将存储块的块数作为MBN(＝DBN)，将一个水平扫描期间从存储块读出的图像数据的读出次数作为RN。此时，在读出放大器块SAB中沿着D2方向排列的读出放大器的个数P可以用P＝(HPN×PDB)/(MBN×RN)表示。

并且，个数P是对应于有效存储单元数的有效读出放大器数，不包括虚拟存储单元用的读出放大器等无效读出放大器的个数。此外，个数P是输出相当于1位的图像数据的读出放大器的个数。例如，在通过第一、第二读出放大器和与其输出连接的选择器切换输出相当于1位的图像数据的情况下，这些第一、第二读出放大器和选择器的组合相当于输出相当于1位的图像数据的读出放大器。

图27(A)、(B)示出了存储块MB的详细的布局配置例。图27(A)是后述的横式单元的情况下的配置例。MPU/LCD行地址译码器RD进行主机存取时的字线选择控制和向数据驱动块(LCD)输出时的字线选择控制。读出放大器块SAB在向数据驱动块输出时，进行从存储单元阵列MA读出的图像数据的信号放大，将图像数据输出至数据驱动块。MPU写/读电路WR在主机存取时，进行向存储单元阵列MA中成为存取对象的存储单元(存取区域)写入图像数据、或读出图像数据的控制。该MPU写/读电路WR可以包括用于读出图像数据的读出放大器。MPU列地址译码器CD在主机存取时，进行对应于成为存取对象的存储单元的位线的选择控制。控制电路CC进行存储块MB内的各个电路块的控制。

图27(B)是后述的纵式单元的情况下的配置例。在图27(B)中，存储单元阵列包括第一存储单元阵列MA1和第二存储单元阵列MA2。并且，在存储单元阵列MA1和MA2之间设置MPU/LCD行地址译码器RD。此外，MPU/LCD行地址译码器RD在从主机侧的存取时，进行存储单元阵列MA1、MA2中任一个的字线的选择。此外，在向数据驱动块的图像数据的输出时，进行存储单元阵列MA1、MA2这两者的字线的选择。这样，由于可以在主机存取时只选择成为存取对象的存储单元阵列的字线，因而与始终选择两者的存储单元阵列的字线的方法相比，可以降低在字线中的信号延迟或消耗电力。

并且，在图27(A)的情况下设置在存储单元阵列MA的D2(或D4)方向侧、在图27(B)的情况下设置在存储单元阵列MA1和MA2之间的MPU/LCD行地址译码器RD、控制电路CC、或其配线区域成为外围电路部分，其宽度成为WPC。

并且，在本实施形式中，对于驱动单元或读出放大器单元的配置，以每个像素的配置作为前提进行说明，但也可以进行作为每个子像素单元的配置的变形实施。此外，子像素也不限定于R、G、B这3个子像素构成，可以是RGB+1(例如白)的4个子像素构成。

4.5WB和W1、W2的关系

在本实施形式中，如图28所示，可以使输出侧I/F区域12的D2方向上的宽度W1成为0.13mm≤W1≤0.4mm。此外，可以使电路块CB1～CBN的宽度WB成为0.65mm≤WB≤1.2mm。此外，可以使输入侧I/F区域14的宽度W2成为0.1mm≤W2≤0.2mm。

例如，在输出侧I/F区域12，配置D2方向上的个数为一个或多个的焊盘。并且，如图6(A)所示，通过在焊盘的下面配置输出用晶体管、静电保护元件用晶体管等，使输出侧I/F区域12的宽度W1成为最小限度。因此，考虑到焊盘宽度(例如0.1mm)或焊盘节距，成为0.13mm≤W1≤0.4mm。

另一方面，在输入侧I/F区域14，配置D2方向上的个数为一个的焊盘。并且，如图6(A)所示，通过在焊盘的下面配置输入用晶体管、静电保护元件用晶体管等，使输入侧I/F区域14的宽度W2成为最小限度。因此，考虑到焊盘宽度或焊盘节距，成为0.1mm≤W2≤0.2mm。并且，在输出侧I/F区域12，使D2方向上的焊盘的个数成为多个的原因是，需要在焊盘的下面配置的晶体管的数量(或大小)，输出侧I/F区域12比输入侧I/F区域14多。

此外，如在图24(A)、图25(A)中说明，以数据驱动块DB或存储块MB的D2方向上的宽度为基准，确定电路块CB1～CBN的宽度WB。此外，为了实现细长的集成电路装置，在电路块CB1～CBN上，必须用全局线形成来自逻辑电路块的逻辑信号、来自灰阶电压生成电路块的灰阶电压信号、或电源配线。并且，这些配线宽度例如总共成为0.8～0.9mm左右。因此，考虑到这些，电路块CB1～CBN的宽度WB成为0.65mm≤WB≤1.2mm。

并且，即使W1＝0.4mm、W2＝0.2mm，也由于0.65mm≤WB≤1.2mm，因而WB>W1+W2成立。此外，在W1、WB、W2为最小值的情况下，成为W1＝0.13mm、WB＝0.65mm、W2＝0.1mm，集成电路装置的宽度成为W＝0.88mm左右。因此，W＝0.88mm<2×WB＝1.3mm成立。此外，在W1、WB、W2为最大值的情况下，成为W1＝0.4mm、WB＝1.2mm、W2＝0.2mm，集成电路装置的宽度成为W＝1.8mm左右。因此，W＝1.8mm<2×WB＝2.4mm成立。即，W<2×WB成立。于是，如果W<2×WB成立，就可以实现如图2(B)所示的细长的集成电路装置。

通过如本实施形式那样在焊盘的下层配置升压用晶体管和静电保护元件中的至少一个，可以大幅缩小集成电路装置10的W1的宽度。因此，可以容易使W<2×WB成立。其结果，可以提供更纤细的集成电路装置。

5.存储块、数据驱动块的详细

5.1块分割

假设显示面板是如图29(A)所示的在垂直扫描方向(数据线方向)的像素数为VPN＝320、在水平扫描方向(扫描线方向)的像素数为HPN＝240的QVGA面板。此外，假设相当于1像素的图像(显示)数据的位数PDB为，R、G、B的各个为6位，PDB＝18位。此时，显示面板的相当于1帧的显示所需的图像数据的位数成为VPN×HPN×PDB＝320×240×18位。因此，集成电路装置的存储器至少储存相当于320×240×18位的图像数据。此外，数据驱动器在每一个水平扫描期间(每一条数据线被扫描的期间)，将相当于HPN＝240条的数据信号(与相当于240×18位的图像数据相对应的数据信号)输出至显示面板。

并且，在图29(B)中，数据驱动器被分割为DBN＝4个数据驱动块DB1～DB4。此外，存储器也被分割为MBN＝DBN＝4个存储块MB1～MB4。因此，各个数据驱动块DB1～DB4在每一个水平扫描期间，将相当于HPN/DBN＝240/4＝60条的数据信号输出至显示面板。此外，各个存储块MB1～MB4储存相当于(VPN×HPN×PDB)/MBN＝(320×240×18)/4位的图像数据。并且，在图29(B)中，在存储块MB1和MB2中共用列地址译码器CD12，在存储块MB3和MB4中共用列地址译码器CD34。

5.2.1在一个水平扫描期间多次读出

在图29(B)中，各个数据驱动块DB1～DB4在一个水平扫描期间输出相当于60条的数据信号。因此，必须从对应于DB1～DB4的存储块MB1～MB4，在每一个水平扫描期间读出与相当于240条的数据信号相对应的图像数据。

但是，如果增加在每一个水平扫描期间读出图像数据的位数，那么必须增加排列在D2方向上的存储单元(读出放大器)的个数。其结果，集成电路装置的D2方向上的宽度W变大，妨碍集成电路基片的纤细化。此外，字线WL变长，还导致WL的信号延迟的问题。

于是，在本实施形式中，采用这样一种方法，即，将储存在各个存储块MB1～MB4中的图像数据，在一个水平扫描期间从各个存储块MB1～MB4向各个数据驱动块DB1～DB4读出多次(RN次)。

例如，在图30中，如A1、A2所示，存储器存取信号MACS(字线选择信号)在一个水平扫描期间只有RN＝2次为激活状态(高电平)。由此，图像数据在一个水平扫描期间从各个存储块向各个数据驱动块读出RN＝2次。于是，设置在数据驱动块内的图31的数据驱动器DRa、DRb所包括的数据锁存电路，根据A3、A4所示的锁存信号LATa、LATb锁存读出的图像数据。并且，DRa、DRb所包括的D/A转换电路进行被锁存的图像数据的D/A转换，DRa、DRb所包括的输出电路将根据D/A转换获得的数据信号DATAa、DATAb如A5、A6所示地输出至数据信号输出线。之后，如A7所示，输入至显示面板各个像素的TFT栅极的扫描信号SCSEL成为激活状态，数据信号输入至显示面板的各个像素中而被保持。

并且，在图30中，在第一水平扫描期间读出2次图像数据，在相同的第一水平扫描期间，将数据信号DATAa、DATAb输出至数据信号输出线。但是，也可以在第一水平扫描期间读出2次图像数据而进行锁存，在之后的第二水平扫描期间，将对应于被锁存的图像数据的数据信号DATAa、DATAb输出至数据信号输出线。此外，在图30中，示出了读出次数RN＝2的情况，但也可以是RN≥3。

根据图30的方法，如图31所示，从各个存储块读出与相当于30条的数据信号相对应的图像数据，各个数据驱动器DRa、DRb输出相当于30条的数据信号。由此，从各个数据驱动块输出相当于60条的数据信号。这样，在图30中，从各个存储块，读出1次时只要读出与相当于30条的数据信号相对应的图像数据就可以。因此，与在一个水平扫描期间只读出一次的方法相比，可以减少图31的D2方向上的存储单元、读出放大器的个数。其结果，可以减小集成电路装置的D2方向上的宽度，可以实现如图2(B)所示的超纤细的细长集成电路基片。特别是，一个水平扫描期间的长度，在QVGA的情况下为52μsec左右。另一方面，存储器的读出期间例如是40nsec左右，与52μsec相比短得多。因此，即使将在一个水平扫描期间的读出次数从一次增加至多次，对显示特性带来的影响也不那么大。

此外，图29(A)是QVGA(320×240)的显示面板，但如果将在一个水平扫描期间的读出次数例如作为RN＝4，就也可以适应于VGA(640×480)的显示面板，可以增加设计的自由度。

此外，在一个水平扫描期间的多次读出，可以通过由行译码器(字线选择电路)在一个水平扫描期间在各个存储块内选择不同的多条字线的第一方法实现，也可以通过由行译码器(字线选择电路)在一个水平扫描期间在各个存储块内选择多次相同的字线的第二方法实现。或者，也可以通过第一、第二方法两者的组合来实现。

5.3数据驱动器、驱动单元的配置

图31示出了数据驱动器、以及数据驱动器所包括的驱动单元的配置例。如图31所示，数据驱动块包括沿着D1方向并排配置的多个数据驱动器DRa、DRb。此外，各个数据驱动器DRa、DRb包括多组30个(广义上为Q个)的驱动单元DRC1～DRC30。

如果存储块的字线WL1a被选择、并如图30的A1所示地第一次的图像数据从存储块被读出，数据驱动器DRa就根据A3所示的锁存信号LATa锁存被读出的图像数据。然后，进行被锁存的图像数据的D/A转换，并将对应于第一次的读出图像数据的数据信号DATAa如A5所示地输出至数据信号输出线。

另一方面，如果存储块的字线WL1b被选择、并如图30的A2所示地第二次的图像数据从存储块被读出，数据驱动器DRb就根据A4所示的锁存信号LATb锁存被读出的图像数据。然后，进行被锁存的图像数据的D/A转换，并将对应于第二次的读出图像数据的数据信号DATAb如A6所示地输出至数据信号输出线。

这样，通过各个数据驱动器DRa、DRb输出对应于30个像素的相当于30条的数据信号，可以共输出对应于60个像素的相当于60条的数据信号。

并且，如上所述，沿着D2方向排列的驱动单元DRC1～DRC30的个数Q，可以用Q＝HPN/(DBN×IN)表示。在图31的情况下，由于HPN＝240、DBN＝4、IN＝2，因而Q＝240/(4×2)＝30个。此外，如上所述，在读出放大器块SAB中，沿着D2方向排列的读出放大器个数P可以用P＝(HPN×PDB)/(MBN×RN)表示。在图31的情况下，由于HPN＝240、PDB＝18、MBN＝4、RN＝2，因而P＝(240×18)/(4×2)＝540个。

5.4存储单元

图32(A)示出了存储块所包括的存储单元(SRAM)的构成例。该存储单元包括传送晶体管TRA1、TRA2、负载晶体管TRA3、TRA4、以及驱动晶体管TRA5、TRA6。如果字线WL成为激活状态，传送晶体管TRA1、TRA2被导通，可以进行向节点NA1、NA2的图像数据的写入、或从节点NA1、NA2的图像数据的读出。此外，被写入的图像数据通过由晶体管TRA3～TRA6构成的触发器电路被保持在节点NA1、NA2中。并且，本实施形式的存储单元并不限于图32(A)的构成，例如可以进行作为负载晶体管TRA3、TRA4使用电阻元件、或追加其他晶体管等的变形实施。

图32(B)(C)示出了存储单元的布局例。图32(B)是横式单元的布局例，图32(C)是纵式单元的布局例。在此，横式单元如图32(B)所示，是在各个存储单元内字线WL比位线BL、XBL长的单元。另一方面，纵式单元如图32(C)所示，是在各个存储单元内位线BL、XBL比字线WL长的单元。并且，图32(C)的WL是与形成在多晶硅层上的传送晶体管TRA1、TRA2连接的局部字线，但也可以再设置用于WL的信号延迟防止、电位稳定化的金属层的字线。

图33示出了作为存储单元使用图32(B)所示的横式单元时的存储块、驱动单元的配置例。并且，图33详细地示出了驱动单元、存储块中的对应于1像素的部分。

如图33所示，接受相当于1像素的图像数据的驱动单元DRC，包括R用、G用、B用数据锁存电路DLATR、DLATG、DLATB。如果锁存信号LAT(LATa、LATb)成为激活状态，各个数据锁存电路DLATR、DLATG、DLATB就锁存图像数据。此外，驱动单元DRC包括在图10(A)中说明的R用、G用、B用DACR、DACG、DACB。此外，包括在图10(B)(C)中说明的输出部SQ。

读出放大器SAB中的对应于1像素的部分，包括R用读出放大器SAR0～SAR5、G用读出放大器SAG0～SAG5、以及B用读出放大器SAB0～SAB5。并且，在读出放大器SAR0的D1方向侧沿着D1方向排列的存储单元MC的位线BL、XBL连接在SAR0上。此外，在读出放大器SAR1的D1方向侧沿着D1方向排列的存储单元MC的位线BL、XBL连接在SAR1上。对于其他的读出放大器和存储单元的关系也同样。

如果字线WL1a被选择，从存储单元MC向位线BL、XBL读出图像数据，在该存储单元MC的WL1a上连接传送晶体管的栅极，读出放大器SAR0～SAR5、SAG0～SAG5、SAB0～SAB5进行信号的放大动作。并且，DLATR锁存来自SAR0～SAR5的6位R用图像数据D0R～D5R，DACR进行被锁存的图像数据的D/A转换，输出部SQ输出数据信号DATAR。此外，DLATG锁存来自SAG0～SAG5的6位G用图像数据D0G～D5G，DACG进行被锁存的图像数据的D/A转换，输出部SQ输出数据信号DATAG。此外，DLATB锁存来自SAB0～SAB5的6位B用图像数据D0B～D5B，DACB进行被锁存的图像数据的D/A转换，输出部SQ输出数据信号DATAB。

并且，在图33的构成的情况下，图30所示的一个水平扫描期间的图像数据的多次读出，可以如下所述地实现。即，在第一水平扫描期间(第一扫描线的选择期间)，首先选择字线WL1a而进行图像数据的第一次读出，如图30的A5所示，输出第一次的数据信号DATAa。然后，在相同的第一水平扫描期间，选择字线WL1b而进行图像数据的第二次读出，如图30的A6所示，输出第二次的数据信号DATAb。此外，在之后的第二水平扫描期间(第二扫描线的选择期间)，首先选择字线WL2a而进行图像数据的第一次读出，输出第一次的数据信号DATAa。然后，在相同的第二水平扫描期间，选择字线WL2b而进行图像数据的第二次读出，输出第二次的数据信号DATAb。这样，在使用横式单元的情况下，通过在存储块内在一个水平扫描期间选择不同的多条字线(WL1a、WL2a)，可以实现一个水平扫描期间的多次读出。

图34示出了作为存储单元使用图32(C)所示的纵式单元时的存储块、驱动单元的配置例。在纵式单元中，可以使D2方向上的宽度比横式单元短。因此，可以使D2方向上的存储单元的个数成为横式单元的2倍。并且，在纵式单元中，使用列选择信号COLa、COLb，对连接在各个读出放大器上的存储单元的列进行切换。

例如，在图34中，如果列选择信号COLa成为激活状态，那么，在读出放大器SAR0～SAR5的D1方向侧的存储单元MC中，列Ca侧的存储单元MC被选择，连接在读出放大器SAR0～SAR5上。并且，储存在这些被选择的存储单元MC中的图像数据的信号被放大，作为D0R～D5R被输出。另一方面，如果列选择信号COLb成为激活状态，那么，在读出放大器SAR0～SAR5的D1方向侧的存储单元MC中，列Cb侧的存储单元MC被选择，连接在读出放大器SAR0～SAR5上。并且，储存在这些被选择的存储单元MC中的图像数据的信号被放大，作为D0R～D5R被输出。连接在其他读出放大器上的存储单元的图像数据的读出也相同。

并且，在图34的构成的情况下，图30所示的一个水平扫描期间的图像数据的多次读出，可以如下所述地实现。即，在第一水平扫描期间，首先选择字线WL1，使列选择信号COLa成为激活状态，进行图像数据的第一次读出，如图30的A5所示，输出第一次的数据信号DATAa。然后，在相同的第一水平扫描期间，选择相同的字线WL1而进行图像数据的第二次读出，使列选择信号COLb成为激活状态，进行图像数据的第二次读出，如图30的A6所示，输出第二次的数据信号DATAb。此外，在之后的第二水平扫描期间，选择字线WL2，使列选择信号COLa成为激活状态，进行图像数据的第一次读出，输出第一次的数据信号DATAa。然后，在相同的第二水平扫描期间，选择相同的字线WL2，使列选择信号COLb为激活，而进行图像数据的第二次读出，输出第二次的数据信号DATAb。这样，在使用纵式单元的情况下，通过在存储块内在一个水平扫描期间选择相同的多条字线，可以实现一个水平扫描期间的多次读出。

6.电子设备

图35(A)、(B)示出了包括本实施形式的集成电路装置10的电子设备(电光学装置)的例子。并且，电子设备也可以包括除了在图35(A)、(B)中示出的部件之外的构成要素(例如照相机、操作部、或电源等)。此外，本实施方式的电子设备并不限定于手机，也可以是数码相机、PDA、电子笔记本、电子词典、放映机、背投电视、或携带型信息终端等。

在35(A)、(B)中，主机装置410例如是MPU(Micro ProcessorUnit)、基带引擎(基带处理器)等。该主机装置410进行作为显示驱动器的集成电路装置10的控制。或也可以进行作为应用引擎或基带引擎的处理、或压缩、扩展、校准等作为图形机的处理。此外，图35(B)的图像处理控制器(显示控制器)420代替主机装置410进行压缩、扩展、校准等作为图形机的处理。

显示面板400具有多条数据线(源极线)、多条扫描线(栅极线)、以及由数据线和扫描线特定的多个像素。并且，通过改变各个像素区域中的电光学元件(狭义上为液晶元件)的光学特性，实现显示动作。该显示面板400可以由使用TFT、TFD等开关元件的有源矩阵方式的面板构成。并且，显示面板400也可以是除了有源矩阵方式之外的面板，也可以是除了液晶面板之外的面板。

在图35(A)的情况下，作为集成电路装置10可以使用内置存储器的装置。即，此时集成电路装置10将来自主机装置410的图像数据先写入在内置存储器中，并从内置存储器读出写入的图像数据，驱动显示面板。在图35(B)的情况下，作为集成电路装置10可以使用未内置存储器的装置。即，此时来自主机装置410的图像数据，被写入在图像处理控制器420的内置存储器中。并且，集成电路装置10在图像处理控制器420的控制下，驱动显示面板400。

以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。例如，在说明书或附图中，至少一次用更广义或同义的不同的用语(第一接口区域、第二接口区域等)同时记载的用语(输出侧I/F区域、输入侧I/F区域等)，在说明书或附图的任何地方也可以置换为该不同的用语。此外，集成电路装置或电子设备的构成、配置、动作也并不限定于在本实施形式中说明的内容，可以进行多种变形实施。

符号说明

CB1～CBN 第一～第N电路块     ESD1 静电保护元件

GCDTr、PTr1、NTr1 晶体管     ND 连接节点

PD 焊盘                      PH1、PH2 升压时钟

10 集成电路装置              12 输出侧I/F区域

14 输人侧I/F区域             20 存储器

22 存储单元阵列              24 行地址译码器

26 列地址译码器              28 写/读电路

40 逻辑电路                  42 控制电路

44 显示时刻控制电路          46 主机接口电路

48 RGB接口电路               50 数据驱动器

52 数据锁存电路              54 D/A转换电路

56 输出电路                  70 扫描驱动器

72 移位寄存器                73 扫描地址生成电路

74 地址译码器                76 电平移位器

78 输出电路                  90 电源电路

92 升压电路                  94 调整电路

96 VCOM生成电路              98 控制电路

110 灰阶电压生成电路         112 选择用电压生成电路

114 灰阶电压选择电路         116 调整寄存器

Claims (17)

1.一种集成电路装置，其特征在于，包括：

电路，其包括推挽连接在被供给有第一电压的第一电源线和被供给有第二电压的第二电源线之间的第一晶体管和第二晶体管以及连接节点，用于通过电荷泵动作向所述连接节点输出所述第一电源线和所述第二电源线的电压中的任一电压；

静电保护元件，其连接在所述第一电源线和所述连接节点之间；以及

焊盘，其与所述连接节点电连接的同时，与一端被施加给定的电压的加速电容器的另一端电连接；

以与所述静电保护元件、所述第一晶体管和所述第二晶体管中至少一个的配置区域的一部分或全部重叠的方式，在所述静电保护元件、所述第一晶体管和所述第二晶体管中的至少一个的上层配置所述焊盘。

2.一种集成电路装置，其特征在于，包括：

电路，其包括推挽连接在被供给有第一电压的第一电源线和被供给有第二电压的第二电源线之间的第一晶体管和第二晶体管以及连接节点，用于通过电荷泵动作向所述连接节点输出所述第一电源线和所述第二电源线的电压中的任一电压；以及

焊盘，其与所述连接节点电连接的同时，与一端被施加给定的电压的加速电容器的另一端电连接；

以与所述第一晶体管和所述第二晶体管中至少一个的配置区域的一部分或全部重叠的方式，在所述第一晶体管和所述第二晶体管中的至少一个的上层配置所述焊盘。

3.根据权利要求2所述的集成电路装置，其特征在于，

所述第一晶体管兼作静电保护元件。

4.根据权利要求1所述的集成电路装置，其特征在于，

所述集成电路装置包括作为短边的第一边和第三边，所述第三边与所述第一边对置，

所述集成电路装置包括作为长边的第二边和第四边，所述第四边与所述第二边对置，

在将从所述第一边朝向所述第三边的方向作为第一方向、并将从所述第二边朝向所述第四边的方向作为第二方向的情况下，所述集成电路装置包括：

第一～第N电路块，它们沿着所述第一方向配置，其中，N为大于等于2的整数；

第一接口区域，其在所述第一～第N电路块的所述第二方向侧沿着所述第四边设置；以及

第二接口区域，其在所述第一～第N电路块的与所述第二方向相反的第四方向侧沿着所述第二边设置；

作为所述第一～第N电路块的至少一个电源电压，供给所述第二电源线的电压或根据该电压生成的电压。

5.根据权利要求4所述的集成电路装置，其特征在于，

在所述第二接口区域，配置所述焊盘、所述第一晶体管和所述第二晶体管。

6.根据权利要求5所述的集成电路装置，其特征在于，

所述第一～第N电路块的一个电路块为用于进行所述第一晶体管和所述第二晶体管的栅控的电源电路块，

在所述电源电路块的所述第四方向侧，配置所述焊盘、所述第一晶体管和所述第二晶体管。

7.根据权利要求4所述的集成电路装置，其特征在于，

所述第一～第N电路块，包括用于驱动数据线的至少一个数据驱动块、以及除了所述数据驱动块之外的电路块，

在将所述第一接口区域、所述第一～第N电路块、所述第二接口区域的所述第二方向上的宽度分别作为W1、WB、W2的情况下，集成电路装置的所述第二方向上的宽度W为，W1+WB+W2≤W<W1+2×WB+W2。

8.根据权利要求7所述的集成电路装置，其特征在于，

集成电路装置的所述第二方向上的宽度W为，W<2×WB。

9.根据权利要求7所述的集成电路装置，其特征在于，

所述第一接口区域在所述数据驱动块的所述第二方向侧，以不通过其他电路块的方式配置，

所述第二接口区域在所述数据驱动块的所述第四方向侧，以不通过其他电路块的方式配置。

10.根据权利要求7所述的集成电路装置，其特征在于，

所述数据驱动块所包括的数据驱动器，包括沿着所述第二方向排列的多个驱动单元，它们分别输出与1像素的图像数据相对应的数据信号，

在将所述多个驱动单元的个数作为Q、并将所述驱动单元的所述第二方向上的宽度作为WD的情况下，所述第一～第N电路块的所述第二方向上的宽度WB为，Q×WD≤WB<(Q+1)×WD。

11.根据权利要求10所述的集成电路装置，其特征在于，

在将显示面板的水平扫描方向的像素数作为HPN、将数据驱动块的块数作为DBN、并将在一个水平扫描期间内向所述驱动单元输入的图像数据的输入次数作为IN的情况下，

沿着所述第二方向排列的所述驱动单元的个数Q为，Q＝HPN/(DBN×IN)。

12.根据权利要求7所述的集成电路装置，其特征在于，

所述第一～第N电路块包括储存图像数据的至少一个存储块。

13.根据权利要求12所述的集成电路装置，其特征在于，

所述数据驱动块所包括的数据驱动器，包括沿着所述第二方向排列的Q个驱动单元，它们分别输出与1像素的图像数据相对应的数据信号，

在将所述驱动单元的所述第二方向上的宽度作为WD、并将所述存储块所包括的外围电路部分的所述第二方向上的宽度作为WPC的情况下，Q×WD≤WB<(Q+1)×WD+WPC。

14.根据权利要求13所述的集成电路装置，其特征在于，

在将显示面板的水平扫描方向的像素数作为HPN、将数据驱动块的块数作为DBN、并将在一个水平扫描期间内向所述驱动单元输入的图像数据的输入次数作为IN的情况下，

沿着所述第二方向排列的所述驱动单元的个数Q为，Q＝HPN/(DBN×IN)。

15.根据权利要求11所述的集成电路装置，其特征在于，

所述存储块和所述数据驱动块沿着所述第一方向邻接配置。

16.根据权利要求11所述的集成电路装置，其特征在于，

在一个水平扫描期间内，从所述存储块向邻接的数据驱动块多次读出被储存在所述存储块中的图像数据。

17.一种电子设备，其特征在于，包括：

根据权利要求1至16中任一项所述的集成电路装置；以及

显示面板，其由所述集成电路装置驱动。

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