CN100461595C - 用于dc-dc变换器的控制电路和控制方法 - Google Patents

用于dc-dc变换器的控制电路和控制方法 Download PDF

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Abstract

公开了用于DC-DC变换器的控制电路和控制方法，其可防止生成相关开关频率间的差引起的可闻噪声和输入电源脉动电压增加。相位比较器(FC)输出与输出信号(FP2)和延迟信号(FR1)间相位差相应的比较结果信号(CONT)。延迟电路(DLY2)执行与比较结果信号(CONT)相应地调整滞后时间量的反馈控制。延迟电路(DLY2)从输出信号(SQB2)下降沿被输入时起经过规定滞后时间量后输出延迟信号(FR2)。在经过规定时间量后的时刻(t16)获得时间延迟(DT2b)，使延迟信号(FR1)周期(TT1)与输出信号(FP2)周期(TT2b)一致，且延迟信号(FR1)和输出信号(FP2)间的相位差为零。

Description

用于DC-DC变换器的控制电路和控制方法
技术领域
本发明涉及用于比较器控制型DC-DC变换器的控制电路和控制方法，更具体而言，涉及主开关晶体管的开关控制方法和操作频率的控制方法。
背景技术
有一种比较器控制PFM型DC-DC变换器，其中作为一种能够对负载水平的快速变化作出高速响应的控制系统，DC-DC变换器的输出电压被与参考电压相比较，从而进行主开关晶体管的导通/关断控制。
附带地，作为上述的相关技术，公开了日本未审查专利申请公布No.2005-518775和日本未审查专利申请公布No.2005-12868。
发明内容
然而，在比较器控制PFM型DC-DC变换器中，振荡频率依赖于相关电路的时间常数以及相关负载的水平而波动。因此，存在这样的可能性：当操作多个DC-DC变换器时，由于操作频率之间的差，开关频率之间的差会引起出现可闻噪声。因此，该技术会产生问题。另外，当操作频率波动从而发生主开关晶体管的同时导通/关断操作时，输入电源的脉动电压增加。这也会引起问题。这些问题都是系统不希望出现的现象。
为了解决以上背景技术中所涉及的问题中的至少一个问题，提出了本发明，本发明的一个目的是提供一种DC-DC变换器控制电路和DC-DC变换器控制方法，这两者都能防止发生由于开关频率之间的差引起的可闻噪声，并防止由于主开关晶体管的同时导通/关断操作而引起的输入电源脉动电压的增加。
为了实现上述目的，提供了一种DC-DC变换器控制电路，包括：第一比较器，其比较输出电压与第一参考电压，并且检测输出电压与第一参考电压相交的情形以输出检测信号；触发器，其控制主开关晶体管，并且根据输出信号，从第一状态转变为第二状态；相位比较器，其检测从外部输入的相位参考信号和检测信号之间的相位差，并且输出对应于相位差的相位差信号；以及延迟电路，其连接在触发器电路的输出和输入之间，并且被输入了相位差信号，从而在检测信号的相位比相位参考信号的相位领先的情形中，在已经向在触发器从第一状态转变为第二状态时从触发器输入的转变信号施加了与领先的相位量相应增大的滞后时间量之后，延迟电路将被施加了滞后时间量的转变信号输出到触发器；而在检测信号的相位比相位参考信号的相位滞后的情形中，在已经向转变信号施加了与滞后的相位量相应减小的滞后时间量之后，延迟电路将被施加了滞后时间量的转变信号输出到触发器；从而，与已被施加了滞后时间量的转变信号被输入相对应的，触发器从第二状态转变为第一状态。
第一比较器检测输出电压与第一参考电压已经相交的操作以输出检测信号。
有两种情形，一种情形是检测到输出电压变到低于第一参考电压的定时，另一种情形是检测到输出电压变到高于第一参考电压的定时。触发器电路根据检测信号对主开关晶体管执行开关控制。触发器电路根据检测信号从第一状态转变为第二状态。相位比较器检测从外部输入的相位参考信号与检测信号之间的相位差，并输出对应于该相位差的相位差信号。这里，相位参考信号可以例如是用于另一个DC-DC变换器的主开关晶体管的控制信号，或者是从振荡器输出的时钟信号。由于DC-DC变换器以对应于电路的时间常数和负载水平的振荡频率进行操作，因此检测信号变为具有规定周期值的信号。延迟电路连接在触发器的输出和输入之间，从而输入相位差信号。
在检测信号的相位是检测到输出电压变得低于第一参考电压的定时的情形中，如果触发器处于第一状态，则主开关晶体管被使得不导通。如果触发器处于第二状态，则主开关晶体管被使得导通。这样构成了所谓的固定导通持续时间型比较器控制型DC-DC变换器。另一方面，在检测信号是检测到输出电压变得高于第一参考电压的定时的情形中，如果触发器处于第一状态，则主开关晶体管被使得导通。如果触发器处于第二状态，则主开关晶体管被使得不导通。这样构成了所谓的固定关断持续时间型比较器控制型DC-DC变换器。
在检测信号比相位参考信号领先的情形中，判断出检测信号的周期比相位参考信号的周期短。因此，延迟电路在已经向在触发器从第一状态转变为第二状态时从触发器输入的转变信号施加了与领先的相位量相应增大的滞后时间量之后，将向其施加了滞后时间量的转变信号输出到触发器。与向其添加了滞后时间量的转变信号被输入相对应的，触发器从第二状态转变为第一状态。因此，当增大滞后时间量时，触发器保持在第二状态的持续时间延长。在固定导通持续时间型DC-DC变换器中，当第二状态延长时，因为主开关晶体管处于导通的持续时间变长，所以输出电压的增加量变大。然而，当主开关晶体管被使得不导通时，输出电压变得低于第一参考电压的电平的时间量变长。因此，检测信号的周期变大。另外，类似地，在固定关断持续时间型DC-DC变换器中，当第二状态延长时，因为主开关晶体管处于不导通的持续时间增加，所以输出电压的减小量变大。如果这样的话，则由于当主开关晶体管被使得导通时，输出电压增加到第一参考电压的电平的持续时间变长，因此检测信号的周期变长。
另一方面，在检测信号比相位参考信号滞后的情形中，判断出检测信号的周期比相位参考信号的周期长。因此，延迟电路在已经向转变信号添加了与延迟的相位量相应减小的滞后时间量之后，将转变信号输出到触发器。如果滞后时间量减小，则触发器处于第二状态的持续时间缩短。在固定导通持续时间型DC-DC变换器中，如果第二状态变短，则输出电压的增加量变小。由于此原因，检测信号的周期变短。另外，在固定关断持续时间型DC-DC变换器中，如果第二状态很短，则输出电压的减小量变小。由于此原因，检测信号的周期变短。
作为上述操作的结果，根据检测信号和相位参考信号之间的相位差，执行了用于调整检测信号的周期的反馈控制。结果，可以使得相位参考信号的周期与检测信号的周期一致，另外还获得了使相位参考信号和检测信号之间的相位差为零的滞后时间量。
结果，可以执行这样的控制，使得DC-DC变换器的振荡频率可以与相位参考信号的频率一致。因此，可以防止由于相位参考信号的频率和DC-DC变换器的振荡频率之间的差而引起的可闻噪声的出现。另外，通过适当地设置相位参考信号的频率，可以将DC-DC变换器的振荡频率控制在规定频率值。
另外，作为结果，可以实现检测信号和相位参考信号的同步。因此，例如，在利用相位参考信号和检测信号执行分别的DC-DC变换器的开关控制的情形中，由于可以防止发生主开关晶体管的同时“导通”/“关断”操作，因此可以防止输入电源脉动电压的增加。
本发明的以上和其他的目的和新颖特征将从下面结合附图的详细描述中变清楚。然而，应当理解，附图仅是示例目的，并不应当作为对本发明的限定。
附图说明
图1是DC-DC变换器1和2的电路图；
图2是相位比较器FC的电路图；
图3是延迟电路DLY1的电路图；
图4是延迟电路DLY2的电路图；
图5是DC-DC变换器1和2的(第一幅)时序图；
图6是DC-DC变换器1和2的(第二幅)时序图；
图7是固定关断持续时间型DC-DC变换器1a和2a的电路图；
图8是DC-DC变换器1a至3a的电路图；以及
图9是在使用振荡器的情形中DC-DC变换器2的电路图。
具体实施方式
图1是根据本发明的比较器型DC-DC变换器1和2的电路图。DC-DC变换器1和2具有对于每个变换器来说是公共的控制部分3。首先将说明DC-DC变换器1的构造。在图1中，输入电压Vin连接到作为开关元件的晶体管FET1的输入端，扼流圈L1的输入端连接到晶体管FET1的输出端。从扼流圈L1的输出端输出输出电压Vout1。另外，控制部分3的输出端DH1连接到晶体管FET1的控制端。作为同步整流开关电路的晶体管FET2的输入端接地，其输出端连接到扼流圈L1的输入端。另外，控制部分3的输出端DL1连接到晶体管FET2的控制端。在扼流圈L1的输出端和地之间连接有平滑电容器C1。扼流圈L1的输出端连接到控制部分3的输入端FB1。
在控制部分3中，在输入端FB1和地之间，经由节点N1串联连接了电阻元件R1和R2。节点N1连接到电压比较器COMP1的反相输入端，参考电压e1连接到其正相输入端。电压比较器COMP1的输出信号FP1被输入到触发器FF1的置位输入端S。触发器FF1的正相输出端Q1经由控制部分3的输出端DH1连接到主开关晶体管FET1。另外，反相输出端*Q1连接到输出端DL1，并经由延迟电路DLY1连接到触发器FF1的复位输入端R。向延迟电路DLY1输入了输出信号SQB1，并且从延迟电路DLY1输出了滞后信号FR1。
下面将说明DC-DC变换器2的构造。DC-DC变换器2配备有相位比较器FC。延迟电路DLY1的输出端连接到相位比较器FC的一个输入端。也就是说，输入了延迟信号FR1。另外，电压比较器COMP2的输出端连接到相位比较器FC的另一个输入端。即，输入了输出信号FP2。相位比较器FC的输出端连接到延迟电路DLY2。因此，从相位比较器FC输出的比较结果信号CONT被输入到延迟电路DLY2。DC-DC变换器2的其他构造与DC-DC变换器1的相同，因此这里省略其详细说明。
图2中示出了相位比较器FC的构造。相位比较器FC配备有相位检测器21和积分部分22。相位检测器21配备有触发器11和12、与门AND1和AND2以及晶体管M1和M2。延迟信号FR1输入到触发器FF12的复位输入端R，与门AND2的输出端连接到置位输入端S。从触发器FF11的输出端*Q输出的信号φP和输出信号FP2被输入到与门AND2。从触发器FF12的输出端Q输出信号φR。在电源电压Vdd和地电压VSS之间，连接有晶体管M1和M2。信号φP输入到晶体管M1的栅极。信号φR输入到晶体管M2的栅极。这两个晶体管的漏极彼此相连，而其中间部位连接到积分部分22。积分部分22配备有电阻元件R1和电容器CI。从积分部分22输出比较结果信号CONT。另外，由于触发器FF11的连接关系与触发器FF12的相同，因此省略其详细说明。
下面将利用图3说明延迟电路DLY1的构造。DLY1配备有恒流电路CG、电容器C11、电压比较器COMP11、参考电压Vref和晶体管M15。恒流电路CG的输出端、晶体管M15的漏极端和电容器C11的一端连接到电压比较器COMP11的正相输入端。晶体管M15的源极端接地，栅极端连接到反相输出端*Q2。另外，参考电压Vref输入到电压比较器COMP11的反相输入端。从电压比较器COMP11输出延迟信号FR1。
下面将利用图4说明延迟电路DLY2的构造。延迟电路DLY2配备有滞后时间控制电路31和滞后时间生成电路32。滞后时间控制电路31配备有电阻元件R11以及晶体管M11至M14。晶体管M11和M12，以及晶体管M13和M14分别构成电流镜电路。比较结果信号CONT输入到电阻元件R11。另外，由于滞后时间生成电路32的构造与图3所示的延迟电路DLY1的构造相同，因此这里省略其详细说明。
下面将说明DC-DC变换器1和2是固定导通持续时间型情况下的操作。考虑大负载并且DC-DC变换器的操作处于稳定状态的情形。首先将利用图5的时序图来说明DC-DC变换器1的操作。要注意，尽管在图5中，实际上在晶体管FET1和FET2的开关操作和分压值VN1(其是节点N1的电压值)改变的定时之间存在相位偏移，但是为了便于说明，假设不存在相位偏移。
图1配备的控制部分3的电压比较器COMP1将通过对DC-DC变换器1的输出电压Vout1分压而获得的分压值VN1与参考电压e1相比较，并且在分压值VN1高于参考电压e1时，输出低电平信号。当输出电压Vout低于参考电压e1时，电压比较器COMP1输出高电平信号。当在时刻t10(图5)，分压值VN1变得低于参考电压e1时，电压比较器COMP1输出高电平输出信号FP1，从而置位触发器FF1。当触发器FF1被置位时，晶体管FET1导通，从而电流从输入Vin经由扼流圈L1被提供给负载，从而增大了DC-DC变换器1的输出电压Vout1。结果，分压值VN1也增大(箭头Y10)。
与触发器FF1被带入置位状态相对应的是，从反相输出端*Q1输出的输出信号SQB1转变为低电平。当低电平输出信号SQB1被输入到延迟电路DLY1时，在经过已由延迟电路DLY1确定的规定滞后时间段DT1之后，延迟信号FR1(其是高电平脉冲信号)从延迟电路DLY1输出(区域A1)。
这里将利用图3说明延迟电路DLY1的操作。延迟电路DLY1利用经由恒流电路CG对电容器C11的充电时间量和经由晶体管M15对电容器C11的放电时间量进行操作，从而在从输出信号SQB1的下降沿被输入的时刻起经过规定的滞后时间段之后，该延迟电路DLY1输出延迟信号FR1(其是高电平脉冲信号)。当输出信号SQB1具有高电平时，晶体管M15变得导通。并且恒流电路CG的电流i1完全流入晶体管M15，从而电压比较器COMP11的正相输入端被箝位到地电势。因此，从电压比较器COMP11输出的延迟信号FR1被带入到低电平状态。当在时刻t10，输出信号SQB1从高电平转变为低电平时，由于晶体管M15关断，因此恒流电路CG的电流i1对电容器C11充电。由于电容器C11的电压根据从恒流电路流入的i1和由电容器C11的时间常数确定的持续时间而增大，因此在电容器C11的电压变得等于或高于参考电压Vref之前需要规定的时间量。因此，在电容器C11的电压保持低于参考电压Vref的时间段期间，电压比较器COMP11输出低电平延迟信号FR1。并且当在时刻t11，电容器C11的电压已经变得等于或高于参考电压Vref时，电压比较器COMP11输出高电平延迟信号FR1(区域A1)。
并且在时刻t11，与输出信号SQB1的上升沿相对应的，晶体管M15导通。然后，恒流电路CG的电流全部流入晶体管M15，同时，电容器C11的电荷被放电。由于此原因，电压比较器COMP11的反相输入被箝位到地电势。此时，由于晶体管M15的导通电阻足够低，因此电容器C11被立即放电。因此，在这之后几乎没有时间延迟，电压比较器COMP11的反相输入被箝位到地电势。因此，延迟信号FR1转变为低电平的信号。结果，获得了延迟信号FR1(其是高电平脉冲信号)。
结果可以看出，从输出信号SQB1的下降沿被输入的时刻起，在经过由从恒流电路流入的电流i1和电容器C11的时间常数确定的滞后时间段DT1之后，延迟电路DLY1输出延迟信号FR1(其是高电平脉冲信号)。
当高电平延迟信号FR1被输入到触发器FF1的复位输入端R时，触发器FF1被带回复位状态，从而晶体管FET1关断，晶体管FET2导通。结果，已经存储在扼流圈L1中的能量经由晶体管FET2被提供给负载。并且，流入扼流圈L1的电流随着能量的释放逐渐减小，DC-DC变换器1的输出电压Vout1也逐渐减小。因此，分压值VN1也开始减小(箭头Y11)。并且当在时刻t12，分压值VN1变得低于参考电压e1时，电压比较器COMP1输出高电平信号，结果触发器FF1被再次置位。通过重复执行上述操作，分压值VN1被控制在规定范围RG1内。
此时，在输入Vin、DC-DC变换器1的输出电压Vout1、持续时间Ton(晶体管FET1导通的持续时间)和持续时间Toff(晶体管FET1关断的持续时间)之间，建立了下面的关系式。
Vout1＝Ton/(Ton+Toff)×Vin...式(1)
下面将利用图5的时序图说明DC-DC变换器2的操作。首先将说明输出信号FP2的相位比延迟信号FR1的相位滞后的情形。为了便于说明，将说明这样的情形：在时刻t11，与输出信号FP2的上升沿相对应的相位(区域A2)和与延迟信号FR1的上升沿相对应的相位(区域A1)彼此一致，而在时刻t14，与输出信号FP2的上升沿相对应的相位(区域A4)比与延迟信号FR1的上升沿相对应的相位(区域A3)滞后。
当在图5中的时刻t11，分压值VN2(其是节点N2的电压值)变得低于参考电压e2时，电压比较器COMP2输出高电平输出信号FP2以置位触发器FF2(区域A2)。当触发器FF2被置位时，晶体管FET3导通，电流从输入Vin经由扼流圈L2被提供给负载，结果分压值VN2增大(箭头Y13)。
另外，与触发器FF2被带入置位状态相对应的，从反相输出端*Q2输出的输出信号SQB2转变为低电平信号。当具有低电平的输出信号SQB2被输入到延迟电路DLY2时，在经过由延迟电路DLY2确定的规定滞后时间量DT2之后，延迟信号FR2(其是高电平脉冲信号)被从延迟电路DLY2输出(区域A5)。
当高电平延迟信号FR2被输入到触发器FF2的复位输入端R时，触发器FF2被带回复位状态，从而晶体管FET3关断，另一方面，晶体管FET4导通。结果，已经存储在扼流圈L2中的能量经由晶体管FET2被提供给负载。并且流入扼流圈L2的电流随着能量的释放逐渐减小，分压值VN2也开始减小(箭头Y14)。并且在时刻t14，分压值VN2变得低于参考电压e2，输出信号FP2被输出(区域A4)。
此时，输出信号FP2的上升沿的周期TT2变得长于延迟信号FR1的上升沿的周期TT1。即，在DC-DC变换器1和2之间出现了振荡频率的差。结果，可能出现由该频率差引起的可闻噪声(audible noise)，这会带来问题。另外，由于不可能在输出信号FP1和FP2之间建立同步，因此也不可能防止在晶体管FET1和FET3之间发生同时的导通/关断操作。结果，例如存在输入电源脉动电压增大的风险，即，存在发生系统所不希望发生的现象的风险。这会带来问题。下面将说明配备用于解决上述问题的相位比较器FC。
图2中示出了相位比较器FC的电路构造。当输出信号FP2的上升沿的输入定时比延迟信号FR1的上升沿的输入定时快时，相位比较器FC判断出是输出信号FP2的相位领先。这种情况下，与领先的相位量相对应的，判断出输出信号FP2的上升沿的周期比延迟信号FR1的上升沿的周期短。另一方面，当输出信号FP2的上升沿的输入定时比延迟信号FR1的上升沿的输入定时滞后时，相位比较器FC判断出是输出信号FP2的相位滞后。这种情况下，与滞后的相位量相对应的，判断出输出信号FP2的上升沿的周期比延迟信号FR1的上升沿的周期长。
在时刻t13，高电平延迟信号FR1和高电平信号*φR被输入到与门AND1(图2)。因此，从与门AND1输出的高电平信号被输入到触发器FF11的置位输入端S。因而，触发器FF11被置位，从而信号φP转变为低电平信号(箭头Y16)。
随后在时刻t14，相位被相对于延迟信号FR1滞后了时间段P1的高电平输出信号FP2被输入到触发器FF11的复位输入端R。因此，触发器FF11被复位，从而信号φP转变为高电平信号(箭头Y17)。结果，通过触发器FF11的操作，能够产生信号φP，其是负脉冲信号，并且与时间段P1具有相同的持续时间，其中时间段P1是输出信号FP2相对于延迟信号FR1的滞后的相位量。在信号φP处于低电平信号状态的时间段期间，从相位检测部分21输出的PMW信号DO具有高电平。即，当输出信号FP2的相位比延迟信号FR1的相位滞后时，相位检测部分21充当输出高电平信号的PWM电路，高电平信号的持续时间对应于相位差的长度。
与在时间段P1中高电平PMW信号DO被输入这一现象相对应的，积分部分22的电容器CI被充电。因此，与晶体管M1的导通持续时间相对应的，作为积分部分22的输出的比较结果信号CONT的电压值增大。结果，在积分部分22中，执行了对PMW信号DO积分并取出作为电压正比于PWM信号的比较结果信号CONT的操作。比较结果信号CONT被输入到延迟电路DLY2(图4)。
接着将利用图4说明延迟电路DLY2的操作。延迟电路DLY2是这样的电路，其在从输出信号SQB2的下降沿被输入的时刻起经过规定的滞后时间段之后，输出延迟信号FR2(其是高电平脉冲信号)。比较结果信号CONT被输入到延迟电路DLY2的滞后时间控制电路31。正比于比较结果信号CONT的电流i2流入晶体管M11。由于晶体管M11和M12是电流镜电路，因此电流i2也流入晶体管M12。由于流经晶体管M12的电流和流经晶体管M13的电流相同，因此电流i2也流经晶体管M13，并且由于晶体管M13和M14是电流镜电路，因此电流i2也流经晶体管M14。由于晶体管M14与恒流电路CG并联连接，因此对延迟电路的电容器C11充电的电流变为恒流电路CG的电流i1和电流i2的总和。因此，与比较结果信号CONT的电压值成正比的向电容器C11中充电的持续时间变短。从上可见，当比较结果信号CONT的电压值增大时，滞后时间量变短，而当该电压值减小时，滞后时间量变长。
如前所述，在时刻t14，与时间段P1相对应的，比较结果信号CONT的电压值比时刻t11的高。因此，与比较结果信号CONT的电压值增大相对应的，由延迟电路DLY2施加到延迟信号FR2上的滞后时间量被从滞后时间量DT2缩短为滞后时间量DT2a。
当滞后时间量从DT2减小为DT2a时，触发器FF2被置位的时间段被缩短，结果输出电压Vout2的增加量变小。如果这种情况发生，则由于在分压值VN2减小至参考电压e2之前持续的时间段缩短，因此输出信号FP2的上升沿的周期变短，从周期TT2变为TT2a。即，如果与延迟信号FR1的相位相比，输出信号FP2的相位相对滞后，则判断出输出信号FP2的周期TT2长于延迟信号FR1的周期TT1。结果，执行了对输出信号FP2的周期的控制，与滞后相位量相对应的，该周期从TT2缩短为TT2a。
结果，与输出信号FP2和延迟信号FR1之间的相位差相对应的，执行了用于调节延迟电路DLY2中施加的滞后时间量的反馈控制。因而，在经过规定时间段之后的时刻t16，获得了滞后时间量DT2b，该滞后时间量DT2b使得延迟信号FR1的周期TT1与输出信号FP2的周期TT2b彼此一致，并使得延迟信号FR1和输出信号FP2之间的相位差为0。
另一方面，下面将利用图6的时序图说明在输出信号FP2的相位相对于延迟信号FR1的相位领先的情况下发生的DC-DC变换器2的操作。为了便于说明，将说明这样的情形：在时刻t21，输出信号FP2的上升沿的相位(区域A12)和延迟信号FR1的上升沿的相位(区域A1)彼此一致，而在时刻t23，输出信号FP2的上升沿的相位(区域A14)比延迟信号FR1的上升沿的相位(区域A3)领先。
当在图6的时刻t21，DC-DC变换器2的分压值VN2变得低于参考电压e2时，电压比较器COMP2输出高电平输出信号FP2，以置位触发器FF2(区域A12)。当触发器FF2被置位时，晶体管FET3导通，从而电流从输入Vin经由扼流圈L2被提供给负载，从而分压值VN2上升(箭头Y23)。
另外，与触发器FF2被带入置位状态相对应的，从反相输出端*Q2输出的输出信号SQB2转变为低电平信号。当低电平输出信号SQB2被输入到延迟电路DLY2时，在经过已由延迟电路DLY2确定的规定滞后时间量DT12之后，延迟信号FR2(其是高电平脉冲信号)被从延迟电路DLY2输出(区域A15)。
当高电平延迟信号FR2被输入到触发器FF2的复位输入端R时，触发器FF2被带回复位状态，从而晶体管FET3变关断，同时晶体管FET4变导通。然后，已经存储在扼流圈L2中的能量经由晶体管FET4被提供给负载。并且，流入扼流圈L2的电流随着能量的释放逐渐减小，分压值VN2也开始减小(箭头Y24)。并且在时刻t23，分压值VN2变得低于参考电压e2，从而输出信号FP2被输出(区域A14)。
此时，输出信号FP2的上升沿的周期TT12与延迟信号FR1的上升沿的周期TT1相比变小。因此，在DC-DC变换器1和2之间出现振荡频率的差。
下面将说明相位比较器FC的操作。在时刻t23，高电平输出信号FP2和高电平信号*φP输入到与门AND2(图2)。因此，从与门AND2输出的高电平信号被输入到触发器FF12的置位输入端S。如果发生这种情况，则信号φR转变为高电平的信号(箭头Y26)。
接着，在时刻t24，相对于输出信号FP2被滞后时间段P2的高电平延迟信号FR1被输入到触发器FF12的复位输入端R。因此，信号φR转变为低电平的信号(箭头Y27)。结果，通过触发器FF12的操作，可以产生这样的信号φR：其是时长与时间段P2相等的正脉冲信号，其中时间段P2是所测得的从输出信号FP2到延迟信号FR1的滞后相位量。在信号φR具有高电平的时间段期间，从相位检测部分21输出的PMW信号DO保持为低电平。即，相位检测部分21充当PWM电路，其在输出信号FP2的相位比延迟信号FR1的相位领先时，输出与时差量长度相对应的低电平信号。
与低电平PMW信号DO在时间量P2期间被输入相对应的，积分部分22的电容器CI被放电。因此，与晶体管M2的导通持续时间相对应的，作为积分部分22的输出的比较结果信号CONT的电压值减小。比较结果信号CONT被输入到延迟电路DLY2(图4)。
接着，将利用图4说明延迟电路DLY2的操作。如前所述，与比较结果信号CONT的电压值变低相对应的，由延迟电路DLY2施加的滞后时间量延长。因此，由延迟电路DLY2施加到延迟信号FR2上的滞后时间量被从滞后时间量DT12延长到DT12a。因此，输出信号FP2的上升沿的周期也从周期TT12延长到TT12a。当滞后时间量从DT12增大到DT12a时，触发器FF2被保持置位状态的持续时间延长，从而输出电压Vout2的增加量变大。如果发生这种情况，则由于在分压值VN2减小到参考电压e2之前经历的持续时间变长，因此输出信号FP2的周期变长，从周期TT12变为TT12a。即，当输出信号FP2的相位比延迟信号FR1的相位领先时，判断出输出信号FP2的周期TT12比延迟信号FR1的周期TT1短，从而与领先相位量相对应的，执行了使输出信号FP2的周期变长(从周期TT12变为TT12a)的控制。
结果，与输出信号FP2和延迟信号FR1之间的相位差相对应的，执行了用于调整在延迟电路DLY2中施加的滞后时间量的反馈控制。结果，获得了滞后时间量DT2b，该滞后时间量DT2b使得延迟信号FR1的周期TT1与输出信号FP2的周期TT2b彼此一致，并使得延迟信号FR1和输出信号FP2之间的相位差为0。
如上面详细所述的，在根据本实施例的配备有控制部分3的DC-DC变换器中，执行了与输出信号FP2和延迟信号FR1之间的相位差相对应地调整输出信号FP2的周期的反馈控制，结果，可以执行使得比较器控制型DC-DC变换器2的振荡频率与DC-DC变换器1的振荡频率相一致的控制。因此，可以防止出现由开关频率之间的差而引起的可闻噪声。
另外，作为其结果，还可以在DC-DC变换器1的晶体管FET1的关断定时和DC-DC变换器2的晶体管FET3的导通定时之间建立同步。因此，可以防止出现主开关晶体管之间的同时的导通/关断现象，从而可以防止输入电源脉动电压的增加。
附带地，本发明并不限于上述实施例，而是可允许在不脱离本发明的主题的前提下进行各种变化和修改。在该实施例中，尽管已经说明了固定导通持续时间型比较器控制型DC-DC变换器的情形，但是本发明并不限于该实施例的模式。也可以将本发明应用于固定关断持续时间型比较器控制型DC-DC变换器的情形。图7中示出了所应用的电路示例。下面将说明DC-DC变换器1a的构造。节点N1连接到电压比较器COMP1的正相输入端，而另一方面，参考电压e1连接到其反相输入端。电压比较器COMP1的输出信号FP1被输入到触发器FF1的复位输入端R。另外，正相输出端Q1连接到输出端DH1，同时，端子Q1经由延迟电路DLY1a连接到触发器FF1的置位输入端S。
现在将说明DC-DC变换器2a的构造。DC-DC变换器2a配备有相位比较器FC。从相位比较器FC输出的比较结果信号CONT被输入到延迟电路DLY2a。附带地，由于其他构造与图1中所示的DC-DC变换器1、2的相同，因此这里省略其详细描述。
当DC-DC变换器1a的分压值VN1变得高于参考电压e1时，电压比较器COMP1输出高电平输出信号FP1，从而复位触发器FF1。当触发器FF1被复位时，晶体管FET1被带入关断状态，从而存储在扼流圈L1中的能量经由晶体管FET2被提供给负载。并且，流经扼流圈L1的电流随着能量的释放逐渐减小，DC-DC变换器1的输出电压Vout1也逐渐减小。结果，分压值VN1也开始减小。另外，由于触发器FF1被复位，输出信号SQB1a从高电平转变为低电平。在从输出信号SQB1a的下降沿输入的时刻起经过规定时间量后，延迟电路DLY1a输出延迟信号FR1(其是高电平脉冲信号)。因此，触发器FF1被延迟信号FR1带入到置位状态。如果发生这种情况，则DC-DC变换器1a的分压值VN1再次变大，从而当以后其电平变得高于参考电压e1的电平时，电压比较器COMP1输出电平为高的输出信号FP1，从而复位触发器FF1。通过重复执行该操作，构成了固定关断持续时间型DC-DC变换器。
同样在延迟电路DLY2a中，与输出信号FP2和延迟信号FR1之间的相位差相对应地执行了用于调整滞后时间量的反馈控制。结果，可以使得延迟信号FR1的周期与输出信号FP2的周期彼此一致。另外，还可以在DC-DC变换器1a的晶体管FET1的导通定时和DC-DC变换器2a的晶体管FET3的关断定时之间获得同步。
尽管在该实施例中说明了DC-DC变换器1和2的开关定时彼此同步的情形，但是彼此同步的DC-DC变换器的数目并不限于两个。即使DC-DC变换器的数目为三个或更多个，也可以在它们之间建立同步。下面将利用图8说明在有多于一个基于比较器控制的固定导通持续时间型DC-DC变换器的情形中执行的操作。控制部分13b共用于DC-DC变换器1b至3b。DC-DC变换器2b配备有相位比较器FC2。从延迟电路DLY1输出的延迟信号FR1输入到相位比较器FC2的一个输入端。另外，从电压比较器COMP2输出的输出信号FP2输入到相位比较器FC2的另一个输入端。从相位比较器FC2输出的比较结果信号CONT2被输入到延迟电路DLY2。类似地，DC-DC变换器3b配备有相位比较器FC3。从延迟电路DLY2输出的延迟信号FR2和从电压比较器COMP3输出的输出信号FP3输入到相位比较器FC3。从相位比较器FC3输出的比较结果信号CONT3被输入到延迟电路DLY3。同样如前所述，在延迟电路DLY2中，对应于输出信号FP2和延迟信号FR1之间的相位差，滞后时间量被调整，而在延迟电路DLY3中，对应于输出信号FP3和延迟信号FR2之间的相位差，滞后时间量被调整。
这样一来，可以使DC-DC变换器2b的晶体管FET3的导通定时与DC-DC变换器1b的晶体管FET1的关断定时同步。并且，还可以使DC-DC变换器3b的晶体管FET5的导通定时与DC-DC变换器2b的晶体管FET3的关断定时同步。
结果，在构成配备有多个DC-DC变换器的多相变换器的情形中，可以使第n(n代表等于或大于2的自然数)DC-DC变换器的主开关晶体管的导通定时与第(n—1)DC-DC变换器的主开关晶体管的关断定时同步。因此，当执行三个或更多个主开关晶体管的开关控制时，可以防止所有的主开关晶体管同时地导通/关断。因此，可以防止输入电源脉动电压的增加。另外，由于可以在DC-DC变换器1b至3b中的每两个之间建立振荡频率的一致，因此可以防止生成由开关频率之间的差引起的可闻噪声。
另外，在该实施例中，延迟信号FR1(其是用于DC-DC变换器1的晶体管FET1的控制信号)已经被用作充当用于DC-DC变换器2的振荡频率的参考的信号。然而，本发明并不限于此。很显然，可以使用从另一个装置输出的信号来作为成为DC-DC变换器2的操作频率的参考的定时信号。图9中示出了使用振荡器OSC来代替DC-DC变换器1的情形。从振荡器OSC输出的时钟信号CLK代替延迟信号FRI被输入到相位比较器FC。相位比较器FC输出与时钟信号CLK和输出信号FP2之间的相位差相对应的比较结果信号CONT。延迟电路DLY2执行用于与比较结果信号CONT相对应地调整滞后时间量的反馈控制。结果，可以使比较器控制的固定导通持续时间型DC-DC变换器2的开关频率与振荡器OSC的频率同步。
结果，可以在保持比较器控制的PFM型DC-DC变换器2的能够对负载的快速变化作出高速响应的优点的同时，通过振荡器OSC的操作，将DC-DC变换器2的振荡频率控制在期望的频率。即，可以防止DC-DC变换器2的振荡频率依赖于电路的时间常数和负载的水平而波动。
另外，在该实施例的延迟电路DLY2(图4)中，电压比较器COMP11被用在从其输出相关信号的级，但是本发明并不限于此。可以使用驱动器电路来代替电压比较器COMP11。当输出信号SQB1处于高电平状态时，地电势被输入到驱动器电路。因此，从电压比较器COMP11输出低电平延迟信号FR2。并且，当在从输出信号SQB1的下降沿起经过规定时间量之后，电容器C11的电压变得高于驱动器电路的阈值电压时，高电平延迟信号FR1被输出。这样一来，在不考虑电路被简化这一事实的情况下，可以执行能够在经过规定滞后时间量之后输出延迟信号FR2的操作，其中滞后时间量是通过延迟电路DLY2的操作确定的。
另外，在该实施例中，已经说明了电压下降型DC-DC变换器。这里，本发明的特征点在于在DC-DC变换器1的主开关晶体管和DC-DC变换器2的同步整流晶体管之间的切换定时上获得同步。因此，很显然，本发明也可以应用于升压型DC-DC变换器。
附带地，参考电压e2是第一参考电压的一个示例；参考电压Vref是第二参考电压的一个示例；电压比较器COMP2是第一比较器的一个示例；电压比较器COMP11是第二比较器的一个示例；延迟信号FR1和时钟信号CLK每一个都是相位参考信号的一个示例；输出信号FP2是检测信号的一个示例；输出信号SQB2是转变信号的一个示例；地电压是第一电压的一个示例；电源电压是第二电压的一个示例；晶体管M2是第一开关的一个示例；晶体管M1是第二开关的一个示例；晶体管M15是第三开关的一个示例。
根据本发明的比较器控制型DC-DC变换器的控制电路和控制方法，可以防止生成由开关频率之间的差引起的可闻噪声，还可以防止由于主开关晶体管之间的同时导通/关断现象引起的输入电源脉动电压的增加。
本申请基于2005年12月20日提交的在先日本专利申请No.2005-367132，并要求享受其优先权，这里通过引用并入其全部内容。

Claims (7)

1.一种DC-DC变换器控制电路，包括：
第一比较器，其比较输出电压与第一参考电压，并且检测所述输出电压与所述第一参考电压相交的情况以输出检测信号；
触发器，其控制主开关晶体管，并且根据被提供到所述触发器的一个输入的检测信号，从第一状态转变为第二状态；
相位比较器，其检测从外部输入的相位参考信号和所述检测信号之间的相位差，并且输出与所述相位差相对应的相位差信号；以及
延迟电路，其连接在所述触发器的输出和另一个输入之间，并且被输入了所述相位差信号，
从而在所述检测信号的相位比所述相位参考信号的相位领先的情形中，在已经向转变信号施加了已经与领先的相位量相应地被增大的滞后时间量之后，所述延迟电路将被施加了所述被增大的滞后时间量的所述转变信号输出到所述触发器，其中所述转变信号是在所述触发器从所述第一状态转变为所述第二状态时从所述触发器输入的转变信号；并且在所述检测信号的相位比所述相位参考信号的相位滞后的情形中，在已经向所述转变信号施加了与滞后的相位量相应地被减小的滞后时间量之后，所述延迟电路将被施加了所述被减小的滞后时间量的转变信号输出到所述触发器；
从而与由所述延迟电路输出的转变信号被输入相对应地，所述触发器从所述第二状态转变为所述第一状态。
2.根据权利要求1所述的DC-DC变换器控制电路，其中
所述相位参考信号是这样的信号，该信号使得另一个DC-DC变换器所配备的主开关晶体管转变为非导通状态，从而
当所述触发器处于所述第一状态时，被所述触发器控制的所述主开关晶体管被使得不导通，而
当所述触发器处于所述第二状态时，被所述触发器控制的所述主开关晶体管被使得导通。
3.根据权利要求1所述的DC-DC变换器控制电路，其中
所述相位参考信号是这样的信号，该信号使得另一个DC-DC变换器所配备的主开关晶体管转变为导通状态，从而
当所述触发器处于所述第一状态时，被所述触发器控制的所述主开关晶体管被使得导通，而
当所述触发器处于所述第二状态时，被所述触发器控制的所述主开关晶体管被使得不导通。
4.根据权利要求1所述的DC-DC变换器控制电路，其中，所述DC-DC变换器控制电路还包括输出时钟信号作为所述相位参考信号的振荡器。
5.根据权利要求1所述的DC-DC变换器控制电路，其中
所述相位比较器包括
积分器；
连接在所述积分器和第一电压之间的第一开关；以及
连接在所述积分器和第二电压之间的第二开关，
从而，当所述检测信号的相位比所述相位参考信号的相位领先时，与所述相位差相对应地，所述相位比较器将所述第一开关带入导通状态，而
当所述比较频率信号的相位比所述相位参考信号的相位滞后时，与所述相位差相对应地，所述相位比较器将所述第二开关带入导通状态。
6.根据权利要求1所述的DC-DC变换器控制电路，其中
所述延迟电路包括
与所述相位差信号相对应地引起电流量变化的电流源；
与所述电流源串联连接并且一端接地的电容器；
第三开关，所述第三开关与所述触发器被使得从所述第一状态转变为所述第二状态相对应地被使得导通，并且与所述触发器被使得从所述第二状态转变为所述第一状态相对应地被使得不导通，并且所述第三开关与所述电容器并联连接；以及
第二比较器，所述第二比较器向所述触发器输出通过比较所述电容器的电压与第二参考电压而获得的比较结果。
7.一种DC-DC变换器控制方法，包括：
比较输出电压与第一参考电压，并且检测所述输出电压与所述第一参考电压相交的情形以输出检测信号的步骤；
与所述检测信号相对应地，使主开关晶体管从第一状态转变为第二状态的步骤；以及
如下步骤：在所述检测信号的相位比相位参考信号的相位领先的情形中，当从所述主开关晶体管从所述第一状态转变为所述第二状态时起已经经过了已经与领先的相位量相应地被增大的滞后时间量时，使所述主开关晶体管从所述第二状态转变为所述第一状态，而在所述检测信号的相位比相位参考信号的相位滞后的情形中，当从所述主开关晶体管从所述第一状态转变为所述第二状态时起已经经过了已经与滞后的相位量相应地被减小的滞后时间量时，使所述主开关晶体管从所述第二状态转变为所述第一状态。
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