TWI465022B - Power supply - Google Patents

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TWI465022B
TWI465022B TW098106146A TW98106146A TWI465022B TW I465022 B TWI465022 B TW I465022B TW 098106146 A TW098106146 A TW 098106146A TW 98106146 A TW98106146 A TW 98106146A TW I465022 B TWI465022 B TW I465022B
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TW098106146A
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Ryotaro Kudo
Toshio Nagasawa
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Renesas Electronics Corp
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    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
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    • H02M3/00—Conversion of dc power input into dc power output
    • H02M3/02—Conversion of dc power input into dc power output without intermediate conversion into ac
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    • H02M3/10—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode
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Description

電源裝置
本發明關於一種電源裝置，例如適用於將高電壓轉換成低電壓之開關電源裝置有效之技術。
例如，在專利文獻1中，記載了並聯到共同電容上之n個電感器、分別連接到該各個電感器之n個輸出開關裝置、以PWM控制來驅動該各個輸出開關裝置之n個相輸出裝置及由向該各個相輸出裝置供給共同的控制信號之相控制裝置所構成之多相降壓轉換器等(第1圖)。相控制裝置向n個相輸出裝置供給為了決定三角波等相時序信號或PWM占空比之PWM控制信號。該三角波藉由n個相輸出裝置各自以不同之電壓電平來判定，並由此生成每n個相輸出裝置不同的n個相位(phase)之時序信號(第12d圖)。n個相輸出裝置分別由本身的相位中基於上述PWM控制信號之PWM占空比來驅動對應之輸出開關裝置。
又，專利文獻2中，記載了並聯到共同電容上之n個電感器、分別連接到該各個電感器之n個電晶體對、以PWM控制來驅動該各電晶體對之n個相位IC及由向該各個相位IC供給共同的控制信號之控制IC所構成之多相轉換器(第1圖、第2圖)。控制IC生成時脈信號、逐步退出(Phase out)信號(脈衝信號)及為了確定PWM占空比之誤差放大信號等。第一個相位IC將來自控制IC之 逐步退出信號作為逐步引入(Phase in)信號接收，並在將之延遲一個時脈後作為逐步退出信號向第二個相位IC輸出。第二個相位IC是將來自該第一相位IC之逐步退出信號作為逐步引入信號來接收，並且在將之延遲一個時脈後作為逐步退出信號向第三個相位IC輸出，之後亦以同樣的方式進行，最後是將來自第n個相位IC之逐步退出信號作為控制IC之逐步引入信號進行回饋。各個相位IC是基於本身的逐步引入信號之時序並藉由對應於誤差放大信號之PWM占空比來驅動對應之電晶體對。
又，專利文獻3中，記載了功率電晶體(Power MOSFET)及其驅動電路、向驅動電路傳送開關控制信號之控制電路等裝載於一個封裝內之半導體裝置(第1圖、第2圖)。該半導體裝置採用峰值電流控制方式(第8圖、第9圖)，該峰值電流控制方式將反映了來自耦合於功率電晶體的外置電容之檢測電壓之誤差放大信號(判定基準電平)與檢測流經功率電晶體之電流時進行電壓轉換之信號(指示燈信號)進行比較的結果作為確定PWM占空比。另外，該半導體裝置內置了振盪電路並可經由外部端子與其他半導體裝置共用上述振盪電路之輸出和上述誤差放大信號等(第17圖)。
又，非專利文獻1中，記載了六相降壓轉換器，該六相降壓轉換器是由並聯到共同電容上之6個電感器、分別連接到該6個電感器之電晶體對、以PWM控制驅動該各個電晶體對之6個驅動IC及控制該各個驅動IC之控制IC所構成。控制IC包括為了分別檢測流經6個電感器的電流之6對(正極和負極)外部輸入端子、分別向6個驅動IC供給不同相位的PWM信號之6個外部輸出端子以及為了對共同電容之設定電壓進行外部設定之多個外部輸入端子等。
[專利文獻1]
日本特許公表公報特表2005-520475號公報
[專利文獻2]
日本公開特許公報特開2007-135390號公報
[專利文獻3]
日本公開特許公報特開2008-17620號公報
[非專利文獻1]
「ISL6327 data sheet」、[ON line]、
[2008年2月12日檢索]、<URL：http：//www.intersil.com/data/fn/FN9276.pdf>
例如，以個人電腦(以下簡稱PC)等為代表的各種電子設備及電氣設備中，一般都配備有將市電交流電壓(如100V等)轉換為所需的直流電壓(如12V、5V、3.3V等)之AC/DC轉換器(如ATX電源)。另外，筆記型PC等還用電池供給特定值之直流電壓。例如，PC等產品中所使用之各種半導體產品需要有穩定的電源電壓，有時甚至還需要多個電源電壓值，所以，由該AC/DC轉換器或電池等所產生之電壓係通過降壓式DC/DC轉換器(降壓轉換器)來轉換成規定的電壓及穩定的電壓後才供應給各種半導體產品。這些轉換器一般被稱為POL(point of load)轉換器等。例如，PC中，一般被安裝在主板或各種擴展板(Graphic board)上之各種資訊處理單元(CPU(Central Processing Unit) 、GPU(Graphics Processing Unit)、記憶體等)的旁邊。
像這類降壓轉換器中，通常使用可得到高功率效率之開關式的降壓轉換器。使用開關式時，尤其重要的是，如何降低因開關而產生之紋波電壓及如何適應大電流化之要求。尤其是對於後者來說，隨著負荷電流量的增加，隨之而來的開關電晶體導通時之電阻損耗或發熱等都不可忽視。為了解決上述問題，如專利文獻1、2及非專利文獻1中所述，利用多相位技術，將多個電感器並聯到共同之電容上，使電流以各自不同的相流過各個電感器，就有利於解決這個問題。利用多相位技術在理論上是相位數越多，紋波電壓就會越少，而且，因為只需將負荷電流量經由各個電感器(各開關電晶體)分散供給就好，所以可更容易應對大電流化的問題。另外，由於可以把電感器的值調得更小，所以可實現高速應答。
但是如果利用專利文獻1、2及非專利文獻1所述技術時，必須先設置主控IC(專利文獻1之相控制裝置、專利文獻2之控制IC、非專利文獻1之控制IC)、並以此連接多個受控IC。因此，在安裝面積及IC成本等方面，無法降低成本。例如，利用非專利文獻1所述技術，在實現比6相小之多相位電源時，那些為了實現餘下的相的電路就浪費了。另外，例如利用專利文獻1、2所述技術時，雖然只需根據所想要得到之相位數設置受控IC即可，此外還需設置主控IC，所以，想要的相位數越少性價比就越低。特別像筆記型PC或各種移動通信設備等，由於安裝面積有限，所以所安裝的零件及安裝零件間之連接配線亦盡可能越少越好。
因此，本發明的目的之一就是提供一種低成本且能夠實現多相位電源之電源裝置。另外，本發明的上述內容及上述內容以外之目的和新特徵在本案專利說明書的描述及附圖說明中寫明。
下面，簡要說明關於本專利申請書中所公開的發明中具有代表性特徵的實施方式的概要。
作為本發明的具體實施方式之一之電源裝置，包括：多個半導體裝置、分別與該多個半導體裝置耦合之多個電感器及共同耦合到該多個電感器之輸出電容。各個半導體裝置包括：第一輸入端子和第一輸出端子、延遲從第一輸入端子輸入之觸發脈衝信號並向第一輸出端子傳送之第一電路、將該觸發脈衝信號作為起點對內部電晶體進行開關控制，並向對應之電感器提供電流之控制電路。而且，藉由將該多個半導體裝置的本身第一輸出端子與本身以外的任何一個半導體裝置之第一輸入端子耦合以構成環狀，由此進行多相位電源之運行。
利用上述構成，就無需像先前技術中所要求的一樣設置主控IC便可實現低成本的多相位電源。另外，為了使上述構成實現多相位電源之運行，在具體操作時，例如，必須在多個半導體裝置中之任何一個啟動時僅生成一次觸發脈衝信號。所以，各個半導體裝置具有根據來自外部之設定生成該啟動時的觸發脈衝信號之功能。該來自外部的設定可藉由外部電阻是否耦合到第一輸入端子或第一輸出端子上來進行設定即可。因此，與另行設置專用端子時相比，可減少端子數從而降低成本。
另外，上述各半導體裝置是具有為了設定電晶體的開關時間之誤差放大電路，最好是還具有輸出來自該誤差放大電路的誤差放大信號之第二輸出端子和可接收本身以外的誤差放大信號之第二輸入端子。因此，例如，多個半導體裝置中的任何一個生成誤差放大信號，則可以和其他的半導體裝置共用該誤差放大信號。因此，可減少配線數量等而降低成本。另外，由於各個半導體裝置中的開關時間之設定基準相同，所以可實現每相的偏差少之開關控制。特別是在進行該開關控制時採用了峰值電流之控制方式時，由於可容易進行各相之電流的均等化所以有利於構築低成本之多相位電源。此時，如果通過各半導體裝置內之電晶體之電流來進一步檢測各相之電流，與檢測電感器之電流時相比可減少配線數量，從而實現低成本化。
另外，作為本發明之具體實施方式之一的電源裝置，除了上述的半導體裝置之外，還包括監視設定用的一個半導體裝置。該監視設定用之半導體裝置具有例如為了設定輸出電容的電壓值之多個第一設定端子及上述的誤差放大電路。此時，該誤差放大電路根據輸出電容的檢測電壓和該多個第一設定端子的資訊生成誤差放大信號。而且，該述誤差放大信號被從上述多個半導體裝置之第二輸入端子輸入，並被多個半導體裝置共用。一般來說，由於多個第一設定端子的端子數多，通過將其隔離到別的半導體裝置就可實現整體的低成本之電源裝置。另外，上述監視設定用之半導體裝置中亦可裝載有例如所謂的傾斜功能等。
本專利申請書中所公開發明中，如果要簡單說明由一個具有代表性特徵的發明內容所得到的效果，那就是可以以低成本得到多相電源。
以下，參照圖式詳細說明本發明之實施方式。為了說明實施方式的所有圖中，原則上是同一構件用同一符號，省略掉重複的說明。另外，在以下之實施方式中，為了方便，在必要時將分幾個部分或將實施方式分割來說明，除了需要特別說明的以外，這些都不是彼此獨立且無關係的，而是與其他一部分或者全部之變形例、詳細內容及補充說明等相互關聯的。
另外，在以下之實施方式中提及要素數等(包括個數、數值、量、範圍等)時，除了特別說明及原理上已經明確限定了特定之數量等除外，該特定數並非指固定之數量，而係指大於等於該特定數或小於等於該特定數。而且，在以下的實施方式中，除了特別說明及原理上明確了係必要時除外，該構成要素(包括要素步驟等)亦並非係必須的要素。同樣的，在以下的實施方式中提及構成要素等之形狀、位置關係等時，除了特別說明及原理上已經明確了並非如此時，實質上包括與所述形狀等相近或者類似的。同理，上述的數值及範圍亦同樣包括與其相近的。
(實施方式1)
第1圖係表示本發明的實施方式1之電源裝置的基本概念。第1(a)圖為表示該構成例之概略圖，第1(b)圖為表示第1(a)圖之運行例的說明圖。第1(a)圖中所示的電源裝置為實現n()個相位之多相位電源的構成，由n個半導體裝置(半導體裝置或半導體IC)DEV[1]～DEV[n]、n個電感器L1～Ln及輸出電容Cv等構成。
DEV[1]～DEV[n]是分別包括觸發輸入端子TRG_IN、觸發輸出端子TRG_OUT及計時器電路TM。TM是將TRG_IN的信號作為輸入，再根據與延遲時間設定端子CT連接的電容Ctm進行延遲，並將延遲後的信號從TRG_OUT輸出。另外，這裏所說的係使用基於電容Ctm之模擬延遲，但並不僅限於模擬延遲，例如，還可替換為使用了正反電路或計數器電路等之數位延遲等一般性的各種延遲電路。
各半導體裝置DEV[1]～DEV[n]之TRG_IN及TRG_OUT是通過某個半導體裝置之TRG_OUT與另外一個半導體裝置之TRG_IN耦合，使整體耦合成環狀。即：前段的DEV[k]()之TRG_OUT與後段的DEV[k+1]之TRG_IN耦合，最後段的DEV[n]之TRG_OUT與最前段的DEV[1]之TRG_IN耦合。電感器L1～Ln的一端分別與DEV[1]～DEV[n]耦合，另一端與輸出電容Cv之一端共同耦合。另外，DEV[1]～DEV[n]在允許信號EN被啟動時運行。
在上述構成中，DEV[1]～DEV[n]的每一個分別如第1(b)圖所示，以本身的對TRG_IN之輸入信號為起點進行PWM(Pulse Width Modulation)運行，並向與本身對應之電感器供給電流。因此，DEV[1]進行PWM運行，經過基於TM之延遲時間(為Td)後，DEV[2]進行PWM運行，同樣地，DEV[n]在進行PWM運行並經過Td後，再次回到DEV[1]進行PWM運行之進程。因此，可通過開關頻率f(=(Td×n)-1 )[Hz]實現n相位之多相位電源運行。
但是，在此種環狀耦合之循環體系中，只要輸入一次脈衝信號，接下來該脈衝信號就自動迴圈，但是必須將第一次的脈衝信號生成某種形式。因此，第1(a)圖之構成例中，例如通過將該開始觸發信號端子ST置為固定電壓(此處係接地電壓GND)，DEV[1]就在允許信號EN啟動時僅生成一次脈衝。其他的DEV[2]～DEV[n]是通過使ST置為開路，就不進行該第一次脈衝信號之生成。
如上所述，使用第1圖所示之電源裝置，就無需像先前技術中所要求的那樣另行準備主控IC，而僅需要n個半導體裝置就可得到n相位之多相位電源。由此，可得到半導體裝置本身的成本或安裝成本等較低的低成本電源裝置。另外，與先前技術相比，在電源裝置之設計方面亦更加容易。即：使用主控IC時，必須設置各自都具有相容性之主控IC和n個受控IC，而且原則上必須從主控IC向n個受控IC設置n條配線，所以需要進行比較複雜的設計(配線設計等)。而第1圖所示之電源裝置中，只需要設置想要的相位數之半導體裝置，再將某個半導體裝置之TRG_OUT與別的半導體裝置之TRG_IN進行1對1連接便可，設計起來亦很容易。而且，第1圖所示之電源裝置中之半導體裝置，是通過將本身的TRG_IN與本身的TRG_OUT連接，就可單體運行，並可作為單相電源使用。因此可廣泛應用於構築各種相位數之電源裝置，而且，設計容易且成本低。
第2圖係比較詳細地表示了第1圖所述的電源裝置中構成例的方塊圖。第3圖係表示第2圖之電源裝置運行例之波形圖。第2圖所示之電源裝置係實現2相位之多相位電源時的示例，而且還表示了半導體裝置DEV中主要部之構成例。第2圖所示之各個半導體裝置DEV[1]，[2]進行如專利文獻3所示的被稱為峰值電流控制方式之PWM運行。
DEV[1]是包括9個外部端子。ON/OFF[1]為元件運行允許設定端子、CS[1]為電流感測器端子(電流感測器信號)、EO_IN[1]為誤差放大輸入端子、EO[1]為誤差放大輸出端子。另外，TRG_IN[1]為觸發輸入端子(觸發輸入信號)、TRG_OUT[1]為觸發輸出端子(觸發輸出信號)。而且，VIN[1]為電源電壓輸入端子、SW[1]為開關端子、FB[1]為輸出電源電壓檢測端子。另外，DEV[2]亦同樣有9個外部端子(ON/OFF[2]，CS[2]，EO_IN[2]，EO[2]，TRG_IN[2]，TRG_OUT[2]，VIN[2]，SW[2]，FB[2])。
在ON/OFF[1]，[2]被輸入允許信號EN。電流檢測用之電阻Ri1，Ri2分別連接到CS[1]，CS[2]上。EO_IN[1]和EO_IN[2]分別與EO[1]耦合。TRG_OUT[1]被耦合到TRG_IN[2]、TRG_OUT[2]被耦合到TRG_IN[1]。另外，TRG_OUT[1]上耦合有開始觸發用之電阻Rs。VIN[1]，[2]被輸入輸入電源電壓Vin。SW[1]經由電感器L1耦合到輸出電容Cv的一端，SW[2]經由電感器L2與Cv的一端耦合。該Cv的一端之電壓為輸出電源電壓Vout、該Vout為CPU等規定的負荷LD之電源電壓。另外，該Vout也被輸入FB[1]。
各半導體裝置DEV[1]，[2]分別包括：計時器電路TM、脈衝生成電路PGEN、比較電路VC1、觸發器電路FFp、誤差放大電路EA、電流檢測電路ACS、遮沒電路BK、控制邏輯電路LGC、驅動電路DV1，DV2、以及電晶體Qh，Q1等。以DEV[1]為例進行說明，PGEN接收來自TRG_IN[1]之觸發輸入信號而輸出重定信號RES。FFp接收RES為復位輸入，而將VC1之輸出接收為置位輸入，並從(/Q)輸出PWM信號。LGC接收該PWM信號，並經由DV1驅動Qh的閘極、經由DV2驅動Ql的閘極。
Qh之汲極連接到VIN[1]、源極連接到SW[1]。Ql之汲極連接到SW[1]，源極連接到接地電壓GND。ACS是檢測流經Qh之汲極之電流，並藉由BK遮罩一定時間後向CS[1]輸出。由於CS[1]上連接有電阻Ril，所以將該檢測到之電流通過CS[1]轉換為電壓。另外，EA是將通過FB[1]檢測到之輸出電源電壓Vout與基準電壓Vref進行比較並生成作為PWM占空比之判定基準之誤差放大信號。該誤差放大信號是經由EO[1]再次從EO_IN[1]輸入。而且，VC1將該EO_IN[1]之誤差放大信號作為基準，將通過CS[1]檢測出之電流量進行比較，將其結果傳給FFp之置位輸入。
另一方面，來自TRG_IN[1]之觸發輸入信號亦傳給計時器電路TM。計時器電路TM是通過規定之延遲時間Td，將該觸發輸入信號延遲並將之從TRG_OUT[1]輸出。而且，TM是還包括開始觸發判定電路STJG。該STJG是對TRG_OUT[1]上是否連接有開始觸發用之電阻Rs進行判別。有連接時，TM是將在經由ON/OFF[1]輸入允許信號EN時，僅生成一次脈衝信號並將之從TRG_OUT[1]輸出。另外，由於DEV[2]之STJG本身的TRG_OUT[2]沒連接有Rs，所以不生成所述脈衝信號。
該第2圖之電源裝置進行第3圖所示之運行。首先，DEV[1]是接收來自TRG_IN[1]之觸發輸入信號並生成重定信號RES。其次，藉由該RES驅動，使Qh為‘H’電平(即為導通)、Q1為‘L’電平(即為截止)。另外，雖然在實際操作中，在Qh和Q1之切換時序中必須設定停滯時間，而這裏省略不說。如果Qh被驅動為導通，來自VIN[1]之輸入電源電壓Vin就被傳送至SW[1]。
由於該SW[1]之電壓係被加至電感器L1，所以Qh中流過以規定之傾斜率上升之斜坡波形(Ramp waveform)之電流。該電流由CS[1]轉換成電壓。在這裏，藉由第2圖之遮沒電路BK設置了從Qh的ON到CS[1]中產生電壓之前的一定的遮罩時間，這是為了在檢測隨著開關產生之尖峰電流而引起的誤動作而設的。圖中雖沒表示出該尖峰電流，這是伴隨著連接到Q1上之體二極體之恢復電流而產生的。在該CS[1]之電壓達到從EO_IN[1]輸入之誤差放大信號之電壓電平時，DEV[1]是將Qh驅動為‘L’電平(即為截止)，將Q1驅動為‘H’電平(即為導通)。Q1為導通(Qh為截止)時，藉由儲蓄在L1中的能量並經由該Q1路徑，繼續有電流流經L1。其結果，流經電感器L1之電流IL1在Qh為導通(Q1為截止)時以規定之傾斜率上升，Q1為導通(Qh為截止)時，以規定之傾斜率減少。
另外，DEV[1]是在觸發輸入信號被從TRG_IN[1]輸入時且在經過延遲時間Td後，從TRG_OUT[1]輸出。該從TRG_OUT[1]輸出之觸發輸出信號，被作為DEV[2]之觸發輸入信號被輸入TRG_IN[2]。DEV[2]接收來自該TRG_IN[2]之觸發輸入信號，並在產生重定信號RES後，進行與上述DEV[1]時同樣的處理。而且，DEV[2]與DEV[1]一樣，通過從TRG_OUT[2]輸出觸發輸出信號，並將其作為DEV[1]之觸發輸入信號輸入TRG_IN[1]來重複上述運行。
此種運行的結果，比上述電感器L1之電流IL1遲半個週期生成電感器L2之電流IL2。輸出電容Cv是接收該IL1及IL2並生成規定之輸出電源電壓Vout，負荷LD是將該Vout作為電源電壓、將IL1及IL2作為電源電流進行所想要實現之運行。雖然並沒有特別限定，但是輸入電源電壓Vin為12V、輸出電源電壓Vout為1.2V、IL1及IL2各自分別為幾十A。
第2圖所示之電源裝置是除了回饋輸出電源電壓Vout之反饋回路以外，還包括監視並回饋輸入電流IL之反饋回路，為藉由由該電壓之反饋回路生成之誤差放大信號(判定電平)控制輸入電流IL之峰值電流之方式。採用該峰值電流控制方式，就如專利文獻3所述的，可消除反饋回路體系之不穩定因素並容易進行相位補償，另外，還可高速回應隨負荷LD變動之輸出電源電壓Vout的變化。
另外，第2圖所示之電源裝置的構成為：經由EO_IN[1]及EO_IN[2]使DEV[1]和DEV[2]共用由DEV[1]之誤差放大電路EA生成之誤差放大信號。在多相位電源中，藉由均等調整各相流過之電流，就可得到平衡穩定之電源。例如，在DEV[1]及DEV[2]各自分別使用本身的EA並生成本身的誤差放大信號(判定電平)時，隨著進程的變化，判定電平有時亦會出現若干偏差。另一方面，第2圖的電源裝置中，由於統一了該判定電平，所以可實現電流IL1和電流IL2的均等化。
而且，使用第2圖所述的半導體裝置來構築多相位電源時，該相數越多，越可減少配線條數。即如專利文獻1、2及非專利文獻1所述，由於是從主控IC或受控IC對n個相位之n個電感器進行n對配線來進行電流檢測的，所以，相數越多配線條數就越多。另一方面，如第2圖所述的電源裝置中，由於是在各半導體裝置DEV[1]，[2]的內部進行電流檢測，所以無需進行如上述之配線。如上所述，第2圖之電源裝置再加上第1圖所述的各種效果，可以說是一種實現多相位電源之最好的構成。另外，這裏只是以2相為例，當然，不難理解，3相及3相以上的電源裝置也具有同樣的構成和動作，能夠收到同樣的效果。
如上所述，使用本實施方式1之電源裝置，可實現具有代表性特徵的低成本多相位電源。
(實施方式2)
在本實施方式2中，將就實施方式1中所述的半導體裝置DEV之更詳細的構成例進行說明。第4圖為在本發明之實施方式2所述的電源裝置中所使用的半導體裝置之詳細構成例之方塊圖。第5圖係表示第4圖之半導體裝置的封裝形態之一例的平面圖。第4圖中所示的構成例為上述第2圖上述的構成例之更具體化的內容，其大致構成及運行與第2圖及第3圖相同。在這裏，就第2圖之構成例中更具體化的部分著重進行說明。
將第4圖所示的半導體裝置(半導體裝置、半導體IC)DEV進行大致分類的話，可分為高邊側電晶體(例如：MOSFET)之電晶體Qh、低邊側電晶體(例如：MOSFET)之電晶體Q1及控制這些電晶體之各種控制電路所構成。Qh之源極與汲極之間有二極體D1、Q1之源極與汲極之間有肖特基二極體SBD1。因為具有該SBD1，所以可以在Qh為截止後到Q1為導通之前的停滯時間裏降低Q1側之電流路徑之電壓。
如第5圖所示，該電晶體Qh及二極體D1是形成於半導體晶片HSCP上，電晶體Q1及肖特基二極體SBD1形成於半導體晶片LSCP上，其他各種控制電路形成於半導體晶片CTLCP上。即第5圖所示的半導體裝置DEV，為3個半導體晶片搭載在一個封裝體上之多晶片模組SiP(System in Package)或MCM(Multi Chip Module)。該半導體裝置DEV無特別限制，例如，可通過具有56個外部端子的8mm×8mm之QFN(Quad Flat NON-leaded package)來實現。
該封裝體內之大約一半的安裝面積用於安裝LSCP，剩下的面積均等分成二個區域，分別用來安裝HSCP和CTLCP。即，所設計的低邊側電晶體Q1之電晶體面積比高邊側電晶體Qh之電晶體面積大大約2倍。如第2圖及第3圖所述的，例如，在將12V之輸入電源電壓Vin轉換為1.2V之輸出電源電壓Vout時，將Q1置為導通之時間比將Qh置為導通之時間長。因此，通過加大Q1之電晶體面積，就可以降低導通電阻及提高電源裝置之功率效率。另外，如第4圖中詳細記載的，HSCP的週邊設置有與Qh連接之各種外部端子，LSCP的週邊設置有與Q1連接之各種外部端子，CTLCP的週邊設置有控制Qh、Q1之各種控制信號之外部端子。
第4圖所示，Qh之汲極連接到電源電壓輸入端子VIN，源極連接到開關端子SW，Q1之汲極連接到SW、源極連接到接地電壓端子PGND。該PGND為Qh，Q1專用端子，為了不給其他各種控制電路帶來開關雜訊而被設置成與各種控制電路等之接地電壓分隔。SW經由電感器L與輸出電容Cv連接，該Cv之電壓就為輸出電源電壓Vout。
圖示中雖然沒有表示電流檢測電路ACS，是例如，可通過在HSCP內電晶體Qh與電流鏡連接的1/18500尺寸之電晶體來實現。而且，將Qh之電流作為IL，並藉由該ACS檢測到之IL/18500之電流經由遮沒電路BK進行遮罩之期間(例如：幾十ns)供給電流感測器端子(電流感測器信號)CS。用於檢測電流之外部電阻Ri與CS連接，並由此將電流轉換為電壓。另外，CS還連接有為了穩定運行之偏壓電流源IB2。
驅動電路DV1，DV2依據來自控制邏輯電路LGC之控制，分別驅動Qh，Q1。與電源電壓輸入端子VIN一樣，電源端子VCIN被供給輸入電源電壓Vin。來自該VCIN之電源電壓是經由電壓檢測電路UVLOC供給穩壓電路VREG1，VREG2。電壓檢測電路UVLOC檢測出被輸入之電源電壓超過規定之電壓時就將VREG1，VREG2之運行置為有效。VREG1，VREG2接收12V左右之輸入電源電壓並生成5V左右之內部電源電壓。VREG1向各種控制電路供給所生成之內部電源電壓的同時，向內部電源端子REG5輸出。VREG2在將生成之內部電源電壓向DV1、DV2等供給的同時向內部電源端子DRV5輸出。內部電源端子REG5，DRV5分別連接為了穩定電壓之電容C4，C5。
在這裏，驅動電路DV1，DV2需要比較大的電流來驅動Qh及Q1，所以產生較多的雜訊。另外，因為其他各種控制電路內具有電壓比較電路等較多之類比電路，所以必須降低電源雜訊。因此，這些電源由兩個穩壓器電路VREG1，VREG2分別生成。另外，穩壓器電壓監視電路SV監視VREG1，VREG2所生成之內部電源電壓，假如該內部電源電壓在規定的範圍內時就輸出內部電源允許信號REGGD。
引導端子BOOT供給驅動電路DV1之電源電壓。BOOT與DRV5之間經由肖特基二極體SBD2連接，同時在與SW之間經由引導用之外部電容Cb及外部電阻Rb連接。Q1為導通時，經由SBD2及BOOT向該Cb施加內部電源電壓(DRV5)。之後，在Qh為導通時，通過所述Cb引導傳到SW之Vin並供給DV1。據此，DV1就可以產生大於等於Qh之閾值電壓。
控制邏輯電路LGC除了上述的內部電源允許信號REGGD之外，還接收來自觸發器電路FFp之PWM信號、來自元件運行允許設定端子(ON/OFF)之ON/OFF信號、來自過剩電流檢測電路OCPC之過剩電流檢測信號OCP、來自過剩電壓檢測電路OVPC之過剩電壓檢測信號OVP並運行。LGC在ON/OFF信號(元件運行允許信號)為ON(即允許狀態)且REGGD、OCP及OVP都無異常時，用PWM信號來控制DV1及DV2。
元件運行允許設定端子(ON/OFF)中，從外部輸入允許信號(圖中無表示)的同時，連接到電晶體Q20。在由溫度檢測電路TSD檢測到異常發熱時，或者由過剩電壓檢測電路OVPC檢測出過剩電壓檢測信號OVP時，電晶體Q20被邏輯“或”電路驅動為導通。此時，ON/OFF信號是與來自外部之允許信號無關，被強制性地關閉(即禁止運行狀態)。過剩電壓檢測電路OVPC是藉由輸出電源電壓檢測端子FB來監視輸出電源電壓Vout，並在產生過剩電壓時輸出OVP。過剩電流檢測電路OCPC是經由比較電路VC3與CS連接，並在CS產生過剩電壓時(即有過剩電流流過時)輸出OCP。
脈衝生成電路PGEN是接收來自觸發輸入端子TRG_IN之觸發輸入信號並輸出重定信號RES及最大占空比信號MXD。重定信號RES為正反電路FFp之重定輸入，MXD為經由邏輯“或”電路OR1之FFp之置位輸入。由於電感器L在PWM信號之ON占空比過大時有飽和及元件破損的危險，為了防止出現上述危險而在達到容許範圍內ON占空比之最大值時MXD信號強制性地降低PWM信號。另外，在邏輯“或”電路OR1之另一輸入與比較電路VC1之輸出連接。VC1是將來自誤差放大輸入端子EO_IN之誤差放大信號與向CS之電壓加上規定之偏移電壓(0.1V)之信號進行比較。
另外，控制邏輯電路LGC是在被輸入過剩電流檢測信號OCP或過剩電壓檢測信號OVP時，強制性地將Qh及Q1驅動為截止。輸出電源電壓監視電路PWGD是檢測到通過輸出電源電壓檢測端子FB所檢測之輸出電源電壓Vout達到規定的值以上。即檢測Vout之生成運行正常進行。檢測到時，PWGD是驅動電晶體Q21，並向“電源正常”(Power Good)端子PG輸出檢測信號。
誤差放大電路EA是通過取基準電壓Vref與輸出電源電壓檢測端子FB之間的差來生成誤差放大信號，並從誤差放大輸出端子EO輸出。輸出電容Cv之輸出電源電壓Vout經由外部電阻R1，R2之電阻分壓輸入FB。另外，從EO輸出之誤差放大信號通過外部電阻R4和外部電容C2設定電源電路之帶寬，且經由外部電阻R5，R6之電阻分壓返回到EO_IN。
另外，EA是還被連接到軟起動器端子TRKSS。TRKSS上連接有外部電阻R3和外部電容C1及作為內部電晶體之電晶體Q14。Q14是在ON/OFF信號為OFF之狀態(即運行禁止狀態)、內部電源允許信號REGGD為禁止狀態或者過剩電流檢測信號OCP被啟動時經由邏輯“或”電路OR2將TRKSS驅動為接地電壓GND。此時，EA之輸出(EO)為成為GND電平，開關運行停止。反之，在OCP為非啟動狀態、ON/OFF信號為ON之狀態且REGGD為允許狀態時，Q14為截止並經由R3將內部電源端子REG5之電荷儲蓄於C1。由此，軟起動將被執行：TRKSS之電壓是將緩慢上升、PWM信號之ON占空比慢慢變大。接地電壓端子SGND是與上述的PGND不同，為藉由內部電源(REG5)運行之各種控制電路用的接地電壓端子。
計時器電路TM是接收ON/OFF信號或內部電源允許信號REGGD的控制並運行，接收來自觸發輸入端子TRG_IN之觸發輸入信號並將其延遲到規定的延遲時間後從觸發輸出端子TRG_OUT輸出，詳情將在後面詳述。此時的延遲時間是由連接到延遲時間設定端子CT之外部電容Ctm及外部電阻Rtm來設定。另外，在TM具有開始觸發判定電路STJG且STJG之TRG_OUT上連接有電阻時，在接通電源後運行開始時，僅生成一次脈衝信號。
第6圖為使用第4圖及第5圖的半導體裝置實現了多相位電源時的電源裝置構成例之配線圖。這裏只以2相電源裝置為例，當然，亦可以擴展到3相及以上。連接到半導體裝置DEV[1]，DEV[2]之各個外部端子之外部電阻或外部電容，大部分都如第4圖所述者同樣。這裏只對構築多相位電源之有獨特性內容的部分進行說明。
首先，通過將DEV[1]之TRG_OUT與DEV[2]之TRG_IN連接，將DEV[2]之TRG_OUT與DEV[1]之TRG_IN連接，就可進行上述的2相位之多相位電源運行。即，如第3圖所述，在某個週期從DEV[1]之SW向電感器L1供給電流，並以與該週期錯開半個週期之方式從DEV[2]之SW向電感器L2供給電流，通過將這些電流輸入於輸出電容Cv就可生成輸出電源電壓Vout。在此，在接通電源後之運行開始時(開始時或啟動時)，為了只生成一次脈衝信號，DEV[1]之TRG_OUT與接地電壓GND之間連接有外部電阻Rs。另一方面，DEV[2]之TRG_OUT不與該外部電阻連接。
Vout經由外部電阻R1，R2之電阻分壓被輸入DEV[1]之FB。另一方面，DEV[2]之FB是連接到接地電壓GND。即如第2圖、第3圖所述的，DEV[1]生成與Vout對應之誤差放大信號，且DEV[1]和DEV[2]共用該信號之結構。具體地說就是：DEV[1]之EO經由通過外部電阻R51，R61進行的電阻分壓與DEV[1]之EO_IN連接，同時，經由通過外部電阻R52，R62進行的電阻分壓與DEV[2]之EO_IN連接。由此，如第2圖、第3圖所述的可實現各相的電流平衡之均等化。另外，這裏只列出了經R52，R62將DEV[1]之EO連接到DEV[2]之EO_IN，實際上亦可將DEV[1]之EO_IN直接連接到DEV[2]之EO_IN。
允許信號EN是經由外部電阻R9與DEV[1]和DEV[2]之ON/OFF共同被輸入。另外，DEV[1]之TRKSS和DEV[2]之TRKSS亦共同被連接。因此，可由DEV[1]和DEV[2]使啟動時或關閉時之時序相一致。
第7圖係表示第4圖之半導體裝置DEV中，該計時器電路TM之詳細圖，第7(a)圖為該構成例之電路圖，第7(b)圖為該運行例之波形圖。第7圖所示的計時器電路TM是由正反電路FF1、電晶體Q1、邏輯“或”電路OR1，OR2、比較電路CMP1、開始觸發判定電路STJG等所構成。FF1是將TRG_IN作為置位輸入及將OR2之輸出作為復位輸入，並通過反轉輸出節點(/Q)來控制Q1。另一方面，延遲時間設定端子CT和內部電源電壓(REG5)之間連接有外部電阻Rtm，CT和接地電壓GND之間連接有外部電容Ctm。Q1是設置於該CT和接地電壓GND之間。
即，在對FF1進行置位輸入時，Q1為OFF而Ctm進行充電動作；進行重位輸入時，Q1為ON而Ctm進行放電動作。OR1被輸入ON/OFF信號之反轉信號和REGGD之反轉信號，該運算結果經由OR2之一端之輸入傳給FF1之重位輸入。即在運行禁止狀態或內部電源為禁止狀態時，進行重定輸入；在上述兩個狀態之外的通常的運行狀態時，不進行重定輸入。
CMP1是將CT之電壓和基準電壓Vref_CT進行比較，如果CT之電壓比Vref_CT高時生成計時器輸出信號TM_OUT。該TM_OUT向開始觸發判定電路STJG輸出的同時為OR2的另外一端之輸入。因此，如第7(b)圖所示，接收來自TRG_IN之觸發輸入信號並對Ctm進行充電動作，在CT之電壓達到了Vref_CT時進行放電動作。接下來，在由該充電動作向放電動作轉換時，TM_OUT被輸出，而從向TRG_IN之輸入到TM_OUT之輸出為止的期間為TM之延遲時間Td。
該延遲時間Td[sec]是使用Ctm之電容值、Rtm之電阻值、Vref_CT及REG5之電壓值，並滿足公式(1)之要求。Td=-Ctm‧Rtm‧Ln(1-(Vref_CT)/REG5}　(1)或者使用這樣的計時器電路TM進行第6圖等所述的多相位電源動作時，該開關頻率f[Hz]滿足公式(2)之要求。f=(Td×相位數)-1 　(2)開關頻率f是無特別限定，例如可設定為幾百k[Hz]等。如果決定了開關頻率數f，根據所想得到之相數決定Td，實現該Td之Ctm或Rtm亦被決定。另外，在Ctm或Rtm出現精度偏差時，各相位之間亦將產生相位差。例如，如果使用常用的絕對精度為1%或2%之Ctm或Rtm，實際使用時幾乎不會產生什麼問題。
第8圖為第7圖所示的計時器電路TM中，該開始觸發判定電路STJG之詳細構成例之電路圖。第8圖所示的開始觸發判定電路STJG是由時脈控制式反相器(Clocked Inverter)電路CIV、電流鏡電路CM、反相器電路IV3，IV5、邏輯與電路AD1、反相邏輯與電路ND1、單發脈衝生成電路OSPG、單發延遲脈衝生成電路OSPG_DLY、邏輯“或”電路OR3等所構成。CIV是包括：串聯連接在內部電源(REG5)和輸出節點Nb之PMOS電晶體Q11，Q12、串聯連接在Nb和接地電壓GND之間的NMOS電晶體Q13，Q14以及連接在Q11之閘極上之反相器電路IV4。
電流鏡電路CM是包括：設置在從內部電源(REG5)朝向GND的一個電流路徑上之電流源IB12及NMOS電晶體Q15，Q16、設置於另一電流路徑上之電流源IB11及NMOS電晶體Q17、控制CM的啟動/非啟動之NMOS電晶體Q18。來自IB12之電流I2是經由二極體連接之Q15及Q16流向公共源節點，並從這裏經由Q18流向GND。另一方面，來自IB11之電流I1是經由Q17流向公共源節點，並從這裏經由Q18流向GND。Q17之閘極和源極與Q16之閘極和源極共同連接，並具有與Q16相同的電晶體尺寸。
CIV之輸出節點Nb及CM中之IB12與Q15的連接節點是共同與TRG_OUT連接。AD1是接收內部電源允許信號REGGD和ON/OFF信號(元件運行允許信號)，並根據其邏輯與的結果驅動CIV之Q11及Q14。因此，在內部電源及元件運行同為允許的狀態下，CIV被啟動，在任何一方為禁止之狀態下CIV不被啟動。另外，AD1之輸出是經由IV3與CM中之Q18連接。與CIV相反，在內部電源及元件運行同為允許之狀態下，CM不被啟動，在任何一方為禁止之狀態時CM被啟動。
ND1是將CM中的IB11和Q17之連接節點Na、IV3之輸出作為輸入，並將其反相邏輯與之運算結果向OSPG_DLY輸出。OSPG_DLY是在接收向ND1之‘H’電平的轉移、並在生成單發脈衝信號的同時，將之延遲一定的時間(例如10μs)並向OR3的一端之輸入進行輸出。OR3之其他輸入中，如第7圖所述被輸入計時器輸出信號TM_OUT。OR3是將這些輸入的邏輯“或”之運算結果輸出到OSPG。OSPG是接收向OR31‘H’電平的轉移，生成單發脈衝信號，並經由IV5向CIV之Q12及Q13之閘極傳送。
在所述的構成中，CIV是起輸出緩衝器的作用，CM是起判定是否連接有外部電阻Rs之判定電路的作用。該CIV和CM共同連接到TRG_OUT，一方被啟動時另一方不被啟動，像這樣的由於是相互交替運行所以互不影響。即，例如在由CM進行判定時，CIV不會影響CM之判定動作。
舉具體的例子來說明，首先，在啟動前的狀態下，由於ON/OFF信號為‘L’電平及/或REGGD為‘L’電平，所以CIV為非啟動狀態(Q11，Q14為OFF)，CM為啟動狀態(Q18為ON)。接下來，ND1之一端之輸入(IV3之輸出)為‘H’電平。在這樣的狀態下，在TRG_OUT連接有外部電阻Rs(例如27kΩ)時，IB12之電流I2(例如10μA)流經Rs方面，由於該施加電壓低於閾值，所以Q15及Q16為OFF。因此，Q17為OFF，而節點Na為‘H’電平。其結果是ND1之輸出為‘L’電平。另一方面，在TRG_OUT沒連接有外部電阻Rs時，IB12之電流I2(例如10μA)是流經Q15及Q16。因此，Q17雖然亦有I2之電流流過，但是因為比IB11之電流I1(例如5μA)大，所以節點Na為‘L’電平。結果，ND1之輸出為‘H’電平。
之後，如果不啟動，ON/OFF信號及REGGD為‘H’電平，所以CIV就為啟動狀態(Q11，Q14為ON)而CM為非啟動狀態(Q18為OFF)。因此，ND1之一端之輸入(IV3之輸出)為‘H’電平向‘L’電平轉移。這時，如果TRG_OUT連接有Rs時，ND1之輸出就為接收所述一端之輸入之‘L’電平轉移，並從‘L’電平向‘H’電平轉移。相反地，如果TRG_OUT沒連接有Rs時，ND1之輸出仍為‘H’電平。
因此，僅在TRG_OUT連接有Rs時，OSPG_DLY輸出單發脈衝信號。該單發脈衝信號經由OR3向OSPG輸入，OSPG經由IV5及啟動狀態之CIV向TRG_OUT再次輸出單發脈衝信號。另外，即使在OR3接收計時器輸出信號TM_OUT時，OSPG經由IV5及CIV向TRG_OUT輸出單發脈衝信號。另外，由於在啟動後的運行期間，CM為非啟動狀態，所以不會影響該單發脈衝信號。而且，在該運行期間，與CM內之節點Na無關，由IV3之輸出進行的ND1之輸出固定為‘H’電平。OSPG_DLY不會再次運行。
如上所述，使用第7圖及第8圖中所述的計時器電路TM及開始觸發判定電路STJG，各個半導體裝置就接收來自TRG_IN之觸發輸入信號，再加上延遲時間Td後就可從TRG_OUT輸出觸發輸出信號。而且，TRG_OUT連接了外部電阻Rs之半導體裝置是在啟動時(Start Up時)可以從TRG_OUT只輸出一次觸發輸出信號。這時候，如第6圖中所述，最早開始電源開關運行的是DEV[2]，該DEV[2]接收了該啟動時的DEV[1]之TRG_OUT，接下來是DEV[1]開始電源開關的運行。
另外，簡單地說，第7圖之構成例具有了判定有無外部電阻Rs之判定部件(電流鏡電路CM)和如有外部電阻Rs時就反映單發脈衝信號之生成電路中啟動信號(REGGD，ON/OFF)的轉移，如無外部電阻Rs時就不反映啟動信號的轉移(ND1，OSPG_DLY等)的構件。如果為由具有這些構件之構成時，就不僅限於第7圖之構成例還可進行各種變更。另外，不僅是可判定與TRG_OUT連接的有無之構成，還可以是判定與TRG_IN連接的有無之構成。
而且，除了是可利用外部電阻Rs進行判定之構成外，還可以是如根據將外部端子設置為電源電壓電平還是設置為接地電壓電平來判定之構成。但是，由於此時外部端子增加了一個端子，所以從這方面來看，最好還是採用藉由外部電阻Rs進行判定之方式。由於Rs係如高為27kΩ的高電阻，所以幾乎不會給來自TRG_OUT之觸發輸出信號帶來什麼影響。
如上所述，通過採用如本實施方式2之電源裝置，就可與實施方式1時一樣，得到具有代表性特徵的低成本的多相位電源。
(實施方式3)
本實施方式3中，以採用實施方式2(第4圖等)所述的半導體裝置DEV得到單相電源時的例子進行說明。第9圖係表示根據本發明之實施方式3得到的電源裝置中的構成例之配線圖。第9圖所示的半導體裝置DEV[1]中，連接有與第4圖之DEV或第6圖之DEV[1]相同的外部電阻及外部電容。其不同點是：DEV[1]之觸發輸出端子TRG_OUT與本身的觸發輸入端子TRG_IN連接，且TRG_OUT與外部電阻Rs連接。由於其原理與第4圖之DEV或第6圖之DEV[1]相同，所以在這裏不再重複說明。
第4圖等所述的半導體裝置DEV，無需像先前技術要求的那樣需要主控IC，是可單獨運行之構成例，所以通過進行第9圖所示的連接該半導體裝置DEV就能夠作為單相電源運行。此時，DEV[1]在啟動時檢測外部電阻Rs並從TRG_OUT產生觸發輸出信號，而且在被作為觸發輸入信號輸入TRG_IN時開始電源開關之運行。使用第9圖所示的構成例時之開關頻率f[Hz]為：將觸發輸入信號和觸發輸出信號之延遲時間作為Td，依據所述的公式(2)得到：f=(Td)-1 。
如上所述，採用第4圖所述的半導體裝置DEV時，不僅能夠容易地、低成本地實現多相位電源，還能夠容易地、低成本地實現單相電源，因此，能夠提高進行系統電源的設計時之靈活性。即，使用1~n個半導體裝置就可得到1~n相之電源。
(實施方式4)
第10圖為本發明之實施方式4之電源裝置的基本概念，第10(a)圖為表示該構成例之概略圖，第10(b)圖為第10(a)圖的運行例之說明圖。第10圖所示的電源裝置與第1圖之電源裝置一樣，通過將n個半導體裝置DEVd[1]~DEVd[n]進行環狀連接，可得到n相位之多相位電源。第10(a)圖之構成例的特徵是：與第1(a)圖之構成例所述的採用計時器電路TM按類比電路確定各相位間隔相比，第10(a)圖之構成例係採用基準時脈信號按數位電路確定各相位間隔。
第10(a)圖中，DEVd[1]之相輸出端子(相輸出信號)PH_OUT[1]與DEVd[2]之相輸入端子(相輸入信號)PH_IN[2]連接。DEVd[2]之PH_OUT[2]與DEVd[3]之PH_IN[3]連接。之後亦是同樣的，DEVd[n]之PH_OUT[n] 與DEVd[1]之PH_IN[1]連接。在此，如第10(b)圖所示的，DEVd[1]~DEVd[n]分別與基準時脈信號SYNC同步，產生所述的相輸出信號。在本例中，DEVd[n-1]與SYNC之下降沿同步，產生PH_OUT[n-1]並被DEVd[n]接收，DEVd[n]與SYNC之下一個上升沿同步並開始規定的PWM動作(SW[n])，同時，與下一個下降沿同步並產生PH_OUT[n]的動作。
在這裏，該基準時脈信號SYNC由在頻率設定端子CTF上連接了電容Cf之DEVd[1]產生，並從DEVd[1]之基準時脈信號端子SYNC[1]輸出。另一方面，DEVd[2]~DEVd[n]之CTF為接地電壓。此時，DEVd[2]~DEVd[n]之基準時脈信號端子SYNC[2]~SYNC[n]作為輸入端子運行，通過接收來自DEVd[1]之基準時脈信號SYNC，DEVd[1]~DEVd[n]中可使用共同的基準時脈信號SYNC。所述基準時脈信號端子之運行係採用專利文獻3中所記載之技術來實現的。
第11圖為第10圖中之半導體裝置中之相輸入信號及相輸出信號周邊之一例，第11(a)圖為主控元件之構成概略圖，第11(b)圖為受控元件之構成概略圖，第11(c)圖為表示該運行例之說明圖。第11(a)圖所示的半導體裝置DEVd[1]包括振盪電路OSC、基準時脈控制部SYNC_CTL、邏輯“或”電路OR30、邏輯與電路AD30、正反電路FF30以及單發脈衝生成電路OSPG1，OSPG2等。如第10圖所述，該元件是為了生成基準時脈信號之主控 元件。
OSC是以與連接到頻率設定端子CTF之電容Cf相應的頻率生成基準時脈信號SYNC。該SYNC經由SYNC_CTL從基準時脈信號端子SYNC[1]輸出。相輸入端子PH_IN[1]通過OR30之一端連接到FF30之置位輸入。因此，在相輸入信號被輸入時，FF30為置位狀態，其輸出(Q)為‘H’電平。該FF30之輸出(Q)被傳送到AD30之一端之輸入。SYNC被傳送到AD30之另一端之輸入。因此，FF30隨著相輸入信號成為置位狀態時，SYNC被從AD30輸出。
該AD30之輸出是被輸入到OSPG2。OSPG2是接收該SYNC之下降緣，生成單發脈衝信號並將之作為相輸出信號從PH_OUT[1]輸出。因此，如第11(c)圖所示，接收從前段開始與SYNC之下降緣同步之相輸入信號，並在下一個下降緣輸出相輸出信號。另一方面，該OSPG2之單發脈衝信號為FF30之重定輸入。其結果，如第11(c)圖所示，從AD30僅輸出SYNC中的一個‘H’脈衝信號。該從AD30輸出之‘H’脈衝信號被作為PWM允許信號PWM_EN傳送到內部電路，內部電路與該上升緣同步，並以規定的PWM占空比來驅動電晶體(即第2圖之Qh，Q1)。
另外，來自OSC之基準時脈信號SYNC還被輸入到OSPG1。OSPG1在元件啟動後且來自OSC之基準時脈信號SYNC穩定時，僅生成一次啟動脈衝信號。該啟動脈衝 信號通過OR30之另一端的輸入成為FF30之置位輸入。而且，與第11(c)圖所示的相輸入信號時一樣，還生成相輸出信號和PWM_EN。另外，此時，與實施方式2時不同，該主控元件最早開始開關運行。即，在實施方式2中為主控器件最初只生產一次觸發輸出信號之構成例，但在實施方式4中為主控元件最初只生成一次觸發輸入信號之構成例。
另外，如第11(b)圖所示的半導體裝置DEVd[n]亦與第11(a)圖之DEVd[1]一樣具有同樣之構成。但是，由於DEVd[n]之頻率設定端子CTF為接地電壓GND，所以與DEVd[1]還是有少許不同的。即，DEVd[n]之基準時脈信號端子SYNC[n]作為輸入端子運行，並根據在這裏所輸入之基準時脈信號SYNC進行如第11(c)圖所述之運行。此時，由於OSC及OSPG1都不運行，所以不生成啟動脈衝信號。
如上所述，通過採用本實施方式4中之電源裝置，可實現如實施方式1等同樣的、具有代表性特徵的低成本的多相位電源。另外，由於是與基準時脈信號SYNC同步進行多相位電源之運行，所以與採用了如實施方式2等所述的類比延遲電路時相比，可以容易地減小相位間相位差之偏差。
(實施方式5)
本實施方式5中就採用前面所述的半導體裝置的同時更進一步擴展了功能之電源裝置之一例進行說明。第12圖為本發明實施方式5之電源裝置中的構成例之一之概略圖。第12圖所示的電源裝置之特徵有：除了第1圖中所述的相互連接成環狀之n個半導體裝置DEV[1]～DEV[n]之外，還具有監視設定元件DEV_SVC。DEV[1]～DEV[n]各自具有第4圖所述的構成例。
關於監視設定元件DEV_SVC之詳細內容，將在後文中詳述。簡要地說就是具有依據多個輸出電源電壓設定端子VID來改變誤差放大器之判定電平，並由此來設定輸出電容Cv之輸出電源電壓Vout的值之功能。即，第6圖係表示在前面所述的實施方式中，由DEV[1]～DEV[n]之誤差放大輸入端子EO_IN共用來自DEV[1]之誤差放大信號(EO)之構成例。與此相對，第12圖之構成例為由DEV[1]～DEV[n]之誤差放大輸入端子EO_IN共用來自DEV_SVC之誤差放大信號。
如上所述的輸出電源電壓設定端子VID是由於需要較多的端子數，要用前面之實施方式之構成例(即僅為同一元件之電源裝置)來實現同樣的功能時，必須對所有元件都設置該VID。因此，如第12圖之構成例所述，通過用別的晶片來得到本功能，從整體來說可降低成本。此時，由於DEV_SVC中至少設置誤差放大器，所以有時可不再需要DEV[1]～DEV[n]內之誤差放大器(第4圖中的EA)。但是，由於EA並不需要很大的面積，從維持DEV[1]～DEV[n]的單獨運行功能的觀點來看，DEV[1]～DEV[n]內還是設置誤差放大器為好。
另外，第12圖的構成例中，監視設定元件DEV_SVC之軟起動器端子TRKSS與外部電阻R3、外部電容C1及DEV[1]～DEV[n]之TRKSS連接。這是為了第4圖所示的，將DEV[1]～DEV[n]中之ON/OFF信號、內部電源允許信號REGGD、過剩電流檢測信號OCP之資訊反映於DEV_SVC之TRKSS上。
第13圖係表示第12圖之電源裝置中，表示了該監視設定元件DEV_SVC之詳細構成例之方塊圖。第13圖所示的監視設定元件DEV_SVC包括輸出電源電壓檢測端子SN，SP，FB、輸出電源電壓設定端子VID1～VID7、軟起動器端子TRKSS、元件運行允許設定端子(ON/OFF)、誤差放大輸出端子EO、“電源正常”端子PG、傾斜端子DROOP、差動輸出端子DFO等。
例如，SN是與連接到輸出電容Cv之負荷LD(無圖示)之接地電壓節點相連接，SP是連接到Cv之輸出電源電壓Vout上。差動放大電路AMP_DF是放大該SN和SP之電位差，並將該差動放大信號DFS輸出到DFO。即：和前面之實施方式中所述的通過FB進行電壓檢測時相比可進行精度更高之電壓檢測。該DFO是經由外部電阻R50與FB連接。數碼/類比轉換電路DAC將來自VID1～VID7之輸出電源電壓設定信號轉換為類比值。可變電壓生成電路VR類比值生成電壓，並向誤差放大電路EA輸出。
誤差放大電路EA是放大該VR和FB之電位差是因應於並將結果輸出到EO。EA由此可生成與VID1～VID7對應之誤差放大信號(EO)。另外，EA接收連接了外部電阻R3和外部電容C1及內部電晶體Q41之TRKSS之電壓，並進行軟起動。Q41是在元件運行允許設定端子(ON/OFF)之ON/OFF信號為OFF之狀態(運行禁止狀態)期間將TRKSS與接地電壓GND連接，在ON/OFF信號為ON之狀態時為開路狀態。在變為ON之狀態時，TRKSS之電壓緩慢上升並進行軟起動。
EO是經由外部電阻R4及外部電容C2與FB連接。R4及C2是具有設定電源電路帶寬的功能。另外，如第12圖所示，EO與DEV[1]～DEV[n]之EO_IN連接。另一方面，EA之輸出(即EO之電壓)是經由低通濾波器電路LPF被輸入到傾斜控制電路DROOPC。DROOPC是根據連接到傾斜端子DROOP之外部電阻R51的值及EA之輸出電壓控制可變電流源IR。該IR之電流供給FB。輸出電源電壓監視電路PWGD是檢測差動放大信號DFS之電壓值在規定的值以上。即檢測輸出電源電壓Vout的產生動作。檢測到時，PWGD是驅動電晶體Q40，並向“電源正常”端子PG輸出檢測信號。
這裏的傾斜因為例如輸出電源電流越大就將輸出電源電壓調得越小，這種將輸出電源電壓和輸出電源電流進行反比例控制的功能而廣為人知。在峰值電流控制方式中，誤差放大電路EA之輸出電壓是與輸出電源電流成正比。因此，通過對應EA之輸出電壓改變IR的值，其結果可使輸出電源電壓Vout發生變化。具體地說就是：來自EA之誤差放大信號之電壓越大就將IR電流值調大。IR與EA之輸出(EO)成正比而變大，該比例常數由外置電阻R51的值決定。接下來，此時的輸出電源電壓Vout的減少值如公式(3)所示。
ΔVout=IR×R50　(3)
此時，通過採用本實施方式5之電源裝置，就可與實施方式1等一樣，可得到具有代表性特徵的低成本的多相位電源。即，在欲追加傾斜功能或輸出電源電壓的設定功能時，通過將這些功能設為別的元件就可降低整體成本而得到低成本的多相位電源。具體來說就是：例如，監視設定元件DEV_SVC如第13圖所示的，面積小，另外，由於DEV_sVC與DEV[1]～DEV[n]之間的配線少，所以可降低元件之成本及安裝費用。
以上基於實施方式對本發明者所做之發明進行了具體說明，但是本發明並不僅限於所述的實施方式，在不超過主要框架的範圍內可進行各種變更。
例如，在所述的實施方式中，列出了具有峰值電流控制方式之半導體裝置之構成例，但是本實施方式係通過環狀連接來實現多相位電源為主要特徵，但是並不一定限於峰值電流控制方式。例如還有廣為人知的利用三角波生成電路並生成PWM信號之電壓控制方式等的構成。但是，在多相位電源中，如果從使各相都流過均等的電流的方面來考慮，採用峰值電流控制方式就能較容易地進行控制。
另外，在前面所述的實施方式中，展示了將觸發輸入信號為起點進行開關運行之構成例，總而言之，因為只需以一定間隔之相位進行開關運行便可，所以不僅可以以觸發輸入信號為起點，亦可以以觸發輸出信號為起點。
基於本發明之實施方式之一製造的電源裝置，係一種特別適用於多相位方式之DC-DC轉換器之有益的技術。同時，不僅限於此，亦可廣泛適用於所有的電源裝置。
ACS．．．電流檢測電路
AD．．．邏輯與電路
AMP_DF．．．差動放大電路
BK．．．遮沒電路
BOOT．．．引導端子
C．．．電容
Cv．．．輸出電容
CIV‧‧‧時脈控制式反相器電路
CMP‧‧‧比較電路
CM‧‧‧電流鏡電路
CS‧‧‧電流感測器端子
CTF‧‧‧頻率設定端子
CT‧‧‧延遲時間設定端子
D‧‧‧二極體
DAC‧‧‧數位/類比轉換電路
DEV_SVC‧‧‧監視設定元件
DEV，DEVd‧‧‧半導體裝置
DFO‧‧‧差動輸出端子
DFS‧‧‧差動放大信號
DROOPC‧‧‧傾斜控制電路
DROOP‧‧‧傾斜端子
DRV5‧‧‧內部電源端子
DV‧‧‧驅動電路
EA‧‧‧誤差放大電路
EN‧‧‧允許信號
EO_IN‧‧‧誤差放大器輸入端子
EO‧‧‧誤差放大器輸出端子
FB‧‧‧輸出電源電壓檢測端子
FF‧‧‧正反電路
GND‧‧‧接地電壓
HSCP，LSCP，CTLCP‧‧‧半導體晶片
IR．．．可變電流源
IV．．．反相器電路
IB．．．電流源
L．．．電感器
LD．．．負荷
LGC．．．控制邏輯電路
LPF．．．低通濾波器電路
MXD．．．最大占空比信號
ND．．．反相邏輯與電路
OCPC．．．過剩電流檢測電路
OCP．．．過剩電流檢測信號
ON/OFF．．．元件運行允許設定端子
OR．．．邏輯“或”電路
OSC．．．振盪電路
OSPG_DLY．．．單發延遲脈衝生成電路
OSPG．．．單發脈衝生成電路
OVPC．．．過剩電壓檢測電路
OVP．．．過剩電壓檢測信號
PGEN．．．脈衝生成電路
PGND．．．接地電壓端子
PG．．．“電源正常”端子
PH_IN．．．相輸入端子
PH_OUT．．．相輸出端子
PWGD．．．輸出電源電壓監視電路
PWM_ENPWM‧‧‧允許信號
Q‧‧‧電晶體
REG5‧‧‧內部電源端子
REGGD‧‧‧內部電源允許信號
RES‧‧‧重定信號
R‧‧‧外部電阻
SBD‧‧‧肖特基二極體
SGND‧‧‧接地電壓端子
SN，SP‧‧‧輸出電源電壓檢測端子
STJG‧‧‧開始觸發判定電路
ST‧‧‧開始觸發端子
SV‧‧‧穩壓器電壓監視電路
SW‧‧‧開關端子
SYNC[n]‧‧‧基準時脈信號端子
SYNC‧‧‧基準時脈信號
SYNC_CTL‧‧‧基準時脈控制部
TM_OUT‧‧‧計時器輸出信號
TM‧‧‧計時器電路
TRG_IN‧‧‧觸發輸入端子
TRG_OUT‧‧‧觸發輸出端子
TRKSS‧‧‧軟起動器端子
TSD‧‧‧溫度檢測電路
UVLOC‧‧‧電壓檢測電路
VC‧‧‧比較電路
VCIN．．．電源端子
VID．．．輸出電源電壓設定端子
VIN．．．電源電壓輸入端子
VREG．．．穩壓器電路
VR．．．可變電壓生成電路
Vin．．．輸入電源電壓
Vout．．．輸出電源電壓
Vref，Vref_CT．．．基準電壓
第1圖表示本發明實施方式1之電源裝置之基本概念，第1(a)圖為該構成例之概略圖，第1(b)圖為說明第1(a)圖之運行例之說明圖。
第2圖為表示更加詳細地說明第1圖之電源裝置中的構成例之方塊圖。
第3圖為表示第2圖之電源裝置運行例之波形圖。
第4圖是展示了本發明實施方式2之電源裝置中，所用的半導體裝置之詳細構成例之方塊圖。
第5圖為展示第4圖之半導體裝置之封裝形態的一個例子之平面圖。
第6圖為展示使用了第4圖及第5圖之半導體裝置得到了多相位電源之電源裝置構成例之配線圖。
第7圖係表示第4圖之半導體裝置中該計時器電路之詳細內容。第7(a)圖為展示該構成例之電路圖，第7(b)圖為展示該運行例之波形圖。
第8圖係第7圖之計時器電路中該開始觸發判定電路之詳細構成例之電路圖。
第9圖係本發明實施方式3之電源裝置中之該構成例之配線圖。
第10圖係表示說明了本發明實施方式4之電源裝置之基本概念，第10(a)圖為展示該構成例之概略圖，第10(b)圖為第10(a)圖之運行例之說明圖。
第11圖係表示第10圖之半導體裝置中相輸入信號及相輸出信號周邊的一個例子，第11(a)圖為主控元件之概略構成圖，第11(b)圖為受控元件之概略構成圖，第11(c)圖為說明該運行例之說明圖。
第12圖係本發明實施方式5之電源裝置之該構成例之一的概略圖。
第13圖係第12圖之電源裝置中該監視設定元件之詳細構成例之方塊圖。
DEV[1]、DEV[2]、DEV[n]．．．半導體裝置
TRG_IN．．．觸發輸入端子
TRG_OUT．．．觸發輸出端子
CT．．．延遲時間設定端子
Cv．．．輸出電容
GND．．．接地電壓
ST．．．開始觸發端子
TM．．．計時器電路
EN．．．允許信號
Ctm．．．電容
L1、L2、Ln．．．電感器
Td．．．延遲時間

Claims (17)

  1. 一種電源裝置，其特徵為：該電源裝置包括：多個半導體裝置；分別耦合到前述多個半導體裝置之多個電感器；及共同耦合到前述多個電感器之輸出電容；前述多個半導體裝置分別包括：電源輸入端子，被輸入外部電源電壓；接地電壓端子，被輸入接地電源電壓；開關端子，與前述多個電感器中的本身對應之電感器耦合；第一輸入端子，被輸入第一脈衝輸入信號；第一電路，接收前述第一脈衝輸入信號並在經過第一延遲時間後生成第一脈衝輸出信號；第一輸出端子，輸出前述第一脈衝輸出信號；電晶體，將前述開關端子耦合到前述電源輸入端子或前述接地電壓端子；以及控制電路，以前述第一脈衝輸入信號為起點控制前述電晶體之開啟斷開；前述多個半導體裝置經由使本身之第一輸出端子與本身以外的任何一個半導體裝置之第一輸入端子耦合，彼此構成環狀。
  2. 如申請專利範圍第1項所記載之電源裝置，其中，前述第一電路更進一步包括第二電路，該第二電路因應來自外部之設定，在啟動時僅生成一次前述第一脈衝輸入信號或前述第一脈衝輸出信號。
  3. 如申請專利範圍第2項所記載之電源裝置，其中，前述第二電路藉由前述第一輸入端子或者前述第一輸出端子是否耦合有外部電阻來判定是否生成前述第一脈衝輸入信號或前述第一脈衝輸出信號。
  4. 如申請專利範圍第1項所記載之電源裝置，其中，前述多個半導體裝置還分別包括：反映前述輸出電容電壓之第一檢測端子、第二輸入端子及第二輸出端子；前述控制電路反映前述第一檢測端子之電壓並具有誤差放大電路，該誤差放大電路係將用來設定前述電晶體之開啟斷開時間之誤差放大信號向前述第二輸出端子輸出；前述多個半導體裝置中之任何一個藉由前述誤差放大電路來生成誤差放大信號，而其他半導體裝置將由前述任何一個半導體裝置所生成之誤差放大信號從前述第二輸入端子輸入。
  5. 如申請專利範圍第4項所記載之電源裝置，其中，前述控制電路包括：電流檢測電路，用於檢測流過前述電晶體之電流並將其轉換成電壓；比較電路，將由前述電流檢測電路轉換之電壓和從前 述第二輸入端子輸入之前述誤差放大信號進行比較；前述控制電路根據前述比較電路之比較結果控制前述電晶體之開啟斷開。
  6. 如申請專利範圍第1項所記載之電源裝置，其中，前述第一電路藉由利用了電容之充電時間之類比電路生成前述第一延遲時間。
  7. 如申請專利範圍第1項所記載之電源裝置，其中，前述第一電路藉由利用了時脈信號的邊緣之數位電路生成前述第一延遲時間。
  8. 一種電源裝置，其特徵為：該電源裝置包括：電源輸入端子，被輸入外部電源電壓；接地電壓端子，被輸入接地電源電壓；開關端子，經由外部電感器耦合到外部輸出電容；第一輸入端子，被輸入第一脈衝輸入信號；第一電路，接收前述第一脈衝輸入信號，並在經過第一延遲時間後生成第一脈衝輸出信號；第一輸出端子，輸出前述第一脈衝輸出信號；電晶體，將前述開關端子與前述電源輸入端子或前述接地電壓端子耦合；控制電路，以前述第一脈衝輸入信號為起點控制前述電晶體之開啟斷開；前述第一電路還包括第二電路，該第二電路因應來自外部之設定，在啟動時僅生成一次前述第一脈衝輸入信號 或前述第一脈衝輸出信號。
  9. 如申請專利範圍第8項所記載之電源裝置，其中，前述第二電路藉由前述第一輸入端子或者前述第一輸出端子是否耦合到外部電阻來判定是否生成前述第一脈衝輸入信號或者前述第一脈衝輸出信號。
  10. 如申請專利範圍第8項所記載之電源裝置，其中，前述電源裝置還包括：反映前述外部輸出電容電壓之第一檢測端子、第二輸入端子及第二輸出端子；前述控制電路反映前述第一檢測端子之電壓並具有誤差放大電路，該誤差放大電路係將用來設定前述電晶體之開啟斷開時間之誤差放大信號向前述第二輸出端子輸出；前述第二輸出端子輸出之前述誤差放大信號從前述第二輸入端子輸入、還是在本身以外生成之誤差放大信號從前述第二輸入端子輸入來控制前述電晶體之開啟斷開。
  11. 如申請專利範圍第10項所記載之電源裝置，其中，前述控制電路包括：電流檢測電路，用於檢測流過前述電晶體之電流並將其轉換成電壓；比較電路，將由前述電流檢測電路轉換之電壓和從前述第二輸入端子輸入之前述誤差放大信號進行比較；前述控制電路依據前述比較電路之比較結果控制前述 電晶體之開啟斷開。
  12. 如申請專利範圍第8項所記載之電源裝置，其中，前述第一電路藉由利用了電容的充電時間之類比電路生成前述第一延遲時間。
  13. 如申請專利範圍第8項所記載之電源裝置，其中，前述第一電路藉由利用了時脈信號的邊緣之數位電路生成前述第一延遲時間。
  14. 一種電源裝置，其特徵為：該電源裝置包括：多個第一半導體裝置、第二半導體裝置、分別耦合到前述多個第一半導體裝置之多個電感器及共同耦合到前述多個電感器之輸出電容；前述多個第一半導體裝置分別包括：電源輸入端子，被輸入外部電源電壓；接地電壓端子，被輸入接地電源電壓；開關端子，與前述多個電感器中本身對應之電感器耦合；第一輸入端子，被輸入第一脈衝輸入信號；第一電路，接收前述第一脈衝輸入信號並在經過第一延遲時間後生成第一脈衝輸出信號；第一輸出端子，輸出前述第一脈衝輸出信號；電晶體，將前述開關端子耦合到前述電源輸入端子或 前述接地電壓端子；第二輸入端子，被輸入用來設定前述電晶體之開啟斷開時間之誤差放大信號；以及控制電路，以前述第一脈衝輸入信號為起點，依據前述誤差放大信號控制前述電晶體之開啟斷開；前述第二半導體裝置包括：多個第一設定端子，為設定前述輸出電容之電壓；第一檢測端子，反映前述輸出電容之電壓；第二輸出端子；以及誤差放大電路，反映前述第一檢測端子之電壓及前述第一設定端子之資訊並將前述多個第一半導體裝置中所含用來設定前述電晶體開啟斷開時間之誤差放大信號向前述第二輸出端子輸出；前述多個第一半導體裝置經由本身的第一輸出端子與本身以外的任何一個第一半導體裝置之第一輸入端子耦合而彼此構成環狀，且前述第二輸入端子與前述第二半導體裝置的前述第二輸出端子耦合。
  15. 如申請專利範圍第14項所記載之電源裝置，其中，前述第一電路還包括第二電路，該第二電路因應來自外部之設定，在啟動時僅生成一次前述第一脈衝輸入信號或前述第一脈衝輸出信號。
  16. 如申請專利範圍第15項所記載之電源裝置，其 中，前述第二電路藉由前述第一輸入端子或者前述第一輸出端子是否耦合到外部電阻來判定是否生成前述第一脈衝輸入信號或前述第一脈衝輸出信號。
  17. 如申請專利範圍第14項所記載之電源裝置，其中，前述第二半導體裝置還具有將流過前述多個電感器之電流與前述輸出電容之電壓控制成反比例關係之傾斜功能。
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