JP5600362B2 - 電源用半導体装置 - Google Patents

Description

本発明は、電源装置に関し、例えば高電圧を低電圧に変換するスイッチング電源装置に適用して有効な技術に関するものである。

例えば、特許文献１には、共通コンデンサに並列接続されたｎ個のインダクタと、この各インダクタにそれぞれ接続されたｎ個の出力スイッチ装置と、この各出力スイッチ装置をＰＷＭ制御で駆動するｎ個の相出力装置と、この各相出力装置に共通の制御信号を供給する相制御装置からなる多相バックコンバータが記載されている（図１）。相制御装置は、ｎ個の相出力装置に対して三角波等の相タイミング信号やＰＷＭデューティを決めるためのＰＷＭ制御信号を供給する。この三角波は、ｎ個の相出力装置によってそれぞれ異なる電圧レベルで判定され、これによってｎ個の相出力装置毎に異なったｎ個の位相（フェーズ）のタイミング信号が生成される（図１２ｄ）。ｎ個の相出力装置のそれぞれは、自身のフェーズの中で、前述したＰＷＭ制御信号に基づいたＰＷＭデューティによって対応する出力スイッチ装置を駆動する。

また、特許文献２には、共通コンデンサに並列接続されたｎ個のインダクタと、この各インダクタにそれぞれ接続されたｎ個のトランジスタ対と、この各トランジスタ対をＰＷＭ制御で駆動するｎ個の位相ＩＣと、この各位相ＩＣに共通の制御信号を供給する制御ＩＣからなる多相コンバータが記載されている（図１、図２）。制御ＩＣは、クロック信号およびフェーズアウト信号（パルス信号）や、ＰＷＭデューティを定めるためのエラーアンプ信号などを生成する。１番目の位相ＩＣは、制御ＩＣからのフェーズアウト信号をフェーズイン信号として受け、それを１クロック遅延させた後にフェーズアウト信号として２番目の位相ＩＣに出力する。２番目の位相ＩＣは、この１番目の位相ＩＣからのフェーズアウト信号をフェーズイン信号として受け、それを１クロック遅延させた後にフェーズアウト信号として３番目の位相ＩＣに出力し、以降同様にして、最終的にはｎ番目の位相ＩＣからのフェーズアウト信号が制御ＩＣのフェーズイン信号として帰還される。各位相ＩＣは、自身のフェーズイン信号のタイミングに基づいて、エラーアンプ信号に応じたＰＷＭデューティによって対応するトランジスタ対を駆動する。

また、特許文献３には、パワーＭＯＳＦＥＴと、それを駆動する駆動回路と、駆動回路にスイッチング制御信号を伝達する制御回路とが１つのパッケージ内に搭載された半導体装置が記載されている（図１、図２）。この半導体装置は、パワーＭＯＳＦＥＴに結合される外付けコンデンサからの検出電圧を反映したエラーアンプ信号（判定基準レベル）と、パワーＭＯＳＦＥＴに流れる電流を検出すると共に電圧変換した信号（ランプ信号）とを比較した結果でＰＷＭデューティを定めるというピーク電流制御方式を用いている（図８、図９）。また、この半導体装置は、発振回路を内蔵し、この発振回路の出力や、前述したエラーアンプ信号などを、外部端子を介して他の半導体装置と共有可能となっている（図１７）。

また、非特許文献１には、共通コンデンサに並列接続された６個のインダクタと、この各インダクタにそれぞれ接続された６個のトランジスタ対と、この各トランジスタ対をＰＷＭ制御で駆動する６個のドライバＩＣと、この各ドライバＩＣを制御する制御ＩＣからなる６相バックコンバータが記載されている。制御ＩＣは、６個のインダクタに流れる電流をそれぞれ検出するための６対（プラスとマイナス）の外部入力端子と、６個のドライバＩＣにそれぞれ異なる位相のＰＷＭ信号を供給する６個の外部出力端子と、共通コンデンサの設定電圧を外部設定するための複数の外部入力端子などを備えている。

特表２００５−５２０４７５号公報 特開２００７−１３５３９０号公報 特開２００８−１７６２０号公報

「ＩＳＬ６３２７ データシート」、［ｏｎｌｉｎｅ］、［平成２０年２月１２日検索］、インターネット＜ＵＲＬ：http://www.intersil.com/data/fn/FN9276.pdf＞

例えば、パーソナルコンピュータ（以下、ＰＣ）等を代表とする各種電子機器ならびに電気機器では、商用電源となる交流電圧（例えば１００Ｖ等）から所望の直流電圧（例えば１２Ｖ、５Ｖ、３．３Ｖ等）を生成するＡＣ／ＤＣコンバータ（例えばＡＴＸ電源）が備わっている。また、ノート型のＰＣ等では、バッテリによって特定値の直流電圧が供給される。例えばＰＣ等に使用される各種半導体部品では、安定した電源電圧が必要とされ、場合によっては複数の電源電圧値が必要とされるため、このＡＣ／ＤＣコンバータやバッテリによって生成された電圧は、降圧型のＤＣ／ＤＣコンバータ（バックコンバータ）によって所定の電圧および安定した電圧に変換された上で各種半導体部品に供給される。これらは、一般的にＰＯＬ（point of load）コンバータ等と呼ばれ、例えば、ＰＣの場合には、マザーボードや各種拡張ボード（グラフィックボード等）上で各種情報ユニット（ＣＰＵ（Central Processing Unit）、ＧＰＵ（Graphics Processing Unit）、メモリ等）の近傍に実装される。

このようなバックコンバータには、通常、高い電力効率が得られるスイッチング方式のバックコンバータが用いられる。スイッチング方式を用いた場合、特に、スイッチングによって生じるリップル電圧の低減や、大電流化への対応などが重要となってくる。すなわち、後者に関して、負荷電流量が増加すると、これに伴うスイッチングトランジスタのオン抵抗損失や発熱などが無視できないものとなる。このような問題を解決するためには、例えば、特許文献１、２および非特許文献１に記載されているように、共通コンデンサに複数のインダクタを並列接続し、各インダクタにそれぞれ異なるフェーズで電流を流すマルチフェーズ技術を用いることが有益となる。マルチフェーズ技術を用いると、原理的に、フェーズ数を増やすほどリップル電圧が低減され、また、負荷電流量を各インダクタ（各スイッチングトランジスタ）から分散して供給すればよいため、大電流化への対応も容易となる。また、インダクタの値を小さくできるため高速応答化も図れる。

しかしながら、特許文献１、２および非特許文献１の技術を用いた場合、必ずマスタＩＣ（特許文献１の相制御装置、特許文献２の制御ＩＣ、非特許文献１の制御ＩＣ）を設け、これに対して複数のスレーブＩＣを接続する必要がある。したがって、実装面積やＩＣコストなどの点で低コスト化が図れない。例えば、非特許文献１の技術を用いて、６フェーズよりも小さいマルチフェーズ電源を実現する場合、残りのフェーズを実現するための回路等が無駄になってしまう。一方、例えば、特許文献１、２の技術を用いた場合は、実現したいフェーズ数に応じたスレーブＩＣを設ければよいが、加えて必ずマスタＩＣを設ける必要があるため、特に実現したいフェーズ数が少なくなるほど、コストパフォーマンスが低下する。特に、ノートＰＣや各種モバイル機器などでは、実装面積が限られているため、搭載部品ならびに搭載部品間の接続配線を可能な限り削減することが望まれる。

そこで、本発明の目的の一つは、低コストでマルチフェーズ電源を実現可能な電源装置を提供することにある。なお、本発明の前記ならびにそれ以外の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明の代表的な実施の形態の概要を簡単に説明すれば、次のとおりである。

本発明の一実施の形態による電源装置は、複数の半導体デバイスと、この複数の半導体デバイスにそれぞれ結合される複数のインダクタと、この複数のインダクタに共通に結合される出力コンデンサとを備えている。各半導体デバイスは、第１入力端子および第１出力端子と、第１入力端子から入力されるトリガパルス信号を遅延させて第１出力端子に伝達する第１回路と、このトリガパルス信号を起点として内蔵トランジスタのスイッチング制御を行い、対応するインダクタに電流を供給する制御回路とを含んでいる。そして、この複数の半導体デバイスは、自身の第１出力端子が、自身以外のいずれか１個の半導体デバイスの第１入力端子に結合されることで互いにリング状に結合され、これによってマルチフェーズ電源動作を行うことが特徴となっている。

このような構成を用いると、従来技術のようにマスタＩＣを設ける必要がないため、低コストでマルチフェーズ電源動作を実現可能となる。なお、このような構成でマルチフェーズ電源動作を実現するため、より具体的には、例えば複数の半導体デバイスのいずれか１個が起動時に一度だけトリガパルス信号を生成する必要がある。そこで、各半導体デバイスは、外部からの設定に応じてこの起動時のトリガパルス信号を生成する機能を備える。この外部からの設定は、例えば、第１入力端子または第１出力端子に外部抵抗が接続されているか否かによって行うとよい。これによって、別途専用の端子を設ける場合と比べて端子数を削減可能となり、低コスト化が可能となる。

また、前述した各半導体デバイスは、トランジスタのスイッチング時間を設定するためのエラーアンプ回路を備え、このエラーアンプ回路からのエラーアンプ信号を出力する第２出力端子と、自身以外からエラーアンプ信号を貰い受けることもできる第２入力端子を備えることが望ましい。これによって、例えば、複数の半導体デバイスのいずれか１個がエラーアンプ信号を生成し、その他の半導体デバイスに、このエラーアンプ信号を共有させることができる。これによって、配線本数などが低減できるため、低コスト化が可能となり、また、各半導体デバイスでのスイッチング時間の設定基準が同一となるため、各フェーズ毎のばらつきが少ないスイッチング制御が可能となる。なお、特に、このスイッチング制御に際してピーク電流制御方式を用いた場合、各フェーズ毎の電流を容易に均等化することができるため有益となる。この場合、更に、各フェーズ毎の電流を各半導体デバイス内のトランジスタの電流によって検出することで、インダクタの電流を検出するような場合と比べて配線本数などが低減でき、低コスト化が可能となる。

また、本発明の一実施の形態による電源装置は、前述したような半導体デバイスに加えて、更に、監視設定用の１個の半導体デバイスを備えたものとなっている。この監視設定用の半導体デバイスは、例えば、出力コンデンサの電圧値を設定するための複数の第１設定端子と、前述したようなエラーアンプ回路を備えている。この場合、このエラーアンプ回路が、出力コンデンサの検出電圧とこの複数の第１設定端子の情報に基づいてエラーアンプ信号を生成する。そして、このエラーアンプ信号が、前述したような複数の半導体デバイスの第２入力端子から入力され、複数の半導体デバイスで共有される。複数の第１設定端子は、一般的に端子数が多いため、それを別の半導体デバイスに分離することで全体として低コストな電源装置を実現可能となる。なお、このような監視設定用の半導体デバイスには、例えば、所謂ドループ機能などを搭載することもできる。

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すると、マルチフェーズ電源を低コストで実現可能となる。

本発明の実施の形態１による電源装置の基本概念を示すものであり、（ａ）はその構成例を示す概略図、（ｂ）は（ａ）の動作例を示す説明図である。 図１の電源装置において、そのより詳細な構成例を示すブロック図である。 図２の電源装置の動作例を示す波形図である。 本発明の実施の形態２による電源装置において、それに用いられる半導体デバイスの詳細な構成例を示すブロック図である。 図４の半導体デバイスのパッケージ形態の一例を示す平面図である。 図４および図５の半導体デバイスを用いてマルチフェーズ電源を実現した場合の電源装置の構成例を示す配線図である。 図４の半導体デバイスにおいて、そのタイマ回路の詳細を示すものであり、（ａ）はその構成例を示す回路図、（ｂ）はその動作例を示す波形図である。 図７のタイマ回路において、そのスタートトリガ判別回路の詳細な構成例を示す回路図である。 本発明の実施の形態３による電源装置において、その構成例を示す配線図である。 本発明の実施の形態４による電源装置の基本概念を示すものであり、（ａ）はその構成例を示す概略図、（ｂ）は（ａ）の動作例を示す説明図である。 図１０の半導体デバイスにおけるフェーズ入力信号およびフェーズ出力信号周りの一例を示すものであり、（ａ）はマスタデバイスの概略構成図、（ｂ）はスレーブデバイスの概略構成図、（ｃ）はその動作例を示す説明図である。 本発明の実施の形態５による電源装置において、その構成の一例を示す概略図である。 図１２の電源装置において、その監視設定デバイスの詳細な構成例を示すブロック図である。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。

また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。

（実施の形態１）
図１は、本発明の実施の形態１による電源装置の基本概念を示すものであり、（ａ）はその構成例を示す概略図、（ｂ）は（ａ）の動作例を示す説明図である。図１（ａ）に示す電源装置は、ｎ（ｎ≧２）フェーズのマルチフェーズ電源を実現する構成となっており、ｎ個の半導体デバイス（半導体装置又は半導体ＩＣ）ＤＥＶ［１］〜ＤＥＶ［ｎ］と、ｎ個のインダクタＬ１〜Ｌｎと、出力コンデンサＣｖなどから構成される。

ＤＥＶ［１］〜ＤＥＶ［ｎ］のそれぞれは、トリガ入力端子ＴＲＧ＿ＩＮ、トリガ出力端子ＴＲＧ＿ＯＵＴ、およびタイマ回路ＴＭを含んでいる。ＴＭは、ＴＲＧ＿ＩＮの信号を入力として、それを遅延時間設定端子ＣＴに接続されたコンデンサＣｔｍに基づき遅延させ、その遅延させた信号をＴＲＧ＿ＯＵＴから出力する。なお、ここでは、コンデンサＣｔｍに基づくアナログ遅延を用いているが、これに限定されるものではなく、例えばフリップフロップ回路やカウンタ回路などを用いたディジタル遅延等、一般的な各種遅延回路に代替え可能である。

各半導体デバイスＤＥＶ［１］〜ＤＥＶ［ｎ］のＴＲＧ＿ＩＮおよびＴＲＧ＿ＯＵＴは、ある半導体デバイスのＴＲＧ＿ＯＵＴが別の１個の半導体デバイスのＴＲＧ＿ＩＮに結合されることで、全体としてリング状に結合される。すなわち、前段となるＤＥＶ［ｋ］（１≦ｋ≦（ｎ−１））のＴＲＧ＿ＯＵＴが後段となるＤＥＶ［ｋ＋１］のＴＲＧ＿ＩＮに結合され、最終段となるＤＥＶ［ｎ］のＴＲＧ＿ＯＵＴが最前段となるＤＥＶ［１］のＴＲＧ＿ＩＮに結合される。インダクタＬ１〜Ｌｎは、一端がＤＥＶ［１］〜ＤＥＶ［ｎ］にそれぞれ結合され、他端が出力コンデンサＣｖの一端に共通に結合される。また、ＤＥＶ［１］〜ＤＥＶ［ｎ］は、イネーブル信号ＥＮが活性化されている際に動作を行う。

このような構成において、ＤＥＶ［１］〜ＤＥＶ［ｎ］のそれぞれは、図１（ｂ）に示すように、自身のＴＲＧ＿ＩＮへの入力信号を起点としてＰＷＭ（Pulse Width Modulation）動作を行い、自身に対応するインダクタに電流を供給する。したがって、ＤＥＶ［１］がＰＷＭ動作を行い、ＴＭに基づく遅延時間（Ｔｄとする）を経過した後にＤＥＶ［２］がＰＷＭ動作を行い、以降同様にしてＤＥＶ［ｎ］がＰＷＭ動作を行ってからＴｄを経過した後に再びＤＥＶ［１］がＰＷＭ動作を行うことになる。これによって、スイッチング周波数ｆ（＝（Ｔｄ×ｎ）^−１）［Ｈｚ］で、ｎフェーズのマルチフェーズ電源動作を実現できる。

ところで、このようなリング結合のループ系では、パルス信号が一度入力されると、後はこのパルス信号が自動で巡回することになるが、この一度目のパルス信号は何らかの形で生成しなければならない。そこで、図１（ａ）の構成例では、ＤＥＶ［１］が、そのスタートトリガ端子ＳＴを例えば固定電圧（ここでは接地電圧ＧＮＤ）とすることで、イネーブル信号ＥＮの活性化時に一度だけパルスを生成する。その他のＤＥＶ［２］〜ＤＥＶ［ｎ］は、ＳＴを例えばオープンとすることで、この一度目のパルス信号の生成を行わない。

以上、図１のような電源装置を用いると、従来技術にように別途マスタＩＣは必要なく、ｎ個の半導体デバイスによってｎフェーズのマルチフェーズ電源を実現可能となる。これによって、半導体デバイス自身のコストやその実装コストなどの点で電源装置の低コスト化が図れる。また、従来技術と比較して、電源装置を設計する際の容易化も図れる。すなわち、マスタＩＣを用いる場合、それぞれ互換性があるマスタＩＣとｎ個のスレーブＩＣを設け、原則的にマスタＩＣからｎ個のスレーブＩＣに向けてｎ本の配線を延ばす必要があるため、比較的複雑な設計（配線設計など）が必要となる。一方、図１の電源装置では、実現したいフェーズ数の半導体デバイスを設け、ある半導体デバイスのＴＲＧ＿ＯＵＴを別の半導体デバイスのＴＲＧ＿ＩＮに１対１で接続すればよいため、設計が容易である。さらに、図１の電源装置における半導体デバイスは、自身のＴＲＧ＿ＩＮを自身のＴＲＧ＿ＯＵＴに接続することで、それ単体で動作可能であり、シングルフェーズ電源として用いることも可能である。これらによって、様々なフェーズ数の電源装置を構築したい場合に、柔軟に対応でき、また、それを容易かつ低コストで実現できる。

図２は、図１の電源装置において、そのより詳細な構成例を示すブロック図である。図３は、図２の電源装置の動作例を示す波形図である。図２に示す電源装置は、２フェーズのマルチフェーズ電源を実現する場合を例としており、更に、半導体デバイスＤＥＶにおける主要部の構成例が示されている。図２に示される各半導体デバイスＤＥＶ［１］，［２］は、前述した特許文献３に示されるようにピーク電流制御方式と呼ばれるＰＷＭ動作を行う。

ＤＥＶ［１］は、９個の外部端子を含んでいる。ＯＮ／ＯＦＦ［１］はデバイス動作イネーブル設定端子、ＣＳ［１］は電流センス端子（電流センス信号）、ＥＯ＿ＩＮ［１］はエラーアンプ入力端子、ＥＯ［１］はエラーアンプ出力端子である。また、ＴＲＧ＿ＩＮ［１］はトリガ入力端子（トリガ入力信号）、ＴＲＧ＿ＯＵＴ［１］はトリガ出力端子（トリガ出力信号）である。さらに、ＶＩＮ［１］は電源電圧入力端子、ＳＷ［１］はスイッチ端子、ＦＢ［１］は出力電源電圧検出端子である。また、ＤＥＶ［２］も同様に、９個の外部端子（ＯＮ／ＯＦＦ［２］，ＣＳ［２］，ＥＯ＿ＩＮ［２］，ＥＯ［２］，ＴＲＧ＿ＩＮ［２］，ＴＲＧ＿ＯＵＴ［２］，ＶＩＮ［２］，ＳＷ［２］，ＦＢ［２］）を含んでいる。

ＯＮ／ＯＦＦ［１］，［２］には、イネーブル信号ＥＮが入力される。ＣＳ［１］，ＣＳ［２］には、電流検出用の抵抗Ｒｉ１，Ｒｉ２がそれぞれ接続される。ＥＯ［１］は、ＥＯ＿ＩＮ［１］とＥＯ＿ＩＮ［２］にそれぞれ結合される。ＴＲＧ＿ＯＵＴ［１］はＴＲＧ＿ＩＮ［２］に結合され、ＴＲＧ＿ＯＵＴ［２］はＴＲＧ＿ＩＮ［１］に結合される。また、ＴＲＧ＿ＯＵＴ［１］には、スタートトリガ用の抵抗Ｒｓが接続される。ＶＩＮ［１］，［２］には、入力電源電圧Ｖｉｎが入力される。ＳＷ［１］はインダクタＬ１を介して出力コンデンサＣｖの一端に結合され、ＳＷ［２］はインダクタＬ２を介してＣｖの一端に結合される。このＣｖの一端の電圧は、出力電源電圧Ｖｏｕｔとなり、このＶｏｕｔがＣＰＵ等の所定の負荷ＬＤの電源電圧となる。また、このＶｏｕｔは、ＦＢ［１］にも入力される。

各半導体デバイスＤＥＶ［１］，［２］のそれぞれは、タイマ回路ＴＭ、パルス生成回路ＰＧＥＮ、比較回路ＶＣ１、フリップフロップ回路ＦＦｐ、エラーアンプ回路ＥＡ、電流検出回路ＡＣＳ、ブランキング回路ＢＫ、制御論理回路ＬＧＣ、ドライバ回路ＤＶ１，ＤＶ２、およびトランジスタＱｈ，Ｑｌなどを備えている。ＤＥＶ［１］を例に説明すると、ＰＧＥＮは、ＴＲＧ＿ＩＮ［１］からのトリガ入力信号を受けて、リセット信号ＲＥＳを出力する。ＦＦｐは、ＲＥＳをリセット入力に受け、ＶＣ１の出力をセット入力に受けて、（／Ｑ）よりＰＷＭ信号を出力する。ＬＧＣは、このＰＷＭ信号を受けて、ＤＶ１を介してＱｈのゲートを駆動し、ＤＶ２を介してＱｌのゲートを駆動する。

Ｑｈは、ドレインがＶＩＮ［１］に接続され、ソースがＳＷ［１］に接続される。Ｑｌは、ドレインがＳＷ［１］に接続され、ソースが接地電圧ＧＮＤに接続される。ＡＣＳは、Ｑｈのドレインに流れる電流を検出し、それをＢＫによって一定期間マスクした後にＣＳ［１］に出力する。ＣＳ［１］には、抵抗Ｒｉ１が接続されているため、この検出した電流はＣＳ［１］で電圧に変換される。また、ＥＡは、ＦＢ［１］で検出した出力電源電圧Ｖｏｕｔと基準電圧Ｖｒｅｆとを比較してＰＷＭデューティの判定基準となるエラーアンプ信号を生成する。このエラーアンプ信号は、ＥＯ［１］を介してＥＯ＿ＩＮ［１］から再び入力される。そして、ＶＣ１は、このＥＯ＿ＩＮ［１］のエラーアンプ信号を基準として、ＣＳ［１］で検出された電流量を比較し、その結果をＦＦｐのセット入力に伝達する。

一方、ＴＲＧ＿ＩＮ［１］からのトリガ入力信号は、タイマ回路ＴＭにも伝達される。タイマ回路ＴＭは、このトリガ入力信号を所定の遅延時間Ｔｄで遅延させ、それをＴＲＧ＿ＯＵＴ［１］から出力する。さらに、ＴＭは、スタートトリガ判別回路ＳＴＪＧを含んでいる。このＳＴＪＧは、ＴＲＧ＿ＯＵＴ［１］にスタートトリガ用の抵抗Ｒｓが接続されているかを判別する。接続されている場合、ＴＭは、ＯＮ／ＯＦＦ［１］を介してイネーブル信号ＥＮが入力された際に、１回だけパルス信号を生成し、それをＴＲＧ＿ＯＵＴ［１］から出力する。なお、ＤＥＶ［２］のＳＴＪＧは、自身のＴＲＧ＿ＯＵＴ［２］にＲｓが接続されていないため、このパルス信号の生成は行わない。

この図２の電源装置は、図３のような動作を行う。まず、ＤＥＶ［１］は、ＴＲＧ＿ＩＮ［１］からのトリガ入力信号を受けて、リセット信号ＲＥＳを生成する。次いで、このＲＥＳによって、Ｑｈを‘Ｈ’レベル（すなわちオン）に駆動し、Ｑｌを‘Ｌ’レベル（すなわちオフ）に駆動する。なお、実際には、ＱｈとＱｌの切り替わりタイミングにデットタイムを設ける必要があるが、ここでは省略する。Ｑｈがオンに駆動されると、ＶＩＮ［１］からの入力電源電圧ＶｉｎがＳＷ［１］に伝達される。

このＳＷ［１］の電圧は、インダクタＬ１に印加されるため、Ｑｈには所定の傾きで上昇するランプ波形状の電流が流れる。この電流はＣＳ［１］で電圧に変換される。ここで、図２のブランキング回路ＢＫにより、ＱｈのオンからＣＳ［１］に電圧が生じるまで一定のマスク時間を設けているが、これは、スイッチングに伴うスパイク電流を検出することによる誤動作を防止するためである。このスパイク電流は、図示はしないが、Ｑｌに接続されるボディダイオードのリカバリ電流に伴うものである。ＤＥＶ［１］は、このＣＳ［１］の電圧が、ＥＯ＿ＩＮ［１］から入力されたエラーアンプ信号の電圧レベルに達した際に、Ｑｈを‘Ｌ’レベル（すなわちオフ）に駆動し、Ｑｌを‘Ｈ’レベル（すなわちオン）に駆動する。Ｑｌがオン（Ｑｈがオフ）となった場合は、Ｌ１に蓄積されたエネルギーによりこのＱｌを介する経路でＬ１に電流が流れ続ける。その結果、インダクタＬ１に流れる電流ＩＬ１は、Ｑｈがオン（Ｑｌがオフ）の間は所定の傾きで上昇し、Ｑｌがオン（Ｑｈがオフ）の間は、所定の傾きで減少する。

また、ＤＥＶ［１］は、ＴＲＧ＿ＩＮ［１］からトリガ入力信号が入力された際に、それに遅延時間Ｔｄを加えてＴＲＧ＿ＯＵＴ［１］から出力する。このＴＲＧ＿ＯＵＴ［１］からのトリガ出力信号は、ＤＥＶ［２］のトリガ入力信号としてＴＲＧ＿ＩＮ［２］に入力される。ＤＥＶ［２］は、このＴＲＧ＿ＩＮ［２］からのトリガ入力信号を受け、リセット信号ＲＥＳを発生した後、前述したＤＥＶ［１］の場合と同様の動作を行う。更に、ＤＥＶ［２］は、ＤＥＶ［１］と同様に、ＴＲＧ＿ＯＵＴ［２］からトリガ出力信号を出力し、これがＤＥＶ［１］のトリガ入力信号としてＴＲＧ＿ＩＮ［１］に入力されることで、前述したような動作が繰り返される。

このような動作の結果、前述したインダクタＬ１の電流ＩＬ１から半周期遅れる形でインダクタＬ２の電流ＩＬ２が生成される。出力コンデンサＣｖは、このＩＬ１およびＩＬ２を受けて所定の出力電源電圧Ｖｏｕｔを生成し、負荷ＬＤは、このＶｏｕｔを電源電圧とし、ＩＬ１およびＩＬ２を電源電流として所望の動作を行う。特に限定はされないが、入力電源電圧Ｖｉｎは１２Ｖ、出力電源電圧Ｖｏｕｔは１．２Ｖ、ＩＬ１およびＩＬ２のそれぞれは数十Ａ等である。

このように、図２の電源装置は、出力電源電圧Ｖｏｕｔを帰還させる帰還ループに加えて、入力電流ＩＬをモニタして帰還させる帰還ループを備え、この電圧の帰還ループによって生成したエラーアンプ信号（判定レベル）に基づいて入力電流ＩＬのピーク電流を制御する方式となっている。このようなピーク電流制御方式を用いると、特許文献３に記載されているように、フィードバックループの系の不安定要素を打ち消して位相補償を容易にでき、また、負荷ＬＤに伴う出力電源電圧Ｖｏｕｔの変動に対して高速に応答することが可能となる。

また、図２の電源装置は、ＤＥＶ［１］のエラーアンプ回路ＥＡで生成したエラーアンプ信号を、ＥＯ＿ＩＮ［１］およびＥＯ＿ＩＮ［２］を介してＤＥＶ［１］とＤＥＶ［２］で共有する構成となっている。マルチフェーズ電源では、各フェーズで流す電流をより均等化することで、バランスがとれた安定した電源を実現できる。例えば、ＤＥＶ［１］およびＤＥＶ［２］のそれぞれが自身のＥＡを用いて自身のエラーアンプ信号（判定レベル）を生成するような場合では、プロセス変動等によって判定レベルに若干ばらつきが生じる恐れがある。一方、図２の電源装置では、この判定レベルが統一化されているため、電流ＩＬ１と電流ＩＬ２の均等化をより図ることが可能となる。

さらに、図２で述べたような半導体デバイスを用いてマルチフェーズ電源を構築することで、そのフェーズ数が増えるほど、配線本数の低減が可能となる。すなわち、例えば、前述した特許文献１、２および非特許文献１では、マスタＩＣやスレーブＩＣからｎフェーズ分のｎ個のインダクタに対してｎ対の配線を行うことで電流を検出しているため、フェーズ数が増える程配線本数が増加する。一方、図２の電源装置では、各半導体デバイスＤＥＶ［１］，［２］の内部で電流を検出しているため、このような配線は不要となる。以上のようなことから、図１で述べた各種効果と併せて、図２の電源装置は、マルチフェーズ電源を実現するのに好適な構成と言える。なお、ここでは、２フェーズの例を示したが、勿論、３フェーズ以上でも、同様の構成および動作となり、同様の効果が得られることは容易に理解できる。

以上、本実施の形態１の電源装置を用いることで、代表的には低コストなマルチフェーズ電源を実現可能となる。

（実施の形態２）
本実施の形態２では、実施の形態１で述べた半導体デバイスＤＥＶの更に詳細な構成例について説明する。図４は、本発明の実施の形態２による電源装置において、それに用いられる半導体デバイスの詳細な構成例を示すブロック図である。図５は、図４の半導体デバイスのパッケージ形態の一例を示す平面図である。図４に示す構成例は、前述した図２の構成例を更に具体化したものとなっており、その大まかな構成および動作に関しては図２および図３と同様である。ここでは、図２の構成例から更に具体化された部分に着目して説明を行う。

図４に示す半導体デバイス（半導体装置、半導体ＩＣ）ＤＥＶは、大別すると、ハイサイド側トランジスタ（例えばＭＯＳＦＥＴ）となるトランジスタＱｈと、ロウサイド側トランジスタ（例えばＭＯＳＦＥＴ）となるトランジスタＱｌと、これらのトランジスタを制御する各種制御回路から構成される。Ｑｈのソース・ドレイン間にはダイオードＤ１が備わり、Ｑｌのソース・ドレイン間にはショットキーダイオードＳＢＤ１が備わる。このＳＢＤ１を備えることで、特にＱｈをオフした後にＱｌをオンするまでのデットタイムの間、Ｑｌ側の電流経路の電圧降下を下げることができる。

図５に示すように、このトランジスタＱｈおよびダイオードＤ１は、半導体チップＨＳＣＰ上に形成され、トランジスタＱｌおよびショットキーダイオードＳＢＤ１は、半導体チップＬＳＣＰ上に形成され、その他の各種制御回路が半導体チップＣＴＬＣＰ上に形成される。すなわち、図５に示す半導体デバイスＤＥＶは、３個の半導体チップが１つのパッケージに搭載されるマルチチップモジュールＳｉＰ（System in Package）または（ＭＣＭ：Multi Chip Module)となっている。この半導体デバイスＤＥＶは、特に制限されないが、例えば、５６個の外部端子を備えた８ｍｍ×８ｍｍのＱＦＮ（Quad Flat Non-leaded package）で実現される。

このパッケージ内において、その実装面積の約半分の領域にＬＳＣＰが搭載され、残りの面積を約二等分した領域にそれぞれＨＳＣＰとＣＴＬＣＰが搭載される。すなわち、ロウサイド側トランジスタＱｌのトランジスタ面積が、ハイサイド側トランジスタＱｈのトランジスタ面積よりも２倍程度大きく設計されている。図２および図３で説明したように、例えば、１２Ｖの入力電源電圧Ｖｉｎを１．２Ｖの出力電源電圧Ｖｏｕｔに変換するような場合には、Ｑｈをオンする時間よりもＱｌをオンする時間の方が長くなる。したがって、Ｑｌのトランジスタ面積を大きくすることで、オン抵抗を下げ、電源装置の電力効率を高めることができる。また、詳細は図４に示すが、ＨＳＣＰの周辺には、Ｑｈに接続される各種外部端子が配置され、ＬＳＣＰの周辺には、Ｑｌに接続される各種外部端子が配置され、ＣＴＬＣＰの周辺には、Ｑｈ，Ｑｌを制御する各種制御信号の外部端子が配置される。

図４において、Ｑｈは、ドレインが電源電圧入力端子ＶＩＮに、ソースがスイッチ端子ＳＷに接続され、Ｑｌは、ドレインがＳＷに、ソースが接地電圧端子ＰＧＮＤに接続される。このＰＧＮＤは、Ｑｈ，Ｑｌ専用の端子となっており、その他の各種制御回路等にスイッチングノイズを与えないように、各種制御回路等の接地電圧とは分離して設けられる。ＳＷには、インダクタＬを介して出力コンデンサＣｖが接続され、このＣｖの電圧が出力電源電圧Ｖｏｕｔとなる。

電流検出回路ＡＣＳは、図示はしないが、例えば、ＨＳＣＰ内でトランジスタＱｈとカレントミラー接続される１／１８５００サイズのトランジスタを形成することによって実現される。そして、Ｑｈの電流をＩＬとして、このＡＣＳによって検出したＩＬ／１８５００となる電流は、ブランキング回路ＢＫによるマスク期間（例えば数十ｎｓ）を介して電流センス端子（電流センス信号）ＣＳに供給される。ＣＳには、電流検出用の外部抵抗Ｒｉが接続され、これによって電流が電圧に変換される。なお、ＣＳには動作を安定化させるためのバイアス電流源ＩＢ２が接続されている。

ドライバ回路ＤＶ１，ＤＶ２は、制御論理回路ＬＧＣからの制御に基づいて、それぞれＱｈ，Ｑｌを駆動する。電源端子ＶＣＩＮには、電源電圧入力端子ＶＩＮと同様に入力電源電圧Ｖｉｎが供給される。このＶＣＩＮからの電源電圧は、電圧検出回路ＵＶＬＯＣを介してレギュレータ回路ＶＲＥＧ１，ＶＲＥＧ２に供給される。電圧検出回路ＵＶＬＯＣは、入力された電源電圧が所定電圧以上であることを検出し、その場合にＶＲＥＧ１，ＶＲＥＧ２の動作を有効とする。ＶＲＥＧ１，ＶＲＥＧ２は、１２Ｖのような入力電源電圧を受けて約５Ｖのような内部電源電圧を生成する。ＶＲＥＧ１は、生成した内部電源電圧を各種制御回路に供給すると共に内部電源端子ＲＥＧ５に出力する。ＶＲＥＧ２は、生成した内部電源電圧をＤＶ１やＤＶ２などに供給すると共に内部電源端子ＤＲＶ５に出力する。内部電源端子ＲＥＧ５，ＤＲＶ５には、電圧安定化用のコンデンサＣ４，Ｃ５がそれぞれ接続される。

ここで、ドライバ回路ＤＶ１，ＤＶ２は、ＱｈおよびＱｌを駆動するため、比較的大きな電流を必要とし、多くのノイズを発生する。一方、その他の各種制御回路は、内部に電圧比較回路等のアナログ回路が多く含まれるため、電源ノイズを低減する必要がある。そこで、これらの電源を２個のレギュレータ回路ＶＲＥＧ１，ＶＲＥＧ２によって個別に生成している。また、レギュレータ電圧監視回路ＳＶは、ＶＲＥＧ１，ＶＲＥＧ２が生成した内部電源電圧を監視し、それが所定の範囲であった場合に内部電源イネーブル信号ＲＥＧＧＤを出力する。

ブート端子ＢＯＯＴは、ドライバ回路ＤＶ１の電源電圧を供給する。ＢＯＯＴは、ＤＲＶ５との間でショットキーダイオードＳＢＤ２を介して接続されると共に、ＳＷとの間でブースト用外部コンデンサＣｂおよび外部抵抗Ｒｂを介して接続される。Ｑｌがオンの際、このＣｂには、内部電源電圧（ＤＲＶ５）がＳＢＤ２およびＢＯＯＴを介して印加される。その後、Ｑｈがオンとなった際には、ＳＷに伝達されたＶｉｎをこのＣｂによってブーストしてＤＶ１に供給する。これによって、ＤＶ１はＱｈのしきい値以上の電圧を発生することが出来る。

制御論理回路ＬＧＣは、前述した内部電源イネーブル信号ＲＥＧＧＤに加えて、フリップフロップ回路ＦＦｐからのＰＷＭ信号、デバイス動作イネーブル設定端子（ＯＮ／ＯＦＦ）からのＯＮ／ＯＦＦ信号、過剰電流検出回路ＯＣＰＣからの過剰電流検出信号ＯＣＰ、過剰電圧検出回路ＯＶＰＣからの過剰電圧検出信号ＯＶＰを受けて動作を行う。ＬＧＣは、ＯＮ／ＯＦＦ信号（デバイス動作イネーブル信号）がオン（すなわちイネーブル状態）で、ＲＥＧＧＤ、ＯＣＰおよびＯＶＰが共に異常がない状態の場合に、ＰＷＭ信号を用いてＤＶ１およびＤＶ２を制御する。

デバイス動作イネーブル設定端子（ＯＮ／ＯＦＦ）には、外部からイネーブル信号（図示せず）が入力されると共に、トランジスタＱ２０が接続される。トランジスタＱ２０は、論理和回路ＯＲ２０によって、温度検出回路ＴＳＤが異常な発熱を検出した際、または、過剰電圧検出回路ＯＶＰＣが過剰電圧検出信号ＯＶＰを検出した際にオンに駆動される。この場合、ＯＮ／ＯＦＦ信号は、外部からのイネーブル信号に関わらず、強制的にオフ（すなわち動作ディスエーブル状態）とされる。過剰電圧検出回路ＯＶＰＣは、出力電源電圧Ｖｏｕｔを出力電源電圧検出端子ＦＢによって監視し、過剰な電圧が生じた場合にＯＶＰを出力する。過剰電流検出回路ＯＣＰＣは、ＣＳに対して比較回路ＶＣ３を介して接続され、ＣＳに過剰な電圧が発生した（すなわち過剰な電流が流れた）場合にＯＣＰを出力する。

パルス生成回路ＰＧＥＮは、トリガ入力端子ＴＲＧ＿ＩＮからのトリガ入力信号を受けて、リセット信号ＲＥＳおよびマックスデューティ信号ＭＸＤを出力する。リセット信号ＲＥＳは、フリップフロップ回路ＦＦｐのリセット入力となり、ＭＸＤは、論理和回路ＯＲ１を介してＦＦｐのセット入力となる。ＭＸＤは、ＰＷＭ信号のオンデューティが大き過ぎた場合にインダクタＬが飽和しデバイスが破損する恐れがあるため、これを防止するため許容可能なオンデューティの最大値に達した際に強制的にＰＷＭ信号を立ち下げるための信号である。また、論理和回路ＯＲ１の他方の入力には、比較回路ＶＣ１の出力が接続される。ＶＣ１は、エラーアンプ入力端子ＥＯ＿ＩＮから入力されるエラーアンプ信号と、ＣＳの電圧に所定のオフセット電圧（０．１Ｖ）を加えた信号とを比較する。

なお、制御論理回路ＬＧＣは、過剰電流検出信号ＯＣＰや過剰電圧検出信号ＯＶＰが入力された際に、ＱｈおよびＱｌを強制的にオフに駆動する。出力電源電圧監視回路ＰＷＧＤは、出力電源電圧検出端子ＦＢで検出した出力電源電圧Ｖｏｕｔが所定の値以上となっていることを検出する。すなわち、Ｖｏｕｔの生成動作が正常に行われていることを検出する。検出した場合、ＰＷＧＤは、トランジスタＱ２１を駆動して、パワーグッド端子ＰＧに検出信号を出力する。

エラーアンプ回路ＥＡは、基準電圧Ｖｒｅｆと、出力電源電圧検出端子ＦＢとの差分を取り出すことでエラーアンプ信号を生成し、それをエラーアンプ出力端子ＥＯから出力する。ＦＢには、出力コンデンサＣｖの出力電源電圧Ｖｏｕｔが外部抵抗Ｒ１，Ｒ２の抵抗分圧を介して入力される。またＥＯから出力されたエラーアンプ信号は、外部抵抗Ｒ４と外部コンデンサＣ２によって電源回路の帯域幅が設定され、更に、外部抵抗Ｒ５，Ｒ６の抵抗分圧を介してＥＯ＿ＩＮに戻される。

また、ＥＡは、ソフトスタート端子ＴＲＫＳＳにも接続される。ＴＲＫＳＳには、外部抵抗Ｒ３と外部コンデンサＣ１と、内蔵トランジスタとなるトランジスタＱ１４が接続される。Ｑ１４は、ＯＮ／ＯＦＦ信号がオフ状態（すなわち動作ディスエーブル状態）、または、内部電源イネーブル信号ＲＥＧＧＤがディスエーブル状態、または過剰電流検出信号ＯＣＰが活性化された場合に論理和回路ＯＲ２を介してＴＲＫＳＳを接地電圧ＧＮＤに駆動する。この場合、ＥＡの出力（ＥＯ）はＧＮＤレベルとなり、スイッチング動作が停止する。逆に、ＯＣＰが非活性であり、ＯＮ／ＯＦＦ信号がオン状態、かつＲＥＧＧＤがイネーブル状態になると、Ｑ１４はオフとなり、内部電源端子ＲＥＧ５からＲ３を介してＣ１に電荷が蓄積される。これによって、ＴＲＫＳＳの電圧は緩やかに立ち上がり、ＰＷＭ信号のオンデューティを緩やかに大きくしていくというソフトスタートが実行される。接地電圧端子ＳＧＮＤは、前述したＰＧＮＤと異なり、内部電源（ＲＥＧ５）によって動作する各種制御回路用のものとなっている。

タイマ回路ＴＭは、詳細は後述するが、ＯＮ／ＯＦＦ信号や内部電源イネーブル信号ＲＥＧＧＤの制御を受けて動作し、トリガ入力端子ＴＲＧ＿ＩＮからのトリガ入力信号を受け、それに所定の遅延時間を加えてトリガ出力端子ＴＲＧ＿ＯＵＴから出力を行う。この際の遅延時間は、遅延時間設定端子ＣＴに接続された外部コンデンサＣｔｍおよび外部抵抗Ｒｔｍによって設定される。また、ＴＭは、スタートトリガ判別回路ＳＴＪＧを含み、ＳＴＪＧは、ＴＲＧ＿ＯＵＴに抵抗が接続されている場合に、電源投入後の動作の開始時に、一度だけパルス信号の生成を行う。

図６は、図４および図５の半導体デバイスを用いてマルチフェーズ電源を実現した場合の電源装置の構成例を示す配線図である。ここでは、２フェーズの電源装置を例とするが、勿論、３フェーズ以上でも同様に拡張可能である。半導体デバイスＤＥＶ［１］，ＤＥＶ［２］の各外部端子に接続される外部抵抗や外部コンデンサは、大部分が図４で説明したものと同様である。ここでは、マルチフェーズ電源を構築することによる特徴的な箇所に限定して説明を行う。

まず、ＤＥＶ［１］のＴＲＧ＿ＯＵＴがＤＥＶ［２］のＴＲＧ＿ＩＮに接続され、ＤＥＶ［２］のＴＲＧ＿ＯＵＴがＤＥＶ［１］のＴＲＧ＿ＩＮに接続されることで、前述したように２フェーズのマルチフェーズ電源動作が行われる。すなわち、図３で説明したように、ある周期でＤＥＶ［１］のＳＷからインダクタＬ１に電流が供給され、これと半周期ずれる形でＤＥＶ［２］のＳＷからインダクタＬ２に電流が供給され、これらの電流が出力コンデンサＣｖに入力されることで出力電源電圧Ｖｏｕｔが生成される。ここで、電源投入後の動作の開始時（スタートアップ時または起動時）に、一度だけパルス信号の生成を行わせるため、ＤＥＶ［１］のＴＲＧ＿ＯＵＴと接地電圧ＧＮＤの間には外部抵抗Ｒｓが接続される。一方、ＤＥＶ［２］のＴＲＧ＿ＯＵＴには、この外部抵抗は接続されていない。

ＤＥＶ［１］のＦＢには、Ｖｏｕｔが外部抵抗Ｒ１，Ｒ２の抵抗分圧を介して入力される。一方、ＤＥＶ［２］のＦＢは、接地電圧ＧＮＤに接続される。すなわち、図２、図３で説明したように、ＤＥＶ［１］がＶｏｕｔに応じたエラーアンプ信号を生成し、これをＤＥＶ［１］とＤＥＶ［２］で共有する構成となっている。具体的には、ＤＥＶ［１］のＥＯが、外部抵抗Ｒ５１，Ｒ６１による抵抗分圧を介してＤＥＶ［１］のＥＯ＿ＩＮに接続されると共に、外部抵抗Ｒ５２，Ｒ６２による抵抗分圧を介してＤＥＶ［２］のＥＯ＿ＩＮに接続される。これによって、図２、図３で説明したように各フェーズの電流バランスの均等化が図れる。なお、ここでは、ＤＥＶ［１］のＥＯをＲ５２，Ｒ６２を介してＤＥＶ［２］のＥＯ＿ＩＮに接続しているが、ＤＥＶ［１］のＥＯ＿ＩＮをそのままＤＥＶ［２］のＥＯ＿ＩＮに接続してもよい。

イネーブル信号ＥＮは、外部抵抗Ｒ９を介してＤＥＶ［１］とＤＥＶ［２］のＯＮ／ＯＦＦに共通に入力される。また、ＤＥＶ［１］のＴＲＫＳＳとＤＥＶ［２］のＴＲＫＳＳも共通に接続されている。これによって、スタートアップとシャットダウン時のタイミングを、ＤＥＶ［１］とＤＥＶ［２］とで合わせることができる。

図７は、図４の半導体デバイスＤＥＶにおいて、そのタイマ回路ＴＭの詳細を示すものであり、（ａ）はその構成例を示す回路図、（ｂ）はその動作例を示す波形図である。図７に示すタイマ回路ＴＭは、フリップフロップ回路ＦＦ１、トランジスタＱ１、論理和回路ＯＲ１，ＯＲ２、比較回路ＣＭＰ１、スタートトリガ判別回路ＳＴＪＧなどによって構成される。ＦＦ１は、ＴＲＧ＿ＩＮをセット入力、ＯＲ２の出力をリセット入力として、反転出力ノード（／Ｑ）でＱ１を制御する。一方、遅延時間設定端子ＣＴと内部電源電圧（ＲＥＧ５）の間には外部抵抗Ｒｔｍが接続され、ＣＴと接地電圧ＧＮＤの間には外部コンデンサＣｔｍが接続される。Ｑ１は、このＣＴと接地電圧ＧＮＤの間に設けられる。

すなわち、ＦＦ１にセット入力が行われた場合、Ｑ１がオフとなりＣｔｍに充電動作が行われ、リセット入力が行われた場合、Ｑ１がオンとなりＣｔｍの放電動作が行われる。ＯＲ１には、ＯＮ／ＯＦＦ信号の反転信号とＲＥＧＧＤの反転信号が入力され、その演算結果が、ＯＲ２の一方の入力を介してＦＦ１のリセット入力に伝達される。すなわち、動作ディスエーブル状態または内部電源がディスエーブル状態の場合に、リセット入力が行われ、そうでない通常の動作状態の場合には、これによるリセット入力は行われない。

ＣＭＰ１は、ＣＴの電圧と基準電圧Ｖｒｅｆ＿ＣＴとを比較し、ＣＴの電圧がＶｒｅｆ＿ＣＴよりも高くなった場合にタイマ出力信号ＴＭ＿ＯＵＴを生成する。このＴＭ＿ＯＵＴは、スタートトリガ判別回路ＳＴＪＧに出力されると共に、ＯＲ２の他方の入力となる。したがって、図７（ｂ）に示すように、ＴＲＧ＿ＩＮからのトリガ入力信号を受けて、Ｃｔｍに対する充電動作が行われ、ＣＴの電圧がＶｒｅｆ＿ＣＴに達した際に放電動作が行われる。そして、この充電動作から放電動作に遷移する際に、ＴＭ＿ＯＵＴが出力され、ＴＲＧ＿ＩＮへの入力からＴＭ＿ＯＵＴの出力までがＴＭの遅延時間Ｔｄとなる。

この遅延時間Ｔｄ［ｓｅｃ］は、Ｃｔｍの容量値、Ｒｔｍの抵抗値、Ｖｒｅｆ＿ＣＴおよびＲＥＧ５の電圧値を用いて、式（１）で与えられる。
Ｔｄ＝−Ｃｔｍ・Ｒｔｍ・Ｌｎ｛１−（Ｖｒｅｆ＿ＣＴ）／ＲＥＧ５｝ （１）
また、このようなタイマ回路ＴＭを用いて、図６などのようなマルチフェーズ電源動作を行わせた場合、そのスイッチング周波数ｆ［Ｈｚ］は、式（２）となる。
ｆ＝（Ｔｄ×フェーズ数）^−１ （２）
スイッチング周波数ｆは、特に限定はされないが、例えば、数百ｋ［Ｈｚ］などに設定される。スイッチング周波数ｆが定まると、実現したいフェーズ数に応じてＴｄが定まり、このＴｄを実現するＣｔｍやＲｔｍが決定される。なお、ＣｔｍやＲｔｍに精度ばらつきがあった場合には、各フェーズ間の位相差にずれが生じてしまうが、例えば、一般的に用いられている絶対精度が１％や２％のＣｔｍやＲｔｍを用いれば、実使用上の問題は殆ど生じない。

図８は、図７のタイマ回路ＴＭにおいて、そのスタートトリガ判別回路ＳＴＪＧの詳細な構成例を示す回路図である。図８に示すスタートトリガ判別回路ＳＴＪＧは、クロックドインバータ回路ＣＩＶ、カレントミラー回路ＣＭ、インバータ回路ＩＶ３，ＩＶ５、論理積回路ＡＤ１、反転論理積回路ＮＤ１、ワンショットパルス生成回路ＯＳＰＧ、ワンショット遅延パルス生成回路ＯＳＰＧ＿ＤＬＹ、論理和回路ＯＲ３などによって構成される。ＣＩＶは、内部電源（ＲＥＧ５）と出力ノードＮｂの間に直列接続されたＰＭＯＳトランジスタＱ１１，Ｑ１２と、Ｎｂと接地電圧ＧＮＤの間に直列接続されたＮＭＯＳトランジスタＱ１３，Ｑ１４と、Ｑ１１のゲートに接続されたインバータ回路ＩＶ４を備える。

カレントミラー回路ＣＭは、内部電源（ＲＥＧ５）からＧＮＤに向けた一方の電流経路上に設けられた電流源ＩＢ１２およびＮＭＯＳトランジスタＱ１５，Ｑ１６と、他方の電流経路上に設けられた電流源ＩＢ１１およびＮＭＯＳトランジスタＱ１７と、ＣＭの活性化／非活性化を制御するＮＭＯＳトランジスタＱ１８を備える。ＩＢ１２からの電流Ｉ２は、ダイオード接続のＱ１５およびＱ１６を介してコモンソースノードに流れ、ここからＱ１８を介してＧＮＤに流れる。一方、ＩＢ１１からの電流Ｉ１は、Ｑ１７を介してコモンソースノードに流れ、ここからＱ１８を介してＧＮＤに流れる。Ｑ１７は、そのゲートおよびソースがＱ１６のゲートおよびソースと共通に接続され、Ｑ１６と同じトランジスタサイズを備えている。

ＣＩＶの出力ノードＮｂ、およびＣＭにおけるＩＢ１２とＱ１５の接続ノードは、共にＴＲＧ＿ＯＵＴに接続される。ＡＤ１は、内部電源イネーブル信号ＲＥＧＧＤとＯＮ／ＯＦＦ信号（デバイス動作イネーブル信号）を受け、その論理積結果でＣＩＶのＱ１１およびＱ１４を駆動する。これによって、内部電源およびデバイス動作共にイネーブル状態の場合に、ＣＩＶが活性化され、いずれか一方がディスエーブル状態の場合にＣＩＶが非活性化される。また、ＡＤ１の出力は、ＩＶ３を介してＣＭにおけるＱ１８に接続される。これによって、ＣＩＶとは逆に、内部電源およびデバイス動作共にイネーブル状態の場合に、ＣＭが非活性化され、いずれか一方がディスエーブル状態の場合にＣＭが活性化される。

ＮＤ１は、ＣＭにおけるＩＢ１１とＱ１７の接続ノードＮａと、ＩＶ３の出力とを入力として、その反転論理積演算結果をＯＳＰＧ＿ＤＬＹに出力する。ＯＳＰＧ＿ＤＬＹは、ＮＤ１の‘Ｈ’レベルへの遷移を受けて、ワンショットパルス信号を生成すると共に、これを一定の時間（例えば１０μｓ）遅延させてＯＲ３の一方の入力に出力する。ＯＲ３の他方の入力には、図７で述べたタイマ出力信号ＴＭ＿ＯＵＴが入力される。ＯＲ３は、これらの入力の論理和演算結果をＯＳＰＧに出力する。ＯＳＰＧは、ＯＲ３の‘Ｈ’レベルへの遷移を受けて、ワンショットパルス信号を生成し、それをＩＶ５を介してＣＩＶにおけるＱ１２およびＱ１３のゲートに伝送する。

このような構成において、ＣＩＶは、出力バッファとして機能し、ＣＭは、外部抵抗Ｒｓの接続有無の判定回路として機能する。このＣＩＶとＣＭは、共にＴＲＧ＿ＯＵＴに接続されているが、一方が活性化されている間は他方が非活性となるよう、相補的に動作するため互いに影響を及ぼすことはない。すなわち、例えばＣＭによって判定が行われている間は、ＣＩＶがこの判定動作に影響を及ぼすことはない。

具体的に動作を説明すると、まず、起動前の状態では、ＯＮ／ＯＦＦ信号が‘Ｌ’レベルおよび／またはＲＥＧＧＤが‘Ｌ’レベルであるため、ＣＩＶは非活性状態（Ｑ１１，Ｑ１４がオフ）となり、ＣＭは活性状態（Ｑ１８がオン）となる。そして、ＮＤ１の一方の入力（ＩＶ３の出力）は‘Ｈ’レベルとなる。このような状態において、ＴＲＧ＿ＯＵＴに外部抵抗Ｒｓ（例えば２７ｋΩ）が接続されている場合、ＩＢ１２の電流Ｉ２（例えば１０μＡ）はＲｓ側に流れ、Ｑ１５およびＱ１６は、その印加電圧がしきい値電圧以下となるため、オフとなる。これにより、Ｑ１７はオフとなり、ノードＮａは‘Ｈ’レベルとなる。その結果、ＮＤ１の出力は‘Ｌ’レベルとなる。一方、ＴＲＧ＿ＯＵＴに外部抵抗Ｒｓが接続されていない場合、ＩＢ１２の電流Ｉ２（例えば１０μＡ）はＱ１５およびＱ１６に流れる。これにより、Ｑ１７にもＩ２の電流が流れるが、これはＩＢ１１の電流Ｉ１（例えば５μＡ）よりも大きいため、ノードＮａは‘Ｌ’レベルとなる。その結果、ＮＤ１の出力は‘Ｈ’レベルとなる。

その後、起動が行われると、ＯＮ／ＯＦＦ信号が‘Ｈ’レベルかつＲＥＧＧＤが‘Ｈ’レベルとなるため、ＣＩＶは活性状態（Ｑ１１，Ｑ１４がオン）となり、ＣＭは非活性状態（Ｑ１８がオフ）となる。これにより、ＮＤ１の一方の入力（ＩＶ３の出力）は、‘Ｈ’レベルから‘Ｌ’レベルに遷移する。ここで、ＴＲＧ＿ＯＵＴにＲｓが接続されている場合、ＮＤ１の出力は、この一方の入力の‘Ｌ’レベル遷移を受けて、‘Ｌ’レベルから‘Ｈ’レベルに遷移する。逆に、ＴＲＧ＿ＯＵＴにＲｓが接続されていない場合、ＮＤ１の出力は、‘Ｈ’レベルのままである。

したがって、ＴＲＧ＿ＯＵＴにＲｓが接続されている場合にのみ、ＯＳＰＧ＿ＤＬＹがワンショットパルス信号を出力する。このワンショットパルス信号は、ＯＲ３を介してＯＳＰＧに入力され、ＯＳＰＧが再度ワンショットパルス信号を出力し、この信号がＩＶ５および活性状態のＣＩＶを介してＴＲＧ＿ＯＵＴに出力される。また、ＯＲ３が、タイマ出力信号ＴＭ＿ＯＵＴを受けた場合も、ＯＳＰＧがワンショットパルス信号を出力し、この信号がＩＶ５およびＣＩＶを介してＴＲＧ＿ＯＵＴに出力される。なお、この起動後の動作期間では、ＣＭは非活性状態であるため、このワンショットパルス信号に影響を与えることはない。更に、この動作期間では、ＣＭ内のノードＮａに関わらず、ＩＶ３の出力によってＮＤ１の出力は‘Ｈ’レベル固定となり、ＯＳＰＧ＿ＤＬＹが再び動作するようなことはない。

以上のように、図７および図８で述べたタイマ回路ＴＭならびにスタートトリガ判別回路ＳＴＪＧを用いることで、各半導体デバイスは、ＴＲＧ＿ＩＮからのトリガ入力信号を受け、それに遅延時間Ｔｄを加えてＴＲＧ＿ＯＵＴからトリガ出力信号を出力することができる。更に、ＴＲＧ＿ＯＵＴに外部抵抗Ｒｓが接続されている半導体デバイスは、その起動時（スタートアップ時）に一度だけＴＲＧ＿ＯＵＴからトリガ出力信号を出力することができる。なお、この場合、例えば図６において、最初に電源スイッチング動作を開始するのは、この起動時のＤＥＶ［１］のＴＲＧ＿ＯＵＴを受けたＤＥＶ［２］であり、続いて、ＤＥＶ［１］が電源スイッチング動作を開始することになる。

また、図７の構成例は、要約すれば、外部抵抗Ｒｓの有無を判別する手段（カレントミラー回路ＣＭ）と、有りの場合にはワンショットパルス信号の生成回路に起動信号（ＲＥＧＧＤ，ＯＮ／ＯＦＦ）の遷移を反映させ、無しの場合には起動信号の遷移を反映させない手段（ＮＤ１，ＯＳＰＧ＿ＤＬＹ等）とを備えたものとなっている。このような手段を備える構成であれば、勿論、図７の構成例に限らず種々変更可能である。また、ＴＲＧ＿ＯＵＴへの接続有無で判別するのではなくＴＲＧ＿ＩＮへの接続有無で判別するように構成することも勿論可能である。

さらに、外部抵抗Ｒｓによる判別に限らず、例えば、外部端子を電源電圧レベルに設定するか、接地電圧レベルに設定するかによって判別するような構成とすることも可能である。ただし、この場合、外部端子が１ピン増えることになるので、この観点からは、外部抵抗Ｒｓによって判別する方式とすることが望ましい。Ｒｓは、例えば２７ｋΩといった高抵抗であるため、ＴＲＧ＿ＯＵＴからのトリガ出力信号には殆ど影響を与えない。

以上、本実施の形態２の電源装置を用いることで、実施の形態１の場合と同様に、代表的には低コストなマルチフェーズ電源を実現可能となる。

（実施の形態３）
本実施の形態３では、実施の形態２（図４等）で述べた半導体デバイスＤＥＶを用いてシングルフェーズ電源を実現した場合の例について説明する。図９は、本発明の実施の形態３による電源装置において、その構成例を示す配線図である。図９に示す半導体デバイスＤＥＶ［１］には、図４のＤＥＶや図６のＤＥＶ［１］と同様の外部抵抗および外部コンデンサが接続されている。その相違点は、ＤＥＶ［１］のトリガ出力端子ＴＲＧ＿ＯＵＴが自身のトリガ入力端子ＴＲＧ＿ＩＮに接続され、このＴＲＧ＿ＯＵＴに外部抵抗Ｒｓが接続されていることである。それ以外は、図４のＤＥＶや図６のＤＥＶ［１］と同じであるため詳細な説明は省略する。

図４等で述べた半導体デバイスＤＥＶは、従来技術のようなマスタＩＣを必要とせず、それ単独で動作可能な構成例となっているため、図９のような接続を行うことでシングルフェーズ電源として動作することができる。この場合、ＤＥＶ［１］は、起動時に外部抵抗Ｒｓを検出してＴＲＧ＿ＯＵＴからトリガ出力信号が発生し、それがトリガ入力信号としてＴＲＧ＿ＩＮに入力された時点から電源スイッチング動作を開始する。図９の構成例を用いた場合のスイッチング周波数ｆ［Ｈｚ］は、トリガ入力信号とトリガ出力信号の遅延時間をＴｄとして、前述した式（２）に基づきｆ＝（Ｔｄ）^−１となる。

このように、図４等で述べた半導体デバイスＤＥＶを用いると、マルチフェーズ電源に限らず、シングルフェーズ電源も容易に、または低コストで実現可能となり、システムの電源設計を行う際の柔軟性を向上させることができる。すなわち、１〜ｎ個の半導体デバイスを用いることで、１〜ｎフェーズの電源を実現できる。

（実施の形態４）
図１０は、本発明の実施の形態４による電源装置の基本概念を示すものであり、（ａ）はその構成例を示す概略図、（ｂ）は（ａ）の動作例を示す説明図である。図１０に示す電源装置は、図１の電源装置と同様に、ｎ個の半導体デバイスＤＥＶｄ［１］〜ＤＥＶｄ［ｎ］をリング状に接続することで、ｎフェーズのマルチフェーズ電源を実現するものとなっている。図１（ａ）の構成例は、タイマ回路ＴＭを用いてアナログ的に各フェーズの間隔を定めていたのに対して、図１０（ａ）の構成例は、基準クロック信号を用いてディジタル的に各フェーズの間隔を定めていることが主要な特徴となっている。

図１０（ａ）において、ＤＥＶｄ［１］のフェーズ出力端子（フェーズ出力信号）ＰＨ＿ＯＵＴ［１］はＤＥＶｄ［２］のフェーズ入力端子（フェーズ入力信号）ＰＨ＿ＩＮ［２］に接続される。ＤＥＶｄ［２］のＰＨ＿ＯＵＴ［２］は、ＤＥＶｄ［３］のＰＨ＿ＩＮ［３］に接続され、以降同様にして、ＤＥＶｄ［ｎ］のＰＨ＿ＯＵＴ［ｎ］がＤＥＶｄ［１］のＰＨ＿ＩＮ［１］に接続される。ここで、図１０（ｂ）に示すように、ＤＥＶｄ［１］〜ＤＥＶｄ［ｎ］のそれぞれは、基準クロック信号ＳＹＮＣに同期して、このようなフェーズ出力信号を発生する。この例では、ＤＥＶｄ［ｎ−１］がＳＹＮＣの立ち下がりに同期して、ＰＨ＿ＯＵＴ［ｎ−１］を発生し、これを受けたＤＥＶｄ［ｎ］が、ＳＹＮＣの次の立ち上がりに同期して所定のＰＷＭ動作（ＳＷ［ｎ］）を開始すると共に、次の立ち下がりに同期してＰＨ＿ＯＵＴ［ｎ］を発生する動作を行っている。

ここで、この基準クロック信号ＳＹＮＣは、周波数設定端子ＣＴＦにコンデンサＣｆが接続されたＤＥＶｄ［１］によって生成され、ＤＥＶｄ［１］の基準クロック信号端子ＳＹＮＣ［１］から出力される。一方、ＤＥＶｄ［２］〜ＤＥＶｄ［ｎ］のＣＴＦは、接地電圧となっている。この場合、ＤＥＶｄ［２］〜ＤＥＶｄ［ｎ］の基準クロック信号端子ＳＹＮＣ［２］〜ＳＹＮＣ［ｎ］は、入力端子として振る舞い、ＤＥＶｄ［１］からの基準クロック信号ＳＹＮＣを受けることで、ＤＥＶｄ［１］〜ＤＥＶｄ［ｎ］で共通の基準クロック信号ＳＹＮＣを使用可能となる。このような基準クロック信号端子の振る舞いは、特許文献３に記載されている技術を用いることで実現できる。

図１１は、図１０の半導体デバイスにおけるフェーズ入力信号およびフェーズ出力信号周りの一例を示すものであり、（ａ）はマスタデバイスの概略構成図、（ｂ）はスレーブデバイスの概略構成図、（ｃ）はその動作例を示す説明図である。図１１（ａ）に示す半導体デバイスＤＥＶｄ［１］は、発振回路ＯＳＣ、基準クロック制御部ＳＹＮＣ＿ＣＴＬ、論理和回路ＯＲ３０、論理積回路ＡＤ３０、フリップフロップ回路ＦＦ３０、ワンショットパルス生成回路ＯＳＰＧ１，ＯＳＰＧ２等を含んでいる。このデバイスは、図１０で説明したように、基準クロック信号を生成するマスタデバイスとなっている。

ＯＳＣは、周波数設定端子ＣＴＦに接続されたコンデンサＣｆに応じた周波数で基準クロック信号ＳＹＮＣを生成する。このＳＹＮＣは、ＳＹＮＣ＿ＣＴＬを介して基準クロック信号端子ＳＹＮＣ［１］から出力される。フェーズ入力端子ＰＨ＿ＩＮ［１］は、ＯＲ３０の一方の入力を介してＦＦ３０のセット入力に接続される。したがって、フェーズ入力信号が入力された場合、ＦＦ３０は、セット状態となり、その出力（Ｑ）は‘Ｈ’レベルとなる。このＦＦ３０の出力（Ｑ）は、ＡＤ３０の一方の入力に伝送される。ＡＤ３０の他方の入力には、ＳＹＮＣが伝送される。したがって、フェーズ入力信号に伴ってＦＦ３０がセット状態の場合には、ＡＤ３０よりＳＹＮＣが出力される。

このＡＤ３０の出力は、ＯＳＰＧ２に入力される。ＯＳＰＧ２は、このＳＹＮＣの立ち下がりエッジを受けて、ワンショットパルス信号を生成し、これをフェーズ出力信号としてＰＨ＿ＯＵＴ［１］から出力する。これによって、図１１（ｃ）に示すように、前段からＳＹＮＣの立ち下がりエッジに同期したフェーズ入力信号を受けて、その次の立ち下がりエッジでフェーズ出力信号を出力することになる。一方、このＯＳＰＧ２のワンショットパルス信号は、ＦＦ３０のリセット入力となる。その結果、図１１（ｃ）に示すように、ＡＤ３０からはＳＹＮＣにおける１個の‘Ｈ’パルス信号のみが出力される。このＡＤ３０からの‘Ｈ’パルス信号は、ＰＷＭイネーブル信号ＰＷＭ＿ＥＮとして内部回路に伝送され、内部回路は、この立ち上がりエッジに同期して、所定のＰＷＭデューティでトランジスタ（すなわち図２のＱｈ，Ｑｌ）を駆動する。

また、ＯＳＣからの基準クロック信号ＳＹＮＣは、ＯＳＰＧ１にも入力される。ＯＳＰＧ１は、デバイスの起動後、ＯＳＣからの基準クロック信号ＳＹＮＣが安定した際に、一度だけ起動パルス信号を生成する。この起動パルス信号は、ＯＲ３０の他方の入力を介してＦＦ３０のセット入力となる。そして、図１１（ｃ）に示したフェーズ入力信号の場合と同様にして、フェーズ出力信号とＰＷＭ＿ＥＮの生成が行われる。なお、この場合は、実施の形態２の場合と異なり、このマスタデバイスが最初にスイッチング動作を開始することになる。すなわち、実施の形態２では、マスタデバイスが最初に１度だけトリガ出力信号を生成する構成例となっていたが、この実施の形態４では、マスタデバイスが最初に１度だけトリガ入力信号を生成する構成例となっている。

また、図１１（ｂ）に示す半導体デバイスＤＥＶｄ［ｎ］も、図１１（ａ）のＤＥＶｄ［１］と同様の構成を備える。ただし、ＤＥＶｄ［ｎ］は、その周波数設定端子ＣＴＦが接地電圧ＧＮＤとなっているため、ＤＥＶｄ［１］とは若干動作が異なる。すなわち、ＤＥＶｄ［ｎ］の基準クロック信号端子ＳＹＮＣ［ｎ］は入力端子として振る舞い、ここから入力された基準クロック信号ＳＹＮＣによって図１１（ｃ）のような動作を行う。この場合、ＯＳＣは動作しておらず、ＯＳＰＧ１も動作していないため、起動パルス信号の生成は行われない。

以上、本実施の形態４の電源装置を用いることで、実施の形態１等の場合と同様に、代表的には低コストなマルチフェーズ電源を実現可能となる。また、基準クロック信号ＳＹＮＣに同期してマルチフェーズ電源動作を行うため、実施の形態２等で述べたアナログ遅延を用いる場合と比べて、各フェーズ間の位相差のばらつきを容易に小さくすることができる。

（実施の形態５）
本実施の形態５では、これまでに述べたような半導体デバイスを用いると共に、更に、機能を拡張した電源装置の一例について説明する。図１２は、本発明の実施の形態５による電源装置において、その構成の一例を示す概略図である。図１２に示す電源装置は、例えば図１で述べたような互いにリング接続されたｎ個の半導体デバイスＤＥＶ［１］〜ＤＥＶ［ｎ］に加えて、更に、監視設定デバイスＤＥＶ＿ＳＶＣが備わったことが特徴となっている。ＤＥＶ［１］〜ＤＥＶ［ｎ］のそれぞれは、例えば、図４の構成例を備えるものとする。

監視設定デバイスＤＥＶ＿ＳＶＣは、詳細は後述するが、主として複数の出力電源電圧設定端子ＶＩＤに基づいてエラーアンプの判定レベルを変え、これによって出力コンデンサＣｖの出力電源電圧Ｖｏｕｔの値を設定する機能を備える。すなわち、例えば図６に示すように、これまでの実施の形態では、ＤＥＶ［１］からのエラーアンプ信号（ＥＯ）をＤＥＶ［１］〜ＤＥＶ［ｎ］のエラーアンプ入力端子ＥＯ＿ＩＮで共有する構成例を示した。それに対して、図１２の構成例は、ＤＥＶ＿ＳＶＣからのエラーアンプ信号をＤＥＶ［１］〜ＤＥＶ［ｎ］のエラーアンプ入力端子ＥＯ＿ＩＮで共有するものとなっている。

このような出力電源電圧設定端子ＶＩＤは、多くのピン数を必要とするため、これまでの実施の形態の構成例（すなわち同一デバイスのみの電源装置）で同様の機能を実現する場合、全てのデバイスに対してこのＶＩＤを設ける必要がある。そこで、図１２の構成例のように、この機能を別のチップで実現することで、全体として低コスト化が図れる。この場合、ＤＥＶ＿ＳＶＣには、少なくともエラーアンプが設けられるため、場合によってはＤＥＶ［１］〜ＤＥＶ［ｎ］内のエラーアンプ（図４におけるＥＡ）は不要となる。ただし、ＥＡは、さほど大きな面積を必要とせず、ＤＥＶ［１］〜ＤＥＶ［ｎ］の単独動作機能を維持する観点からＤＥＶ［１］〜ＤＥＶ［ｎ］内に備わっていた方がよい。

また、図１２の構成例では、監視設定デバイスＤＥＶ＿ＳＶＣのソフトスタート端子ＴＲＫＳＳが、外部抵抗Ｒ３、外部コンデンサＣ１、およびＤＥＶ［１］〜ＤＥＶ［ｎ］のＴＲＫＳＳに接続されている。これは、図４に示したように、ＤＥＶ［１］〜ＤＥＶ［ｎ］におけるＯＮ／ＯＦＦ信号、内部電源イネーブル信号ＲＥＧＧＤ、過剰電流検出信号ＯＣＰの情報をＤＥＶ＿ＳＶＣのＴＲＫＳＳに反映させるためである。

図１３は、図１２の電源装置において、その監視設定デバイスＤＥＶ＿ＳＶＣの詳細な構成例を示すブロック図である。図１３に示す監視設定デバイスＤＥＶ＿ＳＶＣは、出力電源電圧検出端子ＳＮ，ＳＰ，ＦＢ、出力電源電圧設定端子ＶＩＤ１〜ＶＩＤ７、ソフトスタート端子ＴＲＫＳＳ、デバイス動作イネーブル設定端子（ＯＮ／ＯＦＦ）、エラーアンプ出力端子ＥＯ、パワーグッド端子ＰＧ、ドループ端子ＤＲＯＯＰ、差動出力端子ＤＦＯ等を備えている。

ＳＮは、例えば出力コンデンサＣｖに接続される負荷ＬＤ（図示せず）の接地電圧ノードに接続され、ＳＰは、Ｃｖの出力電源電圧Ｖｏｕｔに接続される。差動増幅回路ＡＭＰ＿ＤＦは、このＳＮとＳＰの電位差を増幅し、その差動増幅信号ＤＦＳをＤＦＯに出力する。すなわち、これまでの実施の形態で述べたようなＦＢで電圧検出を行う場合と比べてより高精度な電圧検出を行う。このＤＦＯは、外部抵抗Ｒ５０を介してＦＢと接続される。ディジタル・アナログ変換回路ＤＡＣは、ＶＩＤ１〜ＶＩＤ７からの出力電源電圧設定信号をアナログ値に変換する。可変電圧生成回路ＶＲは、このアナログ値に応じた電圧を生成し、エラーアンプ回路ＥＡに出力する。

エラーアンプ回路ＥＡは、このＶＲとＦＢの電位差を増幅し、その結果をＥＯに出力する。これによって、ＥＡは、ＶＩＤ１〜ＶＩＤ７に応じたエラーアンプ信号（ＥＯ）を生成することができる。また、ＥＡは、外部抵抗Ｒ３と外部コンデンサＣ１と内蔵トランジスタＱ４１が接続されたＴＲＫＳＳの電圧を受けて、ソフトスタートを行う。Ｑ４１は、デバイス動作イネーブル設定端子（ＯＮ／ＯＦＦ）のＯＮ／ＯＦＦ信号がオフ状態（動作ディスエーブル状態）の間はＴＲＫＳＳを接地電圧ＧＮＤに接続し、オン状態となった場合には、開放状態となる。オン状態となった場合には、ＴＲＫＳＳの電圧が緩やかに上昇し、ソフトスタートが行われる。

ＥＯは、外部抵抗Ｒ４および外部コンデンサＣ２を介してＦＢに接続される。Ｒ４およびＣ２は、電源回路の帯域幅を設定する機能を担う。また、ＥＯは、図１２に示したようにＤＥＶ［１］〜ＤＥＶ［ｎ］のＥＯ＿ＩＮと接続される。一方、ＥＡの出力（すなわちＥＯの電圧）は、ロウパスフィルタ回路ＬＰＦを介してドループ制御回路ＤＲＯＯＰＣに入力される。ＤＲＯＯＰＣは、ドループ端子ＤＲＯＯＰに接続された外部抵抗Ｒ５１の値およびＥＡの出力電圧により可変電流源ＩＲを制御する。このＩＲの電流は、ＦＢに供給される。出力電源電圧監視回路ＰＷＧＤは、差動増幅信号ＤＦＳの電圧値が所定の値以上となっていることを検出する。すなわち、出力電源電圧Ｖｏｕｔの生成動作が行われていることを検出する。検出した場合、ＰＷＧＤは、トランジスタＱ４０を駆動して、パワーグッド端子ＰＧに検出信号を出力する。

ここで、ドループとは、例えば、出力電源電流が大きくなるほど出力電源電圧を小さくするといったように出力電源電圧と出力電源電流を反比例で制御する機能として知られている。ピーク電流制御方式では、エラーアンプ回路ＥＡの出力電圧は出力電源電流に比例する。したがって、ＥＡの出力電圧に応じてＩＲの値を変化させることで、結果として出力電源電圧Ｖｏｕｔを変化させることができる。具体的には、ＥＡからのエラーアンプ信号の電圧が大きくなるほどＩＲの電流値が大きくなるように制御する。ＩＲはＥＡの出力（ＥＯ）に比例して大きくなり、その比例定数は外付け抵抗Ｒ５１の値で決まる。そして、この際の出力電源電圧Ｖｏｕｔの低下の値は、式（３）で表される。
ΔＶｏｕｔ＝ＩＲ×Ｒ５０ （３）
以上、本実施の形態５の電源装置を用いることで、実施の形態１等の場合と同様に、代表的には低コストなマルチフェーズ電源を実現可能となる。すなわち、ドループ機能や出力電源電圧の設定機能などを加えたい場合に、これらの機能を別デバイスとして設けることで全体として低コストなマルチフェーズ電源を実現可能となる。具体的には、例えば、監視設定デバイスＤＥＶ＿ＳＶＣは、図１３から判るように、小面積で実現可能であり、また、ＤＥＶ＿ＳＶＣとＤＥＶ［１］〜ＤＥＶ［ｎ］間の配線も少ないことから、デバイスコスト、実装コスト共に低コスト化が図れる。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。

例えば、これまでの実施の形態では、ピーク電流制御方式を備えた半導体デバイスの構成例を示したが、本実施の形態は、リング接続によるマルチフェーズ電源の実現方式に主要な特徴があり、必ずしもピーク電流制御方式に限定されるものではない。例えば、広く知られているように、三角波生成回路を用いてＰＷＭ信号の生成を行う電圧制御方式などを用いた構成とすることも可能である。ただし、マルチフェーズ電源では、各フェーズ毎に均等な電流を流すことが望ましく、この観点から、ピーク電流制御方式を用いると、その制御が容易となる。

また、これまでの実施の形態では、トリガ入力信号を起点としてスイッチング動作を行う構成例を示したが、要するに一定間隔のフェーズでスイッチ動作を行わせればよいため、トリガ入力信号に限らず、トリガ出力信号を起点とさせることも可能である。

本発明の一実施の形態による電源装置は、特に、マルチフェーズ方式のＤＣ−ＤＣコンバータに適用して有益な技術であり、これに限らず、電源装置全般に対して広く適用可能である。

ＡＣＳ 電流検出回路
ＡＤ 論理積回路
ＡＭＰ＿ＤＦ 差動増幅回路
ＢＫ ブランキング回路
ＢＯＯＴ ブート端子
Ｃ コンデンサ
Ｃｖ 出力コンデンサ
ＣＩＶ クロックドインバータ回路
ＣＭＰ 比較回路
ＣＭ カレントミラー回路
ＣＳ 電流センス端子
ＣＴＦ 周波数設定端子
ＣＴ 遅延時間設定端子
Ｄ ダイオード
ＤＡＣ ディジタル・アナログ変換回路
ＤＥＶ＿ＳＶＣ 監視設定デバイス
ＤＥＶ, ＤＥＶｄ 半導体デバイス
ＤＦＯ 差動出力端子
ＤＦＳ 差動増幅信号
ＤＲＯＯＰＣ ドループ制御回路
ＤＲＯＯＰ ドループ端子
ＤＲＶ５ 内部電源端子
ＤＶ ドライバ回路
ＥＡ エラーアンプ回路
ＥＮ イネーブル信号
ＥＯ＿ＩＮ エラーアンプ入力端子
ＥＯ エラーアンプ出力端子
ＦＢ 出力電源電圧検出端子
ＦＦ フリップフロップ回路
ＧＮＤ 接地電圧
ＨＳＣＰ，ＬＳＣＰ，ＣＴＬＣＰ 半導体チップ
ＩＲ 可変電流源
ＩＶ インバータ回路
ＩＢ 電流源
Ｌ インダクタ
ＬＤ 負荷
ＬＧＣ 制御論理回路
ＬＰＦ ロウパスフィルタ回路
ＭＸＤ マックスデューティ信号
ＮＤ 反転論理積回路
ＯＣＰＣ 過剰電流検出回路
ＯＣＰ 過剰電流検出信号
ＯＮ／ＯＦＦ デバイス動作イネーブル設定端子
ＯＲ 論理和回路
ＯＳＣ 発振回路
ＯＳＰＧ＿ＤＬＹ ワンショット遅延パルス生成回路
ＯＳＰＧ ワンショットパルス生成回路
ＯＶＰＣ 過剰電圧検出回路
ＯＶＰ 過剰電圧検出信号
ＰＧＥＮ パルス生成回路
ＰＧＮＤ 接地電圧端子
ＰＧ パワーグッド端子
ＰＨ＿ＩＮ フェーズ入力端子
ＰＨ＿ＯＵＴ フェーズ出力端子
ＰＷＧＤ 出力電源電圧監視回路
ＰＷＭ＿ＥＮ ＰＷＭイネーブル信号
Ｑ トランジスタ
ＲＥＧ５ 内部電源端子
ＲＥＧＧＤ 内部電源イネーブル信号
ＲＥＳ リセット信号
Ｒ 外部抵抗
ＳＢＤ ショットキーダイオード
ＳＧＮＤ 接地電圧端子
ＳＮ，ＳＰ 出力電源電圧検出端子
ＳＴＪＧ スタートトリガ判別回路
ＳＴ スタートトリガ端子
ＳＶ レギュレータ電圧監視回路
ＳＷ スイッチ端子
ＳＹＮＣ［ｎ］ 基準クロック信号端子
ＳＹＮＣ 基準クロック信号
ＳＹＮＣ＿ＣＴＬ 基準クロック制御部
ＴＭ＿ＯＵＴ タイマ出力信号
ＴＭ タイマ回路
ＴＲＧ＿ＩＮ トリガ入力端子
ＴＲＧ＿ＯＵＴ トリガ出力端子
ＴＲＫＳＳ ソフトスタート端子
ＴＳＤ 温度検出回路
ＵＶＬＯＣ 電圧検出回路
ＶＣ 比較回路
ＶＣＩＮ 電源端子
ＶＩＤ 出力電源電圧設定端子
ＶＩＮ 電源電圧入力端子
ＶＲＥＧ レギュレータ回路
ＶＲ 可変電圧生成回路
Ｖｉｎ 入力電源電圧
Ｖｏｕｔ 出力電源電圧
Ｖｒｅｆ，Ｖｒｅｆ＿ＣＴ 基準電圧

Claims (3)

1. 電圧入力端子と、
   電圧出力端子と、
   接地電圧端子と、
   前記電圧入力端子と前記電圧出力端子とに結合されたハイサイドトランジスタと、
   前記電圧出力端子と前記接地電圧端子とに結合されたローサイドトランジスタと、
   前記ハイサイドトランジスタを駆動する第１駆動回路と、
   前記ローサイドトランジスタを駆動する第２駆動回路と、
   ＰＷＭ信号にしたがって前記第１及び前記第２駆動回路を制御する制御回路と、
   入力パルス信号が入力されるパルス入力端子と、
   出力パルス信号を出力するパルス出力端子と、
   前記パルス入力端子に結合され、前記ＰＷＭ信号を発生するための信号を出力するパルス発生回路と、
   前記パルス入力端子と前記パルス出力端子とに結合されたタイマ回路と、
   前記タイマ回路に結合された設定端子と、
   を具備し、
   前記タイマ回路は、前記パルス入力端子に前記入力パルス信号が入力された後、所定時間後に、前記パルス出力端子へ前記出力パルス信号を出力し、
   前記設定端子には、外部容量と第１外部抵抗とが結合可能にされ、
   前記所定時間は、前記設定端子に結合された前記外部容量と前記第１外部抵抗とによって決定され、
   前記タイマ回路は、
   前記設定端子に結合され、前記入力パルス信号によって制御され、前記外部容量の放電に利用されるトランジスタと、
   入力ノードが前記設定端子に結合され、出力ノードが前記パルス出力端子に結合された比較回路と、
   前記比較回路の出力ノードと前記パルス出力端子との間に結合された決定回路と、
   を含み、
   前記決定回路は、第２外部抵抗が前記パルス出力端子に結合されているか否かを決定するために利用される、
   電源用半導体装置。
2. 前記ハイサイドトランジスタ、前記ローサイドトランジスタ、前記第１駆動回路、前記第２駆動回路、前記制御回路、前記パルス発生回路、及び前記タイマ回路は、１つのパッケージ内に配置され、
   前記電圧入力端子、前記電圧出力端子、前記接地電圧端子、前記パルス入力端子、及び前記パルス出力端子は、前記パッケージから露出する請求項１記載の電源用半導体装置。
3. 前記ハイサイドトランジスタは、第１半導体チップ内に形成され、
   前記ローサイドトランジスタは、第２半導体チップ内に形成され、
   前記第１駆動回路、前記第２駆動回路、前記制御回路、前記パルス発生回路及び前記タイマ回路は、第３半導体チップ内に形成される請求項１記載の電源用半導体装置。

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