CN100459110C - 电子部件安装用衬底和半导体器件 - Google Patents

电子部件安装用衬底和半导体器件 Download PDF

Info

Publication number
CN100459110C
CN100459110C CNB2004100619342A CN200410061934A CN100459110C CN 100459110 C CN100459110 C CN 100459110C CN B2004100619342 A CNB2004100619342 A CN B2004100619342A CN 200410061934 A CN200410061934 A CN 200410061934A CN 100459110 C CN100459110 C CN 100459110C
Authority
CN
China
Prior art keywords
conductor portion
type surface
insulation division
electronic unit
substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CNB2004100619342A
Other languages
English (en)
Other versions
CN1655348A (zh
Inventor
野口高
町田政広
照井诚
出牛雄一
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Lapis Semiconductor Co Ltd
Original Assignee
Oki Electric Industry Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Oki Electric Industry Co Ltd filed Critical Oki Electric Industry Co Ltd
Publication of CN1655348A publication Critical patent/CN1655348A/zh
Application granted granted Critical
Publication of CN100459110C publication Critical patent/CN100459110C/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00Printed circuits
    • H05K1/02Details
    • H05K1/0201Thermal arrangements, e.g. for cooling, heating or preventing overheating
    • H05K1/0203Cooling of mounted components
    • H05K1/0204Cooling of mounted components using means for thermal conduction connection in the thickness direction of the substrate
    • H05K1/0206Cooling of mounted components using means for thermal conduction connection in the thickness direction of the substrate by printed thermal vias
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/34Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/40Mountings or securing means for detachable cooling or heating arrangements ; fixed by friction, plugs or springs
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/34Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367Cooling facilitated by shape of device
    • H01L23/3677Wire-like or pin-like cooling fins or heat sinks
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/023Redistribution layers [RDL] for bonding areas
    • H01L2224/0237Disposition of the redistribution layers
    • H01L2224/02377Fan-in arrangement
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001Internal layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001Internal layers
    • H01L2224/05005Structure
    • H01L2224/05008Bonding area integrally formed with a redistribution layer on the semiconductor or solid-state body, e.g.
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001Internal layers
    • H01L2224/0502Disposition
    • H01L2224/05022Disposition the internal layer being at least partially embedded in the surface
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001Internal layers
    • H01L2224/0502Disposition
    • H01L2224/05024Disposition the internal layer being disposed on a redistribution layer on the semiconductor or solid-state body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/0556Disposition
    • H01L2224/05569Disposition the external layer being disposed on a redistribution layer on the semiconductor or solid-state body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02Bonding areas ; Manufacturing methods related thereto
    • H01L24/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/00014Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01019Potassium [K]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01078Platinum [Pt]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01079Gold [Au]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/161Cap
    • H01L2924/1615Shape
    • H01L2924/16152Cap comprising a cavity for hosting the device, e.g. U-shaped cap
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00Printed circuits
    • H05K1/02Details
    • H05K1/11Printed elements for providing electric connections to or between printed circuits
    • H05K1/111Pads for surface mounting, e.g. lay-out
    • H05K1/112Pads for surface mounting, e.g. lay-out directly combined with via connections
    • H05K1/114Pad being close to via, but not surrounding the via
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/02Fillers; Particles; Fibers; Reinforcement materials
    • H05K2201/0203Fillers and particles
    • H05K2201/0206Materials
    • H05K2201/0209Inorganic, non-metallic particles
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09Shape and layout
    • H05K2201/09209Shape and layout details of conductors
    • H05K2201/095Conductive through-holes or vias
    • H05K2201/0959Plated through-holes or plated blind vias filled with insulating material
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09Shape and layout
    • H05K2201/09818Shape or layout details not covered by a single group of H05K2201/09009 - H05K2201/09809
    • H05K2201/099Coating over pads, e.g. solder resist partly over pads
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10613Details of electrical connections of non-printed components, e.g. special leads
    • H05K2201/10621Components characterised by their electrical contacts
    • H05K2201/10734Ball grid array [BGA]; Bump grid array
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10613Details of electrical connections of non-printed components, e.g. special leads
    • H05K2201/10954Other details of electrical connections
    • H05K2201/10977Encapsulated connections
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/22Secondary treatment of printed circuits
    • H05K3/28Applying non-metallic protective coatings
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/30Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/34Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
    • H05K3/3452Solder masks

Abstract

提供一种电子部件安装用衬底、电子部件和半导体器件。在该电子部件安装用衬底中,在位于其上安装有WCSP的印刷布线板中设置的贯通孔中的第1导体部上,形成红外线放射性的第1绝缘部,该红外线放射性的第1绝缘部以红外辐射的形式高效率地放射从作为电子部件的WCSP传到第1导体部的热。

Description

电子部件安装用衬底和半导体器件
技术领域
本发明涉及电子部件安装用衬底、电子部件和在电子部件安装用衬底上安装电子部件的半导体器件。
本申请是2004年2月12日提交的日本专利申请No.34709/2004的对应中国申请,在此引入其主题作为参考。
背景技术
在电气设备的领域中,迄今仍在开发将由电子部件产生的热高效率地散到外部的技术。
因此,作为散热的技术,有在芯片上设置热传导率高的散热部件和树脂的技术(例如,参见下面的专利文献1)。
并且还有在芯片或衬底上设置用于提高热放射率的膜的技术(例如,参见下面的专利文献2)。
专利文献1:日本特开平10-125834号公报
专利文献2:日本特开平11-67998号公报
但是,专利文献1仅公开了将热传导率高的材料用作用于散热的材料。
因此,这种结构不足以高效率地将由芯片传送的热散到大气中。特别是,从芯片中传送到衬底的热有可能在衬底中聚集,使得不能高效率地向大气中散热。
虽然专利文献2公开了在衬底中设置热传导率高的膜,但它没有对从芯片到膜的传热路径进行具体说明。因此,如果对更高效率地向大气中散热这一点进行考虑时,还有改善的余地。特别是,有可能在将从芯片中产生的热传送到膜的传热路径中聚集热量。
发明内容
因此,本发明的主要目的在于,提供可以将由芯片等的电子部件中产生的热高效率地散到外面的电子部件安装用衬底、电子部件和在电子部件安装用衬底上安装电子部件的半导体器件。
根据本发明的一个方面,提供一种其上安装有电子部件的衬底,该衬底包括:具有第1主表面、与该第1主表面对置的第2主表面和贯通该第1主表面和第2主表面的贯通孔的基体、在该贯通孔的内壁面上形成的第1导体部、在该第1导体部上形成且热放射率比第1导体部高的第1绝缘部。
根据本发明的电子部件安装用衬底,在设置于衬底上的贯通孔的内壁面上形成的导体部上,形成热放射率比该导体部高的绝缘部。
结果,在第1导体部上设置的热放射性优良的绝缘部可以增大高效率地向外部放射由作为发热源的电子部件传输到第1导体部的热。
因此,通过使用在衬底中设置的贯通孔,不需要额外安装散热片等的散热部件,就可以实现优良的散热效果。
根据本发明的另一方面,提供一种半导体器件,该半导体器件包括:具有第1主表面、与该第1主表面对置的第2主表面、以及贯通该第1主表面和第2主表面的贯通孔的基体、在该贯通孔的内壁面上形成的第1导体部、在第1主表面和第2主表面上形成的与第1导体部连接的第2导体部;安装在第1主表面上的电子部件,该电子部件与在第1主表面上形成的第2导体部电连接;在该第1导体部上形成、且与热放射率比第1导体部高的第1绝缘部;在设置于第2主表面上的第2导体部上形成的外部端子。
根据本发明的又一方面,提供一种电子部件,该电子部件安装在电子部件安装用衬底的主表面上,该电子部件包括:分别与在衬底的主表面上形成的导体部电连接的突起状导体部;从电子部件的没有形成突起状导体部的表面延伸到衬底的主表面的辅助导体部,该辅助导体部的延伸方向上的长度设为,在安装电子部件后可以与衬底的主表面面接触。
根据本发明的又一方面,提供一种半导体器件,该半导体器件包括在其上安装电子部件的衬底和在该衬底的主表面上安装的电子部件,该电子部件包括:分别与在衬底的主表面上形成的导体部电连接的突起状导体部;从电子部件形成突起状导体部的表面的另一表面延伸到衬底的主表面的辅助导体部,该辅助导体部的延伸方向上的长度设为,在安装电子部件后可以与衬底的主表面面接触。
附图说明
虽然说明书用权利要求具体指出并清楚地说明本发明的保护主题,但通过参照附图进行以下说明,可以更好地理解本发明、本发明的目的和特征,并进一步理解其目的、特征和优点。
图1是用于说明本发明的第1实施方式的概略断面图。
图2是用于说明本发明的第1实施方式中的热阻值的测定方法的概略图(部分1)。
图3是用于说明本发明的第1实施方式中的热阻值的测定方法的概略图(部分2)。
图4用于表示本发明的第1实施方式中的热阻值的测定结果。
图5是用于说明本发明的第2实施方式的概略断面图。
图6是用于说明本发明的第3实施方式的概略断面图。
图7用于说明本发明的第3实施方式中的金属支撑部(部分1)。
图8用于说明本发明的第3实施方式中的金属支撑部(部分2)。
具体实施方式
下面,参照图1~8说明本发明的优选实施方式。另外,这些图仅仅以能够理解本发明的程度示意性地给出各构件的尺寸、形状和位置关系。因此,本发明决不仅限于图示的例子。为了易于理解附图,除一部分外省略表示剖面的剖面线。另外,下述实施方式仅仅是优选的实施方式,本发明不限于各示例性的数据条件。各图中所示的相同的构件分别由相同的附图标记表示,并略去其重复说明。
(第1实施方式)
图1是表示其上安装(或称为“组装”)了用作本实施方式的发热源的电子部件或构件的组装结构的概略断面图。在本实施方式中将用例子说明这样一种情况,即,将用作热放射源的电子构件配置为作为半导体组件(package)的WCSP(晶片级芯片尺寸的组件),该半导体组件具有与半导体芯片的外形尺寸基本相同的外形尺寸,并在印刷布线板20中设置散热机构。另外,术语“基本相同”指以与半导体芯片的外形尺寸完全相同的尺寸构成组件的外形尺寸,或以不大于半导体芯片的外形尺寸20%的尺寸构成组件的外形尺寸。
所谓WCSP是指,在具有与半导体芯片的外形尺寸基本相同的组件尺寸的CSP中,在以晶片的状态完成外部端子形成工序后通过切割等方法形成单片的CSP。所谓印刷布线板是这样一种结构,即,根据预定的电路设计,在绝缘性的基体表面上或在其表面及内部由导体布线通过构图形成导体图案。另外,可以将BGA(球栅阵列)等用作在印刷布线板20上形成的电子部件。可以任意适当地对其选择。
如图1所示,在印刷布线板20上安装WCSP30。具体而言,在印刷布线板20中设置的第2导体部27和作为第1突起状导体部的各焊球39接触并电连接。
首先,说明作为电子部件的WCSP30。由于现有公知的结构可以适用于这里所用的WCSP30,下面仅简单说明其结构例。
如图1所示,在具有电路元件(未示出)的半导体芯片32上依次设置钝化膜34和保护膜35,使得露出与对应的电路元件电连接的各电极焊盘33的表面。例如,由二氧化硅膜(SiO2)形成钝化膜34。由聚酰亚胺树脂等低硬度的膜材料形成保护膜35,并且,该保护膜抑制对于半导体芯片32的冲击并抑制由于半导体芯片32与下述封入或密封膜38之间的应力而导致的剥离。布线层(也称为再分配布线层)36沿半导体芯片32的中心方向延伸到保护膜38上面。各电极焊盘33通过布线层36分别与对应的后部(post portion)37电连接。通过该布线层36,可以将在后部37的端面(或顶面)上形成并对应于突起状导体部的焊球39从电极焊盘33的正上方的位置重新配置到半导体芯片32上侧的所需位置上。
下面,说明其上安装WCSP30的印刷布线板20。
如图1所示,在本发明所用的印刷布线板20中,通过构图在作为基体的玻璃环氧基材22的表面和里面,即第1主表面22a和第2主表面22b上形成第2导体部27。该第2导体部27分别是由铜箔(Cu)形成的导体布线。
在印刷布线板20的基材22中,形成在基材22的表面和里面(22a和22b)之间延伸或贯通该表面和里面的贯通孔(也称为“通路孔或通孔”)22c。在贯通孔的内壁面22d上形成第1导体部26,并使之与对应的第2导体部27保持连续。第1导体部26作为兼作导体布线的热通道部分。如图1所示,在与对应的焊球39连接的第2导体部27上的贯通孔22的周缘上,用光刻胶材料等形成阻止部件21。在安装WCSP30时,该阻止部件21具有防止焊料流入贯通孔22c内的功能。
可以这样设置第1导体部26,即,通过钻孔等在基材22中形成贯通孔(在图1中用点线表示)22c,然后,通过电镀在内壁面22d上形成和设置铜。在通过构图在基材22的表面层上形成第2导体部27之前,形成该第1导体部26。
另外,第1导体部26和其对应的焊球39可以构成为相互直接连接。但是,如图1所示,由于在第2导体部27上配置焊球39,所以可以缓和安装WCSP30时的定位精度是优选的。由于如本构成例那样,在第2主表面22b上以及在贯通孔22c内形成第2导体部27,所以就散热而言,热量可以可靠地传到印刷布线板20的里面22b。
在本实施方式中,主要特征在于,在位于贯通孔22c中的第1导体部26上形成热放射率比第1导体部26高的第1绝缘部25。
在本实施方式中,热放射率比第1导体部26高的第1绝缘部25的结构为,充满由在贯通孔22c的内壁面上形成的第1导体部26限定的中空部分内部。
例如,第1绝缘部25所用的材料优选为含有陶瓷的涂料。使用它是因为含有陶瓷的涂料具有热传导性并在大多数情况下具有90%以上的高的热放射率,可以实现高效率的热放射。具体而言,可以使用以Al2O3为主要成分的氧化铝陶瓷等。例如,可以任意适当地使用含有特开平10-279845号公报中记载的陶瓷的涂料。可以使用为提高热放射性而添加黑色颜料的陶瓷等。
当仅通过兼作热通道部分(包含第1导体部26充满贯通孔22c的结构)的第1导体部26进行热放射时,会不可避免地出现由于对流传热而导致的热通道部分的周边部分温度升高。
但是,由于如本实施方式所述设置了第1绝缘部25,可以从第1绝缘部25将由WCSP30传送到第1导体部26的热量以红外线放射(也称为辐射)的方式放射到外面。
结果,可以抑制热通道部分26周围的大气温度升高并实现有效的热放射。
具体而言,当仅用第1导体部26所用的铜填充贯通孔22c时,将热导率和热放射率分别设定为约137W/m·K和约0.03。另一方面,如本构成例所述,用将第1绝缘部25所有的氧化铝陶瓷填充贯通孔22c的情况下,热导率和热放射率分别达到161W/m·K和约0.92。
很显然,由于在贯通孔22c中设置了第1绝缘部,所以可以有效地将由芯片等的电子部件传送的热量辐射到外面。
另外,可以以预定的膜厚在位于贯通孔22c中的第1导体部26上形成第1绝缘部25。但如本构成例那样,通过在贯通孔22c中填充第1绝缘部25,即在贯通孔22c中埋入第1绝缘部25,进一步提高散热效果,是优选的。
在本实施方式中,在第2主表面22b上形成热放射率比第1导体部26高的第2绝缘部28,在第2主表面22b上形成热放射率比第1导体部26高的第3绝缘部29且在其间夹有第2导体部27。第2绝缘部和第3绝缘部形成为与第1绝缘部25保持连续。因此可以实现较高的热放射效率。另外,这里使用的第2和第3绝缘部(28和29)都是与第1绝缘部25相同的含有陶瓷的涂料。
例如,可以通过喷涂法在预定的区域中施加液态的红外线放射性的绝缘体涂料,然后进行热硬化,形成该第1绝缘部、第2绝缘部和第3绝缘部(25、28和29)。
如上所述,本实施方式中所用的印刷布线板20组合了用作布线板的功能和用作优良的放射板的功能,这样可使它通过红外线放射性的绝缘体实现高效率的热放射。
下面,通过测量用作散热效果指标的“热阻值(θja)”,验证具有上述结构的印刷布线板20的散热效果。
首先,参照图2说明将电子部件设定为WCSP30和BGA50时的热阻值的测量方法的概要。
图2(A)是概略图,用于说明电子部件为WCSP30时热阻值的测定方法的概要。这里的WCSP30使用冲电气工业(株)制的P-VFLGA48-0606-0.8。另外,由于该WCSP30的结构与已说明的WCSP30基本相同,所以这里省略其说明。在本实施方式中,将半导体芯片32和与该半导体芯片32接合的钝化膜34之间的边界的温度设定为接合部温度(Tj),将离WCSP30一定距离的位置的温度设定为基准点温度(Ta)。
图2(B)是概略图,用于说明电子部件为BGA50时热阻值的测定方法的概要。这里的BGA50使用冲电气工业(株)制的P-BGA352-3535-1.27。另外,由于BGA50的结构与现有公知的引线键合系统基本相同,所以下面仅简单说明其结构。
如图2(B)所示,将电路元件(未示出)形成面设定为上侧,在绝缘基板52上安装半导体芯片53。与对应的电路元件连接的电极焊盘54在绝缘基板52上通过导线56与对应的导体图案55连接。由此,预定的电路元件通过贯通绝缘基板52的表面和里面而设置的触点57与对应的作为外部端子的焊球58电连接。在绝缘基板52上形成填埋并密封半导体芯片53的树脂密封膜59。用铜形成这里所示的半导体图案55并且用金(Au)形成导线56。在本实施方式中,将半导体芯片53和与该半导体芯片53接合的树脂密封膜59之间的边界的温度设定为接合部温度(Tj),将离BGA50一定距离的位置的温度定为基准点温度(Ta)。
下面,参照图2(C)说明热阻值的具体测定方法。
如图2(C)所示,由恒压电源81向在各半导体芯片(32和53)的接合部温度(Tj)测定位置附近设置的电阻体R施加1W的电力,由此产生热量并成为热饱和状态(或称为“热平衡状态”)。另外,参照电流计82和电压计83对恒压电源81进行微调,从而供给电力(1W)。
然后,打开恒压电源81,以使电流流入在电阻体R附近的半导体芯片中设置的二极管D中,并通过电压计85测定此时的电压值,由此算出此时的接合部温度(Tj)。通过热电偶(未示出)等测定此时的基准点温度(Ta)
并且,在本结构例中,如图3所示,制备绝缘部分形成区域不同的测定用样品,以检验红外线放射性的绝缘部对热阻值的影响。虽然将对电子部件为WCSP的情况进行说明,但GBA的情况也是一样的。
样品(1):没有形成红外线放射性的绝缘部(见图3(A))。另外,下面将样品(1)称为空白(1)。
样品(2):从WCSP的整个表面到第1主表面22a上形成红外线放射性的第4绝缘部24(见图3(B))。此时将绝缘部分的厚度设定为约1×10-4m。
样品(3):除了样品(2)中所述的区域外,还在第2主表面22b和贯通孔22c中形成红外线放射性的第1~3绝缘部(25、28、29)(参见图3(C))。另外,将各绝缘部分的厚度设定为1×10-4m,并将对应的绝缘部分填充到贯通孔22c中。
根据通过这种方法得到的各个参数,可以用下式(1)算出热阻值θja。
θja[℃/W]=(Tj-Ta)[℃]/功率[W]              …(1)
另外,热阻值的测定方法并不仅限于上述方法。例如,根据JEDEC(电子器件工程联合委员会)标准等设定各参数(Tj和Ta)的测定条件。另外,还可以根据目的和设计选择任意适当的方法和测定条件。
图4示出了热阻值θja的测定结果。图4(A)是电子部件为WCSP的情况下的测定结果,图4(B)是电子部件为BGA的情况下的测定结果。在本实施方式中,用条形图的形式给出了以空白(1)的热阻值为基本值时的各种条件下的热阻值。并且,还说明了相对于空白(1)的热阻值的降低率(%)。
从图4(A)和图4(B)中所示的测定结果可以确认,由于设置了红外线放射性的绝缘部,不管电子部件为WCSP还是BGA,热阻值都分别以6.3~12.9%和4.0~6.5%的比例降低。
从这一点可以理解,无需额外安装散热片等的散热部件,就可以提高电子部件的散热效率。
另外,从样品(2)的结果可以判断,即使对于用对应的红外线放射性的绝缘部覆盖电子部件的整个表面的结构,也可以得到良好的散热效果。并且,可以进一步确认,通过如样品(3)那样,在贯通孔内的导体部上和基板的里面上设置相同的绝缘部,可以进一步增大散热效果。
以上说明清楚地表明,根据本实施方式,在由其上安装电子部件的印刷布线板等中设置的贯通孔的内壁面上形成的导体部上,形成热放射率比导体部高的绝缘部。
结果,可以以红外辐射的方式由绝缘部高效率地释放电子部件通过导体部传到绝缘部的热量。因此,无需额外安装散热片等的散热部件,就可以提高电子部件的散热效率。
(第2实施方式)
参照图5,说明本发明的第2实施方式。
在第1实施方式中,在安装组件的母板用衬底上,形成用于增大散热效果的红外线放射性的绝缘部。但本实施方式与第1实施方式的主要差别在于,在可在母板用衬底上组装的插入用基板上,形成与第1实施方式相同的红外线放射性的绝缘部,并在插入用基板的整个表面上形成热放射用的绝缘部,以覆盖电子部件或构件的外表面。另外,用相同的附图标记分别表示与第1实施方式中说明的结构元件相同的结构元件,并省略其具体说明(下面说明的实施方式也一样)。
以MCM(多芯片模块)用的基板或衬底作为组件的插入用基板的例子说明本实施方式。例如,在1片高密度基板上安装多个组件及其周边部件等,并将它们模块化,由此得到MCM。另外,除了上述部件外,在MCM用的基板上还包含具有其上安装裸芯片的结构的部件。
具体而言,如图5所示,在MCM用基板70上形成用作闪存等的构件或构成部分的多个WCSP。另外,由于已在第1实施方式中说明了WCSP的结构,这里就不再重复说明。
在本实施方式所用的MCM用基板70中,在玻璃环氧基材料72的表面和里面,即第1主表面72a和第2主表面72b上,通过构图形成第2导体部77。
在MCM用基板70的基材72中形成贯通基材72的表面和里面(72a和72b)的贯通孔72c。在贯通孔的内壁面72d上形成用作热通道部分并兼作导体布线的第1导体部76。另外,第1导体部76形成为与第1主表面和第2主表面(72a和72b)上的对应的第2导体部77保持连续。
然后,在贯通孔72c内的第1导体部76上,形成热放射率比第1导体部76高的第1绝缘部75。在这里,也与第1实施方式相同的方式,第1绝缘部75构成为,充满由贯通孔72c的内壁面上的第1导体部76限定的中空部分内,即埋入其中。在第2主表面72b上形成热放射率比第1导体部76高的第2绝缘部78,并在第2主表面72b上形成热放射率比第1导体部76高的第3绝缘部79且在其间夹着对应的第2导体部77。第2和第3绝缘部形成为,它们与第1绝缘部75保持连续。
在本结构例中,在MCM用基板70的第2主表面72a的整个区域上形成覆盖电子部件30的热放射用的第4绝缘部74。
并且,在本实施方式中,在MCM用基板70的第2主表面72b侧,形成用作第2突起状导体部的焊球80,可在其上可安装MCM用基板70的母板用基板或衬底88上安装该焊球80。
根据本结构,焊球80通过在MCM用基板70的主表面72b上设置的第2导体部77、设置在MCM用基板70的贯通孔(未示出)内并与第2导体部77电连接的第1导体部(未示出)和设置在第1主表面72a上并与第1导体部电连接的第2导体部77,与对应的焊球39连接。
与第1实施方式相同,这里所用的第1绝缘部、第2绝缘部和第3绝缘部(75、78、79)的材料也优选使用例如,含有陶瓷的涂料。这是因为含有陶瓷的涂料具有热传导性并在大多数情况下具有90%以上的高的热放射率,可以实现高效率的热放射。具体而言,可以使用以Al2O3为主要成分的氧化铝陶瓷等。例如,可以任意适当地使用含有特开平10-279845号公报中记载的陶瓷的涂料。可以使用为提高热放射性而添加黑色颜料的陶瓷等。
上述说明清楚地表明,根据本实施方式,可以得到与第1实施方式相同的效果。
并且,在本实施方式中,具有这种热放射效果的基板可以适用于诸如可以在其上安装其它衬底的MCM用基板等的插入用基板。
并且,根据本实施方式,在插入用基板70的整个表面上形成覆盖电子部件的热放射用的绝缘部。结果,可以实现向外部的较高的热放射效率。
(第3实施方式)
参照图6说明本实施方式的第3实施方式。
本实施方式与第1实施方式的主要区别在于,主要在电子部件侧实施用于增大散热效果的加工。
如图6所示,主要特征在于,根据本实施方式的电子部件40包括用于将由电子部件40产生的热高效率地传送到其上安装该电子部件40的衬底或基板60的辅助导体部(以下称“金属支撑部”)。另外,对于金属支撑部45,可以任意适当选择铜等的热传导性优良的材料。
本实施方式将举例说明这样一种情况,即,电子部件40为具有用作衬底安装用的突起状导体部的焊球39的WCSP,并且衬底60为印刷布线板。
在本实施方式中,第1特征在于,如图6所示,金属支撑部45从WCSP40的没有形成焊球39的表面上,延伸到衬底的主表面60a,并且其延伸方向上的金属支撑部45的长度等于与衬底的主表面60a接触的长度。
另外,在本实施方式中所用的金属支撑部45的延伸方向上,金属支撑部45的端部具有与WCSP40不相反的方向,即沿远离WCSP外侧的方向弯曲的形状。但是,其端部的形状并不限于这种形状。其端部可以具有与衬底的主表面60a接触的部分。因此,金属支撑部45沿其延伸方向的长度可以为这样一种长度,即,使得金属支撑部45贯通衬底60的主表面60a并埋入衬底60中。可以根据目的和设计任意适当地选择各种形状(将在下面对其进行详述)。
此时,在设置金属支撑部45时,使得其覆盖WCSP40的表面中的构成半导体芯片32的硅(Si)衬底32的露出面上的广阔区域。这是因为,从包含作为发热源的电路元件的硅表面产生的热可以高效率地传到绝缘部47和衬底60。
由于设置了导热性优良的金属支撑部,在WCSP40的里面(即半导体芯片的里面32b)和侧面(即半导体芯片的侧面32c)中的热迅速地传到绝缘部47,甚至进一步迅速地传到衬底60。即,由于可以增强WCSP40和绝缘部47之间以及WCSP40和衬底60之间的传热路径,所以来自WCSP40的热可以可靠地传到衬底60。
并且,在本实施方式中,第2特征在于,在金属支撑部45上形成红外线放射性的绝缘部47。
在本结构例中,红外线放射性的绝缘部47覆盖包含金属支撑部45上面的WCSP40的整个表面,并形成于衬底60的主表面60a上。可以以一定的膜厚在金属支撑部47上形成绝缘部47。但是,在这种方式中,由于在包含金属支撑部45上面的广阔区域中设置该绝缘部,所以散热的面积较大,从而可以进一步增大散热效果。
与第1实施方式相同,本实施方式中所用的绝缘部47的材料也优选使用例如含有陶瓷的涂料。这是因为含有陶瓷的涂料具有热传导性并在大多数情况下具有90%以上的高的热放射率,可以实现高效率的热放射。具体而言,可以使用以Al2O3为主要成分的氧化铝陶瓷等。例如,可以任意适当地使用含有特开平10-279845号公报中记载的陶瓷的涂料。可以使用为提高热放射性而添加黑色颜料的陶瓷等。
可以通过下述方法形成该绝缘部47,即,通过喷涂法等从衬底的主表面60a侧向设定的区域涂敷液态的红外线放射性的绝缘体涂料,然后对其进行热硬化。
因此,由WCSP40产生并通过金属支撑部45可靠地传到衬底60的热,可以通过绝缘部47以高热放射率转换为红外线并向外部放出,所以可以增大散热效果。
下面,参照图7说明表示金属支撑部45的形状的各具体例子。图7(A)~图7(C)的下段是沿图6中的箭头P观察时图6中所示的结构的示意断面图。其上段是对应于下段的金属支撑部45的展开图。这里,图中省略了红外线放射性的绝缘部47。为了将下面说明的金属支撑部45固定到WCSP40上,可以采用在设定温度下加热成形的金属支撑部45并将其焊接到WCSP40上的任意适当方法。
图7(A)中所示的金属支撑部451具有覆盖WCSP40的整个表面的形状。虽然这种形状可能会产生应力集中,但仍可以将由硅表面产生的热可靠地传到对应的衬底60侧。另外,可以通过蚀刻处理等方法形成这种形状。
图7(B)中所示的金属支撑部452与图7(A)中所示的金属支撑部451的不同点在于,它具有覆盖半导体芯片32的整个里面32b的形状。这种形状使得可以将由构成半导体芯片的硅衬底的表面产生的热高效率地传到对应的衬底60。另外,可以通过蚀刻处理等方法形成这种形状。
图7(C)中所示的金属支撑部453具有以网格状覆盖WCSP40的里面和侧面的形状。由于形成了从衬底的主表面60a延伸到WCSP40的缝隙49,因此缓和了由于热膨胀系数的差异而在衬底60和WCSP40之间的界面中产生应力集中。由于可以通过采用金属模等比较容易地形成含有网格图案的平板或板状铜板,所以制造成本很低。
下面,参照图8,说明金属支撑部45(451、452、453(参照图7))的各端部,即与衬底的主表面60a连接的各端部的形状的具体例子。
在图8(A)中,在金属支撑部45的对应端部上形成穿透衬底的主表面60a并埋入衬底60中的连接销65。由于提供了这种连接销65,可以防止由于外部冲击而使安装在衬底60上的WCSP40出现位置偏移,并使其保持稳定的安装状态。例如,此时,可以将由铜另外形成的连接销焊接到平板状铜板的端部(例如,图7(A)中Q表示的位置)上以使其与铜板保持垂直,由此形成金属支撑部。然后,通过将连接销65嵌入由钻孔等形成的衬底60的细孔中,固定该连接销65。
图8(B)与图8(A)的区别在于,金属支撑部45的端部本身是连接销67。在这种情况下,由于不需要焊接连接销,所以其制造成本很低。可以在加工平板状的铜板前考虑嵌入衬底60中的作为连接销的位置,由此制作此时的支撑部。另外,与图8(A)相同,可以适当地保持稳定的安装状态。
在图8(C)中,沿与WCSP40的相反的方向弯曲金属支撑部45的端部。因此,与在其中嵌入作为导电体的连接销的上述结构相比,本实施方式的优点在于,不会由于设置连接销而抑制布线设计的自由度。
并且,红外线放射性的绝缘部和金属支撑部的形状不限于上述形状,可以根据目的和设计将其制成各种形状。
上述说明清楚地表明,根据本实施方式,通过设置金属支撑部而增强电子部件与衬底之间的传热路径,所以可以将由电子部件产生的热可靠地传到衬底。
结果,可以通过红外线放射性的绝缘部47高效率地将可靠地传送到衬底侧的热转换为红外线,从而可以增大散热效果。
上面已指出,本发明并不仅限于上述实施方式。因此,在实施本发明时,可以任意适当地对上述各种条件进行组合。
虽然参照示例性的实施方式对本发明进行了说明,但不应将这些说明理解为限定。本领域中的技术人员很容易理解,可以参照以上说明对本发明的示例性实施方式以及其它实施方式进行各种修改。因此,可以认为,所附的权利要求书可以覆盖所有的落入本发明的保护范围的修改或实施方式。

Claims (16)

1.一种电子部件安装用衬底,包括:
具有第1主表面、与该第1主表面对置的第2主表面、及贯通该第1主表面和第2主表面的贯通孔的基体;
在所述贯通孔的内壁面上形成的第1导体部;以及
在所述第1导体部上形成、且热放射率比所述第1导体部高的第1绝缘部。
2.根据权利要求1的电子部件安装用衬底,其特征在于,
所述第1绝缘部填满所述贯通孔内。
3.根据权利要求1的电子部件安装用衬底,进一步包括:
在所述第1主表面和第2主表面这两者或两者之一上形成、且热放射率比所述第1导体部高的第2绝缘部。
4.根据权利要求3的电子部件安装用衬底,进一步包含:
在所述第1主表面和第2主表面上这两者或两者之一上形成的与所述第1导体部连接的第2导体部;以及
在对应的所述第2导体部上形成、且热放射率比所述第1导体部和第2导体部高的第3绝缘部。
5.根据权利要求4的电子部件安装用衬底,其特征在于,在与安装电子部件的主表面相反的主表面上形成所述第2和第3绝缘部,并且以连续的方式形成所述第1绝缘部、第2绝缘部和第3绝缘部。
6.根据权利要求1的电子部件安装用衬底,其特征在于,所述第1绝缘部含有陶瓷。
7.根据权利要求6的电子部件安装用衬底,其特征在于,所述陶瓷含有作为主要成分的Al2O3
8.一种半导体器件,包括:
具有第1主表面、与该第1主表面对置的第2主表面、及贯通该第1主表面和第2主表面的贯通孔的基体;
在所述贯通孔的内壁面上形成的第1导体部;
在所述第1主表面和第2主表面上形成的与所述第1导体部连接的第2导体部;
安装在所述第1主表面上的电子部件,该电子部件与在所述第1主表面上形成的所述第2导体部电连接;
在所述第1导体部上形成、且热放射率比所述第1导体部高的第1绝缘部;以及
在设置于所述第2主表面上的所述第2导体部上形成的外部端子。
9.根据权利要求8的半导体器件,进一步包括:
在所述第1主表面上形成为覆盖所述电子部件的表面、且热放射率比所述第1导体部和第2导体部高的第4绝缘部。
10.根据权利要求8的半导体器件,进一步包括:
在所述第2主表面上形成、热放射率比所述第1导体部和第2导体部高的第2绝缘部。
11.根据权利要求8的半导体器件,进一步包括:
在所述第2主表面上的所述第2导体部上形成、热放射率比所述第1导体部和第2导体部高的第3绝缘部。
12.根据权利要求8的半导体器件,其特征在于,
所述电子部件具有与所述第2导体部电连接的突起状导体部。
13.根据权利要求12的半导体器件,其特征在于,所述电子部件是具有电路元件的半导体芯片。
14.根据权利要求12的半导体器件,其特征在于,所述电子部件是包含具有电路元件的半导体芯片、且具有与所述半导体芯片相同的外形尺寸的半导体组件。
15.根据权利要求8的半导体器件,其特征在于,所述第1绝缘部含有陶瓷。
16.根据权利要求15的半导体器件,其特征在于,所述陶瓷含有作为主要成分的Al2O3
CNB2004100619342A 2004-02-12 2004-06-29 电子部件安装用衬底和半导体器件 Expired - Fee Related CN100459110C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP034709/2004 2004-02-12
JP2004034709A JP3804803B2 (ja) 2004-02-12 2004-02-12 電子部品搭載用基板及び半導体装置

Publications (2)

Publication Number Publication Date
CN1655348A CN1655348A (zh) 2005-08-17
CN100459110C true CN100459110C (zh) 2009-02-04

Family

ID=34836186

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB2004100619342A Expired - Fee Related CN100459110C (zh) 2004-02-12 2004-06-29 电子部件安装用衬底和半导体器件

Country Status (5)

Country Link
US (1) US6936769B1 (zh)
JP (1) JP3804803B2 (zh)
KR (1) KR101128308B1 (zh)
CN (1) CN100459110C (zh)
TW (1) TWI326482B (zh)

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006310530A (ja) * 2005-04-28 2006-11-09 Sanyo Electric Co Ltd 回路装置およびその製造方法
US20080205057A1 (en) * 2007-02-23 2008-08-28 Frontend Analog And Digital Technology Corporation Light source device assembly
WO2008129831A1 (ja) * 2007-03-30 2008-10-30 Panasonic Corporation 配線基板
US8604435B2 (en) * 2009-02-26 2013-12-10 Texas Instruments Incorporated Infrared sensor structure and method
JP2012023283A (ja) * 2010-07-16 2012-02-02 Siix Corp 放熱基板およびその製造方法
US20120286416A1 (en) * 2011-05-11 2012-11-15 Tessera Research Llc Semiconductor chip package assembly and method for making same
CN102800585B (zh) * 2012-07-09 2015-09-09 厦门飞德利照明科技有限公司 一种发光二极管的电铸制造方法
US9706639B2 (en) * 2015-06-18 2017-07-11 Samsung Electro-Mechanics Co., Ltd. Circuit board and method of manufacturing the same
CN108293295B (zh) * 2015-10-01 2020-09-04 奥特斯奥地利科技与系统技术有限公司 用于发热电子部件的承载和散热的电子部件载体
US10420255B2 (en) * 2016-09-14 2019-09-17 Jtekt Corporation Electronic control device
WO2019102601A1 (ja) * 2017-11-27 2019-05-31 三菱電機株式会社 半導体装置
DE102018101264A1 (de) * 2018-01-22 2019-07-25 HELLA GmbH & Co. KGaA Leiterplatten- Kühlkörper- Aufbau und Verfahren hierzu
JP7406973B2 (ja) * 2019-12-11 2023-12-28 ローム株式会社 半導体装置

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61137349A (ja) * 1984-12-10 1986-06-25 Toshiba Corp 半導体装置
US5747877A (en) * 1994-11-09 1998-05-05 International Business Machines Corporation Semiconductor chip package with enhanced thermal conductivity
US6555762B2 (en) * 1999-07-01 2003-04-29 International Business Machines Corporation Electronic package having substrate with electrically conductive through holes filled with polymer and conductive composition

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2982713B2 (ja) 1996-10-23 1999-11-29 日本電気株式会社 半導体素子の放熱構造
WO1998027798A1 (fr) * 1996-12-19 1998-06-25 Ibiden Co., Ltd. Carte a circuit imprime et procede de fabrication
JP3633252B2 (ja) * 1997-01-10 2005-03-30 イビデン株式会社 プリント配線板及びその製造方法
JPH10279845A (ja) 1997-03-31 1998-10-20 Nippon Paint Co Ltd 遠赤外線輻射塗料
JPH1167998A (ja) 1997-08-19 1999-03-09 Matsushita Electric Ind Co Ltd Cspとbgaと半導体装置
KR100660830B1 (ko) * 2001-02-13 2006-12-26 삼성전자주식회사 반도체 소자의 스토리지 전극 형성방법
JP4923336B2 (ja) * 2001-04-10 2012-04-25 日本電気株式会社 回路基板及び該回路基板を用いた電子機器
TW579665B (en) * 2003-04-23 2004-03-11 Via Tech Inc Vertical routing structure

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61137349A (ja) * 1984-12-10 1986-06-25 Toshiba Corp 半導体装置
US5747877A (en) * 1994-11-09 1998-05-05 International Business Machines Corporation Semiconductor chip package with enhanced thermal conductivity
US6555762B2 (en) * 1999-07-01 2003-04-29 International Business Machines Corporation Electronic package having substrate with electrically conductive through holes filled with polymer and conductive composition

Also Published As

Publication number Publication date
JP3804803B2 (ja) 2006-08-02
US6936769B1 (en) 2005-08-30
US20050178574A1 (en) 2005-08-18
TWI326482B (en) 2010-06-21
KR101128308B1 (ko) 2012-03-26
CN1655348A (zh) 2005-08-17
KR20050081829A (ko) 2005-08-19
JP2005228860A (ja) 2005-08-25
TW200527617A (en) 2005-08-16

Similar Documents

Publication Publication Date Title
US7508061B2 (en) Three-dimensional semiconductor module having multi-sided ground block
CN100459110C (zh) 电子部件安装用衬底和半导体器件
US6034427A (en) Ball grid array structure and method for packaging an integrated circuit chip
US5767575A (en) Ball grid array structure and method for packaging an integrated circuit chip
US5519936A (en) Method of making an electronic package with a thermally conductive support member having a thin circuitized substrate and semiconductor device bonded thereto
CN101159254B (zh) 半导体装置
US6816385B1 (en) Compliant laminate connector
JPH0923076A (ja) 熱放散増強のための多熱導伝路とパッケージ統合性及び信頼性向上のための縁の周りを囲むキャップからなる集積回路パッケージ
GB2344463A (en) Mounting a ball grid array device on a printed circuit board
US6690188B2 (en) Method of testing a semiconductor device
CN1979836A (zh) 半导体装置以及使用该半导体装置的电子控制装置
JPS59207645A (ja) 半導体装置およびリ−ドフレ−ム
CN100356537C (zh) 半导体装置的制造方法
US6320136B1 (en) Layered printed-circuit-board and module using the same
US6437430B2 (en) Semiconductor apparatus and frame used for fabricating the same
JP4043493B2 (ja) 半導体装置
JP2007096035A (ja) 回路装置および回路実装体
JPH09321188A (ja) 半導体装置及びその実装方法
JP2885202B2 (ja) 半導体パッケージ用検査治具
JPH10150065A (ja) チップサイズパッケージ
JPH07297236A (ja) 半導体素子実装用フィルムと半導体素子実装構造
JP3055486B2 (ja) ソケット
KR200158388Y1 (ko) 비지에이형 반도체 패키지
JPH11289031A (ja) 半導体装置及びその製造方法
JPH0897354A (ja) 混成集積回路装置

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
ASS Succession or assignment of patent right

Owner name: OKI SEMICONDUCTOR CO., LTD.

Free format text: FORMER OWNER: OKI ELECTRIC INDUSTRY CO., LTD.

Effective date: 20131211

C41 Transfer of patent application or patent right or utility model
C56 Change in the name or address of the patentee
CP01 Change in the name or title of a patent holder

Address after: Tokyo, Japan

Patentee after: LAPIS SEMICONDUCTOR Co.,Ltd.

Address before: Tokyo, Japan

Patentee before: Oki Semiconductor Co.,Ltd.

CP02 Change in the address of a patent holder

Address after: yokohama

Patentee after: LAPIS SEMICONDUCTOR Co.,Ltd.

Address before: Tokyo, Japan

Patentee before: LAPIS SEMICONDUCTOR Co.,Ltd.

TR01 Transfer of patent right

Effective date of registration: 20131211

Address after: Tokyo, Japan

Patentee after: Oki Semiconductor Co.,Ltd.

Address before: Tokyo, Japan

Patentee before: Oki Electric Industry Co.,Ltd.

CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20090204

Termination date: 20210629

CF01 Termination of patent right due to non-payment of annual fee