Die Erfindung bezieht sich auf ein Halbleiter-Bauelement, welches für die Fertigung von Uhren verwendet wird. Im speziellen bezieht sich die Erfindung auf einen stabilisierten Feldeffekt-Transistor mit einer isolierenden Substrat-Trägerschicht sowie auf ein Verfahren zu dessen Herstellung.
Es haben sich bei bekannten Feldeffekt-Transistoren (FET), insbesondere bei bestimmten SOS (silicon-on-sapphire)/ ,FETs nachteiligerweise Instabilitäten bemerkbar gemacht, wie ein übermässiger Leckstrom bei Null-Torspannung. Derartige Instabilitäten wurden speziell dann festgestellt, nachdem ein derartiger FET bei Temperaturen oberhalb etwa 150"C betrieben wurde und zwar traten diese Erscheinungen vor allem bei N-Kanal SOS/FETs häufiger zutage. Die bekannten N-Kanal SOS/FETs zeigten ferner eine verfrühte Einschaltung, verbunden mit relativ hohen Source-Drain-Leckströmen.
Das erfindungsgemässe ausgebildete Halbleiter-Bauelement weist insbesondere die vorgenannten Nachteile nicht auf, es umfasst im einzelnen eine Substrat-Trägerschicht aus elektrisch isolierendem Material, eine auf diesem Substrat aufge hrachte Mesa aus einkristallinem Halbleitermaterial, wobei diese Mesa von dem Substrat ausgehend schräg geneigt verlaufende Seitenflächen aufweist, ferner Anordnungen zur Umgrenzung eines Feldeffekt-Transistors mit einem Kanalbereich, der sich zwischen zwei der genannten Seitenflächen erstreckt und ist erfindungsgemäss gekennzeichnet durch dotierte Randbereiche, welche in unmittelbarer Nachbarschaft der beiden Seitenflächen des Kanalbereiches liegen, wobei sowohl die Randbereiche als auch der Kanalbereich den gleichen Leitfähigkeitstyp besitzen,
und in den beiden Seitenflächen des Kanalbereiches mehr leitfähigkeitsumsteuernde Substanzen enthalten sind als in den verbleibenden Abschnitten dieses Kanalbereiches, wobei die leitfähigkeitsumsteuernden Substanzen vom gleichen Leitfähigkeitstyp sind wic diejenigen im Kanalbereich.
Da bei dem erfindungsgemäss ausgebildeten Halbleiter Bauelement in denjenigen Randbereichen des Kanalbereiches, die in unmittelbarer Nachbarschaft der einander gegenüberliegenden Seitenflächen liegen, aufgrund der selektiven Dotierung mehr leitfähigkeitsumsteuernde Substanzen enthalten sind, als in den verbleibenden Abschnitten des Kanalbereiches, kann die Schwellspannung in diesen dotierten Bereichen vorteilhafterweise ansteigen und die Leckströme können abgesenkt werden.
Gemäss einer weitercn Ausführungsform umfasst das Bauelement einen N-Kanal FET, bei welchem die aus Silizium bestehende Mesa einen Kanalbereich zwischen zwei gegenüberliegenden Seitenflächen aufweist. Hierbei sind diejenigen Randbereiche im Kanalbereich, welche in unmittelbarer Nachbarschaft der gegenüberliegenden Seitenflächen liegen, mit eincr p-lcitenden Dotierungssubstanz bei einer Ladungsträgerkonzentration von mindestens 5 x 10'6cm-3 dotiert.
Nachstehend werden Ausführungsbeispiele der Erfindung sowie ein Herstellungsverfahren des erfindungsgemässen Halbleiter-Bauelementes anhand von Zeichnungen näher beschrieben. Es zeigen:
Fig. 1 eine perspektivische Teilansicht eines Schnittes durch einen SOS/FET nach den Merkmalen der Erfindung längs der Linie 1-1 in Fig. 2,
Fig. 2 einen vertikalen Teilschnitt durch den in Fig. Idarge- stellten Bauteil längs der dort eingezeichneten Linien 2-2,
Fig. 3 bis 9 schematische Ansichten verschiedener Phasen der Fertigung eines Halbleiter-Bauelementes nach einem Verfahren mit den Merkmalen der Erfindung.
Gemäss den Fig. 1 und 2 besteht ein FET 10 aus einem Substrat 12 aus elektrischem Isolierstoff wie beispielsweise Saphir oder Spinell. Eine Insel bzw. eine Mesa 14 aus einer Schicht halbleitendem Materials, wie z. B. p-leitendes Silizium, Gcrmanium oder Gallium-Arsenid. ist auf einer gleichförmigen glatten Oberfläche 16 des isolierenden Substrates 12 epi taxial abgelagert. Die Mesa 14 umfasst zwei im Abstand zu einander liegende N+-leitende Source- und Drain-Bereiche 18 bzw. 20, die voneinander durch einen p-leitenden Kanal-Bcreich 22 getrennt sind.
Während des Betriebes des FET 10 mit stromsteigernder Steuerung (enhancement mode) wird an der vom Substrat 12 abgewandt liegenden (oberen ) Oberfläche 25 des Kanal-Bereiches 22, im Abschnitt 23 innerhalb dieses Kanal-Bereiches, ein N-leitender Kanal ausgebildet. Der Kanal-Bereich 22 ist von einer Schicht 24 abgedeckt, die aus elektrisch nichtleitendem Material wie z. B. Silizium-Dioxid oder Silizium-Nitrid besteht. Diese Isolierschicht 24 ist auf den Kanal-Bereich 22 abgestimmt und arbeitet als ein Gate-Isolator. Eine Gate-Elektrodc 27 aus dotiertem (Phosphor)-Polysilizium ist auf der Isolierschicht 24 angebracht und ebenfalls auf den Kanal-Bereich 22 ausgerichtet.
Ferner ist sowohl über den Sour CC- und Drain-Bereichen 18 und 20 als auch über die Gate-Elektrode 27 eine weitere Isolierlage 29 aufgelegt, die z. B. aus Silizium-Dioxid bestehen kann. In dieser Isolierlagc 29 sind oberhalb der Source- und Drain-Bereiche 18 und 20 bzw. auch oberhalb der Gate-Elektrode 27 drei Ausschnitte oder Öffnungen 26, 28 und 31 ausgebildet, in welchen auf herkömmliche Weise Anschlussmittel für einen elektrischen Kontakt zu diesen genannten Bereichen 18 und 20 und zur Gate-Elektrode 27 eingesetzt werden können.
Ein entscheidend wichtiges Merkmal des FET 10 besteht in der selektiven Dotierung der Randbereiche 32. 33. 34 und 35, die in unmittelbarer Nachbarschaft der schräg vcrlaufenden Ränder oder Seitenflächen 36 37, 38 und 39 des FET 10 liegen.
Die Seitenflächen 36 bis 39 der Halbleiter-Mesa 14 erstrecken sich schräg von der Oberfläche 16 des isolierenden Substrates 12; und die selektive Dotierung der Randbereiche 32 bis 35, die in der Nähe der schräg verlaufenden Seitenflächen 26 bis 39 liegen, wird bevorzugterweisc durch eine lon Einpflanzung vorgenommen. Es wäre jedoch auch möglich, die selektive Dotierung der Randbereiche 32 bis 35 nach einer anderen herkömmlichen Dotiermethode vorzunehmen. Wenn beispielsweise die Source- und Drain-Bereiche 18 und 20 des FET 10 eine Elektronen-Leitfähigkeit besitzen, wird die selektive Dotierung der Randbereiche 32 bis 35 mit leitfähigkeitsumsteuernden Substanzen des entgegengesetzten Leitfähigkeitstyps vorgenommen. also mit einer Löcher-Leitfähigkeit.
Die anfängliche Ladungsträgerkonzentration in der Halblei ter-Mesa 14 kann oberhalb 10t4 cm-3 liegen.
Bei einer bevorzugten Ausführungsform.. bei welcher der FET 10 als SOS/FET ausgeführt ist, sollte die Ladungsträgerkonzentration in den selektiv dotierten Randbereichen 33 und 35 im Kanal-Bereich 32 zumindest oberhalb 5 x 10'6com¯3 liegen. Auch erfolgt die selektive Dotierung der Randbereiche 32 bis 35 stets mit einer Dotierungssubstanz, die einen entgegengesetzten Leitfähigkeitstyp zu demjenigen, mit welchem die Source- und Drain-Bereiche 18 und 20 des FET 10 dotiert sind, besitzt.
Die Struktur des beschriebenen stabilisierten Feldeffekt Transistors wird noch deutlicher anhand der nachstehenden Beschreibung seines Herstellungsverfahrens hervorgehoben:
In Fig. 3 ist ein isolierendes Substrat 12, beispielsweise aus einem Einkristall-Saphir, dargestellt. der eine obere Oberfläche 16 besitzt, die poliert ist und die vorzugsweise im wesentlichen parallel zu den [1102] - kristallographischen Ebenen des Substrates 12 verläuft.
Eine Halbleiter-Schicht 14a z. B. aus p-leitendem Einkristall-Silizium ist auf der Oberfläche 16 durch Pyrolyse von Silan bei etwa 960"C C in H2 epitaxial gewachsen und weist bei diesem Beispiel eine [100] -Oberfläche auf. Die Halhlciter- schicht 14a hat eine Dicke von etwa lu und eine Ladungsträ gerkonzentration etwa zwischen 10l5cm-3 und 1016cm-3.
Auf der Halbleiterschicht 14a ist eine Isolierlage 24a aus Silizium-Dioxid oder irgend einem anderen, gegenüber Ätzungen widerstandsfähigen und gegenüber leitfähigkeitsumsteuernden Substanzen undurchdringlichem Material abgelagert, welche eine Dicke etwa zwischen 1000 A und 2000 A haben kann. Die Isolierlage 24a kann nach herkömmlichen Methoden abgelagert werden, wie z. B. durch ein Aufwachsen der Lage 24a beispielsweise durch Oxydation der Halbleiterschicht
14a bei 900"C C in Dampf, oder bei 940" C in angefeuchtetem Sauerstoff.
Ein Teil der Isolierlage 24a gemäss Fig. 3 wird unter Anwendung von photolithographischen Techniken und durch Ätzung mit einer gepufferten Fluorwasserstoffsäure (HF)-Lösung abgetragen, so dass der verbleibende Teil, die Isolierlage 24b gemäss Fig. 4 stehenbleibt. Diese Isolierlage 24b stellt eine gegenüber Ätzungen widerstandsfähige und gegenüber leitfähigkeitsumsteuernden Substanzen undurchdringliche Schablone zur scharfen Abgrenzung der Mesa 14 aus Halbleitermaterial dar, was allgemein bekannt ist. Die Mesa 14 kann ausgeformt werden, indem sie beispielsweise mit einer heissen n-propanol Kaliumhydroxid-(KOHj- Ätzlösung abgeätzt wird.
Die Mesa 14 weist schräg verlaufende Randflächen oder seitliche Oberflächen 36 bis 39 auf, von denen in Fig. 4 lediglich die Seitenflächen 36 und 38 sichtbar sind, während die Seitcnflächen 37 und 39 in Fig. 2 dargestellt sind. Die selektive Dotierung der Halbleiter-Mesa 14 kann vorzugsweise durch eine lon-Einpflanzung von Dotierungssubstanz-Atomen erfolgen, um selektiv dotierte Randbereiche 32 bis 35, wie dies in Fig. 5 gezeigt ist zu erhalten.
Ein optimaler Kompromiss zwischen Stabilität und der randseitigen Durchbruchspannung für einen N-Kanal FET des beschriebenen Typs wird durch eine vertikale Einbringung von Bor-tonen von zwischen 1 und 2 x 10'3cm-2, die bei 150 KeV in die Mesa eingepflanzt werden, erreicht. Dic in die Randbereiche 32 bis 35 eingepflanzte Dotierungssubstanz-Ladungsträger sind von einem entgegengesetzten Lcitfähigkeitstyp (p-leitend) wie diejenigen der N+Source- und Drain-Bereiche 18 und 20 und sie erstrecken sich von den Seitenflächen 36 bis 39 über eine Strecke von etwa lXt oder weniger, wie dies in Fig. 5 dargestellt ist.
Damit ein stabilisierter FET geschaffen wird, ist es von erheblicher Wichtigkeit, dass die dotierten Randbereiche 33 und 35, die in unmittelbarer Nachbarschaft der einander gegen überliegenden seitlichen Oberflächen 37 und 39 liegen, selektiv doticrt sind. Dic ansonsten noch erfolgendc selektive Dotierung der Seitenflächen der Source- und Drain-Bereiche 18 und 20 beeinflusst die Arbeitsweise des FET hingegen nicht erheblich, sie wird jedoch zugelassen, da ansonsten gesonderte Verfahrensschritte erforderlich würden, um die selektive Dotierung dieser genannten Bereiche zu eliminieren.
Mit der selektiven Dotierung sämtlicher Randbereiche 32 bis 35 wird jedoch ein fertigungstechnischer Vorteil erreicht, da nach der Dotierung noch bestimmt werden kann, in welcher Richtung der FET an der Mesa 14 aufgebracht werden soll.
Nach dem selektiven Dotieren der Randbereiche 32 bis 35 kann der stabilisierte FET entweder mit einem dotierten Polysilizium-Gate oder mit einem Metall-Gate gefertigt werden.
Um den FET 10 mit einer dotierten Polysilizium Gate-Elektrode zu fertigen, wie dies in Fig. 1 dargestellt ist, ist die Gate-Elektrode 27 aus dotiertem Polysilizium über der Silizium-Dioxid-Lage 24b (Fig. 4) aufgedampft und derart mittels bekannter Verfahren, wie das der Photolithographie-Technik abgegrenzt, dass sie auf den Kanal-Bereich ausgerichtet ist, wobei Bereiche der Silizium-Dioxid-Lage 24b ebenfalls weggeätzt sind, um die Gate-Isolierlage 24 gemäss Fig. 6 auszubilden.
Unter Verwendung der Gate-Elektrode 27 als eine gegenüber Ätzungen widerstandsfähige Maske können die N +Source- und Drain-Bereiche 18 und 20 durch Einleitung von n-leitender Dotierungssubstanz ausgebildet werden, wie dies ebenfalls in Fig. 6 gezeigt ist. Die N+Source- und Drain-Bereiche 18 und 20 können durch das Einleiten von z. B. Phosphor in die Mesa 14 ausgebildet werden, und zwar entweder beispielsweise durch Behandlung in einem Diffusionsofen oder durch eine Ion-Einpflanzung oder auch über eine Oxid-Dotierung und dergleichen. Während dieser Behandlung kann auch gleichzeitig die Gate-Elektrode 27 aus dotiertem Polysilizium zur Erhöhrung ihrer Leitfähigkeit dotiert werden.
Nachdem die Source- und Drain-Bereiche 18 und 20 ausgebildet sind, werden die Mesa 14 und die Gate-Elektrode 27 mit der Isolierschicht 29 aus Silizium-Dioxid abgedeckt, wie dies in Fig. 7 gezeigt ist. Danach werden Öffnungen 26, 28 und 31, welche zur Aufnahme elektrischer Kontakte 40, 42 und 44 für die Source- und Drain-Bereiche 18 und 20 und für die Gate-Elektrode 27 dienen, in die Isolierschicht 29 mittels ei nes photolithographischen Verfahrens eingearbeitet, wie dies ebenfalls in Fig. 7 dargestellt ist. Die Kontakte 40, 42 und 44 können, wie dies bei Fertigung von Halbleiter-Bauelementen üblich ist, auch mittels photolithographischer Methoden hergestellt werden.
Wenn ein FET mit einem Metall-Gate hergestellt werden soll, wird zunächst die Isolierlage 24b (Fig. 4) entfernt, dann werden die N+Source- und Drain-Bereiche 18a und 20a und der Kanal-Bereich 22a nach einer herkömmlichen photolithographischen Fertigungsmethode ausgebildet, wie durch eine Diffusion einer geeigneten Dotierungssubstanz (Phosphor) in die Mesa 14 aus einer gasförmigen oder dotierten Oxid-Quelle oder durch lon-Einpflanzung, wie dies in Fig. 8 gezeigt ist. Die Mesa 14 wird nun oxydiert, damit sich eine Isolierschicht 24c (Fig. 9) ausbildet. Dabei werden oberhalb der Source- und Drain-Bereiche 18a und 20a Öffnungen 46 und 48 ausgespart, in welche elektrische Kontaktelemente 50 und 52 (Fig. 9) für die genannten Bereiche eingesetzt werden.
Eine Ausformung einer Metall-Gate-Elektrode 54 und die Anbringung der elektrischen Kontakte 50 und 52 an den Source- und Drain-Bereichen 18a und 20a (über die Öffnungen 46 bzw.
48) erfolgt über eine Aufdampfung von Metall wie Aluminium, welches danach wiederum mittels photolithographischen Verfahrens entsprechend der Darstellung in Fig. 9 in seinen Ahmessungen begrenzt werden kann. Die Dicke der Gate-Elektrode 54 aus Aluminium kann etwa 14 000 Ä betragen.
Gegenüber den herkömmlichen Feldeffekt-Transistoren besitzen die nach dem vorstehend beschriebenen Verfahren behandelten FETs, bei welchen die dotierten Randbereiche 32 bis 35, die in unmittelbarer Nachbarschaft der Seitenflächen 36 bis 39 der Mesa 14 liegen, einen vergleichsweise niedrigen Source-Drain-Leckstrom im Null-Vorspannungszustand. Daraus ergibt sich, dass durch eine selektive Dotierung der Randbereiche 32 bis 35 eine Veränderung der physikalischen und chemischen Eigenschaften dieser Bereiche erreicht wird. Versuche haben ergeben dass die auf die beschriebene Weise hergestellten stabilisierten FETs ein Leckstromniveau bei Null Vorspannung besitzen, welches zwei bis drei Grössenordnungen geringer ist als bei denjenigen Bauelementen ohne eine Randstabilisierung.
Der Umfang der selektiven Dotierung ist durch die geforderte oder tolerierte Durchbruchspannung des FETs begrenzt; jedoch ist es weiterhin möglich, die selektive Dotierung zu optimieren, so dass die Durchbruchspannung des FETs auf einem vorgegebenen Niveau unter gleichzeitiger Beibehaltung der durch die selektive Dotierung erzielten Vorteile erhalten wird.
Eine vorteilhafte Ladungsträgerkonzentration für die selektiv dotierten Randbereiche 32 bis 35 eines Ladungsträgertyps, der entgegengesetzt zu demjenigen der Source- und Drain-Bereiche ist, liegt etwa zwischen 5 x 10'6cm-3 und 1019cm-3
Obwohl das stabilisierte Halbleiter-Bauelement anhand von N-Kanal FETs beschrieben wurde, liegt es ebenso im Rahmen der Erfindung, in die Bereiche an den Seitenflächen der Mesa von P-Kanal-FETs-lonen von n-leitender Dotierungssubstanz einzupflanzen, um deren Stabilität bezüglich der Leckströme und der Schwellspannung zu erhöhen.