WO2023239182A1 - 박막 트랜지스터 구동 소자 및 이의 제조방법 - Google Patents

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WO2023239182A1
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insulating layer
channel
driving element
layer
channel layer
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PCT/KR2023/007876
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Inventor
이수연
이진규
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서울대학교산학협력단
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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film

Definitions

  • the present invention relates to a thin film transistor driving device and a manufacturing method thereof, and more specifically, to a thin film transistor in which changes in device characteristics due to diffusion of the n+ region from the source and drain electrodes can be suppressed even in a short channel with a short channel length. It relates to a driving element and its manufacturing method.
  • a driving element is a type of semiconductor element used to convert or amplify electrical signals and is used in various fields such as computers, communications, control, medical care, automobiles, and home appliances.
  • a thin film transistor is one of the core devices of an integrated circuit and is a device that drives a screen using a transistor formed of a thin film.
  • Thin film transistor driving elements are known as a technology that has started to be mainly used in liquid crystal displays, and are generally used to construct liquid crystal panels along with backlights to display colors.
  • thin film transistor driving elements are used in OLED and LCD displays used in large/small devices. This device has the advantages of low power consumption, high resolution and high contrast, and fast response speed.
  • TFT driving elements have the advantage of providing a better viewing angle compared to other types of liquid crystal displays. Element technologies for such TFT driving devices have continued to develop, and are now widely used in high-frequency signal amplifiers and optical communication receivers as well as most mobile devices.
  • the structure of a thin film transistor is generally the basic semiconductor material on which the thin film transistor is located. It consists of a substrate mainly using a silicon wafer, a gate electrode used to control the current, and a path for the current to flow into the area between the gate and the substrate. It consists of a channel controlled by a source electrode and a drain electrode, which are electrodes located on both sides of the channel and are responsible for the inflow and outflow of current.
  • Silicon is the most widely used semiconductor material for thin film transistors. Silicon is divided into amorphous silicon and polycrystalline silicon depending on the crystal form. Amorphous silicon has a simple manufacturing process, but has low charge mobility, which limits the manufacture of high-performance thin film transistors. Polycrystalline silicon has high charge mobility, but crystallizes silicon. There is a problem that manufacturing costs are high and the process is complicated because it requires several steps.
  • thin film transistors using oxide semiconductors which have higher electron mobility and higher on/off ratios than amorphous silicon, are cheaper than polycrystalline silicon, and have higher uniformity, are attracting attention. there is.
  • Oxide semiconductors have higher electrical stability and lower power consumption than general semiconductor devices, so their utilization is gradually increasing in various fields such as displays, solar cells, and sensors. In particular, it is highly utilized in the display field because the performance of displays can be greatly improved due to the high electrical stability and low power consumption of oxide semiconductors. Additionally, oxide semiconductors are highly regarded for their potential for use in the development of new devices such as flexible displays.
  • the purpose of the present invention is to provide a thin film transistor driving device and a manufacturing method thereof that can effectively control the n+ diffusion area in the channel layer at low cost.
  • the present invention includes: a substrate; an insulating layer located on the substrate; a channel layer located on at least a portion of the insulating layer and including a metal oxide; and a source electrode and a drain electrode connected to the channel layer and positioned on the insulating layer to face both sides around the channel layer, wherein the insulating layer includes a first electrode formed immediately on the substrate. insulating layer; and a second insulating layer formed along the width direction at a certain height at the center of the upper surface of the first insulating layer, wherein the length (L I2 ) of the second insulating layer is the length (L) of the first insulating layer.
  • step portions are formed on both sides of the second insulating layer facing the source electrode and the drain electrode, respectively, and the step portions are spaced apart from the source electrode and the drain electrode in the longitudinal direction,
  • a driving element is provided in which a step is formed in the channel layer by the step portion.
  • the height of the second insulating layer may be 10% or more of the sum of the heights of the first insulating layer and the second insulating layer.
  • the height of the second insulating layer may be 30% or more of the sum of the heights of the first insulating layer and the second insulating layer.
  • an n+ diffusion region may be formed in a channel layer between the step and the source electrode and between the step and the drain electrode.
  • the length (L c ) of the channel layer may be longer than the length (L I2 ) of the second insulating layer.
  • a gate insulating layer located on the channel layer; And it may further include a gate electrode positioned on the gate insulating layer.
  • the metal oxide of the channel layer may include indium-gallium-zinc oxide (IGZO).
  • IGZO indium-gallium-zinc oxide
  • the insulating layer may include at least one of silicon oxide (SiO 2 ), silicon nitride (SiN y ), and alumina (Al 2 O 3 ).
  • the gate insulating layer may include silicon oxide or alumina (Al 2 O 3 ).
  • the driving element may be a single-channel driving element in which the length (L c ) of the channel layer is less than 3 ⁇ m.
  • the present invention includes the steps of preparing a substrate; forming a first insulating layer on the substrate; forming a second insulating layer along the width direction at a certain height at the center of the upper surface of the first insulating layer; forming a channel layer including a metal oxide to cover at least a portion of the first insulating layer and all of the second insulating layer; forming a gate insulating layer and a gate electrode on the channel layer with a length longer than that of the second insulating layer; and forming a source electrode and a drain electrode to face each other on both sides around the channel layer, wherein step portions are formed on both sides of the second insulating layer facing the source electrode and the drain electrode, respectively. , the step portion is spaced apart in the longitudinal direction with respect to the source electrode and the drain electrode, and a step is formed in the channel layer by the step portion.
  • a thin film transistor drive that can effectively control the diffusion of the n+ area while being highly compatible with existing processes and at a low cost. Devices and methods for manufacturing them can be provided.
  • Figure 3 shows step-by-step how to form a gate insulating layer to cover at least a portion of the edge portion of the IGZO channel, thereby making the edge portion less exposed to n+ forming gas.
  • Figure 4 is a graph showing four types of driving elements with different second insulating layer heights prepared and transfer curves measured while varying the channel length for each type of driving element.
  • Figure 5 is a diagram briefly showing a cross-section of a driving element according to the prior art cut in the thickness direction.
  • Embodiments of the present invention are illustrated for the purpose of explaining the technical idea of the present invention.
  • the scope of rights according to the present invention is not limited to the embodiments presented below or the specific description of these embodiments.
  • a substrate 10 is provided, and an insulating layer 20 is formed on the substrate 10. Since the thickness of the insulating layer 20 has no particular effect on the effect desired by the present invention, the thickness may not be particularly limited. As a non-limiting example, the thickness of the insulating layer 20 may be 100 to 300 nm, which is a thickness commonly used to control the threshold voltage.
  • the insulating layer 20 includes an insulating material, which may include at least one of silicon oxide (SiO 2 ), silicon nitride (SiN y ), and alumina (Al 2 O 3 ).
  • the insulating layer 20 is generally formed through a separate film forming process before forming the channel layer 30.
  • the length (L I2 ) of the second insulating layer 22 may be formed to be smaller than the length (L I1 ) of the first insulating layer 21, and the source electrode 40 and Step portions 23 extending in the width direction are formed on both sides of the second insulating layer 22 facing the drain electrode 50. Accordingly, the cross section of the insulating layer in which both the first insulating layer 21 and the second insulating layer 22 are formed may be cut in the longitudinal direction, preferably having a “convex” shape.
  • the step portion 23 is preferably formed perpendicularly from the upper surface of the first insulating layer 21, but is not necessarily limited to this and may be formed at a predetermined inclination.
  • the height of the second insulating layer 22 is preferably 10% or more compared to the sum of the heights of the first and second insulating layers. It may be more preferable that the height of the second insulating layer is 30% to 80% of the sum of the heights of the first insulating layer and the second insulating layer. If the height of the second insulating layer 22 is at least 10% or more compared to the sum of the heights of the first and second insulating layers, diffusion of the n+ region can be suppressed.
  • the second insulating layer 22 is excessively large compared to the sum of the heights of the first and second insulating layers, there is a risk of disconnection between the n+ region and the channel layer 30, and also the n+ region. In the vicinity of the step between the and effective channels, the channel thickness may become thinner, resulting in a stronger electric field or greater resistance, which may cause problems that may result in changes in device characteristics.
  • the effect intended by the present invention can be achieved the same, but the connection between the n+ region and the channel layer 30 is There is a risk of breakage, and there is also a problem that the channel thickness becomes thinner near the step between the n+ region and the effective channel, which may cause a change in device characteristics due to a stronger electric field or increased resistance, so the above ratio is limited to less than 200%. can do.
  • a channel layer 30 is formed on at least a portion of the insulating layer 20.
  • the length (L c ) of the channel layer 30 is preferably formed to be longer than the length (L I2 ) of the second insulating layer 22.
  • This channel layer 30 may include a metal oxide, and preferably the metal oxide may include indium-gallium-zinc oxide (IGZO).
  • Indium-gallium-zinc oxide is a material that has recently been in the spotlight as a promising material in the semiconductor industry. It has transparent and flexible characteristics, and also has high electrical conductivity and charge mobility, so the channel layer 30 is made of indium-gallium-zinc. When formed from oxide, the responsiveness of the device is improved, making high-resolution displays possible.
  • the first insulating layer 21 may be formed to a certain thickness over substantially the entire area of the upper surface of the substrate 10 where devices are to be formed. If an oxide film that can play the same role as the insulating layer 20 is already formed on the substrate 10, the step of forming the first insulating layer 21 may be omitted.

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Abstract

본 발명은, 기판; 상기 기판 위에 위치하는 절연층; 상기 절연층의 적어도 일부 영역 위에 위치하고 금속 산화물을 포함하는 채널층; 및 상기 채널층과 연결되어 있으며, 상기 채널층을 중심으로 양측으로 마주하도록 상기 절연층 상에 위치하는 소스 전극 및 드레인 전극;을 포함하고, 상기 절연층은, 상기 기판의 바로 위에 형성되는 제1 절연층; 및 상기 제1 절연층의 상면의 중앙에 일정 높이로 폭 방향을 따라 형성되어 있는 제2 절연층을 포함하며, 상기 제2 절연층의 길이는 상기 제1 절연층의 길이보다 작고, 상기 소스 전극 및 상기 드레인 전극과 각각 마주하는 상기 제2 절연층의 양 측부에는 단차부가 형성되어 있으며, 상기 단차부는 상기 소스 전극 및 상기 드레인 전극에 대해 길이 방향으로 이격되어 있고, 상기 단차부에 의해 상기 채널층 중에 단차가 형성되는 것인, 구동 소자 및 이의 제조방법에 관한 것이다.

Description

박막 트랜지스터 구동 소자 및 이의 제조방법
본 발명은 박막 트랜지스터 구동 소자 및 이의 제조방법에 대한 것으로서, 보다 구체적으로는 채널 길이가 짧은 단 채널에서도 소스 전극 및 드레인 전극으로부터의 n+ 영역의 확산에 의한 소자 특성의 변화가 억제될 수 있는 박막 트랜지스터 구동 소자 및 이의 제조방법에 대한 것이다.
구동 소자는 전기 신호를 전환하거나 증폭하는데 사용되는 반도체 소자의 일종으로서 컴퓨터, 통신, 제어, 의료, 자동차 및 가전 제품 등 다양한 분야에서 사용된다.
반도체 구동 소자 중 박막 트랜지스터(Thin Film Transistor; TFT)는 집적회로의 핵심 소자 중 하나로서, 박막으로 형성된 트랜지스터를 이용하여 화면을 구동하는 소자이다. 박막 트랜지스터 구동 소자는 주로 액정 디스플레이에서 사용되기 시작한 기술로 알려져 있으며, 일반적으로 색상을 표시하기 위한 백라이트와 함께 액정 패널을 구성하는데 사용되고 있다.
또한, 박막 트랜지스터 구동소자는 대형/소형 장치에서 사용되는 OLED 및 LCD 디스플레이에 사용되고 있다. 이 소자는 전력 소모가 적고, 고해상도와 고대비를 제공하며, 빠른 응답 속도를 가지는 장점을 가진다. 게다가 TFT 구동소자는 다른 종류의 액정 디스플레이에 비해 더 좋은 시야각을 제공하는 이점도 있다. 이와 같은 TFT 구동소자는 요소 기술들이 계속적으로 발전해 왔으며, 이제는 대부분의 모바일 기기뿐만 아니라 고주파 신호 증폭기, 광통신 수신기 등에 널리 사용되고 있다.
박막 트랜지스터의 구조는 일반적으로 박막 트랜지스터가 위치하는 기본적인 반도체 재료이며 주로 실리콘 웨이퍼를 사용하는 기판, 전류를 제어하는데 사용되는 게이트 전극, 게이트와 기판 사이의 영역으로 전류가 흐르는 경로를 제공하고 게이트 전극에 의해 제어되는 채널, 그리고 채널 양쪽에 위치한 전극으로서 전류의 유입과 배출을 담당하는 소스 전극과 드레인 전극으로 이루어져 있다.
박막 트랜지스터의 반도체 재료로서 규소(Si)가 가장 많이 사용되고 있다. 규소는 결정 형태에 따라 비정질 규소 및 다결정 규소로 나누어지는데, 비정질 규소는 제조 공정이 단순한 반면 전하 이동도가 낮아 고성능 박막 트랜지스터를 제조하는데 한계가 있고, 다결정 규소는 전하 이동도가 높은 반면 규소를 결정화하는 단계가 요구되어 제조 비용이 높고 공정이 복잡한 문제가 있다.
이러한 비정질 규소와 다결정 규소의 단점을 보완하기 위하여 비정질 규소보다 전자 이동도가 높고 온/오프 비율이 높으며, 다결정 실리콘보다 원가가 저렴하고 균일도가 높은 산화물 반도체(oxide semiconductor)를 이용하는 박막 트랜지스터가 주목받고 있다.
산화물 반도체는 일반적인 반도체 소자보다 높은 전기적 안정성과 저전력 소비를 가지고 있어 디스플레이, 태양광 셀, 센서 등의 여러 분야에서 활용도가 점차 높아지고 있다. 특히 디스플레이 분야에서 활용도가 높은데, 이는 산화물 반도체의 높은 전기적 안정성과 저전력 소비로 인해 디스플레이의 성능을 크게 향상시킬 수 있기 때문이다. 또한 산화물 반도체는 플렉서블 디스플레이와 같은 새로운 분야의 소자 개발에도 그 활용 가능성을 높게 평가받고 있다.
그런데 산화물 반도체 박막 트랜지스터의 경우 채널 길이가 감소할수록 문턱 전압(threshold voltage; Vth)이 음의 방향으로 이동하는 등 소자 특성이 변하는 문제가 있다. 그리고 이러한 문제는 n+ 도핑된 소스/드레인 영역으로부터의 캐리어 확산(carrier diffusion)으로 채널의 도핑 효과가 발생하는데, 이러한 n+ 영역의 확산이 소자의 전자 농도를 더욱 높여 문턱 전압의 변화를 야기하는 것으로 알려져 있다.
채널 길이가 짧을수록 n+ 영역의 확산에 따른 영향이 클 수밖에 없으므로, 일반적으로 채널 길이가 약 3 ㎛ 미만인 단 채널 박막 트랜지스터 구동 소자에서 더 문제된다. 이러한 단 채널 박막 트랜지스터에서의 문턱 전압의 변화를 줄이기 위해 다양한 층의 적용, 광 조사, 이온 주입, 가스 표면 처리 등 채널에서의 n+ 확산 영역을 제어하기 위한 다양한 연구가 진행되고 있다.
본 발명의 목적은 저렴한 비용으로 채널층에서의 n+ 확산 영역을 효과적으로 제어할 수 있는 박막 트랜지스터 구동 소자 및 이의 제조방법을 제공하는 것에 있다.
본 발명의 목적은 상기에 언급된 목적으로 제한되지 않으며, 언급되지 않은 다른 목적은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상술한 과제를 해결하기 위하여 본 발명은, 기판; 상기 기판 위에 위치하는 절연층; 상기 절연층의 적어도 일부 영역 위에 위치하고 금속 산화물을 포함하는 채널층; 및 상기 채널층과 연결되어 있으며, 상기 채널층을 중심으로 양측으로 마주하도록 상기 절연층 상에 위치하는 소스 전극 및 드레인 전극;을 포함하고, 상기 절연층은, 상기 기판의 바로 위에 형성되는 제1 절연층; 및 상기 제1 절연층의 상면의 중앙에 일정 높이로 폭 방향을 따라 형성되어 있는 제2 절연층을 포함하며, 상기 제2 절연층의 길이(LI2)는 상기 제1 절연층의 길이(LI1)보다 작고, 상기 소스 전극 및 상기 드레인 전극과 각각 마주하는 상기 제2 절연층의 양 측부에는 단차부가 형성되어 있으며, 상기 단차부는 상기 소스 전극 및 상기 드레인 전극에 대해 길이 방향으로 이격되어 있고, 상기 단차부에 의해 상기 채널층 중에 단차가 형성되는 것인, 구동 소자를 제공한다.
일 실시예에 따르면, 상기 제2 절연층의 높이는 제1 절연층 및 제2 절연층 높이의 합의 10% 이상일 수 있다.
일 실시예에 따르면, 상기 제2 절연층의 높이는 제1 절연층 및 제2 절연층 높이의 합의 30% 이상일 수 있다.
일 실시예에 따르면, 상기 단차부와 상기 소스 전극 사이 및 상기 단차부와 상기 드레인 전극 사이의 채널층에 n+ 확산 영역이 형성되어 있을 수 있다.
일 실시예에 따르면, 상기 채널층의 길이(Lc)는 상기 제2 절연층의 길이(LI2)보다 긴 것일 수 있다.
일 실시예에 따르면, 상기 채널층 상에 위치하는 게이트 절연층; 및 상기 게이트 절연층 위에 위치하는 게이트 전극을 더 포함할 수 있다.
일 실시예에 따르면, 상기 제2 절연층의 길이(LI2)는 상기 게이트 전극의 길이 이하일 수 있다.
일 실시예에 따르면, 상기 채널층의 금속 산화물은 인듐-갈륨-아연 산화물(IGZO)을 포함할 수 있다.
일 실시예에 따르면, 상기 절연층은 실리콘 산화물(SiO2), 실리콘 질화물(SiNy) 및 알루미나 (Al2O3) 중 적어도 하나를 포함할 수 있다.
일 실시예에 따르면, 상기 게이트 절연층은 실리콘 산화물 또는 알루미나(Al2O3)를 포함할 수 있다.
일 실시예에 따르면, 상기 구동 소자는 상기 채널층의 길이(Lc)가 3 ㎛ 미만인 단 채널 구동 소자일 수 있다.
본 발명의 다른 일 실시예에 따르면, 본 발명은 기판을 준비하는 단계; 상기 기판 위에 제1 절연층을 형성하는 단계; 상기 제1 절연층의 상면의 중앙에 일정 높이로 폭 방향을 따라 제2 절연층을 형성하는 단계; 상기 제1 절연층의 적어도 일부 및 상기 제2 절연층 전부를 덮도록 금속 산화물을 포함하는 채널층을 형성하는 단계; 상기 제2 절연층의 길이 이상의 길이로 상기 채널층 상에 게이트 절연층 및 게이트 전극을 형성하는 단계; 및 상기 채널층을 중심으로 양측으로 마주하도록 소스 전극 및 드레인 전극을 형성하는 단계;를 포함하고, 상기 소스 전극 및 상기 드레인 전극과 각각 마주하는 상기 제2 절연층의 양 측부에는 단차부가 형성되어 있으며, 상기 단차부는 상기 소스 전극 및 상기 드레인 전극에 대해 길이 방향으로 이격되어 있고, 상기 단차부에 의해 상기 채널층 중에 단차가 형성되는 것인, 구동 소자의 제조방법을 제공한다.
다른 일 실시예에 따르면, 상기 구동 소자는 상기 채널층의 길이(Lc)가 3 ㎛ 미만인 단 채널 구동 소자일 수 있다.
다른 일 실시예에 따르면, 상기 채널층의 금속 산화물은 인듐-갈륨-아연 산화물(IGZO)을 포함할 수 있다.
이상 설명한 본 발명의 구성에 의하면, 종래의 채널에서의 n+ 확산 영역을 제어하기 위한 여러 방법과 비교하여, 기존 공정과 호환성이 높고 단가가 저렴하면서도 n+ 영역의 확산을 효과적으로 조절할 수 있는, 박막 트랜지스터 구동 소자 및 이의 제조방법을 제공할 수 있다.
도 1 은 본 발명의 일 실시예에 따른 구동 소자를 두께 방향으로 자른 단면면을 간략히 나타낸 도면이다.
도 2 는 본 발명의 다른 일 실시예에 따른 구동 소자의 제조방법을 단계적으로 나타낸 것이다.
도 3 은 게이트 절연층을 IGZO 채널의 엣지 부분의 적어도 일부를 커버하도록 형성함으로써, 엣지 부분이 n+형성 가스에 덜 노출되도록하는 방법을 단계적으로 나타낸 것이다.
도 4 는 제2 절연층의 높이를 달리한 4종류의 구동 소자를 준비하고, 각 종류의 구동 소자에 대하여 채널 길이를 달리하면서 트랜스퍼 곡선을 측정한 그래프이다.
도 5 는 종래 기술에 따른 구동 소자를 두께 방향으로 자른 단면면을 간략히 나타낸 도면이다.
본 발명의 실시예들은 본 발명의 기술적 사상을 설명하기 위한 목적으로 예시된 것이다. 본 발명에 따른 권리범위가 이하에 제시되는 실시예들이나 이들 실시예들에 대한 구체적 설명으로 한정되는 것은 아니다.
본 발명에 사용되는 모든 기술적 용어들 및 과학적 용어들은, 달리 정의되지 않는 한, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 일반적으로 이해되는 의미를 갖는다. 본 발명에 사용되는 모든 용어들은 본 발명을 더욱 명확히 설명하기 위한 목적으로 선택된 것이며 본 발명에 따른 권리범위를 제한하기 위해 선택된 것이 아니다.
본 발명에서 사용되는 "포함하는", "구비하는", "갖는" 등과 같은 표현은, 해당 표현이 포함되는 어구 또는 문장에서 달리 언급되지 않는 한, 다른 실시예를 포함할 가능성을 내포하는 개방형 용어(open-ended terms)로 이해되어야 한다.
본 발명에서 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 또는 "상에" 있다고 할 때, 이는 다른 부분 "바로 위에"있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다. 또한, 기준이 되는 부분 "위에" 또는 "상에" 있다고 하는 것은 기준이 되는 부분의 위 또는 아래에 위치하는 것이고, 반드시 중력 반대 방향 쪽으로 "위에" 또는 "상에" 위치하는 것을 의미하는 것은 아니다.
본 발명에서 "평면 상"이라 함은 본 발명의 대상을 위에서 보았을 때를 말하며, "단면 상"이라 함은 본 발명의 대상을 수직으로 자른 단면을 옆에서 보았을 때를 의미한다.
본 발명에서, 도 1 을 기준으로, x 방향을 "길이 방향"으로 정의하고, y 방향(즉, 소스 전극 또는 드레인 전극의 폭 방향)을 "폭 방향"으로 정의하며, z 방향(즉, 층들이 쌓이는 방향을 "두께 방향"으로 정의한다. 또한 도 1 에 도시된 실시예를 기준으로 도면의 왼쪽을 좌측, 도면의 오른쪽을 우측으로 정의한다.
본 발명에서 기술된 단수형의 표현은 달리 언급하지 않는 한 복수형의 의미를 포함할 수 있으며, 이는 청구범위에 기재된 단수형의 표현에도 마찬가지로 적용된다.
이하, 첨부한 도면들을 참조하여, 본 발명의 실시예들을 설명한다. 이 과정에서 도면에 도시된 선들의 두께나 구성요소의 크기 등은 설명의 명료성과 편의상 과장되게 도시되어 있을 수 있다. 또한, 이하의 실시예들의 설명에 있어서, 동일하거나 대응하는 구성요소를 중복하여 기술하는 것이 생략될 수 있다. 그러나, 구성요소에 관한 기술이 생략되어도 그러한 구성요소가 어떤 실시예에 포함되지 않는 것으로 의도되지는 않는다.
아울러, 아래의 실시예는 본 발명의 권리범위를 한정하는 것이 아니라 본 발명의 청구범위에 제시된 구성요소의 예시적인 사항에 불과하며, 본 발명의 명세서 전반에 걸친 기술사상에 포함되고 청구범위의 구성요소에서 균등물로서 치환 가능한 구성요소를 포함하는 실시예는 본 발명의 권리범위에 포함될 수 있다.
도 5 는 종래 기술에 따른 구동 소자를 간략히 나타낸 것이다. 종래의 구동 소자는 일반적으로 도 5 에 도시된 바와 같이, 기판(도시하지 않음) 위에 형성된 절연층(SiO2), 이 절연층 위에 형성된 IGZO 채널층, 소스 전극 및 드레인 전극을 포함하도록 구성된다. 보통 이 절연층은 상부면이 평평하게 형성되며, 이에 의해 채널층, 소스 전극 및 드레인 전극의 하부면이 실질적으로 동일한 평면에 위치하고 있다.
n+ 도핑된 소스 전극 및 드레인 영역으로부터 캐리어 확산으로 채널의 도핑 효과가 발생하면, 도 5 에 도시된 바와 같이, 채널층 중 소스 전극과 연결된 측부 영역 그리고 드레인 전극과 연결된 측부 영역에 n+ 확산 영역이 형성된다. n+ 확산 영역이 너무 많이 형성되면 유효 채널 길이가 줄어들게 되고 소자의 전자 농도를 높이게 되어 문턱 전압의 변화 등의 소자 특성 변화가 야기되는 문제가 발생한다. 그리고 이러한 문제는 채널 길이가 대략 3 ㎛ 미만인 단 채널 구동 소자에서 두드러지게 나타난다.
n+ 확산 영역의 증가에 의한 소자 특성 변화 문제를 해소하기 위해 다양한 측면에서 많은 시도와 연구가 진행되고 있지만, 복잡한 공정이 추가됨에 따라 단가 상승이 야기되어 실제 양산에 적용하기 어려운 경우가 많고, 또한 n+ 영역 확산을 정밀하게 제어하지 못하는 경우도 많다. 이에 본 발명자들은 소자의 구조 변경을 통해 낮은 비용으로 n+ 영역 확산을 정밀하게 제어하는 관점에서 확산 제어 방법에 대해 심도 있게 연구하였고, 그 결과로서 본 발명을 완성하게 되었다.
이하에서는 도 1 을 참조하여 본 발명의 일 실시예에 따른 구동 소자(1)에 대하여 상세히 설명한다.
도 1 은 본 발명의 일 실시예에 따른 구동 소자(1)를 간략히 나타낸 사시도이다. 도 1 에 도시된 바와 같이, 본 발명의 일 실시예에 따른 구동 소자(1)는, 기판(10); 상기 기판(10) 위에 위치하는 절연층(20); 상기 절연층(20)의 적어도 일부 영역 위에 위치하고 금속 산화물을 포함하는 채널층(30); 및 상기 채널층(30)과 연결되어 있으며, 상기 채널층(30)을 중심으로 양측으로 마주하도록 상기 절연층(20) 상에 위치하는 소스 전극(40) 및 드레인 전극(50)을 포함할 수 있다.
도 1 을 참조하면, 먼저 기판(10)이 제공되고, 이 기판(10) 위에 절연층(20)이 형성된다. 절연층(20)의 두께는 본 발명이 목적하는 효과에 특별한 영향을 미치지 않으므로 그 두께는 특별히 한정하지 않을 수 있다. 비제한적인 일 실시예로서 절연층(20)의 두께는 문턱전압 조절을 위해 통상적으로 사용되는 두께인 100~300nm로 형성될 수 있다. 절연층(20)은 절연 물질을 포함하며, 이 절연 물질은 실리콘 산화물(SiO2), 실리콘 질화물(SiNy) 및 알루미나 (Al2O3) 중 적어도 하나를 포함할 수 있다. 절연층(20)은 대개 채널층(30)을 형성하기 전에 별도의 성막 공정을 통해 형성되는 것이 일반적이다.
본 발명의 일 실시예에 따른 구동 소자(1)에 포함된 절연층(20)은, 기판(10)의 바로 위에 형성되는 제1 절연층(21)과, 이 제1 절연층(21)의 상면의 중앙에 일정 높이로 그리고 폭 방향을 따라 형성되어 있는 제2 절연층(22)을 포함할 수 있다. 다시 말해서, 도 1 에 도시된 바와 같이, 제1 절연층(21)은 기판(10)의 바로 위에 바람직하게는 기판(10)의 상면 중 소자를 형성할 영역의 실질적으로 전체에 일정 두께로 형성되고, 제2 절연층(22)은 제1 절연층(21)의 적어도 일부 영역 위에 그리고 상면의 중앙을 따라 폭 방향으로 길게 형성될 수 있다. 바람직하게는 제1 절연층(21)은 두께가 비교적 두꺼운 층으로 형성되고, 제2 절연층(22)은 두께가 비교적 얇은 직육면체 모양으로 형성될 수 있다.
또한 도 1 에 도시된 바와 같이, 제2 절연층(22)의 길이(LI2)는 상기 제1 절연층(21)의 길이(LI1)보다 작게 형성될 수 있고, 소스 전극(40) 및 상기 드레인 전극(50)과 마주하는 제2 절연층(22)의 양 측부 각각에는 폭 방향으로 연장되는 단차부(23)가 형성되어 있다. 이에 의해 제1 절연층(21) 및 제2 절연층(22)이 모두 형성된 절연층을 길이 방향으로 잘랐을 때의 단면은 바람직하게는 "凸" 형상을 가질 수 있다. 단차부(23)는 제1 절연층(21)의 상면으로부터 수직하게 형성되는 것이 바람직하지만, 반드시 이에 한정되는 것은 아니고 소정의 경사를 두고 형성되어도 무방하다.
도 1 에 도시된 바와 같이, 양 측부의 단차부(23) 각각은 소스 전극(40) 및 드레인 전극(50)에 대해 길이 방향으로 이격되어 있다. 제2 절연층(22)의 길이(LI2) 조절을 통해 단차부(23)와 소스 전극(40) 사이 그리고 단차부(23)와 드레인 전극(50) 사이의 간격을 제어할 수 있다.
제2 절연층(22)의 높이는 제1 절연층 및 제2 절연층 높이의 합 대비 10% 이상인 것이 바람직하다. 상기 제2 절연층의 높이는 제1 절연층 및 제2 절연층 높이의 합 대비 30% 이상 80% 미만인 것이 더욱 바람직할 수 있다. 제2 절연층(22)의 높이가 제1 절연층 및 제2 절연층 높이의 합 대비 적어도 10% 이상이면 n+ 영역의 확산이 억제되는 효과를 얻을 수 있다.
하지만 제2 절연층(22)의 높이가 제1 절연층 및 제2 절연층 높이의 합에 비하여 과도하게 커질 경우, n+ 영역과 채널층(30)의 연결이 끊어질 위험이 있고, 또한 n+ 영역과 유효 채널 사이의 단차 부근에서 채널 두께가 얇아져 전기장이 강해지거나 저항이 커져 소자 특성의 변화가 초래될 수 있는 문제가 생길 수 있다.
또한, 제2 절연층(22)의 높이는 상기 제2 절연층 위에 형성될 채널층(30)의 높이 기준으로는 50% 이상인 것이 바람직하며, 50% 이상 200% 미만인 것이 보다 바람직하다. 제2 절연층(22)의 높이가 채널층(30)의 높이의 적어도 50% 이상이면 n+ 영역의 확산이 억제되는 효과를 얻을 수 있다. 하지만 제2 절연층(22)의 높이가 채널층(30)의 두께에 비하여 과도하게 두꺼워질 경우, 본 발명에서 의도하는 효과는 동일하게 얻을 수 있지만, n+ 영역과 채널층(30)의 연결이 끊어질 위험이 있고, 또한 n+ 영역과 유효 채널 사이의 단차 부근에서 채널 두께가 얇아져 전기장이 강해지거나 저항이 커져 소자 특성의 변화가 초래될 수 있는 문제가 있기 때문에, 위 비율을 200% 미만으로 제한할 수 있다.
절연층(20)의 적어도 일부 영역 위에는 채널층(30)이 형성되어 있다. 채널층(30)의 길이(Lc)는 상기 제2 절연층(22)의 길이(LI2)보다 길게 형성되는 것이 바람직하다. 이 채널층(30)은 금속 산화물을 포함할 수 있고, 바람직하게 이 금속 산화물은 인듐-갈륨-아연 산화물(IGZO)을 포함할 수 있다. 인듐-갈륨-아연 산화물은 최근 반도체 산업에서 유망한 소재로 각광받고 있는 소재로서, 투명하고 유연한 특징을 가지고 있으며, 또한 높은 전기 전도성과 전하 이동성을 가지고 있어, 채널층(30)이 인듐-갈륨-아연 산화물로 형성되면 소자의 응답성이 향상되어 고해상도 디스플레이 구현이 가능해진다.
상술한 형상을 가지는 절연층(20) 위로 제2 절연층(22)의 길이(LI2)보다 긴 채널층(30)의 길이(Lc)로 채널층(30)을 형성하면, 제2 절연층(22) 위는 물론 제1 절연층(21)의 상면 중 단차부(23)와 소스 전극(40) 사이 그리고 단차부(23)와 드레인 전극(50) 사이의 공간에도 채널층(30)이 자연스럽게 형성된다. 그리고 도 1 에 도시된 구조와 같이, 제2 절연층(22)에 의한 단차부(23)에 의해 제2 절연층(22) 상의 채널층(30)과 제1 절연층(21) 상의 채널층(30)은 각기 다른 높이로 형성되어 단차가 형성된다.
이러한 채널층(30) 중간에서의 높이 변화(즉, 단차)에 의해 n+ 영역의 확산이 효과적으로 제어될 수 있다. 구체적으로 본 발명의 일 실시예에 따른 구동 소자(1)에서도 종래 기술과 마찬가지로 소스 전극(40) 및 드레인 전극(50)으로부터의 캐리어 확산이 일어난다. 하지만 종래 기술과는 달리 본 발명의 일 실시예에 따른 구동소자의 채널층(30)은 중간에 제2 절연층(22)의 단차부(23)에 의한 단차가 형성되어 있고, 이 채널층(30)의 단차가 n+ 영역의 확산을 방해한다. 이를 통해 단차부(23)와 소스 전극(40) 사이 및 단차부(23)와 드레인 전극(50) 사이의 채널층(30)에만 n+ 확산 영역(31)이 형성되어 n+ 영역의 확산이 효과적으로 제어될 수 있다. 그 뿐만 아니라, 단차에 의해 두께 방향 위치가 높아진 부분, 즉 제2 절연층(22) 상의 채널층(30)이 유효 채널로서 항상 확보될 수 있다. 따라서 채널 길이가 변화하더라도 소자의 특성이 일정하게 유지될 수 있으며, 채널 길이가 3 ㎛ 미만으로 짧은 단 채널인 경우에도 유효 채널이 항상 확보되므로 소자의 특성이 일정하게 유지될 수 있다.
절연층(20) 상에는 채널층(30)과 더불어 소스 전극(40) 및 드레인 전극(50)이 위치한다. 소스 전극(40)과 드레인 전극(50)은 트랜지스터의 입력과 출력을 담당하는 전극으로서, 소스 전극(40)은 트랜지스터에 입력되는 전압이나 전류를 공급하는 역할을 하며, 드레인 전극(50)은 트랜지스터에서 출력 신호를 수집하는 역할을 한다. 이 소스 전극(40) 및 드레인 전극(50)은 채널층(30)과 연결되면서 채널층(30)을 중심으로 양측으로 마주하도록 위치한다. 즉, 도 1 을 참조하여 설명하면 채널층(30)의 길이방향 양측 가장자리에 접하여 각각 소스 전극(40) 및 드레인 전극(50)이 형성되어 있다. 소스 전극(40) 및 드레인 전극(50)은 금속 또는 도전체로 이루어질 수 있으며, 구체적인 소재는 특별히 한정하지 않으나 몰리브덴, 크롬, 니켈, 티타늄, 구리, 알루미늄 또는 이들의 합금으로 형성되는 것이 바람직하다.
채널층(30) 상에는 게이트 절연층(60)과 게이트 전극(70)이 형성될 수 있다. 게이트 절연층(60)은 게이트 전극(70)과 채널층(30)을 전기적으로 절연시키는 역할을 수행한다. 게이트 절연층(60)의 두께는 본 발명이 목적하는 효과에 특별한 영향을 미치지 않으므로 그 두께는 특별히 한정하지 않으며, 비제한적인 일 실시예로서 통상적으로 사용되는 두께인 50~200nm로 형성될 수 있다. 게이트 절연막은 절연 물질을 포함하며, 이 절연 물질은 실리콘 산화물(SiO2) 또는 알루미나(Al2O3)를 포함할 수 있다.
상기 게이트 절연층(60)은 하부에 위치한 단차 구조로 인하여 확장된 형태로 전개될 수 있는데, 이 때, 상기 게이트 절연층(60)은 IGZO 채널의 엣지(Edge) 부분(n+로 표시된 부분)의 적어도 일부, 혹은 전부를 커버하는 형태로 형성될 수 있다. 상기 엣지 부분이 IGZO 채널 형성 과정에서 n+ 형성 가스에 완전히 노출될 경우, 본 발명에서 목적하는 n+ 영역의 확산 제어가 효과적으로 이루어지지 않을 수 있다.
도 3 은 게이트 절연층을 IGZO 채널의 엣지 부분의 적어도 일부를 커버하도록 형성함으로써, 엣지 부분이 n+형성 가스에 덜 노출되도록하는 방법을 단계적으로 나타낸 것이다.
한편, 게이트 전극(70)은 전기 신호를 인가하여 트랜지스터의 작동을 제어하는 구성요소로서, 문턱 전압(Vth) 이상의 전압이 게이트 전극(70)에 인가되면 채널층(30)이 활성화되어 소스 전극(40)으로부터 드레인 전극(50)으로 전류가 흐르게 된다. 제2 절연층(22)의 길이(LI2)는 상기 게이트 전극(70)의 길이 이하일 수 있다. 게이트 전극(70)은 금속 또는 도전체로 이루어질 수 있으며, 구체적인 소재는 특별히 한정하지 않으나 알루미늄, 은, 구리, 몰리브덴, 크롬, 탄탈륨, 티타늄, 또는 이들의 합금으로 이루어진 군에서 선택되는 하나 이상의 금속 또는 합금으로 형성되는 것이 바람직하다. 또한 게이트 전극(70)의 길이는 특별히 한정하지 아니하며, 바람직하게는 제2 절연층(22)의 길이와 동일한 길이로 형성할 수 있다.
다음으로 본 발명의 다른 일 실시예에 따른 구동 소자(1)의 제조방법에 대해, 도 2 를 참조하여 설명한다. 다만 다음에서 설명하는 제조방법은 본 발명의 일 실시예에 따른 구동 소자(1)를 제조하는 여러 방법 중 어느 하나의 예에 불과하다.
먼저 기판(10)을 준비하고 기판(10) 위로 제1 절연층(21)을 형성한다. 이때 제1 절연층(21)은 기판(10)의 상면 중 소자를 형성할 영역의 실질적으로 전체에 일정 두께로 형성할 수 있다. 기판(10)에 이미 절연층(20)과 동일한 역할을 할 수 있는 산화막이 형성되어 있다면, 제1 절연층(21)을 형성하는 단계를 생략할 수도 있다.
제1 절연층(21)의 적어도 일부 영역 위에 그리고 상면의 중앙에 폭 방향으로 길게 제2 절연층(22)을 성막하여, 제2 졀연층의 양 측부에 단차부(23)를 포함하는 단차 구조를 형성한다. 제2 절연층(22)의 두께는 이후에 형성할 채널층(30)의 두께의 50% 이상으로 형성한다.
이후 제1 절연층(21) 및 제2 절연층(22) 위로 금속 산화물, 바람직하게는 인듐-갈륨-아연 산화물(IGZO)을 포함하는 채널층(30)을 형성한다. 이때 채널층(30)의 길이(Lc)는 제2 절연층(22)의 길이(LI2)보다 길게 형성한다. 채널층(30)을 형성하는 방법은 특별히 한정하지 않으며, 용액 공정법, 원자층 증착법(Atomic layer deposition, ALD), 스퍼터 증착법(DC 또는 RF) 등 공지의 기술을 사용할 수 있다.
단차 구조를 형성하고 있는 제1 절연층(21) 및 제2 절연층(22) 위로 채널층(30)을 형성하면, 도 1 에 도시된 바와 같이, 채널층(30)도 단차부(23)에 상응하는 부분에서 두께 방향 위치가 변화하여 단차가 형성되게 된다.
그 다음 채널층(30) 위로 게이트 절연막과 게이트 전극(70)을 형성하고, 채널층(30)을 중심으로 양측으로 마주하도록 채널층(30)에 접하도록 소스 전극(40) 및 드레인 전극(50)을 형성하면, 본 발명의 일 실시예에 따른 구동 소자(1)를 제작할 수 있다.
(실시예)
이하에서는 본 발명의 일 실시예에 따른 구동 소자의 효과에 대하여 실험 결과를 통해 설명한다.
(문턱 전압(Vth) 측정 방법)
본 발명의 실험에서 소자는 프로브 스테이션과 반도체 분석기(키슬리 4200-SCS)를 통하여 측정하였으며, 소자 측정 조건으로는 선형 구간인 VDS = 2 V에서 진행하였다. 문턱전압은 정전류 방식(Constant current method)을 통해 추출하였으며, 이 방식은 지정된 전류 값에서의 문턱전압을 추출한다. 본 실험에서 사용한 지정 전류 값은 IDS = 1nA 이다.
* 실험
도 4 는 제2 절연층의 높이를 달리한 4종류의 구동 소자를 준비하고, 각 종류의 구동 소자에 대하여 채널 길이를 달리하면서 트랜스퍼 곡선을 측정한 그래프이다.
본 발명자들은 본 발명의 일 실시예에 따른 구동 소자에 대하여 채널의 길이 및제2 절연층의 높이에 따른 영향을 함께 알아보는 실험을 진행하였다. 먼저 상술한 제조방법에 따라, 제2 절연층을 형성하지 않은 구동 소자(비교예 1)를 준비하고, 또한 도 1 과 같은 구조를 가지되 제2 절연층의 높이를 각각 10nm, 20nm 및 60nm으로 하는 3종류의 구동 소자를 준비하였다(각각 비교예 2, 발명예 1, 발명예 2). 그리고 각 종류의 구동 소자에 대하여 채널 길이를 2㎛, 3㎛, 4㎛, 5㎛ 및 6㎛ 로 하는 구동 소자를 각각 제작하였다. 이때 모든 구동 소자에 대하여 제1 및 제2 절연층을 합한 높이는 200 nm로, 채널층의 높이는 40nm 로 동일하게 형성하였다.
총 20개의 구동 소자 각각에 대하여 동일한 조건에서 문턱 전압(Vth)를 측정하였으며, 그 결과를 표 1에 나타내었다.
구분 제1 절연층 높이 및 제2 절연층 높이의 합(nm) 제2 절연층
높이
(nm) 		절연층 높이의 합에 대한 제2 절연층 높이 비율
(%) 		채널층 높이에 대한
제2 절연층 높이 비율 (%) 		채널 길이 (㎛)
2 3 4 5 6
비교예1 200 0 0 0 -2.625V -1.1V -1.05V -0.71V -0.82V
비교예2 200 10 5 25 -3.4V -1.5V -1.4V -1.4V -1.3V
발명예1 200 20 10 50 -0.825V -0.9V -0.71V -0.6V -0.48V
발명예2 200 60 30 150 -1.7V -1.7V -1.7V -1.7V -1.8V
실험 결과, 발명예 1 및 발명예 2 의 결과에서 확인할 수 있는 바와 같이, 제2 절연층(단차)의 높이가 절연층 높이의 합에 비해 10% 이상일 때 채널 길이가 3 ㎛ 미만으로 줄어들어도 n+ 영역의 확산이 효과적으로 억제되는 것을 확인할 수 있었다. 또한, 30% 이상일 때에는 n+ 영역의 확산이 더욱 효과적으로 억제되는 것을 확인할 수 있었다.
또한, 제2 절연층(단차)의 높이가 채널층의 두께에 대하여 50% 이상이면 채널 길이가 3 ㎛ 미만으로 줄어들어도 n+ 영역의 확산이 효과적으로 억제되는 것을 확인할 수 있었다. 또한, 150% 이상일 때에는 n+ 영역의 확산이 더욱 효과적으로 억제되는 것을 확인할 수 있었다. 반면에 비교예 1 및 비교예 2 의 결과를 보면, 채널 길이가 2 ㎛ 인 단채널에서 문턱 전압이 음의 방향으로 이동하여 소자의 특성이 변하는 결과가 나타났다.
이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양하게 수정 및 변형이 가능할 것이다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
<부호의 설명>
1: 구동 소자
10: 기판
20: 절연층
21: 제1 절연층
22: 제2 절연층
23: 단차부
30: 채널층
31: n+ 확산 영역
40: 소스 전극
50: 드레인 전극
60: 게이트 절연층
70: 게이트 전극

Claims (14)

  1. 구동 소자로서,
    기판;
    상기 기판 위에 위치하는 절연층;
    상기 절연층의 적어도 일부 영역 위에 위치하고 금속 산화물을 포함하는 채널층; 및
    상기 채널층과 연결되어 있으며, 상기 채널층을 중심으로 양측으로 마주하도록 상기 절연층 상에 위치하는 소스 전극 및 드레인 전극;
    을 포함하고,
    상기 절연층은,
    상기 기판의 바로 위에 형성되는 제1 절연층; 및
    상기 제1 절연층의 상면의 중앙에 일정 높이로 폭 방향을 따라 형성되어 있는 제2 절연층
    을 포함하며,
    상기 제2 절연층의 길이(LI2)는 상기 제1 절연층의 길이(LI1)보다 작고,
    상기 소스 전극 및 상기 드레인 전극과 각각 마주하는 상기 제2 절연층의 양 측부에는 단차부가 형성되어 있으며,
    상기 단차부는 상기 소스 전극 및 상기 드레인 전극에 대해 길이 방향으로 이격되어 있고, 상기 단차부에 의해 상기 채널층 중에 단차가 형성되는 것인, 구동 소자.
  2. 제1항에 있어서,
    상기 제2 절연층의 높이는 제1 절연층 및 제2 절연층 높이의 합의 10% 이상인 것인, 구동 소자.
  3. 제2항에 있어서,
    상기 제2 절연층의 높이는 제1 절연층 및 제2 절연층 높이의 합의 30% 이상인 것인, 구동 소자.
  4. 제1항 또는 제2항에 있어서,
    상기 단차부와 상기 소스 전극 사이 및 상기 단차부와 상기 드레인 전극 사이의 채널층에 n+ 확산 영역이 형성되어 있는 것인, 구동 소자.
  5. 제1항 또는 제2항에 있어서,
    상기 채널층의 길이(Lc)는 상기 제2 절연층의 길이(LI2)보다 긴 것인, 구동 소자.
  6. 제1항 또는 제2항에 있어서,
    상기 채널층 상에 위치하는 게이트 절연층; 및
    상기 게이트 절연층 위에 위치하는 게이트 전극
    을 더 포함하는 구동 소자.
  7. 제6항에 있어서,
    상기 제2 절연층의 길이(LI2)는 상기 게이트 전극의 길이 이하인 것인, 구동 소자.
  8. 제1항 또는 제2항에 있어서,
    상기 채널층의 금속 산화물은 인듐-갈륨-아연 산화물(IGZO)을 포함하는 것인, 구동 소자.
  9. 제1항 또는 제2항에 있어서,
    상기 절연층은 실리콘 산화물(SiO2), 실리콘 질화물(SiNy) 및 알루미나(Al2O3) 중 적어도 하나를 포함하는 것인, 구동 소자.
  10. 제6항에 있어서,
    상기 게이트 절연층은 실리콘 산화물 또는 알루미나(Al2O3)를 포함하는 것인, 구동 소자.
  11. 제1항 또는 제2항에 있어서,
    상기 구동 소자는 상기 채널층의 길이(Lc)가 3 ㎛ 미만인 단 채널 구동 소자인 것인, 구동 소자.
  12. 제1항 또는 제2항에 따른 구동 소자의 제조방법으로서,
    기판을 준비하는 단계;
    상기 기판 위에 제1 절연층을 형성하는 단계;
    상기 제1 절연층의 상면의 중앙에 일정 높이로 폭 방향을 따라 제2 절연층을 형성하는 단계;
    상기 제1 절연층의 적어도 일부 및 상기 제2 절연층 전부를 덮도록 금속 산화물을 포함하는 채널층을 형성하는 단계;
    상기 제2 절연층의 길이 이상의 길이로 상기 채널층 상에 게이트 절연층 및 게이트 전극을 형성하는 단계; 및
    상기 채널층을 중심으로 양측으로 마주하도록 소스 전극 및 드레인 전극을 형성하는 단계;
    를 포함하고,
    상기 소스 전극 및 상기 드레인 전극과 각각 마주하는 상기 제2 절연층의 양 측부에는 단차부가 형성되어 있으며,
    상기 단차부는 상기 소스 전극 및 상기 드레인 전극에 대해 길이 방향으로 이격되어 있고, 상기 단차부에 의해 상기 채널층 중에 단차가 형성되는 것인, 구동 소자의 제조방법.
  13. 제12항에 있어서,
    상기 구동 소자는 상기 채널층의 길이(Lc)가 3 ㎛ 미만인 단 채널 구동 소자인 것인, 구동 소자의 제조방법.
  14. 제12항에 있어서,
    상기 채널층의 금속 산화물은 인듐-갈륨-아연 산화물(IGZO)을 포함하는 것인, 구동 소자의 제조방법.
PCT/KR2023/007876 2022-06-09 2023-06-08 박막 트랜지스터 구동 소자 및 이의 제조방법 WO2023239182A1 (ko)

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