KR20070040128A - 박막 트랜지스터 및 그 제조방법 - Google Patents

Abstract

셀프얼라인에 의한 오프셋 구조를 가지는 박막트랜지스터 및 그 제조방법에 관해 개시한다. 박막트랜지스터는 기판과; 기판 상에 형성되는 것으로 폭이 넓은 부분과 좁은 부분을 가지는 것으로 그 양측에 경사면이 형성된 돌출부를 가지는 버퍼층과; 상기 버퍼층의 돌출부상에 마련되는 채널과 돌출부의 양측에 위치하는 소스 및 드레인을 가지는 것으로 상기 돌출부의 양측 경사부에 대응하는 오프렛 구조를 가지는 반도체층과; 상기 돌출부의 상방에 마련되는 것으로 상기 돌출부의 좁은 부분에 비해 큰 폭을 가지는 게이트 절연층 및 게이트를 구비한다.

오프셋, LDD, 박막트랜지스터

Description

박막 트랜지스터 및 그 제조방법{Thin film transistor and fabrication method thereof}

도 1a 및 도 1b는 본 발명의 실시예에 따른 박막트랜지스터의 수직 구조를 보인다.

도 2a 내지 도 2g는 도 1a에 도시된 박막트랜지스터의 제조공정을 도시한다.

도 3a 내지 도 3g는 도 1b에 도시된 박막트랜지스터의 제조공정을 도시한다.

본 발명은 박막트랜지스터(Thin Film Transistor, 이하 TFT) 및 그 제조방법에 관한 것으로서 상세히는 제작이 용이하고 누설전류를 효과적으로 억제할 수 있는 박막트랜지스터 및 그 제조방법에 관한 것이다.

다결정 실리콘(poly crystalline Silicon, 이하 p-Si))은 비정질 실리콘(Amorphos Silicon, 이하 a-Si)에 비해 높은 전자 이동도(electron mobility)를 가지기 때문에 디스플레이의 스위칭 소자, 메모리 소자 등에 매우 유용하다.

전류의 누설은 드레인의 공핍영역(depletion region)에서 결정경계트랩(grain boundary traps)에 의해 발생하는 것을 알려져 있다.(Ferry G. Fossum, et al., IEEE Trans. Electron Devices, vol. ED-32, pp. 1878-1884, 1985).

불순물 주입에 의해 이러한 결정경계트랩을 감소시키는 하이드로제네이션(hydrogenation)은 여전히 결정경계트랩을 잔류시킨다.(M. Rodder et al., IEEE Electron Device Letters, Vol. EDL-6, No. 11, November 1985). 이러한 잔류경계트랩에 의해 게이트전압과 드레인 전압이 증가하면 누설전류가 여전히 증가한다.

전류누설의 보다 효과적인 감소를 위해 오프셋 구조(Offset structure)가 제안되었다( IEEE Electron Devce Letters, VOL., 9, No. 1, January 1988). 오프셋 영역은 LDD(Lightly Doped Drain)으로서 채널과 게이트/드레인의 사이에 각각 위치한다. 이러한 LDD는 드레인의 전계(Electric field)를 약화시켜 게이트 전압과 드레인전압에 의한 전계방출(Field Emission)을 감소시킨다. 그러나, 종래 방법에 따르면, 오프셋 구조를 형성하기 위하여 마스크를 이용한 국부적 차등 도핑 공정이 요구된다. 마스크를 이용하여 오프셋 영역에 성공적으로 차등 도핑을 위해서는 마스크를 기판에 대해 정밀하게 정렬시켜야 한다. 그러나, 종래 방법은 별도의 마스크를 이용하기 때문에 도핑 공정이 까다로울 뿐 아니라 열에 약한 기판 예를 들어 플라스틱 기판 등에는 적용할 수 없다.

본 발명은 마스크 없이 오프셋 구조를 형성할 수 있는 박막 트랜지스터 및 그 제조방법을 제공한다.

본 발명은 열에 약한 기판에 오프셋 구조의 트랜지스터를 형성할 수 있는 제조방법을 제공한다.

본 발명에 따르면,

기판 상에 버퍼층을 형성하는 단계;

상기 버퍼층을 패터닝하여 기판에 대해 경사진 양 측면부를 가지는 돌출부를 형성하는 단계;

상기 버퍼층 위에 비정질 실리콘을 증착하여 상기 버퍼층의 경사진 측면부에 대응하는 경사부를 가지는 실리콘층을 형성하는 단계;

이하 첨부된 도면을 참조하면서 본 발명에 따른 트랜지스터 및 그 제조방법의 실시예를 설명한다.

도 1a 및 도 1b는 본 발명의 바람직한 실시예들에 따른 박막트랜지스터의 수직 단면도이다.

먼저, 도 1a를 참조하며, 기판(1) 상에 경사진 측면을 가지는 상협하광의 사다리꼴의 돌출부(2a)를 가지는 버퍼층(2)이 형성되어 있다. 그리고 버퍼층(2) 위에 전면적으로 실리콘층(3)이 형성되어 있고, 양측에 도핑된 소스(3s)와 드레인(3d)과 이들 사이의 채널영역(3c)을 갖는 실리콘층(3) 위에는 게이트 절연층(4) 및 게이트(5)가 형성되어 있다. 이때에 상기 게이트 절연층(4) 및 게이트(5)는 돌출부(2a) 상방에 배치되어 있고, 이들의 폭은 상기 돌출부(2a)의 상단부 폭에 비해 크며 따 라서 돌출부(2a)의 측면에 대응하는 실리콘층(3)의 경사부(3a, 3a)는 상기 게이트 절연층(4) 및 게이트(5)의 양측 가장자리 부분에 가리어져 있는 상태이다.

도 1b에 도시된 실시예의 박막트랜지스터는 상광하협의 역사다리꼴 돌출부(2b)를 가지는 버퍼층(2)을 갖춘다. 버퍼층(2) 위에 전면적으로 실리콘층(3)이 형성되어 있고, 양측에 도핑된 소스(3s)와 드레인(3d)과 이들 사이의 채널영역(3c)을 갖는 실리콘층(3) 위에는 게이트 절연층(4) 및 게이트(5)가 형성되어 있다. 이때에 상기 게이트 절연층(4) 및 게이트(5)는 돌출부(2a) 상방에 배치되어 있고, 이들의 폭은 상기 돌출부(2a)의 상단부 폭과 같거나 약간 크며 따라서 돌출부(2a')의 측면에 대응하는 실리콘층(3)의 경사부(3a', 3a')는 상기 게이트 절연층(4) 및 게이트(5)의 양측 가장자리 부분에 가리어져 있는 상태이다.

도 1a 및 도 1b에 도시된 구조에 따르면, 소스(3s)와 드레인(3d)에 대한 불순물 주입시, 상기 게이트 절연층(4) 및 게이트(5)가 마스크로 작용하여 상기 경사부(3a, 3a, 3a', 3a')에 대한 불순물 주입을 감소시키거나 방지하여 충분히 도핑된 소스(3s)/드레인(3d)과 게이트 하부의 채널 사이에 가볍게 도핑된 경사부(3a, 3a, 3a', 3a')에 의한 오프셋 구조가 얻어진다. 이러한 구조는 결과적으로 게이트 절연층(4) 및 게이트(5)에 의해 자기 정렬(self-aligned)된 오프셋 구조를 얻을 수 있게 한다. 따라서, 기판(1)이 열이 약한 플라스틱인 경우에도 성공적으로 오프셋 구조를 형성할 수 있다. 도 1a 및 도 1b에서 참조부호 7 은 소스 전극, 8은 드레인 전극 그리고 6은 패시베이션층이다.

위의 실시예의 설명 및 다음의 제조방법의 설명에서 반도체 물질로서 실리콘 (Si)이 적용되는 경우를 예시하고 있으나, 반도체 물질로서 SiGe, SiC 또는 GaAs 등이 적용될 수 있다.

이하, 전술한 실시예 1 및 2에 따른 박막트랜지스터를 제조하는 방법에 대해 설명한다. 이하의 공정설명에서 일반적으로 알려진 프로세스에 대해서 깊이 설명되지 않는다. 그리고 어는 적층이 다른 구조물 위에 형성될 때에 적층은 구조물에 자체에 직접 형성될 수도 있고, 어떠한 경우에는 구조물에 먼저 형성되는 다른 물질층 위에 형성됨으로써 구조물에 간접적으로 적층이 형성될 수도 있다.

도 2a 내지 도 2g는 도 1a에 도시된 박막트랜지스터의 개략적 제조공정을 단계적으로 보인다.

도 2a에 도시된 바와 같이 기판(1) 위에 SiO₂ 버퍼층(2)을 약 200nm 의 두께로 증착한다. 그리고 이 위에 SiNx 층(2')을 소정두께로 증착한다. SiNx 층은 일종의 버퍼층으로서 후에 형성되는 실리콘의 결정화 시 실리콘의 엉김(agglomeration)을 억제한다. 또한 SiNx층(2')은 후속되는 공정에서의 게이트 절연층 및 게이트의 기반층으로서도 작용한다.

도 2b에 도시된 바와 같이 상기 SiNx 층(2') 위에 버퍼층(2)에 돌출부를 형성하기 위한 마스크층(10)을 형성한다.

도 2c에 된 바와 같이 상기 마스크(10)에 덮이지 않은 SiNx층의 노출부분을 식각한 후 습식 또는 건식의 등방성 식각에 의해 SiNx 층(2') 하부의 버퍼층(2)을 에칭하여 상협하광의 돌출부(2a)를 형성한다.

도 2d에 도시된 바와 같이, 상기 돌출부(2a) 위의 SiNx 층(2') 및 버퍼층(2) 위에 실리콘층(3)을 소정 두께로 증착한 후 이를 열처리하여 결정화한다. 결정하에는 엑시머 레이러, 가열로 등을 이용하는 기존의 결정화 방법이 적용된다.

도 2e에 도시된 바와 같이, 상기 돌출부(2a) 위에 게이트 절연층(4) 및 게이트(5)를 형성한다. 이를 위하여 먼저 SiO₂ 와 Al 등을 순차 적층 후 포토리소그래피법에 의해 패터닝이 수행한다.

도 2f에 도시된 바와 같이, 이온주입에 의해 소스(3s)와 드레인(3d)을 형성한다. 이때에 게이트(5)와 게이트 절연층(4) 하부에 위치한 돌출부(2a) 측으로는 이온이 도달하지 않으며 따라서 돌출(2a)에 형성된 실리콘에는 도핑이 약하게 되거나 도핑이 이루어지 않고, 따라서 돌출부(2a)에 대응하는 경사부(3a)에 오프셋 구조가 형성된다.

도 2g에 도시된 바와 같이 공지된 일련의 후속공정을 통해 페이베이션층(6) 및 소스전극(7), 드레인(8) 전극을 형성하여 목적하는 오프셋 구조의 박막트랜지스터를 얻는다.

도 3a 내지 도 3g는 도 2a에 도시된 박막트랜지스터의 개략적 제조공정을 단계적으로 보인다.

도 3a에 도시된 바와 같이 기판(1) 위에 SiO₂ 버퍼층(2)을 약 200nm 의 두께로 증착한다. 이때에 버퍼층(2)은 에칭률이 상대적으로 높은 하부층(2b)과 에칭률이 낮은 높은 상부층(2c)을 포함한다. 이러한 버퍼층(2)의 하부층(2b) 및 상부층 (2c)의 에칭률의 차이는 각층의 밀도 차이에 의해 조절할 수 있다. 이러한 버퍼층(2)은 ICP-CVD에 의해 얻을 수 있으며, 예를 들어 하부층(2b)은 2000Å 이상의 입경을 가지며, 상부층(2c)은 500Å 이상의 입경을 가지게 함으로써 적절한 에칭률의 차이를 버퍼층(2)에 부여할 수 있다. 이러한 버퍼층(2)의 위에는 전술한 실시예에서와 같이 SiNx 층이 추가될 수 있다.

도 3b에 도시된 바와 같이 상기 SiNx 층(2') 위에 버퍼층(2)에 돌출부를 형성하기 위한 마스크층(10)을 형성한다.

도 3c에 된 바와 같이 상기 마스크(10)에 덮이지 않은 SiNx층의 노출부분을 식각한 후 습식 또는 건식의 등방성 식각에 의해 SiNx 층(2') 하부의 버퍼층(2)을 에칭하여 상광하협의 돌출부(2a')를 형성한다. 이러한 상광하협의 돌출부는 전술한 바와 같이 에칭률이 다른 하부층(2b)과 상부층(2c)의 차등 에칭에 기인한다.

도 3d에 도시된 바와 같이, 상기 돌출부(2a') 위의 SiNx 층(2') 및 버퍼층(2) 위에 실리콘층(3)을 소정 두께로 증착한 후 이를 열처리하여 결정화한다. 결정하에는 엑시머 레이저, 가열로 등을 이용하는 기존의 결정화 방법이 적용된다.

도 3e에 도시된 바와 같이, 상기 돌출부(2a') 위에 게이트 절연층(4) 및 게이트(5)를 형성한다. 이를 위하여 먼저 SiO₂ 와 Al 등을 순차 적층 후 포토리소그래피법에 의해 패터닝이 수행한다.

도 3f에 도시된 바와 같이, 이온주입에 의해 소스(3s)와 드레인(3d)을 형성한다. 이때에 게이트(5)와 게이트 절연층(4) 하부에 위치한 돌출부(2a') 측으로는 이온이 도달하지 않으며, 따라서 돌출부(2a')에 형성된 실리콘에는 도핑이 약하게 되거나 도핑이 이루어지 않고, 따라서 돌출부(2a')에 대응하는 경사부(3a')에 오프셋 구조가 형성된다.

도 3g에 도시된 바와 같이 공지된 일련의 후속공정을 통해 페이베이션층(6) 및 소스전극(7), 드레인(8) 전극을 형성하여 목적하는 오프셋 구조의 박막트랜지스터를 얻는다.

상기와 같은 본 발명은 오프커런트를 효과적으로 감소시키는 오프셋구조를 갖는 박막트랜지스터를 실리콘 웨이퍼나 열에 약한 플라스틱이나 유리기판 등에도 형성할 수 있다. 특히 오프셋 구조를 형성하기 위한 별도의 마스크 공정이 필요없고 버퍼층의 돌출부 구조물을 이용하여 오프셋 구조를 형성한다. 이러한 본 발명은 버퍼층의 구조를 변경하는 것이므로 트랜지스터의 특성에 악영향을 주지 않는다.

이러한 본 발명에 따르면, OLED, LCD에서 오프 스테이트에서 챠지를 유지할 수 있으며 SRAM에서는 대기모드에서의 전력소모를 감소시킬 수 있다.

본 발명은 도면에 도시된 실시예를 참고로 설명되었으나, 이는 예시적인 것에 불과하며, 당해 분야에서 통상적 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위에 한해서 정해져야 할 것이다.

Claims (10)

1. 기판과;

   기판 상에 형성되는 것으로 폭이 넓은 부분과 좁은 부분을 가지는 것으로 그 양측에 경사면이 형성된 돌출부를 가지는 버퍼층과;

   상기 버퍼층의 돌출부상에 마련되는 채널과 돌출부의 양측에 위치하는 소스 및 드레인을 가지는 것으로 상기 돌출부의 양측 경사부에 대응하는 오프렛 구조를 가지는 반도체층과;

   상기 돌출부의 상방에 마련되는 것으로 상기 돌출부의 좁은 부분에 비해 큰 폭을 가지는 게이트 절연층 및 게이트를 구비하는 것을 특징으로 하는 박막트랜지스터.
2. 제 1 항에 있어서, 상기 돌출부는 상협하광의 사다리꼴 또는 상광하협의 역사다리꼴의 구조를 가지는 것을 특징으로 하는 박막트랜지스터.
3. 제 1 항에 있어서,

   상기 기판은 플라스틱 기판, 유리 기판, 실리콘 기판 중의 어느 하나인 것을 특징으로 하는 박막트랜지스터.
4. 제 1 항에 있어서,

   상기 돌출부의 상면에 SiNx 층이 형성되어 있는 것을 특징으로 하는 박막트랜지스터.
5. 제 1 항에 있어서,

   상기 버퍼층은 저밀도의 하부층과 고밀도의 상부층을 포함하는 것을 특징으로 하는 박막트랜지스터.
6. 제 1 항에 있어서, 상기 반도체층은 Si,SiGe, SiC, GaAs 중 어느 하나의 물질로 형성되는 것을 특징으로 하는 박막트랜지스터.
7. 기판에 폭이 좁은 부분과 넓은 부분을 가지는 돌출부를 갖는 버퍼층을 형성하는 단계와;

   상기 버퍼층 위에 반도체층을 형성하는 단계;

   상기 반도체층이 형성된 돌출부 위에 상기 돌출부의 폭이 좁은 부분에 비해 큰 폭을 가지는 게이트 절연층 및 게이트를 형성하는 단계;

   방향성을 가지는 이온주입에 의해 상기 반도체층에 소스와 드레인을 형성하고 돌출부 양측에 인접한 부분에는 오프셋 구조를 형성하는 단계;를 포함하는 것을 특징으로 하는 박막트랜지스터의 제조방법.
8. 제 7 항에 있어서, 상기 버퍼층 위에 SiNx 층을 형성하는 단계를 더 포함하 는 것을 특징으로 하는 박막트랜지스터의 제조방법.
9. 제 7 항에 있어서,

   상기 버퍼층은 저밀도의 하부층과 고밀도의 상부층을 포함하는 것을 특징으로 하는 박막트랜지스터.
10. 제 7 항에 있어서, 상기 반도체층은 Si,SiGe, SiC, GaAs 중 어느 하나의 물질로 형성되는 것을 특징으로 하는 박막트랜지스터.

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