WO2020189421A1 - 半導体ウェハおよび半導体装置の製造方法 - Google Patents

半導体ウェハおよび半導体装置の製造方法 Download PDF

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semiconductor
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冬馬 伊藤
康人 吉水
宣仁 久下
唯 嘉義
進 小幡
圭一郎 松尾
光雄 佐野
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株式会社 東芝
キオクシア株式会社
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Definitions

  • the invention of the embodiment relates to a method for manufacturing a semiconductor wafer and a semiconductor device.
  • NPW Non Product Wafer
  • NPW Non Product Wafer
  • a semiconductor device in which memory cells are three-dimensionally arranged on a semiconductor wafer is known.
  • the problem to be solved by the invention of the embodiment is to provide a semiconductor wafer having a larger surface area.
  • the semiconductor wafer of the embodiment includes a surface having at least one groove including an inner wall surface. The inner wall surface of the groove is exposed.
  • FIG. 1 is a schematic view of the appearance of a semiconductor wafer
  • FIG. 2 is a schematic top view showing a structural example of the semiconductor wafer, which is an XY plane including an X axis of the semiconductor wafer and an Y axis orthogonal to the X axis. Shows a part of.
  • FIG. 3 is a schematic cross-sectional view showing a structural example of a semiconductor wafer, and shows a part of an XX cross section including an X axis and a Z axis orthogonal to the X axis and the Y axis.
  • the semiconductor wafer 1 is an NPW, which is a wafer used for evaluating and measuring in advance various processes in film formation, etching, and other semiconductor manufacturing.
  • a film forming process such as CVD (Chemical Vapor Deposition) or ALD (Atomic Layer Deposition) in which a raw material gas is reacted with a wafer surface to form a thin film, or plasma is supplied to a wafer surface to form a thin film.
  • etching processes such as CDE (Chemical Dry Etching) for etching, ALE (Atomic Layer Etching) for supplying a raw material gas to the surface to etch a thin film, and Wet etching for supplying a liquid.
  • the semiconductor wafer 1 of the embodiment may also be referred to as a dummy wafer, a test piece, or the like.
  • the semiconductor wafer 1 includes a surface 10a extending in the X-axis direction and the Y-axis direction, and a surface 10b opposite to the surface 10a.
  • the surface area of the surface 10a is preferably about the same as the surface area of the device forming surface of the semiconductor wafer on which the semiconductor device is formed or is being formed.
  • a compound semiconductor wafer such as a silicon wafer, a silicon carbide wafer, a glass wafer, a quartz wafer, a sapphire wafer, or a GaAs substrate can be used.
  • the shape of the semiconductor wafer 1 is not limited to the shape shown in FIG. 1, and may be, for example, a shape having an orientation flat.
  • the surface 10a has a pattern including at least one groove 11.
  • the groove 11 includes an inner wall surface 11a.
  • the inner wall surface 11a is exposed to the surface 10a.
  • the plurality of grooves 11 are juxtaposed along the X-axis direction of the surface 10a and extend in a line along the Y-axis direction of the surface 10a.
  • the length L of the groove 11 in the long side direction is, for example, 4 ⁇ m or more, preferably 40 ⁇ m or more.
  • the distance between the adjacent grooves 11 along the X-axis direction is, for example, 0.4 ⁇ m or more and 14 ⁇ m or less, preferably 1 ⁇ m or less.
  • the ends of the grooves 11 adjacent to each other along the X-axis direction may be offset from each other along the Y-axis direction.
  • the aspect ratio of the groove 11 is, for example, 50 or more and 1750 or less.
  • the aspect ratio is defined by the ratio of the depth D of the groove 11 to the width W of the groove 11 shown in FIG.
  • the width W of the groove 11 is, for example, 0.4 ⁇ m or more and 14 ⁇ m or less.
  • the depth D of the groove 11 is, for example, 20 ⁇ m or more and less than or equal to the thickness of the semiconductor wafer 1, and the groove 11 may penetrate.
  • the surface area of the surface 10a is, for example, 50 times or more, preferably 100 times or more, as compared with the surface area when the groove 11 is not formed. That is, when no groove or the like is formed on the surface 10b, it can be said to be 50 times or more, preferably 100 times or more the surface 10b.
  • the groove 11 preferably has a depth D from the surface 10a of 20 ⁇ m or more and an aspect ratio of 50 or more, for example. As a result, it is possible to increase the surface area of the surface 10a and realize the groove 11 in which the film formed on the surface 10a can be easily removed.
  • the groove 11 may be formed via the partition wall 12.
  • the partition wall 12 When the length L, the depth D, and the aspect ratio of the groove 11 become large, the groove 11 collapses and is easily deformed.
  • the partition wall 12 functions as a beam to support the groove 11, so that the deformation of the groove 11 can be suppressed.
  • the partition walls 12 are provided at intervals of, for example, 100 ⁇ m or more in the Y-axis direction. Further, it is preferable that the lengths of the plurality of partition walls 12 in the Y-axis direction are the same. Further, as shown in FIG. 2, the positions of the partition walls 12 of the adjacent grooves 11 along the X-axis direction are displaced from each other along the Y-axis direction, and the regions between the adjacent grooves 11 are connected via the partition wall 12. May be.
  • FIG. 4 is a schematic top view showing a structural example of the semiconductor wafer 1, and shows a part of an XY plane.
  • the surface 10a of the semiconductor wafer 1 shown in FIG. 4 includes a region 101 and a region 102.
  • the regions 101 and 102 are alternately arranged along, for example, the X-axis direction and the Y-axis direction.
  • the distance between the region 101 and the region 102 is, for example, 2 ⁇ m or more.
  • FIG. 4 shows one shot region among the plurality of shot regions formed on the surface 10a.
  • FIG. 5 is a schematic top view showing the boundary between the area 101 and the area 102.
  • the region 101 has a groove 111
  • the region 102 has a groove 112.
  • the plurality of grooves 111 are juxtaposed along the X-axis direction and extend along the Y-axis direction.
  • the plurality of grooves 112 are juxtaposed along the Y-axis direction and extend along the X-axis direction.
  • the extending direction of the groove 111 (length L direction) and the extending direction of the groove 112 (length L direction) are not limited to the directions orthogonal to each other, and may be any direction intersecting with each other.
  • the groove 111 and the groove 112 are included in the groove 11. Therefore, the description of the groove 11 can be appropriately used for other explanations of the groove 111 and the groove 112.
  • the structure of the surface 10a described above may be formed on the surface 10b.
  • the semiconductor wafer 1 can be used as a test piece for forming a film on the semiconductor wafer 1 and evaluating it. Alternatively, it can also be used as a test piece for evaluating by etching after forming a film on the semiconductor wafer 1.
  • the semiconductor wafer 1 has a pair of surfaces having different surface areas, and the difference in the amount of film formed on the pair of surfaces is large, so that the semiconductor wafer 1 tends to warp. Therefore, if all of the plurality of grooves 11 extend along the same direction, stress is applied in one direction, so that the warp of the semiconductor wafer 1 tends to increase.
  • the direction in which the stress is applied can be dispersed and the warp of the semiconductor wafer 1 can be suppressed.
  • the semiconductor wafer 1 can be repeatedly used as a test piece. That is, it is also possible to continuously perform the film forming process on the semiconductor wafer 1 or to continuously perform the film forming process and the etching process. Since the surface area is increased by the grooves 11, the change in the surface area can be suppressed even in the case of continuous film formation, and the film can be easily removed even in the case of etching.
  • the surface 10a may further have a region 103, as shown in FIG.
  • the region 103 is preferably a flat surface having no groove 11. Due to the flat surface, the region 103 has a spectroscopic ellipsometer having a wider minimum measurement region than the flat portion provided between the grooves 11, X-ray photoelectron spectroscopy (XPS), fluorescent X-ray analysis, and Fourier.
  • XPS X-ray photoelectron spectroscopy
  • FTIR Fourier Transform Infrared Spectroscopy
  • the area of the region 103 may be smaller than, for example, the area of the region 101 or the area of the region 102.
  • the region 103 is formed for each of a plurality of shot regions on the surface 10a, for example.
  • the semiconductor wafer 1 can realize the groove 11 which is hard to be deformed by controlling the shape of the groove for increasing the surface area. Therefore, it is possible to suppress a change in the surface area when the semiconductor wafer 1 is repeatedly used.
  • a semiconductor wafer having a larger surface area can be provided.
  • the dimensions of the groove 11 described above are preferably set according to the type and film thickness of the film to be formed.
  • the semiconductor wafer 1 can be manufactured by using, for example, catalyst-assisted chemical etching (MACE).
  • MACE is a technique in which a substrate having a catalyst layer formed on the surface of the substrate is immersed in a chemical solution to etch only a region in contact with the catalyst layer substantially vertically.
  • FIGS. 6 to 8 are diagrams for explaining an example of a method for manufacturing a semiconductor wafer.
  • An example of a method for manufacturing a semiconductor wafer includes a catalyst layer forming step, an etching step, and a catalyst layer removing step.
  • the catalyst layer 2 is formed on the surface 10a of the semiconductor wafer 1.
  • the catalyst layer 2 contains a catalyst of a noble metal such as gold, silver, platinum, iridium, and palladium.
  • the catalyst layer 2 can be formed by using, for example, sputtering, a CVD method, a plating method, or the like.
  • the catalyst layer 2 may contain a catalyst of a carbon material such as graphene.
  • the semiconductor wafer 1 is immersed in the first chemical solution (etching solution).
  • etching solution for example, a mixed solution of hydrofluoric acid and hydrogen peroxide solution can be used.
  • the material (for example, silicon) of the surface 10a dissolves in the etching solution at the contact portion between the surface 10a and the catalyst layer 2.
  • the semiconductor wafer 1 is etched substantially vertically.
  • the shape of the groove 11 is controlled, for example, by adjusting the size of the catalyst layer 2, the etching time, and the like.
  • the catalyst layer 2 is removed from the surface 10a.
  • the catalyst layer 2 is removed, for example, by impregnating the semiconductor wafer 1 with a second chemical solution.
  • a second chemical solution for example, a mixed solution of hydrochloric acid and nitric acid (aqua regia) can be used.
  • FIG. 9 is a diagram for explaining another manufacturing method example of the semiconductor wafer 1.
  • the surface 10a is formed along the (110) surface of the semiconductor wafer 1
  • the mask layer 3 is formed on the surface 10a
  • the semiconductor wafer 1 is etched along the (111) surface of the semiconductor wafer 1. By doing so, the groove 11 is formed.
  • the (111) plane of the semiconductor wafer 1 such as silicon is more stable than the (110) plane. Therefore, for example, when the semiconductor wafer 1 can be etched substantially vertically along the (111) plane by alkaline etching using an alkaline chemical solution to form a groove 11 having a large length L, depth D, and aspect ratio. Even so, the groove 11 can be easily formed.
  • FIGS 10 to 14 are schematic cross-sectional views showing another structural example of the semiconductor wafer 1.
  • the above description can be appropriately used for the same part as the above description of the semiconductor wafer 1.
  • the surface 10a of the semiconductor wafer 1 shown in FIG. 10 further has a protrusion 13 formed at the bottom of the groove 11.
  • the protrusion 13 is provided in the groove 11, and extends from the bottom surface of the groove 11 in the Z-axis direction, for example.
  • the protrusion 13 is, for example, needle-shaped.
  • the protrusion 13 is formed, for example, by forming a through hole in the catalyst layer 2 along the Z-axis direction and then etching the semiconductor wafer 1. By forming the through holes in the catalyst layer 2, it is possible to make it easier to etch the region of the contact portion between the surface 10a and the catalyst layer 2 that faces the opening. On the other hand, since the surface 10a and the region not facing the opening are difficult to be etched, they remain to form needle-shaped protrusions 13. The surface area of the surface 10a can be further increased by forming the protrusions 13.
  • the surface 10a of the semiconductor wafer 1 shown in FIG. 11 further has a porous region 14.
  • the porous region 14 is formed, for example, by etching a region between adjacent grooves 11 in a semiconductor wafer 1 with a first chemical solution or a second chemical solution.
  • the surface area of the surface 10a can be further increased by forming the porous region 14.
  • the pores 14a of the porous region 14 may be closed by filling the pores of the porous region 14 with the filler 4a. Further, as shown in FIG. 13, a protective film 4b may be formed on the entire surface 10a including the porous region 14. As a result, it is possible to prevent the porous region 14 from being further etched by repeatedly using the semiconductor wafer 1.
  • the filler 4a and the protective film 4b for example, materials having heat resistance and chemical resistance such as carbon, silicon, silicon nitride, and silicon oxide are preferable, and silicon carbide and silicon nitride are more preferable.
  • the pores 14a of the porous region 14 may be closed by dissolving the porous region 14 by annealing in a hydrogen atmosphere. As shown in FIG. 14, the surface 10a after melting has a curved surface. By dissolving the porous region 14, it is possible to prevent the porous region 14 from being etched.
  • FIG. 15 is a schematic cross-sectional view showing a structural example of a semiconductor device using the semiconductor wafer 1.
  • the semiconductor device shown in FIG. 15 includes a film 5 provided on the semiconductor wafer 1.
  • the film 5 is formed on the surface 10a using a film forming apparatus such as a CVD apparatus.
  • the film 5 functions as, for example, a base film for evaluating the film formation, for example, an etching target film for etching.
  • the thickness of the film 5 is set according to the application.
  • the film 5 may be a laminated film or may be formed on the protective film 4b shown in FIG.
  • FIG. 16 is a schematic diagram showing a configuration example of a semiconductor manufacturing apparatus.
  • FIG. 16 shows a configuration example of an LP-CVD (Low Pressure Chemical Vapor Deposition) device.
  • the semiconductor manufacturing apparatus 20 shown in FIG. 16 includes a processing chamber 21 and a pipe 23 for supplying the raw material gas 22 into the processing chamber 21.
  • the semiconductor manufacturing apparatus 20 further includes a vacuum pump, a heater, an exhaust system, a power source, a control circuit, and the like (not shown).
  • An example of a method for manufacturing a semiconductor device includes a step of placing the device wafer 9 in the processing chamber 21, a step of placing the semiconductor wafer 1 of the embodiment in the processing chamber 21, and a step in the processing chamber 21. A step of simultaneously processing the device wafer 9 and the semiconductor wafer 1 is provided. The device wafer 9 and the semiconductor wafer 1 are placed in the processing chamber 21 in the same step or different steps.
  • FIG. 16 when a plurality of device wafers 9 are processed in the processing chamber 21, at least one semiconductor wafer 1 is placed in the processing chamber 21 together with the plurality of device wafers 9, and a film forming process is performed at the same time. Shown. At least one semiconductor wafer 1 may be mounted, but it is preferable to mount a plurality of semiconductor wafers 1 as shown in FIG. Further, as shown in FIG. 16, the semiconductor wafer 1 is preferably arranged at least in the upper or lower region in the processing chamber 21.
  • the semiconductor device formed on the device wafer 9 is, for example, a three-dimensional NAND flash memory.
  • the film forming process in the manufacture of the three-dimensional NAND flash memory will be described.
  • FIG. 17 is a schematic diagram showing a structural example of the semiconductor device.
  • the semiconductor device shown in FIG. 17 includes a core insulating film 91, a semiconductor channel layer 92, a tunnel insulating film 931, a memory film 93 including a charge storage layer 932 and a block insulating film 933, an electrode material layer 94, and a metal layer 95. And an insulating layer 96.
  • the electrode material layer 94 functions as a gate electrode (ward wire).
  • the core insulating film 91, the semiconductor channel layer 92, and the memory film 93 are formed in the memory hole H and form a memory cell.
  • the block insulating film 933 is, for example, a SiO 2 film (silicon oxide film).
  • the charge storage layer 932 is, for example, a SiN film (silicon nitride film).
  • the tunnel insulating film 931 is, for example, a laminated film including a SiO 2 film and a SiON film (silicon oxynitride film).
  • the semiconductor channel layer 92 is, for example, a polysilicon layer.
  • the core insulating film 91 is, for example, a SiO 2 film.
  • Electrode material layer 94, respectively metal layer 95, and the insulating layer 96 is for example, W layer (tungsten layer), TiN film (titanium nitride film), and the Al 2 O 3 film (aluminum oxide film).
  • the metal layer 95 functions as a barrier metal layer in the above-mentioned electrode layer
  • the insulating layer 96 functions as a block insulating film together with the above-mentioned block insulating film 933.
  • FIG. 18 a laminated film in which a plurality of sacrificial layers 97 and a plurality of insulating layers 98 are alternately laminated is formed on a semiconductor wafer 90 such as a silicon wafer, and in these sacrificial layers 97 and the insulating layer 98.
  • a memory hole H which is a groove is provided.
  • the sacrificial layer 97 is a region where the electrode material layer is later formed.
  • the memory hole H is an area where the memory film 93 is formed later.
  • the semiconductor wafer 1 forms, for example, the memory film 93, the semiconductor channel layer 92, and the core insulating film 91 in the manufacture of a semiconductor device, or the electrode material layer 94, the metal layer 95, the insulating layer 96, and the side surface of the memory hole H. It is used for the modification treatment and the etching treatment of the thin films including the sacrificial layer 97 and the insulating layer 98.
  • the device wafer 9 in which the memory hole H is formed in the laminated body in which the plurality of sacrificial layers 97 and the plurality of insulating layers 98 shown in FIG. 18 are alternately laminated is placed in the processing chamber 21. It is formed by carrying in and forming a block insulating film 933, a charge storage layer 932, and a tunnel insulating film 931 in this order in the memory hole H.
  • the metal layer 95 and the insulating layer 96 After the memory film 93 is formed, the plurality of sacrificial layers are removed, and the device wafer 9 having a cavity C between the plurality of insulating layers 98 is carried into the processing chamber 21. As shown in FIG. 19, it is formed by forming an insulating layer 96 and a metal layer 95 in this order in the cavity C. (This is called the replacement process.)
  • the respective layers or films are formed. It includes oxidation by treatment with a gas containing oxygen after or during formation, nitriding by vapor phase treatment with a nitrogen-containing gas such as ammonia, and crystallization by heat treatment.
  • a sacrificial layer containing desired impurities such as boron, phosphorus and metal is formed, and heat treatment is performed to diffuse the impurities to the target layer or film, and then the sacrificial layer is etched. Includes processing to remove. The same applies to the electrode material layer 94, the metal layer 95, and the insulating layer 96.
  • the sacrificial layer 97 and the insulating layer 98 in FIG. 18, the block insulating film 933 formed in FIG. 19, the charge storage layer 932, the tunnel insulating film, and the semiconductor channel layer 92 are etched. Includes a process of thinning a layer or film with an etching gas containing halogen such as fluorine, chlorine, and bromine. The same applies to the electrode material layer 94, the metal layer 95, and the insulating layer 96.
  • At least one semiconductor wafer 1 is carried into the processing chamber 21 together with the plurality of device wafers 9, and the same processing is performed.
  • the semiconductor wafer 1 can be used as the dummy wafer when the desired processing result cannot be obtained at a specific position in the processing chamber 21.
  • a plurality of processes may be performed.
  • the semiconductor wafer 1 has a plurality of grooves 11 formed so as to have a large surface area. Therefore, it becomes a dummy wafer having the same surface area as the device wafer 9. Therefore, for example, it is possible to further reduce the variation in film formation in the processing chamber 21 due to the difference in surface area, and the film thickness, film composition, film density, etc.
  • the sex can be further improved. That is, it becomes possible to manufacture a semiconductor device with further improved reliability.
  • the semiconductor wafer 1 can also be applied to other semiconductor manufacturing apparatus.
  • the semiconductor device is not limited to the three-dimensional NAND flash memory, and other semiconductor devices can also be applied.

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Abstract

半導体ウェハは、内壁面を含む溝を少なくとも一つ有する表面を具備する。溝は、内壁面が露出する。

Description

半導体ウェハおよび半導体装置の製造方法
　実施形態の発明は、半導体ウェハおよび半導体装置の製造方法に関する。
　半導体デバイスの製造においては、半導体デバイスが形成されないＮＰＷ（Ｎｏｎ　Ｐｒｏｄｕｃｔ　Ｗａｆｅｒ）を用いることがある。また、半導体ウェハ上にメモリセルを３次元的に配置した半導体デバイスが知られている。
国際公開第２０１５／０１２８７４号 国際公開第２０１０／１１４８８７号
　実施形態の発明が解決しようとする課題は、より表面積の大きな半導体ウェハを提供することである。
　実施形態の半導体ウェハは、内壁面を含む溝を少なくとも一つ有する表面を具備する。溝は、内壁面が露出する。
半導体ウェハの外観模式図である。 半導体ウェハの構造例を示す上面模式図である。 半導体ウェハの構造例を示す断面模式図である。 半導体ウェハの構造例を示す上面模式図である。 領域１０１と領域１０２との境界部を示す上面模式図である。 半導体ウェハの製造方法例を説明するための模式図である。 半導体ウェハの製造方法例を説明するための模式図である。 半導体ウェハの製造方法例を説明するための模式図である。 半導体ウェハの他の製造方法例を説明するための模式図である。 半導体ウェハの他の構造例を示す断面模式図である。 半導体ウェハの他の構造例を示す断面模式図である。 半導体ウェハの他の構造例を示す断面模式図である。 半導体ウェハの他の構造例を示す断面模式図である。 半導体ウェハの他の構造例を示す断面模式図である。 半導体装置の構造例を示す断面模式図である。 半導体製造装置の構成例を示す模式図である。 半導体デバイスの構造例を示す模式図である。 半導体デバイスの製造方法例を説明するための模式図である。 半導体デバイスの製造方法例を説明するための模式図である。
　以下、実施形態について、図面を参照して説明する。図面に記載された各構成要素の厚さと平面寸法との関係、各構成要素の厚さの比率等は現物と異なる場合がある。また、実施形態において、実質的に同一の構成要素には同一の符号を付し適宜説明を省略する。
（半導体ウェハの構造例）
　図１は、半導体ウェハの外観模式図であり、図２は、半導体ウェハの構造例を示す上面模式図であり、半導体ウェハのＸ軸とＸ軸に直交するＹ軸とを含むＸ－Ｙ平面の一部を示す。図３は、半導体ウェハの構造例を示す断面模式図であり、Ｘ軸とＸ軸およびＹ軸に直交するＺ軸とを含むＸ－Ｚ断面の一部を示す。
　半導体ウェハ１は、ＮＰＷであり、成膜、エッチング、その他の半導体製造における諸プロセスを事前に評価・測定するために用いられるウェハである。例えば、ウェハ表面に対して原料ガスを反応させて薄膜を形成するＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）、ＡＬＤ（Ａｔｏｍｉｃ　Ｌａｙｅｒ　Ｄｅｐｏｓｉｔｉｏｎ）等の成膜プロセス、または、ウェハ表面に対してプラズマを供給して薄膜をエッチングするＣＤＥ（Ｃｈｅｍｉｃａｌ　Ｄｒｙ　Ｅｔｃｈｉｎｇ）、表面に対して原料ガスを供給して薄膜をエッチングするＡＬＥ（Ａｔｏｍｉｃ　Ｌａｙｅｒ　Ｅｔｃｈｉｎｇ）、液体を供給するＷｅｔ　ｅｔｃｈｉｎｇ等のエッチングプロセスの評価・測定に用いられる。または、それらの再現性試験等にも用いられる。または、半導体デバイスが形成されたウェハと同一処理室で処理される場合がある。実施形態の半導体ウェハ１は、ダミーウェハまたはテストピース等とも称され得る。
　半導体ウェハ１は、Ｘ軸方向およびＹ軸方向に延在する表面１０ａと、表面１０ａの反対面である表面１０ｂと、を含む。表面１０ａの表面積は、半導体デバイスが形成された、または形成途中の半導体ウェハのデバイス形成面の表面積と同程度であることが好ましい。半導体ウェハ１としては、例えばシリコンウェハ、炭化ケイ素ウェハ、ガラスウェハ、石英ウェハ、サファイアウェハ、またはＧａＡｓ基板等の化合物半導体ウェハを用いることができる。なお、半導体ウェハ１の形状は、図１に示す形状に限定されず、例えばオリエンテーションフラットを有する形状であってもよい。
　表面１０ａは、少なくとも一つの溝１１を含むパターンを有する。溝１１は内壁面１１ａを含む。内壁面１１ａは表面１０ａに露出する。複数の溝１１を設ける場合、複数の溝１１は、図２に示すように、表面１０ａのＸ軸方向に沿って並置され、表面１０ａのＹ軸方向に沿ってライン状に延在する。溝１１の長辺方向の長さＬは、例えば４μｍ以上、好ましくは４０μｍ以上である。Ｘ軸方向に沿って隣接する溝１１の間隔は、例えば０．４μｍ以上１４μｍ以下、好ましくは１μｍ以下である。Ｘ軸方向に沿って隣接する溝１１の端部は、Ｙ軸方向に沿って互いにずれていてもよい。
　溝１１のアスペクト比は、例えば５０以上１７５０以下である。アスペクト比は、図３に示す溝１１の幅Ｗに対する溝１１の深さＤの比により定義される。溝１１の幅Ｗは、例えば０．４μｍ以上１４μｍ以下である。溝１１の深さＤは、例えば２０μｍ以上半導体ウェハ１の厚さ以下であり、溝１１が貫通していてもよい。表面１０ａの表面積は、溝１１が形成されない場合の表面積と比較して、例えば５０倍以上、好ましくは１００倍以上である。つまり、表面１０ｂに溝等が形成されない場合は、表面１０ｂの５０倍以上、好ましくは１００倍以上と換言できる。
　溝１１は、例えば表面１０ａからの深さＤが２０μｍ以上であり且つアスペクト比が５０以上であることが好ましい。これにより、表面１０ａの表面積を大きくするとともに表面１０ａに形成される膜を除去しやすい溝１１を実現することができる。
　溝１１は、隔壁１２を介して形成されてもよい。溝１１の長さＬ、深さＤ、アスペクト比が大きくなると、溝１１が倒壊して変形しやすくなる。これに対し、隔壁１２を設けることにより、隔壁１２が梁として機能することにより溝１１を支持できるため溝１１の変形を抑制することができる。
　溝１１の変形を抑制するために、隔壁１２は、Ｙ軸方向において、例えば１００μｍ以上の間隔で設けられることが好ましい。また、複数の隔壁１２のＹ軸方向の長さは同じであることが好ましい。さらに、Ｘ軸方向に沿って隣接する溝１１の隔壁１２の位置は図２に示すように、Ｙ軸方向に沿って互いにずれ、隣接する溝１１の間の領域が隔壁１２を介して接続されていてもよい。
　溝１１は、互いに異なる方向に沿って延在する複数の溝を含んでいてもよい。図４は、半導体ウェハ１の構造例を示す上面模式図であり、Ｘ－Ｙ平面の一部を示す。図４に示す半導体ウェハ１の表面１０ａは、領域１０１と、領域１０２と、を含む。領域１０１および領域１０２は、例えばＸ軸方向およびＹ軸方向に沿って交互に配置される。領域１０１と領域１０２との間隔は、例えば２μｍ以上である。なお、図４は表面１０ａ上に形成された複数のショット領域のうち、１つのショット領域を示している。
　図５は、領域１０１と領域１０２との境界部を示す上面模式図である。領域１０１は溝１１１を有し、領域１０２は、溝１１２を有する。複数の溝１１１は、Ｘ軸方向に沿って並置され、Ｙ軸方向に沿って延在する。複数の溝１１２は、Ｙ軸方向に沿って並置され、Ｘ軸方向に沿って延在する。なお、溝１１１の延在方向（長さＬ方向）と溝１１２の延在方向（長さＬ方向）は、互いに直交する方向に限定されず、互いに交差する方向であればよい。溝１１１および溝１１２は、溝１１に含まれる。よって、溝１１１および溝１１２のその他の説明については溝１１の説明を適宜援用することができる。なお、上述した表面１０ａの構造は、表面１０ｂに形成されていてもよい。
　半導体ウェハ１は、上述のように、半導体ウェハ１上に成膜を行い評価するためのテストピースとして用いることができる。または、半導体ウェハ１上に成膜を行った後にエッチングを行い評価するためのテストピースとしても用いることができる。このとき、半導体ウェハ１は異なる表面積を有する一対の表面を有するとともに一対の表面の上の成膜量の差が大きいため反りやすい。よって、仮に複数の溝１１の全てが同一方向に沿って延在する場合、一方向に応力が加わるため半導体ウェハ１の反りが大きくなりやすい。これに対し、複数の溝１１を複数の方向に延在させることにより応力が加わる方向を分散して半導体ウェハ１の反りを抑制することができる。
　半導体ウェハ１は、テストピースとして繰り返し利用することができる。すなわち、半導体ウェハ１に対して成膜工程を連続して行うことや、成膜工程とエッチング工程とを連続して行うことも可能である。溝１１により表面積が大きくなるため、連続して成膜する場合であっても表面積の変化を抑制でき、エッチングする場合であっても膜を除去しやすい。
　表面１０ａは、図４に示すように、領域１０３をさらに有していてもよい。領域１０３は、溝１１を有しない平坦面であることが好ましい。平坦面であることにより、領域１０３は、溝１１間に設けられた平坦部よりも最小測定領域が広い分光エリプソメータ、Ｘ線光電子分光（Ｘ－ｒａｙ ｐｈｏｔｏｅｌｅｃｔｒｏｎ ｓｐｅｃｔｒｏｓｃｏｐｙ：ＸＰＳ）、蛍光Ｘ線分析、フーリエ変換赤外分光光度計（Ｆｏｕｒｉｅｒ Ｔｒａｎｓｆｏｒｍ Ｉｎｆｒａｒｅｄ Ｓｐｅｃｔｒｏｓｃｏｐｙ：ＦＴＩＲ）などの測定器を用い、例えば表面１０ａに形成される膜の厚さ、密度、組成を測定することができる。領域１０３の面積は、例えば領域１０１の面積や領域１０２の面積よりも小さくてもよい。領域１０３は、例えば表面１０ａの複数のショット領域毎に形成される。
　以上のように、半導体ウェハ１は、表面積を大きくするための溝の形状を制御することにより、変形しにくい溝１１を実現することができる。よって、半導体ウェハ１を繰り返し使用する際の表面積の変化を抑制することができる。より表面積の大きな半導体ウェハを提供することができる。なお、上述した溝１１の寸法については、成膜する膜の種類や膜厚に応じて設定することが好ましい。
（半導体ウェハの製造方法例）
　半導体ウェハ１は、例えば触媒アシストエッチング（Ｍｅｔａｌ－ａｓｓｉｓｔｅｄ　Ｃｈｅｍｉｃａｌ　Ｅｔｃｈｉｎｇ：ＭＡＣＥ）を用いて製造することができる。ＭＡＣＥは、基板の表面に触媒層を形成した基板を薬液に浸漬することで、触媒層に接する領域のみを略垂直にエッチングする技術である。
　図６ないし図８は、半導体ウェハの製造方法例を説明するための図である。半導体ウェハの製造方法例は、触媒層形成工程と、エッチング工程と、触媒層除去工程と、を具備する。
　触媒層形成工程では、図６に示すように、半導体ウェハ１の表面１０ａに触媒層２を形成する。触媒層２は、例えば金、銀、白金、イリジウム、パラジウム等の貴金属の触媒を含有する。触媒層２は、例えばスパッタリング、ＣＶＤ法、メッキ法等を用いて形成することができる。なお、触媒層２は、グラフェン等の炭素材料の触媒を含有していてもよい。
　エッチング工程では、図７に示すように、半導体ウェハ１を第１の薬液（エッチング液）に浸漬させる。第１の薬液としては、例えばフッ化水素酸および過酸化水素水の混合液を用いることができる。
　半導体ウェハ１を第１の薬液に浸漬させると、表面１０ａと触媒層２との接触部において、表面１０ａの材料（例えばシリコン）がエッチング液中に溶解する。この反応が繰り返されることにより半導体ウェハ１は略垂直にエッチングされる。これにより、溝１１を形成することができる。溝１１の形状は、例えば触媒層２のサイズやエッチング時間等を調整することにより制御される。
　触媒層除去工程では、図８に示すように、表面１０ａから触媒層２を除去する。触媒層２は、例えば半導体ウェハ１を第２の薬液に含侵させることにより除去される。第２の薬液としては、例えば塩酸と硝酸との混合液（王水）を用いることができる。
　以上のように、ＭＡＣＥを用いて半導体ウェハ１を製造することにより、長さＬ、深さＤ、アスペクト比が大きい溝１１を形成する場合であっても容易に形成することができる。
（半導体ウェハの他の製造方法例）
　図９は、半導体ウェハ１の他の製造方法例を説明するための図である。本例では、半導体ウェハ１の（１１０）面に沿って表面１０ａを形成するとともに、表面１０ａの上にマスク層３を形成し、半導体ウェハ１の（１１１）面に沿って半導体ウェハ１をエッチングすることにより溝１１を形成する。
　シリコン等の半導体ウェハ１の（１１１）面は（１１０）面よりも安定である。よって、例えばアルカリ性の薬液を用いたアルカリエッチングにより（１１１）面に沿って半導体ウェハ１を略垂直にエッチングすることができ、長さＬ、深さＤ、アスペクト比が大きい溝１１を形成する場合であっても溝１１を容易に形成することができる。
（半導体ウェハの他の構造例）
　図１０ないし図１４は、半導体ウェハ１の他の構造例を示す断面模式図である。なお、上記半導体ウェハ１の説明と同じ部分については上記説明を適宜援用することができる。
　図１０に示す半導体ウェハ１の表面１０ａは、溝１１の底部に形成された突起１３をさらに有する。突起１３は、溝１１に設けられ、例えば溝１１の底面からＺ軸方向に延在する。突起１３は、例えば針状である。突起１３は、例えば触媒層２にＺ軸方向に沿って貫通孔を形成した後に半導体ウェハ１をエッチングすることにより形成される。触媒層２に貫通孔を形成することにより、表面１０ａと触媒層２との接触部のうち開口に面する領域をよりエッチングしやすくすることができる。一方、表面１０ａと開口に面していない領域はエッチングされにくいため残存して針状の突起１３を形成する。突起１３を形成することにより表面１０ａの表面積をさらに大きくすることができる。
　図１１に示す半導体ウェハ１の表面１０ａは、多孔質領域１４をさらに有する。多孔質領域１４は、例えば半導体ウェハ１において隣接する溝１１の間の領域が第１の薬液または第２の薬液によりエッチングされることにより形成される。多孔質領域１４を形成することにより表面１０ａの表面積をさらに大きくすることができる。
　図１２に示すように多孔質領域１４の空孔１４ａが充填材４ａを多孔質領域１４の空孔に充填することにより塞がれていてもよい。また、図１３に示すように多孔質領域１４を含む表面１０ａ全体に保護膜４ｂを形成してもよい。これにより半導体ウェハ１を繰り返し使用することにより多孔質領域１４がさらにエッチングされることを抑制することができる。充填材４ａおよび保護膜４ｂとしては、例えば炭素、シリコン、窒化シリコン、酸化シリコン等耐熱性、化学耐性のある材料が好ましく、炭化ケイ素、炭窒化ケイ素がより好ましい。
　多孔質領域１４の空孔１４ａは、水素雰囲気下でのアニールにより多孔質領域１４を溶解することにより塞がれてもよい。溶解後の表面１０ａは、図１４に示すように、曲面を有する。多孔質領域１４を溶解することにより多孔質領域１４がエッチングされることを抑制することができる。
（半導体装置の構造例）
　図１５は、半導体ウェハ１を用いた半導体装置の構造例を示す断面模式図である。図１５に示す半導体装置は、半導体ウェハ１に設けられた膜５を具備する。膜５は、例えばＣＶＤ装置等の成膜装置を用いて表面１０ａの上に形成される。膜５は、例えば成膜評価するための下地膜、例えばエッチングするためのエッチング対象膜として機能する。膜５の厚さは、用途に応じて設定される。なお、膜５は積層膜であってもよく、図１３に示す保護膜４ｂ上に形成してもよい。
（半導体ウェハの使用方法例）
　実施形態の半導体ウェハの使用方法例として、半導体装置の製造工程において上記半導体ウェハ１をダミーウェハとして使用する例について図１６ないし図１９を用いて説明する。
　図１６は半導体製造装置の構成例を示す模式図である。図１６は、ＬＰ－ＣＶＤ（Ｌｏｗ　Ｐｒｅｓｓｕｒｅ　Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）装置の構成例を示す。図１６に示す半導体製造装置２０は、処理室２１と、処理室２１内に原料ガス２２を供給するための配管２３と、を具備する。半導体製造装置２０は、さらに図示していない真空ポンプ、加熱器、排気系、電源、制御回路等を具備する。
　ダミーウェハとしての半導体ウェハ１を、半導体デバイスが形成された、または形成途中の半導体ウェハであるデバイスウェハ９とともに同一の処理室２１内に搬入し、半導体ウェハ１とデバイスウェハ９とを同時に処理する場合がある。この場合の半導体装置の製造方法例は、デバイスウェハ９を処理室２１内に載置するステップと、実施形態の半導体ウェハ１を処理室２１内に載置するステップと、処理室２１内で、デバイスウェハ９と半導体ウェハ１とを同時に処理するステップと、を具備する。なお、デバイスウェハ９と半導体ウェハ１は、同じステップまたは異なるステップで処理室２１内に載置する。
　図１６では、複数のデバイスウェハ９を処理室２１内で処理する際に、少なくとも１つの半導体ウェハ１を複数のデバイスウェハ９とともに処理室２１内に載置し、同時に成膜処理を行う例を示す。半導体ウェハ１は少なくとも１枚以上載置すればよいが、図１６に示すように複数枚載置することが好ましい。また、図１６に示すように、半導体ウェハ１は少なくとも処理室２１内の上部または下部領域に配置することが好ましい。
　ここで、デバイスウェハ９の構造例について説明する。デバイスウェハ９に形成される半導体デバイスは、例えば、３次元ＮＡＮＤ型フラッシュメモリである。以下、３次元ＮＡＮＤ型フラッシュメモリの製造における成膜工程について説明する。
　図１７は、半導体デバイスの構造例を示す模式図である。図１７に示す半導体デバイスは、コア絶縁膜９１と、半導体チャネル層９２と、トンネル絶縁膜９３１、電荷蓄積層９３２およびブロック絶縁膜９３３を含むメモリ膜９３と、電極材層９４と、メタル層９５と、絶縁層９６と、を具備する。電極材層９４はゲート電極（ワード線）として機能する。コア絶縁膜９１、半導体チャネル層９２、メモリ膜９３は、メモリホールＨ内に形成されており、メモリセルを構成する。ブロック絶縁膜９３３は例えば、ＳｉＯ２膜（シリコン酸化膜）である。電荷蓄積層９３２は例えば、ＳｉＮ膜（シリコン窒化膜）である。トンネル絶縁膜９３１は例えば、ＳｉＯ２膜とＳｉＯＮ膜（シリコン酸窒化膜）とを含む積層膜である。半導体チャネル層９２は例えば、ポリシリコン層である。コア絶縁膜９１は例えば、ＳｉＯ２膜である。電極材層９４、メタル層９５、および絶縁層９６はそれぞれ例えば、Ｗ層（タングステン層）、ＴｉＮ膜（チタン窒化膜）、およびＡｌ２Ｏ３膜（アルミニウム酸化膜）である。この場合、メタル層９５は、上述の電極層内のバリアメタル層として機能し、絶縁層９６は、上述のブロック絶縁膜９３３と共にブロック絶縁膜として機能する。
　次に、図１７に示す半導体デバイスの製造方法例について図１８および図１９を用いて説明する。図１８では、シリコンウェハ等の半導体ウェハ９０上に複数の犠牲層９７と複数の絶縁層９８とが交互に積層された積層膜が形成されており、これらの犠牲層９７および絶縁層９８内に溝であるメモリホールＨが設けられている。犠牲層９７は、後に電極材層が形成される領域である。メモリホールＨは後にメモリ膜９３が形成される領域である。
　半導体ウェハ１は、例えば半導体デバイスの製造におけるメモリ膜９３、半導体チャネル層９２、コア絶縁膜９１の形成、または電極材層９４、メタル層９５、絶縁層９６の形成、およびメモリホールＨの側面を構成する犠牲層９７、絶縁層９８を含むそれらの薄膜の改質処理、エッチング処理に用いられる。
　メモリ膜９３の形成は、図１８に示す複数の犠牲層９７と複数の絶縁層９８とが交互に積層された積層体にメモリホールＨが形成された状態のデバイスウェハ９を処理室２１内に搬入し、メモリホールＨ内にブロック絶縁膜９３３、電荷蓄積層９３２、トンネル絶縁膜９３１をこの順に成膜することで形成される。
　メタル層９５および絶縁層９６の形成は、メモリ膜９３が形成された後、複数の犠牲層を除去し複数の絶縁層９８間に空洞Ｃを有するデバイスウェハ９を処理室２１内に搬入し、図１９に示すように、空洞Ｃ内に絶縁層９６およびメタル層９５をこの順に成膜することで形成される。（これをリプレイス工程という。）
　改質処理は、例えば図１８および図１９の犠牲層９７および絶縁層９８、ブロック絶縁膜９３３、電荷蓄積層９３２、トンネル絶縁膜、半導体チャネル層９２の形成工程において、それぞれの層または膜の形成後または形成途中に酸素を含むガスによる処理を行うことによる酸化、アンモニアなどの窒素含有ガスを用いた気相処理による窒化、熱処理を行うことによる結晶化することを含む。また、層または膜の形成後にホウ素やリンや金属などの所望の不純物を含む犠牲層を形成し、熱処理を行うことによって対象となる層または膜に不純物を拡散させ、その後犠牲層をエッチングして除去する処理を含む。また、電極材層９４、メタル層９５、絶縁層９６に対しても同様である。
　エッチング処理は、例えば図１８の犠牲層９７および絶縁層９８、図１９に形成したブロック絶縁膜９３３、電荷蓄積層９３２、トンネル絶縁膜、半導体チャネル層９２のそれぞれに対し、層または膜の形成後にフッ素、塩素、臭素などのハロゲンなどを含むエッチングガスによって層または膜を薄くする処理を含む。また、電極材層９４、メタル層９５、絶縁層９６に対しても同様である。
　いずれの例においても、複数のデバイスウェハ９とともに少なくとも１つの半導体ウェハ１を処理室２１内に搬入し、同様の処理を行う。これにより、処理室２１内の特定の位置で所望の処理結果が得られない場合に、ダミーウェハとして半導体ウェハ１を用いることができる。なお、複数の処理を行ってよい。
　半導体ウェハ１は、前述のとおり、表面積が大きくなるように複数の溝１１が形成されている。そのため、デバイスウェハ９と同程度の表面積を有するダミーウェハとなる。したがって、例えば表面積差に起因する処理室２１内での成膜ばらつきをより低減することが可能であり、デバイスウェハ９間またはデバイスウェハ９面内における膜厚、膜の組成、膜密度等の均一性をより向上することができる。すなわち、より信頼性を向上させた半導体デバイスの製造が可能となる。
　なお、本使用方法例において、ＬＰ－ＣＶＤ装置を例に説明したが、その他の半導体製造装置においても半導体ウェハ１を適用できる。また、半導体デバイスは３次元ＮＡＮＤ型フラッシュメモリに限定されず、その他の半導体デバイスを適用することもできる。
　本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

Claims (23)

  1. 　内壁面を含む溝を少なくとも一つ有する表面を具備し、
    　前記溝は、前記内壁面が露出する、半導体ウェハ。
  2. 　内壁面を含む溝を少なくとも一つ有する表面を具備し、
    　前記少なくとも一つの溝は、第１の溝と、第２の溝と、を含み、
    　前記第１の溝は、前記表面の第１の方向に沿って延在し、
    　前記第２の溝は、前記表面において前記第１の方向と交差する第２の方向に沿って延在する、半導体ウェハ。
  3. 　前記溝は、前記表面からの深さが２０μｍ以上であり且つアスペクト比が５０以上である、請求項１または２に記載の半導体ウェハ。
  4. 　前記表面の表面積は、前記表面の反対面の表面積の５０倍以上である、請求項１ないし請求項３のいずれか一項に記載の半導体ウェハ。
  5. 　前記溝は、隔壁を介して設けられる、請求項２ないし請求項４のいずれか一項に記載の半導体ウェハ。
  6. 　前記表面は、多孔質領域をさらに有する、請求項１ないし請求項５のいずれか一項に記載の半導体ウェハ。
  7. 　前記表面は、前記溝に設けられた突起をさらに有する、請求項１ないし請求項６のいずれか一項に記載の半導体ウェハ。
  8. 　前記表面に設けられた膜をさらに具備する、請求項１ないし請求項７のいずれか一項に記載の半導体ウェハ。
  9. 　前記膜は、炭化ケイ素または炭窒化ケイ素を含有する、請求項８に記載の半導体ウェハ。
  10. 　シリコンウェハ、炭化ケイ素ウェハ、ガラスウェハ、石英ウェハ、サファイアウェハ、または化合物半導体ウェハである、請求項１ないし請求項９のいずれか一項に記載の半導体ウェハ。
  11. 　第１の表面と前記第１の表面に設けられた膜とを備え前記膜が第１の溝を有する第１の半導体ウェハを処理室内に載置するステップと、
    　内壁面を含む第２の溝を有し前記内壁面が露出する第２の表面を備える第２の半導体ウェハを前記処理室内に載置するステップと、
    　前記処理室内で、前記第１の半導体ウェハと前記第２の半導体ウェハとを同時に処理するステップと、
    　を具備する、半導体装置の製造方法。
  12. 　前記膜は、交互に積層された第１の層と第２の層とを有する、請求項１１に記載の半導体装置の製造方法。
  13. 　前記処理は、成膜処理、エッチング処理、および改質処理からなる群より選ばれる少なくとも一つの処理を含む、請求項１１または請求項１２に記載の半導体装置の製造方法。
  14. 　複数の前記第２の半導体ウェハを前記処理室内に載置する、請求項１１ないし請求項１３のいずれか一項に記載の半導体装置の製造方法。
  15. 　前記第２の溝は、第３の溝と、第４の溝と、を含み、
    　前記第３の溝は、前記第２の表面の第１の方向に沿って延在し、
    　前記第４の溝は、前記第２の表面において前記第１の方向と交差する第２の方向に沿って延在する、請求項１１ないし請求項１４のいずれか一項に記載の半導体装置の製造方法。
  16. 　前記第２の溝は、前記第２の表面からの深さが２０μｍ以上であり且つアスペクト比が５０以上である、請求項１１ないし請求項１５のいずれか一項に記載の半導体装置の製造方法。
  17. 　前記第２の表面の表面積は、前記第２の表面の反対面の表面積の５０倍以上である、請求項１１ないし請求項１６のいずれか一項に記載の半導体装置の製造方法。
  18. 　前記第２の溝は、隔壁を介して設けられる、請求項１１ないし請求項１７のいずれか一項に記載の半導体装置の製造方法。
  19. 　前記第２の表面は、多孔質領域をさらに有する、請求項１１ないし請求項１８のいずれか一項に記載の半導体装置の製造方法。
  20. 　前記第２の表面は、前記第２の溝に設けられた突起をさらに有する、請求項１１ないし請求項１９のいずれか一項に記載の半導体装置の製造方法。
  21. 　前記第２の半導体ウェハは、前記第２の表面に設けられた第３の膜をさらに具備する、請求項１１ないし請求項２０のいずれか一項に記載の半導体装置の製造方法。
  22. 　前記第３の膜は、炭化ケイ素または炭窒化ケイ素を含有する、請求項２１に記載の半導体装置の製造方法。
  23. 　前記第２の半導体ウェハは、シリコンウェハ、炭化ケイ素ウェハ、ガラスウェハ、石英ウェハ、サファイアウェハ、または化合物半導体ウェハである、請求項１１ないし請求項２２のいずれか一項に記載の半導体装置の製造方法。
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