KR102637925B1 - 반도체 웨이퍼 및 반도체 장치의 제조 방법 - Google Patents

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Abstract

반도체 웨이퍼는, 내벽면을 포함하는 홈을 적어도 하나 갖는 표면을 구비한다. 홈은, 내벽면이 노출된다.

Description

반도체 웨이퍼 및 반도체 장치의 제조 방법
실시 형태의 발명은, 반도체 웨이퍼 및 반도체 장치의 제조 방법에 관한 것이다.
반도체 디바이스의 제조에 있어서는, 반도체 디바이스가 형성되지 않는 NPW(Non Product Wafer)를 사용하는 경우가 있다. 또한, 반도체 웨이퍼 상에 메모리 셀을 3차원적으로 배치한 반도체 디바이스가 알려져 있다.
국제 공개 제2015/012874호 국제 공개 제2010/114887호
실시 형태의 발명이 해결하고자 하는 과제는, 보다 표면적이 큰 반도체 웨이퍼를 제공하는 것이다.
실시 형태의 반도체 웨이퍼는, 내벽면을 포함하는 홈을 적어도 하나 갖는 표면을 구비한다. 홈은, 내벽면이 노출된다.
도 1은 반도체 웨이퍼의 외관 모식도이다.
도 2는 반도체 웨이퍼의 구조예를 도시하는 상면 모식도이다.
도 3은 반도체 웨이퍼의 구조예를 도시하는 단면 모식도이다.
도 4는 반도체 웨이퍼의 구조예를 도시하는 상면 모식도이다.
도 5는 영역(101)과 영역(102)의 경계부를 도시하는 상면 모식도이다.
도 6은 반도체 웨이퍼의 제조 방법예를 설명하기 위한 모식도이다.
도 7은 반도체 웨이퍼의 제조 방법예를 설명하기 위한 모식도이다.
도 8은 반도체 웨이퍼의 제조 방법예를 설명하기 위한 모식도이다.
도 9는 반도체 웨이퍼의 다른 제조 방법예를 설명하기 위한 모식도이다.
도 10은 반도체 웨이퍼의 다른 구조예를 도시하는 단면 모식도이다.
도 11은 반도체 웨이퍼의 다른 구조예를 도시하는 단면 모식도이다.
도 12는 반도체 웨이퍼의 다른 구조예를 도시하는 단면 모식도이다.
도 13은 반도체 웨이퍼의 다른 구조예를 도시하는 단면 모식도이다.
도 14는 반도체 웨이퍼의 다른 구조예를 도시하는 단면 모식도이다.
도 15는 반도체 장치의 구조예를 도시하는 단면 모식도이다.
도 16은 반도체 제조 장치의 구성예를 도시하는 모식도이다.
도 17은 반도체 디바이스의 구조예를 도시하는 모식도이다.
도 18은 반도체 디바이스의 제조 방법예를 설명하기 위한 모식도이다.
도 19는 반도체 디바이스의 제조 방법예를 설명하기 위한 모식도이다.
이하, 실시 형태에 대하여, 도면을 참조하여 설명한다. 도면에 기재된 각 구성 요소의 두께와 평면 치수의 관계, 각 구성 요소의 두께의 비율 등은 현물과 다른 경우가 있다. 또한, 실시 형태에 있어서, 실질적으로 동일한 구성 요소에는 동일한 부호를 부여하고 적절히 설명을 생략한다.
(반도체 웨이퍼의 구조예)
도 1은 반도체 웨이퍼의 외관 모식도이며, 도 2는 반도체 웨이퍼의 구조예를 도시하는 상면 모식도이고, 반도체 웨이퍼의 X축과 X축에 직교하는 Y축을 포함하는 X-Y 평면의 일부를 도시한다. 도 3은 반도체 웨이퍼의 구조예를 도시하는 단면 모식도이며, X축과 X축 및 Y축에 직교하는 Z축을 포함하는 X-Z 단면의 일부를 도시한다.
반도체 웨이퍼(1)는, NPW이며, 성막, 에칭, 그 밖의 반도체 제조에 있어서의 여러 프로세스를 사전에 평가·측정하기 위해 사용되는 웨이퍼이다. 예를 들어, 웨이퍼 표면에 대하여 원료 가스를 반응시켜 박막을 형성하는 CVD(Chemical Vapor Deposition), ALD(Atomic Layer Deposition) 등의 성막 프로세스, 또는, 웨이퍼 표면에 대하여 플라스마를 공급하여 박막을 에칭하는 CDE(Chemical Dry Etching), 표면에 대하여 원료 가스를 공급하여 박막을 에칭하는 ALE(Atomic Layer Etching), 액체를 공급하는 습식 에칭(Wet etching) 등의 에칭 프로세스의 평가·측정에 사용된다. 또는 그것들의 재현성 시험 등에도 사용된다. 또는, 반도체 디바이스가 형성된 웨이퍼와 동일 처리실에서 처리되는 경우가 있다. 실시 형태의 반도체 웨이퍼(1)는, 더미 웨이퍼 또는 테스트 피스 등이라고도 칭해질 수 있다.
반도체 웨이퍼(1)는, X축 방향 및 Y축 방향으로 연장되는 표면(10a)과, 표면(10a)의 반대면인 표면(10b)을 포함한다. 표면(10a)의 표면적은, 반도체 디바이스가 형성된, 또는 형성 도중의 반도체 웨이퍼의 디바이스 형성면의 표면적과 동일 정도인 것이 바람직하다. 반도체 웨이퍼(1)로서는, 예를 들어 실리콘 웨이퍼, 탄화규소 웨이퍼, 유리 웨이퍼, 석영 웨이퍼, 사파이어 웨이퍼, 또는 GaAs 기판 등의 화합물 반도체 웨이퍼를 사용할 수 있다. 또한, 반도체 웨이퍼(1)의 형상은, 도 1에 도시한 형상에 한정되지 않고, 예를 들어 오리엔테이션 플랫을 갖는 형상이어도 된다.
표면(10a)은, 적어도 하나의 홈(11)을 포함하는 패턴을 갖는다. 홈(11)은 내벽면(11a)을 포함한다. 내벽면(11a)은 표면(10a)에 노출된다. 복수의 홈(11)을 마련하는 경우, 복수의 홈(11)은, 도 2에 도시한 바와 같이, 표면(10a)의 X축 방향을 따라서 병치되고, 표면(10a)의 Y축 방향을 따라서 라인 형상으로 연장된다. 홈(11)의 긴 변 방향의 길이 L은, 예를 들어 4㎛ 이상, 바람직하게는 40㎛ 이상이다. X축 방향을 따라서 인접하는 홈(11)의 간격은, 예를 들어 0.4㎛ 이상 14㎛ 이하, 바람직하게는 1㎛ 이하이다. X축 방향을 따라서 인접하는 홈(11)의 단부는, Y축 방향을 따라서 서로 어긋나 있어도 된다.
홈(11)의 애스펙트비는, 예를 들어 50 이상 1750 이하이다. 애스펙트비는, 도 3에 도시한 홈(11)의 폭 W에 대한 홈(11)의 깊이 D의 비에 의해 정의된다. 홈(11)의 폭 W는, 예를 들어 0.4㎛ 이상 14㎛ 이하이다. 홈(11)의 깊이 D는, 예를 들어 20㎛ 이상 반도체 웨이퍼(1)의 두께 이하이고, 홈(11)이 관통되어 있어도 된다. 표면(10a)의 표면적은, 홈(11)이 형성되지 않는 경우의 표면적과 비교하여, 예를 들어 50배 이상, 바람직하게는 100배 이상이다. 즉, 표면(10b)에 홈 등이 형성되지 않는 경우는, 표면(10b)의 50배 이상, 바람직하게는 100배 이상으로 환언할 수 있다.
홈(11)은, 예를 들어 표면(10a)으로부터의 깊이 D가 20㎛ 이상이며 또한 애스펙트비가 50 이상인 것이 바람직하다. 이에 의해, 표면(10a)의 표면적을 크게 함과 함께 표면(10a)에 형성되는 막을 제거하기 쉬운 홈(11)을 실현할 수 있다.
홈(11)은, 격벽(12)을 통해 형성되어도 된다. 홈(11)의 길이 L, 깊이 D, 애스펙트비가 커지면, 홈(11)이 도괴되어 변형되기 쉬워진다. 이에 반해, 격벽(12)을 마련함으로써, 격벽(12)이 빔으로서 기능함으로써 홈(11)을 지지할 수 있기 때문에 홈(11)의 변형을 억제할 수 있다.
홈(11)의 변형을 억제하기 위해, 격벽(12)은, Y축 방향에 있어서, 예를 들어 100㎛ 이상의 간격으로 마련되는 것이 바람직하다. 또한, 복수의 격벽(12)의 Y축 방향의 길이는 동일한 것이 바람직하다. 또한, X축 방향을 따라서 인접하는 홈(11)의 격벽(12)의 위치는 도 2에 도시한 바와 같이, Y축 방향을 따라서 서로 어긋나고, 인접하는 홈(11) 사이의 영역이 격벽(12)을 통해 접속되어 있어도 된다.
홈(11)은, 서로 다른 방향을 따라서 연장되는 복수의 홈을 포함하고 있어도 된다. 도 4는 반도체 웨이퍼(1)의 구조예를 도시하는 상면 모식도이며, X-Y 평면의 일부를 나타낸다. 도 4에 도시한 반도체 웨이퍼(1)의 표면(10a)은, 영역(101)과, 영역(102)을 포함한다. 영역(101) 및 영역(102)은, 예를 들어 X축 방향 및 Y축 방향을 따라서 교호로 배치된다. 영역(101)과 영역(102) 사이의 간격은, 예를 들어 2㎛ 이상이다. 또한, 도 4는 표면(10a) 상에 형성된 복수의 샷 영역 중, 1개의 샷 영역을 나타내고 있다.
도 5는 영역(101)과 영역(102)의 경계부를 도시하는 상면 모식도이다. 영역(101)은 홈(111)을 갖고, 영역(102)은 홈(112)을 갖는다. 복수의 홈(111)은, X축 방향을 따라서 병치되고, Y축 방향을 따라서 연장된다. 복수의 홈(112)은, Y축 방향을 따라서 병치되고, X축 방향을 따라서 연장된다. 또한, 홈(111)의 연장 방향(길이 L 방향)과 홈(112)의 연장 방향(길이 L 방향)은, 서로 직교하는 방향으로 한정되지 않고, 서로 교차하는 방향이면 된다. 홈(111) 및 홈(112)은, 홈(11)에 포함된다. 따라서, 홈(111) 및 홈(112)의 그 밖의 설명에 대해서는 홈(11)의 설명을 적절히 원용할 수 있다. 또한, 상술한 표면(10a)의 구조는, 표면(10b)에 형성되어 있어도 된다.
반도체 웨이퍼(1)는, 상술한 바와 같이, 반도체 웨이퍼(1) 상에 성막을 행하여 평가하기 위한 테스트 피스로서 사용할 수 있다. 또는, 반도체 웨이퍼(1) 상에 성막을 행한 후에 에칭을 행하여 평가하기 위한 테스트 피스로서도 사용할 수 있다. 이때, 반도체 웨이퍼(1)는 다른 표면적을 갖는 한 쌍의 표면을 가짐과 함께 한 쌍의 표면 상의 성막량의 차가 크기 때문에 휘기 쉽다. 따라서, 만약 복수의 홈(11) 모두가 동일 방향을 따라서 연장되는 경우, 일방향으로 응력이 가해지기 때문에 반도체 웨이퍼(1)의 휨이 커지기 쉽다. 이에 반해, 복수의 홈(11)을 복수의 방향으로 연장시킴으로써 응력이 가해지는 방향을 분산하여 반도체 웨이퍼(1)의 휨을 억제할 수 있다.
반도체 웨이퍼(1)는, 테스트 피스로서 반복 이용할 수 있다. 즉, 반도체 웨이퍼(1)에 대하여 성막 공정을 연속하여 행하는 것이나, 성막 공정과 에칭 공정을 연속하여 행하는 것도 가능하다. 홈(11)에 의해 표면적이 커지기 때문에, 연속하여 성막하는 경우라도 표면적의 변화를 억제할 수 있고, 에칭하는 경우라도 막을 제거하기 쉽다.
표면(10a)은, 도 4에 도시한 바와 같이, 영역(103)을 더 갖고 있어도 된다. 영역(103)은, 홈(11)을 갖지 않는 평탄면인 것이 바람직하다. 평탄면임으로써, 영역(103)은, 홈(11) 간에 마련된 평탄부보다도 최소 측정 영역이 넓은 분광 엘립소미터, X선 광전자 분광(X-ray photoelectron spectroscopy: XPS), 형광 X선 분석, 푸리에 변환 적외 분광 광도계(Fourier Transform Infrared Spectroscopy: FTIR) 등의 측정기를 사용하여, 예를 들어 표면(10a)에 형성되는 막의 두께, 밀도, 조성을 측정할 수 있다. 영역(103)의 면적은, 예를 들어 영역(101)의 면적이나 영역(102)의 면적보다도 작아도 된다. 영역(103)은, 예를 들어 표면(10a)의 복수의 샷 영역마다 형성된다.
이상과 같이, 반도체 웨이퍼(1)는, 표면적을 크게 하기 위한 홈의 형상을 제어함으로써, 변형되기 어려운 홈(11)을 실현할 수 있다. 따라서, 반도체 웨이퍼(1)를 반복하여 사용할 때의 표면적의 변화를 억제할 수 있다. 보다 표면적이 큰 반도체 웨이퍼를 제공할 수 있다. 또한, 상술한 홈(11)의 치수에 대해서는, 성막하는 막의 종류나 막 두께에 따라서 설정하는 것이 바람직하다.
(반도체 웨이퍼의 제조 방법예)
반도체 웨이퍼(1)는, 예를 들어 촉매 어시스트 에칭(Metal-assisted Chemical Etching: MACE)을 사용하여 제조할 수 있다. MACE는, 기판의 표면에 촉매층을 형성한 기판을 약액에 침지함으로써, 촉매층에 접하는 영역만을 대략 수직으로 에칭하는 기술이다.
도 6 내지 도 8은 반도체 웨이퍼의 제조 방법예를 설명하기 위한 도면이다. 반도체 웨이퍼의 제조 방법예는, 촉매층 형성 공정과, 에칭 공정과, 촉매층 제거 공정을 구비한다.
촉매층 형성 공정에서는, 도 6에 도시한 바와 같이, 반도체 웨이퍼(1)의 표면(10a)에 촉매층(2)을 형성한다. 촉매층(2)은, 예를 들어 금, 은, 백금, 이리듐, 팔라듐 등의 귀금속의 촉매를 함유한다. 촉매층(2)은, 예를 들어 스퍼터링, CVD법, 도금법 등을 사용하여 형성할 수 있다. 또한, 촉매층(2)은, 그래핀 등의 탄소 재료의 촉매를 함유하고 있어도 된다.
에칭 공정에서는, 도 7에 도시한 바와 같이, 반도체 웨이퍼(1)를 제1 약액(에칭액)에 침지시킨다. 제1 약액으로서는, 예를 들어 불화수소산 및 과산화수소수의 혼합액을 사용할 수 있다.
반도체 웨이퍼(1)를 제1 약액에 침지시키면, 표면(10a)과 촉매층(2)의 접촉부에 있어서, 표면(10a)의 재료(예를 들어 실리콘)가 에칭액 중에 용해된다. 이 반응이 반복됨으로써 반도체 웨이퍼(1)는 대략 수직으로 에칭된다. 이에 의해, 홈(11)을 형성할 수 있다. 홈(11)의 형상은, 예를 들어 촉매층(2)의 사이즈나 에칭 시간 등을 조정함으로써 제어된다.
촉매층 제거 공정에서는, 도 8에 도시한 바와 같이, 표면(10a)으로부터 촉매층(2)을 제거한다. 촉매층(2)은, 예를 들어 반도체 웨이퍼(1)를 제2 약액에 함침시킴으로써 제거된다. 제2 약액으로서는, 예를 들어 염산과 질산의 혼합액(왕수)을 사용할 수 있다.
이상과 같이, MACE를 사용하여 반도체 웨이퍼(1)를 제조함으로써, 길이 L, 깊이 D, 애스펙트비가 큰 홈(11)을 형성하는 경우라도 용이하게 형성할 수 있다.
(반도체 웨이퍼의 다른 제조 방법예)
도 9는 반도체 웨이퍼(1)의 다른 제조 방법예를 설명하기 위한 도면이다. 본 예에서는, 반도체 웨이퍼(1)의 (110)면을 따라서 표면(10a)을 형성함과 함께, 표면(10a) 상에 마스크층(3)을 형성하고, 반도체 웨이퍼(1)의 (111)면을 따라서 반도체 웨이퍼(1)를 에칭함으로써 홈(11)을 형성한다.
실리콘 등의 반도체 웨이퍼(1)의 (111)면은 (110)면보다도 안정된다. 따라서, 예를 들어 알칼리성의 약액을 사용한 알칼리 에칭에 의해 (111)면을 따라서 반도체 웨이퍼(1)를 대략 수직으로 에칭할 수 있어, 길이 L, 깊이 D, 애스펙트비가 큰 홈(11)을 형성하는 경우라도 홈(11)을 용이하게 형성할 수 있다.
(반도체 웨이퍼의 다른 구조예)
도 10 내지 도 14는 반도체 웨이퍼(1)의 다른 구조예를 도시하는 단면 모식도이다. 또한, 상기 반도체 웨이퍼(1)의 설명과 동일한 부분에 대해서는 상기 설명을 적절히 원용할 수 있다.
도 10에 도시한 반도체 웨이퍼(1)의 표면(10a)은, 홈(11)의 저부에 형성된 돌기(13)를 더 갖는다. 돌기(13)는, 홈(11)에 마련되며, 예를 들어 홈(11)의 저면으로부터 Z축 방향으로 연장된다. 돌기(13)는, 예를 들어 침상이다. 돌기(13)는, 예를 들어 촉매층(2)에 Z축 방향을 따라서 관통 구멍을 형성한 후에 반도체 웨이퍼(1)를 에칭함으로써 형성된다. 촉매층(2)에 관통 구멍을 형성함으로써, 표면(10a)과 촉매층(2)의 접촉부 중 개구에 면하는 영역을 보다 에칭하기 쉽게 할 수 있다. 한편, 표면(10a)과 개구에 면하고 있지 않은 영역은 에칭되기 어렵기 때문에 잔존하여 침상의 돌기(13)를 형성한다. 돌기(13)를 형성함으로써 표면(10a)의 표면적을 더욱 크게 할 수 있다.
도 11에 도시한 반도체 웨이퍼(1)의 표면(10a)은, 다공질 영역(14)을 더 갖는다. 다공질 영역(14)은, 예를 들어 반도체 웨이퍼(1)에 있어서 인접하는 홈(11) 사이의 영역이 제1 약액 또는 제2 약액에 의해 에칭됨으로써 형성된다. 다공질 영역(14)을 형성함으로써 표면(10a)의 표면적을 더욱 크게 할 수 있다.
도 12에 도시한 바와 같이 다공질 영역(14)의 공공(14a)이 충전재(4a)를 다공질 영역(14)의 공공에 충전함으로써 폐색되어 있어도 된다. 또한, 도 13에 도시한 바와 같이 다공질 영역(14)을 포함하는 표면(10a) 전체에 보호막(4b)을 형성해도 된다. 이에 의해 반도체 웨이퍼(1)를 반복하여 사용함으로써 다공질 영역(14)이 더 에칭되는 것을 억제할 수 있다. 충전재(4a) 및 보호막(4b)으로서는, 예를 들어 탄소, 실리콘, 질화실리콘, 산화실리콘 등 내열성, 화학 내성이 있는 재료가 바람직하고, 탄화규소, 탄질화규소가 보다 바람직하다.
다공질 영역(14)의 공공(14a)은, 수소 분위기 하에서의 어닐에 의해 다공질 영역(14)을 용해함으로써 폐색되어도 된다. 용해 후의 표면(10a)은, 도 14에 도시한 바와 같이, 곡면을 갖는다. 다공질 영역(14)을 용해함으로써 다공질 영역(14)이 에칭되는 것을 억제할 수 있다.
(반도체 장치의 구조예)
도 15는 반도체 웨이퍼(1)를 사용한 반도체 장치의 구조예를 도시하는 단면 모식도이다. 도 15에 도시한 반도체 장치는, 반도체 웨이퍼(1)에 형성된 막(5)을 구비한다. 막(5)은, 예를 들어 CVD 장치 등의 성막 장치를 사용하여 표면(10a) 상에 형성된다. 막(5)은, 예를 들어 성막 평가하기 위한 하지막, 예를 들어 에칭하기 위한 에칭 대상막으로서 기능한다. 막(5)의 두께는, 용도에 따라서 설정된다. 또한, 막(5)은 적층막이어도 되고, 도 13에 도시한 보호막(4b) 상에 형성해도 된다.
(반도체 웨이퍼의 사용 방법예)
실시 형태의 반도체 웨이퍼의 사용 방법예로서, 반도체 장치의 제조 공정에 있어서 상기 반도체 웨이퍼(1)를 더미 웨이퍼로서 사용하는 예에 대하여 도 16 내지 도 19를 사용하여 설명한다.
도 16은 반도체 제조 장치의 구성예를 도시하는 모식도이다. 도 16은 LP-CVD(Low Pressure Chemical Vapor Deposition) 장치의 구성예를 도시한다. 도 16에 도시한 반도체 제조 장치(20)는, 처리실(21)과, 처리실(21) 내에 원료 가스(22)를 공급하기 위한 배관(23)을 구비한다. 반도체 제조 장치(20)는, 또한 도시하지 않은 진공 펌프, 가열기, 배기계, 전원, 제어 회로 등을 구비한다.
더미 웨이퍼로서의 반도체 웨이퍼(1)를, 반도체 디바이스가 형성된, 또는 형성 도중의 반도체 웨이퍼인 디바이스 웨이퍼(9)와 함께 동일한 처리실(21) 내에 반입하여, 반도체 웨이퍼(1)와 디바이스 웨이퍼(9)를 동시에 처리하는 경우가 있다. 이 경우의 반도체 장치의 제조 방법예는, 디바이스 웨이퍼(9)를 처리실(21) 내에 적재하는 스텝과, 실시 형태의 반도체 웨이퍼(1)를 처리실(21) 내에 적재하는 스텝과, 처리실(21) 내에서, 디바이스 웨이퍼(9)와 반도체 웨이퍼(1)를 동시에 처리하는 스텝을 구비한다. 또한, 디바이스 웨이퍼(9)와 반도체 웨이퍼(1)는, 동일한 스텝 또는 다른 스텝에서 처리실(21) 내에 적재한다.
도 16에서는, 복수의 디바이스 웨이퍼(9)를 처리실(21) 내에서 처리할 때, 적어도 하나의 반도체 웨이퍼(1)를 복수의 디바이스 웨이퍼(9)와 함께 처리실(21) 내에 적재하고, 동시에 성막 처리를 행하는 예를 나타낸다. 반도체 웨이퍼(1)는 적어도 1매 이상 적재하면 되지만, 도 16에 도시한 바와 같이 복수매 적재하는 것이 바람직하다. 또한, 도 16에 도시한 바와 같이, 반도체 웨이퍼(1)는 적어도 처리실(21) 내의 상부 또는 하부 영역에 배치하는 것이 바람직하다.
여기서, 디바이스 웨이퍼(9)의 구조예에 대하여 설명한다. 디바이스 웨이퍼(9)에 형성되는 반도체 디바이스는, 예를 들어 3차원 NAND형 플래시 메모리이다. 이하, 3차원 NAND형 플래시 메모리의 제조에 있어서의 성막 공정에 대하여 설명한다.
도 17은 반도체 디바이스의 구조예를 도시하는 모식도이다. 도 17에 도시한 반도체 디바이스는, 코어 절연막(91)과, 반도체 채널층(92)과, 터널 절연막(931), 전하 축적층(932) 및 블록 절연막(933)을 포함하는 메모리막(93)과, 전극재층(94)과, 메탈층(95)과, 절연층(96)을 구비한다. 전극재층(94)은 게이트 전극(워드선)으로서 기능한다. 코어 절연막(91), 반도체 채널층(92), 메모리막(93)은, 메모리 홀 H 내에 형성되어 있고, 메모리 셀을 구성한다. 블록 절연막(933)은 예를 들어, SiO2막(실리콘 산화막)이다. 전하 축적층(932)은 예를 들어, SiN막(실리콘 질화막)이다. 터널 절연막(931)은 예를 들어, SiO2막과 SiON막(실리콘 산질화막)을 포함하는 적층막이다. 반도체 채널층(92)은 예를 들어, 폴리실리콘층이다. 코어 절연막(91)은 예를 들어, SiO2막이다. 전극재층(94), 메탈층(95), 및 절연층(96)은 각각 예를 들어, W층(텅스텐층), TiN막(티타늄 질화막), 및 Al2O3막(알루미늄 산화막)이다. 이 경우, 메탈층(95)은, 상술한 전극층 내의 배리어 메탈층으로서 기능하고, 절연층(96)은, 상술한 블록 절연막(933)과 함께 블록 절연막으로서 기능한다.
다음에, 도 17에 도시한 반도체 디바이스의 제조 방법예에 대하여 도 18 및 도 19를 사용하여 설명한다. 도 18에서는, 실리콘 웨이퍼 등의 반도체 웨이퍼(90) 상에 복수의 희생층(97)과 복수의 절연층(98)이 교호로 적층된 적층막이 형성되어 있고, 이들 희생층(97) 및 절연층(98) 내에 홈인 메모리 홀 H가 마련되어 있다. 희생층(97)은, 후에 전극재층이 형성되는 영역이다. 메모리 홀 H는 후에 메모리막(93)이 형성되는 영역이다.
반도체 웨이퍼(1)는, 예를 들어 반도체 디바이스의 제조에 있어서의 메모리막(93), 반도체 채널층(92), 코어 절연막(91)의 형성, 또는 전극재층(94), 메탈층(95), 절연층(96)의 형성, 및 메모리 홀 H의 측면을 구성하는 희생층(97), 절연층(98)을 포함하는 그것들의 박막의 개질 처리, 에칭 처리에 사용된다.
메모리막(93)의 형성은, 도 18에 도시한 복수의 희생층(97)과 복수의 절연층(98)이 교호로 적층된 적층체에 메모리 홀 H가 형성된 상태의 디바이스 웨이퍼(9)를 처리실(21) 내에 반입하고, 메모리 홀 H 내에 블록 절연막(933), 전하 축적층(932), 터널 절연막(931)을 이 순으로 성막함으로써 형성된다.
메탈층(95) 및 절연층(96)의 형성은, 메모리막(93)이 형성된 후, 복수의 희생층을 제거하여 복수의 절연층(98) 사이에 공동 C를 갖는 디바이스 웨이퍼(9)를 처리실(21) 내에 반입하고, 도 19에 도시한 바와 같이, 공동 C 내에 절연층(96) 및 메탈층(95)을 이 순으로 성막함으로써 형성된다(이것을 리플레이스 공정이라고 한다).
개질 처리는, 예를 들어 도 18 및 도 19의 희생층(97) 및 절연층(98), 블록 절연막(933), 전하 축적층(932), 터널 절연막, 반도체 채널층(92)의 형성 공정에 있어서, 각각의 층 또는 막의 형성 후 또는 형성 도중에 산소를 포함하는 가스에 의한 처리를 행하는 것에 의한 산화, 암모니아 등의 질소 함유 가스를 사용한 기상 처리에 의한 질화, 열처리를 행하는 것에 의한 결정화하는 것을 포함한다. 또한, 층 또는 막의 형성 후에 붕소나 인이나 금속 등의 원하는 불순물을 포함하는 희생층을 형성하고, 열처리를 행함으로써 대상이 되는 층 또는 막에 불순물을 확산시키고, 그 후 희생층을 에칭하여 제거하는 처리를 포함한다. 또한, 전극재층(94), 메탈층(95), 절연층(96)에 대해서도 마찬가지이다.
에칭 처리는, 예를 들어 도 18의 희생층(97) 및 절연층(98), 도 19에 형성한 블록 절연막(933), 전하 축적층(932), 터널 절연막, 반도체 채널층(92)의 각각에 대해, 층 또는 막의 형성 후에 불소, 염소, 브롬 등의 할로겐 등을 포함하는 에칭가스에 의해 층 또는 막을 얇게 하는 처리를 포함한다. 또한, 전극재층(94), 메탈층(95), 절연층(96)에 대해서도 마찬가지이다.
어느 예에 있어서도, 복수의 디바이스 웨이퍼(9)와 함께 적어도 하나의 반도체 웨이퍼(1)를 처리실(21) 내에 반입하여, 마찬가지의 처리를 행한다. 이에 의해, 처리실(21) 내의 특정 위치에서 원하는 처리 결과가 얻어지지 않는 경우에, 더미 웨이퍼로서 반도체 웨이퍼(1)를 사용할 수 있다. 또한, 복수의 처리를 행해도 된다.
반도체 웨이퍼(1)는, 전술한 바와 같이, 표면적이 커지도록 복수의 홈(11)이 형성되어 있다. 그 때문에, 디바이스 웨이퍼(9)와 동일 정도의 표면적을 갖는 더미 웨이퍼가 된다. 따라서, 예를 들어 표면적차에 기인하는 처리실(21) 내에서의 성막 변동을 보다 저감하는 것이 가능하여, 디바이스 웨이퍼(9) 간 또는 디바이스 웨이퍼(9) 면내에 있어서의 막 두께, 막의 조성, 막 밀도 등의 균일성을 보다 향상시킬 수 있다. 즉, 보다 신뢰성을 향상시킨 반도체 디바이스의 제조가 가능해진다.
또한, 본 사용 방법예에 있어서, LP-CVD 장치를 예로 들어 설명하였지만, 그 밖의 반도체 제조 장치에 있어서도 반도체 웨이퍼(1)를 적용할 수 있다. 또한, 반도체 디바이스는 3차원 NAND형 플래시 메모리에 한정되지 않고, 그 밖의 반도체 디바이스를 적용할 수도 있다.
본 발명의 몇몇 실시 형태를 설명하였지만, 이들 실시 형태는, 예로서 제시한 것이며, 발명의 범위를 한정하는 것은 의도하고 있지 않다. 이들 신규의 실시 형태는, 그 밖의 다양한 형태로 실시되는 것이 가능하고, 발명의 요지를 일탈하지 않는 범위에서, 다양한 생략, 치환, 변경을 행할 수 있다. 이들 실시 형태나 그 변형은, 발명의 범위나 요지에 포함됨과 함께, 특허 청구 범위에 기재된 발명과 그 균등의 범위에 포함된다.

Claims (23)

  1. 내벽면을 포함하는 홈을 적어도 하나 갖는 표면을 구비하고,
    상기 적어도 하나의 홈은, 제1 홈과, 제2 홈을 포함하고,
    상기 제1 홈은, 상기 표면의 제1 방향을 따라서 연장되고,
    상기 제2 홈은, 상기 표면에 있어서 상기 제1 방향과 교차하는 제2 방향을 따라서 연장되고, 상기 제1 홈 및 상기 제2 홈은 사방이 상기 내벽면으로 둘러싸이고,
    상기 표면은, 다공질 영역을 더 갖는, 반도체 웨이퍼.
  2. 제1항에 있어서,
    상기 홈은, 상기 표면으로부터의 깊이가 20㎛ 이상이며 또한 애스펙트비가 50 이상인, 반도체 웨이퍼.
  3. 제1항에 있어서,
    상기 표면의 표면적은, 상기 표면의 반대면의 표면적의 50배 이상인, 반도체 웨이퍼.
  4. 제1항에 있어서,
    상기 홈은, 격벽을 통해 마련되는, 반도체 웨이퍼.
  5. 제1항 또는 제4항에 있어서,
    상기 표면은, 상기 홈에 마련된 돌기를 더 갖는, 반도체 웨이퍼.
  6. 내벽면을 포함하는 홈을 적어도 하나 갖는 표면을 구비하고,
    상기 적어도 하나의 홈은, 제1 홈과, 제2 홈을 포함하고,
    상기 제1 홈은, 상기 표면의 제1 방향을 따라서 연장되고,
    상기 제2 홈은, 상기 표면에 있어서 상기 제1 방향과 교차하는 제2 방향을 따라서 연장되고, 상기 제1 홈 및 상기 제2 홈은 사방이 상기 내벽면으로 둘러싸이고,
    상기 표면에 마련된 막을 더 구비하고,
    상기 막은, 탄화규소 또는 탄질화규소를 함유하는, 반도체 웨이퍼.
  7. 제1항 또는 제4항에 있어서,
    실리콘 웨이퍼, 탄화규소 웨이퍼, 유리 웨이퍼, 석영 웨이퍼, 사파이어 웨이퍼, 또는 화합물 반도체 웨이퍼인, 반도체 웨이퍼.
  8. 제1 표면과 상기 제1 표면에 마련된 막을 구비하고 상기 막이 제1 홈을 갖는 제1 반도체 웨이퍼를 처리실 내에 적재하는 스텝과,
    내벽면을 포함하는 제2 홈을 갖고 상기 내벽면이 노출되는 제2 표면을 구비하고, 상기 제2 홈은 제3 홈과 제4 홈을 포함하고, 상기 제3 홈은 상기 제2 표면의 제1 방향을 따라서 연장되고, 상기 제4 홈은 상기 제2 표면에 있어서 상기 제1 방향과 교차하는 제2 방향을 따라서 연장되고, 상기 제3 홈 및 상기 제4 홈은 사방이 상기 내벽면으로 둘러싸이는, 제2 반도체 웨이퍼를 상기 처리실 내에 적재하는 스텝과,
    상기 처리실 내에서, 상기 제1 반도체 웨이퍼와 상기 제2 반도체 웨이퍼를 동시에 처리하는 스텝을 구비하고,
    상기 제2 표면은, 다공질 영역을 더 갖는, 반도체 장치의 제조 방법.
  9. 제8항에 있어서,
    상기 막은, 교호로 적층된 제1 층과 제2 층을 갖는, 반도체 장치의 제조 방법.
  10. 제8항 또는 제9항에 있어서,
    상기 처리는, 성막 처리, 에칭 처리, 및 개질 처리를 포함하는 군에서 선택되는 적어도 하나의 처리를 포함하는, 반도체 장치의 제조 방법.
  11. 제8항 또는 제9항에 있어서,
    복수의 상기 제2 반도체 웨이퍼를 상기 처리실 내에 적재하는, 반도체 장치의 제조 방법.
  12. 제8항 또는 제9항에 있어서,
    상기 제2 홈은, 상기 제2 표면으로부터의 깊이가 20㎛ 이상이며 또한 애스펙트비가 50 이상인, 반도체 장치의 제조 방법.
  13. 제8항 또는 제9항에 있어서,
    상기 제2 표면의 표면적은, 상기 제2 표면의 반대면의 표면적의 50배 이상인, 반도체 장치의 제조 방법.
  14. 제8항 또는 제9항에 있어서,
    상기 제2 홈은, 격벽을 통해 마련되는, 반도체 장치의 제조 방법.
  15. 제8항 또는 제9항에 있어서,
    상기 제2 표면은, 상기 제2 홈에 마련된 돌기를 더 갖는, 반도체 장치의 제조 방법.
  16. 제1 표면과 상기 제1 표면에 마련된 막을 구비하고 상기 막이 제1 홈을 갖는 제1 반도체 웨이퍼를 처리실 내에 적재하는 스텝과,
    내벽면을 포함하는 제2 홈을 갖고 상기 내벽면이 노출되는 제2 표면을 구비하고, 상기 제2 홈은 제3 홈과 제4 홈을 포함하고, 상기 제3 홈은 상기 제2 표면의 제1 방향을 따라서 연장되고, 상기 제4 홈은 상기 제2 표면에 있어서 상기 제1 방향과 교차하는 제2 방향을 따라서 연장되고, 상기 제3 홈 및 상기 제4 홈은 사방이 상기 내벽면으로 둘러싸이는, 제2 반도체 웨이퍼를 상기 처리실 내에 적재하는 스텝과,
    상기 처리실 내에서, 상기 제1 반도체 웨이퍼와 상기 제2 반도체 웨이퍼를 동시에 처리하는 스텝을 구비하고,
    상기 제2 반도체 웨이퍼는, 상기 제2 표면에 마련된 제3 막을 더 구비하고,
    상기 제3 막은, 탄화규소 또는 탄질화규소를 함유하는, 반도체 장치의 제조 방법.
  17. 제8항 또는 제9항에 있어서,
    상기 제2 반도체 웨이퍼는, 실리콘 웨이퍼, 탄화규소 웨이퍼, 유리 웨이퍼, 석영 웨이퍼, 사파이어 웨이퍼, 또는 화합물 반도체 웨이퍼인, 반도체 장치의 제조 방법.
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