JP2016537210A - 電子アシスト技術を用いたワイヤアレイの移行および製造 - Google Patents

電子アシスト技術を用いたワイヤアレイの移行および製造 Download PDF

Info

Publication number
JP2016537210A
JP2016537210A JP2016529749A JP2016529749A JP2016537210A JP 2016537210 A JP2016537210 A JP 2016537210A JP 2016529749 A JP2016529749 A JP 2016529749A JP 2016529749 A JP2016529749 A JP 2016529749A JP 2016537210 A JP2016537210 A JP 2016537210A
Authority
JP
Japan
Prior art keywords
manufacturing
wire
array
substrate
wire array
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2016529749A
Other languages
English (en)
Inventor
ジェフリー ワイス，
ジェフリー ワイス，
シャオリン ゼン，
シャオリン ゼン，
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Leland Stanford Junior University
Original Assignee
Leland Stanford Junior University
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Leland Stanford Junior University filed Critical Leland Stanford Junior University
Publication of JP2016537210A publication Critical patent/JP2016537210A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/326—Application of electric currents or fields, e.g. for electroforming
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81C—PROCESSES OR APPARATUS SPECIALLY ADAPTED FOR THE MANUFACTURE OR TREATMENT OF MICROSTRUCTURAL DEVICES OR SYSTEMS
    • B81C1/00—Manufacture or treatment of devices or systems in or on a substrate
    • B81C1/00015—Manufacture or treatment of devices or systems in or on a substrate for manufacturing microsystems
    • B81C1/00023—Manufacture or treatment of devices or systems in or on a substrate for manufacturing microsystems without movable or flexible elements
    • B81C1/00111—Tips, pillars, i.e. raised structures
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81C—PROCESSES OR APPARATUS SPECIALLY ADAPTED FOR THE MANUFACTURE OR TREATMENT OF MICROSTRUCTURAL DEVICES OR SYSTEMS
    • B81C1/00—Manufacture or treatment of devices or systems in or on a substrate
    • B81C1/00015—Manufacture or treatment of devices or systems in or on a substrate for manufacturing microsystems
    • B81C1/00023—Manufacture or treatment of devices or systems in or on a substrate for manufacturing microsystems without movable or flexible elements
    • B81C1/00031—Regular or irregular arrays of nanoscale structures, e.g. etch mask layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02203—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being porous
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02587—Structure
    • H01L21/0259—Microstructure
    • H01L21/02603—Nanowires
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes
    • H01L29/0676—Nanowires or nanotubes oriented perpendicular or at an angle to a substrate
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81B—MICROSTRUCTURAL DEVICES OR SYSTEMS, e.g. MICROMECHANICAL DEVICES
    • B81B2207/00—Microstructural systems or auxiliary parts thereof
    • B81B2207/05—Arrays
    • B81B2207/056—Arrays of static structures
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81C—PROCESSES OR APPARATUS SPECIALLY ADAPTED FOR THE MANUFACTURE OR TREATMENT OF MICROSTRUCTURAL DEVICES OR SYSTEMS
    • B81C2201/00—Manufacture or treatment of microstructural devices or systems
    • B81C2201/01—Manufacture or treatment of microstructural devices or systems in or on a substrate
    • B81C2201/0101—Shaping material; Structuring the bulk substrate or layers on the substrate; Film patterning
    • B81C2201/0111—Bulk micromachining
    • B81C2201/0115—Porous silicon
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81C—PROCESSES OR APPARATUS SPECIALLY ADAPTED FOR THE MANUFACTURE OR TREATMENT OF MICROSTRUCTURAL DEVICES OR SYSTEMS
    • B81C2201/00—Manufacture or treatment of microstructural devices or systems
    • B81C2201/01—Manufacture or treatment of microstructural devices or systems in or on a substrate
    • B81C2201/0174—Manufacture or treatment of microstructural devices or systems in or on a substrate for making multi-layered devices, film deposition or growing
    • B81C2201/0191—Transfer of a layer from a carrier wafer to a device wafer
    • B81C2201/0194—Transfer of a layer from a carrier wafer to a device wafer the layer being structured

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Chemical & Material Sciences (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Nanotechnology (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Analytical Chemistry (AREA)
  • Materials Engineering (AREA)
  • Ceramic Engineering (AREA)
  • Weting (AREA)

Abstract

本発明は、概して、ワイヤアレイの移行および製造に関し、より具体的には、電子アシスト技法を用いたそのようなワイヤアレイの移行および製造に関する。製造方法は、（１）製造用基板上にワイヤアレイを形成するステップと、（２）ワイヤアレイの下方の製造用基板の一部内に多孔質層を形成するステップと、（３）製造用基板の残存部分から多孔質層およびワイヤアレイを分離するステップと、（４）ワイヤアレイの上端を標的基板に張り付けるステップとを含む。

Description

（関連出願の引用）
本願は、２０１３年８月９日に出願された米国仮出願第６１／８６４，３６４号の利益および２０１３年７月２５日に出願された米国仮出願第６１／８５８，５１２号の利益を主張するものであり、これらの開示の全体は、参照により本明細書中に援用される。
（政府支援研究開発に関する陳述）
本発明は、海軍研究事務所によって付与された契約第Ｎ０００１４−１０−１−０２９１号のもとでの政府支援を用いてなされた。政府は、本発明において特定の権利を有する。
本発明は、概して、ワイヤアレイの移行および製造に関し、より具体的には、電子アシスト技法を用いたそのようなワイヤアレイの移行および製造に関する。
シリコン（Ｓｉ）ナノワイヤは、従来のリソグラフィーの限界を超え、成長中にそれらの化学的および物理的特性をナノメートルスケールで調整する潜在能力により、高性能機能性電子デバイスの魅力的な基礎的要素である。広範な研究が、Ｓｉナノワイヤを平面機能デバイスに組み立て統合する方法の開発に捧げられてきたが、その一方、そのようなワイヤアレイが、センサ、太陽電池、熱電デバイス、リチウムイオン電池から縦型電界効果トランジスタに至る用途にとって望ましいにもかかわらず、（ナノワイヤおよびミクロワイヤの両方の）垂直Ｓｉワイヤアレイのデバイス統合に払われた努力は、限られたものであった。
長さが数ミクロンから数十ミクロンのＳｉワイヤアレイは、通常、厚さ約５００ミクロンの剛体で不透明なＳｉウエハ上に、蒸着またはそのようなウエハを化学的にエッチングすることによって形成される。結果として生じるＳｉワイヤアレイの母材Ｓｉウエハからの分離は、Ｓｉワイヤアレイの電気的、熱的、光学的、および機械的特性が、厚い母材Ｓｉウエハの特性によってデバイス内で曇らされることなく単離され利用されることを可能にし、強化されたデバイス機能のため、他の柔軟、軽量、低コスト、または透明な基板へのＳｉワイヤアレイの移行を可能にする。Ｓｉワイヤアレイの分離および移行のために肝要な条件は、それらの元の特性および配向性の維持である。垂直Ｓｉワイヤアレイをそれらの母材Ｓｉウエハから分離するための一連の技法が提案されているが、これらは、剥離力、直接せん断力、またはＳｉワイヤ内の水平な多孔質割れの生成を適用することによる、Ｓｉワイヤの機械的破壊に依存する。しかしながら、これらの技法は、Ｓｉワイヤが機械的破断プロセスの間に一緒に保持されるようにするための、Ｓｉワイヤの高分子ホスト内へのカプセル封入に依存し、高分子ホストの存在が、金属電極、センサ、または触媒へのオーミック接触等のような露出されたＳｉ表面を利する用途における分離されたＳｉワイヤの使用を困難にする。加えて、これらの技法のいくつかは、特定の形状のＳｉワイヤまたは特定の方法で作られたＳｉワイヤに限られる。
このような背景から、本明細書に記載される電子アシスト技法を開発する必要性が生じる。
Ｓｉワイヤアレイ（ナノワイヤおよびミクロワイヤの両方）は、高性能機能性電子デバイスの魅力的な基礎的要素である。本開示のいくつかの実施形態は、垂直Ｓｉワイヤアレイの電子アシスト移行および製造に関する。いくつかの実施形態では、本技法は、電子アシストエッチングプロセス中に電界を向けさせることによりＳｉ表面における酸化の位置を制御し、２つの注目すべき能力をもたらす。第１の能力は、Ｓｉワイヤアレイを、それらの元の特性および垂直整列を維持しつつ、それらが成長したＳｉウエハから他の標的基板に移行させることである。第２の能力は、軸方向に変調された気孔率を伴うＳｉワイヤの容易で迅速な合成を提供する電流誘起金属アシスト化学エッチング（ＭＡＣＥ）である。Ｓｉウエハで電界を制御することによって得られる能力を用いると、大面積Ｓｉワイヤアレイが広い面積にわたって再現可能に移行され得、化学的酸化剤の枯渇、シリコンＳｉワイヤの長さに沿う連続的で望ましくないエッチング、およびエッチング中の酸化速度の調整の問題に対処しつつ、所望の特性を伴うＳｉワイヤアレイが、広い面積にわたって製造され得る。電子アシスト技法は、Ｓｉウエハ上に成長または製造された他のナノ構造およびミクロ構造に適用され得、フレキシブルな電子デバイス等の電子デバイスへのそれらの広範な応用を容易にする。
本開示の１つの側面は、（１）製造用基板上にワイヤアレイを形成するステップと、（２）ワイヤアレイの下方の製造用基板の一部内に多孔質層を形成するステップと、（３）製造用基板の残存部分から多孔質層およびワイヤアレイを分離するステップと、（４）ワイヤアレイの上端を標的基板に張り付けるステップとを含む、製造方法に関する。
いくつかの実施形態では、本方法は、ワイヤアレイの上端を標的基板に張り付けた後で、多孔質層を除去するステップをさらに含む。いくつかの実施形態では、ワイヤアレイは、ナノ構造のアレイである。いくつかの実施形態では、ワイヤアレイは、Ｓｉナノワイヤのアレイである。いくつかの実施形態では、ワイヤアレイは、ミクロ構造のアレイである。いくつかの実施形態では、ワイヤアレイは、Ｓｉミクロワイヤのアレイである。いくつかの実施形態では、製造用基板は、Ｓｉウエハである。
いくつかの実施形態では、多孔質層を形成するステップは、製造用基板に印加電流が流れる間に製造用基板をエッチングすることにより行われる。いくつかの実施形態では、製造用基板内に形成される空間電荷領域の幅は、ワイヤアレイ内のワイヤの半径を上回る。
いくつかの実施形態では、ワイヤアレイを形成するステップは、製造用基板を覆うパターン化された触媒層を形成するステップと、ワイヤアレイを形成するように、エッチング液の存在下で製造用基板を通して電流を印加するステップとを含む。いくつかの実施形態では、エッチング液は、化学酸化剤を欠く。いくつかの実施形態では、電流を印加するステップは、高電流密度と低電流密度との間で電流を時間とともに変調させるステップを含む。
本開示の別の側面は、（１）基板を提供するステップと、（２）パターン化された触媒層を、基板を覆って形成させるステップと、（３）ワイヤアレイを形成させるように、エッチング液の存在下で基板を通して電流を印加するステップとを含む、製造方法に関する。
いくつかの実施形態では、基板は、Ｓｉウエハであり、ワイヤアレイは、Ｓｉナノワイヤのアレイである。いくつかの実施形態では、基板は、Ｓｉウエハであり、ワイヤアレイは、Ｓｉミクロワイヤのアレイである。
いくつかの実施形態では、エッチング液は、化学酸化剤を欠く。いくつかの実施形態では、電流を印加するステップは、電流を時間とともに変調させるステップを含む。いくつかの実施形態では、ワイヤアレイは、軸方向に変調された気孔率を有する。いくつかの実施形態では、ワイヤアレイは、軸方向に変調された配向性を有する。
本開示の他の側面および実施形態もまた考案される。前述の概要および下記の詳細な記述は、本開示を任意の特定の実施形態に限定することを意味せず、本開示のいくつかの実施形態を単に記述することを意味する。
本開示のいくつかの実施形態の性質および目的をより深く理解するため、付随の図面とともに以下の詳細な記述への参照が為されるべきである。
図１：垂直Ｓｉワイヤアレイの電子アシスト移行の模式図。（ａ）垂直Ｓｉワイヤアレイが母材Ｓｉウエハ上に製造され、（ｂ）母材Ｓｉウエハを電解エッチングすることにより、Ｓｉワイヤアレイの下に犠牲多孔質Ｓｉ層が形成され、（ｃ）多孔質Ｓｉ層が、電解研磨によって、上部Ｓｉワイヤアレイとともに、母材Ｓｉウエハから切り離され、（ｄ）多孔質Ｓｉによって支持されるＳｉワイヤアレイが裏返しにされ、接着剤で被覆された任意の平坦な基板に取り付け移行され、（ｅ）多孔質Ｓｉ層がエッチング除去される。多孔質Ｓｉ層が、Ｓｉウエハから電解研磨される前（ｆ）およびされた後（ｇ）の（深堀り反応性イオンエッチングにより形成された）Ｓｉナノワイヤの走査型電子顕微鏡像。（ｈ）多孔質Ｓｉ層によって一緒に保持されたＳｉナノワイヤアレイが、電解研磨後に母材Ｓｉウエハからリフトオフされることを示す光学像。 図２：電解エッチングプロセスの機構と電解研磨プロセスの機構とを対比する模式図。 図３：ホールが、Ｓｉ表面に到達したときの多孔質Ｓｉの形成機構の模式図。 図４：空間電荷領域の位置は、電界の分布、したがって、多孔質Ｓｉ形成の位置を決定する。多孔質Ｓｉは、空間電荷領域（暗い部分）の幅ＷＳＣＲが、Ｓｉワイヤ半径ｒＳｉ ｗｉｒｅ（ａ、ｂ）を上回るときにＳｉワイヤの下にでき、ＷＳＣＲ＜ｒＳｉ ｗｉｒｅ（ｃ、ｄ）のときにＳｉワイヤの内部にできる。透過型電子顕微鏡像および光学像（挿入）は、（ｂ）約１０１４ｃｍ−３および（ｄ）約１０１９ｃｍ−３のドーピング濃度を伴うｐ型Ｓｉナノワイヤが、多孔質Ｓｉ層形成後に異なる内部気孔率を有し、それぞれ（ａ）および（ｃ）の模式図を裏付けることを示す。（ｅ）Ｓｉワイヤ周りの電界の計算結果は、電界が、ホールを、ＷＳＣＲ＞ｒＳｉ ｗｉｒｅのときにはＳｉワイヤから離れるように向けさせ、ＷＳＣＲ＜ｒＳｉ ｗｉｒｅのときにはＳｉワイヤ通して向けさせることを示す。 図５：他の標的基板に異なるＳｉワイヤを移行する際の電子アシスト移行技法の一般原理。電解研磨および移行操作の前（左側の像）および後（右側の像）における（ａ）Ｓｉナノワイヤおよび（ｂ）Ｓｉミクロワイヤの走査型電子顕微鏡像。犠牲多孔質Ｓｉ層がエッチング除去された後における、移行された（ｃ）ＭＡＣＥおよび（ｄ）深掘り反応性イオンエッチングＳｉナノワイヤアレイの低倍率（左側の像）および高倍率（右側の像）走査型電子顕微鏡像。（ｅ）走査型電子顕微鏡像は、パターン化されたＳｉナノワイヤアレイ（１５の文字で示す）が、異なるＳｉ基板に移行され、多孔質Ｓｉ層が除去された後でも良好に維持されることを示す。（ｆ）柔軟なステンレス鋼シートに移行されたＳｉナノワイヤアレイの光学像。 図６：複数回にわたってＳｉワイヤアレイを形成し、移行するための母材Ｓｉウエハの再利用性。（ａ）ＭＡＣＥによって連続的に形成され、移行された５つのＳｉナノワイヤアレイの光学像。（ｂ）第１回目および（ｃ）第５回目の移行の前に、同様の形態のＳｉナノワイヤが、電子アシスト移行法によって形成されることを示す走査型電子顕微鏡像。 図７：酸化剤Ｈ２Ｏ２が、印加電流で置き換えられた電流誘起ＭＡＣＥによるＳｉナノワイヤの合成。（ａ）模式図は、Ｓｉ基板内のホールが、パターン化されたＡｇ／Ａｕ触媒の下のＳｉを優先的に酸化させることを示す。（ｂ）約１５ｍＡ／ｃｍ２の実質的に一定の印加電流を伴う約４．８ＭのＨＦ溶液中でエッチングされた、軸方向に均一なＳｉナノワイヤアレイの走査型電子顕微鏡像。約４．８ＭのＨＦ溶液中で印加電流を約７と約２３ｍＡ／ｃｍ２との間で周期的に切り替えることにより、約４．８ＭのＨＦ溶液中でエッチングされた、軸方向に変調された気孔率を伴うＳｉナノワイヤアレイの（ｃ）走査型電子顕微鏡および（ｄ）透過型電子顕微鏡像。高倍率透過型電子顕微鏡像は、高電流密度（約２３ｍＡ／ｃｍ２）が多孔質Ｓｉナノワイヤセグメント（中央の像、セクション１および３）をもたらし、低電流密度（約７ｍＡ／ｃｍ２）が非多孔質／多孔質コア／シェルＳｉナノワイヤセグメント（右側の像、セクション２および４）をもたらすことを示す。 図８：電流誘起ＭＡＣＥによって製造され得る、軸方向に変調された気孔率を伴うＳｉナノワイヤアレイの模式図。 図９：電流誘起ＭＡＣＥによって製造され得る、軸方向に変調された配向性を伴うジグザグ状Ｓｉナノワイヤアレイの模式図。 図１０：電子アシスト移行技法を用いて作られ得る例示的デバイスの模式図。 図１１：多孔質Ｓｉ形成、電解研磨、および電流誘起ＭＡＣＥに用いられるアノード酸化セルの断面模式図。
本明細書で開示されるものは、Ｓｉワイヤの特性および配向性を変えることなく、またＳｉワイヤの形状または製造方法を制約することなく、かつ高分子カプセル封入を必要とすることなく、垂直Ｓｉワイヤアレイを、それらの母材Ｓｉウエハから他の標的基板に移行するための電子アシスト移行印刷技法である。この電子アシスト移行技法から得られる基礎的理解はまた、軸方向に変調された気孔率を伴うＳｉナノワイヤの容易で迅速な合成のための電流誘起ＭＡＣＥ技法の開発をもたらす結果となる。
いくつかの実施形態では、電子アシスト移行技法は、図１に図示される基本手順によって垂直Ｓｉワイヤアレイ（ナノワイヤおよびミクロワイヤの両方）をそれらの母材Ｓｉウエハから分離するための犠牲多孔質Ｓｉ層を必要とする。Ｓｉワイヤ１０は、（１００）結晶配向を有するｐ型Ｓｉウエハ１２（ホウ素ドーパント濃度、約１０１４ｃｍ−３）の深掘り反応性イオンエッチング（ＤＲＩＥ）またはＭＡＣＥによってまず形成される（図１ａは、模式図、図１ｆは、走査型電子顕微鏡（ＳＥＭ）像）。ワイヤアレイの成長および製造のため、他種の製造用基板および他の方法が、考案される。
次に、金属層１４（ここでは、アルミニウム（Ａｌ）膜）が、後の電解エッチングプロセス（実施例を参照）用の電極として機能するように、Ｓｉウエハ１２の背面に堆積される。上部にＳｉワイヤアレイ１０を伴う母材Ｓｉウエハ１２は、その後、エタノール性弗酸（ＨＦ）電解質溶液（約４８％ＨＦおよび約１００％エタノールの約１：１ｖ／ｖ混合物）で満たされたテフロン（登録商標）製アノード酸化セル内に載置される（図１１）。約５０ｍＡ／ｃｍ２の実質的に一定な電流が、Ｓｉウエハ１２の背面上のＡｌ電極１４とエタノール性ＨＦ溶液に浸漬された白金（Ｐｔ）対電極との間に約２０分間印加され、これが、Ｓｉワイヤアレイ１０の下に厚さ約１５μｍの多孔質Ｓｉ層１６の形成を引き起こす（図１ｂ）。多孔質Ｓｉ層１６は、標的基板１８への移行の間、Ｓｉワイヤアレイ１０の一時的なハンドリング層として役立ち、多孔質Ｓｉ層１６の気孔率は、多孔質Ｓｉ層１６の細孔を通るエッチング液の浸透を可能にする等により、（Ｓｉワイヤ１０に代わって）エッチングによるその優先的な除去を容易にする。気孔率は、空隙体積の全体積に対する比、すなわち、０〜１の数値、もしくは０％〜１００％の百分率として表され得る。いくつかの実施形態では、多孔質Ｓｉ層１６は、少なくとも約０．０５、もしくは、少なくとも約０．１から約０．９５までの気孔率を有することができ、例えば、気孔率は、約０．１〜約０．９、約０．２〜約０．９、約０．３〜約０．９、約０．４〜約０．９、約０．５〜約０．９、約０．５〜約０．８、または約０．６〜約０．８の範囲であり得る。電解エッチングプロセスの持続時間は、多孔質Ｓｉ層１６の所望の厚さをもたらすように変更され得、例えば、約０．５μｍ〜約１００μｍの範囲または約１μｍ〜約５０μｍの範囲であり得る。
多孔質Ｓｉ層１６は、次に、上部のＳｉワイヤアレイ１０とともに、電解研磨により母材Ｓｉウエハ１２から分離される（図１ｃ）。電解研磨は、約４８％ＨＦおよび約１００％エタノールの約１：３ｖ／ｖ混合物中で、ＡｌおよびＰｔ電極間に約５０ｍＡ／ｃｍ２を約１５秒間印加することにより達成される（図１１）。電解研磨プロセスは、電解エッチングプロセスのＨＦ濃度（約５０体積％）よりも低いＨＦ濃度（約２５体積％）を有する。エッチング液中の低いＨＦ濃度は、Ｓｉ表面へのＦイオンの拡散フラックスを減少させる。このように、Ｓｉ表面は酸化して、（個々の細孔の代わりに）実質的に連続な酸化物層を形成し、その後、酸化物層全体が、「リフトオフ（ｌｉｆｔ−ｏｆｆ）」として除去される。特定の理論に拘束されることを望むことなく、図２は、電解エッチングプロセスの機構対電解研磨プロセスの機構を示すが、これらはいずれも、印加電流とエッチング液中のＨＦ濃度とのバランスを調整することにより選定され得る。図１ｇおよび図１ｈは、電解研磨後における多孔質Ｓｉ層１６上部のＳｉナノワイヤ１０のＳＥＭおよび光学像であり、両方の像とも、多孔質Ｓｉ層１６が、上部Ｓｉナノワイヤ１０とともに、母材Ｓｉウエハ１２から分離されることを示す。図１ｈは、多孔質Ｓｉ層１６が電解研磨によって母材Ｓｉウエハ１２からすでにリフトオフされた場合を示す。（白い点線円は、アノード酸化セル内の露出されたＳｉ領域のサイズを示す。）電解研磨の度合いは、電解研磨時間および印加電流を変えることにより、やや弱められた状態から非常に弱められた状態まで調整され得る。
次に、Ｓｉウエハ１２全体が、アノード酸化セルから静かに除去され、多孔質Ｓｉ層１６の割れを軽減するように臨界点乾燥機内で乾燥させられる。次いで、上部Ｓｉワイヤアレイ１０を伴う多孔質Ｓｉ層１６は、Ｓｉ母材ウエハ１２から容易に除去され、反転されて、ポリビニルアルコールまたは銀（Ａｇ）エポキシ等の接着剤２０により、任意の平坦な標的基板１８（図１ｄ）に取り付けられる。多孔質Ｓｉ層１６は、その後、約１０％エタノールを含有する約０．０３Ｍ水酸化カリウム（ＫＯＨ）溶液のエッチング液中で約３０分間かけてエッチング除去されるが、この溶液は、低いＫＯＨ濃度により、Ｓｉワイヤ１０をほとんどならびに全く損傷することなく、多孔質Ｓｉ層１６を除去することができる（図１ｅ）。
電子アシスト移行技法の１つの肝要な側面は、多孔質Ｓｉの形成が、Ｓｉワイヤの内部ではなく、Ｓｉワイヤの下方のＳｉに実質的に閉じ込められて、Ｓｉワイヤの元の特性を維持するはずであるということである。多孔質Ｓｉは、弗酸に露出させられたＳｉ表面にホール（ｈ＋）が到達したときに形成される。特定の理論に拘束されることを所望するわけではないが、図３は、ホールがＳｉ表面に到達したときの多孔質Ｓｉの形成機構を示す。したがって、Ｓｉワイヤが多孔質になることを防ぐためには、ホールは、Ｓｉワイヤ表面から離れるように向けさせられるべきである。これは、電解質と直接接触するＳｉ表面における空間電荷領域（ＳＣＲ）の幅を制御することによって達成され得る。ＳＣＲは、移動可能な電荷担体が枯渇しており、ほぼ絶縁領域として振舞う。多孔質Ｓｉは、順方向バイアス条件で形成されるため、ホールの電流は、ホールが最も抵抗の少ない経路を選択しつつ、まずＳＣＲ領域を通過して、その後Ｓｉ表面に到達しなければならない。ＳＣＲの幅（ＷＳＣＲ）が、Ｓｉワイヤの半径（ｒＳｉ ｗｉｒｅ）を上回り（図４ａ）、エタノール性ＨＦエッチング液溶液の導電率（約１Ｓ／ｃｍと推定される）が、枯渇させられたＳｉワイヤの導電率を上回るとき、ホールにとって最も抵抗の少ない通路は、Ｓｉワイヤ内を通してではなく、Ｓｉワイヤ間の間隙を通る通路であり、その結果、Ｓｉワイヤ内には気孔がほとんど形成されない（図４ｂ）。一方、ＷＳＣＲがｒＳｉ ｗｉｒｅより小さい場合、ホールは、Ｓｉワイヤ内部を通して動くことができ（図４ｃ）、Ｓｉワイヤ内部とワイヤ下方のＳｉ内部の気孔を引き起こす（図４ｄ）。
Ｓｉワイヤの半径に対するＳＲＣの相対的な幅の重要性を説明するため、Ｓｉワイヤ周囲の電界を、ＣＯＭＳＯＬ ＭｕｌｔｉｐｈｙｓｉｃｓＴＭソフトウェア（Ｃｏｍｓｏｌ社、ストックホルム、スウェーデン）を用いて模擬する（実施例参照）。図４ｅに示されるように、ＷＳＣＲがｒＳｉ ｗｉｒｅを上回るとき、電界は、Ｓｉワイヤを通してではなく、Ｓｉワイヤギャップの間を溶液内に流れるようにホールを向けさせる。ＷＳＣＲがｒＳｉ ｗｉｒｅを下回るとき、ＳＣＲは、Ｓｉワイヤの表面近傍に局在させられ、ホールは、Ｓｉワイヤの表面に容易に到達することができる。ＷＳＣＲのｒＳｉ ｗｉｒｅに対する比は、母材Ｓｉウエハのドーピング濃度を変更することによって調整され得る。ＷＳＣＲは、次式で推定され得る。
式中、εｒは相対誘電率であり、ε０は真空の誘電率、Ｖは印加バイアス、ｅは電子電荷、およびＮＡはイオン化したアクセプタの数である。Ｓｉワイヤが、約１０１４ｃｍ−３のホウ素濃度で低濃度にドープされるとき、推定されるＷＳＣＲは、約３μｍであり、これは、ｒＳｉ ｗｉｒｅ（約１４０ｎｍ）よりはるかに大きい。この場合、Ｓｉワイヤは、多孔質Ｓｉ形成の後に撮られた図４ｂの透過型電子顕微鏡（ＴＥＭ）像内で気孔の徴候を示さない。一方、Ｓｉワイヤが、約１０１９ｃｍ−３のホウ素濃度で高濃度にドープされるとき、推定されるＷＳＣＲは、約１０ｎｍとなり、これは、ｒＳｉ ｗｉｒｅ（約１４０ｎｍ）よりもはるかに小さい。この場合、Ｓｉワイヤは、多孔質Ｓｉ形成後に著しく多孔質となり（図４ｄ）、挿入された光学像は、多孔質Ｓｉ形成の後でＳｉワイヤがかなり暗くなることを示す。したがって、電子アシスト移行技法の適用は、ＷＳＣＲが、Ｓｉワイヤ内部の気孔の形成を低減させるため、ｒＳｉ ｗｉｒｅを上回るべきであることを規定する。母材Ｓｉウエハのドーピング濃度は、ＷＳＣＲ＞ｒＳｉ ｗｉｒｅの条件を維持しつつ、約１０１２ｃｍ−３〜約１０１６ｃｍ−３の範囲または約１０１３ｃｍ−３〜約１０１５ｃｍ−３の範囲内等、約１０１４ｃｍ−３から変化させられ得る。
電子アシスト移行技法は、数多くの利点を有する。第１の利点は、Ｓｉワイヤアレイの寸法および製造方法にかかわらずＳｉワイヤアレイを移行するその一般性である。ＤＲＩＥ方法によって形成されたＳｉナノワイヤ（直径：約２８０ｎｍ、長さ：約１２μｍ、間隔：約６５０ｎｍ）の移行が、図１に実証される。図５ａおよび図５ｂは、本移行技法がまた、ＭＡＣＥ法によって製造されたＳｉナノワイヤアレイ（直径：約３００ｎｍ、長さ：約１０μｍ、間隔：約４００ｎｍ）およびＤＲＩＥ法によって形成されたＳｉミクロワイヤ（直径：約３μｍ、長さ：約１８μｍ、間隔：約７μｍ）にも適用可能であることを示す。図５ａおよび図５ｂ中の左側のＳＥＭ像は、移行操作前および（図１ｃと同様の）電解研磨後におけるＳｉワイヤを示す。多孔質Ｓｉ層は、Ｓｉワイヤアレイの下に見ることができ、その下の母材Ｓｉウエハから分離されている。図５ａおよび図５ｂ中の右側のＳＥＭ像は、母材Ｓｉウエハから除去され、標的基板に移行されたＳｉワイヤを示す。Ｓｉワイヤは、移行前のものと実質的に同一に見える。多孔質Ｓｉ層は、移行後に、約１０％エタノールを含有する約０．０３ＭのＫＯＨ溶液中で約３０分間エッチングすることにより除去され得る。多孔質Ｓｉ層の除去後、図５ｃおよび図５ｄのＳＥＭ像は、それぞれＭＡＣＥおよびＤＲＩＥによって形成された、残りのＳｉナノワイヤアレイを示す。Ｓｉナノワイヤの端部には、いくらか多孔質Ｓｉの帯が依然としてあるが、これは、Ｓｉワイヤ直下のＳｉの狭帯は、局所的な電界により多孔質とならないという点で、図４ｅの模擬結果と一致する。
電子アシスト技法は、Ｓｉウエハ上に成長または製造された多種多様なナノ構造およびミクロ構造のアレイを移行するために適用され得る。ナノ構造およびミクロ構造は、それらの材料組成、それらの形状、およびそれらの大きさの点で特徴付けられ得る。特定の用途に応じて、ナノ構造およびミクロ構造は、絶縁性、導電性、または半導体性の材料で形成され得、もしくは、コアシェルまたは多層構成等、特性の組み合わせを有する材料の組み合わせで形成されたヘテロ構造であり得る。いくつかの実施形態では、ナノ構造およびミクロ構造は、エッチング液との適合性に基づいて選定される材料で形成され得る。例えば、ナノ構造およびミクロ構造は、金属、金属合金、金属シリサイド、半導体、導電性ポリマー、またはそのような材料の組み合わせで形成され得、より具体的には、ナノ構造およびミクロ構造は、銅、金、ニッケル、パラジウム、白金、銀、第１４族元素（例えば、炭素、シリコンまたはゲルマニウム）、第１４族・第１４族二元合金（例えば、炭化ケイ素）、第１３族・第１５族二元合金（例えば、窒化アルミニウム）、または他の２元、３元、４元、もしくは第１１族元素、第１２族元素、第１３族元素、第１４族元素、第１５族元素、第１６族元素および第１７族元素のより高次の合金で形成され得され得る。
ナノ構造およびミクロ構造は、ピラミッド状、円筒状、管状、ワイヤ状、ジグザグ状、および他の多くの幾何学的および非幾何学的形状等、任意の種々の形状を有することができる。ナノ構造の例は、ナノチューブ、ナノワイヤ、またはナノチューブとナノワイヤとの組み合わせ等の高アスペクト比ナノ構造を含む。ミクロ構造の例は、ミクロチューブ、ミクロワイヤ、またはミクロチューブとミクロワイヤとの組み合わせ等の高アスペクト比ミクロ構造を含む。
例えば、ナノ構造は、約１ｎｍ〜約８００ｎｍ、約１０ｎｍ〜約８００ｎｍ、約５０ｎｍ〜約７００ｎｍ、約１００ｎｍ〜約６００ｎｍ、約１００ｎｍ〜約５００ｎｍ、または約２００ｎｍ〜約４００ｎｍの範囲の平均または中位径と、約８００ｎｍ〜約１００μｍ、約１μｍ〜約５０μｍ、約１μｍ〜約４０μｍ、約１μｍ〜約３０μｍ、約１μｍ〜約２０μｍ、または約１μｍ〜約１５μｍの範囲の平均または中位長さと、約３〜約１，０００、約５〜約９００、約１０〜約８００、約１０〜約７００、約１０〜約６００、または約１０〜約５００の範囲の平均または中位アスペクト比とを有する、Ｓｉまたは非Ｓｉナノワイヤ等のナノワイヤを含むことができる。
別の実施例として、ナノ構造は、約１ｎｍ〜約８００ｎｍ、約１０ｎｍ〜約８００ｎｍ、約５０ｎｍ〜約７００ｎｍ、約１００ｎｍ〜約６００ｎｍ、約１００ｎｍ〜約５００ｎｍ、または約２００ｎｍ〜約４００ｎｍの範囲の平均または中位径（例えば、外径）と、約８００ｎｍ〜約１００μｍ、約１μｍ〜約５０μｍ、約１μｍ〜約４０μｍ、約１μｍ〜約３０μｍ、約１μｍ〜約２０μｍ、または約１μｍ〜約１５μｍの範囲の平均または中位長さと、約３〜約１，０００、約５〜約９００、約１０〜約８００、約１０〜約７００、約１０〜約６００、または約１０〜約５００の範囲の平均または中位アスペクト比とを有する、カーボンナノチューブ等のナノチューブを含むことができる。
別の実施例として、ミクロ構造は、約１μｍ〜約２００μｍ、約１μｍ〜約１５０μｍ、約１μｍ〜約１００μｍ、約１μｍ〜約５０μｍ、約１μｍ〜約２０μｍ、または約１μｍ〜約１０μｍの範囲の平均または中位径と、約８００ｎｍ〜約１００μｍ、約１μｍ〜約５０μｍ、約１μｍ〜約４０μｍ、約１μｍ〜約３０μｍ、約１μｍ〜約２０μｍ、または約１μｍ〜約１５μｍの範囲の平均または中位長さと、約３〜約１，０００、約５〜約９００、約１０〜約８００、約１０〜約７００、約１０〜約６００、または約１０〜約５００の範囲の平均または中位アスペクト比とを有する、Ｓｉまたは非Ｓｉミクロワイヤ等のミクロワイヤを含むことができる。
さらなる実施例として、ミクロ構造は、約１μｍ〜約２００μｍ、約１μｍ〜約１５０μｍ、約１μｍ〜約１００μｍ、約１μｍ〜約５０μｍ、約１μｍ〜約２０μｍ、または約１μｍ〜約１０μｍの範囲の平均または中位径（例えば、外径）と、約８００ｎｍ〜約１００μｍ、約１μｍ〜約５０μｍ、約１μｍ〜約４０μｍ、約１μｍ〜約３０μｍ、約１μｍ〜約２０μｍ、または約１μｍ〜約１５μｍの範囲の平均または中位長さと、約３〜約１，０００、約５〜約９００、約１０〜約８００、約１０〜約７００、約１０〜約６００、または約１０〜約５００の範囲の平均または中位アスペクト比とを有する、カーボンミクロチューブ等のミクロチューブを含むことができる。
本移行技法の第２の利点は、Ｓｉワイヤ（または他のナノ構造もしくはミクロ構造）の整列および構造が、移行の間に多孔質Ｓｉ層によって完全なまま保持されることである。このように、均一にパターン化されたＳｉワイヤアレイは、高い忠実度をもって移行され得る。図５ｅは、事前にパターン化されたＳｉナノワイヤアレイ（番号：１５）が、パターン化された形状を維持しつつ異なるＳｉ基板に移行されることを示す。
電子アシスト移行技法の第３の利点は、Ｓｉワイヤ（または他のナノ構造もしくはミクロ構造）が、標的基板がＳｉワイヤアレイの取り付けの間に平坦に維持される限り、ステンレス鋼シート（図５ｆ）等、事実上任意の標的基板に移行され得ることである。このように、本移行技法は、従来基板上でのナノ構造アレイの成長または製造を可能にし、それに続く、紙、プラスチック、テープ、織物、ガラス、ポリマー基板、金属箔、またはシート等、非従来型基板へのナノ構造アレイの移行を可能にする。
第４の利点は、エッチングにより垂直Ｓｉワイヤアレイを形成し、Ｓｉワイヤを異なる標的基板に移行するために、Ｓｉウエハ（または他の製造用基板）が繰り返し使用され得ることである。電解研磨操作は、比較的平坦な研磨された新たなＳｉ表面を多孔質Ｓｉ層の下に作り出すので、この操作は、同じ母材Ｓｉウエハ上で新たなＳｉワイヤがエッチングされ得るようにする。Ｓｉウエハの再利用能力は、ＳｉナノワイヤアレイをＭＡＣＥによって形成し、それらを連続５回移行することにより、図６中に実証される。図６ａに示されるように、新たなＳｉナノワイヤアレイは、新規に露出されたＳｉ表面が、電解研磨後に完全に平坦ではないため均一性が低下するものの、各移行の後に形成され得る。Ｓｉの表面粗さは、中間表面研磨操作を加えることによって改善され得る。幾分かのグローバルな表面粗さはあるが、Ｓｉナノワイヤの第１のアレイの形態（図６ｂ）は、５番目のワイヤアレイのそれ（図６ｃ）と同様であり、母材Ｓｉウエハの再利用能力を示す。
電子アシスト移行技法では、ホールは、酸化種であり、母材Ｓｉウエハの内部から供給される。ホールの局所濃度は、Ｓｉの局所酸化速度とＨＦによるその除去速度とを制御する。ホールは、ＭＡＣＥで典型的に用いられるＨ２Ｏ２と同様の酸化剤としての役割を果たすことができ、いくつかの実施形態では、ＭＡＣＥにおけるＨ２Ｏ２は、Ｓｉナノワイヤ（または他のナノ構造もしくはミクロ構造）を合成するための（ホールの流れに対応する）電流で置き換えられる。これを説明するため、Ｓｉウエハの上部にＡｇ／Ａｕ触媒をまずパターン化させることによるＭＡＣＥ法の準備操作が行われる。次に、Ａｇ／Ａｕで被覆されたＳｉウエハは、改良ＭＡＣＥエッチング液（約４．８ＭのＨＦ溶液、但しＨ２Ｏ２を含まない）で満たされたテフロン（登録商標）製アノード酸化セル内に載置される。その後、Ｈ２Ｏ２の役割を模擬するホールを供給するため、Ｓｉウエハ背面上のＡｌ接点とエッチング液に浸漬されたＰｔ対電極との間を通電する。ホールは、上部Ａｇ／Ａｕ膜に向かって移動し（図７ａ）、そこで、Ａｇ／Ａｕの下のＳｉが、次いで、酸化され、ＨＦによって除去され、Ｓｉナノワイヤアレイの形成を引き起こす（図７ｂ、エッチング条件：約１５ｍＡ／ｃｍ２、約２０分間）。ＭＡＣＥ用に、Ｈ２Ｏ２の代わりに電流を用いることの利点は、１）Ｓｉナノワイヤ表面上へのＨ２Ｏ２の伝達が乏しくエッチングの不均一性を引き起こし得る長尺、もしくは、２）軸方向に変調された気孔率またはジグザグ形状を伴うＳｉナノワイヤを合成するときに最も顕著である。従来のＭＡＣＥでは、Ｓｉウエハは、気孔率を変化させる、ならびにエッチング方向を制御するため、Ｈ２Ｏ２濃度の異なるエッチング液の間を切り替えられる必要がある。電流誘起ＭＡＣＥでは、Ｓｉウエハは、同一のエッチング液内に留まることができるが、印加電流が、エッチング気孔率または方向を制御するために時間とともに変化させられる。例えば、印加電流が、約７ｍＡ／ｃｍ２と約２３ｍＡ／ｃｍ２との間等、高電流密度と低電流密度との間を周期的に変調させられたとき、Ｓｉの酸化速度は、それに応じて変更され、図７ｃおよび図７ｄのＴＥＭ像で強調されるような、軸方向（または長さ方向）に変調させられた気孔率を伴うＳｉナノワイヤアレイの形成を引き起こす。具体的には、高電流密度（約２３ｍＡ／ｃｍ２）は、多孔質Ｓｉナノワイヤセグメント（図７ｄ、セクション１および３）をもたらす結果となり、低電流密度（約７ｍＡ／ｃｍ２）は、非多孔質／多孔質コア／シェルＳｉナノワイヤセグメント（図７ｄ、セクション２および４）をもたらす結果となる。また、低電流密度の適用は、（コア／シェル構成を有するセグメントの代わりに）実質的に均一な非多孔質セグメントを結果としてもたらすことができることも考案される。図８は、電流誘起ＭＡＣＥによって製作され得る、軸方向に変調された気孔率を伴うＳｉナノワイヤアレイ８０の模式図である。別の実施例として、印加電流が高電流密度と低電流密度との間を変調させられ、（１１１）等（１００）とは異なる結晶配向のＳｉウエハが用いられるとき、エッチング方向は、それに応じて変更され、ジグザグ形状を伴うＳｉナノワイヤアレイの形成を引き起こす。図９は、電流誘起ＭＡＣＥによって製造され得る、軸方向に変調された配向性を伴ったジグザグ状Ｓｉナノワイヤアレイ９０の模式図である。図９に示されるように、印加電流の変調は、１つの配向性θ１を伴うＳｉナノワイヤセグメントと異なる配向性θ２を伴うＳｉナノワイヤセグメントとを生み出す結果となる。例えば、θ１は、約２０°〜約７０°または約３０°〜約６０°の範囲であることができ、θ２は、約０°〜約２０°または約０°〜約１０°の範囲であることができる。
電子アシスト技法は、センサ、太陽電池、熱電デバイス、Ｌｉイオン電池からの垂直電界効果トランジスタに至る用途のためのナノ構造およびミクロ構造のアレイのデバイス集積に適用され得る。図１０は、熱電デバイス１００、太陽光発電デバイス１０２、およびリチウムイオン電池１０４を含む、製造され得る例示的デバイスの模式図を示す。
まとめとして、本開示の実施形態は、Ｓｉワイヤアレイ（または他のナノ構造もしくはミクロ構造アレイ）を、それらの寸法および製造方法にかかわらず、元の特性および垂直整列を維持しながら、事実上任意の他の平坦な基板に移行させるための汎用電子アシスト移行技法を提供する。本移行技法は、Ｓｉワイヤアレイの下の犠牲多孔質Ｓｉ層の形成に基づくことができる。多孔質Ｓｉ層は、上部のＳｉワイヤアレイとともに、電解研磨によって母材Ｓｉウエハから後で分離され、Ｓｉワイヤアレイは、その後、他の標的基板に移行される。Ｓｉワイヤ内での気孔の形成は、Ｓｉワイヤの半径を上回る幅を伴う空間電荷領域の形成を通して、Ｓｉワイヤアレイの周囲の電界を制御することにより防止され得る。本移行技法は、Ｓｉウエハ上に製造または成長させられた他のナノ構造またはミクロ構造の移行にも同様に適用され得ることが考案される。最後に、Ｓｉの酸化位置を制御するという概念は、拡張され、電流誘起ＭＡＣＥ技法の開発につながる。電流誘起ＭＡＣＥ技法は、Ｈ２Ｏ２を印加電流で置き換え、電流の変更によるＳｉ酸化速度の容易かつ迅速な制御を可能にし、軸方向に変調された気孔率を伴うＳｉナノワイヤの形成を可能にする。電流誘起ＭＡＣＥ技法は、Ｓｉウエハまたは他の製造用基板上で多種多様なナノ構造およびミクロ構造のアレイを製造するために適用され得ることが考案される。
本明細書に記載の電子アシスト技法の実施形態は、下記のうちの１つまたはそれを上回るものを含む数多くの利点を提供する。
１）デバイス性能から基板の影響を減少させる。
２）ウエハの再利用を可能にすることによるコスト効果。
３）ウエハスケールの移行を可能にし、機械的力または溶液の希釈に依存する必要性を除去することによる拡張性。
４）ナノ構造またはミクロ構造アレイの長さ、均一性、および整列を保持する。
５）ほぼ１００％の移行歩留り。
６）ワイヤアレイ形成の間に酸化速度の優れた制御を提供する。
７）電流誘起ＭＡＣＥ技法を用い、ナノ構造またはミクロ構造のアレイを形成するために電界を使用することは、エッチング溶液を稀釈することなく、長期にわたり実質的に一定かつ連続的な酸化速度を提供し、形成プロセスの間の酸化速度を迅速に調整する能力をもたらす。
下記の実施例は、当業者のために記述を説明し提供するように、本開示のいくつかの実施形態の特定の側面について述べる。本実施例は、本開示のいくつかの実施形態を理解し、実施する上で役に立つ特定の方法論を単に提供するものであり、本実施例は、本開示を限定するものとして解釈されるべきではない。
実験方法
ＤＲＩＥ Ｓｉナノワイヤの調製。ＤＲＩＥ Ｓｉナノワイヤは、ナノ球リソグラフィーによってパターン化される。その後、シリカ球（約６５０ｎｍ）は、非最密充填単一層を形成するように、Ｏ２およびＣＨＦ３の混合物中での反応性イオンによって約５５０ｎｍに縮小される。次に、Ｓｉナノワイヤは、所望の長さが達成されるまでシリカ球をマスキング層として作用させながら、ＤＲＩＥ（約６００Ｗのプラズマ出力において、約１３０ｓｃｃｍのＳＦ６で約６秒間エッチングし、約１２０ｓｃｃｍのＣ４Ｆ８で約５秒間の安定化処理を行うサイクル）を用いてエッチングされる。シリカ球は、ＤＲＩＥ プロセスの間に部分的にエッチングされ、その結果、２８０ｎｍ程度のＳｉナノワイヤ直径をもたらす。ＤＲＩＥプロセスからの全ての高分子副産物とシリカ球とは、その後、硫酸（Ｈ２ＳＯ４）および過酸化水素（Ｈ２Ｏ２）の３：１（ｖ：ｖ）混合物中で約１０分間浸漬し、その後、約２％のＨＦ中に約１０分間浸漬することにより除去される。約２００ｎｍのＡｌ接点が、Ｓｉウエハの背面上に配置され、約４００℃で約３０分間焼鈍されて、Ｓｉウエハへのオーミック接点を作り出す。
ナノ球リソグラフィーを用いた金属アシストＭＡＣＥＳｉナノワイヤの調製。制御された直径および密度を有するＭＡＣＥ Ｓｉナノワイヤは、ナノ球リソグラフィーおよび電子ビーム蒸着貴金属を用いて製造される。まず、約２００ｎｍのＡｌ製背面側接点が、Ｓｉウエハ上に堆積され、焼鈍される。その後、約４００ｎｍシリカ球の単一層が、Ｓｉの前表面上に堆積され、約３００ｎｍに縮小される（上記と同様の一般的なナノ球リソグラフィー操作）。約１５ｎｍのＡｇ薄膜に、次いで、約５ｎｍの金（Ａｕ）薄膜が、シリカ球全体に蒸着され、その後、超音波処理を介した球除去が行われる。パターン化された金属薄膜間のＳｉウエハ表面酸化物は、まず約２％ＨＦ溶液中で約２分間エッチングされる。次いで、Ｓｉナノワイヤは、約４．８ＭのＨＦおよび約０．３ＭのＨ２Ｏ２を含有する溶液中で、所望の長さが達成されるまで撹拌棒の助けを借りてＳｉウエハをエッチングすることにより形成される。最期に、金属触媒が、塩酸（ＨＣｌ）および硝酸（ＨＮＯ３）の約３：１（ｖ：ｖ）混合物中への約１０分間の浸漬により除去される。
銀塩を用いたＭＡＣＥ Ｓｉナノワイヤの調製。リサイクル能力を実証するため、より小さいが幾分か制御の弱い直径を伴うＭＡＣＥ Ｓｉナノワイヤが、銀塩を用いて製造される。まず、Ａｌ接点が、Ｓｉウエハの背面に堆積される。次に、露出されたＳｉウエハ前面が、約３：１（ｖ／ｖ）Ｈ２ＳＯ４：Ｈ２Ｏ２中への約１０分間の浸漬の後、約２％ＨＦへの約２分間の浸漬によって洗浄される。その後、銀薄膜が、約４．８ＭのＨＦおよび約０．００５ＭのＡｇＮＯ３の溶液中で、撹拌棒の助けを借りつつ、約４５〜７５秒かけて、露出されたＳｉウエハ表面上に電着される。残留するＡｇＮＯ３は、脱イオン（ＤＩ）水中でのリンスを通して除去される。Ｓｉナノワイヤは、その後、所望の長さが達成されるまで、上記のＭＡＣＥ溶液を用いてエッチングされる。
アノード酸化セル。図１１は、多孔質Ｓｉ形成、電解研磨、および電流誘起ＭＡＣＥに用いられるアノード酸化セルを図示する。
Ｓｉワイヤ周辺の電界強度のモデル化。電流物理パッケージ付き有限要素法プログラム、ＣＯＭＳＯＬ Ｍｕｌｔｉｐｈｙｓｉｃｓ ４．３Ａ（ＣＯＭＳＯＬ社、ストックホルム、スウェーデン）が、Ｓｉワイヤ周辺の電界を模擬するために用いられる。計算領域は、Ｓｉウエハに取り付けられ、エタノール基溶液と接触するＳｉワイヤ（直径：３００ｎｍ、長さ：１０μｍ）を含有する。周期的境界条件が、周期的Ｓｉワイヤアレイを模擬するため、計算領域の左および右側で用いられる。ＳＣＲは、２．３×１０４Ωｃｍの抵抗率を伴う固有のシリコン層としてモデル化され、層幅は、式（１）によって推定される。５０ｍＡ／ｃｍ２で一定の電流密度が、Ｓｉウエハのベースに印加され、Ｓｉワイヤ先端の約５０μｍ上方の溶液が、接地用に設定される。定常状態の電界は、Ｓｉワイヤ周辺の相対的な電界強度を決定するように模擬される。
本発明は、その具体的な実施形態を参照して記述されてきたが、添付の請求項によって定義される本発明の本当の精神および範囲から逸脱することなく様々な変更が行われ得、均等物が代替され得ることは当業者によって理解されるべきである。加えて、多くの改変が、特定の状況、材料、組成物、方法、または単数もしくは複数の操作を、本発明の目的、精神、および範囲に適応させるために行われ得る。そのような改変の全ては、本明細書に添付される請求項の範囲内にあることが意図される。特に、特定の方法は、特定の順番で行われる特定の操作を参照して記載されてきたが、これらの操作は、本発明の教示から逸脱することなく、均等な方法を形成するように、組み合わせ、細分化、または再配列され得ることが理解されるであろう。したがって、本明細書で具体的に示されない限り、操作の順番およびグループ化は、本発明の限定とならない。

Claims (19)

  1. 製造用基板上にワイヤアレイを形成するステップと、
    ワイヤアレイの下方の前記製造用基板の一部内に多孔質層を形成するステップと、
    前記多孔質層および前記ワイヤアレイを前記製造用基板の残存部分から分離するステップと、
    前記ワイヤアレイの上端を標的基板に張り付けるステップと、
    を含む、製造方法。
  2. 前記ワイヤアレイの上端を前記標的基板に張り付けた後で、前記多孔質層を除去するステップをさらに含む、請求項１に記載の製造方法。
  3. 前記ワイヤアレイは、ナノ構造のアレイである、請求項１に記載の製造方法。
  4. 前記ワイヤアレイは、Ｓｉナノワイヤのアレイである、請求項１に記載の製造方法。
  5. 前記ワイヤアレイは、ミクロ構造のアレイである、請求項１に記載の製造方法。
  6. 前記ワイヤアレイは、Ｓｉミクロワイヤのアレイである、請求項１に記載の製造方法。
  7. 前記製造用基板は、Ｓｉウエハである、請求項１に記載の製造方法。
  8. 前記多孔質層を形成するステップは、前記製造用基板が印加電流にさらされる間に前記製造用基板をエッチングすることにより行われる、請求項１に記載の製造方法。
  9. 前記製造用基板内に形成される空間電荷領域の幅は、前記ワイヤアレイ内のワイヤの半径を上回る、請求項８に記載の製造方法。
  10. 前記ワイヤアレイを形成するステップは、
    パターン化された触媒層を、前記製造用基板を覆って形成するステップと、
    前記ワイヤアレイを形成するように、エッチング液の存在下で前記製造用基板を通して電流を印加するステップと、
    を含む、請求項１に記載の製造方法。
  11. 前記エッチング液は、化学酸化剤を欠く、請求項１０に記載の製造方法。
  12. 前記電流を印加するステップは、高電流密度と低電流密度との間で前記電流を時間とともに変調させるステップを含む、請求項１０に記載の製造方法。
  13. 基板を提供するステップと、
    パターン化された触媒層を、前記基板を覆って形成するステップと、
    ワイヤアレイを形成するように、エッチング液の存在下で前記基板を通して電流を印加するステップと、
    を含む、製造方法。
  14. 前記基板はＳｉウエハであり、前記ワイヤアレイは、Ｓｉナノワイヤのアレイである、請求項１３に記載の製造方法。
  15. 前記基板は、Ｓｉウエハであり、前記ワイヤアレイは、Ｓｉミクロワイヤのアレイである、請求項１３に記載の製造方法。
  16. 前記エッチング液は、化学酸化剤を欠く、請求項１３に記載の製造方法。
  17. 前記電流を印加するステップは、前記電流を時間とともに変調させるステップを含む、請求項１３に記載の製造方法。
  18. 前記ワイヤアレイは、軸方向に変調された気孔率を有する、請求項１７に記載の製造方法。
  19. 前記ワイヤアレイは、軸方向に変調された配向性を有する、請求項１７に記載の製造方法。
JP2016529749A 2013-07-25 2013-09-26 電子アシスト技術を用いたワイヤアレイの移行および製造 Pending JP2016537210A (ja)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
US201361858512P 2013-07-25 2013-07-25
US61/858,512 2013-07-25
US201361864364P 2013-08-09 2013-08-09
US61/864,364 2013-08-09
PCT/US2013/062022 WO2015012874A1 (en) 2013-07-25 2013-09-26 Electro-assisted transfer and fabrication of wire arrays

Publications (1)

Publication Number Publication Date
JP2016537210A true JP2016537210A (ja) 2016-12-01

Family

ID=52393724

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2016529749A Pending JP2016537210A (ja) 2013-07-25 2013-09-26 電子アシスト技術を用いたワイヤアレイの移行および製造

Country Status (3)

Country Link
US (1) US10037896B2 (ja)
JP (1) JP2016537210A (ja)
WO (1) WO2015012874A1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102176740B1 (ko) * 2019-05-17 2020-11-09 연세대학교 산학협력단 스트레처블 전자 소자 및 스트레처블 전자 소자의 제조 방법

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI811513B (zh) 2019-03-20 2023-08-11 日商東芝股份有限公司 半導體晶圓及半導體裝置之製造方法
CN111217319B (zh) * 2019-11-20 2023-04-11 西南交通大学 一种一维ZnO纳米异质结阵列的制备方法
JP2022048563A (ja) 2020-09-15 2022-03-28 キオクシア株式会社 半導体ウェハおよび半導体装置の製造方法
GB202204062D0 (en) 2022-03-23 2022-05-04 King S College London Nanoprojection array and a method for fabricating s nanoprojection array

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3212928C2 (de) * 1982-04-07 1984-01-26 Lambda Physik GmbH, 3400 Göttingen Entladungsgepumpter Laser
KR20050086693A (ko) 2002-11-18 2005-08-30 코닌클리즈케 필립스 일렉트로닉스 엔.브이. 반도체 물질로부터 나노와이어를 제조하는 방법과나노와이어 분산 및 전자 장치
US7001669B2 (en) 2002-12-23 2006-02-21 The Administration Of The Tulane Educational Fund Process for the preparation of metal-containing nanostructured films
US8044379B2 (en) 2006-10-05 2011-10-25 Hitachi Chemical Co., Ltd. Well-aligned, high aspect-ratio, high-density silicon nanowires and methods of making the same
US8293558B2 (en) * 2006-10-09 2012-10-23 Solexel, Inc. Method for releasing a thin-film substrate
WO2010114887A1 (en) * 2009-03-31 2010-10-07 Georgia Tech Research Corporation Metal-assisted chemical etching of substrates
JP2010263041A (ja) 2009-05-01 2010-11-18 Nitto Denko Corp ダイアタッチフィルム付きダイシングテープおよび半導体装置の製造方法
KR101332422B1 (ko) * 2011-01-07 2013-12-02 건국대학교 산학협력단 전기화학성장을 이용한 단결정 산화구리 (ｉ) 나노선 어레이 제조 방법
KR101588577B1 (ko) * 2014-06-11 2016-01-28 한국표준과학연구원 대면적의 수직 정렬된 갈륨비소 반도체 나노선 어레이 제작 공정

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102176740B1 (ko) * 2019-05-17 2020-11-09 연세대학교 산학협력단 스트레처블 전자 소자 및 스트레처블 전자 소자의 제조 방법

Also Published As

Publication number Publication date
US10037896B2 (en) 2018-07-31
WO2015012874A1 (en) 2015-01-29
US20160181121A1 (en) 2016-06-23

Similar Documents

Publication Publication Date Title
TWI472477B (zh) 矽奈米結構與其製造方法及應用
US8470689B2 (en) Method for forming a multilayer structure
JP5840772B2 (ja) 非破壊のグラフェン転写方法
EP1378486B1 (en) Nanostructure and electron emitting device
JP6588250B2 (ja) ナノワイヤクラスタの製造方法
JP2016537210A (ja) 電子アシスト技術を用いたワイヤアレイの移行および製造
EP2011572A2 (en) Method for forming catalyst nanoparticles for growing elongated nanostructures
WO2003046265A2 (en) Thick porous anodic alumina films and nanowire arrays grown on a solid substrate
KR101198301B1 (ko) 금속 나노입자를 이용하고 환원된 그래핀 산화물에 기반한 양쪽극 기억소자 및 이의 제조방법
US20120168713A1 (en) Method for manufacturing a silicon nanowire array using a porous metal film
WO2014070795A1 (en) Methods for forming thermoelectric elements
TW201520383A (zh) 電解拋光及多孔化
TWI532194B (zh) 具有至少一多孔多晶基板的能量儲存裝置
Singh et al. Universal method for the fabrication of detachable ultrathin films of several transition metal oxides
US10745816B2 (en) Transfer of vertically aligned ultra-high density nanowires onto flexible substrates
KR20130085880A (ko) 이중 에칭을 이용한 팔라듐 나노 와이어 수소센서의 제조방법 및 이를 이용한 팔라듐 나노 와이어 수소센서
Liu et al. Anisotropic characteristics and morphological control of silicon nanowires fabricated by metal-assisted chemical etching
US9691849B2 (en) Ultra-long silicon nanostructures, and methods of forming and transferring the same
JP6391716B2 (ja) 大面積の垂直整列されたガリウムヒ素半導体ナノワイヤーアレイの作製工程
Chen et al. Mechanisms for formation of a one-dimensional horizontal anodic aluminum oxide nanopore array on a Si substrate
Yoon et al. Facile and clean release of vertical Si nanowires by wet chemical etching based on alkali hydroxides
KR101548704B1 (ko) 실리콘 나노와이어 어레이, 리튬 이온전지용 음극 및 이의 제조방법
JP3337705B2 (ja) 陽極化成装置及び方法
JP2015101536A (ja) 貫通細孔アレイを有する多孔質シリコン自立膜およびその製造方法
Sarwar et al. Transformation of Silicon Nanowire into Nanopyramid in Alkaline Solution and its Implication in Silicon‐Air Battery