WO2020116263A1 - 半導体装置およびそれを用いた車載用電子制御装置 - Google Patents

半導体装置およびそれを用いた車載用電子制御装置 Download PDF

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大島　隆文
洋一郎 小林
雅人 北
恵士 小森山
稔 右田
悠 川越
清隆 菅野
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Definitions

  • the present invention relates to a structure of a semiconductor device configured by using a multilayer wiring technique, and particularly to a technique effectively applied to a semiconductor device including a current mirror circuit.
  • a current mirror circuit which is often used in analog integrated circuits, converts the input current to a desired magnification (mirror ratio) and outputs it, depending on the size of the MOS transistors on the input and output sides.
  • magnification magnification
  • it is required to reduce the variation in the pair property of the transistor forming the current mirror circuit and to suppress the temporal change in the pair property.
  • metal wiring that connects elements such as transistors, diodes, resistors, and capacitors is usually formed on these elements.
  • the wiring pattern is formed by repeatedly forming a metal film and an insulating film and forming a pattern. Due to the difference in the linear expansion coefficient between the metal film, the insulating film, and the semiconductor substrate, thermal distortion may occur in the wiring pattern, which may affect the change over time in the characteristics of the element arranged around it.
  • Patent Document 1 is a technique for reducing the influence of the dummy wiring on the MOS transistor by defining the layout of the dummy wiring in the upper layer of the MOS transistor.
  • Patent Document 1 describes a "semiconductor device having a dummy wiring for averaging mechanical chemical polishing, which is arranged in an upper layer of a transistor, wherein the dummy wiring is provided in any of the pairing transistors in plan view.
  • the current generated by the reference current source is copied to each circuit block using the current mirror circuit.
  • the current mirror circuit is composed of a plurality of transistors, such a current mirror circuit is often mounted in a semiconductor integrated circuit in a one-dimensional or two-dimensional array.
  • the inventors of the present application have analyzed the effect of thermal strain of the wiring pattern by simulation and actual measurement, and as a result, confirmed that the change in strain is particularly large in the wide wiring at about 5 ⁇ m to 10 ⁇ m near the end of the wiring. did. It was also confirmed that the strain change was large even in the vicinity of the end of the wiring region when a plurality of thin wirings were densely arranged.
  • the thermal strain of the above wiring pattern changes due to repeated high and low temperature thermal stress when using semiconductor integrated circuits. Therefore, if the wiring pattern around each transistor forming the current mirror circuit is different, the pairing property of the transistors changes with time, which deteriorates the circuit characteristics.
  • Patent Document 1 a method is defined in which a wiring pattern on a MOS transistor is defined and variation and aged deterioration are suppressed with respect to the pairing property of the MOS transistor.
  • a wiring pattern on a MOS transistor is defined and variation and aged deterioration are suppressed with respect to the pairing property of the MOS transistor.
  • FIGS. 4 and 5 which will be described later
  • the MOS transistors near the center of the array and the The wiring patterns of the MOS transistors at the ends are different diagonally from the MOS transistors. For this reason, the influence of thermal strain of the wiring is different between near the center and at the end of the MOS transistor array, and the initial pair ratio and the pair ratio vary.
  • an object of the present invention is to provide a semiconductor device including a current mirror circuit, which is highly reliable and capable of suppressing a change with time in the mirror ratio of the current mirror circuit.
  • the thermal distortion of the MOS transistors near the center and the MOS transistors at the ends of the array are made equal, and the deterioration of the mirror ratio of the current mirror circuit over time is suppressed. To provide the technology to do.
  • the present invention provides a current mirror circuit having a first MOS transistor and a plurality of MOS transistors paired with the first MOS transistor, and a plurality of wiring layers formed on the upper layer of the MOS transistor, The plurality of wiring layers are arranged such that each wiring pattern has the same shape within a predetermined range from the end of the channel region of each MOS transistor of the first MOS transistor and the plurality of MOS transistors. It is characterized by
  • a semiconductor device including a current mirror circuit it is possible to realize a highly reliable semiconductor device capable of suppressing a change over time in the mirror ratio of the current mirror circuit.
  • the thermal stress received from the wiring by each MOS transistor forming the current mirror circuit is the same, and the change in MOS characteristics due to the stress over time is the same for each transistor, so that the pairing of the transistors is ensured.
  • the fluctuation of the mirror ratio is suppressed.
  • FIG. 3 is a plan view of the semiconductor device according to the first embodiment of the present invention.
  • FIG. 3 is a plan view of the semiconductor device according to the first embodiment of the present invention.
  • FIG. 2 is a sectional view taken along the line A-A′ in FIG. 1. It is a top view of the semiconductor device of a prior art example.
  • FIG. 5 is a sectional view taken along line B-B′ of FIG. 4. It is a figure which shows the simulation model of the thermal strain amount of the transistor surface under wiring. It is a figure which shows the simulation result of the thermal strain amount of the transistor surface under wiring.
  • FIG. 6 is a plan view of a semiconductor device according to a second embodiment of the present invention.
  • FIG. 8 is a cross-sectional view taken along the line C-C′ of FIG.
  • FIG. 7 is a plan view of a semiconductor device according to a third embodiment of the present invention.
  • FIG. 10 is a cross-sectional view taken along the line D-D′ of FIG. 9. It is a figure which shows the simulation model of the thermal strain amount of the transistor surface of the area under wiring and the area without wiring. It is a figure which shows the simulation result of the amount of thermal strains of the transistor surface of the area under wiring and the area without wiring.
  • FIG. 14 is a cross-sectional view taken along the line E-E′ of FIG. 13. It is a top view of the semiconductor device concerning Example 6 of the present invention.
  • FIG. 10 is a cross-sectional view taken along the line D-D′ of FIG. 9. It is a figure which shows the simulation model of the thermal strain amount of the transistor surface of the area under wiring and the area without wiring. It is a figure which
  • FIG. 16 is a sectional view taken along line F-F′ of FIG. 15. It is a top view of a semiconductor device concerning Example 7 of the present invention. It is a top view of the semiconductor device concerning Example 8 of the present invention.
  • FIG. 19 is a cross-sectional view taken along the line G-G′ of FIG. 18.
  • FIG. 1 is a plan view of a semiconductor device to which the present invention is applied.
  • the first wiring layer 5d which is a dummy wiring, is arranged around the wiring layer 52 and the MOS transistor array, and the second wiring layer 71 is arranged in the gate length direction.
  • the second wiring layer 71 is removed in order to explain the shapes of the MOS transistors M11 to M15 and the first wiring layers 51, 52 and 5d of FIG. 3 is a sectional view of the semiconductor device of FIG. 1 taken along the line A-A'.
  • contact patterns for connecting the MOS transistors M11 to M15 and the first wirings 51, 52, 5d are not shown in FIGS.
  • FIG. 6A and 6B show stress simulations when a plurality of wiring patterns are arranged at a specific pitch as shown in FIGS. 1 to 3.
  • FIG. 6A is a two-dimensional cross-sectional model for simulation
  • FIG. 6B is a strain amount distribution on the transistor surface 8 of FIG. 6A.
  • the stress simulation is performed by a model in which 17 Al wirings are arranged in a region of ⁇ 5 ⁇ m to +5 ⁇ m on a Si substrate and the Al wirings are surrounded by a silicon oxide film (SiO film). ..
  • the regions in which the strain at the ends of the wiring region greatly changes extend to the wiring region side by about 2.5 ⁇ m (distance 200). Therefore, when the wiring is arranged on the transistor, in order to suppress the influence of the strain that the transistor receives from the wiring pattern, the transistor is approximately 2.5 ⁇ m from the end of the wiring region in plan view (distance 200). It is necessary to place them apart.
  • FIG. 4 and 5 are conventional examples of wiring patterns of a MOS transistor array forming a current mirror circuit.
  • FIG. 5 is a sectional view taken along line B-B′ of FIG.
  • the wiring patterns arranged immediately above each MOS transistor are the same.
  • the leftmost MOS transistor M21 in FIG. 4 has a wiring pattern only on the left side in plan view from the channel region of the MOS transistor up to a distance 101.
  • the wiring patterns of the leftmost M21 and the central M24 are different in the areas R21 and R24 which are affected by the wiring strain.
  • the MOS transistor M21 and the MOS transistor M24 have different changes in electrical characteristics due to the time-dependent change in strain, the pairing property of the MOS transistor M21 and the MOS transistor M24 may change, and the mirror ratio of the current mirror circuit may change. is there.
  • a wiring which is a dummy wiring up to a distance of 100. 5d is added.
  • a wiring 5d, which is a dummy wiring is added up to a distance 100 from the channel region of the transistor M15 at the right end of the MOS transistor array to the right side of the array in plan view.
  • the region where the change in strain becomes large at the end of the wiring region does not reach the channels of the MOS transistors M11 and M15. ..
  • the semiconductor device of this embodiment includes the current mirror circuit including the first MOS transistor M11 (or M15) and the plurality of MOS transistors M12 to M14 paired with the first MOS transistor M11 (or M15) and the current mirror circuit.
  • a plurality of wiring layers (first wiring layers 51 and 5d and a second wiring layer 71) formed above the mirror circuit (MOS transistors M11 to M15);
  • the layers 51 and 5d and the second wiring layer 71) are provided within a predetermined range R11 and R14 from the channel region end of each of the first MOS transistor M11 (or M15) and the plurality of MOS transistors M12 to M14.
  • the wiring patterns are arranged so as to have the same shape.
  • this predetermined range is within 5 ⁇ m from the end of the channel region of each MOS transistor M11 to M15.
  • the wiring 5d which is a dummy wiring, is arranged within a predetermined range (within a range of 5 ⁇ m) from the end of the channel region of the MOS transistor M11 (or M15) arranged at the end of the current mirror circuit. ..
  • the first wiring layer 51, 52, 5d and the second wiring layer 71 have the same shape in the regions R11 and R14 in the region where the leftmost MOS transistor M11 and the MOS transistor M14 near the center in FIG. Therefore, the MOS transistor M11 and the MOS transistor M14 have the same strain amount, and the change in electrical characteristics due to the change in strain over time is also the same, so that the change over time in the mirror ratio can be suppressed. The same applies to the rightmost MOS transistor M15.
  • the semiconductor device of this embodiment is adopted as, for example, a vehicle-mounted analog integrated circuit device for current control and a current mirror circuit is used for current value measurement, low temperature (stop) and high temperature (drive) are repeated. Since the accumulation of thermal strain can be made equal for each MOS transistor that constitutes the current mirror circuit, it is possible to suppress variations in the characteristics of each MOS transistor relatively and suppress variations in the mirror ratio. .. This enables highly reliable current control.
  • FIG. 7 is a plan view of a semiconductor device to which the present invention is applied, and like the first embodiment (FIG. 1), the current mirror circuit is composed of five MOS transistors.
  • FIG. 8 is a cross-sectional view of the semiconductor device of FIG. 7 taken along the line C-C'.
  • the first wiring layer 51 in the gate length direction on the MOS transistors M31 to M35 is arranged only at the source terminal and the drain terminal of the MOS transistor. That is, the pattern of the wiring layer directly above each of the MOS transistors M31 to M35 within the predetermined range R31, R34 is only the wiring connected to the terminals (source terminal and drain terminal) of the MOS transistor.
  • the second wiring layer 73 extends in the same direction as the first wiring layer 51.
  • the leftmost MOS transistor M31 of the MOS transistor arrays M31 to M35 receives the same strain as the MOS transistor M34 near the center.
  • Wirings 5d2 and 7d which are dummy wirings, are added so that the wiring patterns in R34 in the region from the channel end of R31 and M34 to the distance 102 in plan view are the same.
  • the distance 102 is made larger than the distance 200 (2.5 ⁇ m) shown in FIG. 6B so that the region where the change in strain becomes large at the end of the wiring region does not reach the channels of the MOS transistors M31 and M35. ..
  • the plurality of wiring layers are the MOS transistor M31 among the wiring layers on the MOS transistors M31 to M35.
  • the dummy wiring has a first wiring layer 51 arranged in a layer closest to the layer in which M35 are formed and a second wiring layer 73 arranged in an upper layer of the first wiring layer 51. 5d2 and 7d are arranged on both the first wiring layer 51 and the second wiring layer 73.
  • the second wiring layer 73 is arranged so as to extend in the same direction as the first wiring layer 51.
  • the left-side MOS transistor M31 and the MOS transistor M34 near the center in FIG. 8 have the same influence of the strain from the wiring, and the change in the electrical characteristics due to the change in strain with time becomes equal, so that the change in the mirror ratio with time is equal. Can be suppressed.
  • M35 at the right end of the MOS transistor array The same applies to M35 at the right end of the MOS transistor array.
  • FIG. 9 is a plan view of a semiconductor device to which the present invention is applied, and like the second embodiment (FIGS. 7 and 8), the current mirror circuit is composed of five MOS transistors.
  • FIG. 10 is a sectional view of the semiconductor device of FIG. 9 taken along line D-D'.
  • a plurality of first wiring layers 53 which are dummy wirings, are added on the right side of the current mirror circuit of the second embodiment (FIG. 7).
  • the second wiring layer 73 is not shown in FIG.
  • FIGS. 9 and 10 as in FIGS. 7 and 8, the entire region obtained by adding the regions from the respective channels of the MOS transistors M31 to M35 to the distance 102 in a plane is designated as R3.
  • the MOS source or drain of the MOS transistor M35 at the right end is spaced at a distance 103 in plan from the channel end of the MOS transistor M35 at a narrow interval.
  • a plurality of wirings 53 having different widths or lengths from the connection wirings 52 are arranged.
  • the distance 102 ⁇ the distance 103.
  • FIG. 11A and 11B show stress simulations when wirings are formed at positions apart from the arrangement of MOS transistors as shown in FIG.
  • FIG. 11A is a two-dimensional cross-sectional model for simulation, and it is considered that the MOS transistors M31 to M35 in FIG. 9 are arranged in the wiring-free region in FIG. 11A.
  • FIG. 11B is a strain amount distribution on the transistor surface 8 of FIG. 11A.
  • the change in strain is large in the range of about 5.0 ⁇ m (distance 201) from the end of the wiring area to the area without wiring. Therefore, in order to avoid the influence of strain due to the wiring stress, it is necessary to form the array of MOS transistors forming the current mirror circuit at a position separated by a distance of 201 or more from the wiring region.
  • the wiring formed outside the range of R3 has a distance 103 from the channel end of M35 arranged at the right end of the MOS transistor array as distance 201 (FIG. 11B). It is arranged so as to have a thickness of about 5.0 ⁇ m or more.
  • a plurality of peripheral wirings 53 are arranged outside the predetermined range R3.
  • each wiring pattern and the wiring for connecting the source and drain of the MOS transistor are all formed to have the same shape.
  • FIG. 12 is a plan view of a semiconductor device to which the present invention is applied.
  • a thin wiring 54 and a thick wiring 55 of the first wiring layer are added on the right side of the current mirror circuit of the second embodiment (FIGS. 7 and 8).
  • the second wiring layer 73 is not shown in FIG.
  • the region R3 in FIG. 12 is the entire region obtained by adding together the regions up to the distance 102 from the respective channels of the MOS transistors M31 to M35 in FIGS. 7 and 8.
  • the wiring 54 having a narrow wiring width is arranged outside the range of the region R3 at a position distanced 104 in plan from the channel end of the MOS transistor M35 at the right end, and the thick wiring 55 is arranged in plan from the channel end of the MOS transistor M35. Are placed at a distance of 105.
  • the distance 105 is set to be longer than the distance 104 to the thin (narrow) wiring 54 formed outside the region R3. (Distance 104 ⁇ Distance 105) That is, a plurality of peripheral wirings 54 and 55 having different wiring widths are provided outside the predetermined range R3, and the plurality of peripheral wirings 54 and 55 are included in the MOS transistor M35 arranged at the end of the current mirror circuit. As the distance from the end of the channel region increases, the wider peripheral wiring is arranged.
  • FIGS. 13 and 14 are plan views of a semiconductor device to which the present invention is applied, and FIG. 14 is a sectional view of the semiconductor device of FIG. 13 taken along line E-E'.
  • the first wiring layer 56, the second wiring layer 76, and the third wiring layer 86 are provided on the right side of the current mirror circuit of the second embodiment (FIGS. 7 and 8). Have been added.
  • the second wiring layer 73 in the second embodiment (FIGS. 7 and 8) is not shown in FIG. 13 for the sake of simplicity.
  • the region R3 in FIG. 13 is the entire region obtained by adding together the regions up to the distance 102 in plan from the channels of the MOS transistors M31 to M35 in FIGS. As shown in FIG. 14, the first wiring layer 56, the second wiring layer 76, and the third wiring layer 86 partially overlap each other in the vertical direction.
  • the semiconductor device of the present embodiment includes a plurality of peripheral wiring layers 56, 76, 86 outside the predetermined range R3, and the plurality of peripheral wiring layers 56. , 76 and 86 are arranged so as to overlap each other when the semiconductor device is viewed in a plan view, and the peripheral wiring in the upper layer is farther from the end of the channel region of the MOS transistor M35 arranged at the end of the current mirror circuit. Are arranged.
  • the distance 106 from the channel end of the MOS transistor M35 at the right end of the MOS transistor array to the first wiring layer 56 and the two layers of the first wiring layer 56 and the second wiring layer 76 from the channel end of the MOS transistor M35 are set.
  • the distance 107 to the overlapping position and the distance 108 from the channel end of the MOS transistor M35 to the overlapping position of the first wiring layer 56, the second wiring layer 76, and the third wiring layer 86 are the distance 106.
  • FIGS. 15 is a plan view of a semiconductor device to which the present invention is applied
  • FIG. 16 is a cross-sectional view of the semiconductor device of FIG. 15 taken along line F-F'.
  • FIGS. 15 and 16 As an example of using a plurality of wide wiring layers in the periphery of the current mirror circuit as in Embodiments 4 and 5, an example of arranging power supply trunk lines in the periphery is shown in FIGS. 15 and 16.
  • the power supply trunk line has a wide width and is composed of a plurality of wiring layers.
  • the width is wide, and the thermal strain of the wirings in which a plurality of layers are stacked has a large influence on the transistor surface. Therefore, it is necessary to dispose the wiring away from the current mirror circuit.
  • the overlapping portion of the second wiring layer 77 and the third wiring layer 87 has a width (long distance) 112 wider than the width (distance) 111 (distance 111 ⁇ distance 112) so that the required resistance is low.
  • the distance 110 to the channel end of is larger than the distance 109 (distance 109 ⁇ distance 110). Further, within the range of the region R3, the thin wiring 58 of the first wiring is connected to the current mirror circuit.
  • the semiconductor device of the present embodiment is provided with the power supply wiring composed of the plurality of wiring layers 57, 77, 87 outside the predetermined range R3. Is arranged apart from the end of the channel region of the MOS transistor arranged at the end.
  • the thermal strain applied to the MOS transistors forming the current mirror circuit by the power supply mains around the current mirror is suppressed, and the changes in the electrical characteristics of the respective MOSs are made equal, thereby suppressing the change in the mirror ratio with time. can do.
  • FIG. 17 is a plan view of a semiconductor device to which the present invention is applied.
  • an isolated wiring 54 having a narrow wiring width in the first wiring layer is provided between adjacent wirings.
  • a large number of narrow wires 58 are added.
  • a group of one or more adjacent wirings is referred to as a wiring bundle.
  • the second wiring layer 73 in the second embodiment (FIGS. 7 and 8) is not shown in FIG. 17 for the sake of simplicity.
  • the region R3 in FIG. 17 is the entire region obtained by adding together the regions up to the distance 102 in plan from the channels of the MOS transistors M31 to M35 in FIGS.
  • the change in strain is large at the end of the wiring region where a plurality of wirings are arranged.
  • the larger the sum of the widths of the wirings the larger the thermal strain at the wiring region end.
  • the distance 113 from the channel end of the MOS transistor to the wiring bundle 58 formed in large numbers outside the region R3 at a narrow interval is set larger than the distances 102 and 104 in the previous operation (distance 102 ⁇ distance 104 ⁇ distance 113).
  • the semiconductor device of the present embodiment is provided with a plurality of peripheral wiring bundles 54 and 58 having different numbers of wirings outside the predetermined range R3, and the plurality of peripheral wiring bundles are provided at the ends of the current mirror circuit.
  • Peripheral wiring bundles having a larger total wiring width (larger) are arranged as the distance from the end of the channel region of the arranged MOS transistor increases.
  • FIGS. 18 is a plan view of a semiconductor device to which the present invention is applied
  • FIG. 19 is a cross-sectional view of the semiconductor device of FIG. 18 taken along line GG'.
  • the current mirror circuit is composed of five MOS transistors M41 to M45.
  • the first wiring layer on the MOS transistors M41 to M45 has a wiring 51 connected to the source and drain terminals of the MOS transistor and a wiring connected to the gate electrode of each MOS transistor.
  • the wiring 5d2 which is a dummy wiring is arranged so that each MOS transistor receives the same strain from the wiring.
  • the thermal strain that the MOS transistors M41 and M45 at both ends of the MOS transistor array receive from the second wiring layer 78 is equal to the strain that the MOS transistors M42 to M44 near the center of the array receive.
  • the distance 115 is set to a value larger than that in a region where the change in strain at the wiring end is large.
  • At least one wiring layer (here, the second wiring layer 78) of the plurality of wiring layers 51 and 78 has a predetermined size when the semiconductor device is viewed in plan. It is arranged so as to cover the entire surface of the range.
  • the array of MOS transistors can suppress the strain received from the wiring in the upper layer, and the changes in the electrical characteristics of each MOS can be made equal, so that the change in the mirror ratio with time can be suppressed.
  • the "dummy wiring” is provided in order to equalize the amount of strain received by each MOS transistor forming the current mirror circuit, and the “dummy wiring” is not connected to any element or isolated wiring or current mirror circuit.
  • the wiring is not necessarily limited to this, and if “a wiring pattern arranged so that each wiring pattern has the same shape within a predetermined range”, It goes without saying that the effects of the present invention can be obtained even with wiring that contributes to the operation of the current mirror circuit.
  • the present invention is not limited to the above-mentioned embodiments, but includes various modifications.
  • the above-described embodiments have been described in detail for the purpose of explaining the present invention in an easy-to-understand manner, and are not necessarily limited to those having all the configurations described.
  • a part of the configuration of one embodiment can be replaced with the configuration of another embodiment, and the configuration of another embodiment can be added to the configuration of one embodiment.
  • other configurations can be added/deleted/replaced.

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Abstract

カレントミラー回路を備える半導体装置において、カレントミラー回路のミラー比の経時変化を抑制可能な信頼性の高い半導体装置を提供する。　第１ＭＯＳトランジスタと前記第１ＭＯＳトランジスタと対をなす複数のＭＯＳトランジスタを有するカレントミラー回路と、前記ＭＯＳトランジスタの上層に形成される複数の配線層と、を備え、前記複数の配線層は、前記第１ＭＯＳトランジスタおよび前記複数のＭＯＳトランジスタの各ＭＯＳトランジスタのチャネル領域端部から所定の範囲内において、各配線パターンが同一形状となるように配置されていることを特徴とする。

Description

半導体装置およびそれを用いた車載用電子制御装置
　本発明は、多層配線技術を用いて構成される半導体装置の構造に係り、特に、カレントミラー回路を備える半導体装置に適用して有効な技術に関する。
　アナログ集積回路に多用されるカレントミラー回路は、入力側と出力側のＭＯＳトランジスタのサイズにより、入力電流を所望の倍率（ミラー比）に変換して出力する。カレントミラー回路を用いた半導体回路装置を高精度で動作させるためには、カレントミラー回路を構成するトライジスタのペア性のバラツキの低減およびペア性の経時変動の抑制が求められる。
　また、半導体集積回路装置では、通常、トランジスタやダイオード、抵抗、容量などの素子を接続する金属配線がこれらの素子上に形成される。配線パターンは、金属膜と絶縁膜の成膜とパターン形成を繰り返すことにより形成される。金属膜と絶縁膜、半導体基板の線膨張係数の違いにより、配線パターンに熱ひずみが生じ、その周辺に配置した素子特性の経時変化に影響を与える可能性がある。
　配線パターンに起因した素子の経時変化を低減する技術として、例えば、特許文献１のような技術がある。特許文献１は、ＭＯＳトランジスタ上層のダミー配線の配置を規定することにより、ＭＯＳトランジスタへのダミー配線の影響を低減する技術である。
　特許文献１には「トランジスタの上層に配置された機械的化学研磨平均化用のダミー配線とを有する半導体装置であって、前記ダミー配線が、平面的に見て前記ペアリングトランジスタのいずれにも重ならないか、または第１のトランジスタおよび前記第２のトランジスタに重なる部分が、前記第１のトランジスタと前記第２のトランジスタとで同等になるように配置されている、半導体装置」と記載されている。
特開２００３－１００８９９号公報
　ところで、アナログ集積回路では、基準電流源で生成した電流を、カレントミラー回路を使用して各回路ブロックにコピーする。カレントミラー回路は複数のトランジスタで構成されるが、このようなカレントミラー回路は、半導体集積回路内に、１次元または２次元的に配列状に実装されることが多い。
　アナログ集積回路を精度よく制御するためには、カレントミラー回路を構成するすべてのトランジスタに対し、ペア性の初期バラツキの低減と、ペア性の経時劣化を抑制することが要求される。
　トラジスタのペア性を劣化させる要因のひとつとして、配線パターンの熱応力に起因するトランジスタの熱ひずみがある。本願発明者らは、配線パターンの熱ひずみの影響について、シミュレーションおよび実測で解析を行った結果、幅広の配線では、配線端部の近傍約５μｍ～１０μｍにおいて、ひずみの変化が特に大きいことを確認した。また、細い配線を密に複数本配置した場合の配線領域の端部の近傍においても、同様にひずみの変化が大きいことを確認した。
　つまり、熱ひずみのバラツキを低減するには、配線の直下だけでなく、配線の周辺領域において、トランジスタと配線の配置を考慮することが必要であることを突き止めた。
　上記の配線パターンの熱ひずみは、半導体集積回路使用時における高温と低温の熱ストレスの繰り返しにより変化する。このため、カレントミラー回路を構成する各トランジスタ周辺の配線パターンが異なると、トランジスタのペア性が経時変化し、回路特性を劣化させる。
　特に、車載用半導体集積回路装置では、ソレノイドなどのアクチュエータを駆動するパワートランジスタの高精度な制御が要求される。また、－40℃以下から150℃以上と熱ストレスが大きい環境で使用されるため、上記の配線の熱ひずみの影響により、回路特性が劣化する恐れがある。
　上記特許文献１では、ＭＯＳトランジスタ上の配線パターンを規定し、ＭＯＳトランジスタのペア性に対し、バラツキ、経年劣化を抑制する方法が示されている。しかし、後述する図４及び図５のように、３個以上のＭＯＳトランジスタを配列状に配置し、各ＭＯＳトランジスタ上に配線パターンを配置した場合、配列の中央付近にあるＭＯＳトランジスタと、配列の端にあるＭＯＳトランジスタでは、ＭＯＳトランジスタからみて斜め上の配線パターンが異なる。このため、ＭＯＳトランジスタ配列の中央付近と端では、配線の熱ひずみの影響が異なり、初期ペア比およびペア比が変動する。
　そこで、本発明の目的は、カレントミラー回路を備える半導体装置において、カレントミラー回路のミラー比の経時変化を抑制可能な信頼性の高い半導体装置を提供することにある。
　具体的には、３個以上のＭＯＳトランジスタを配列したカレントミラー回路において、中央付近のＭＯＳトランジスタと配列の端にあるＭＯＳトランジスタの熱ひずみを同等にし、カレントミラー回路のミラー比の経年劣化を抑制する技術を提供することにある。
　上記課題を解決するために、本発明は、第１ＭＯＳトランジスタと前記第１ＭＯＳトランジスタと対をなす複数のＭＯＳトランジスタを有するカレントミラー回路と、前記ＭＯＳトランジスタの上層に形成される複数の配線層と、を備え、前記複数の配線層は、前記第１ＭＯＳトランジスタおよび前記複数のＭＯＳトランジスタの各ＭＯＳトランジスタのチャネル領域端部から所定の範囲内において、各配線パターンが同一形状となるように配置されていることを特徴とする。
　本発明によれば、カレントミラー回路を備える半導体装置において、カレントミラー回路のミラー比の経時変化を抑制可能な信頼性の高い半導体装置を実現できる。
　具体的には、カレントミラー回路を構成する各ＭＯＳトランジスタが配線から受ける熱応力が同じになり、応力に起因するＭＯＳ特性の経時変化が各トランジスタで同じになるため、トランジスタのペア性が確保され、ミラー比の変動が抑制される。
　上記以外の課題、構成及び効果は、以下の実施形態の説明により明らかにされる。
本発明の実施例１に係る半導体装置の平面図である。 本発明の実施例１に係る半導体装置の平面図である。 図１のＡ－Ａ’断面図である。 従来例の半導体装置の平面図である。 図４のＢ－Ｂ’断面図である。 配線下のトランジスタ面の熱ひずみ量のシミュレーションモデルを示す図である。 配線下のトランジスタ面の熱ひずみ量のシミュレーション結果を示す図である。 本発明の実施例２に係る半導体装置の平面図である。 図７のＣ－Ｃ’断面図である。 本発明の実施例３に係る半導体装置の平面図である。 図９のＤ－Ｄ’断面図である。 配線下と配線が無い領域のトランジスタ面の熱ひずみ量のシミュレーションモデルを示す図である。 配線下と配線が無い領域のトランジスタ面の熱ひずみ量のシミュレーション結果を示す図である。 本発明の実施例４に係る半導体装置の平面図である。 本発明の実施例５に係る半導体装置の平面図である。 図１３のＥ－Ｅ’断面図である。 本発明の実施例６に係る半導体装置の平面図である。 図１５のＦ－Ｆ’断面図である。 本発明の実施例７に係る半導体装置の平面図である。 本発明の実施例８に係る半導体装置の平面図である。 図１８のＧ－Ｇ’断面図である。
　以下、図面を用いて本発明の実施例を説明する。なお、各図面において同一の構成については同一の符号を付し、重複する部分についてはその詳細な説明は省略する。
　図１から図６Ｂを参照して、本発明の実施例１の半導体装置について説明する。図１は本発明を適用した半導体装置の平面図である。カレントミラー回路を構成するＭＯＳトランジスタの配列Ｍ１１～Ｍ１５と、ＭＯＳトランジスタのゲート幅方向（図１の上下方向）に延伸したソースまたはドレイン接続用の第１の配線層５１、ゲート接続用の第１の配線層５２および及びＭＯＳトランジスタ配列の周辺にダミー配線である第１の配線層５ｄを配置し、また、ゲート長方向に第２の配線層７１を配置している。　図２は図１のＭＯＳトランジスタＭ１１～Ｍ１５と第１の配線層５１，５２，５ｄの形状を説明するため、第２の配線層７１を除いたものである。また、図３は図１の半導体装置をＡ-Ａ’で切断した断面図である。なお、構造を分かり易くするために、図１，図２，図３にはＭＯＳトランジスタＭ１１～Ｍ１５と第１の配線５１，５２，５ｄを接続するコンタクトパターンは示していない。
　図１から図３のように、配線パターンを特定のピッチで複数本配置した場合の応力シミュレーションを、図６Ａ及び図６Ｂに示す。図６Ａはシミュレーション用の２次元断面モデルであり、図６Ｂは図６Ａのトランジスタ面８におけるひずみ量の分布である。なお、応力シミュレーションは、図６Ａに示すように、Ｓｉ基板上にＡｌ配線を－５μｍ～＋５μｍの領域に１７本配置し、Ａｌ配線はシリコン酸化膜（ＳｉＯ膜）により囲ったモデルで行っている。
　図６Ｂに示すように、配線領域の中央Ｘ＝０．０μｍ近傍のひずみ変化（ａ）は０．０２％であるのに対し、配線領域の端部であるＸ＝－５．０μｍとＸ＝＋５μｍ近傍では（ｂ）約０．０３５％変化しており、配線領域の中央近傍のひずみ変化（ａ）の１．７５倍大きい。配線領域端部のひずみが大きく変化する領域は、配線領域側にそれぞれ約２．５μｍ（符号２００で示す距離）まで広がっている。従って、トランジスタ上に配線を配置する場合、トランジスタが配線パターンから受けるひずみの影響を抑制するためには、平面的に見てトランジスタを配線領域端部から約２．５μｍ（符号２００で示す距離)離して配置することが必要である。
　図４及び図５は、カレントミラー回路を構成するＭＯＳトランジスタ配列の配線パターンの従来例である。図５は図４のＢ－Ｂ’断面図である。
　図４，図５において、ＭＯＳトランジスタＭ２１～Ｍ２５に対し、各ＭＯＳトランジスタの直上に配置した配線パターンは同じである。しかしながら、図４の左端のＭＯＳトランジスタＭ２１は、ＭＯＳトランジスタのチャネル領域から平面的に見て左側に、符号１０１で示す距離までしか配線パターンが無い。距離１０１が図６Ｂの距離２００より短い場合、左端のＭ２１と中央付近のＭ２４がそれぞれ配線によるひずみの影響を受ける領域内Ｒ２１とＲ２４とでは配線パターンが異なる。
　このため、ＭＯＳトランジスタＭ２１とＭＯＳトランジスタＭ２４は、ひずみの経時変化による電気特性の変化が異なり、ＭＯＳトランジスタＭ２１とＭＯＳトランジスタＭ２４のペア性が変化し、カレントミラー回路のミラー比が変化する可能性がある。
　そこで、本実施例の半導体装置では、図１から図３に示すように、ＭＯＳトランジスタ配列の左端のトランジスタＭ１１のチャネル領域から、平面的に見て配列の左側に距離１００までダミー配線である配線５ｄを追加している。同様に、ＭＯＳトランジスタ配列の右端のトランジスタＭ１５のチャネル領域から、平面的に見て配列の右側に距離１００までダミー配線である配線５ｄを追加している。
　つまり、距離１００を図６Ｂに示す距離２００（２．５μｍ）より大きくすることにより、配線領域の端でひずみの変化が大きくなる領域が、ＭＯＳトランジスタＭ１１，Ｍ１５のチャネルに掛からないようにしている。
　以上説明したように、本実施例の半導体装置は、第１ＭＯＳトランジスタＭ１１（またはＭ１５）と第１ＭＯＳトランジスタＭ１１（またはＭ１５）と対をなす複数のＭＯＳトランジスタＭ１２～Ｍ１４を有するカレントミラー回路と、カレントミラー回路（ＭＯＳトランジスタＭ１１～Ｍ１５）の上層に形成される複数の配線層（第１の配線層５１，５ｄ及び第２の配線層７１）と、を備え、複数の配線層（第１の配線層５１，５ｄ及び第２の配線層７１）は、第１ＭＯＳトランジスタＭ１１（またはＭ１５）及び複数のＭＯＳトランジスタＭ１２～Ｍ１４の各ＭＯＳトランジスタのチャネル領域端部から所定の範囲Ｒ１１，Ｒ１４内において、各配線パターンが同一形状となるように配置されている。
　また、この所定の範囲は、各ＭＯＳトランジスタＭ１１～Ｍ１５のチャネル領域端部からの距離が５μｍ以内の範囲とする。
　また、カレントミラー回路の端部に配置されるＭＯＳトランジスタＭ１１（またはＭ１５）のチャネル領域端部から所定の範囲内（距離が５μｍ以内の範囲内）にダミー配線である配線５ｄが配置されている。
　これにより、図１の左端のＭＯＳトランジスタＭ１１と中央付近のＭＯＳトランジスタＭ１４が配線のひずみを受ける領域内Ｒ１１とＲ１４において、第１配線層５１，５２，５ｄ、第２配線層７１は同一形状になり、ＭＯＳトランジスタＭ１１とＭＯＳトランジスタＭ１４はひずみ量が同等となり、ひずみの経時変化による電気特性の変化も同等となるため、ミラー比の経時変化を抑制することができる。右端のＭＯＳトランジスタＭ１５についても、同様である。
　本実施例の半導体装置を、例えば、車載用の電流制御用アナログ集積回路装置として採用し、カレントミラー回路を電流値測定に用いた場合、低温（停止）と高温（駆動）が繰り返されることによる熱ひずみの蓄積を、カレントミラー回路を構成する各ＭＯＳトランジスタに対して同等にすることができるため、各ＭＯＳトランジスタ特性の経時変化を相対的に無くして、ミラー比の変動を抑制することができる。これにより、信頼性の高い電流制御が可能となる。
　図７及び図８を参照して、本発明の実施例２の半導体装置について説明する。図７は本発明を適用した半導体装置の平面図であり、実施例１（図１）と同様に、カレントミラー回路を５個のＭＯＳトランジスタで構成している。図８は図７の半導体装置をＣ－Ｃ’で切断した断面図である。
　本実施例では、ＭＯＳトランジスタＭ３１～Ｍ３５上のゲート長方向の第１の配線層５１はＭＯＳトランジスタのソース端子及びドレイン端子のみに配置している。つまり、所定の範囲Ｒ３１，Ｒ３４内の各ＭＯＳトランジスタＭ３１～Ｍ３５直上の配線層のパターンは、ＭＯＳトランジスタの端子（ソース端子及びドレイン端子）に接続する配線のみである。
　また、第２の配線層７３は、第1の配線層５１と同じ向きに延伸している。ＭＯＳトランジスタ配列Ｍ３１～Ｍ３５の左端のＭＯＳトランジスタＭ３１が配線から受けるひずみが中央付近のＭＯＳトランジスタＭ３４と同じになるように、ＭＯＳトランジスタＭ３１のチャネル端から平面的に符号１０２で示す距離までの領域内Ｒ３１とＭ３４のチャネル端から平面的に距離１０２までの領域内Ｒ３４にある配線パターンが同じになるように、ダミー配線である配線５ｄ２と７ｄを追加している。
　つまり、距離１０２を図６Ｂに示す距離２００（２．５μｍ）より大きくすることにより、配線領域の端でひずみの変化が大きくなる領域が、ＭＯＳトランジスタＭ３１，Ｍ３５のチャネルに掛からないようにしている。
　以上説明したように、本実施例の半導体装置では、複数の配線層（第１の配線層５１および第２の配線層７３）は、ＭＯＳトランジスタＭ３１～Ｍ３５上の配線層の内、ＭＯＳトランジスタＭ３１～Ｍ３５が形成される層に対し最も近い層に配置される第１の配線層５１と、第１の配線層５１の上層に配置される第２の配線層７３を有しており、ダミー配線５ｄ２，７ｄが、第１の配線層５１および第２の配線層７３の両方に配置されている。
また、第２の配線層７３は、第１の配線層５１と同じ方向に延在して配置されている。
　これにより、図８の左端のＭＯＳトランジスタＭ３１と中央付近のＭＯＳトランジスタＭ３４が配線から受けるひずみの影響が同じになり、ひずみの経時変化による電気特性の変化は同等になるため、ミラー比の経時変化を抑制することができる。ＭＯＳトランジスタ配列の右端のＭ３５についても同様である。
　図９から図１１Ｂを参照して、本発明の実施例３の半導体装置について説明する。図９は本発明を適用した半導体装置の平面図であり、実施例２（図７及び図８）と同様に、カレントミラー回路を５個のＭＯＳトランジスタで構成している。図１０は図９の半導体装置をＤ－Ｄ’で切断した断面図である。
　本実施例では、図９に示すように、実施例２（図７）のカレントミラー回路の右側に、ダミー配線である複数本の第１の配線層５３を追加している。説明を簡単にするため、第２の配線層７３は、図９に図示していない。
　図９及び図１０において、図７及び図８と同様に、ＭＯＳトランジスタＭ３１～Ｍ３５の各チャネルから平面的に距離１０２までの領域を足し合せた全体の領域をＲ３とした。
図９及び図１０に示す本実施例の半導体装置では、領域Ｒ３の範囲外に、右端のＭＯＳトランジスタＭ３５のチャネル端から平面的に距離１０３離れた位置に、狭い間隔で、ＭＯＳのソースまたはドレイン接続用配線５２とは幅または長さが異なる複数本の配線５３を配置している。ここで、距離１０２≦距離１０３である。
　図１１Ａ及び図１１Ｂに、図９のようにＭＯＳトランジスタの配列から離れた位置に配線を形成した場合の応力シミュレーションを示す。図１１Ａはシミュレーション用の２次元断面モデルであり、図９のＭＯＳトランジスタＭ３１～Ｍ３５は、図１１Ａの配線無し領域に配置されていると考える。図１１Ｂは図１１Ａのトランジスタ面８におけるひずみ量の分布である。
　図１１Ｂに示すように、配線領域の端部から配線無し領域へ約５．０μｍ（符号２０１で示す距離)の範囲において、ひずみの変化が大きい。従って、配線の応力によるひずみの影響を避けるため、カレントミラー回路を構成するＭＯＳトランジスタの配列は配線領域から距離２０１以上離れた位置に形成することが必要である。
　そこで、本実施例では、図９及び図１０に示すように、Ｒ３の範囲外に形成する配線は、ＭＯＳトランジスタ配列の右端に配置したＭ３５のチャネル端からの距離１０３が図１１Ｂの距離２０１（約５．０μｍ）以上となるように配置している。
　つまり、所定の範囲Ｒ３よりも外側に、複数の周辺配線５３が配置されている。
　また、各配線パターンを形成する配線およびＭＯＳトランジスタのソースおよびドレイン接続用配線は、全て同一形状となるように形成されている。
　これにより、トランジスタの配線によるひずみの影響を抑制し、各ＭＯＳトランジスタの電気特性の変化が同等になるようにすることにより、ミラー比の経時変化を抑制することができる。
　図１２を参照して、本発明の実施例４の半導体装置について説明する。図１２は本発明を適用した半導体装置の平面図である。
　本実施例では、図１２に示すように、実施例２（図７及び図８）のカレントミラー回路の右側に、第１の配線層の細い配線５４と太い配線５５を追加している。説明を簡単にするため、第２の配線層７３は、図１２に図示していない。
　図１２の領域Ｒ３は、図７及び図８においてＭＯＳトランジスタＭ３１～Ｍ３５の各チャネルから平面的に距離１０２までの領域を足し合せた全体の領域である。配線幅が細い配線５４は、領域Ｒ３の範囲外に、右端のＭＯＳトランジスタＭ３５のチャネル端から平面的に距離１０４離れた位置に配置し、太い配線５５は、ＭＯＳトランジスタＭ３５のチャネル端から平面的に距離１０５離れた位置に配置する。
　太い（幅が広い）配線は細い（幅が狭い）配線と比較して、熱ひずみが大きいため、ＭＯＳトランジスタＭ３５のチャネル端から、Ｒ３の領域外に形成する太い（幅が広い）配線５５までの距離１０５は、Ｒ３の領域外に形成する細い（幅が狭い）配線５４までの距離１０４より長くする。（距離１０４＜距離１０５）
　つまり、所定の範囲Ｒ３よりも外側に、配線幅が異なる複数の周辺配線５４，５５を備えており、複数の周辺配線５４，５５は、カレントミラー回路の端部に配置されるＭＯＳトランジスタＭ３５のチャネル領域端部から離れるほど、幅の広い周辺配線が配置されている。
　これにより、太い（幅が広い）配線５５から受けるＭＯＳトラインジスタＭ３５のひずみを抑制し、各ＭＯＳの電気特性の変化が同等になるようにすることにより、ミラー比の経時変化を抑制することができる。
　図１３及び図１４を参照して、本発明の実施例５の半導体装置について説明する。図１３は本発明を適用した半導体装置の平面図であり、図１４は図１３の半導体装置をＥ－Ｅ’で切断した断面図である。
　本実施例では、図１３に示すように、実施例２（図７及び図８）のカレントミラー回路の右側に、第１の配線層５６と第２の配線層７６と第３の配線層８６を追加している。説明を簡単にするため、実施例２（図７及び図８）における第２の配線層７３は、図１３に図示していない。
　図１３の領域Ｒ３は、図７及び図８においてＭＯＳトランジスタＭ３１～Ｍ３５の各チャネルから平面的に距離１０２までの領域を足し合せた全体の領域である。図１４に示すように、第１の配線層５６、第２の配線層７６、第３の配線層８６は一部が上下方向に重なっている。
　つまり、本実施例の半導体装置は、図１３及び図１４に示すように、所定の範囲Ｒ３よりも外側に、複数の周辺配線層５６，７６，８６を備えており、複数の周辺配線層５６，７６，８６は、半導体装置を平面視した際に、互いに重なるように配置されており、上層の周辺配線ほど、カレントミラー回路の端部に配置されるＭＯＳトランジスタＭ３５のチャネル領域端部から離れて配置されている。
　複数の配線層を重ねて配置する場合、配線層数が多いほど、配線によるトランジスタ面のひずみの影響が大きくなる。従って、ＭＯＳトランジスタ配列の右端のＭＯＳトランジスタＭ３５のチャネル端から第１の配線層５６までの距離１０６とＭＯＳトランジスタＭ３５のチャネル端から第１の配線層５６と第２の配線層７６の２層が重なった位置までの距離１０７とＭＯＳトランジスタＭ３５のチャネル端から第１の配線層５６、第２の配線層７６、第３の配線層８６の３層が重なった位置までの距離１０８は、距離１０６＜距離１０７＜距離１０８とし、ＭＯＳトランジスタへのひずみの影響を抑制し、各ＭＯＳの電気特性の変化が同等になるようにすることにより、ミラー比の経時変化を抑制することができる。
　図１５及び図１６を参照して、本発明の実施例６の半導体装置について説明する。図１５は本発明を適用した半導体装置の平面図であり、図１６は図１５の半導体装置をＦ－Ｆ’で切断した断面図である。
　実施例４、実施例５のような、複数の広い幅の配線層をカレントミラー回路の周辺で使用する例として、周辺に電源幹線を配置する例を図１５及び図１６に示す。
　通常、半導体装置（半導体集積回路装置）においては、電源幹線は低抵抗であることが望ましい。このため、電源幹線の幅は広く、複数の配線層で構成する。しかしながら、上記実施例４、実施例５に示したように、幅が広く、複数層重ねた配線の熱ひずみはトランジスタ面への影響が大きいため、カレントミラー回路から離して配置する必要がある。
　そこで、本実施例では、図１５及び図１６に示すように、カレントミラー回路を構成するＭＯＳトランジスタ配列の付近は、第１の配線層５７と第２の配線層７７のみを符号１１１で示す距離（幅）で重ね、なおかつ、領域Ｒ３より遠くＭＯＳトランジスタにひずみの影響を与えない距離１０９に配置する。
　第２の配線層７７と第３の配線層８７の重なり部分は、必要な低抵抗となるように、幅（距離）１１１より広い幅（長い距離）１１２とし（距離１１１＜距離１１２）、ＭＯＳのチャネル端までの距離１１０は、距離１０９より大きくする（距離１０９＜距離１１０）。また、前記領域Ｒ３の範囲内は第１の配線の細い配線５８でカレントミラー回路に接続する。
　つまり、本実施例の半導体装置は、所定の範囲Ｒ３よりも外側に、複数の配線層５７，７７，８７からなる電源配線を備えており、電源配線は、上層の電源配線ほど、カレントミラー回路の端部に配置されるＭＯＳトランジスタのチャネル領域端部から離れて配置されている。
　これにより、カレントミラー周辺の電源幹線がカレントミラー回路を構成するＭＯＳトランジスタに与える熱ひずみを抑制し、各ＭＯＳの電気特性の変化が同等になるようにすることにより、ミラー比の経時変化を抑制することができる。
　図１７を参照して、本発明の実施例７の半導体装置について説明する。図１７は本発明を適用した半導体装置の平面図である。
　本実施例では、図１７に示すように、実施例２（図７及び図８）のカレントミラー回路の右側に、第１の配線層で配線幅が細い孤立した配線５４と隣接する配線間が狭い多数本の配線５８を追加している。以下、配線1本以上の隣接した配線の集りを配線束と呼ぶ。
説明を簡単にするため、実施例２（図７及び図８）における第２の配線層７３は、図１７に図示していない。
　図１７の領域Ｒ３は図７及び図８においてＭＯＳトランジスタＭ３１～Ｍ３５の各チャネルから平面的に距離１０２までの領域を足し合せた全体の領域である。
　前述した図１１Ｂに示すように、複数本の配線を配置した配線領域の端部は、ひずみの変化が大きい。細い配線を狭い間隔で多数本配置する場合、各配線の幅を合計した値が大きいほど、配線領域端の熱ひずみが大きくなる。ＭＯＳトランジスタのチャネル端から、領域Ｒ３の外に狭い間隔で多数本形成した配線束５８までの距離１１３を前術の距離１０２及び距離１０４よりも大きくする（距離１０２＜距離１０４＜距離１１３）。
　つまり、本実施例の半導体装置は、所定の範囲Ｒ３よりも外側に、配線数が異なる複数の周辺配線束５４，５８を備えており、複数の周辺配線束は、カレントミラー回路の端部に配置されるＭＯＳトランジスタのチャネル領域端部から離れるほど、配線幅の合計が広い（大きい）周辺配線束が配置されている。
　これにより、多数本の配線から構成され、なおかつ、配線幅の合計が大きい配線から、ＭＯＳトラインジスタの配列が受けるひずみを抑制し、各ＭＯＳの電気特性の変化が同等になるようにすることにより、ミラー比の経時変化を抑制することができる。
　図１８及び図１９を参照して、本発明の実施例８の半導体装置について説明する。図１８は本発明を適用した半導体装置の平面図であり、図１９は図１８の半導体装置をＧ－Ｇ’で切断した断面図である。
　本実施例では、図１８に示すように、カレントミラー回路を５個のＭＯＳトランジスタＭ４１～Ｍ４５で構成している。ＭＯＳトランジスタＭ４１～Ｍ４５上の第１の配線層は、実施例２（図７）と同様に、ＭＯＳトランジスタのソース端子及びドレイン端子に接続する配線５１と、各ＭＯＳトランジスタのゲート電極に接続する配線５２に加え、各ＭＯＳトランジスタが配線から受けるひずみが同じになるように、ダミー配線である配線５ｄ２を配置している。また、第２の配線層７８は、ＭＯＳトランジスタ配列両端のＭＯＳトランジスタＭ４１及びＭＯＳトランジスタＭ４５が第２の配線層７８から受ける熱ひずみが、配列の中央付近のＭＯＳトランジスタＭ４２～Ｍ４４が受けるひずみと同等になるよう、ＭＯＳトランジスタＭ４１とＭＯＳトランジスタＭ４５のそれぞれのチャネル端から符号１１５で示す距離までを覆う。ここで、距離１１５は配線端のひずみの変化が大きい領域よりも大きな値とする。
　つまり、本実施例の半導体装置は、複数の配線層５１、７８の内、少なくとも１層の配線層（ここでは、第２の配線層７８）は、半導体装置を平面視した際に、所定の範囲の全面を覆うように配置されている。
　これにより、ＭＯＳトラインジスタの配列が、上層の配線から受けるひずみを抑制し、各ＭＯＳの電気特性の変化が同等になるようにすることにより、ミラー比の経時変化を抑制することができる。
　なお、上記の各実施例は、カレントミラー回路とその周辺領域の配線層が２層または３層の場合の説明であるが、上記の各実施例より配線層が多い場合や、第２の配線層、第３の配線層より上層の配線層に対しても同様な構成とすることで、上記で説明した各実施例と同様の効果を得ることができる。
　また、各実施例において、「ダミー配線」はカレントミラー回路を構成する各ＭＯＳトランジスタの受けるひずみ量を同等にするために設けるものであり、いずれの素子にも接続されない孤立配線やカレントミラー回路の動作に寄与しない配線を想定して説明したが、必ずしもこれに限定されるものではなく、「所定の範囲内において、各配線パターンが同一形状となるように配置される配線パターン」であれば、カレントミラー回路の動作に寄与する配線であっても本発明の効果が得られることは言うまでもない。
　また、本発明は上記した実施例に限定されるものではなく、様々な変形例が含まれる。
例えば、上記した実施例は本発明を分かりやすく説明するために詳細に説明したものであり、必ずしも説明した全ての構成を備えるものに限定されるものではない。また、ある実施例の構成の一部を他の実施例の構成に置き換えることが可能であり、また、ある実施例の構成に他の実施例の構成を加えることも可能である。また、各実施例の構成の一部について、他の構成の追加・削除・置換をすることが可能である。
　８…（応力シミュレーションモデルの）トランジスタ面
　５１～５８，５ｄ，５ｄ２…第１の配線層
　７１～７８，７ｄ…第２の配線層
　８６，８７…第３の配線層
　１００～１１５…（配線間の距離、配線幅、ＭＯＳチャネル端を起点とする）距離
　２００，２０１…（応力シミュレーション結果における配線端を起点とする）距離
　Ｍ１１～Ｍ４５…（カレントミラー回路を構成する）ＭＯＳトランジスタ
　Ｒ３，Ｒ１１～Ｒ３４…（配線の）領域

Claims (14)

  1. 　第１ＭＯＳトランジスタと前記第１ＭＯＳトランジスタと対をなす複数のＭＯＳトランジスタを有するカレントミラー回路と、
    　前記ＭＯＳトランジスタの上層に形成される複数の配線層と、を備え、
    　前記複数の配線層は、前記第１ＭＯＳトランジスタおよび前記複数のＭＯＳトランジスタの各ＭＯＳトランジスタのチャネル領域端部から所定の範囲内において、各配線パターンが同一形状となるように配置されている半導体装置。
  2. 　請求項１に記載の半導体装置であって、
    　前記所定の範囲は、前記各ＭＯＳトランジスタのチャネル領域端部からの距離が５μｍ以内の範囲である半導体装置。
  3. 　請求項１に記載の半導体装置であって、
    　前記カレントミラー回路の端部に配置されるＭＯＳトランジスタのチャネル領域端部から、前記所定の範囲内にダミー配線が配置されている半導体装置。
  4. 　請求項３に記載の半導体装置であって、
    　前記複数の配線層は、前記ＭＯＳトランジスタ上の配線層の内、前記ＭＯＳトランジスタが形成される層に対し最も近い層に配置される第１の配線層と、前記第１の配線層の上層に配置される第２の配線層を有し、
    　前記ダミー配線は、前記第１の配線層および前記第２の配線層に配置されている半導体装置。
  5. 　請求項４に記載の半導体装置であって、
    　前記第２の配線層は、前記第１の配線層と同じ方向に延在して配置されている半導体装置。
  6. 　請求項１に記載の半導体装置であって、
    　前記各配線パターンを形成する配線および前記ＭＯＳトランジスタのソースおよびドレイン接続用配線は、全て同一形状である半導体装置。
  7. 　請求項３に記載の半導体装置であって、
    　前記所定の範囲よりも外側に、配線幅が異なる複数の周辺配線を備え、
    　前記複数の周辺配線は、前記カレントミラー回路の端部に配置されるＭＯＳトランジスタのチャネル領域端部から離れるほど、幅の広い周辺配線が配置されている半導体装置。
  8. 　請求項３に記載の半導体装置であって、
    　前記所定の範囲よりも外側に、複数の周辺配線層を備え、
    　前記複数の周辺配線層は、前記半導体装置を平面視した際に、互いに重なるように配置されており、
    　上層の周辺配線ほど、前記カレントミラー回路の端部に配置されるＭＯＳトランジスタのチャネル領域端部から離れて配置されている半導体装置。
  9. 　請求項３に記載の半導体装置であって、
    　前記所定の範囲よりも外側に、複数の配線層からなる電源配線を備え、
    　前記電源配線は、上層の電源配線ほど、前記カレントミラー回路の端部に配置されるＭＯＳトランジスタのチャネル領域端部から離れて配置されている半導体装置。
  10. 　請求項３に記載の半導体装置であって、
    　前記所定の範囲よりも外側に、配線数が異なる複数の周辺配線束を備え、
    　前記複数の周辺配線束は、前記カレントミラー回路の端部に配置されるＭＯＳトランジスタのチャネル領域端部から離れるほど、配線幅の合計が大きい周辺配線束が配置されている半導体装置。
  11. 　請求項３に記載の半導体装置であって、
    　前記複数の配線層の内、少なくとも１層の配線層は、前記半導体装置を平面視した際に、前記所定の範囲の全面を覆う半導体装置。
  12. 　請求項３に記載の半導体装置であって、
    　前記ダミー配線は、いずれの素子にも接続されない孤立配線、または、前記カレントミラー回路の動作に寄与しない配線である半導体装置。
  13. 　請求項１に記載の半導体装置であって、
    　前記半導体装置は、電流制御用アナログ集積回路装置であり、
    　前記カレントミラー回路を電流値測定に用いる半導体装置。
  14. 　請求項１から１３のいずれか１項に記載の半導体装置を備える車載用電子制御装置。
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