WO2020116116A1 - 半導体装置 - Google Patents

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base layer
semiconductor device
metal
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拓一 大塚
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ローム株式会社
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Definitions

  • the present disclosure relates to a semiconductor device including a semiconductor element.
  • Patent Document 1 discloses an example of a semiconductor device mounting such a semiconductor element.
  • a metal pattern made of a metal foil is arranged on a supporting substrate (an insulating substrate in Patent Document 1).
  • the semiconductor element is conductively joined to the metal pattern.
  • Patent Document 1 When the semiconductor device disclosed in Patent Document 1 is used, heat is generated from the semiconductor element, so that the temperature of the metal pattern rises. Since the metal pattern made of the metal foil has a relatively small thickness, it has a characteristic of high thermal resistance per unit length in the direction orthogonal to the thickness direction. For this reason, it is difficult for heat to be transmitted in the direction orthogonal to the thickness direction of the metal pattern, and the temperature drop is moderate, and in the metal pattern located in the vicinity of the semiconductor element, the high temperature state is likely to continue locally. There is.
  • the present disclosure has been devised under the circumstances described above, and its main object is to provide a semiconductor device suitable for improving heat dissipation.
  • a semiconductor device provided by the present disclosure is a semiconductor element electrically connected to a conductive substrate having a main surface facing one side in the thickness direction and a back surface facing the opposite side to the main surface.
  • the conductive substrate includes a first base layer and a second base layer each made of graphite in which graphene is laminated, and a metal layer interposed between the first base layer and the second base layer,
  • the graphenes in the first base layer are stacked in a first stacking direction that is perpendicular to the thickness direction
  • the graphenes in the second base layer are perpendicular to the thickness direction and the first They are stacked in a second stacking direction that intersects the stacking direction.
  • FIG. 1 is a perspective view showing a semiconductor device according to a first embodiment of the present disclosure.
  • 2 is a plan view of the semiconductor device shown in FIG. 1.
  • FIG. 3 is a sectional view taken along line III-III in FIG. 2.
  • FIG. 4 is a sectional view taken along line IV-IV in FIG. 2.
  • FIG. 4 is a partially enlarged view of FIG. 3. It is a figure which shows typically the laminated state of the graphene in the graphite which comprises the 1st base layer of a conductive substrate. It is a schematic diagram of the graphite which comprises a 1st base layer. It is a figure which shows typically the laminated state of the graphene in the graphite which comprises the 2nd base layer of a conductive substrate.
  • FIG. 6 is a partially enlarged view of FIG. 5.
  • FIG. 7 is a partially enlarged cross-sectional view of a semiconductor device according to a modified example of the first embodiment of the present disclosure.
  • FIG. 11 is a partially enlarged cross-sectional view of a semiconductor device according to another modification of the first embodiment of the present disclosure.
  • FIG. 11 is a schematic diagram showing a semiconductor device according to still another modification of the first embodiment of the present disclosure, showing a relationship between a first stacking direction and a second stacking direction when viewed in a thickness direction of a conductive substrate.
  • FIG. 6 is a plan view (transmission of a sealing resin) of a semiconductor device according to a second embodiment of the present disclosure.
  • FIG. 16 is a cross-sectional view taken along the line XVI-XVI of FIG. 15.
  • FIG. 17 is a partially enlarged view of FIG. 16. It is a schematic diagram showing a relation of the 1st lamination direction, the 2nd lamination direction, and the 3rd lamination direction when it sees in the thickness direction of a conductive substrate.
  • FIG. 6 is a plan view (transmission of a sealing resin) of a semiconductor device according to a second embodiment of the present disclosure.
  • FIG. 16 is a cross-sectional view taken along the line XVI-XVI of FIG. 15.
  • FIG. 17
  • FIG. 11 is a partially enlarged cross-sectional view of a semiconductor device according to a modified example of the second embodiment of the present disclosure. It is a schematic diagram showing a relation of the 1st lamination direction, the 2nd lamination direction, and the 3rd lamination direction when it sees in the thickness direction of a conductive substrate.
  • the semiconductor device A10 includes a support substrate 10, a bonding layer 19, a conductive substrate 20, a bonding layer 29, a first input terminal 31, a second input terminal 32, a first output terminal 33, a second output terminal 34, and a plurality of semiconductor elements 40. And a sealing resin 60.
  • the semiconductor device A10 includes a pair of insulating layers 26, a pair of gate wiring layers 271, a pair of detection wiring layers 272, a pair of gate terminals 35, and a pair of detection terminals 36.
  • the semiconductor device A10 shown in these drawings is a power conversion device (power module) in which the semiconductor element 40 is, for example, a MOSFET.
  • the bottom plate 13 is laminated on the first support plate 11 on the side opposite to the second support plate 12.
  • the bottom plate 13 includes a bottom surface 10B.
  • the bottom plate 13 is made of metal similarly to the second support plate 12, and is made of, for example, a metal foil made of copper or a copper alloy. Therefore, the second support plate 12 has conductivity.
  • the area of the bottom plate 13 is smaller than the area of the first support plate 11 when viewed in the thickness direction z.
  • the peripheral edge of the first support plate 11 is located outside the peripheral edge of the bottom plate 13.
  • the support substrate 10 is provided with the recess 13A that surrounds the bottom plate 13 when viewed in the thickness direction z.
  • the recess 13A is covered with the sealing resin 60.
  • the conductive substrate 20 is bonded to the second support plate 12 of the support substrate 10 via the bonding layer 19.
  • the conductive substrate 20 together with the first input terminal 31, the second input terminal 32, the first output terminal 33, and the second output terminal 34, is a conductive path between the outside of the semiconductor device A10 and the semiconductor element 40. Is composed of.
  • the conductive substrate 20 has a main surface 20A and a back surface 20B facing opposite sides in the thickness direction z.
  • the main surface 20A faces the same side as the support surface 10A of the support substrate 10 in the thickness direction z.
  • the back surface 20B faces the support surface 10A of the support substrate 10.
  • the metal layer 22 is interposed between the first base layer 211 and the second base layer 212, and joins the first base layer 211 and the second base layer 212 to each other. As shown in FIG. 11, in the semiconductor device A10, the metal layer 22 includes a first metal portion 23 and a second metal portion 24.
  • the second layer 232 of the first metal part 23 and the second layer 242 of the second metal part 24 are bonded to each other by solid phase diffusion. Bonding of the second layer 232 and the second layer 242 by solid phase diffusion is performed under high temperature and high pressure. The solid phase diffusion bonding is assumed to be performed in the atmosphere, but it may be performed in vacuum.
  • each of the back surface electrodes 42 of the plurality of second elements 402 and the first wiring layer 251 of the second conductive portion 202 are electrically connected via the bonding layer 29. Therefore, the second output terminal 34 is electrically connected to each back surface electrode 42 of the plurality of second elements 402 via the second conductive portion 202. Therefore, the second output terminal 34 corresponds to the drain terminals of the plurality of second elements 402.
  • a plurality of detection wires are provided corresponding to each of the plurality of first elements 401 and the plurality of second elements 402.
  • Each detection wire corresponding to the first element 401 is connected to the main surface electrode 41 of the first element 401 and one detection wiring layer 272 located on the first conductive portion 201.
  • Each detection wire corresponding to the second element 402 is connected to the main surface electrode 41 of the second element 402 and the other detection wiring layer 272 located on the second conductive portion 202.
  • each of the pair of detection terminals 36 connected to the pair of detection wiring layers 272 is applied to the plurality of principal surface electrodes 41 corresponding to either the plurality of first elements 401 or the plurality of second elements 402.
  • a voltage (voltage corresponding to the source current) is applied.
  • the semiconductor device A10 includes a conductive substrate 20 containing graphite.
  • the conductive substrate 20 includes a first base layer 211 and a second base layer 212 each made of graphite, and a metal layer 22 interposed between the first base layer 211 and the second base layer 212.
  • the semiconductor element 40 is bonded to the main surface 20A of the conductive substrate 20.
  • the stacking direction of the graphene 211A (first stacking direction N1) is perpendicular to the thickness direction z.
  • the in-plane direction of the graphene 211A forming the first base layer 211 is along the thickness direction z.
  • the stacking direction of the graphene 212A (second stacking direction N2) is perpendicular to the thickness direction z, and in the stacking direction of the graphene 211A (first stacking direction N1). Intersect with each other.
  • the in-plane direction of the graphene 212A forming the second base layer 212 is along the thickness direction z and intersects the in-plane direction of the graphene 211A of the first base layer 211.
  • the thermal conductivity of graphene in the in-plane direction is approximately 1500 W/(m ⁇ K) as described above, which is approximately four times the thermal conductivity of copper (398 W/(m ⁇ K)).
  • the in-plane direction of the graphene 211A and the in-plane direction of the graphene 212A which have high thermal conductivity in the first base layer 211 and the first base layer 2112, are both along the thickness direction z and intersect each other. Thereby, the heat generated in the semiconductor element 40 is efficiently three-dimensionally dispersed through the first base layer 211, the second base layer 212 and the metal layer 22 between them. Therefore, according to the semiconductor device A10, it is possible to improve its heat dissipation.
  • the stacking direction of the graphene 212A in the second base layer 212 is perpendicular to both the thickness direction z and the stacking direction of the graphene 211A in the first base layer 211 (first stacking direction N1). Is.
  • the in-plane direction of the graphene 211A in the first base layer 211 and the in-plane direction of the graphene 212A in the second base layer 212 are along the thickness direction z and are perpendicular to each other.
  • the heat generated in the semiconductor element 40 can be more isotropically dispersed in the three dimensions (xy coordinate system) by the first base layer 211 and the second base layer 212. This is more preferable for improving the heat dissipation of the semiconductor device A10.
  • the first metal portion 23 (second layer 232) and the second metal portion 24 (second layer 242) are joined by solid phase diffusion. According to the configuration in which the metal layer 22 is solid-phase diffusion bonded in this manner, it is possible to prevent the heat conduction characteristic from being deteriorated in the thickness direction z between the first base layer 211 and the second base layer 212. Therefore, according to the semiconductor device A10, it is possible to efficiently improve its heat dissipation.
  • the semiconductor device A10 includes a plurality of semiconductor elements 40 (a plurality of first elements 401 and a plurality of second elements 402).
  • the plurality of first elements 401 are arranged at a predetermined interval and are connected in parallel with each other.
  • the plurality of second elements 402 are arranged at a predetermined interval and are connected in parallel with each other. Therefore, in the plurality of first elements 401 or the plurality of second elements 402, heat is generated at the same time, and the amount of heat generation tends to increase.
  • the heat generated in the semiconductor element 40 can be more isotropically distributed in the three dimensions (xy coordinate system) by the first base layer 211 and the second base layer 212. Is. Therefore, the heat generated in the plurality of semiconductor elements 40 is relieved from being locally concentrated on the conductive substrate 20, and the heat is widely and quickly transferred to the conductive substrate 20.
  • the first metal portion 23 of the semiconductor device A11 further has a third layer 233 sandwiched between a first layer 231 and a second layer 232.
  • the constituent material of the third layer 233 includes, for example, aluminum (Al).
  • the Young's modulus of the third layer 233 (when the constituent material of the third layer 233 is aluminum) is 70.3 GPa. Therefore, as indicated by the Young's modulus of each of the first layer 231 and the second layer 232 described above, the Young's modulus of the third layer 233 is smaller than the Young's modulus of each of the first layer 231 and the second layer 232. is there.
  • the Young's modulus of the third layers 233, 243 is smaller than that of each of the first layers 231, 241 and the second layers 232, 242.
  • the first metal part 23 (second layer 232) and the second metal part 24 (second layer 242) are bonded to each other by using the metal paste which is the material of the metal firing layer 220. It is performed by interposing between 24 and firing. The joining by firing is performed under pressure in a high temperature environment.
  • the first metal portion 23 (second layer 232) and the second metal portion 24 (second layer 242) are joined via the metal firing layer 220.
  • the metal layer 22 is joined by the metal firing layer 220 as described above, it is possible to prevent deterioration in heat conduction characteristics in the thickness direction z between the first base layer 211 and the second base layer 212. Therefore, according to the semiconductor device A12, its heat dissipation can be efficiently improved.
  • the configuration of the metal layer 22 according to the present modification can be appropriately adopted also in the semiconductor device A13, the semiconductor device A20, and the semiconductor device A21 described later.
  • the configurations of the first base layer 211 and the second base layer 212 forming the base portion 21 (conductive substrate 20) are different from those of the semiconductor device A10 described above.
  • the stacking direction of the graphene 211A in the first base layer 211 (first stacking direction N1) and the stacking direction of the graphene 212A in the second base layer 212 (second stacking direction N2) are both with respect to the thickness direction z. Is a right angle.
  • the first stacking direction N1 in the first base layer 211 and the second stacking direction N2 in the second base layer 212 intersect in the thickness direction z, but are not at right angles ( Non-right angle).
  • FIG. 14 shows the case where the angle formed by the first stacking direction N1 of the first base layer 211 and the second stacking direction N2 of the second base layer 212 is 45° as viewed in the thickness direction z.
  • the heat generated in the semiconductor element 40 is efficiently three-dimensionally dispersed through the first base layer 211, the second base layer 212 and the metal layer 22 between them. .. Therefore, according to the semiconductor device A13, it is possible to improve its heat dissipation.
  • the semiconductor device A20 differs from the above-described semiconductor device A10 in the configuration of the base portion 21 of the conductive substrate 20.
  • the base portion 21 includes a first base layer 211, a second base layer 212, a third base layer 213, a metal layer 22 and a metal layer 28.
  • the first base layer 211, the second base layer 212, and the third base layer 213 occupy most of the volume of the conductive substrate 20.
  • the stacking direction of graphene in the third base layer 213 is different from the stacking direction of the graphene 212A in the second base layer 212 (second stacking direction N2).
  • the stacking direction of graphene of the third base layer 213 matches the stacking direction of graphene 211A of the first base layer 211 (first stacking direction N1).
  • the first base layer 211 has the xz orientation
  • the second base layer 212 has the yz orientation
  • the third base layer 213 has the xz orientation, as described above.
  • the thickness of each of the first base layer 211 and the third base layer 213 is smaller than the thickness of the second base layer 212.
  • the thickness of the first base layer 211 is about 0.5 mm
  • the thickness of the second base layer 212 is about 1.0 mm
  • the thickness of the third base layer 213 is about 0. It is about 5 mm.
  • the thickness ratio of the first base layer 211, the second base layer 212 and the third base layer 213 is preferably about 1:2:1.
  • the metal layer 28 is interposed between the second base layer 212 and the third base layer 213, and joins the second base layer 212 and the third base layer 213 to each other.
  • the metal layer 28 has substantially the same structure as the metal layer 22. Although detailed illustration is omitted, the metal layer 28 includes portions corresponding to the first metal portion 23 and the second metal portion 24 in the metal layer 22. A portion of the metal layer 28 corresponding to the first metal portion 23 of the metal layer 22 is formed on the second base layer 212. A portion of the metal layer 28 corresponding to the second metal portion 24 of the metal layer 22 is formed on the third base layer 213.
  • the part of the metal layer 28 corresponding to the first metal part 23 of the metal layer 22 and the part of the metal layer 28 corresponding to the second metal part 24 of the metal layer 28 are joined by solid phase diffusion. Then, in the metal layer 28 joined by solid phase diffusion, a void (not shown) is formed as in the case of the metal layer 22.
  • the first wiring layer 251 is laminated on the third base layer 213.
  • the semiconductor device A20 includes a conductive substrate 20 containing graphite.
  • Conductive substrate 20 includes a first base layer 211, a second base layer 212 and a third base layer 213 each made of graphite, and a metal layer 22 and a metal layer 28 interposed therebetween.
  • the stacking direction of graphene in the third base layer 213 (third stacking direction N3) is different from the stacking direction of graphene 212A in the second base layer 212 (second stacking direction N2).
  • the semiconductor device A20 having such a configuration, the heat generated in the semiconductor element 40 is transferred to the tertiary layer via the first base layer 211, the second base layer 212, the third base layer 213, and the metal layers 22 and 28 therebetween. Originally distributed efficiently. Therefore, according to the semiconductor device A20, it is possible to improve its heat dissipation.
  • the stacking direction of the graphene 212A in the second base layer 212 is perpendicular to both the thickness direction z and the stacking direction of the graphene 211A in the first base layer 211 (first stacking direction N1).
  • the first base layer 211 has xz orientation and the second base layer 212 has yz orientation.
  • the stacking direction of graphene matches the stacking direction of the graphene 211A of the first base layer 211 (first stacking direction N1), and the same xz orientation as that of the first base layer 211.
  • the heat generated in the semiconductor element 40 can be more isotropically dispersed in the three dimensions (xy coordinate system) by the first base layer 211, the second base layer 212 and the third base layer 213. Is.
  • the metal layer 22 interposed between the first base layer 211 and the second base layer 212 and the metal layer 28 interposed between the second base layer 212 and the third base layer 213 are joined by solid phase diffusion. There is. With such a configuration, it is possible to prevent deterioration of the heat conduction characteristics in the thickness direction z among the first base layer 211, the second base layer 212, and the third base layer 213. Therefore, according to the semiconductor device A20, it is possible to efficiently improve the heat dissipation.
  • the semiconductor device A20 includes a plurality of semiconductor elements 40 (a plurality of first elements 401 and a plurality of second elements 402).
  • the plurality of first elements 401 are arranged at a predetermined interval and are connected in parallel with each other.
  • the plurality of second elements 402 are arranged at a predetermined interval and are connected in parallel with each other. Therefore, in the plurality of first elements 401 or the plurality of second elements 402, heat is generated at the same time, and the amount of heat generation tends to increase.
  • the heat generated in the semiconductor element 40 is isotropic in three dimensions (xyx coordinate system) by the first base layer 211, the second base layer 212 and the third base layer 213 as described above. It can be dispersed. Therefore, the heat generated in the plurality of semiconductor elements 40 is relieved from being locally concentrated on the conductive substrate 20, and the heat is widely and quickly transferred to the conductive substrate 20.
  • Graphite which is a constituent material of the first base layer 211, the second base layer 212, and the third base layer 213, has anisotropy in the coefficient of thermal expansion, corresponding to the anisotropy in the thermal conductivity.
  • the second base layer 212 is sandwiched by the first base layer 211 and the third base layer 213 having the same orientation (the stacking directions of graphene are the same).
  • the thickness of each of the first base layer 211 and the third base layer 213 is smaller than the thickness of the second base layer 212.
  • the semiconductor device A21 which is a modified example of the semiconductor device A20 will be described with reference to FIGS.
  • the configurations of the first base layer 211, the second base layer 212, and the third base layer 213 forming the base portion 21 (conductive substrate 20) are different from those of the semiconductor device A20 described above.
  • the first base layer 211, the second base layer 212, and the third base layer 213 have substantially the same thickness.
  • the stacking direction of the graphenes 211A in the first base layer 211 (first stacking direction N1), the stacking direction of the graphenes 212A in the second base layer 212 (second stacking direction N2), and The graphene stacking direction in the third base layer 213 (third stacking direction N3) is perpendicular to the thickness direction z.
  • the first stacking direction N1 of the first base layer 211, the second stacking direction N2 of the second base layer 212, and the third stacking direction N3 of the third base layer 213 intersect each other in the thickness direction z. Yes, but not right (not right).
  • the first stacking direction N1, the second stacking direction N2, and the third stacking direction N3 are shifted from each other by 60° when viewed in the thickness direction z.
  • the heat generated in the semiconductor element 40 is three-dimensionally transmitted through the first base layer 211, the second base layer 212, the third base layer 213, and the metal layers 22 and 28 therebetween. Is efficiently dispersed. Therefore, according to the semiconductor device A21, it is possible to improve its heat dissipation.
  • the first base layer 211, the second base layer 212, and the third base layer 213 have substantially the same thickness. Further, the first stacking direction N1, the second stacking direction N2, and the third stacking direction N3 are substantially evenly displaced when viewed in the thickness direction z. With such a configuration, the heat generated in the semiconductor element 40 can be more isotropically distributed in the three dimensions (xy coordinate system) by the first base layer 211, the second base layer 212, and the third base layer 213. Is.
  • FIG. 21 illustrates a case where the first stacking direction N1, the second stacking direction N2, and the third stacking direction N3 deviate from each other by 60° when viewed in the thickness direction z, the first stacking direction is concerned.
  • the angles formed by the N1, the second stacking direction N2, and the third stacking direction N3 can be appropriately changed.
  • the thickness of each of the first base layer 211, the second base layer 212, and the third base layer 213 can be appropriately changed.
  • the present disclosure includes configurations related to the following supplementary notes.
  • a conductive substrate having a main surface facing one side in the thickness direction, and a back surface facing the side opposite to the main surface, A semiconductor element electrically bonded to the main surface,
  • the conductive substrate includes a first base layer and a second base layer each made of graphite in which graphene is laminated, and a metal layer interposed between the first base layer and the second base layer,
  • the graphenes in the first base layer are stacked in a first stacking direction that is perpendicular to the thickness direction
  • the semiconductor device in which the graphenes in the second base layer are stacked in a second stacking direction that is perpendicular to the thickness direction and intersects the first stacking direction.
  • Appendix 2 The semiconductor device according to appendix 1, wherein the second stacking direction is perpendicular to both the thickness direction and the first stacking direction.
  • Appendix 3 Appendix 1 or the metal layer includes a first metal portion formed on the first base layer and a second metal portion formed on the second base layer and joined to the first metal portion. 2. The semiconductor device according to item 2.
  • Appendix 4 4. The semiconductor device according to appendix 3, wherein a gap is formed between the first metal portion and the second metal portion.
  • Each of the first metal portion and the second metal portion has a first layer that covers either the first base layer or the second base layer, and a second layer stacked on the first layer. , 5.
  • the semiconductor device according to appendix 3 or 4 wherein the second layer of the first metal portion and the second layer of the second metal portion are joined to each other by solid phase diffusion.
  • Each of the first metal portion and the second metal portion has a third layer sandwiched between the first layer and the second layer, 6.
  • the semiconductor device according to appendix 5 wherein the Young's modulus of the third layer is smaller than the Young's modulus of each of the first layer and the second layer.
  • the metal layer includes a metal firing layer that is interposed between the first metal portion and the second metal portion and that joins the first metal portion and the second metal portion. apparatus.
  • Appendix 8 8.
  • the semiconductor device according to any one of appendices 1 to 7, wherein each of the first base layer and the second base layer has a thickness greater than that of the metal layer.
  • the conductive substrate is located on the opposite side of the second base layer from the first base layer, and includes a third base layer made of graphite and an additional metal interposed between the second base layer and the third base layer. Including layers, 9.
  • the semiconductor device according to any one of appendices 1 to 8, wherein the graphene in the third base layer is stacked in a third stacking direction different from the second stacking direction.
  • [Appendix 10] 10 10. The semiconductor device according to appendix 9, wherein the thickness of each of the first base layer and the third base layer is smaller than the thickness of the second base layer.
  • [Appendix 11] 11. The semiconductor device according to appendix 10, wherein the third stacking direction matches the first stacking direction.
  • [Appendix 12] Further comprising a support substrate having a support surface facing the back surface of the conductive substrate, 12. The semiconductor device according to any one of appendices 1 to 11, wherein the conductive substrate is bonded to the support substrate so that the back surface faces the support surface.
  • [Appendix 13] 13 13. The semiconductor according to appendix 12, wherein the support substrate has a first support plate having electrical insulation and a second support plate made of metal and including the support surface and laminated on the first support plate. apparatus.
  • the support substrate has a bottom surface that faces away from the support surface, Further comprising a sealing resin covering the conductive substrate and the semiconductor element, and a part of the support substrate, 14.
  • the conductive substrate includes a first wiring layer including the main surface and a second wiring layer including the back surface, 15.
  • Appendix 16 16.
  • the semiconductor device according to any one of appendices 1 to 15, comprising a plurality of the semiconductor elements, wherein the plurality of the semiconductor elements are arranged at intervals.

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Abstract

半導体装置（Ａ１０）は、導電基板（２０）および半導体素子（４０）を備える。導電基板（２０）は、厚さ方向（ｚ）の一方側を向く主面（２０Ａ）、および主面（２０Ａ）とは反対側を向く裏面（２０Ｂ）を有する。半導体素子（４０）は、主面（２０Ａ）に電気的に接合される。導電基板（２０）は、第１基層（２１１）、第２基層（２１２）および金属層（２２）を含む。第１基層（２１１）および第２基層（２１２）は、それぞれグラフェンが積層されたグラファイトからなる。金属層（２２）は、第１基層（２１１）および第２基層（２１２）の間に介在する。第１基層（２１１）における前記グラフェンは、厚さ方向（ｚ）に対して直角である第１積層方向に積層される。第２基層（２１２）における前記グラフェンは、厚さ方向（ｚ）に対して直角であり、かつ前記第１積層方向に対して交差する第２積層方向に積層される。

Description

半導体装置
　本開示は、半導体素子を備える半導体装置に関する。
　従来、ＭＯＳＦＥＴやＩＧＢＴなどの半導体素子を搭載した半導体装置が広く知られている。特許文献１には、このような半導体素子を搭載した半導体装置の一例が開示されている。当該半導体装置では、支持基板（特許文献１では絶縁基板）の上に金属箔からなる金属パターンが配置されている。半導体素子は、当該金属パターンに導通接合されている。
　特許文献１に開示されている半導体装置の使用時には、半導体素子から熱が発生するため、金属パターンの温度が上昇する。金属箔からなる金属パターンは、厚さが比較的薄いため、厚さ方向に直交する方向における単位長さ当たりの熱抵抗が高いという特性がある。このため、金属パターンの厚さ方向に直交する方向に熱が伝わりにくく、温度低下は緩やかなものとなり、半導体素子の近傍に位置する当該金属パターンにおいて、高温状態が局所的に継続しやすいという課題がある。
特開２００９－１５８７８７号公報
　本開示は、上記した事情のもとで考え出されたものであって、放熱性を向上させるのに適した半導体装置を提供することを主たる課題とする。
　本開示によって提供される半導体装置は、厚さ方向の一方側を向く主面、および前記主面とは反対側を向く裏面を有する導電基板と、前記主面に電気的に接合される半導体素子と、を備え、前記導電基板は、それぞれグラフェンが積層されたグラファイトからなる第１基層および第２基層と、前記第１基層および前記第２基層の間に介在する金属層と、を含み、前記第１基層における前記グラフェンは、前記厚さ方向に対して直角である第１積層方向に積層し、前記第２基層における前記グラフェンは、前記厚さ方向に対して直角であり、かつ前記第１積層方向に対して交差する第２積層方向に積層されている。
　本開示のその他の特徴および利点は、添付図面を参照して以下に行う詳細な説明によって、より明らかとなろう。
本開示の第１実施形態に係る半導体装置を示す斜視図である。 図１に示した半導体装置の平面図である。 図２のＩＩＩ－ＩＩＩ線に沿う断面図である。 図２のＩＶ－ＩＶ線に沿う断面図である。 図３の部分拡大図である。 導電基板の第１基層を構成するグラファイトにおけるグラフェンの積層状態を模式的に示す図である。 第１基層を構成するグラファイトの模式図である。 導電基板の第２基層を構成するグラファイトにおけるグラフェンの積層状態を模式的に示す図である。 第２基層を構成するグラファイトの模式図である。 導電基板の厚さ方向に視たときの第１積層方向と第２積層方向の関係を示す概略図である。 図５の部分拡大図である。 本開示の第１実施形態の変形例に係る半導体装置の部分拡大断面図である。 本開示の第１実施形態の他の変形例に係る半導体装置の部分拡大断面図である。 本開示の第１実施形態のさらに他の変形例に係る半導体装置を示し、導電基板の厚さ方向に視たときの第１積層方向と第２積層方向の関係を示す概略図である。 本開示の第２実施形態に係る半導体装置の平面図（封止樹脂を透過）である。 図１５のＸＶＩ－ＸＶＩ線に沿う断面図である。 図１６の部分拡大図である。 導電基板の厚さ方向に視たときの第１積層方向、第２積層方向および第３積層方向の関係を示す概略図である。 本開示の第２実施形態の変形例に係る半導体装置の部分拡大断面図である。 導電基板の厚さ方向に視たときの第１積層方向、第２積層方向および第３積層方向の関係を示す概略図である。
　図１～図１０に基づき、本開示の第１実施形態に係る半導体装置Ａ１０について説明する。半導体装置Ａ１０は、支持基板１０、接合層１９、導電基板２０、接合層２９、第１入力端子３１、第２入力端子３２、第１出力端子３３、第２出力端子３４、複数の半導体素子４０および封止樹脂６０を備える。これらに加え、半導体装置Ａ１０は、一対の絶縁層２６、一対のゲート配線層２７１、一対の検出配線層２７２、一対のゲート端子３５および一対の検出端子３６を備える。これらの図が示す半導体装置Ａ１０は、半導体素子４０がたとえばＭＯＳＦＥＴである電力変換装置（パワーモジュール）である。半導体装置Ａ１０は、モータの駆動源、様々な電気製品のインバータ装置、およびＤＣ／ＤＣコンバータなどに用いられる。なお、図１において、封止樹脂６０を省略している。また、図２～図５において、理解の便宜上、封止樹脂６０を透過している。図２～図４において、透過した封止樹脂６０を想像線（二点鎖線）で示している。
　半導体装置Ａ１０の説明においては、導電基板２０や支持基板１０の厚さ方向を「厚さ方向ｚ」と呼ぶ。厚さ方向ｚに対して直交する方向を「第１方向ｘ」と呼ぶ。厚さ方向ｚおよび第１方向ｘの双方に対して直交する方向を「第２方向ｙ」と呼ぶ。図１および図２に示すように、半導体装置Ａ１０は、厚さ方向ｚに視て矩形状である。第１方向ｘおよび第２方向ｙは、各々、半導体装置Ａ１０の矩形状をなす辺に沿う方向に対応する。また、半導体装置Ａ１０の説明においては、便宜上、第１方向ｘにおいて第１入力端子３１や第２入力端子３２が位置する側を「第１方向ｘの一方側」と呼ぶ。第１方向ｘにおいて第１出力端子３３や第２出力端子３４が位置する側を「第１方向ｘの他方側」と呼ぶ。
　支持基板１０は、図１～図４に示すように、導電基板２０を支持している。半導体装置Ａ１０が示す例においては、支持基板１０は、厚さ方向ｚに視て略正方形状である。支持基板１０は、厚さ方向ｚにおいて互いに反対側を向く支持面１０Ａおよび底面１０Ｂを有する。これらのうち、支持面１０Ａは、導電基板２０に対向している。図３、図４に示すように、底面１０Ｂは、封止樹脂６０から露出している。半導体装置Ａ１０をヒートシンクに取り付ける際、底面１０Ｂは、当該ヒートシンクに対向する。半導体装置Ａ１０においては、支持基板１０は、第１支持板１１、第２支持板１２および底板１３を有する。
　図３および図４に示すように、第１支持板１１は、厚さ方向ｚにおいて第２支持板１２と底板１３との間に位置する。第１支持板１１は、電気絶縁性を有する。第１支持板１１の構成材料は、熱伝導性に優れたセラミックスである。当該セラミックスとして、たとえば窒化アルミニウム（ＡｌＮ）が挙げられる。
　第２支持板１２は、第１支持板１１に積層されている。第２支持板１２は、支持面１０Ａを含む。半導体装置Ａ１０においては、第２支持板１２に導電基板２０が接合されている。第２支持板１２は、金属製であり、たとえば、銅（Ｃｕ）または銅合金からなる金属箔により構成される。このため、第２支持板１２は、導電性を有する。半導体装置Ａ１０が示す例においては、第２支持板１２は、第１領域１２１、第２領域１２２および第３領域１２３の３つの領域を有する。これらの３つの領域は、互いに離間している。
　底板１３は、第２支持板１２とは反対側において第１支持板１１に積層されている。底板１３は、底面１０Ｂを含む。底板１３は、第２支持板１２と同じく金属製であり、たとえば、銅または銅合金からなる金属箔により構成される。このため、第２支持板１２は、導電性を有する。図３および図４から理解されるように、厚さ方向ｚに視て、底板１３の面積は、第１支持板１１の面積よりも小である。あわせて、底板１３の周縁よりも外方に、第１支持板１１の周縁が位置する。これにより、支持基板１０には、厚さ方向ｚに沿って視て底板１３を囲む凹部１３Ａが設けられている。凹部１３Ａは、封止樹脂６０に覆われている。
　半導体装置Ａ１０においては、支持基板１０は、たとえばＤＢＣ（Direct Bonded Copper）基板を用いることにより容易に形成することができる。ＤＢＣ基板は、セラミックス板と、厚さ方向ｚの両側においてセラミックス板に積層された一対の銅箔とにより構成される。当該セラミックス板が第１支持板１１となる。一対の銅箔をそれぞれエッチングにより部分除去することにより、第２支持板１２および底板１３が形成される。
　図３および図４に示すように、接合層１９は、支持基板１０の支持面１０Ａの少なくとも一部を覆っている。半導体装置Ａ１０においては、接合層１９は、第２支持板１２の第１領域１２１、第２領域１２２および第３領域１２３の各々の支持面１０Ａを覆っている。
　図３および図４に示すように、導電基板２０は、接合層１９を介して支持基板１０の第２支持板１２に接合されている。半導体装置Ａ１０においては、導電基板２０は、第１入力端子３１、第２入力端子３２、第１出力端子３３および第２出力端子３４とともに、半導体装置Ａ１０の外部と、半導体素子４０との導電経路を構成している。導電基板２０は、厚さ方向ｚにおいて互いに反対側を向く主面２０Ａおよび裏面２０Ｂを有する。主面２０Ａは、厚さ方向ｚにおいて支持基板１０の支持面１０Ａと同じ側を向く。裏面２０Ｂは、支持基板１０の支持面１０Ａに対向している。
　図２～図４に示すように、導電基板２０は、第１導電部２０１、第２導電部２０２および第３導電部２０３を含む。第１導電部２０１は、第２支持板１２の第１領域１２１に接合されている。第２導電部２０２は、第２支持板１２の第２領域１２２に接合されている。第３導電部２０３は、第２支持板１２の第３領域１２３に接合されている。このため、第１導電部２０１、第２導電部２０２および第３導電部２０３は、互いに離間している。
　半導体装置Ａ１０において、導電基板２０は、基部２１、第１配線層２５１および第２配線層２５２を有する。図５に示すように、基部２１は、第１基層２１１、第２基層２１２および金属層２２を含む。第１基層２１１および第２基層２１２は、導電基板２０の体積の大半を占めている。第１基層２１１および第２基層２１２の構成材料は、単結晶のグラファイトである。グラファイトは、シート状のグラフェンが多数積層された構成である。グラフェンは、炭素原子の結合からできた六角形格子構造をとる。
　グラファイトの熱伝導率は異方性を有する。グラファイトにおいてグラフェンの面内方向は、相対的に熱伝導率が高い。当該面内方向における熱伝導率は、約１５００Ｗ／（ｍ・Ｋ）である。グラファイトにおいてグラフェンの積層方向は、相対的に熱伝導率が低い。当該積層方向における熱伝導率は、約５Ｗ／（ｍ・Ｋ）である。
　図６および図７に示すように、第１基層２１１においては、グラフェン２１１Ａの積層方向（第１積層方向Ｎ１）は厚さ方向ｚに対して直角であり、第２方向ｙに沿っている。このため、第１基層２１１を構成するグラフェン２１１Ａの面内方向は、第１方向ｘおよび厚さ方向ｚがなす面に沿う方向である。第１基層２１１において、グラフェン２１１Ａの面内方向は熱伝導率が高く、熱拡散が良好である。このような構成の第１基層２１１については、高熱伝導率となるグラフェン２１１Ａの面内方向に因んで「ｘｚ配向」と定義する。
　図８および図９に示すように、第２基層２１２において、グラフェン２１２Ａの積層方向（第２積層方向Ｎ２）は、厚さ方向ｚに対して直角である。グラフェン２１２Ａの積層方向（第２積層方向Ｎ２）は、第１基層２１１におけるグラフェン２１１Ａの積層方向（第１積層方向Ｎ１）に対して交差している。本実施形態では、グラフェン２１２Ａの積層方向（第２積層方向Ｎ２）は、第１方向ｘに沿っている。これにより、グラフェン２１２Ａの積層方向（第２積層方向Ｎ２）は、厚さ方向ｚ、およびグラフェン２１１Ａの積層方向（第１積層方向Ｎ１）のいずれにも直角である。したがって、図１０に示すように、厚さ方向ｚに視て、第１積層方向Ｎ１と第２積層方向Ｎ２とが直角をなす。第２基層２１２を構成するグラフェン２１２Ａの面内方向は、第２方向ｙおよび厚さ方向ｚがなす面に沿う方向である。第２基層２１２において、グラフェン２１２Ａの面内方向は熱伝導率が高く、熱拡散が良好である。このような構成の第２基層２１２については、高熱伝導率となるグラフェン２１２Ａの面内方向に因んで「ｙｚ配向」と定義する。
　金属層２２は、第１基層２１１および第２基層２１２の間に介在し、かつ、これら第１基層２１１および第２基層２１２を互いに接合している。図１１に示すように、半導体装置Ａ１０において、金属層２２は、第１金属部２３および第２金属部２４を含む。
　第１金属部２３は、第１基層２１１上に形成されている。第１金属部２３は、第１層２３１および第２層２３２を有する。第１層２３１は、第１基層２１１を覆っている。第１層２３１の構成材料は、たとえば銅または銅合金である。第１層２３１（第１層２３１の構成材料が銅である場合）のヤング率は、１２９．８ＧＰａである。第２層２３２は、第１層２３１に積層されている。第２層２３２の構成材料は、たとえば銀（Ａｇ）を含む。第２層２３２（第２層２３２の構成材料が銀である場合）のヤング率は、８２．７ＧＰａである。第１基層２１１および第１金属部２３は、たとえば、第１基層２１１に第１層２３１が貼着された板材料に第２層２３２をめっき処理により成膜することで形成される。
　第２金属部２４は、第２基層２１２上に形成されている。第２金属部２４は、第１層２４１および第２層２４２を有する。第１層２４１は、第２基層２１２を覆っている。第１層２４１の構成材料は、第１金属部２３の第１層２３１と同じく、銅または銅合金である。第２層２４２は、第１層２４１に積層されている。第２層２４２の構成材料は、第１金属部２３の第２層２３２と同じく、銀を含む。また、第２基層２１２および第２金属部２４は、上記した第１基層２１１および第１金属部２３の形成と同様に、第２基層２１２に第１層２４１が貼着された板材料に第２層２４２をめっき処理により成膜することで形成される。
　次に、第１基層２１１と第２基層２１２の接合方法について説明する。
　まず、第１基層２１１上に形成された第１金属部２３に、第２基層２１２上に形成された第２金属部２４を接触させる。このとき、第１金属部２３の第２層２３２と、第２金属部２４の第２層２４２とが互いに接触する。
　次いで、第１金属部２３の第２層２３２と第２金属部２４の第２層２４２とを固相拡散により互いに接合させる。第２層２３２および第２層２４２の固相拡散による接合は、高温高圧下で行う。なお、当該固相拡散接合は、大気中で行う場合を想定しているが、真空中で行ってもよい。
　図１１に示すように、第１金属部２３の第２層２３２と、第２金属部２４の第２層２４２との間には、空隙２２Ａが形成されている。空隙２２Ａは、第１金属部２３（第２層２３２）と第２金属部２４（第２層２４２）とを固相拡散により互いに接合させた際に形成される。
　図５に示すように、第１配線層２５１は、主面２０Ａを含み、かつ第２基層２１２に積層されている。第２配線層２５２は、裏面２０Ｂを含み、かつ第１基層２１１に積層されている。このため、基部２１（第１基層２１１、第２基層２１２および金属層２２）は、第１配線層２５１と第２配線層２５２との間に挟まれている。第１配線層２５１および第２配線層２５２の構成材料は、たとえば銅または銅合金であり、銀を含んでいてもよい。第１配線層２５１および第２配線層２５２は、先述の第１金属部２３や第２金属部２４と実質的に同一の構成とされている。
　導電基板２０の各層の厚さの一例を挙げると、第１基層２１１および第２基層２１２の厚さは、各々、０．５～１．０ｍｍ程度である。第１金属部２３および第２金属部２４については、第１層２３１および第１層２４１の厚さが、各々、２～３μｍ程度あるいは０．１～０．５ｍｍ程度であり、第２層２３２および第２層２４２の厚さが、各々、２～３μｍ程度である。第１配線層２５１および第２配線層２５２の厚さは、各々、４～６μｍ程度、あるいは０．１～０．５ｍｍ程度である。
　図１、図２および図４に示すように、一対の絶縁層２６は、第１導電部２０１および第２導電部２０２の各々の主面２０Ａに配置されている。一対の絶縁層２６は、第２方向ｙにおいて互いに離間している。一対の絶縁層２６は、第１方向ｘに延びる帯状である。絶縁層２６の構成材料は、たとえば、セラミックスまたはガラスエポキシ樹脂である。また、絶縁層２６は、少なくとも表面が絶縁性のＳｉＣなどで形成されていてもよい。
　一対のゲート配線層２７１は、一対の絶縁層２６上に各別に配置されている。一対のゲート配線層２７１は、第１方向ｘに延びる帯状である。一対の検出配線層２７２は、一対の絶縁層２６上に各別に配置されている。一対の検出配線層２７２は、第１方向ｘに延びる帯状である。ゲート配線層２７１および検出配線層２７２は、各絶縁層２６上において、並んで配置されている。ゲート配線層２７１および検出配線層２７２は、たとえば、銅または銅合金からなる金属箔により構成される。
　図１および図２に示すように、第１入力端子３１および第２入力端子３２は、第１方向ｘの一方側に位置する。第１入力端子３１および第２入力端子３２は、第２方向ｙにおいて互いに離間している。第１入力端子３１および第２入力端子３２には、電力変換対象となる直流電力（電圧）が入力される。第１入力端子３１は、正極（Ｐ端子）である。第２入力端子３２は、負極（Ｎ端子）である。第１入力端子３１および第２入力端子３２は、金属板により構成される。当該金属板の構成材料は、銅または銅合金である。
　第１入力端子３１の第１方向ｘの他方側の端部には、階段状に屈曲形成された屈曲部３１１が設けられている。この屈曲部３１１が、ハンダ接合または超音波接合などにより第１導電部２０１の主面２０Ａに接続されている。これにより、第１入力端子３１は、第１導電部２０１に導通している。第２入力端子３２の第１方向ｘの他方側に端部には、階段状に屈曲形成された屈曲部３２１が設けられている。この屈曲部３２１が、ハンダ接合または超音波接合などにより第３導電部２０３の主面２０Ａに接続されている。これにより、第２入力端子３２は、第３導電部２０３に導通している。
　図１および図２に示すように、第１出力端子３３および第２出力端子３４は、第１方向ｘの他方側に位置する。第１出力端子３３および第２出力端子３４は、第２方向ｙにおいて互いに離間している。第１出力端子３３および第２出力端子３４から、複数の半導体素子４０により電力変換された交流電力（電圧）が出力される。第１出力端子３３および第２出力端子３４は、金属板により構成される。当該金属板の構成材料は、銅または銅合金である。第１出力端子３３および第２出力端子３４の第１方向ｘの一方側の端部には、階段状に屈曲形成された屈曲部３３１および屈曲部３４１が設けられている。当該屈曲部３３１および屈曲部３４１が、ハンダ接合または超音波接合などにより第２導電部２０２の主面２０Ａに接続されている。これにより、第１出力端子３３および第２出力端子３４は、第２導電部２０２に導通している。
　一対のゲート端子３５および一対の検出端子３６は、一対のゲート配線層２７１および一対の検出配線層２７２にそれぞれ対応して配置されている。一対のゲート端子３５および一対の検出端子３６は、金属板により構成されており、各々が第２方向ｙに延びる。当該金属板の構成材料は、銅または銅合金である。
　一対のゲート端子３５および一対の検出端子３６の各々の端部は、階段状に屈曲形成されている。各ゲート端子３５の端部は、ハンダ接合または超音波接合などにより、対応するゲート配線層２７１に接続されている。各検出端子３６の端部は、ハンダ接合または超音波接合などにより、対応する検出配線層２７２に接続されている。
　半導体素子４０は、たとえば、炭化ケイ素（ＳｉＣ）を主とする半導体材料を用いて構成されたＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）である。なお、半導体素子４０は、ＭＯＳＦＥＴに限らずＭＩＳＦＥＴ（Metal-Insulator-Semiconductor Field-Effect Transistor）を含む電界効果トランジスタや、ＩＧＢＴ（Insulated Gate Bipolar Transistor）のようなバイポーラトランジスタでもよい。半導体装置Ａ１０の説明においては、半導体素子４０は、ｎチャンネル型のＭＯＳＦＥＴである場合を対象とする。
　図５に示すように、半導体素子４０は、素子主面４０Ａ、素子裏面４０Ｂ、主面電極４１、裏面電極４２およびゲート電極（図示略）を有する。素子主面４０Ａおよび素子裏面４０Ｂは、厚さ方向ｚにおいて互いに反対側を向く。素子主面４０Ａは、厚さ方向ｚにおいて導電基板２０の主面２０Ａと同じ側を向く。このため、素子裏面４０Ｂは、主面２０Ａに対向している。
　図５に示すように、主面電極４１は、素子主面４０Ａに設けられている。主面電極４１には、半導体素子４０の内部からソース電流が流れる。裏面電極４２は、素子裏面４０Ｂに設けられている。裏面電極４２には、半導体素子４０の内部に向けてドレイン電流が流れる。裏面電極４２は、導電性を有する接合層２９により導電基板２０の主面２０Ａに電気的に接合されている。接合層２９の構成材料は、たとえば、錫（Ｓｎ）を主成分とする鉛フリーハンダ、または焼成銀である。前記ゲート電極（図示略）は、素子主面４０Ａに設けられ、当該ゲート電極には半導体素子４０を駆動するためのゲート電圧が印加される。
　複数の半導体素子４０は、複数の第１素子４０１と、複数の第２素子４０２とを含む。図１、図２および図４に示すように、複数の第１素子４０１は、第１導電部２０１の主面２０Ａに電気的に接合されている。複数の第１素子４０１は、第１方向ｘに沿って所定の間隔で配列されている。複数の第１素子４０１は、半導体装置Ａ１０の上アーム回路を構成している。
　図１～図４に示すように、複数の第２素子４０２は、第２導電部２０２の主面２０Ａに電気的に接合されている。複数の第２素子４０２は、第１方向ｘに沿って所定の間隔で配列されている。複数の第２素子４０２は、半導体装置Ａ１０の下アーム回路を構成している。
　図２に示すように、複数の第１素子４０１および複数の第２素子４０２は、これら全体として導電基板２０に千鳥配置されている。半導体装置Ａ１０が示す例においては、第１素子４０１および第２素子４０２のそれぞれの個数は３つである。第１素子４０１および第２素子４０２のそれぞれの個数は本構成に限定されず、半導体装置Ａ１０に要求される性能に応じて自在に設定可能である。
　複数の第１素子４０１の主面電極４１の各々と、第２導電部２０２の第１配線層２５１とに、たとえば図示しないワイヤが接続されている。これにより、複数の第１素子４０１の各主面電極４１は、前記ワイヤを介して第２導電部２０２に導通している。したがって、第１出力端子３３は、第２導電部２０２および前記ワイヤを介して複数の第１素子４０１の各主面電極４１に導通している。このため、第１出力端子３３は、複数の第１素子４０１のソース端子に相当する。
　また、複数の第１素子４０１の裏面電極４２の各々と、第１導電部２０１の第１配線層２５１とは、接合層２９を介して導通している。したがって、第１入力端子３１は、第１導電部２０１を介して複数の第１素子４０１の各裏面電極４２に導通している。このため、第１入力端子３１は、複数の第１素子４０１のドレイン端子に相当する。
　複数の第２素子４０２の主面電極４１の各々と、第３導電部２０３の第１配線層２５１とに、たとえば図示しないワイヤが接続されている。これにより、複数の第２素子４０２の各主面電極４１は、前記ワイヤを介して第３導電部２０３に導通している。したがって、第２入力端子３２は、第３導電部２０３および前記ワイヤを介して複数の第２素子４０２の各主面電極４１に導通している。このため、第２入力端子３２は、複数の第２素子４０２のソース端子に相当する。
　また、複数の第２素子４０２の裏面電極４２の各々と、第２導電部２０２の第１配線層２５１とは、接合層２９を介して導通している。したがって、第２出力端子３４は、第２導電部２０２を介して複数の第２素子４０２の各裏面電極４２に導通している。このため、第２出力端子３４は、複数の第２素子４０２のドレイン端子に相当する。
　さらに、半導体装置Ａ１０においては、図示しないゲートワイヤおよび検出ワイヤを備える。前記ゲートワイヤは、複数の第１素子４０１および複数の第２素子４０２それぞれに対応して複数設けられている。第１素子４０１に対応する各ゲートワイヤは、第１素子４０１のゲート電極（図示略）と、第１導電部２０１の上に位置する一方のゲート配線層２７１とに接続されている。第２素子４０２に対応する各ゲートワイヤは、第２素子４０２のゲート電極（図示略）と、第２導電部２０２の上に位置する他方のゲート配線層２７１とに接続されている。そして、一対のゲート配線層２７１に接続される一対のゲート端子３５の各々には、複数の第１素子４０１および複数の第２素子４０２のどちらかを駆動させるためのゲート電圧が印加される。
　また、前記検出ワイヤは、複数の第１素子４０１および複数の第２素子４０２それぞれに対応して複数設けられている。第１素子４０１に対応する各検出ワイヤは、第１素子４０１の主面電極４１と、第１導電部２０１の上に位置する一方の検出配線層２７２とに接続されている。第２素子４０２に対応する各検出ワイヤは、第２素子４０２の主面電極４１と、第２導電部２０２の上に位置する他方の検出配線層２７２とに接続されている。そして、一対の検出配線層２７２に接続される一対の検出端子３６の各々から、複数の第１素子４０１および複数の第２素子４０２のどちらかに該当する複数の主面電極４１に印加される電圧（ソース電流に対応した電圧）が印加される。
　封止樹脂６０は、図２～図４に示すように、支持基板１０、第１入力端子３１、第２入力端子３２、第１出力端子３３および第２出力端子３４のそれぞれ一部ずつと、導電基板２０および複数の半導体素子４０を覆っている。封止樹脂６０は、一対の絶縁層２６、一対のゲート配線層２７１、一対の検出配線層２７２および前記のワイヤ類を覆っている。さらに、封止樹脂６０は、一対のゲート端子３５および一対の検出端子３６のそれぞれ一部ずつを覆っている。封止樹脂６０の構成材料は、たとえば黒色のエポキシ樹脂である。
　図３および図４に示すように、封止樹脂６０は、頂面６１および底面６２を有する。頂面６１は、厚さ方向ｚにおいて支持基板１０の支持面１０Ａと同じ側を向く。底面６２は、厚さ方向ｚにおいて頂面６１とは反対側を向く。底面６２から底板１３（支持基板１０）の底面１０Ｂが露出している。底面６２は、底板１３を囲む枠状である。なお、一対のゲート端子３５および一対の検出端子３６において封止樹脂６０から露出する部分は、半導体装置Ａ１０の使用形態に応じて適宜屈曲させられる。
　次に、半導体装置Ａ１０の作用効果について説明する。
　半導体装置Ａ１０は、グラファイトを含む導電基板２０を備える。導電基板２０は、それぞれグラファイトからなる第１基層２１１および第２基層２１２と、これら第１基層２１１および第２基層２１２の間に介在する金属層２２と、を含む。導電基板２０の主面２０Ａには、半導体素子４０が接合される。グラファイトからなる第１基層２１１において、グラフェン２１１Ａの積層方向（第１積層方向Ｎ１）は、厚さ方向ｚに対して直角である。これにより、第１基層２１１を構成するグラフェン２１１Ａの面内方向は、厚さ方向ｚに沿う。また、グラファイトからなる第２基層２１２において、グラフェン２１２Ａの積層方向（第２積層方向Ｎ２）は、厚さ方向ｚに対して直角であり、かつグラフェン２１１Ａの積層方向（第１積層方向Ｎ１）に対して交差する。これにより、第２基層２１２を構成するグラフェン２１２Ａの面内方向は、厚さ方向ｚに沿うとともに、第１基層２１１のグラフェン２１１Ａの面内方向に交差する。
　グラファイトにおいてグラフェンの面内方向の熱伝導率は、先述のように約１５００Ｗ／（ｍ・Ｋ）であり、銅の熱伝導率（３９８Ｗ／（ｍ・Ｋ））の約４倍近くある。そして、第１基層２１１および第１基層２１１２において高熱伝導率であるグラフェン２１１Ａの面内方向およびグラフェン２１２Ａの面内方向は、いずれも厚さ方向ｚに沿い、かつ互いに交差する。これにより、半導体素子４０において発生した熱は、第１基層２１１、第２基層２１２およびこれらの間の金属層２２を介して、三次元的に効率よく分散される。したがって、半導体装置Ａ１０によれば、その放熱性を向上させることが可能である。
　半導体装置Ａ１０において、第２基層２１２におけるグラフェン２１２Ａの積層方向（第２積層方向Ｎ２）は、厚さ方向ｚおよび第１基層２１１におけるグラフェン２１１Ａの積層方向（第１積層方向Ｎ１）の双方に直角である。これにより、第１基層２１１におけるグラフェン２１１Ａの面内方向および第２基層２１２におけるグラフェン２１２Ａの面内方向は、厚さ方向ｚに沿い、かつ互いに直角である。このような構成によれば、半導体素子４０において発生した熱は、第１基層２１１および第２基層２１２によって三次元（ｘｙｘ座標系）においてより等方的に分散させることが可能である。このことは、半導体装置Ａ１０の放熱性を向上させる上でより好ましい。
　金属層２２において、第１金属部２３（第２層２３２）と第２金属部２４（第２層２４２）とは、固相拡散により接合されている。このように金属層２２が固相拡散接合された構成によれば、第１基層２１１および第２基層２１２の間の厚さ方向ｚにおける熱伝導特性の低下を防止することができる。したがって、半導体装置Ａ１０によれば、その放熱性を効率よく向上させることが可能である。
　半導体装置Ａ１０において、複数の半導体素子４０（複数の第１素子４０１および複数の第２素子４０２）を含む。複数の第１素子４０１は、所定の間隔を隔てて配列されており、互いに並列に接続される。また、複数の第２素子４０２は、所定の間隔を隔てて配列されており、互いに並列に接続される。このため、複数の第１素子４０１、あるいは複数の第２素子４０２においては、同時に熱が発生するので発熱量が多くなりやすい。これに対し、半導体装置Ａ１０においては、先述のように半導体素子４０において発生した熱を第１基層２１１および第２基層２１２によって三次元（ｘｙｘ座標系）においてより等方的に分散させることが可能である。したがって、複数の半導体素子４０において発生した熱が導電基板２０において局所的に集中することが緩和され、当該熱が導電基板２０において広範に、かつ速やかに伝わる。
　次に、図１２に基づき、半導体装置Ａ１０の変形例である半導体装置Ａ１１について説明する。半導体装置Ａ１１は、第１金属部２３および第２金属部２４の構成が、先述した半導体装置Ａ１０におけるこれらの構成と異なる。
　図１２に示すように、半導体装置Ａ１１の第１金属部２３は、第１層２３１と第２層２３２との間に挟まれた第３層２３３をさらに有する。第３層２３３の構成材料は、たとえばアルミニウム（Ａｌ）を含む。第３層２３３（第３層２３３の構成材料がアルミニウムである場合）のヤング率は、７０．３ＧＰａである。このため、先述した第１層２３１および第２層２３２の各々のヤング率が示すとおり、第３層２３３のヤング率は、第１層２３１および第２層２３２の各々のヤング率よりも小である。また、第３層２３３の厚さは、たとえば１０～１００μｍ程度であり、第１層２３１および第２層２３２の各々の厚さよりも大である。第３層２３３の成膜手法は、たとえばスパッタリング法、または真空蒸着が挙げられる。
　半導体装置Ａ１１の第２金属部２４は、第１層２４１と第２層２４２との間に挟まれた第３層２４３をさらに有する。第３層２４３の構成材料は、たとえばアルミニウム（Ａｌ）を含む。このため、第３層２４３のヤング率は、第１層２４１および第２層２４２の各々のヤング率よりも小である。また、第３層２４３の厚さは、たとえば１０～１００μｍ程度であり、第１層２４１および第２層２４２の各々の厚さよりも大である。第３層２４３の成膜手法は、たとえばスパッタリング法、または真空蒸着が挙げられる。
　半導体装置Ａ１１において、第３層２３３，２４３のヤング率は、第１層２３１，２４１および第２層２３２，２４２の各々のヤング率よりも小である。これにより、第１金属部２３の第２層２３２と第２金属部２４の第２層２４２とを固相拡散により互いに接合させる際、第１金属部２３および第２金属部２４に作用する応力を緩和することができる。したがって、固相拡散により接合された第１金属部２３および第２金属部２４に蓄積される残留応力が低減されるため、半導体装置Ａ１１の使用の際、第１金属部２３および第２金属部２４に亀裂が発生することを抑制できる。なお、本変形例に係る第１金属部２３および第２金属部２４の構成は、後述する半導体装置Ａ１３、半導体装置Ａ２０および半導体装置Ａ２１においても適宜採用することができる。
　次に、図１３に基づき、半導体装置Ａ１０の他の変形例である半導体装置Ａ１２について説明する。半導体装置Ａ１２は、金属層２２の構成が、先述した半導体装置Ａ１０における構成と異なる。
　図１３に示すように、半導体装置Ａ１２において、金属層２２は、第１金属部２３、第２金属部２４および金属焼成層２２０を含む。金属焼成層２２０は、第１金属部２３および第２金属部２４の間に介在する。第１金属部２３を構成する第１層２３１および第２層２３２、ならびに第２金属部２４を構成する第１層２４１および第２層２４２について、各々の構成材料は先述の半導体装置Ａ１０の場合と同様である。その一方、第１金属部２３（第２層２３２）と第２金属部２４（第２層２４２）とは、金属焼成層２２０を介して接合されている。金属焼成層２２０の構成材料は、たとえば銅または銅合金を含む。また、金属焼成層２２０の構成材料は、銀を含んでいてもよい。
　第１金属部２３（第２層２３２）と第２金属部２４（第２層２４２）との接合は、金属焼成層２２０の材料である金属ペーストをこれら第１金属部２３および第２金属部２４の間に介在させ、焼成することにより行う。当該焼成による接合は、高温環境下で加圧しつつ行う。
　図１３に示すように、金属焼成層２２０には、空隙２２Ａが形成されている。空隙２２Ａは、接合材である金属焼成層２２０を焼成する際に形成される。
　半導体装置Ａ１２は、グラファイトを含む導電基板２０を備える。導電基板２０は、それぞれグラファイトからなる第１基層２１１および第２基層２１２と、これら第１基層２１１および第２基層２１２の間に介在する金属層２２と、を含む。第１基層２１１および第２基層２１２の構成は、先述の半導体装置Ａ１０と同様である。したがって、半導体装置Ａ１２によれば、先述の半導体装置Ａ１０と同様に、放熱性を向上させることが可能である。
　半導体装置Ａ１２の金属層２２において、第１金属部２３（第２層２３２）と第２金属部２４（第２層２４２）とは、金属焼成層２２０を介して接合されている。このように金属層２２が金属焼成層２２０により接合された構成によれば、第１基層２１１および第２基層２１２の間の厚さ方向ｚにおける熱伝導特性の低下を防止することができる。したがって、半導体装置Ａ１２によれば、その放熱性を効率よく向上させることが可能である。なお、本変形例に係る金属層２２の構成は、後述する半導体装置Ａ１３、半導体装置Ａ２０および半導体装置Ａ２１においても適宜採用することができる。
　次に、図１４に基づき、半導体装置Ａ１０のさらに他の変形例である半導体装置Ａ１３について説明する。半導体装置Ａ１３は、基部２１（導電基板２０）を構成する第１基層２１１および第２基層２１２の構成が、先述した半導体装置Ａ１０におけるこれらの構成と異なる。
　半導体装置Ａ１３において、第１基層２１１におけるグラフェン２１１Ａの積層方向（第１積層方向Ｎ１）および第２基層２１２におけるグラフェン２１２Ａの積層方向（第２積層方向Ｎ２）は、いずれも厚さ方向ｚに対して直角である。その一方、図１４に示すように、第１基層２１１における前記第１積層方向Ｎ１と第２基層２１２における前記第２積層方向Ｎ２とは、厚さ方向ｚに視て交差するが直角ではない（非直角である）。なお、図１４においては、厚さ方向ｚに視て、第１基層２１１における第１積層方向Ｎ１と第２基層２１２における第２積層方向Ｎ２とのなす角度が４５°の場合を示しているが、当該第１積層方向Ｎ１と第２積層方向Ｎ２とのなす角度は適宜変更することができる。厚さ方向ｚに視て第１積層方向Ｎ１と第２積層方向Ｎ２とが平行（第１積層方向Ｎ１と第２積層方向Ｎ２とが一致）でなければよい。
　このような構成の半導体装置Ａ１３においても、半導体素子４０において発生した熱は、第１基層２１１、第２基層２１２およびこれらの間の金属層２２を介して、三次元的に効率よく分散される。したがって、半導体装置Ａ１３によれば、その放熱性を向上させることが可能である。
　図１５～図１７に基づき、本開示の第２実施形態に係る半導体装置Ａ２０について説明する。これらの図において、先述した半導体装置Ａ１０の同一または類似の要素には同一の符号を付して、重複する説明を省略する。なお、図１５～図１７において、理解の便宜上、封止樹脂６０を透過している。図１５、図１６において、透過した封止樹脂６０を想像線（二点鎖線）で示している。
　半導体装置Ａ２０は、導電基板２０における基部２１の構成が、先述した半導体装置Ａ１０の場合と異なる。
　図１７に示すように、半導体装置Ａ２０において、基部２１は、第１基層２１１、第２基層２１２、第３基層２１３、金属層２２および金属層２８を含む。第１基層２１１、第２基層２１２および第３基層２１３は、導電基板２０の体積の大半を占めている。
　半導体装置Ａ２０の基部２１は、半導体装置Ａ１０の基部２１と比べて、第３基層２１３および金属層２８をさらに備える。第３基層２１３は、第２基層２１２に対して第１基層２１１とは反対側に位置する。第３基層２１３の構成材料は、第１基層２１１および第２基層２１２と同様に、単結晶のグラファイトである。
　図１８から理解されるように、第３基層２１３におけるグラフェンの積層方向（第３積層方向Ｎ３）は、第２基層２１２におけるグラフェン２１２Ａの積層方向（第２積層方向Ｎ２）と異なっている。半導体装置Ａ２０において、たとえば第３基層２１３のグラフェンの積層方向（第３積層方向Ｎ３）は、第１基層２１１のグラフェン２１１Ａの積層方向（第１積層方向Ｎ１）と一致する。この場合、第１基層２１１は先述のようにｘｚ配向であり、第２基層２１２はｙｚ配向であり、第３基層２１３はｘｚ配向である。
　半導体装置Ａ２０において、第１基層２１１および第３基層２１３の各々の厚さは、第２基層２１２の厚さよりも小である。各層の厚さの一例を挙げると、第１基層２１１の厚さが０．５ｍｍ程度であり、第２基層２１２の厚さが１．０ｍｍ程度であり、第３基層２１３の厚さが０．５ｍｍ程度である。第１基層２１１、第２基層２１２および第３基層２１３の厚さの割合は、好ましくは１：２：１程度とされる。
　金属層２８は、第２基層２１２および第３基層２１３の間に介在し、かつ、これら第２基層２１２および第３基層２１３を互いに接合している。金属層２８は、金属層２２と実質的に同一の構成である。詳細な図示説明は省略するが、金属層２８は、金属層２２における第１金属部２３および第２金属部２４に相当する部位を含む。金属層２８において金属層２２の第１金属部２３に相当する部位は、第２基層２１２上に形成される。また、金属層２８において金属層２２の第２金属部２４に相当する部位は、第３基層２１３上に形成される。また、金属層２８において第１金属部２３に相当する部位は、先述の第１層２３１および第２層２３２に相当する各層を有し、金属層２８において第２金属部２４に相当する部位は、先述の第１層２４１および第２層２４２に相当する各層をする。
　金属層２８において金属層２２の第１金属部２３に相当する部位と、金属層２８において金属層２２の第２金属部２４に相当する部位とは、固相拡散により接合される。そして、固相拡散により接合された金属層２８においては、金属層２２の場合と同様に空隙（図示略）が形成される。
　なお、半導体装置Ａ２０において、第１配線層２５１は、第３基層２１３に積層されている。
　次に、半導体装置Ａ２０の作用効果について説明する。
　半導体装置Ａ２０は、グラファイトを含む導電基板２０を備える。導電基板２０は、それぞれグラファイトからなる第１基層２１１、第２基層２１２および第３基層２１３と、これらの間に介在する金属層２２および金属層２８と、を含む。第３基層２１３におけるグラフェンの積層方向（第３積層方向Ｎ３）は、第２基層２１２におけるグラフェン２１２Ａの積層方向（第２積層方向Ｎ２）と異なる。このような構成の半導体装置Ａ２０によれば、半導体素子４０において発生した熱は、第１基層２１１、第２基層２１２、第３基層２１３およびこれらの間の金属層２２，２８を介して、三次元的に効率よく分散される。したがって、半導体装置Ａ２０によれば、その放熱性を向上させることが可能である。
　半導体装置Ａ２０において、第２基層２１２におけるグラフェン２１２Ａの積層方向（第２積層方向Ｎ２）は、厚さ方向ｚおよび第１基層２１１におけるグラフェン２１１Ａの積層方向（第１積層方向Ｎ１）の双方に直角である。第１基層２１１はｘｚ配向であり、第２基層２１２はｙｚ配向である。第３基層２１３については、グラフェンの積層方向（第３積層方向Ｎ３）が第１基層２１１のグラフェン２１１Ａの積層方向（第１積層方向Ｎ１）と一致しており、第１基層２１１と同じｘｚ配向である。このような構成によれば、半導体素子４０において発生した熱は、第１基層２１１、第２基層２１２および第３基層２１３によって三次元（ｘｙｘ座標系）においてより等方的に分散させることが可能である。
　半導体装置Ａ２０において、第１基層２１１および第２基層２１２の間に介在する金属層２２、ならびに第２基層２１２および第３基層２１３の間に介在する金属層２８は、固相拡散により接合されている。このような構成によれば、第１基層２１１、第２基層２１２および第３基層２１３の間の厚さ方向ｚにおける熱伝導特性の低下を防止することができる。したがって、半導体装置Ａ２０によれば、その放熱性を効率よく向上させることが可能である。
　半導体装置Ａ２０において、複数の半導体素子４０（複数の第１素子４０１および複数の第２素子４０２）を含む。複数の第１素子４０１は、所定の間隔を隔てて配列されており、互いに並列に接続される。また、複数の第２素子４０２は、所定の間隔を隔てて配列されており、互いに並列に接続される。このため、複数の第１素子４０１、あるいは複数の第２素子４０２においては、同時に熱が発生するので発熱量が多くなりやすい。これに対し、半導体装置Ａ２０においては、先述のように半導体素子４０において発生した熱を、第１基層２１１、第２基層２１２および第３基層２１３によって三次元（ｘｙｘ座標系）において等方的に分散させることが可能である。したがって、複数の半導体素子４０において発生した熱が導電基板２０において局所的に集中することが緩和され、当該熱が導電基板２０において広範に、かつ速やかに伝わる。
　第１基層２１１、第２基層２１２および第３基層２１３の構成材料であるグラファイトは、熱伝導率について異方性を有することと対応して、熱膨張率についても異方性を有する。半導体装置Ａ２０においては、同一配向（グラフェンの積層方向が一致）の第１基層２１１および第３基層２１３により第２基層２１２を挟んでいる。また、第１基層２１１および第３基層２１３の各々の厚さは、第２基層２１２の厚さよりも小である。このような構成によれば、半導体素子４０において発生した熱に起因して導電基板２０（第１基層２１１、第２基層２１２および第３基層２１３）が不当に変形（反り等）することは、抑制される。
　次に、図１９および図２０に基づき、半導体装置Ａ２０の変形例である半導体装置Ａ２１について説明する。半導体装置Ａ２１は、基部２１（導電基板２０）を構成する第１基層２１１、第２基層２１２および第３基層２１３の構成が、先述し半導体装置Ａ２０におけるこれらの構成と異なる。
　図１９に示すように、半導体装置Ａ２１においては、第１基層２１１、第２基層２１２および第３基層２１３それぞれの厚さが略同一とされている。
　また、図２０に示すように、半導体装置Ａ２１において、第１基層２１１におけるグラフェン２１１Ａの積層方向（第１積層方向Ｎ１）、第２基層２１２におけるグラフェン２１２Ａの積層方向（第２積層方向Ｎ２）および第３基層２１３におけるグラフェンの積層方向（第３積層方向Ｎ３）は、いずれも厚さ方向ｚに対して直角である。その一方、第１基層２１１における前記第１積層方向Ｎ１と第２基層２１２における前記第２積層方向Ｎ２と第３基層２１３における前記第３積層方向Ｎ３とは、厚さ方向ｚに視て互いに交差するが直角ではない（非直角である）。半導体装置Ａ２１において、第１積層方向Ｎ１、第２積層方向Ｎ２および第３積層方向Ｎ３は、厚さ方向ｚに視て互いに６０°ずつずれている。
　このような構成の半導体装置Ａ２１においても、半導体素子４０において発生した熱は、第１基層２１１、第２基層２１２、第３基層２１３およびこれらの間の金属層２２，２８を介して、三次元的に効率よく分散される。したがって、半導体装置Ａ２１によれば、その放熱性を向上させることが可能である。
　半導体装置Ａ２１において、第１基層２１１、第２基層２１２および第３基層２１３それぞれの厚さがは略同一である。また、第１積層方向Ｎ１、第２積層方向Ｎ２および第３積層方向Ｎ３は、厚さ方向ｚに視て略均等にずれている。このような構成によれば、半導体素子４０において発生した熱は、第１基層２１１、第２基層２１２および第３基層２１３により三次元（ｘｙｘ座標系）においてより等方的に分散させることが可能である。
　なお、図２１においては、厚さ方向ｚに視て、第１積層方向Ｎ１、第２積層方向Ｎ２および第３積層方向Ｎ３が互いに６０°ずつずれる場合を示しているが、当該第１積層方向Ｎ１、第２積層方向Ｎ２および第３積層方向Ｎ３が互いになす角度については、適宜変更することができる。また、第１基層２１１、第２基層２１２および第３基層２１３それぞれの厚さについても適宜変更可能である。
　以上、本開示の具体的な実施形態を説明したが、本開示はこれに限定されるものではなく、発明の思想から逸脱しない範囲内で種々な変更が可能である。本開示に係る半導体装置の具体的な構成は、種々に設計変更自在である。
　本開示は、以下の付記に関する構成を含む。
　［付記１］
　厚さ方向の一方側を向く主面、および前記主面とは反対側を向く裏面を有する導電基板と、
　前記主面に電気的に接合される半導体素子と、を備え、
　前記導電基板は、それぞれグラフェンが積層されたグラファイトからなる第１基層および第２基層と、前記第１基層および前記第２基層の間に介在する金属層と、を含み、
　前記第１基層における前記グラフェンは、前記厚さ方向に対して直角である第１積層方向に積層し、
　前記第２基層における前記グラフェンは、前記厚さ方向に対して直角であり、かつ前記第１積層方向に対して交差する第２積層方向に積層されている、半導体装置。
　［付記２］
　前記第２積層方向は、前記厚さ方向および前記第１積層方向の双方に直角である、付記１に記載の半導体装置。
　［付記３］
　前記金属層は、前記第１基層上に形成された第１金属部と、前記第２基層上に形成され、前記第１金属部に接合される第２金属部と、を含む、付記１または２に記載の半導体装置。
　［付記４］
　前記第１金属部と前記第２金属部との間に空隙が形成されている、付記３に記載の半導体装置。
　［付記５］
　前記第１金属部および前記第２金属部の各々は、前記第１基層および前記第２基層のいずれかを覆う第１層と、前記第１層に積層された第２層と、を有し、
　前記第１金属部の前記第２層と、前記第２金属部の前記第２層とが、固相拡散により互いに接合されている、付記３または４に記載の半導体装置。
　［付記６］
　前記第１金属部および前記第２金属部の各々は、前記第１層と前記第２層との間に挟まれた第３層を有し、
　前記第３層のヤング率は、前記第１層および前記第２層の各々のヤング率よりも小である、付記５に記載の半導体装置。
　［付記７］
　前記金属層は、前記第１金属部および前記第２金属部の間に介在し、前記第１金属部および前記第２金属部を接合する金属焼成層を含む、付記３または４に記載の半導体装置。
　［付記８］
　前記第１基層および前記第２基層の各々の厚さは、前記金属層の厚さよりも大である、付記１ないし７のいずれかに記載の半導体装置。
　［付記９］
　前記導電基板は、前記第２基層に対して前記第１基層とは反対側に位置し、前記グラファイトからなる第３基層と、前記第２基層および前記第３基層の間に介在する追加の金属層と、を含み、
　前記第３基層における前記グラフェンは、前記第２積層方向とは異なる第３積層方向に積層されている、付記１ないし８のいずれかに記載の半導体装置。
　［付記１０］
　前記第１基層および前記第３基層の各々の厚さは、前記第２基層の厚さよりも小である、付記９に記載の半導体装置。
　［付記１１］
　前記第３積層方向は、前記第１積層方向と一致する、付記１０に記載の半導体装置。
　［付記１２］
　前記導電基板の前記裏面と対向する支持面を有する支持基板をさらに備え、
　前記導電基板は、前記裏面が前記支持面に対向するように前記支持基板に接合される、付記１ないし１１のいずれかに記載の半導体装置。
　［付記１３］
　前記支持基板は、電気絶縁性を有する第１支持板と、前記支持面を含み、かつ前記第１支持板に積層された金属製の第２支持板と、を有する、付記１２に記載の半導体装置。
　［付記１４］
　前記支持基板は、前記支持面とは反対側を向く底面を有し、
　前記導電基板および前記半導体素子と、前記支持基板の一部と、を覆う封止樹脂をさらに備え、
　前記底面は、前記封止樹脂から露出している、付記１２または１３に記載の半導体装置。
　［付記１５］
　前記導電基板は、前記主面を含む第１配線層と、前記裏面を含む第２配線層と、を有し、
　前記半導体素子は、導電性を有する接合層により前記主面に電気的に接合されている、付記１ないし１４のいずれかに記載の半導体装置。
　［付記１６］
　前記半導体素子を複数備え、複数の前記半導体素子は間隔を隔てて配列されている、付記１ないし１５のいずれかに記載の半導体装置。

Claims (16)

  1. 　厚さ方向の一方側を向く主面、および前記主面とは反対側を向く裏面を有する導電基板と、
    　前記主面に電気的に接合される半導体素子と、を備え、
    　前記導電基板は、それぞれグラフェンが積層されたグラファイトからなる第１基層および第２基層と、前記第１基層および前記第２基層の間に介在する金属層と、を含み、
    　前記第１基層における前記グラフェンは、前記厚さ方向に対して直角である第１積層方向に積層し、
    　前記第２基層における前記グラフェンは、前記厚さ方向に対して直角であり、かつ前記第１積層方向に対して交差する第２積層方向に積層されている、半導体装置。
  2. 　前記第２積層方向は、前記厚さ方向および前記第１積層方向の双方に直角である、請求項１に記載の半導体装置。
  3. 　前記金属層は、前記第１基層上に形成された第１金属部と、前記第２基層上に形成され、前記第１金属部に接合される第２金属部と、を含む、請求項１または２に記載の半導体装置。
  4. 　前記第１金属部と前記第２金属部との間に空隙が形成されている、請求項３に記載の半導体装置。
  5. 　前記第１金属部および前記第２金属部の各々は、前記第１基層および前記第２基層のいずれかを覆う第１層と、前記第１層に積層された第２層と、を有し、
    　前記第１金属部の前記第２層と、前記第２金属部の前記第２層とが、固相拡散により互いに接合されている、請求項３または４に記載の半導体装置。
  6. 　前記第１金属部および前記第２金属部の各々は、前記第１層と前記第２層との間に挟まれた第３層を有し、
    　前記第３層のヤング率は、前記第１層および前記第２層の各々のヤング率よりも小である、請求項５に記載の半導体装置。
  7. 　前記金属層は、前記第１金属部および前記第２金属部の間に介在し、前記第１金属部および前記第２金属部を接合する金属焼成層を含む、請求項３または４に記載の半導体装置。
  8. 　前記第１基層および前記第２基層の各々の厚さは、前記金属層の厚さよりも大である、請求項１ないし７のいずれかに記載の半導体装置。
  9. 　前記導電基板は、前記第２基層に対して前記第１基層とは反対側に位置し、前記グラファイトからなる第３基層と、前記第２基層および前記第３基層の間に介在する追加の金属層と、を含み、
    　前記第３基層における前記グラフェンは、前記第２積層方向とは異なる第３積層方向に積層されている、請求項１ないし８のいずれかに記載の半導体装置。
  10. 　前記第１基層および前記第３基層の各々の厚さは、前記第２基層の厚さよりも小である、請求項９に記載の半導体装置。
  11. 　前記第３積層方向は、前記第１積層方向と一致する、請求項１０に記載の半導体装置。
  12. 　前記導電基板の前記裏面と対向する支持面を有する支持基板をさらに備え、
    　前記導電基板は、前記裏面が前記支持面に対向するように前記支持基板に接合される、請求項１ないし１１のいずれかに記載の半導体装置。
  13. 　前記支持基板は、電気絶縁性を有する第１支持板と、前記支持面を含み、かつ前記第１支持板に積層された金属製の第２支持板と、を有する、請求項１２に記載の半導体装置。
  14. 　前記支持基板は、前記支持面とは反対側を向く底面を有し、
    　前記導電基板および前記半導体素子と、前記支持基板の一部と、を覆う封止樹脂をさらに備え、
    　前記底面は、前記封止樹脂から露出している、請求項１２または１３に記載の半導体装置。
  15. 　前記導電基板は、前記主面を含む第１配線層と、前記裏面を含む第２配線層と、を有し、
    　前記半導体素子は、導電性を有する接合層により前記主面に電気的に接合されている、請求項１ないし１４のいずれかに記載の半導体装置。
  16. 　前記半導体素子を複数備え、複数の前記半導体素子は間隔を隔てて配列されている、請求項１ないし１５のいずれかに記載の半導体装置。
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