WO2019102670A1 - 表示装置 - Google Patents

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WO2019102670A1
WO2019102670A1 PCT/JP2018/031193 JP2018031193W WO2019102670A1 WO 2019102670 A1 WO2019102670 A1 WO 2019102670A1 JP 2018031193 W JP2018031193 W JP 2018031193W WO 2019102670 A1 WO2019102670 A1 WO 2019102670A1
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WO
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wiring
region
area
layer
disposed
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PCT/JP2018/031193
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English (en)
French (fr)
Inventor
眞澄 西村
弘志 田畠
晶仁 佐藤
Original Assignee
株式会社ジャパンディスプレイ
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Publication date
Application filed by 株式会社ジャパンディスプレイ filed Critical 株式会社ジャパンディスプレイ
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Priority to US17/841,669 priority patent/US11963411B2/en

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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • H01L27/1244—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits for preventing breakage, peeling or short circuiting
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/131—Interconnections, e.g. wiring lines or terminals
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09F—DISPLAYING; ADVERTISING; SIGNS; LABELS OR NAME-PLATES; SEALS
    • G09F9/00—Indicating arrangements for variable information in which the information is built-up on a support by selection or combination of individual elements
    • G09F9/30—Indicating arrangements for variable information in which the information is built-up on a support by selection or combination of individual elements in which the desired character or characters are formed by combining individual elements

Definitions

  • the present invention relates to a display device.
  • a flat panel display such as an organic electroluminescence (EL) display has a display panel in which thin film transistors, organic light emitting diodes, etc. are formed on a substrate.
  • the display panel displays an image by inputting a power supply or a signal through a wiring.
  • Patent Document 1 discloses that a signal or the like generated by a driver IC is input to a display area via a wiring.
  • the wiring is not disposed perpendicularly to one side of the display area, but is usually disposed obliquely. If the wires are arranged at an incline, the distance between the wires becomes short, so it becomes necessary to make the wires thin.
  • the wires are made thinner, the resistance of the wires will increase and power consumption will increase.
  • the adjacent wiring may be short-circuited, which may increase the possibility of display failure.
  • the present invention has been made in view of the above problems, and an object thereof is to reduce the resistance of a wiring provided in a display device.
  • One aspect of the present invention is provided in the first layer in the first region, and disposed in parallel with the first direction, and is disposed in the second layer in the second region adjacent to the first region.
  • a second wiring provided, wherein a part of the plurality of first wirings are arranged to be inclined to the same side with respect to the first direction in the second region.
  • the plurality of second wires may be arranged to intersect with a part of the plurality of first wires in a plan view in the second region.
  • FIG. 1 schematically shows a display panel according to an embodiment of the present invention. It is a figure showing roughly the display panel concerning the modification of the present invention. It is a figure for demonstrating the cross section of a display area. It is a figure which shows the cross section of the curved display panel. It is the figure which expanded the frame area
  • the organic EL display which has a liquid crystal display, other self-light emitting displays, or an electrophoresis element etc as an example of other application.
  • any flat panel type display device any flat panel type display device. Further, it is needless to say that the invention can be applied to medium to small size and large size without particular limitation.
  • FIG. 1 is a schematic view showing the configuration of a display panel 100 according to an embodiment of the present invention.
  • the display panel 100 includes a first substrate 202, a second substrate 204, and a driver IC 206.
  • the first substrate 202 includes a display area 210, a frame area 212, a connection area 214, and a curved area 216.
  • the first area in the claims corresponds to the curved area 216
  • the second area corresponds to the connection area 214
  • the third area corresponds to the frame area 212.
  • the display area 210 has a pixel array unit.
  • the pixel array unit includes terminals for supplying power and signals for lighting the pixels in each pixel.
  • a plurality of TFTs 302 (described later) and a capacitor are arranged.
  • the terminals included in the pixel array unit are terminals to which scan signals, video signals, and power supply voltages supplied from the driver IC 206 are input through, for example, first to third wirings 218 to 222 described later.
  • the frame area 212 is an area disposed around the display area 210 having the pixel array portion. Specifically, in the left and right frame areas 212 of the display area 210, for example, a circuit (hereinafter referred to as a Y driver) that generates a signal for selecting a row of the pixel array portion is disposed. In the upper and lower frames of the display area 210, wirings for leading power, first wirings 218 to third wirings 222 described later, and the like are arranged.
  • connection area 214 is disposed on the back side of the display area 210 and is an area to which a power supply voltage and a video signal are supplied. Specifically, the connection area 214 is an area which is disposed on the back surface of the display area 210 as shown in FIG. 4A and FIG. 4B described later as the curved area 216 is curved. In the connection region 214, the first wiring 218 to the third wiring 222 are disposed.
  • the connection area 214 is an area to which a Y driver control signal and a video signal are supplied from the driver IC 206 and a power supply voltage is supplied from the FPC.
  • the curved area 216 is an area that connects the frame area 212 and the connection area 214 and is curved such that the connection area 214 is disposed on the back surface of the display area 210. Specifically, the curved area 216 is disposed between the frame area 212 and the connection area 214 to connect the frame area 212 and the connection area 214. By bending the curved area 216, the connection area 214 is disposed on the back of the display area 210.
  • the second substrate 204 is a flexible printed circuit (FPC).
  • the second substrate 204 is connected to the first substrate 202, and circuit components and the like are disposed.
  • the second substrate 204 is connected to an external device that supplies a power supply voltage and a video signal to the display panel 100.
  • the power supply voltage supplied from the second substrate 204 is supplied to the pixel array unit via the second wiring 220 and the third wiring 222.
  • the Y driver power supply voltage supplied from the second substrate 204 is supplied to the Y driver via the Y driver power supply line 500.
  • the driver IC 206 is an IC disposed on the first substrate 202. Specifically, for example, as shown in FIG. 1, the driver IC 206 is a COG (Chip on Glass) directly disposed on the first substrate 202.
  • the driver IC 206 is an IC that generates a video signal to be supplied to the pixel array unit, a Y driver control signal, and the like based on the video signal and the power supply voltage supplied from the second substrate 204.
  • the video signal generated by the driver IC 206 is supplied to the pixel array unit via the connection area 214, the curved area 216, and the first wiring 218 arranged in the frame area 212.
  • the Y driver control signal is supplied to the Y driver via the Y driver signal line 502.
  • the pixel array unit displays an image according to the data signal and the power supply voltage supplied from the second substrate 204.
  • the display panel 100 may have a configuration in which a COF film 224 is provided instead of the second substrate (hereinafter referred to as a modified example).
  • the film for COF 224 is formed of polyimide or the like and has flexibility.
  • the driver IC 206 is disposed on the COF film 224.
  • the driver IC 206 is a COF (Chip on Film).
  • the COF film 224 in which the driver IC 206 is disposed is connected to the first substrate.
  • the video signal generated by the driver IC 206 is supplied to the pixel array unit through the COF film 224, the connection area 214, the curved area 216, and the first wiring 218 to the third wiring 222 arranged in the frame area 212.
  • FIG. 3 is a schematic view showing the III-III cross section of FIG. 1 and FIG. 2 of the display panel 100.
  • the display panel 100 has a structure in which a circuit layer composed of a TFT 302 or the like, an organic EL element, a sealing film 328 for sealing the organic EL element, and the like are stacked on an insulating base 300 made of a resin film.
  • the insulating base 300 is formed using, for example, a polyimide film.
  • a cover film 336 is disposed on the sealing film 328 with the adhesive layer 334 interposed therebetween.
  • the pixel array unit is a top emission type.
  • the light emitted from the organic EL element is emitted to the side opposite to the insulating substrate 300.
  • the color filter is disposed between the sealing film 328 and the protective film 334, or on the opposite substrate side.
  • the organic EL element generates white light, and the white light passes through the color filter.
  • each pixel disposed in the pixel array unit emits light of a color such as red (R), green (G), blue (B), or the like.
  • the undercoat film 304 is formed on the insulating substrate 300 as an underlayer using an inorganic insulating material such as silicon nitride (SiNy) or silicon oxide (SiOx).
  • a polysilicon (p-Si) film is formed on the undercoat film 304. The p-Si film is patterned to selectively leave the p-Si film at the portion used in the circuit layer.
  • a semiconductor layer 306 to be a channel portion and a source / drain portion of the top gate TFT 302 is formed using a p-Si film.
  • a gate electrode layer 310 is disposed on the channel portion of the TFT 302 with the gate insulating film 308 interposed therebetween.
  • the gate electrode layer 310 is formed by patterning a metal film formed by sputtering or the like.
  • a first interlayer insulating film 312 covering the gate electrode layer 310 is stacked. Impurities are introduced into the p-Si to be the source and drain of the TFT 302 by ion implantation. Furthermore, the first SL layer 314 electrically connected to the source and the drain is formed. Thus, the TFT 302 is formed.
  • a second interlayer insulating film 316 is stacked.
  • the second SL layer 318 is formed on the surface of the second interlayer insulating film 316 by sputtering or the like.
  • the scanning signal line, the video signal line, and the driving power supply line can be formed in a multilayer wiring structure.
  • an organic material such as an acrylic resin is laminated to form a planarizing film 320.
  • An organic EL element is formed on the surface of the display area 210 planarized by the planarizing film 320.
  • the organic EL element is composed of a lower electrode 322, an organic EL layer 324 and an upper electrode 326.
  • the lower electrode 322, the organic EL layer 324, and the upper electrode 326 are sequentially stacked from the insulating base 300 side.
  • the lower electrode 322 is an anode (anode) of the organic EL element
  • the upper electrode 326 is a cathode (cathode).
  • the organic EL layer 324 includes a hole transport layer, a light emitting layer, an electron transport layer, and the like.
  • the lower electrode 322 is connected to the first SL layer 314 of the TFT 302. Specifically, after the formation of the above-described planarization film 320, a contact hole 330 for connecting the lower electrode 322 to the TFT 302 is formed. The lower electrode 322 connected to the TFT 302 is formed for each pixel by patterning the conductive film formed in the surface of the planarization film 320 and in the contact hole 330.
  • a bank 332 is formed at the pixel boundary.
  • the lower electrode 322 is exposed in the effective area of the pixel surrounded by the bank 332.
  • the layers constituting the organic EL layer 324 are sequentially stacked on the lower electrode 322.
  • the upper electrode 326 is formed on the organic EL layer 324 using a transparent electrode material.
  • the sealing film 328 is formed on the surface of the upper electrode 326.
  • the sealing film 328 has a three-layer stacked structure including an inorganic film, an organic film, and an inorganic film in this order from the bottom.
  • the inorganic film is formed of, for example, an inorganic insulating material such as SiO 2, SiN, or SiON.
  • the organic film is formed of, for example, an organic insulating material such as acrylic resin, and planarizes the top surface of the sealing film.
  • the cover film 336 is disposed on the sealing film via the adhesive layer 334.
  • the cover film 336 is formed of cycloolefin polymer (COP), triacetyl cellulose (TAC) or the like.
  • FIG. 4A is a view showing a schematic cross section of the display panel 100 in the vicinity of the curved region 216.
  • FIG. FIG. 4A is a diagram showing the display panel 100 of the embodiment shown in FIG.
  • the display panel 100 includes a first substrate 202, a second substrate 204, a driver IC 206, a protective film 400, a polarizing plate 402, a reinforcing film 404, a heat diffusion sheet 406, and a spacer. And a reinforcing resin 410 and a cover glass 412.
  • the first substrate 202 is curved at the curved area 216.
  • the second substrate 204 and the driver IC 206 are as described above.
  • the protective film 400 is a film that protects the display panel 100.
  • the polarizing plate 402 reduces reflection of external light incident on the display panel 100. Thereby, the visibility of the display device 100 is improved.
  • the reinforcing film 404 is a film that reinforces the display panel 100. Specifically, the reinforcing film 404 is disposed on a flat area of the back surface of the display panel 100 in a curved state.
  • the heat diffusion sheet 406 is a sheet that diffuses the heat of the display panel 100. Specifically, the heat diffusion sheet 406 diffuses the heat generated by the drive circuit disposed around the display panel 100 to the entire display panel 100. This prevents a state in which only part of the display panel 100 is hot.
  • the spacer 408 is disposed between the portion on the front side and the portion on the back side of the folded display panel 100.
  • the spacer 408 keeps the distance between the surface side portion and the back side portion constant or more. As a result, the curvature of the curved region 216 is maintained within the allowable range even when pressure is applied to the display panel 100 in the thickness direction.
  • the end of the spacer 408 is formed to be a curved surface with a curvature corresponding to the back surface of the curved region 216.
  • the shape of the curved area 216 can be kept constant even when pressure is applied to the surface of the curved area 216.
  • the stress applied to the first wiring 218 to the third wiring 222 disposed in the curved region 216 can be reduced by the spacer 408, and disconnection of the first wiring 218 to the third wiring 222 can be prevented.
  • the reinforcing resin 410 is a resin that reinforces the display panel 100.
  • the reinforcing resin 410 is disposed in the curved area 216 of the display panel 100 in a curved state.
  • the reinforcing resin 410 is applied to the bent area of the display panel 100.
  • the cover glass 412 is a glass that protects the surface of the display panel 100.
  • the cover glass 412 is disposed on the polarizing plate 402 with respect to the display panel 100 in the bent state.
  • the cover glass 412 may be made of a resin such as acrylic.
  • the reinforcing resin 410 may not be attached to the curved region 216.
  • the flexibility of the curved region 216 can be increased, and the display panel 100 can be curved with a smaller radius of curvature.
  • FIG. 4B is a view showing a schematic cross section in the vicinity of the curved region 216 of the display panel 100 in the modification.
  • the display panel has a film 224 for COF.
  • the driver IC 206 is disposed on the COF film 224.
  • the other configuration is the same as the configuration shown in FIG.
  • FIG. 5 is an enlarged view of the frame area 212, the curved area 216 and the connection area 214.
  • FIG. 6 is an enlarged view of the frame area 212, the curved area 216, and the connection area 214 in the modification.
  • 7 (a) to 7 (c) are views showing the VII-VII section, the VII'-VII 'section, and the VII' '-VII' 'section of FIGS. 5 and 6, respectively.
  • 8 (a) and 8 (b) are views showing a VIII-VIII cross section and a VIII'-VIII 'cross section of FIGS. 5 and 6, respectively.
  • a frame area 212, a curved area 216 and a connection area 214 are arranged in order from the display area 210 to the driver IC 206.
  • the frame area 212, the curved area 216, and the connection area 214 respectively include a plurality of first wires 218, a second wire 220, a third wire 222, a Y driver power supply line 500, and a Y driver signal line 502. Be placed.
  • the driver IC 206 is disposed in the connection area 214 of the first substrate 202.
  • the driver IC 206 is disposed on the film 224 for COF.
  • the COF film 224 is disposed on the first substrate 202.
  • the first wiring 218 is connected to the pixel array unit in the display area 210 and connected to the driver IC 206 in the connection area 214.
  • the second wiring 220 and the third wiring 222 are connected to the pixel array portion in the display area 210 and connected to the second substrate 204 in the connection area 214.
  • the first wiring 218 supplies the video signal supplied from the driver IC 206 to the pixel array unit.
  • the second wire 220 and the third wire 222 supply different power supply voltages supplied from the second substrate 204 to the pixel array unit.
  • the signals and power supplied to the first wiring 218 to the third wiring 222 are not limited thereto, and may be other signals or power.
  • the Y driver power supply line 500 and the Y driver signal line 502 are connected to the Y driver in the frame area 212.
  • the Y driver power supply line 500 is connected to the second substrate 204 in the connection area 214.
  • the Y driver signal line 502 is connected to the driver IC 206 in the connection area 214.
  • the Y driver power supply line 500 supplies the power supply voltage supplied from the second substrate 204 to the Y driver.
  • the Y driver signal line 502 supplies the Y driver control signal supplied from the driver IC 206 to the Y driver.
  • the Y driver supplies a signal for selecting a pixel to the pixel array unit.
  • the plurality of first wires 218 are provided in the first layer in the curved region 216.
  • the plurality of first wires 218 are disposed in the second layer in the connection area 214 and the frame area 212 adjacent to the curved area 216.
  • the first wiring 218 is configured of the gate electrode layer 310 and the second SL layer 318.
  • the first wiring 218 in the curved region 216 is the second SL layer 318 disposed on the insulating substrate 300.
  • the first wiring 218 in the connection region 214 is connected to the second SL layer 318 disposed over the undercoat film 304 and on the second interlayer insulating film 316, and the second SL layer 318 via the contact hole 330.
  • a gate electrode layer 310 The first wiring 218 in the frame region 212 is connected to the second SL layer 318 disposed over the undercoat film 304 and the second interlayer insulating film 316, and the second SL layer 318 via the contact hole 330.
  • a gate electrode layer 310 is configured of the gate electrode layer 310 and the second SL layer 318.
  • the first wiring 218 in the curved region 216 is the second SL layer 318 disposed on the insulating substrate 300.
  • the first wiring 218 in the connection region 214 is
  • the plurality of first wires 218 are arranged in parallel with each other in the curved region 216. Specifically, as shown in FIG. 5, the plurality of first wires 218 are arranged in parallel to the first direction in the curved region 216.
  • the first direction is a direction from the connection area 214 toward the frame area 212 (a direction from right to left in FIG. 5).
  • a part of the plurality of first wires 218 is arranged to be inclined to the same side with respect to the first direction in the connection region 214.
  • the plurality of first wires 218 disposed on the upper end side of the central portion in FIG. 5 are disposed to be inclined to the right with respect to the first direction.
  • the plurality of first wires 218 may include a plurality of first wires disposed on the same side with respect to the first direction, and may be inclined on the other side.
  • a first wire 218 may be included.
  • the plurality of first wires 218 disposed on the lower end side of the central portion in FIG. 5 are disposed to be inclined to the left with respect to the first direction.
  • the plurality of first wires 218 are arranged on the right side with respect to the first direction, and the first wires 218 arranged on the left side. And.
  • a part of the plurality of first wirings 218 is arranged to be inclined to the same side with respect to the first direction in the frame area 212.
  • the other part of the plurality of first wirings 218 is disposed to be inclined to the opposite side to the first direction in the frame area 212.
  • the plurality of first wirings 218 arranged above the center of the display panel 100 of FIG. 5 are arranged to be inclined to the right with respect to the first direction.
  • the plurality of first wirings 218 disposed below the center of the display panel 100 of FIG. 5 are disposed to be inclined to the left with respect to the first direction.
  • the second wire 220 is provided in the first layer in the curved region 216 and is disposed between the plurality of first wires 218.
  • the second wiring 220 is provided in a layer different from the second layer in the connection region 214 and the frame region 212, and is arranged to intersect at least a part of the plurality of first wirings 218 in a plan view.
  • the second wiring 220 is configured by the first SL layer 314 and the second SL layer 318.
  • the second wiring 220 is a second SL layer 318 disposed on the insulating substrate 300 in the curved region 216.
  • the second wiring 220 is a second SL layer 318 disposed on the undercoat film 304 and the second interlayer insulating film 316 in the connection region 214.
  • the second wiring 220 is formed in the frame region 212 via the second SL layer 318 disposed on the undercoat film 304 and the second interlayer insulating film 316, the second SL layer 318, and the contact hole 330.
  • the first SL layer 314 is connected, and the second SL layer 318 is connected to the first SL layer 314 via the contact hole 330.
  • the second wires 220 are arranged in parallel to each other between the plurality of first wires 218 in the curved region 216.
  • the connection region 214 the second wiring 220 and the first wiring 218 intersect in plan view.
  • the first wiring 218 is formed by the gate electrode layer 310
  • the second wiring 220 is formed by the second SL layer 318. This can prevent the first wiring 218 and the second wiring 220 from shorting in the intersecting region 504.
  • the second wiring 220 and the first wiring 218 are arranged to intersect in a plan view, but are arranged in different layers, respectively, so a short circuit between the second wiring 220 and the first wiring 218 It is prevented.
  • the third wiring 222 is provided in the first layer in the curved region 216 and is disposed between the plurality of first wirings 218.
  • the third wiring 222 is provided in a layer different from the second layer in the connection region 214 and the frame region 212, and is arranged to intersect at least a part of the plurality of first wirings 218 in a plan view.
  • the third wiring 222 is configured by the first SL layer 314 and the second SL layer 318.
  • the third wiring 222 is the second SL layer 318 disposed on the insulating substrate 300 in the curved region 216.
  • the third wiring 222 is connected to the second SL layer 318 disposed over the undercoat film 304 and the second interlayer insulating film 316 in the connection region 214, and to the second SL layer 318 via the contact hole 330.
  • a second SL layer 318 connected to the first SL layer 314 via the contact hole 330.
  • the third wiring 222 is connected to the second SL layer 318 disposed over the undercoat film 304 and the second interlayer insulating film 316 in the frame region 212, and to the second SL layer 318 via the contact hole 330. And the first SL layer 314.
  • the third wires 222 are disposed in parallel to each other between the plurality of first wires 218 in the curved region 216.
  • the third wiring 222 and the first wiring 218 intersect in plan view.
  • the first wiring 218 is formed of the gate electrode layer 310
  • the third wiring 222 is formed of the first SL layer 314.
  • short circuit between the first wiring 218 and the third wiring 222 can be prevented in the intersecting region.
  • the third wiring 222 and the first wiring 218 are arranged to intersect in a plan view, but since they are arranged in different layers, a short circuit between the third wiring 222 and the first wiring 218 It is prevented.
  • connection region 214 the second wiring 220 and the third wiring 222 are disposed to cross each other.
  • the second interconnect 220 is configured by the second SL layer 318
  • the third interconnect 222 is configured by the first SL layer 314.
  • the second wiring 220 has a branch point 510. Specifically, for example, as shown in FIG. 5, the second wiring 220 has a region parallel to the first direction and a region parallel to the second direction orthogonal to the first direction.
  • the two second wires 220 parallel to the first direction are connected to the second substrate 204 at two locations.
  • the two second wires 220 are combined into one in a region arranged parallel to the second direction of the connection region 214.
  • the second wires 220 coupled to one are branched into six toward the curved region 216 side.
  • the third wire 222 has a branch point 512.
  • the third wiring 222 has a region parallel to the first direction and a region parallel to the second direction.
  • the two third wires 222 parallel to the first direction are connected to the second substrate 204 at two places.
  • the two third wirings 222 are combined into one in a region arranged in parallel to the second direction of the connection region 214.
  • the third wire 222 coupled to one is branched into six toward the curved region 216 side.
  • the branched second wiring 220 and third wiring 222 are disposed parallel to the first direction in the curved region 216, respectively.
  • the number of branch points is not limited to the embodiment shown in FIG. 5, and the second wiring 220 and the third wiring 222 may have more or less branch points than those described above.
  • the second wiring 220 and the third wiring 222 may not have the branches 510 and 512.
  • the branched second wires 220 and third wires 222 are alternately arranged in at least a part of the curved region 216, and the plurality of first wires 218 are disposed between the second wire 220 and the third wire 222. Be placed. Specifically, for example, in the curved region 216, the second wiring 220 and the third wiring 222 are alternately arranged from the upper side and the lower side of FIG. 5 toward the central portion. A plurality of first wires 218 are arranged between the alternately arranged second wires 220 and third wires 222. Note that, as described later, a region in which the first wiring 218 is not disposed may be provided between the second wiring 220 and the third wiring 222.
  • the Y driver power supply line 500 and the Y driver signal line 502 are disposed outside the first wiring 218 to the third wiring 222. Specifically, the Y driver signal line 502 is disposed so as to connect the second substrate 204 and the Y driver outside the first wiring 218 to the third wiring 222. The Y driver power supply line 500 is arranged outside the Y driver signal line 502 so as to connect the second substrate 204 and the Y driver.
  • the Y driver power supply line 500 and the Y driver signal line 502 are configured by the gate electrode layer 310 and the second SL layer 318.
  • the Y driver power supply line 500 and the Y driver signal line 502 in the curved region 216 are, for example, the second SL layer 318 disposed on the first substrate 202 as shown in FIGS. 8A and 8B.
  • the Y driver power supply line 500 and the Y driver signal line 502 in the connection region 214 are constituted by the second SL layer 318 disposed on the undercoat film 304 and the second interlayer insulating film 316.
  • the Y driver power supply line 500 in the frame area 212 is connected to the second SL layer 318 disposed over the undercoat film 304 and on the second interlayer insulating film 316, and the second SL layer 318 via the contact hole 330. And the second SL layer 318 connected to the gate electrode layer 310 via the contact hole 330.
  • the Y driver signal line 502 in the frame area 212 is connected to the second SL layer 318 disposed over the undercoat film 304 and on the second interlayer insulating film 316, and the second SL layer 318 via the contact hole 330. And the gate electrode layer 310.
  • the second wiring 220 and the third wiring 222 may each have a branch point and intersect with the first wiring 218 in a plan view.
  • FIG. 5 describes an embodiment in which only the third wiring 222 has a branch point 512 in the frame region 212, the second wiring 220 and the third wiring 222 each have a branch point in the frame region 212. Also, it may be configured not to have a branch point.
  • the organic insulating film 600 and the planarization film 320 are cut at a part of the frame area 212 (hereinafter referred to as It may have a moisture blocking structure 602).
  • the material of the organic insulating film 600 and the planarizing film 320 is photosensitive acrylic or polyimide.
  • the moisture blocking structure 602 can prevent moisture from entering the display region 210 through the organic insulating film 600 or the planarization film. Thereby, the deterioration of the pixel array portion and the EL element due to moisture can be reduced.
  • the first SL layer 314 in the frame area 212 may not be provided.
  • the second wiring 220 and the third wiring 222 in the frame area 212 are configured by the second SL layer 318.
  • the organic insulating film 600 shown in FIGS. 7A to 7C, 8A and 8B corresponds to the planarizing film 320 and / or the bank 332 in FIG.
  • FIG. 9 is an enlarged view of the corner portion 514 of the display area 210.
  • FIG. 10 is an enlarged view of an end 516 of the frame area 212 of FIG.
  • the Y driver power supply line 500, the Y driver signal line 502, the second wiring 220, the third wiring 222, and the first wiring 218 are disposed in order from the outside of the display panel 100.
  • the positions of the second wiring 220 and the third wiring 222 may be interchanged.
  • the first wiring 218, the second wiring 220, and the third wiring 222 are arranged in order.
  • the first wiring 218 may be provided between all of the second wiring 220 and the third wiring 222.
  • connection area 214 and the second wiring 220, the third wiring 222, the Y driver power supply line 500, and the Y driver signal line 502 in the frame area 212 are configured by one wiring.
  • the connection area 214 and the second wiring 220, the third wiring 222, the Y driver power supply line 500, and the Y driver signal line 502 in the frame area 212 are configured by one wiring.
  • not only the first wiring 218 but also the second wiring 220, the third wiring 222, the Y driver power supply line 500, and the Y driver signal line 502 in the curved region 216 are respectively , A set of a plurality of wiring. Thereby, the electrical resistance of the wiring disposed in the curved portion can be reduced.
  • each of the wirings that form the first wiring 218 to the third wiring 222 is an area that is disposed to be inclined to the right with respect to the extending direction of the first wiring 218 to the third wiring 222; It is good also as composition which has a field which is arranged slantingly to the left side by turns.
  • FIG. 11 is an enlarged view of a portion 1000 of the second wiring 220 in the curved area 216 of FIG. As shown in FIG. 11, the second wire 220 is a bundle of a plurality of wires, and each wire is formed in a zigzag shape. This can further reduce the possibility of the second wiring 220 being cut when bent.
  • the first wiring 218, the third wiring 222, the Y driver power supply line 500, and the Y driver signal line 502 may have the same shape.

Abstract

表示装置に設けられる配線の抵抗を低減する。　第１領域において、第１層に設けられ、かつ、それぞれ第１の方向に平行に配置され、前記第１領域と隣接する第２領域において、第２層に配置された複数の第１配線と、前記第１領域において、前記第１層に設けられ、かつ、前記複数の第１配線の間に配置され、前記第２領域において、前記第２層と異なる層に設けられた第２配線と、を有する表示装置であって、前記複数の第１配線の一部は、前記第２領域において、前記第１の方向に対してそれぞれ同じ側に傾斜して配置され、前記複数の第２配線は、前記第２領域において、前記複数の第１配線の一部と平面視で交差するように配置される。

Description

表示装置
　本発明は、表示装置に関する。
　有機ＥＬ（electroluminescence）表示装置などのフラットパネルディスプレイは、基板上に薄膜トランジスタ（thin film transistor）や有機発光ダイオード（organic light-emitting diode）などが形成された表示パネルを有する。表示パネルは、配線を介して電源や信号が入力されることによって、画像の表示を行っている。
　例えば、下記特許文献１は、ドライバＩＣが生成した信号等が、配線を介して表示領域に入力される点を開示している。
特開２０１７-４９４８３号公報
　近年、表示装置の高解像度化が進展し、それに伴ってドライバＩＣと表示領域の間に配置される配線の数が増大している。配線の数が増大すると、配線間の距離が短くなるため、配線を細くする必要が生じる。
　また、当該配線は表示領域の一辺に対して垂直に配置されるわけではなく、傾斜して配置されることが通常である。配線が傾斜して配置されると、配線間の距離が短くなるため、配線を細くする必要が生じる。
　しかし、配線を細くすると配線の抵抗が増大し、消費電力が増大してしまう。また、配線を太くすると隣接する配線が短絡し、表示不良が生じるおそれが高まる。
　本発明は、上記問題点に鑑みてなされたものであり、その目的は、表示装置に設けられる配線の抵抗を低減することである。
　本発明の一態様は、第１領域において、第１層に設けられ、かつ、それぞれ第１の方向に平行に配置され、前記第１領域と隣接する第２領域において、第２層に配置された複数の第１配線と、前記第１領域において、前記第１層に設けられ、かつ、前記複数の第１配線の間に配置され、前記第２領域において、前記第２層と異なる層に設けられた第２配線と、を有する表示装置であって、前記複数の第１配線の一部は、前記第２領域において、前記第１の方向に対してそれぞれ同じ側に傾斜して配置され、前記複数の第２配線は、前記第２領域において、前記複数の第１配線の一部と平面視で交差するように配置されることを特徴とする。
本発明の実施形態に係る表示パネルを概略的に示す図である。 本発明の変形例に係る表示パネルを概略的に示す図である。 表示領域の断面について説明するための図である。 湾曲された表示パネルの断面を示す図である。 額縁領域、湾曲領域及び接続領域を拡大した図である。 変形例に係る額縁領域、湾曲領域及び接続領域を拡大した図である。 額縁領域、湾曲領域及び接続領域の断面を示す図である。 額縁領域、湾曲領域及び接続領域の断面を示す図である。 表示領域の角部を拡大した図である。 表示領域の端部を拡大した図である。 第２配線を拡大した図である。
　以下に、本発明の各実施の形態について、図面を参照しつつ説明する。図面は、説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。また、本明細書と各図において、既出の図に関して前述したものと同様の要素には、同一の符号を付して詳細な説明を適宜省略することがある。
　以下の実施形態においては、開示例として有機ＥＬ表示装置の場合を例示したが、その他の適用例として、液晶表示装置、その他の自発光表示装置、あるいは電気泳動素子等と有する電子ペーパー型表示装置など、あらゆるフラットパネル型の表示装置が挙げられる。また、中小型から大型まで、特に限定することなく適用が可能であることは言うまでもない。
　図１は、本発明の実施形態に係る表示パネル１００の構成を示す概略図である。図１に示すように、表示パネル１００は、第１基板２０２と、第２基板２０４と、ドライバＩＣ２０６と、を含んで構成される。
　第１基板２０２は、表示領域２１０と、額縁領域２１２と、接続領域２１４と、湾曲領域２１６と、を含む。なお、本実施例においては、特許請求の範囲における第１領域は、湾曲領域２１６に相当し、第２領域は、接続領域２１４に相当し、第３領域は、額縁領域２１２に相当する。
　表示領域２１０は、画素アレイ部を有する。画素アレイ部は、各画素に画素を点灯させるための電源や信号を供給する端子を含む。各画素は、複数のＴＦＴ３０２（後述）とコンデンサが配置される。画素アレイ部に含まれる端子は、例えば、後述する第１配線２１８乃至第３配線２２２を介して、ドライバＩＣ２０６から供給される走査信号、映像信号や電源電圧を入力される端子である。
　額縁領域２１２は、画素アレイ部を有する表示領域２１０の周囲に配置された領域である。具体的には、例えば表示領域２１０の左右の額縁領域２１２には、画素アレイ部の行を選択する信号を生成する回路（以下、Ｙドライバとする）等が配置される。表示領域２１０の上下の額縁には、電源を引き回す配線や、後述する第１配線２１８乃至第３配線２２２等が配置される。
　接続領域２１４は、表示領域２１０の裏面側に配置され、電源電圧及び映像信号を供給される領域である。具体的には、接続領域２１４は、湾曲領域２１６が湾曲されることで、後述する図４（ａ）及び図４（ｂ）のように表示領域２１０の裏面に配置される領域である。接続領域２１４は、第１配線２１８乃至第３配線２２２が配置される。接続領域２１４は、ドライバＩＣ２０６からＹドライバ制御信号および映像信号を供給され，ＦＰＣから電源電圧を供給される領域である。
　湾曲領域２１６は、額縁領域２１２と接続領域２１４とを連結し、接続領域２１４が表示領域２１０の裏面に配置されるように湾曲される領域である。具体的には、湾曲領域２１６は、額縁領域２１２と接続領域２１４との間に配置されて、額縁領域２１２と接続領域２１４とを連結する。湾曲領域２１６が湾曲されることによって、接続領域２１４が表示領域２１０の裏面に配置される。
　第２基板２０４は、ＦＰＣ（Flexible Printed Circuit）である。第２基板２０４は、第１基板２０２と接続され、回路部品等が配置される。第２基板２０４は、表示パネル１００に電源電圧や映像信号を供給する外部装置と接続される。第２基板２０４から供給される電源電圧は，第２配線２２０及び第３配線２２２を介して画素アレイ部に供給される。第２基板２０４から供給されるＹドライバ電源電圧は、Ｙドライバ電源線５００を介してＹドライバに供給される。
　ドライバＩＣ２０６は、第１基板２０２に配置されるＩＣである。具体的には、例えば図１に示すように、ドライバＩＣ２０６は、第１基板２０２に直接配置されるＣＯＧ（Chip on Glass）である。ドライバＩＣ２０６は、第２基板２０４から供給された映像信号や電源電圧に基づいて、画素アレイ部に供給する映像信号及びＹドライバ制御信号等を生成するＩＣである。ドライバＩＣ２０６が生成した映像信号は、接続領域２１４、湾曲領域２１６及び額縁領域２１２に配置された第１配線２１８を介して画素アレイ部に供給される。Ｙドライバ制御信号は，Ｙドライバ信号線５０２を介してＹドライバに供給される。画素アレイ部は、当該データ信号及び第２基板２０４から供給される電源電圧によって画像を表示する。
　なお、図２に示すように、表示パネル１００は、第２基板の代わりにＣＯＦ用フィルム２２４が設けられる構成（以下、変形例とする）であってもよい。具体的には、例えば、ＣＯＦ用フィルム２２４は、ポリイミド等で形成され、可撓性を有する。ドライバＩＣ２０６は、ＣＯＦ用フィルム２２４の上に配置される。ドライバＩＣ２０６は、ＣＯＦ（Chip on Film）である。ドライバＩＣ２０６が配置されたＣＯＦ用フィルム２２４は、第１基板と接続される。ドライバＩＣ２０６が生成した映像信号は、ＣＯＦ用フィルム２２４、接続領域２１４、湾曲領域２１６及び額縁領域２１２に配置された第１配線２１８乃至第３配線２２２を介して画素アレイ部に供給される。
　続いて、表示領域２１０の断面について説明する。図３は、表示パネル１００の図１及び図２のIII－III断面を示す模式的な図である。表示パネル１００は、樹脂フィルムからなる絶縁性基材３００の上にＴＦＴ３０２などからなる回路層、有機ＥＬ素子、及び有機ＥＬ素子を封止する封止膜３２８などが積層された構造を有する。絶縁性基材３００は、例えば、ポリイミド膜を用いて形成される。封止膜３２８の上には粘着層３３４を挟んでカバーフィルム３３６が配置される。
　本実施形態において画素アレイ部はトップエミッション型である。有機ＥＬ素子が発した光は、絶縁性基材３００とは反対側に出射される。なお、表示装置１００がカラーフィルタを用いてカラー表示を行う場合には、カラーフィルタは、封止膜３２８と保護膜３３４との間、あるいは対向基板側に配置される。有機ＥＬ素子が白色光を生成し、当該白色光はカラーフィルタを透過する。これにより、画素アレイ部に配置された各画素は、例えば、赤（Ｒ）、緑（Ｇ）、青（Ｂ）などの色の光を発する。
　表示領域２１０の回路層には、画素回路、走査信号線、映像信号線、駆動電源線などが形成される。具体的には、アンダーコート膜３０４は、絶縁性基材３００の上に窒化シリコン（ＳｉＮｙ）や酸化シリコン（ＳｉＯｘ）などの無機絶縁材料を用いて、下地層として形成される。アンダーコート膜３０４の上に、ポリシリコン（ｐ－Ｓｉ）膜が形成される。当該ｐ－Ｓｉ膜はパターニングされ、回路層で用いる箇所のｐ－Ｓｉ膜が選択的に残される。
　例えば、ｐ－Ｓｉ膜を用いてトップゲート型のＴＦＴ３０２のチャネル部及びソース・ドレイン部となる半導体層３０６が形成される。ＴＦＴ３０２のチャネル部の上にはゲート絶縁膜３０８を介してゲート電極層３１０が配置される。ゲート電極層３１０は、スパッタリング等で形成した金属膜をパターニングして形成される。
　この後、ゲート電極層３１０を覆う第１層間絶縁膜３１２が積層される。ＴＦＴ３０２のソース、ドレインとなるｐ－Ｓｉは、イオン注入により不純物が導入される。さらに、当該ソース及びドレインに電気的に接続された第１ＳＬ層３１４が形成される。このようにしてＴＦＴ３０２が形成される。
　その後、第２層間絶縁膜３１６が積層される。第２層間絶縁膜３１６の表面には、スパッタリング等で第２ＳＬ層３１８が形成される。第２ＳＬ層３１８と、ゲート電極層３１０と、第１ＳＬ層３１４とを用いて、走査信号線、映像信号線、駆動電源線を多層配線構造で形成することができる。この上に例えば、アクリル樹脂等の有機材料を積層して平坦化膜３２０が形成される。平坦化膜３２０により平坦化された表示領域２１０の表面に有機ＥＬ素子が形成される。
　有機ＥＬ素子は下部電極３２２、有機ＥＬ層３２４及び上部電極３２６で構成される。下部電極３２２、有機ＥＬ層３２４及び上部電極３２６は、絶縁性基材３００側から順に積層される。本実施形態では下部電極３２２が有機ＥＬ素子の陽極（アノード）であり、上部電極３２６が陰極（カソード）である。有機ＥＬ層３２４は正孔輸送層、発光層、電子輸送層等を含んで構成される。
　図３に示すＴＦＴ３０２がｎチャネルを有した駆動ＴＦＴ３０２であるとすると、下部電極３２２は、ＴＦＴ３０２の第１ＳＬ層３１４に接続される。具体的には、上述した平坦化膜３２０の形成後、下部電極３２２をＴＦＴ３０２に接続するためのコンタクトホール３３０が形成される。ＴＦＴ３０２に接続された下部電極３２２は、平坦化膜３２０表面及びコンタクトホール３３０内に形成された導電体膜がパターニングされることで画素ごとに形成される。
　下部電極３２２の形成後、画素境界にバンク３３２が形成される。バンク３３２で囲まれた画素の有効領域において、下部電極３２２が露出する。バンク３３２の形成後、有機ＥＬ層３２４を構成する各層が下部電極３２２の上に順番に積層される。上部電極３２６は、有機ＥＬ層３２４の上に透明電極材料を用いて形成される。
　封止膜３２８は、上部電極３２６の表面に形成される。例えば、封止膜３２８は、無機膜、有機膜及び無機膜を下からこの順に含む三層積層構造を有している。無機膜は、例えばＳｉＯ２、ＳｉＮ、又はＳｉＯＮ等の無機絶縁材料で形成さる。有機膜は、例えばアクリル樹脂等の有機絶縁材料で形成され、封止膜の上面を平坦化させる。カバーフィルム３３６は、粘着層３３４を介して封止膜上に配置される。カバーフィルム３３６は、シクロオレフィンポリマー（ＣＯＰ）やトリアセチルセルロース（ＴＡＣ）等で形成される。
　続いて、湾曲された状態の表示パネル１００について説明する。図４（ａ）は、湾曲領域２１６の近傍における表示パネル１００の模式的な断面を示す図である。なお、図４（ａ）は、図１に示す実施形態の表示パネル１００を示す図である。図４に示すように、表示パネル１００は、第１基板２０２と、第２基板２０４と、ドライバＩＣ２０６と、保護フィルム４００と、偏光板４０２と、補強フィルム４０４と、熱拡散シート４０６と、スペーサ４０８と、補強樹脂４１０と、カバーガラス４１２と、を含む。
　第１基板２０２は、湾曲領域２１６において湾曲される。第２基板２０４及びドライバＩＣ２０６は上述した通りである。保護フィルム４００は、表示パネル１００を保護するフィルムである。偏光板４０２は、表示パネル１００に入射した外光の反射を低減する。これにより、表示装置１００の視認性が向上する。
　補強フィルム４０４は、表示パネル１００を補強するフィルムである。具体的には、補強フィルム４０４は、湾曲された状態の表示パネル１００の裏面の平坦な領域に配置される。
　熱拡散シート４０６は、表示パネル１００の熱を拡散するシートである。具体的には、熱拡散シート４０６は、表示パネル１００の周囲に配置された駆動回路で生じた熱を、表示パネル１００全体に拡散する。これにより、表示パネル１００の一部だけ高温になる状態を防止する。
　スペーサ４０８は、折り曲げられた表示パネル１００の表面側の部分と裏面側の部分との間に配置される。スペーサ４０８は、表面側の部分と裏面側の部分との間隔を一定以上に保つ。これにより、表示パネル１００に厚み方向の圧力が加わっても湾曲領域２１６の曲率が許容範囲に保たれる。
　また、スペーサ４０８の端部は、湾曲領域２１６の背面に応じた曲率の曲面となるように形成される。スペーサ４０８の端部を湾曲領域２１６の背面に当接させることで、湾曲領域２１６の表面に圧力が加わっても湾曲領域２１６の形状を一定に保つことができる。スペーサ４０８によって、湾曲領域２１６に配置された第１配線２１８乃至第３配線２２２にかかる応力を小さくし、第１配線２１８乃至第３配線２２２の断線を起こりにくくすることができる。
　補強樹脂４１０は、表示パネル１００を補強する樹脂である。補強樹脂４１０は、湾曲された状態の表示パネル１００の湾曲領域２１６に配置される。補強樹脂４１０は、表示パネル１００の折り曲げられた領域に塗布される。
　カバーガラス４１２は、表示パネル１００の表面を保護するガラスである。カバーガラス４１２は、折り曲げた状態の表示パネル１００に対して、偏光板４０２の上に配置される。なお、カバーガラス４１２は、アクリル等の樹脂製であってもよい。
　なお、湾曲領域２１６には補強樹脂４１０を貼り付けない構成としてもよい。当該構成によれば、湾曲領域２１６の柔軟性を増し、より小さい曲率半径で表示パネル１００を湾曲させることができる。湾曲領域２１６の曲率半径が小さくなるほど、折り曲げられた表示パネル１００の平面視でのサイズも小さくなり、また折り曲げられた表示パネル１００の厚さも小さくなる。
　図４（ｂ）は、変形例において、表示パネル１００の湾曲領域２１６の近傍における模式的な断面を示す図である。表示パネルは、ＣＯＦ用フィルム２２４を有する。ドライバＩＣ２０６は、ＣＯＦ用フィルム２２４に配置される。他の構成は、図４（ａ）に示した構成と同様である。
　続いて、額縁領域２１２、湾曲領域２１６及び接続領域２１４の詳細について説明する。図５は、額縁領域２１２、湾曲領域２１６及び接続領域２１４を拡大した図である。図６は、変形例における額縁領域２１２、湾曲領域２１６及び接続領域２１４を拡大した図である。また、図７（ａ）乃至図７（ｃ）は、それぞれ図５及び図６のVII-VII断面、VII'-VII'断面、VII''-VII''断面を示す図である。また、図８（ａ）及び図８（ｂ）は、図５及び図６のVIII-VIII断面及びVIII'-VIII'断面を示す図である。
　図５に示すように、表示領域２１０からドライバＩＣ２０６に向かって順に、額縁領域２１２、湾曲領域２１６及び接続領域２１４が配置される。額縁領域２１２、湾曲領域２１６及び接続領域２１４は、それぞれ、複数の第１配線２１８と、第２配線２２０と、第３配線２２２と、Ｙドライバ電源線５００と、Ｙドライバ信号線５０２と、が配置される。
　図５に示すように、ドライバＩＣ２０６は、第１基板２０２の接続領域２１４に配置される。一方、変形例においては、図６に示すように、ドライバＩＣ２０６は、ＣＯＦ用フィルム２２４に配置される。ＣＯＦ用フィルム２２４は、第１基板２０２に配置される。
　第１配線２１８は、表示領域２１０において画素アレイ部と接続され、接続領域２１４においてドライバＩＣ２０６と接続される。第２配線２２０及び第３配線２２２は、表示領域２１０において画素アレイ部と接続され、接続領域２１４において第２基板２０４と接続される。具体的には、第１配線２１８は、ドライバＩＣ２０６から供給された映像信号を画素アレイ部に供給する。第２配線２２０及び第３配線２２２は、第２基板２０４から供給された異なる電源電圧を画素アレイ部に供給する。なお、第１配線２１８乃至第３配線２２２に供給される信号及び電源はこれに限られず、他の信号や電源であってもよい。
　Ｙドライバ電源線５００及びＹドライバ信号線５０２は、額縁領域２１２においてＹドライバと接続される。Ｙドライバ電源線５００は、接続領域２１４において第２基板２０４と接続される。Ｙドライバ信号線５０２は、接続領域２１４においてドライバＩＣ２０６と接続される。Ｙドライバ電源線５００は、第２基板２０４から供給された電源電圧をＹドライバに供給する。Ｙドライバ信号線５０２は、ドライバＩＣ２０６から供給されたＹドライバ制御信号をＹドライバに供給する。Ｙドライバは、画素を選択する信号等を画素アレイ部に供給する。
　複数の第１配線２１８は、湾曲領域２１６において、第１層に設けられる。複数の第１配線２１８は、湾曲領域２１６と隣接する接続領域２１４及び額縁領域２１２において、第２層に配置される。
　具体的には、例えば図７（ａ）に示すように、第１配線２１８は、ゲート電極層３１０と第２ＳＬ層３１８によって構成される。湾曲領域２１６における第１配線２１８は、絶縁性基材３００の上に配置された第２ＳＬ層３１８である。接続領域２１４における第１配線２１８は、アンダーコート膜３０４の上から第２層間絶縁膜３１６の上にかけて配置された第２ＳＬ層３１８と、当該第２ＳＬ層３１８とコンタクトホール３３０を介して接続されたゲート電極層３１０と、によって構成される。額縁領域２１２における第１配線２１８は、アンダーコート膜３０４の上から第２層間絶縁膜３１６の上にかけて配置された第２ＳＬ層３１８と、当該第２ＳＬ層３１８とコンタクトホール３３０を介して接続されたゲート電極層３１０と、によって構成される。
　また、複数の第１配線２１８は、湾曲領域２１６において互いに平行に配置される。具体的には、図５に示すように、複数の第１配線２１８は、湾曲領域２１６において、第１方向に平行に配置される。第１方向は、接続領域２１４から額縁領域２１２へ向かう方向（図５において右から左へ向かう方向）である。
　複数の第１配線２１８の一部は、接続領域２１４において、第１の方向に対してそれぞれ同じ側に傾斜して配置される。具体的には、例えば、接続領域２１４において、図５の中央部より上端側に配置された複数の第１配線２１８は、第１方向に対してそれぞれ右側に傾斜して配置される。
　なお、接続領域２１４において、複数の第１配線２１８には、第１の方向に対して同じ側に傾斜して配置される第１配線が複数含まれていればよく、反対側に傾斜して配置される第１配線２１８が含まれていてもよい。例えば、図５の中央部より下端側に配置された複数の第１配線２１８は、第１方向に対してそれぞれ左側に傾斜して配置される。また、図５の中央部付近において、複数の第１配線２１８は、第１方向に対してそれぞれ右側に傾斜して配置された第１配線２１８と左側に傾斜して配置された第１配線２１８と、を含む。
　複数の第１配線２１８の一部は、額縁領域２１２において、第１の方向に対してそれぞれ同じ側に傾斜して配置される。また、複数の第１配線２１８の他の一部は、額縁領域２１２において、第１の方向に対して反対側に傾斜して配置される。具体的には、例えば、額縁領域２１２において、図５の表示パネル１００の中央より上側に配置された複数の第１配線２１８は、第１方向に対してそれぞれ右側に傾斜して配置される。図５の表示パネル１００の中央より下側に配置された複数の第１配線２１８は、第１方向に対してそれぞれ左側に傾斜して配置される。
　第２配線２２０は、湾曲領域２１６において、第１層に設けられ、かつ、複数の第１配線２１８の間に配置される。第２配線２２０は、接続領域２１４及び額縁領域２１２において、第２層と異なる層に設けられ、かつ、少なくとも複数の第１配線２１８の一部と平面視で交差するように配置される。
　具体的には、例えば図７（ｂ）に示すように、第２配線２２０は、第１ＳＬ層３１４と第２ＳＬ層３１８によって構成される。第２配線２２０は、湾曲領域２１６において、絶縁性基材３００の上に配置された第２ＳＬ層３１８である。第２配線２２０は、接続領域２１４において、アンダーコート膜３０４の上から第２層間絶縁膜３１６の上にかけて配置された第２ＳＬ層３１８である。また、第２配線２２０は、額縁領域２１２において、アンダーコート膜３０４の上から第２層間絶縁膜３１６の上にかけて配置された第２ＳＬ層３１８と、当該第２ＳＬ層３１８とコンタクトホール３３０を介して接続された第１ＳＬ層３１４と、当該第１ＳＬ層３１４とコンタクトホール３３０を介して接続された第２ＳＬ層３１８と、によって構成される。
　また、図５に示すように、第２配線２２０は、湾曲領域２１６において、複数の第１配線２１８の間に、互いに平行に配置される。接続領域２１４において、第２配線２２０と第１配線２１８は平面視で交差する。当該交差する領域において、第１配線２１８はゲート電極層３１０によって構成され、第２配線２２０は第２ＳＬ層３１８によって構成される。これにより交差する領域５０４で、第１配線２１８と第２配線２２０が短絡することを防止できる。同様に、額縁領域２１２において、第２配線２２０と第１配線２１８は平面視で交差して配置されるが、それぞれ異なる層に配置されるため、第２配線２２０と第１配線２１８の短絡が防止される。
　第３配線２２２は、湾曲領域２１６において、第１層に設けられ、かつ、複数の第１配線２１８の間に配置される。第３配線２２２は、接続領域２１４及び額縁領域２１２において、第２層と異なる層に設けられ、かつ、少なくとも複数の第１配線２１８の一部と平面視で交差するように配置される。
　具体的には、例えば図７（ｃ）に示すように、第３配線２２２は、第１ＳＬ層３１４と第２ＳＬ層３１８によって構成される。第３配線２２２は、湾曲領域２１６において、絶縁性基材３００の上に配置された第２ＳＬ層３１８である。第３配線２２２は、接続領域２１４において、アンダーコート膜３０４の上から第２層間絶縁膜３１６の上にかけて配置された第２ＳＬ層３１８と、当該第２ＳＬ層３１８とコンタクトホール３３０を介して接続された第１ＳＬ層３１４と、当該第１ＳＬ層３１４とコンタクトホール３３０を介して接続された第２ＳＬ層３１８と、によって構成される。第３配線２２２は、額縁領域２１２において、アンダーコート膜３０４の上から第２層間絶縁膜３１６の上にかけて配置された第２ＳＬ層３１８と、当該第２ＳＬ層３１８とコンタクトホール３３０を介して接続された第１ＳＬ層３１４と、によって構成される。
　また、図５に示すように、第３配線２２２は、湾曲領域２１６において、複数の第１配線２１８の間に、互いに平行に配置される。接続領域２１４において、第３配線２２２と第１配線２１８は平面視で交差する。当該交差する領域５０６において、第１配線２１８はゲート電極層３１０によって構成され、第３配線２２２は第１ＳＬ層３１４によって構成される。これにより交差する領域で、第１配線２１８と第３配線２２２が短絡することを防止できる。同様に、額縁領域２１２において、第３配線２２２と第１配線２１８は平面視で交差して配置されるが、それぞれ異なる層に配置されるため、第３配線２２２と第１配線２１８の短絡が防止される。
　接続領域２１４において、第２配線２２０及び第３配線２２２は、交差して配置される。当該交差する領域において、第２配線２２０は第２ＳＬ層３１８によって構成され、第３配線２２２は第１ＳＬ層３１４によって構成される。これにより交差する領域５０８で、第２配線２２０と第３配線２２２が短絡することを防止できる。
　接続領域２１４において、第２配線２２０は、分岐点５１０を有する。具体的には、例えば図５に示すように、第２配線２２０は、第１方向に平行な領域と、第１方向と直交する第２方向に平行な領域と、を有する。第１方向に平行な２本の第２配線２２０は、第２基板２０４と２か所で接続される。当該２本の第２配線２２０は、接続領域２１４の第２方向に平行に配置された領域において１本に結合される。１本に結合された第２配線２２０は、湾曲領域２１６側に向かって６本に分岐される。
　同様に、接続領域２１４において、第３配線２２２は、分岐点５１２を有する。具体的には、例えば、第３配線２２２は、第１方向に平行な領域と、第２方向に平行な領域と、を有する。第１方向に平行な２本の第３配線２２２は、第２基板２０４と２か所で接続される。当該２本の第３配線２２２は、接続領域２１４の第２方向に平行に配置された領域において１本に結合される。１本に結合された第３配線２２２は、湾曲領域２１６側に向かって６本に分岐される。分岐された第２配線２２０及び第３配線２２２は、湾曲領域２１６において、それぞれ第１方向に平行に配置される。なお、分岐点の数は図５に示した実施例に限られず、第２配線２２０及び第３配線２２２は、上記より多くのまたは少ない分岐点の数を有するようにしてもよい。また、第２配線２２０及び第３配線２２２は、分岐５１０，５１２を有しなくてもよい。
　湾曲領域２１６の少なくとも一部の領域において、分岐された第２配線２２０及び第３配線２２２は、交互に配置され、複数の第１配線２１８は、第２配線２２０と第３配線２２２の間に配置される。具体的には、例えば、湾曲領域２１６において、第２配線２２０と第３配線２２２は、図５の上側及び下側から中央部に向かって、それぞれ交互に配置される。当該交互に配置された第２配線２２０と第３配線２２２の間には、それぞれ複数の第１配線２１８が配置される。なお、後述するように、第２配線２２０と第３配線２２２の間に、第１配線２１８が配置されない領域を設けてもよい。
　Ｙドライバ電源線５００及びＹドライバ信号線５０２は、第１配線２１８乃至第３配線２２２の外側に配置される。具体的には、Ｙドライバ信号線５０２は第１配線２１８乃至第３配線２２２の外側を第２基板２０４とＹドライバを接続するように配置される。Ｙドライバ電源線５００は、Ｙドライバ信号線５０２のさらに外側に第２基板２０４とＹドライバを接続するように配置される。
　Ｙドライバ電源線５００及びＹドライバ信号線５０２は、ゲート電極層３１０と第２ＳＬ層３１８によって構成される。湾曲領域２１６におけるＹドライバ電源線５００及びＹドライバ信号線５０２は、例えば図８（ａ）及び図８（ｂ）に示すように、第１基板２０２の上に配置された第２ＳＬ層３１８である。接続領域２１４におけるＹドライバ電源線５００及びＹドライバ信号線５０２は、アンダーコート膜３０４の上から第２層間絶縁膜３１６の上にかけて配置された第２ＳＬ層３１８によって構成される。額縁領域２１２におけるＹドライバ電源線５００は、アンダーコート膜３０４の上から第２層間絶縁膜３１６の上にかけて配置された第２ＳＬ層３１８と、当該第２ＳＬ層３１８とコンタクトホール３３０を介して接続されたゲート電極層３１０と、当該ゲート電極層３１０とコンタクトホール３３０を介して接続された第２ＳＬ層３１８と、によって構成される。額縁領域２１２におけるＹドライバ信号線５０２は、アンダーコート膜３０４の上から第２層間絶縁膜３１６の上にかけて配置された第２ＳＬ層３１８と、当該第２ＳＬ層３１８とコンタクトホール３３０を介して接続されたゲート電極層３１０と、によって構成される。
　なお、額縁領域２１２において、第２配線２２０及び第３配線２２２は、それぞれ分岐点を有し、かつ、第１配線２１８と平面視で交差する構成としてもよい。図５では、第３配線２２２のみが額縁領域２１２において分岐点５１２を有する実施例を記載しているが、第２配線２２０及び第３配線２２２は、それぞれ額縁領域２１２において分岐点を有する構成としても、分岐点を有しない構成としてもよい。
　また、図７（ａ）乃至（ｃ）、図８（ａ）及び図８（ｂ）に示すように、有機絶縁膜６００また平坦化膜３２０は、額縁領域２１２の一部に切れ目（以下、水分遮断構造６０２とする）を有していてもよい。有機絶縁膜６００また平坦化膜３２０の材質は、感光性のアクリルやポリイミドなどである。水分遮断構造６０２によって、有機絶縁膜６００また平坦化膜を介して表示領域２１０に水分が侵入することを防止できる。これにより、水分による画素アレイ部及びＥＬ素子の劣化を低減できる。水分遮断構造６０２を有しない構成とする場合には、額縁領域２１２における第１ＳＬ層３１４を設けない構成としてもよい。この場合、額縁領域２１２における第２配線２２０及び第３配線２２２は、第２ＳＬ層３１８で構成される。なお、図７（ａ）乃至（ｃ）、図８（ａ）及び図８（ｂ）に示す有機絶縁膜６００は、図３における平坦化膜３２０及び／またはバンク３３２に相当する。
　図９は、表示領域２１０の角部５１４を拡大した図である。図１０は、図５の額縁領域２１２の端部５１６を拡大した図である。
　図９に示すように、表示パネル１００の外側から順に、Ｙドライバ電源線５００、Ｙドライバ信号線５０２、第２配線２２０、第３配線２２２、第１配線２１８が配置される。なお、第２配線２２０と第３配線２２２の位置を入れ替えてもよい。図１０に示すように、額縁領域２１２の端部５１６近傍では、第１配線２１８、第２配線２２０、第３配線２２２が順に配置される。なお、さらに、第２配線２２０と第３配線２２２の全ての間に、第１配線２１８を設ける構成としてもよい。
　接続領域２１４及び額縁領域２１２における第２配線２２０、第３配線２２２、Ｙドライバ電源線５００、及び、Ｙドライバ信号線５０２は、１本の配線で構成される。一方、図９及び図１０に示すように、第１配線２１８だけでなく、湾曲領域２１６における第２配線２２０、第３配線２２２、Ｙドライバ電源線５００、及び、Ｙドライバ信号線５０２は、それぞれ、複数の配線の集合で構成される。これにより、湾曲部に配置された配線の電気抵抗を低減できる。
　さらに、湾曲領域２１６において、第１配線２１８乃至第３配線２２２を構成する各配線は、第１配線２１８乃至第３配線２２２の延伸方向に対して、右側に傾斜して配置された領域と、左側に傾斜して配置された領域と、を交互に有する構成としてもよい。図１１は、図９の湾曲領域２１６における第２配線２２０の一部１０００を拡大した図である。図１１に示すように、第２配線２２０は、複数の配線の束であって、各配線は、ジグザグの形状に形成される。これにより、湾曲された場合に、第２配線２２０が切断される可能性をさらに、低減できる。第１配線２１８、第３配線２２２、Ｙドライバ電源線５００、及び、Ｙドライバ信号線５０２も同様の形状としてもよい。
　本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。例えば、前述の各実施形態に対して、当業者が適宜、構成要素の追加、削除若しくは設計変更を行ったもの、又は、工程の追加、省略若しくは条件変更を行ったものも、本発明の要旨を備えている限り、本発明の範囲に含まれる。
 
 
 

Claims (8)

  1. 　第１領域において、第１層に設けられ、かつ、それぞれ第１の方向に平行に配置され、前記第１領域と隣接する第２領域において、第２層に配置された複数の第１配線と、
    　前記第１領域において、前記第１層に設けられ、かつ、前記複数の第１配線の間に配置され、前記第２領域において、前記第２層と異なる層に設けられた第２配線と、
    　を有する表示装置であって、
    　前記複数の第１配線の一部は、前記第２領域において、前記第１の方向に対してそれぞれ同じ側に傾斜して配置され、
    　前記複数の第２配線は、前記第２領域において、前記複数の第１配線の一部と平面視で交差するように配置されることを特徴とする表示装置。
  2. 　さらに、前記第１領域において、前記第１層に設けられ、かつ、前記複数の第１配線の間に配置され、前記第２領域において、前記第２層と異なる層に設けられ、かつ、少なくとも前記複数の第１配線の一部と平面視で交差するように配置された第３配線を有する、
    　ことを特徴とする請求項１に記載の表示装置。
  3. 　前記第２領域において、前記第２配線及び前記第３配線は、それぞれ分岐点を有し、
    　前記第１領域において、分岐された前記第２配線及び前記第３配線は、それぞれ平行に配置される、
    　ことを特徴とする請求項２に記載の表示装置。
  4. 　前記第１領域の少なくとも一部の領域において、分岐された前記第２配線及び前記第３配線は、交互に配置され、前記複数の第１配線は、前記第２配線と前記第３配線の間に配置される、
    　ことを特徴とする請求項３に記載の表示装置。
  5. 　前記第１領域において、前記第１配線乃至第３配線は、それぞれ複数の配線の集合で構成され、
    　前記第１配線乃至第３配線を構成する各配線は、前記第１配線乃至第３配線の延伸方向に対して、右側に傾斜して配置された領域と、左側に傾斜して配置された領域と、を交互に有する、
    　ことを特徴とする請求項２に記載の表示装置。
  6. 　さらに、前記第１領域の前記第２領域とは反対側に、第３領域を有し、
    　前記第３領域において、前記第２配線及び前記第３配線は、それぞれ分岐点と有し、かつ、前記第１配線と平面視で交差する、
    　ことを特徴とする請求項２に記載の表示装置。
  7. 　前記第３領域は、画素アレイ部を有する表示領域の周囲に配置された額縁領域であり、
    　前記第２領域は、前記表示領域の裏面側に配置され、電源電圧及び映像信号を供給される接続領域であり、
    　前記第１領域は、前記額縁領域と前記接続領域とを連結し、前記接続領域が前記表示領域の裏面に配置されるように湾曲される湾曲領域である、
    　ことを特徴とする請求項６に記載の表示装置。
  8. 　前記第１配線は、映像信号が入力され、
    　前記第２配線及び前記第３配線は、異なる電源電圧が入力される、
    　ことを特徴とする請求項２に記載の表示装置。
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