WO2019093348A1 - 配線構造及びターゲット材 - Google Patents

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zirconium
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wiring
intermediate layer
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成紀 徳地
高橋　誠一郎
八島　勇
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Mitsui Kinzoku Co Ltd
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Mitsui Mining and Smelting Co Ltd
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    • H10W20/48—Insulating materials thereof

Definitions

  • the present invention relates to a wiring structure.
  • the present invention also relates to a target material used for manufacturing the wiring structure.
  • An aluminum alloy is often used as a wiring film of a circuit board used for a touch panel of a display device such as a liquid crystal display, a plasma display and an organic EL.
  • a display device such as a liquid crystal display, a plasma display and an organic EL.
  • miniaturization and thinning of the wiring film have been attempted, and a wiring film having an electrical resistivity lower than that of an aluminum alloy is required. Therefore, copper, which has a low resistance and a high melting point, is drawing attention.
  • copper does not have good adhesion to glass or silicon, it is necessary to provide an adhesion layer between the copper wiring film and the substrate made of glass or the like to enhance the adhesion between the two.
  • Patent Document 1 describes a technique of providing a barrier layer made of titanium between a glass substrate and a copper thin film which is a main conductive film.
  • the barrier layer is considered to have the function of enhancing the adhesion between the glass substrate and the copper thin film.
  • Patent Document 2 the adhesion between the SiO 2 substrate and the conductive film is improved by providing the conductive film on the SiO 2 substrate using a sputtering target which is mainly composed of copper and to which zirconium is added. Have been described.
  • a layer made of titanium is provided separately from the copper thin film which is the main conductive film. Due to the recent trend toward higher performance of thin film transistors, the process temperature tends to be higher, which makes it easier to cause diffusion of elements between copper and titanium. As a result, the conductivity of the copper thin film may be reduced.
  • Patent Document 2 relates to providing a conductive film directly on a substrate to enhance the adhesion between the conductive film and the substrate.
  • This conductive film contains zirconium in addition to copper which is the main conductive material. Zirconium has a volume resistance value that is an order of magnitude higher than that of copper, so it is difficult to develop sufficient conductivity if this conductive film is used as it is.
  • an object of the present invention is to provide a technique for enhancing the adhesion between a wiring layer and a substrate without deteriorating the conductivity of the wiring layer in a wiring structure provided with a wiring layer containing copper.
  • the inventors of the present invention have found that the above problem can be solved by forming an intermediate layer made of a specific alloy between a substrate and a wiring layer containing copper.
  • the present invention has been made based on the above findings, and has a wiring structure comprising a glass substrate, an intermediate layer provided on the glass substrate, and a wiring layer provided on the intermediate layer,
  • the wiring layer contains copper
  • the intermediate layer contains zirconium and the balance is copper and unavoidable impurities.
  • the problem is solved by providing a wiring structure in which the ratio of the number of moles of zirconium to the total number of moles of copper and zirconium contained in the intermediate layer is 5% by mole or more and 33% by mole or less.
  • the present invention is also a target material used for manufacturing the above wiring structure, It is intended to provide a target material containing zirconium and the balance being copper and unavoidable impurities, or containing zirconium and silicon and the balance being copper and unavoidable impurities.
  • FIG. 1 is a schematic view of a cross section along the thickness direction showing one embodiment of the wiring structure of the present invention.
  • FIG. 2 is a schematic view of a cross section along the thickness direction showing another embodiment of the wiring structure of the present invention.
  • FIG. 3 is a schematic view of an upper surface of a TEG forming pattern for measuring wiring resistance.
  • FIG. 1 shows an embodiment of the wiring structure of the present invention.
  • the wiring structure 10 shown in the figure is used as various semiconductor devices such as thin film transistors.
  • the wiring structure 10 includes a glass substrate 11.
  • the wiring layer containing copper is a wiring of an electrical circuit made of pure copper or a copper alloy, and is generally composed of a thin film layer formed on the glass substrate 11 by various thin film forming methods.
  • the thickness of the wiring layer 13 can be arbitrarily set according to the specific application of the wiring structure 10, and can be set to, for example, 100 nm or more and 2000 nm or less.
  • the wiring layer 13 is made of a copper alloy
  • a copper base alloy containing one or more elements selected from manganese, magnesium, bismuth, indium and the like as alloy components is cited as the copper alloy.
  • alloy components can be contained in the copper alloy at a ratio of 0.01 mol% or more and 25 mol% or less.
  • the copper alloy is different from or the same as the alloy forming the metal layer 14 described later.
  • the wiring layer 13 is made of copper, as long as the wiring layer 13 has the inherent conductivity of copper, it is acceptable that the wiring layer 13 contains a trace amount of other elements other than copper. From the viewpoint of securing conductivity and facilitating etching together with the intermediate layer 12 described later, it is preferably an alloy composed of copper and unavoidable impurities, and has a purity of 3N or more in terms of purity excluding gas components such as oxygen Is more preferred.
  • the thickness of the wiring layer 13 is preferably 100 nm or more and 2000 nm or less. By setting the thickness of the wiring layer 13 to 100 nm or more, the conductivity necessary for the wiring structure is secured. Further, by setting the thickness of the wiring layer 13 to 2000 nm or less, it does not become an obstacle when it is used for a multilayer laminated substrate, and it can cope with high definition because it does not become excessively thick in the width direction. Furthermore, mass productivity at the time of circuit board manufacture is unlikely to be impaired. From such a viewpoint, the thickness of the wiring layer 13 is more preferably 150 nm or more and 1200 nm or less, and still more preferably 200 nm or more and 800 nm or less.
  • an intermediate layer 12 for improving the adhesion between the two is formed.
  • the intermediate layer 12 is in direct contact with the glass substrate 11 and also in direct contact with the wiring layer 13. That is, at the beginning of the film forming process, no layer is interposed between the intermediate layer 12 and the glass substrate 11. Similarly, between the intermediate layer 12 and the wiring layer 13, no layer is initially interposed in the film forming process.
  • the intermediate layer 12 is made of a material containing zirconium and the balance being copper and unavoidable impurities. That is, the intermediate layer 12 is made of a copper-zirconium (Cu-Zr) alloy (hereinafter, "the alloy containing zirconium and the balance being copper and unavoidable impurities" is also referred to as “copper-zirconium alloy”).
  • Cu-Zr copper-zirconium
  • zirconium is an element having low diffusivity with copper, there is an advantage that the conductivity of the wiring layer 13 is unlikely to be reduced even when the wiring structure 10 is used in a high temperature environment.
  • the adhesion between the wiring layer 13 and the glass substrate 11 can be enhanced without impairing the conductivity of the wiring layer 13.
  • the copper-zirconium alloy can be easily etched by a known etchant such as copper chloride or sulfuric acid / hydrogen peroxide. Therefore, the use of the intermediate layer 12 made of a copper-zirconium alloy has an advantage that a short circuit failure due to a wiring circuit remaining without being dissolved at the time of etching is unlikely to occur. This advantage is also applicable to the case where the copper-zirconium-silicon alloy described later is used as the intermediate layer 12.
  • the glass substrate 11 is preferably a glass substrate containing SiO 2 , for example, alkali-free glass, soda lime glass, A borosilicate glass, an aluminosilicate glass, etc. are mentioned, It is especially preferable to use the non-alkali glass substrate for liquid crystal displays.
  • the copper-zirconium alloy constituting the intermediate layer 12 has a mole of zirconium to the total number of moles of copper and zirconium.
  • the number ratio is preferably 5 to 33 mol%, more preferably 10 to 25 mol%, and still more preferably 12 to 20 mol%.
  • the intermediate layer 12 further contains silicon. It is preferable to do. That is, the intermediate layer 12 is a material containing zirconium and silicon and the balance being copper and unavoidable impurities, in other words, a copper-zirconium-silicon (Cu-Zr-Si) alloy (hereinafter referred to as "containing zirconium and silicon, and It is preferable that the alloy is composed of an alloy in which the balance is copper and unavoidable impurities, also referred to as “copper-zirconium-silicon alloy”.
  • Cu-Zr-Si copper-zirconium-silicon alloy
  • the ratio of the number of moles of zirconium to the total number of moles of copper, zirconium and silicon is 5 mol% or more to 33 moles. It is preferable that it is% or less. From the viewpoint of further improving the adhesion between the wiring layer 13 and the glass substrate 11, the content is preferably 5 mol% or more. Further, it is preferably 33 mol% or less from the viewpoint of improving the etching property in the step of forming the wiring structure and ensuring the ease of film formation in the manufacturing process at the time of forming the intermediate layer.
  • the ratio of the number of moles of zirconium to the total number of moles of copper, zirconium and silicon is more preferably 6 mole% or more and 25 mole% or less, and further preferably 7 mole% or more and 20 mole% or less preferable.
  • the copper-zirconium-silicon alloy preferably has a ratio of the number of moles of silicon to the total number of moles of copper, zirconium and silicon of 5 to 33 mol%, More preferably, the molar ratio is 25 mol% or less, and more preferably 7 mol% to 20 mol%.
  • the ratio of the total number of moles of zirconium and silicon to the total number of moles of copper, zirconium and silicon is 10 mol% or more It is preferable that it is 40 mol% or less. From the viewpoint of further improving the adhesion, 10 mol% or more is preferable. Further, from the viewpoint of keeping the zirconium concentration low to secure the easiness of etching in the step of forming the wiring structure, the content is preferably 40 mol% or less. From such a viewpoint, the ratio of the total number of moles of zirconium and silicon to the total number of moles of copper, zirconium and silicon is preferably 11% to 33% by mole, and 12% to 25% by mole It is further preferred that
  • the intermediate layer 12 is made of a copper-zirconium alloy
  • the copper-zirconium alloy is an alloy containing zirconium and the balance being copper and an unavoidable impurity, as described above.
  • the intermediate layer 12 is composed of a copper-zirconium-silicon alloy
  • the copper-zirconium-silicon alloy is an alloy containing zirconium and silicon and the balance being copper and an unavoidable impurity as described above. Is preferred. Even when the intermediate layer is made of any of these alloys, it is acceptable that these alloys contain copper, zirconium and other elements other than silicon to a small extent to the extent that the effects of the present invention are exhibited.
  • the ratio of unavoidable impurities is the sum of the number of moles of copper and zirconium or the sum of the number of moles of copper, zirconium and silicon Is preferably 2 mol% or less, and more preferably 1 mol% or less. The smaller the proportion of unavoidable impurities, the better.
  • the intermediate layer 12 can be formed, for example, by various thin film formation methods.
  • a thin film formation method conventionally known methods such as sputtering and vacuum evaporation can be adopted.
  • a target material containing zirconium as the copper-zirconium alloy source or copper-zirconium-silicon alloy source and the balance containing copper and unavoidable impurities or the balance with zirconium and silicon It is preferable to use a target material consisting of copper and unavoidable impurities.
  • the alloy composition in this target material is the same as the composition of the alloy constituting the intermediate layer 12, and may have the same composition.
  • the target material is made of a copper-zirconium alloy or a copper-zirconium-silicon alloy, and in the wiring structure 10, the intermediate layer 12 for improving the adhesion between the glass substrate 11 and the wiring layer 13. It is used for formation.
  • this target material contains a trace amount of other elements than copper, zirconium and silicon, for example, oxygen, for the same reason as the intermediate layer 12, the content of the element is as small as possible. Is preferred.
  • the target material is a sputtering target made of a copper-zirconium-silicon alloy
  • the proportion of the copper-zirconium-silicon alloy in the target makes the improvement in the adhesion between the intermediate layer 12 and the glass substrate 11 more remarkable.
  • it is preferably 6% or more and 40% or less, more preferably 9% or more and 40% or less, and most preferably 15% or more and 35% or less.
  • the above ratio is calculated by the method described in [Proportion of copper-zirconium-silicon alloy in sputtering target] in the examples described later.
  • the target material described above is suitably used not only for sputtering but also as a target material for various physical vapor deposition (PVD) methods such as vacuum deposition such as arc ion plating.
  • PVD physical vapor deposition
  • the above target material can be manufactured by various methods known in the art. For example, copper and zirconium melted in vacuum and optionally silicon are used as raw materials, cast and alloyed. Next, a target material is manufactured using the obtained ingot.
  • a target material is manufactured using the obtained ingot.
  • it may be hot forging, may be cold forging, or may be hot rolling. Moreover, it cuts out with a wire saw, and you may form in a board
  • the obtained plate material may be attached to a backing plate which is a jig for sputtering using a bonding material such as indium.
  • the target material also includes the state before the target material finishing process such as surface grinding and bonding.
  • the shape of the target material is not limited to a flat plate, and includes a cylindrical shape.
  • the sputtering target refers to one which is subjected to sputtering by bonding one or more target materials to a backing plate or the like.
  • the thickness of the intermediate layer 12 formed by the above-mentioned method is preferably 10 nm or more and 100 nm or less.
  • the intermediate layer 12 can be formed all over the glass substrate 11, and the adhesion between the glass substrate 11 and the wiring layer 13 can be surely improved.
  • productivity in manufacturing can be prevented from being impaired without unnecessarily increasing the volume resistivity of the wiring structure.
  • the thickness of the intermediate layer 12 can be arbitrarily set within the above range as long as the adhesion between the glass substrate 11 and the wiring layer 13 is improved, more preferably 15 nm or more and 80 nm or less, still more preferably 20 nm or more and 50 nm or less It can be set to
  • the wiring layer 13 has a first surface 13 a which is a surface facing the glass substrate 11. Further, the wiring layer 13 has a second surface 13 b which is a surface opposite to the first surface 13 a. The first surface 13 a is in contact with the intermediate layer 12 described above.
  • the metal layer 14 is provided on the second surface 13 b. The wiring layer 13 and the metal layer 14 are in direct contact with each other, and no other layer is interposed between the two layers 13 and 14. The metal layer 14 is formed to cover the entire area of the second surface 13 b of the wiring layer 13. Therefore, the region exposed to the second surface 13b of the wiring layer 13 does not exist.
  • the adhesion between the substrate 11 and the intermediate layer 12 and the adhesion between the intermediate layer 12 and the wiring layer 13 via the first surface 13 a are important.
  • the temperature of this annealing treatment is generally 100 ° C. or higher, more preferably 300 ° C. or higher, and still more preferably 500 ° C. or higher.
  • the annealing time is generally 15 minutes or more and 120 minutes or less.
  • the annealing may be performed after the film formation of the wiring layer 13, after the film formation of the metal layer 14 or the insulating layer 15 described later, or after the patterning of the resist.
  • the film forming process may be performed simultaneously with the above-described annealing conditions.
  • the insulating layer 15 is provided on the wiring layer 13.
  • the insulating layer 15 is additionally provided for the purpose of preventing the oxidation of the wiring layer 13 and preventing a short circuit due to a foreign matter or the like.
  • the insulating layer 15 is made of a highly oxidation resistant material.
  • the material having high oxidation resistance include nitrides, carbides, and oxides.
  • non-oxides include nitrides and carbides.
  • the use of nitrides is preferable from the viewpoint of maximizing the oxidation resistance.
  • nitride for example, a metal or metalloid nitride is suitably used, and examples thereof include silicon nitride which is a material capable of forming a film in a reducing atmosphere and suppressing the progress of oxidation of the wiring layer 13 .
  • silicon nitride which is a material capable of forming a film in a reducing atmosphere and suppressing the progress of oxidation of the wiring layer 13 .
  • oxide an oxide containing silicon such as SiO 2 and an oxide containing a rare earth such as Y 2 O 3 are preferable from the viewpoint of the stability of the thin film transistor.
  • the insulating layer 15 is provided so as to cover the entire surface including the side surfaces of the wiring layer 13 and the intermediate layer 12 from the viewpoint of maximizing the oxidation resistance. Instead of this, the insulating layer may be provided only in the entire region on the second surface 13 b side of the wiring layer 13.
  • the wiring structure 10 of the present embodiment includes an insulating layer 15 on the wiring layer 13.
  • a metal layer 14 is disposed between the wiring layer 13 and the insulating layer 15. The metal layer 14 is in direct contact with the wiring layer 13 and also in direct contact with the insulating layer 15 at the beginning of the film forming process.
  • the metal layer 14 is a layer additionally used. By providing the metal layer 14 on the wiring layer 13 and below the insulating layer 15 as shown in FIG. 2, the oxidation of the wiring layer 13 is more effectively prevented.
  • the metal layer 14 and the insulating layer 15 can be alternatively used to prevent the oxidation of the wiring layer 13. That is, only the metal layer 14 may be provided on the wiring layer 13, or only the insulating layer 15 may be provided on the wiring layer 13. Also, as in the present embodiment, the metal layer 14 and the insulating layer 15 may be provided in this order on the wiring layer 13.
  • the film formation of the insulating layer 15 is generally performed in a state where the substrate temperature is raised.
  • the thickness of the insulating layer 15 may be set to such an extent that oxidation of the wiring layer 13 can be prevented, preferably 50 nm to 500 nm, and more preferably 80 nm to 300 nm. It can be set.
  • an alloy containing zirconium and the balance of copper and unavoidable impurities ie, a copper-zirconium alloy is used.
  • an alloy containing zirconium and silicon and the balance being copper and unavoidable impurities, ie, a copper-zirconium-silicon alloy is used.
  • the wiring structure 10 is not easily affected by the oxidation caused by the annealing even after the annealing in the oxidizing atmosphere.
  • the copper-zirconium alloy constituting the metal layer 14 has a ratio of the number of moles of zirconium to the total number of moles of copper and zirconium of 5 to 33 mol%. % Or less is preferable, 5 to 25 mol% is more preferable, and 10 to 20 mol% is more preferable.
  • the copper-zirconium-silicon alloy has a ratio of the number of moles of zirconium to the total number of moles of copper, zirconium and silicon from the viewpoint of imparting heat resistance. 1 mol% or more is preferable.
  • the content is preferably 33 mol% or less, and more preferably 1 mol% to 25 mol%. It is more preferably 2 mol% or more and 20 mol% or less, and still more preferably 4 mol% or more and 10 mol% or less.
  • the ratio of the number of moles of silicon to the total number of moles of copper, zirconium and silicon is 1% to 33% by mole. Is more preferably 1 to 25 mol%, still more preferably 2 to 20 mol%, and still more preferably 4 to 10 mol%.
  • the copper-zirconium-silicon alloy is composed of copper, zirconium and silicon
  • the ratio of the total number of moles of zirconium and silicon to the total number is preferably 2 mol% or more and 40 mol% or less, more preferably 2 mol% or more and 25 mol% or less, and more preferably 4 mol% or more It is more preferable that it is mol% or less, and it is still more preferable that it is 8 mol% or more and 16 mol% or less.
  • the copper-zirconium alloy or the copper-zirconium-silicon alloy constituting the metal layer 14 is, as described above, an alloy containing zirconium and the balance being copper and an unavoidable impurity, or containing zirconium and silicon, and the balance Is preferably an alloy of copper and unavoidable impurities.
  • the alloy contains copper, zirconium and other elements other than silicon to such an extent that the effects of the present invention can be achieved.
  • the ratio of unavoidable impurities is the sum of the number of moles of copper and zirconium or the sum of the number of moles of copper, zirconium and silicon Is preferably 2 mol% or less, and more preferably 1 mol% or less. The smaller the proportion of unavoidable impurities, the better.
  • the metal layer 14 can be formed, for example, by various thin film formation methods. As a thin film formation method, conventionally known methods such as sputtering and vacuum evaporation can be adopted.
  • the thickness of the metal layer 14 can be arbitrarily set according to the specific use of the wiring structure 10, and can be set to, for example, 10 nm or more and 100 nm or less. By setting the thickness of the metal layer 14 to 10 nm or more, the oxidation of copper contained in the wiring layer 13 to be protected can be effectively prevented. Further, by setting the thickness of the metal layer 14 to 100 nm or less, the productivity of the metal layer 14 can be prevented from being impaired.
  • the metal layer 14 may cover a portion necessary to achieve the purpose of preventing the oxidation of the wiring layer 13.
  • the wiring layer 13 is provided only on the entire area on the second surface 13 b side, but may be provided so as to cover the whole including the side surfaces of the wiring layer 13 and the intermediate layer 12 as necessary.
  • Wiring structure 10 includes a step of providing intermediate layer 12 on glass substrate 11, a step of providing wiring layer 13 containing copper on intermediate layer 12, a step of providing metal layer 14 on wiring layer 13, and these layers. Heat treating the laminated structure having 12, 13, and 14 preferably. Then, according to this manufacturing method, in the process of manufacturing the wiring structure 10, the oxidation of the wiring layer 13 can be prevented even when the heat treatment is performed in an oxidizing atmosphere such as under the air.
  • the adhesion between the glass substrate 11 and the wiring layer 13, (ii) the element which is an advantage of the wiring structure of the embodiment shown in FIG.
  • the contradictory characteristics of (iv) suppression of oxidation of the wiring layer 13 can all be satisfied. There is an advantage.
  • the wiring structure 10 of each of the above embodiments may be used as it is or may be post-processed and used as various electronic devices.
  • various semiconductor devices such as a thin film transistor, are mentioned, for example.
  • the present invention has been described above based on its preferred embodiments, the present invention is not limited to the embodiments.
  • the insulating layer 15 is provided on the wiring layer 13, but the insulating layer 15 may not be provided.
  • the metal layer 14 and the insulating layer 15 are provided on the wiring layer 13, but the insulating layer 15 may not be provided.
  • Example 1 Ingots of various starting materials were precisely weighed so as to obtain the compositions shown in Table 1 below, and these ingots were charged into a carbon crucible. These ingots were vacuum heated and melted in a high frequency induction vacuum melting furnace. The molten metal thus obtained was cast with a carbon mold to obtain an ingot. The obtained ingot was cut out using a wire saw and then processed to a thickness of 5 mm by lathe processing. One surface of the target material thus obtained was brazed with indium to a backing plate to prepare a copper-zirconium-silicon alloy sputtering target for an intermediate layer.
  • the wiring structure was manufactured using the copper-zirconium-silicon alloy sputtering target for the intermediate layer obtained above and the pure copper sputtering target of 6N purity.
  • sputtering was performed under the following conditions to form an intermediate layer with a thickness of 25 nm on a glass substrate.
  • sputtering was performed using a pure copper sputtering target under the same conditions to form a 400 nm thick wiring layer on the intermediate layer.
  • ⁇ sputtering conditions >> ⁇ Sputtering method: DC magnetron sputtering ⁇ Evacuation device: Rotary pump + cryo pump ⁇ Achieved degree of vacuum: 1 ⁇ 10 -4 Pa or less ⁇ Ar pressure: 0.4 Pa Substrate temperature: 100 ° C. Sputtering power: 1000 W (power density 3.1 W / cm 2 ) -Substrate used: EAGLE XG (Corning / non-alkali glass for liquid crystal display, registered trademark), 50 mm (longitudinal) x 50 mm (horizontally) x 0.7 mm (thickness)
  • Examples 2 to 4 The amounts of copper, zirconium and silicon were changed so that the proportions of copper, zirconium and silicon were as shown in Table 1, and a copper-zirconium-silicon alloy sputtering target was produced.
  • An intermediate layer was obtained as in Example 1 using the obtained sputtering target.
  • a copper-zirconium-silicon alloy sputtering target for a metal layer having the same composition as the intermediate layer is used to carry out sputtering under the same conditions as the intermediate layer to form a 50 nm thick metal layer on the wiring layer. It formed.
  • a wiring structure shown in FIG. 2 was obtained in the same manner as in Example 1 except for the above.
  • Examples 5 and 6 An intermediate layer was obtained in the same manner as in Example 1 except that a copper-zirconium alloy sputtering target having a composition shown in Table 1 was used instead of the copper-zirconium-silicon alloy sputtering target used in Example 1. Furthermore, an insulating layer was formed on the intermediate layer by the same method as in Example 1 to obtain a wiring structure shown in FIG.
  • Example 1 Comparative Example 1 In Example 1, an intermediate layer made of a copper-zirconium-silicon alloy was not formed. A wiring structure was obtained in the same manner as in Example 1 except for the above.
  • Comparative Example 4 Instead of using a copper-zirconium-silicon alloy sputtering target for forming the intermediate layer, a copper-zirconium alloy sputtering target having the composition shown in Table 1 was used. A wiring structure was obtained in the same manner as in Example 1 except for these.
  • Comparative Example 5 Instead of using a copper-zirconium-silicon alloy sputtering target for forming the intermediate layer, a copper-zirconium alloy sputtering target having the composition shown in Table 1 was used. Moreover, the wiring layer which consists of copper on an intermediate
  • Comparative Example 6 Instead of using a copper-zirconium-silicon alloy sputtering target for forming the intermediate layer, a copper-zirconium-silicon alloy sputtering target having the composition shown in Table 1 was used. A wiring structure was obtained in the same manner as in Example 1 except for the above.
  • peel test The peel test was performed in accordance with JIS K5600-5-6. Twenty-five grids of 1 mm ⁇ 1 mm were formed on the laminated structure using an NT cutter eL-500. A tape 8705 B made by TQC was attached to the lattice cut portion, and the tape was rubbed with a finger so that the laminated structure could be seen through. The tape was peeled off within 5 minutes after the tape was attached. What peeled in the area
  • the volume resistivity of the obtained wiring structure was measured before and after the annealing treatment.
  • a four-terminal resistance measuring apparatus (B-1500A: manufactured by Agilent Technologies) was used. The measurement procedure is shown below.
  • the wiring resistance of the conductive portion composed of the metal layer and the wiring layer is measured in advance in the state of the laminated structure before the annealing process. Specifically, the current value is swept between the current application pads Pi and Pi shown in FIG. 3, and the voltage value between the voltage measurement pads Pv and Pv is measured to obtain the wiring resistance value.
  • the volume resistivity of the conductive portion is calculated from the obtained wiring resistance value, the line width, the length, and the film thickness of the conductive portion. The value is taken as the volume resistivity ( ⁇ ⁇ cm) before annealing.
  • the volume resistivity is calculated by the same method as the measurement of the volume resistivity before the annealing process. The value is taken as the volume resistivity ( ⁇ ⁇ cm) after annealing. Then, the rate of change in volume resistivity before and after the annealing process is calculated. The rate of change in volume resistivity (%) is calculated from ⁇ (volume resistivity after annealing ⁇ volume resistivity before annealing) / volume resistivity before annealing ⁇ ⁇ 100.
  • the ratio of the copper-zirconium-silicon alloy in the sputtering target is energy dispersive X-ray (EDX) analysis on the surface of the sputtering target material used for manufacturing the wiring structures of Examples 1 to 4 and Comparative Example 6. Calculated by Specifically, elemental analysis was performed using an energy dispersive X-ray analyzer (Dry SD 100 GV, manufactured by Nippon Denshi Co., Ltd.).
  • the phase separation was performed using multivariate image analysis software (NSS4 manufactured by Thermo Fisher Scientific Co., Ltd.) to the analysis results, and the ratio (%) of the area of the copper-zirconium-silicon alloy to the area of the entire image was calculated. .
  • Example 5 the obtained peak was analyzed using analysis software (Multipack 9.0 manufactured by ULVAC-PHI, Inc.) to determine the binding energy of the Zr3d electron.
  • a peak was observed at a location corresponding to the oxide of Zr.
  • a peak was observed on the higher energy side than Example 5. From the above results, it can be seen that the adhesion is ensured by the fact that Zr added to Cu bonds with the surface of the glass substrate as an oxide. Further, it can be seen that the adhesion is further enhanced by adding both Zr and Si to Cu.
  • Comparative Example 5 when the Zr concentration in Cu is increased to 5%, the volume resistivity is rapidly increased, and the conductivity is inferior only with the Cu—Zr alloy layer having such a composition. Furthermore, it can be seen that in the wiring structures of the first to fourth embodiments, the formation of the wiring pattern by etching can be performed extremely well.
  • the adhesion between the wiring layer and the substrate can be enhanced without impairing the conductivity of the wiring layer.

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Abstract

配線構造（１０）は、ガラス基板（１１）と、ガラス基板（１１）上に設けられた中間層（１２）と、中間層（１２）上に設けられた配線層（１３）とを備える。配線層（１３）は銅を含む。中間層（１２）はジルコニウムを含み、且つ残部が銅及び不可避不純物を含む。中間層（１２）に含まれる銅及びジルコニウムのモル数の合計に対するジルコニウムのモル数の割合が５モル％以上３３モル％以下である。中間層（１２）が更にケイ素を含有することが好適である。配線層（１３）上に、絶縁層（１５）を備えることも好適である。

Description

配線構造及びターゲット材
　本発明は配線構造に関する。また本発明は、該配線構造の製造に用いられるターゲット材に関する。
　液晶ディスプレイ、プラズマディスプレイや有機ＥＬといった表示デバイスのタッチパネル等に用いられる回路基板の配線膜として、アルミニウム合金が多く用いられている。最近では、デバイスの高精細化及び高速度化に伴い、配線膜の微細化及び薄膜化が図られており、アルミニウム合金よりも電気抵抗率の低い配線膜が求められている。そこで、低抵抗であり、高融点である銅が注目されている。しかし、銅はガラスやケイ素との密着性が良好でないことから、銅の配線膜とガラス等からなる基板との間に密着層を配して両者の密着性を高める必要がある。
　特許文献１には、ガラス基板と主導電膜である銅薄膜との間にチタンからなるバリア層を設ける技術が記載されている。このバリア層は、ガラス基板と銅薄膜との密着性を高める働きを有すると考えられる。
　特許文献２には、銅を主成分とし、ジルコニウムが添加されたスパッタリングターゲットを用いてＳｉＯ2基板上に導電膜を設けることで、該ＳｉＯ2基板と該導電膜との密着性を高めることが記載されている。
米国特許出願公開第２０１２／０３１５７５７号明細書 特開平３－１９６６１９号公報
　特許文献１に記載の技術は、主導電膜である銅薄膜とは別にチタンからなる層を設けている。近年の薄膜トランジスタの高性能化に起因してプロセス温度が高温化する傾向が高まっており、そのことによって銅とチタンとの間で元素の拡散が生じやすくなる。その結果、銅薄膜の導電性が低下するおそれがある。
　特許文献２に記載の技術は、基板上に直接導電膜を設け、該導電膜と基板との間の密着性を高めることに関するものである。この導電膜は、主たる導電材料である銅に加えてジルコニウムを含むものである。ジルコニウムはその体積抵抗値が銅のそれよりも一桁高いことから、この導電膜をそのまま使用すると十分な導電性を発現させることが困難である。
　したがって本発明の課題は、銅を含む配線層を備えた配線構造において、該配線層の導電性を損なうことなく、該配線層と基板との密着性を高める技術を提供することにある。
　本発明者は鋭意検討した結果、基板と、銅を含む配線層との間に、特定の合金からなる中間層を形成することで、前記課題が解決されることを知見した。
　本発明は前記知見に基づきなされたものであり、ガラス基板と、該ガラス基板上に設けられた中間層と、該中間層上に設けられた配線層とを備えた配線構造であって、
　前記配線層は銅を含み、
　前記中間層はジルコニウムを含み、且つ残部が銅及び不可避不純物からなり、
　前記中間層に含まれる銅及びジルコニウムのモル数の合計に対するジルコニウムのモル数の割合が５モル％以上３３モル％以下である配線構造を提供することにより前記課題を解決したものである。
　また本発明は、前記の配線構造の製造に用いるターゲット材であって、
　ジルコニウムを含み、且つ残部が銅及び不可避不純物からなるか、又はジルコニウム及びケイ素を含み、且つ残部が銅及び不可避不純物からなるターゲット材を提供するものである。
図１は、本発明の配線構造の一実施形態を示す厚み方向に沿う断面の模式図である。 図２は、本発明の配線構造の別の実施形態を示す厚み方向に沿う断面の模式図である。 図３は、配線抵抗測定用ＴＥＧ形成パターンの上面の模式図である。
　以下本発明を、その好ましい実施形態に基づき図面を参照しながら説明する。図１には、本発明の配線構造の一実施形態が示されている。同図に示す配線構造１０は、例えば薄膜トランジスタなどの各種の半導体デバイスとして用いられるものである。配線構造１０はガラス基板１１を備えている。
　ガラス基板１１上には、銅を含む配線層１３が設けられている。銅を含む配線層とは、純銅又は銅合金からなる電気回路の配線のことであり、一般には各種の薄膜形成方法によってガラス基板１１上に形成された薄膜層から構成されている。配線層１３の厚みは、配線構造１０の具体的な用途に応じて任意に設定可能であり、例えば１００ｎｍ以上２０００ｎｍ以下に設定することができる。
　配線層１３が銅合金から構成されている場合、該銅合金としては、例えば合金成分としてマンガン、マグネシウム、ビスマス及びインジウム等から選択される１種又は２種以上の元素を含む銅基合金が挙げられる。これらの合金成分は、銅合金中に０．０１モル％以上２５モル％以下の割合で含有させることができる。配線層１３が銅合金からなる場合、該銅合金は、後述する金属層１４を構成する合金とは異種又は同種のものが用いられる。
　配線層１３が銅から構成されている場合、該配線層１３は銅本来の導電性を有するものであれば、銅以外の他の元素を微量含むことは許容される。導電性を確保し、後述する中間層１２とともにエッチングを容易とする観点からは、銅及び不可避不純物からなる合金であることが好ましく、酸素等のガス成分を除いた純度で３Ｎ以上の純度であることが更に好ましい。
　配線層１３の厚みは、１００ｎｍ以上２０００ｎｍ以下であることが好ましい。配線層１３の厚みを１００ｎｍ以上にすることで、配線構造として必要な導電性が確保される。また配線層１３の厚みを２０００ｎｍ以下に設定することで、多層積層基板に用いるときの障害にならず、また幅方向に対して過度に厚くならないことから高精細化に対応できる。更に、回路基板製造時の量産性が損なわれにくい。こうした観点から、配線層１３の厚みは、更に好ましくは１５０ｎｍ以上１２００ｎｍ以下であり、一層好ましくは２００ｎｍ以上８００ｎｍ以下である。
　配線層１３とガラス基板１１との間には、これら両者の密着性を向上させるための中間層１２が形成されている。中間層１２は、ガラス基板１１と直接に接しており、且つ配線層１３とも直接に接している。つまり、中間層１２とガラス基板１１との間には、成膜工程では当初、何らの層も介在していない。同様に、中間層１２と配線層１３との間にも、成膜工程では当初、何らの層も介在していない。
　中間層１２は、配線層１３とガラス基板１１との密着性を向上させる観点から、ジルコニウムを含み、且つ残部が銅及び不可避不純物からなる材料から構成されている。すなわち中間層１２は、銅－ジルコニウム（Ｃｕ－Ｚｒ）合金からなる（以下、「ジルコニウムを含み、且つ残部が銅及び不可避不純物からなる合金」を、「銅－ジルコニウム合金」ともいう。）。この合金組成を有する中間層１２をガラス基板１１と配線層１３との間に設けることで、ガラス基板１１と配線層１３との密着性が効果的に向上することが、本発明者の検討の結果判明した。また、ジルコニウムは銅との拡散性が低い元素であることから、配線構造１０を高温環境下で用いた場合であっても配線層１３の導電性が低下しづらいという利点がある。このように、銅－ジルコニウム合金を中間層１２として用いることで、配線層１３の導電性を損なわずに、配線層１３とガラス基板１１との密着性を高めることができる。これらの利点は、後述する銅－ジルコニウム－ケイ素合金を中間層１２として用いた場合にも同様に言えることである。
　しかも、銅－ジルコニウム合金は、塩化銅や硫酸過水などの公知のエッチング液によって容易にエッチングできる。したがって、銅－ジルコニウム合金からなる中間層１２を用いることで、エッチング時に溶解されずに残った配線回路に起因するショート不良が発生しづらいという利点もある。この利点は、後述する銅－ジルコニウム－ケイ素合金を中間層１２として用いた場合にも同様に言えることである。
　上述した配線層１３とガラス基板１１との密着性の向上を顕著なものとする観点から、ガラス基板１１はＳｉＯ２を含有するガラス基板であることが好ましく、例えば無アルカリガラス、ソーダライムガラス、ボロシリケートガラス及びアルミノシリケートガラスなどが挙げられ、液晶ディスプレイ用無アルカリガラス基板を用いることが特に好ましい。
　同様に、中間層１２とガラス基板１１との密着性の向上を一層顕著なものとする観点から、中間層１２を構成する銅－ジルコニウム合金は、銅及びジルコニウムのモル数の合計に対するジルコニウムのモル数の割合が５モル％以上３３モル％以下であることが好ましく、１０モル％以上２５モル％以下であることが更に好ましく、１２モル％以上２０モル％以下であることが一層更に好ましい。
　中間層１２に含まれるジルコニウムによる、配線層１３とガラス基板１１との密着性を確保しつつ、配線構造１０の製造時のエッチング性を容易にする観点から、中間層１２は、更にケイ素を含有することが好ましい。つまり中間層１２は、ジルコニウム及びケイ素を含み、且つ残部が銅及び不可避不純物からなる材料、換言すれば銅－ジルコニウム－ケイ素（Ｃｕ－Ｚｒ－Ｓｉ）合金（以下、「ジルコニウム及びケイ素を含み、且つ残部が銅及び不可避不純物からなる合金」を、「銅－ジルコニウム－ケイ素合金」ともいう。）から構成されていることが好ましい。
　中間層１２が銅－ジルコニウム－ケイ素合金から構成されている場合、銅－ジルコニウム－ケイ素合金は、銅、ジルコニウム及びケイ素のモル数の合計に対するジルコニウムのモル数の割合は、５モル％以上３３モル％以下であることが好ましい。配線層１３とガラス基板１１との密着性の一層の向上の観点から、５モル％以上とすることが好ましい。また、配線構造の形成工程におけるエッチング性向上、及び中間層形成時の製造プロセスでの膜形成の容易さを確保する観点から３３モル％以下であることが好ましい。こうした観点から銅、ジルコニウム及びケイ素のモル数の合計に対するジルコニウムのモル数の割合は、６モル％以上２５モル％以下であることが更に好ましく、７モル％以上２０モル％以下であることが一層好ましい。ケイ素についても同様の観点から、銅－ジルコニウム－ケイ素合金は、銅、ジルコニウム及びケイ素のモル数の合計に対するケイ素のモル数の割合が、５モル％以上３３モル％以下であることが好ましく、６モル％以上２５モル％以下であることが更に好ましく、７モル％以上２０モル％以下であることが一層好ましい。
　配線層１３とガラス基板１１との中間層１２を構成する銅－ジルコニウム－ケイ素合金は、銅、ジルコニウム及びケイ素のモル数の合計に対する、ジルコニウム及びケイ素のモル数の合計の割合は１０モル％以上４０モル％以下であることが好ましい。密着性を更に一層向上させる観点から、１０モル％以上が好ましい。またジルコニウム濃度を低く抑えて配線構造の形成工程におけるエッチングの容易さを確保する観点から、４０モル％以下であることが好ましい。こうした観点から、銅、ジルコニウム及びケイ素のモル数の合計に対する、ジルコニウム及びケイ素のモル数の合計の割合は１１モル％以上３３モル％以下であることが好ましく、１２モル％以上２５モル％以下であることが更に好ましい。
　中間層１２が銅－ジルコニウム合金から構成される場合、該銅－ジルコニウム合金は、上述のとおり、ジルコニウムを含み、且つ残部が銅及び不可避不純物からなる合金であることが好ましい。また、中間層１２が銅－ジルコニウム－ケイ素合金から構成される場合、該銅－ジルコニウム－ケイ素合金は、上述のとおり、ジルコニウム及びケイ素を含み、且つ残部が銅及び不可避不純物からなる合金であることが好ましい。中間層がいずれの合金から構成されている場合であっても、これらの合金が、本発明の効果を奏する程度において、銅、ジルコニウム及びケイ素以外の他の元素を微量含むことは許容される。
　銅－ジルコニウム合金及び銅－ジルコニウム－ケイ素合金が他の元素を含むか否かにかかわらず、不可避不純物の割合は、銅及びジルコニウムのモル数の合計、又は銅、ジルコニウム及びケイ素のモル数の合計に対して、２モル％以下であることが好ましく、１モル％以下であることが更に好ましい。不可避不純物の割合は、少なければ少ないほど好ましい。
　中間層１２は例えば各種の薄膜形成方法によって形成することができる。薄膜形成方法としては、スパッタリングや真空蒸着など、従来公知の方法を採用することができる。薄膜形成方法として例えばスパッタリングを行うに際しては、銅－ジルコニウム合金源又は銅－ジルコニウム－ケイ素合金源として、ジルコニウムを含み、且つ残部が銅及び不可避不純物からなるターゲット材又はジルコニウム及びケイ素を含み、且つ残部が銅及び不可避不純物からなるターゲット材を用いることが好ましい。このターゲット材における合金組成は、中間層１２を構成する合金の組成と同様であり、同一の組成でも良い。つまり、このターゲット材は銅－ジルコニウム合金又は銅－ジルコニウム－ケイ素合金からなるものであり、配線構造１０において、ガラス基板１１と配線層１３との間の密着性を向上させるための中間層１２の形成に用いられるものである。なお、このターゲット材には、中間層１２と同様の理由により、銅、ジルコニウム及びケイ素以外の他の元素、例えば酸素を微量含むことは許容されるが、当該元素の含有量は、少なければ少ないほど好ましい。
　前記のターゲット材が銅－ジルコニウム－ケイ素合金からなるスパッタリングターゲットである場合、該ターゲット中の銅－ジルコニウム－ケイ素合金の割合は、中間層１２とガラス基板１１との密着性の向上を一層顕著なものとする観点から、６％以上４０％以下であることが好ましく、９％以上４０％以下であることが更に好ましく、１５％以上３５％以下であることが最も好ましい。前記の割合は、後述の実施例における〔スパッタリングターゲット中の銅－ジルコニウム－ケイ素合金の割合〕に記載の方法で算出される。
　なお、前記のターゲット材は、スパッタリングに用いられることは勿論のこと、アークイオンプレーティング等の真空蒸着など、各種の物理気相成長法（ＰＶＤ）のターゲット材としても好適に用いられる。
　前記のターゲット材は当該技術分野において公知の種々の方法で製造することができる。例えば真空中で溶融させた銅及びジルコニウム並びに必要に応じてケイ素を原料とし、鋳造して合金化させる。次に、得られた鋳塊を用いてターゲット材を製造する。ターゲット材に加工する加工方法に特に制限はなく、例えば熱間鍛造でもよく、冷間鍛造でもよく、あるいは熱間圧延でもよい。また、ワイヤーソーで切り出し加工を行い、板材に形成してもよい。前記のターゲット材をスパッタリングターゲットとして用いる場合には、得られた板材を、スパッタリングの冶具であるバッキングプレートにインジウムなどのボンディング材を用いて貼り付ければよい。なお本発明において、ターゲット材とは、平面研削やボンディング等のターゲット材仕上げ工程前の状態も包含する。
　また、ターゲット材の形状は平板に限定されず、円筒形状のものも含まれる。本発明においてスパッタリングターゲットとは、こうした単数又は複数のターゲット材をバッキングプレート等にボンディングされるなどしてスパッタリングに供されるものをいう。
　上述の方法で形成された中間層１２の厚みは好ましくは１０ｎｍ以上１００ｎｍ以下である。中間層１２の厚みを１０ｎｍ以上に設定することで、ガラス基板１１上にくまなく中間層１２を形成することができ、ガラス基板１１と配線層１３との密着性を確実に向上させることができる。また、中間層１２の厚みを１００ｎｍ以下に設定することで、配線構造の体積抵抗率を不必要に高めることなく、且つ製造する際の生産性が損なわれないようにすることができる。この中間層１２の厚みはガラス基板１１と配線層１３との密着性を向上させる範囲において前記範囲で任意に設定可能であり、更に好ましくは１５ｎｍ以上８０ｎｍ以下であり、一層好ましくは２０ｎｍ以上５０ｎｍ以下に設定することができる。
　配線層１３はガラス基板１１と対向する面である第１面１３ａを有している。また配線層１３は、第１面１３ａと反対側に位置する面である第２面１３ｂを有している。第１面１３ａは、上述した中間層１２と接している。第２面１３ｂ上には金属層１４が設けられている。配線層１３と金属層１４とは直接に接しており、両層１３，１４間には他の層は介在していない。金属層１４は、配線層１３の第２面１３ｂの全域を覆うように形成されている。したがって配線層１３の第２面１３ｂに露出した領域は存在していない。
　本発明においては、基板１１と中間層１２との相互の密着性、更には第１面１３ａを介した中間層１２と配線層１３との相互の密着性が重要である。この密着性を高めるためにアニール処理（熱処理）を行うことが好ましい。このアニール処理の温度は一般に１００℃以上であり、より好ましくは３００℃以上、更に好ましくは５００℃以上である。アニール処理の時間は、一般に１５分以上１２０分以下である。
　このアニール処理は配線層１３の成膜後であれば、金属層１４や、後述する絶縁層１５の成膜後やレジストのパターニング後でもよい。また上述のアニール条件を満たす範囲で成膜工程と同時に行っても良い。
　図１に示すとおり、配線層１３の上には絶縁層１５が設けられている。絶縁層１５は、配線層１３の酸化を防止するとともに、異物等によるショートを防止する目的で付加的に設けられるものである。この目的のために絶縁層１５は耐酸化性の高い材料から構成されている。耐酸化性の高い材料としては、例えば窒化物、炭化物及び酸化物などが挙げられる。これらの材料のうち、非酸化物からなる材料から絶縁層１５を構成することが、耐酸化性を発揮させられる点から好ましい。非酸化物としては、例えば窒化物及び炭化物が挙げられ、特に窒化物を用いることが、耐酸化性を最大限に発揮させられる点から好ましい。窒化物としては、例えば金属又は半金属の窒化物が好適に用いられ、その例としては成膜が還元雰囲気で行えて配線層１３の酸化の進行を抑制できる材料である窒化ケイ素などが挙げられる。酸化物としては、ＳｉＯ２などのケイ素を含む酸化物、及びＹ２Ｏ３などの希土類を含む酸化物等が、薄膜トランジスタの安定性の点から好ましい。
　絶縁層１５は、耐酸化性を最大限に発揮させる観点から、配線層１３及び中間層１２の側面を含む全体を被覆するように設けられている。これに代えて、配線層１３の第２面１３ｂ側の全域にのみ絶縁層を設けてもよい。
　図２には本発明の別の実施形態が示されている。なお、図２において本実施形態に関し特に説明しない点については、先に説明した図１に示す実施形態に関する説明が適宜適用される。また図２において図１と同じ部材には同じ符号を付してある。本実施形態の配線構造１０は、配線層１３上に絶縁層１５を備えるものである。配線層１３と絶縁層１５との間には金属層１４が配されている。金属層１４は、配線層１３と直接に接しているとともに、絶縁層１５とも成膜工程当初は、直接に接している。
　絶縁層１５と同様に、金属層１４も付加的に用いられる層である。図２に示したように、配線層１３上であって、且つ絶縁層１５より下に金属層１４を設けることで配線層１３の酸化が一層効果的に防止される。金属層１４及び絶縁層１５は、配線層１３の酸化防止のために択一的に用いることができる。すなわち、配線層１３上に金属層１４のみを設けてもよく、あるいは配線層１３上に絶縁層１５のみを設けてもよい。また、本実施形態のように配線層１３上に金属層１４及び絶縁層１５をこの順で設けてもよい。絶縁層１５の成膜は、一般に基板温度を高めた状態で行われる。基板温度を高めることに起因する熱負荷によって配線層１３の導電性低下につながる可能性があるので、その点からは金属層１４を設けた方が好ましい。いずれの態様であっても、絶縁層１５の厚みは配線層１３の酸化を防止し得る程度であればよく、好ましくは５０ｎｍ以上５００ｎｍ以下に設定することができ、更に好ましくは８０ｎｍ以上３００ｎｍ以下に設定することができる。
　配線構造１０において、上述した金属層１４としては、ジルコニウムを含み、且つ残部が銅及び不可避不純物からなる合金、すなわち、銅－ジルコニウム合金が用いられる。好適には、ジルコニウム及びケイ素を含み、且つ残部が銅及び不可避不純物からなる合金、すなわち、銅－ジルコニウム－ケイ素合金が用いられる。これらの合金組成を有する金属層１４を配線層１３の上に設けることで、配線構造１０の形成時のエッチング工程において、中間層１２及び配線層１３をともに任意の配線パターンに除去することが容易となる。更にはこうした層構造とすることで配線層１３に含まれる銅の酸化が効果的に抑制されることが、本発明者の検討の結果判明した。このことに起因して、配線構造１０は、酸化性雰囲気下でアニールした後であっても、アニールに起因する酸化の影響を受けづらいものとなる。
　上述した酸化抑制の効果を一層顕著なものとする観点から、金属層１４を構成する銅－ジルコニウム合金は、銅及びジルコニウムのモル数の合計に対するジルコニウムのモル数の割合を５モル％以上３３モル％以下とすることが好ましく、５モル％以上２５モル％以下とすることが更に好ましく、１０モル％以上２０モル％以下とすることが一層好ましい。
　金属層１４が銅－ジルコニウム－ケイ素合金からなる場合には、該銅－ジルコニウム－ケイ素合金は、銅、ジルコニウム及びケイ素のモル数の合計に対するジルコニウムのモル数の割合は耐熱性を付与する観点から１モル％以上が好ましい。一方、金属層１４をエッチング容易なものとしつつ、製造プロセスでの膜形成の容易さを確保する観点から３３モル％以下とすることが好ましく、１モル％以上２５モル％以下とすることが更に好ましく、２モル％以上２０モル％以下とすることが一層好ましく、４モル％以上１０モル％以下とすることがより一層好ましい。また、同様の観点から、金属層１４を構成する銅－ジルコニウム－ケイ素合金は、銅、ジルコニウム及びケイ素のモル数の合計に対するケイ素のモル数の割合を１モル％以上３３モル％以下とすることが好ましく、１モル％以上２５モル％以下とすることが更に好ましく、２モル％以上２０モル％以下とすることが一層好ましく、４モル％以上１０モル％以下とすることがより一層好ましい。
　更に、酸化抑制の効果を一層顕著なものとする観点から、金属層１４が銅－ジルコニウム－ケイ素合金から構成される場合には、該銅－ジルコニウム－ケイ素合金は、銅、ジルコニウム及びケイ素のモル数の合計に対する、ジルコニウム及びケイ素のモル数の合計の割合が２モル％以上４０モル％以下であることが好ましく、２モル％以上２５モル％以下であることが更に好ましく、４モル％以上２０モル％以下であることが一層好ましく、８モル％以上１６モル％以下であることがより一層好ましい。
　金属層１４を構成する銅－ジルコニウム合金又は銅－ジルコニウム－ケイ素合金は、上述のとおり、ジルコニウムを含み、且つ残部が銅及び不可避不純物からなる合金であるか、又はジルコニウム及びケイ素を含み、且つ残部が銅及び不可避不純物からなる合金であることが好ましい。しかし、合金がいずれの組成であっても、該合金は、本発明の効果を奏する程度において、銅、ジルコニウム及びケイ素以外の他の元素を微量含むことは許容される。
　銅－ジルコニウム合金及び銅－ジルコニウム－ケイ素合金が他の元素を含むか否かにかかわらず、不可避不純物の割合は、銅及びジルコニウムのモル数の合計、又は銅、ジルコニウム及びケイ素のモル数の合計に対して、２モル％以下であることが好ましく、１モル％以下であることが更に好ましい。不可避不純物の割合は、少なければ少ないほど好ましい。金属層１４は例えば各種の薄膜形成方法によって形成することができる。薄膜形成方法としては、スパッタリングや真空蒸着など、従来公知の方法を採用することができる。
　金属層１４の厚みは、配線構造１０の具体的な用途に応じて任意に設定可能であり、例えば１０ｎｍ以上１００ｎｍ以下に設定することができる。金属層１４の厚みを１０ｎｍ以上に設定することで、保護の対象である配線層１３に含まれる銅の酸化を効果的に防止することができる。また、金属層１４の厚みを１００ｎｍ以下に設定することで、金属層１４の生産性が損なわれないようにすることができる。
　また、金属層１４は、配線層１３の酸化防止という目的を果たすために必要な部分を覆っていればよい。本実施形態では、配線層１３の第２面１３ｂ側の全域にのみ設けられたが、必要に応じて配線層１３及び中間層１２の側面を含む全体を被覆するように設けてもよい。
　配線構造１０は、ガラス基板１１上に中間層１２を設ける工程と、中間層１２上に銅を含む配線層１３を設ける工程と、配線層１３上に金属層１４を設ける工程と、これらの層１２，１３，１４を有する積層構造を熱処理する工程とを備えた方法によって好適に製造される。そして、この製造方法によれば、配線構造１０の製造過程において、大気下などの酸化性雰囲気下で熱処理を行った場合でも配線層１３の酸化を防止することができる。
　本実施形態の配線構造１０によれば、先に説明した図１に示す実施形態の配線構造が有する利点である、（ｉ）ガラス基板１１と配線層１３との密着性、（ii）元素の拡散に起因する高温下での配線層１３の電気抵抗の上昇の抑制、及び（iii）エッチング容易性に加え、（iv）配線層１３の酸化の抑制という相反する特性をすべて満たすことができるという利点がある。
　以上の各実施形態の配線構造１０は、このまま用いてもよく、あるいは後加工して各種の電子デバイスとして用いてもよい。電子デバイスとしては、例えば薄膜トランジスタなどの各種の半導体デバイスが挙げられる。
　以上、本発明をその好ましい実施形態に基づき説明したが、本発明は前記実施形態に制限されない。例えば図１に示す実施形態においては、配線層１３上に絶縁層１５が設けられていたが、該絶縁層１５を設けなくてもよい。また図２に示す実施形態においては、配線層１３上に金属層１４及び絶縁層１５が設けられていたが、該絶縁層１５を設けなくてもよい。また、金属層１４及び絶縁層１５の双方を設けなくてもよい。
　以下、実施例により本発明を更に詳細に説明する。しかしながら本発明の範囲は、かかる実施例に制限されない。
　　〔実施例１〕
　以下の表１に示す組成となるように、各種出発原料のインゴットを精秤して、これらインゴットをカーボン製の坩堝に投入した。高周波誘導真空溶解炉中でこれらのインゴットを真空加熱して溶融させた。それによって得た溶湯をカーボン製の鋳型で鋳造し、鋳塊を得た。得られた鋳塊を、ワイヤーソーを用いて切り出した後、旋盤加工によって厚み５ｍｍに加工した。このようにして得られたターゲット材の一面を、バッキングプレートにインジウムでロウ付けし、中間層用の銅－ジルコニウム－ケイ素合金スパッタリングターゲットを作製した。
　前記で得られた中間層用の銅－ジルコニウム－ケイ素合金スパッタリングターゲット、６Ｎの純度の純銅のスパッタリングターゲットを用いて配線構造を作製した。まず、中間層用の銅－ジルコニウム－ケイ素合金スパッタリングターゲットを用い、下記条件でスパッタリングを実施して、ガラス基板上に厚み２５ｎｍの中間層を形成した。次に、純銅のスパッタリングターゲットを用い同条件でスパッタリングを実施し、該中間層上に厚み４００ｎｍの配線層を形成した。
≪スパッタリング条件≫
・スパッタ方式：ＤＣマグネトロンスパッタ
・排気装置　　：ロータリーポンプ＋クライオポンプ
・到達真空度　：１×１０－４Ｐａ以下
・Ａｒ圧力　　：０．４Ｐａ
・基板温度　　：１００℃・スパッタ電力：１０００Ｗ（電力密度３．１Ｗ／ｃｍ２）
・使用基板　　：ＥＡＧＬＥ　ＸＧ（コーニング社／液晶ディスプレイ用無アルカリガラス、登録商標）、５０ｍｍ（縦）×５０ｍｍ（横）×０．７ｍｍ（厚み）
　得られた積層構造を対象として、図３に示す所定形状のパターンとなるようにフォトリソグラフィーを用いてレジストのパターニングを行った後、硫酸過水（Ｈ２Ｓ０４：０．５ｗｔ％, Ｈ２Ｏ２：０．３５ｗｔ％の水溶液）を用いてエッチアウトした。サムコ社製ＰＥ－ＣＶＤ装置（ＰＤ－２２０２Ｌ）を用いて下記条件でＣＶＤを実施し、配線層上に厚み２００ｎｍのＳｉＮ絶縁層を形成し、配線構造を得た。更にアニール処理（熱処理）を大気下で行った。アニール処理の温度は５００℃に設定し、アニール処理時間は３０分とした。
≪ＣＶＤ条件≫
・成膜ガス：ＳｉＨ４：１０ｃｍ３／ｍｉｎ、Ｈ２：９０ｃｍ３／ｍｉｎ、ＮＨ３：１０ｃｍ３／ｍｉｎ、Ｎ２：２１０ｃｍ３／ｍｉｎ
・成膜温度：３５０℃
・成膜圧力：８０Ｐａ・電力：２５０Ｗ
　　〔実施例２ないし４〕
　銅、ジルコニウム及びケイ素の割合が表１に示す値となるように仕込み量を変更し、銅－ジルコニウム－ケイ素合金スパッタリングターゲットを作製した。得られたスパッタリングターゲットを用い、実施例１と同様にして中間層を得た。更に、各実施例において中間層と同一組成の金属層用の銅－ジルコニウム－ケイ素合金スパッタリングターゲットを用い、中間層と同条件でスパッタリングを実施して、該配線層上に厚み５０ｎｍの金属層を形成した。これ以外は実施例１と同様にして図２に示す配線構造を得た。
　　〔実施例５及び６〕
　実施例１で用いた銅－ジルコニウム－ケイ素合金スパッタリングターゲットに代えて、表１に示す組成の銅－ジルコニウム合金スパッタリングターゲットを用い、これ以外は実施例１と同様にして中間層を得た。更に中間層上に実施例１と同様の方法により絶縁層を形成し、図１に示す配線構造を得た。
　　〔比較例１〕
　実施例１において、銅－ジルコニウム－ケイ素合金からなる中間層を形成しなかった。これ以外は実施例１と同様にして配線構造を得た。
　　〔比較例２及び３〕
　中間層の形成に、銅－ジルコニウム－ケイ素合金スパッタリングターゲットを用いることに代えて、チタンのスパッタリングターゲット（比較例２）及びモリブデンのスパッタリングターゲット（比較例３）を用いた。これ以外は実施例１と同様にして、配線構造を得た。
　　〔比較例４〕
　中間層の形成に、銅－ジルコニウム－ケイ素合金スパッタリングターゲットを用いることに代えて、表１に示す組成を有する銅－ジルコニウム合金スパッタリングターゲットを用いた。これら以外は実施例１と同様にして、配線構造を得た。
　　〔比較例５〕
　中間層の形成に、銅－ジルコニウム－ケイ素合金スパッタリングターゲットを用いることに代えて、表１に示す組成を有する銅－ジルコニウム合金スパッタリングターゲットを用いた。また、中間層上の銅からなる配線層を形成しなかった。これら以外は実施例１と同様にして、配線構造を得た。
　〔比較例６〕
　中間層の形成に、銅－ジルコニウム－ケイ素合金スパッタリングターゲットを用いることに代えて、表１に示す組成を有する銅－ジルコニウム－ケイ素合金スパッタリングターゲットを用いた。これ以外は実施例１と同様にして、配線構造を得た。
　　〔評価〕
　実施例及び比較例で得られた配線構造について、以下の方法でピール試験を行い、また耐酸化性及びエッチング容易性を以下の方法で評価した。更に、実施例及び比較例で用いたスパッタリングターゲット中の銅－ジルコニウム－ケイ素合金の割合を以下の方法で評価した。それらの結果を表１に示す。
　　〔ピール試験〕
　ＪＩＳ　Ｋ５６００－５－６に準拠しピール試験を行った。ＮＴカッターｅＬ－５００を用いて積層構造に、１ｍｍ×１ｍｍの格子パターンを２５マス形成した。ＴＱＣ社製テープ８７０５Ｂを格子カット部分に貼り、積層構造が透けて見えるように指でテープをこすった。テープ付着後５分以内にテープを引きはがした。格子マスのうち５％を超える領域が剥離したものを剥離個数としてカウントした。
　　〔耐酸化性の評価〕
　得られた配線構造の体積抵抗率をアニール処理前とアニール処理後のそれぞれで測定した。測定には４端子抵抗測定装置（Ｂ－１５００Ａ：アジレントテクノロジー社製）を用いた。測定手順を以下に示す。
　まず、配線構造の製造時において、アニール処理前の積層構造の状態で、予め金属層及び配線層からなる導電部の配線抵抗を測定する。具体的には、図３に示す電流印加パッドＰｉ，Ｐｉ間で電流値を掃引させ、電圧測定パッドＰｖ，Ｐｖ間の電圧値を測定することで配線抵抗値を得る。得られた配線抵抗値、前記導電部の線幅、長さ、及び膜厚より、導電部の体積抵抗率を算出する。その値をアニール処理前の体積抵抗率（Ω・ｃｍ）とする。
　次に、アニール処理後の配線構造において、アニール処理前の体積抵抗率の測定と同様の方法で体積抵抗率を算出する。その値をアニール処理後の体積抵抗率（Ω・ｃｍ）とする。
　そして、アニール処理前とアニール処理後での体積抵抗率の変化率を算出する。体積抵抗率の変化率（％）は、｛（アニール処理後の体積抵抗率－アニール処理前の体積抵抗率）／アニール処理前の体積抵抗率｝×１００から算出する。
　　〔エッチング容易性〕
　実施例及び比較例で得られた配線構造を硫酸過水でエッチングした。エッチング後の配線構造をＳＥＭによって観察し、配線パターンの形成の良否を以下の基準で評価した。
Ｅ：配線パターンが極めて明確である。
Ｇ：配線パターンが明確である。
Ｐ：中間層が基板上に残留している部分が多く観察される。
　　〔スパッタリングターゲット中の銅－ジルコニウム－ケイ素合金の割合〕
　スパッタリングターゲット中の銅－ジルコニウム－ケイ素合金の割合は、実施例１ないし４、及び比較例６の配線構造の製造に用いたスパッタリングターゲット材の表面を対象として、エネルギー分散型Ｘ線（ＥＤＸ）分析により算出した。詳細には、エネルギー分散型Ｘ線分析装置（日本電子社製、ドライＳＤ１００ＧＶ）を用いて、元素分析を行った。分析結果に対して多変量イメージ解析ソフト（サーモフィッシャーサイエンティフィック社製、ＮＳＳ４）を用いて相分離を行い、画像全体の面積に対する銅－ジルコニウム－ケイ素合金の面積の割合（％）を算出した。
　　〔中間層とガラス基板の密着力の起源の確認〕
　中間層とガラス基板の密着力の起源を調査するため、実施例２、４及び５の配線構造を硝酸＋過酸化水素系のエッチャントを用いてエッチング後、ガラス基板の表面をＸＰＳ（アルバック・ファイ社製、Ｖｅｒｓａ ＰｒｏｖｅＩＩＩ）により下記条件で測定した。
≪測定条件≫
・出力：５０Ｗ
・X線径：２００μｍφ
・Ｐａｓｓ Ｅｎｅｒｇｙ：２６ｅＶ
・エネルギーステップ：０．１ｅＶ
・Ｔａｋｅ ｏｆ Ａｎｇｌｅ：４５°
・帯電中和：低速イオン銃及び電子銃使用
　また、得られたピークを解析ソフト（アルバック・ファイ社製、Ｍｕｌｔｉｐａｃｋ ９．０）を用いて解析することによりＺｒ３ｄ電子の結合エネルギーを求めた。
　実施例５において、Ｚｒの酸化物に相当する箇所にピークが見られた。実施例２及び４においては、実施例５よりも高エネルギー側にピークが認められた。
　以上の結果から、Ｃｕに添加されたＺｒが酸化物としてガラス基板の表面と結合することで密着性が担保されていることが分かる。また、ＣｕにＺｒとＳｉを共に添加することで更に密着力が強くなっていることが分かる。
Figure JPOXMLDOC01-appb-T000001
　表１に示す結果から明らかなとおり、各実施例においては、基板と銅配線との密着性が高く、また銅配線の体積抵抗率の上昇が抑制されていることが判る。これに対して比較例１では、中間層を形成していないことに起因して密着性が低く、また銅配線の体積抵抗率が大きく上昇してしまうことが判る。比較例２及び３では、基板と銅配線との密着性は高いものの、配線抵抗が上昇しており、銅配線に中間層材料が拡散していることが推測される。比較例４から６は密着性が低いことが判る。また比較例５から、Ｃｕ中のＺｒ濃度が５％と高くなると急激に体積抵抗率が上昇し、こうした組成のＣｕ－Ｚｒの合金層のみでは導電性が劣ることが判る。
　更に、実施例１ないし４の配線構造は、エッチングによる配線パターンの形成が極めて良好に行えることが判る。
　本発明によれば、銅を含む配線層を備えた配線構造において、該配線層の導電性を損なわずに、該配線層と基板との密着性を高めることができる。

Claims (10)

  1. 　ガラス基板と、該ガラス基板上に設けられた中間層と、該中間層上に設けられた配線層とを備えた配線構造であって、
    　前記配線層は銅を含み、
    　前記中間層はジルコニウムを含み、且つ残部が銅及び不可避不純物からなり、
    　前記中間層に含まれる銅及びジルコニウムのモル数の合計に対するジルコニウムのモル数の割合が５モル％以上３３モル％以下である配線構造。
  2. 　前記中間層が更にケイ素を含有する請求項１に記載の配線構造。
  3. 　前記中間層に含まれる銅、ジルコニウム及びケイ素のモル数の合計に対するジルコニウムのモル数の割合が５モル％以上３３モル％以下であり、ケイ素のモル数の割合が５モル％以上３３モル％以下である請求項２に記載の配線構造。
  4. 　前記配線層上に、絶縁層を備えた請求項１ないし３のいずれか一項に記載の配線構造。
  5. 　前記絶縁層が窒化物からなる請求項４に記載の配線構造。
  6. 　前記窒化物が窒化ケイ素からなる請求項５に記載の配線構造。
  7. 　前記配線層上と前記絶縁層の間に金属層を備え、該金属層はジルコニウムを含み、且つ残部が銅及び不可避不純物からなる、請求項４ないし６のいずれか一項に記載の配線構造。
  8. 　前記金属層が更にケイ素を含有する請求項７に記載の配線構造。
  9. 　請求項１に記載の配線構造の製造に用いるターゲット材であって、
    　ジルコニウムを含み、且つ残部が銅及び不可避不純物からなるターゲット材。
  10. 　請求項３に記載の配線構造の製造に用いるターゲット材であって、
    ジルコニウム及びケイ素を含み、且つ残部が銅及び不可避不純物からなるターゲット材。
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