CN111183508A - 布线结构及靶材 - Google Patents

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Abstract

布线结构(10)具备玻璃基板(11)、设置于玻璃基板(11)上的中间层(12)和设置于中间层(12)上的布线层(13)。布线层(13)包含铜。中间层(12)包含锆、并且剩余部分包含铜及不可避免的杂质。相对于中间层(12)中包含的铜及锆的合计摩尔数，锆的摩尔数的比例为5摩尔％以上且33摩尔％以下。中间层(12)进一步含有硅是适宜的。在布线层(13)上具备绝缘层(15)也是适宜的。

Description

布线结构及靶材
技术领域
本发明涉及布线结构。另外，本发明涉及用于制造该布线结构的靶材。
背景技术
作为液晶显示器、等离子体显示器或有机EL这样的显示设备的触摸面板等中使用的电路基板的布线膜，大多使用铝合金。最近，伴随着设备的高精细化及高速度化，谋求布线膜的微细化及薄膜化，要求电阻率低于铝合金的布线膜。于是，低电阻、高熔点的铜受到关注。但是，由于铜与玻璃或硅的密合性不良好，所以需要在铜的布线膜与由玻璃等形成的基板之间配置密合层来提高两者的密合性。
在专利文献1中，记载了在玻璃基板与作为主导电膜的铜薄膜之间设置由钛形成的阻挡层的技术。认为该阻挡层具有提高玻璃基板与铜薄膜的密合性的作用。
在专利文献2中，记载了通过使用以铜作为主要成分、且添加有锆的溅射靶在SiO2基板上设置导电膜，从而提高该SiO2基板与该导电膜的密合性。
现有技术文献
专利文献
专利文献1：美国专利申请公开第2012/0315757号说明书
专利文献2：日本特开平3-196619号公报
发明内容
专利文献1中记载的技术中，与作为主导电膜的铜薄膜不同地另外设置了由钛形成的层。起因于近年来的薄膜晶体管的高性能化，工艺温度高温化的倾向提高，由此变得容易在铜与钛之间产生元素的扩散。其结果是，有可能铜薄膜的导电性下降。
专利文献2中记载的技术是涉及在基板上直接设置导电膜、提高该导电膜与基板之间的密合性的技术。该导电膜是除了作为主要导电材料的铜以外还包含锆的膜。由于锆的体积电阻值比铜的体积电阻值高一个数量级，所以若直接使用该导电膜，则难以体现出充分的导电性。
因此，本发明的课题在于提供在具备包含铜的布线层的布线结构中不会损害该布线层的导电性、且提高该布线层与基板的密合性的技术。
本发明人进行了深入研究，结果认识到：通过在基板与包含铜的布线层之间形成由特定的合金形成的中间层，从而上述课题被解决。
本发明是基于上述认识而进行的，通过提供一种布线结构来解决上述课题，所述布线结构具备玻璃基板、设置于该玻璃基板上的中间层和设置于该中间层上的布线层，
上述布线层包含铜，
上述中间层包含锆、并且剩余部分由铜及不可避免的杂质构成，
相对于上述中间层中包含的铜及锆的合计摩尔数，锆的摩尔数的比例为5摩尔％以上且33摩尔％以下。
另外，本发明提供一种靶材，其是用于制造上述布线结构的靶材，其包含锆、并且剩余部分由铜及不可避免的杂质构成；或包含锆及硅、并且剩余部分由铜及不可避免的杂质构成。
附图说明
图1是表示本发明的布线结构的一个实施方式的沿着厚度方向的截面的示意图。
图2是表示本发明的布线结构的另一个实施方式的沿着厚度方向的截面的示意图。
图3是布线电阻测定用TEG形成图案的上表面的示意图。
具体实施方式
以下基于其优选的实施方式并参照附图对本发明进行说明。图1中，示出了本发明的布线结构的一个实施方式。该图中所示的布线结构10是例如作为薄膜晶体管等各种半导体设备使用的布线结构。布线结构10具备玻璃基板11。
在玻璃基板11上，设置有包含铜的布线层13。所谓包含铜的布线层是由纯铜或铜合金形成的电路的布线，一般而言由通过各种薄膜形成方法而形成于玻璃基板11上的薄膜层构成。布线层13的厚度可以根据布线结构10的具体用途而任意地设定，可以设定为例如100nm以上且2000nm以下。
在布线层13由铜合金构成的情况下，作为该铜合金，可列举出例如包含选自锰、镁、铋及铟等中的1种或2种以上的元素作为合金成分的铜基合金。这些合金成分在铜合金中可以以0.01摩尔％以上且25摩尔％以下的比例含有。在布线层13由铜合金形成的情况下，该铜合金可使用与构成后述的金属层14的合金异种或同种的铜合金。
在布线层13由铜构成的情况下，只要该布线层13为具有铜本来的导电性的层，则容许包含微量的除铜以外的其他元素。从确保导电性、与后述的中间层12一起容易进行蚀刻的观点出发，优选为由铜及不可避免的杂质构成的合金，更优选为以除去了氧等气体成分的纯度计为3N以上的纯度。
布线层13的厚度优选为100nm以上且2000nm以下。通过将布线层13的厚度设定为100nm以上，可确保作为布线结构所需要的导电性。另外，通过将布线层13的厚度设定为2000nm以下，不会成为用于多层层叠基板时的障碍，另外，由于相对于宽度方向不会过度变厚，所以能够应对高精细化。进而，电路基板制造时的量产性不易受损。从这样的观点出发，布线层13的厚度更优选为150nm以上且1200nm以下，进一步优选为200nm以上且800nm以下。
在布线层13与玻璃基板11之间，形成有用于提高它们两者的密合性的中间层12。中间层12与玻璃基板11直接相接，并且与布线层13也直接相接。即，在中间层12与玻璃基板11之间，在成膜工序中最初没有夹杂任何层。同样地，在中间层12与布线层13之间，在成膜工序中最初也没有夹杂任何层。
从提高布线层13与玻璃基板11的密合性的观点出发，中间层12由下述材料构成：所述材料包含锆、并且剩余部分由铜及不可避免的杂质构成。即，中间层12由铜-锆(Cu-Zr)合金形成(以下，将“包含锆、并且剩余部分由铜及不可避免的杂质构成的合金”也称为“铜-锆合金”)。本发明人的研究的结果判明：通过将具有该合金组成的中间层12设置于玻璃基板11与布线层13之间，从而玻璃基板11与布线层13的密合性有效地提高。另外，由于锆是与铜的扩散性低的元素，所以具有即使是在高温环境下使用布线结构10的情况下布线层13的导电性也不易降低的优点。像这样，通过使用铜-锆合金作为中间层12，能够在不损害布线层13的导电性的情况下提高布线层13与玻璃基板11的密合性。这些优点在使用后述的铜-锆-硅合金作为中间层12的情况下也可以说同样。
而且，铜-锆合金可以通过氯化铜或硫酸双氧水等公知的蚀刻液而容易地进行蚀刻。因此，通过使用由铜-锆合金形成的中间层12，还具有不易产生由在蚀刻时没有被溶解而残留的布线电路引起的短路不良的优点。该优点在使用后述的铜-锆-硅合金作为中间层12的情况下也可以说同样。
从使上述的布线层13与玻璃基板11的密合性的提高变得显著的观点出发，玻璃基板11优选为含有SiO2的玻璃基板，可列举出例如无碱玻璃、钠钙玻璃、硼硅酸盐玻璃及铝硅酸盐玻璃等，特别优选使用液晶显示器用无碱玻璃基板。
同样地，从使中间层12与玻璃基板11的密合性的提高进一步显著的观点出发，构成中间层12的铜-锆合金中，优选锆的摩尔数相对于铜及锆的合计摩尔数的比例为5摩尔％以上且33摩尔％以下，更优选为10摩尔％以上且25摩尔％以下，更进一步优选为12摩尔％以上且20摩尔％以下。
从确保由中间层12中包含的锆带来的布线层13与玻璃基板11的密合性、且使布线结构10的制造时的蚀刻性变得容易的观点出发，中间层12优选进一步含有硅。即中间层12优选由包含锆及硅、并且剩余部分由铜及不可避免的杂质构成的材料、换而言之铜-锆-硅(Cu-Zr-Si)合金(以下，将“包含锆及硅、并且剩余部分由铜及不可避免的杂质构成的合金”也称为“铜-锆-硅合金”)构成。
在中间层12由铜-锆-硅合金构成的情况下，铜-锆-硅合金中，优选锆的摩尔数相对于铜、锆及硅的合计摩尔数的比例为5摩尔％以上且33摩尔％以下。从进一步提高布线层13与玻璃基板11的密合性的观点出发，优选设定为5摩尔％以上。另外，从提高布线结构的形成工序中的蚀刻性及确保中间层形成时的制造工艺中的膜形成的容易性的观点出发，优选为33摩尔％以下。从这样的观点出发，锆的摩尔数相对于铜、锆及硅的合计摩尔数的比例更优选为6摩尔％以上且25摩尔％以下，进一步优选为7摩尔％以上且20摩尔％以下。关于硅，也从同样的观点出发，铜-锆-硅合金优选硅的摩尔数相对于铜、锆及硅的合计摩尔数的比例为5摩尔％以上且33摩尔％以下，更优选为6摩尔％以上且25摩尔％以下，进一步优选为7摩尔％以上且20摩尔％以下。
构成布线层13与玻璃基板11的中间层12的铜-锆-硅合金中，优选锆及硅的合计摩尔数相对于铜、锆及硅的合计摩尔数的比例为10摩尔％以上且40摩尔％以下。从使密合性更进一步提高的观点出发，优选为10摩尔％以上。另外，从将锆浓度抑制得较低并确保布线结构的形成工序中的蚀刻的容易性的观点出发，优选为40摩尔％以下。从这样的观点出发，锆及硅的合计摩尔数相对于铜、锆及硅的合计摩尔数的比例优选为11摩尔％以上且33摩尔％以下，更优选为12摩尔％以上且25摩尔％以下。
在中间层12由铜-锆合金构成的情况下，该铜-锆合金如上所述优选为包含锆、并且剩余部分由铜及不可避免的杂质构成的合金。另外，在中间层12由铜-锆-硅合金构成的情况下，该铜-锆-硅合金如上所述优选为包含锆及硅、并且剩余部分由铜及不可避免的杂质构成的合金。在中间层由任一合金构成的情况下，这些合金均容许在发挥本发明的效果的程度下包含微量的除铜、锆及硅以外的其他元素。
不论铜-锆合金及铜-锆-硅合金是否包含其他元素，不可避免的杂质的比例相对于铜及锆的合计摩尔数、或铜、锆及硅的合计摩尔数也优选为2摩尔％以下，更优选为1摩尔％以下。不可避免的杂质的比例越少越优选。
中间层12例如可以通过各种薄膜形成方法来形成。作为薄膜形成方法，可以采用溅射或真空蒸镀等以往公知的方法。作为薄膜形成方法，例如在进行溅射时，作为铜-锆合金源或铜-锆-硅合金源，优选使用包含锆、并且剩余部分由铜及不可避免的杂质构成的靶材、或包含锆及硅、并且剩余部分由铜及不可避免的杂质构成的靶材。该靶材中的合金组成与构成中间层12的合金的组成同样，也可以为相同的组成。即，该靶材为由铜-锆合金或铜-锆-硅合金形成的靶材，在布线结构10中，为用于提高玻璃基板11与布线层13之间的密合性的中间层12的形成中使用的靶材。需要说明的是，在该靶材中，根据与中间层12同样的理由，容许包含微量的除铜、锆及硅以外的其他元素例如氧，但该元素的含量越少越优选。
在上述的靶材为由铜-锆-硅合金形成的溅射靶的情况下，从使中间层12与玻璃基板11的密合性的提高进一步显著的观点出发，该靶中的铜-锆-硅合金的比例优选为6％以上且40％以下，更优选为9％以上且40％以下，最优选为15％以上且35％以下。上述的比例通过后述的实施例中的〔溅射靶中的铜-锆-硅合金的比例〕中记载的方法算出。
需要说明的是，上述的靶材当然可被用于溅射，也适宜作为电弧离子镀等真空蒸镀等各种物理气相沉积法(PVD)的靶材使用。
上述的靶材可以通过该技术领域中公知的各种方法来制造。例如以在真空中熔融的铜及锆以及根据需要使用的硅作为原料并进行铸造而合金化。接着，使用所得到的铸锭来制造靶材。加工成靶材的加工方法没有特别限制，例如可以是热锻，也可以是冷锻，或者还可以是热轧。另外，也可以用钢丝锯进行切取加工，形成为板材。在使用上述的靶材作为溅射靶的情况下，只要将所得到的板材使用铟等结合材料贴附于作为溅射的夹具的背板即可。需要说明的是，在本发明中，所谓靶材也包含平面磨削或结合等靶材精加工工序前的状态。
另外，靶材的形状并不限定于平板，也包含圆筒形状的靶材。本发明中所谓溅射靶是指将这样的单个或多个靶材结合于背板等上等而供于溅射的靶。
通过上述的方法形成的中间层12的厚度优选为10nm以上且100nm以下。通过将中间层12的厚度设定为10nm以上，可以在玻璃基板11上完全形成中间层12，能够可靠地提高玻璃基板11与布线层13的密合性。另外，通过将中间层12的厚度设定为100nm以下，不会不必要地提高布线结构的体积电阻率，并且能够避免制造时的生产率受损。该中间层12的厚度在提高玻璃基板11与布线层13的密合性的范围内可以在上述范围内任意地设定，更优选为15nm以上且80nm以下，进一步优选可以设定为20nm以上且50nm以下。
布线层13具有与玻璃基板11相对的面即第1面13a。另外，布线层13具有位于与第1面13a相反侧的面即第2面13b。第1面13a与上述的中间层12相接。在第2面13b上设置有金属层14。布线层13与金属层14直接相接，在两层13、14间没有夹杂其他层。金属层14按照覆盖布线层13的第2面13b的全域的方式形成。因此，在布线层13的第2面13b中不存在露出的区域。
在本发明中，基板11与中间层12的相互的密合性、进而介由第1面13a的中间层12与布线层13的相互的密合性是重要的。为了提高该密合性，优选进行退火处理(热处理)。该退火处理的温度一般为100℃以上，更优选为300℃以上，进一步优选为500℃以上。退火处理的时间一般为15分钟以上且120分钟以下。
该退火处理只要是在布线层13的成膜后即可，也可以在金属层14、或后述的绝缘层15的成膜后或抗蚀剂的图案化后。另外，也可以在满足上述的退火条件的范围内与成膜工序同时进行。
如图1中所示的那样，在布线层13上设置有绝缘层15。绝缘层15是出于防止布线层13的氧化、同时防止由异物等引起的短路的目的而附加设置的层。为了该目的，绝缘层15由耐氧化性高的材料构成。作为耐氧化性高的材料，可列举出例如氮化物、碳化物及氧化物等。这些材料中，利用由非氧化物形成的材料构成绝缘层15从发挥耐氧化性的方面出发是优选的。作为非氧化物，可列举出例如氮化物及碳化物，特别是从最大限度地发挥耐氧化性的方面出发，优选使用氮化物。作为氮化物，适宜使用例如金属或半金属的氮化物，作为其例子，可列举出成膜可在还原气氛下进行而能够抑制布线层13的氧化的进行的材料即氮化硅等。作为氧化物，SiO2等包含硅的氧化物及Y2O3等包含稀土类的氧化物等从薄膜晶体管的稳定性的方面出发是优选的。
从最大限度地发挥耐氧化性的观点出发，绝缘层15按照将包含布线层13及中间层12的侧面的整体覆盖的方式设置。作为其替代，也可以仅在布线层13的第2面13b侧的全域设置绝缘层。
图2中示出了本发明的另一个实施方式。需要说明的是，对于图2中关于本实施方式没有特别说明的方面，适宜适用之前说明的关于图1中所示的实施方式的说明。另外，在图2中对于与图1相同的构件标注有相同的符号。本实施方式的布线结构10是在布线层13上具备绝缘层15的结构。在布线层13与绝缘层15之间配置有金属层14。金属层14与布线层13直接相接，并且与绝缘层15也在成膜工序最初直接相接。
与绝缘层15同样地，金属层14也是附加使用的层。如图2中所示的那样，通过在布线层13上、并且绝缘层15之下设置金属层14，可进一步有效地防止布线层13的氧化。金属层14及绝缘层15可以为了防止布线层13的氧化而择一使用。即，可以在布线层13上仅设置金属层14，或者也可以在布线层13上仅设置绝缘层15。另外，还可以如本实施方式那样在布线层13上依次设置金属层14及绝缘层15。绝缘层15的成膜一般在提高了基板温度的状态下进行。由于有可能因起因于提高基板温度的热负荷而导致布线层13的导电性下降，所以从这点出发，优选设置金属层14。不管是哪一方式，绝缘层15的厚度均只要是可防止布线层13的氧化的程度即可，优选可以设定为50nm以上且500nm以下，更优选可以设定为80nm以上且300nm以下。
在布线结构10中，作为上述的金属层14，使用包含锆、并且剩余部分由铜及不可避免的杂质构成的合金、即铜-锆合金。适宜使用包含锆及硅、并且剩余部分由铜及不可避免的杂质构成的合金、即铜-锆-硅合金。通过将具有这些合金组成的金属层14设置于布线层13上，从而在布线结构10的形成时的蚀刻工序中，变得容易将中间层12及布线层13同时除去而成任意的布线图案。进而，本发明人的研究的结果判明：通过制成这样的层结构，可有效地抑制布线层13中包含的铜的氧化。起因于此，布线结构10即使是在氧化性气氛下进行退火后，也不易受到起因于退火的氧化的影响。
从使上述的氧化抑制的效果变得进一步显著的观点出发，构成金属层14的铜-锆合金优选将锆的摩尔数相对于铜及锆的合计摩尔数的比例设定为5摩尔％以上且33摩尔％以下，更优选设定为5摩尔％以上且25摩尔％以下，进一步优选设定为10摩尔％以上且20摩尔％以下。
在金属层14由铜-锆-硅合金形成的情况下，该铜-锆-硅合金中，锆的摩尔数相对于铜、锆及硅的合计摩尔数的比例从赋予耐热性的观点出发优选为1摩尔％以上。另一方面，从使金属层14变得容易蚀刻、且确保制造工艺中的膜形成的容易性的观点出发，优选设定为33摩尔％以下，更优选设定为1摩尔％以上且25摩尔％以下，进一步优选设定为2摩尔％以上且20摩尔％以下，更进一步优选设定为4摩尔％以上且10摩尔％以下。另外，从同样的观点出发，构成金属层14的铜-锆-硅合金优选将硅的摩尔数相对于铜、锆及硅的合计摩尔数的比例设定为1摩尔％以上且33摩尔％以下，更优选设定为1摩尔％以上且25摩尔％以下，进一步优选设定为2摩尔％以上且20摩尔％以下，更进一步优选设定为4摩尔％以上且10摩尔％以下。
进而，从使氧化抑制的效果变得进一步显著的观点出发，在金属层14由铜-锆-硅合金构成的情况下，该铜-锆-硅合金优选锆及硅的合计摩尔数相对于铜、锆及硅的合计摩尔数的比例为2摩尔％以上40摩尔％以下，更优选为2摩尔％以上且25摩尔％以下，进一步优选为4摩尔％以上且20摩尔％以下，更进一步优选为8摩尔％以上且16摩尔％以下。
构成金属层14的铜-锆合金或铜-锆-硅合金如上所述，优选为包含锆、并且剩余部分由铜及不可避免的杂质构成的合金、或包含锆及硅、并且剩余部分由铜及不可避免的杂质构成的合金。但是，合金为任一组成，该合金均容许在发挥本发明的效果的程度下包含微量的除铜、锆及硅以外的其他元素。
不论铜-锆合金及铜-锆-硅合金是否包含其他元素，不可避免的杂质的比例相对于铜及锆的合计摩尔数或铜、锆及硅的合计摩尔数均优选为2摩尔％以下，更优选为1摩尔％以下。不可避免的杂质的比例越少越优选。金属层14例如可以通过各种薄膜形成方法来形成。作为薄膜形成方法，可以采用溅射或真空蒸镀等以往公知的方法。
金属层14的厚度可以根据布线结构10的具体的用途而任意设定，例如可以设定为10nm以上且100nm以下。通过将金属层14的厚度设定为10nm以上，能够有效地防止作为保护对象的布线层13中包含的铜的氧化。另外，通过将金属层14的厚度设定为100nm以下，能够防止金属层14的生产率受损。
另外，金属层14只要将为了实现防止布线层13的氧化的目的所需要的部分覆盖即可。本实施方式中，仅设置于布线层13的第2面13b侧的全域，但根据需要也可以按照将包含布线层13及中间层12的侧面的整体覆盖的方式设置。
布线结构10通过具备在玻璃基板11上设置中间层12的工序、在中间层12上设置包含铜的布线层13的工序、在布线层13上设置金属层14的工序和将具有这些层12、13、14的层叠结构进行热处理的工序的方法而适宜地制造。并且，根据该制造方法，在布线结构10的制造过程中，即使是在大气下等氧化性气氛下进行热处理的情况下也能够防止布线层13的氧化。
根据本实施方式的布线结构10，具有满足下述全部特性的优点：作为之前说明的图1中所示的实施方式的布线结构所具有的优点的(i)玻璃基板11与布线层13的密合性、(ii)起因于元素的扩散的高温下的布线层13的电阻的上升的抑制及(iii)蚀刻容易性，以及(iv)布线层13的氧化的抑制这样的相反的特性。
以上的各实施方式的布线结构10可以直接使用，或者也可以进行后加工而制成各种电子设备来使用。作为电子设备，可列举出例如薄膜晶体管等各种半导体设备。
以上，基于其优选的实施方式对本发明进行了说明，但本发明并不限制于上述实施方式。例如在图1中所示的实施方式中，在布线层13上设置有绝缘层15，但也可以不设置该绝缘层15。另外，在图2中所示的实施方式中，在布线层13上设置有金属层14及绝缘层15，但也可以不设置该绝缘层15。另外，也可以不设置金属层14及绝缘层15这两者。
实施例
以下，通过实施例对本发明进一步进行详细说明。然而，本发明的范围并不限制于所述实施例。
〔实施例1〕
按照成为以下的表1中所示的组成的方式精称各种起始原料的锭，将这些锭投入到碳制的坩埚中。在高频感应真空熔化炉中将这些锭进行真空加热而使其熔融。将由此得到的熔融金属以碳制的铸型进行铸造，得到铸锭。将所得到的铸锭使用钢丝锯切取后，通过车床加工而加工成厚度为5mm。将像这样操作而得到的靶材的一面用铟钎焊于背板上，制作了中间层用的铜-锆-硅合金溅射靶。
使用上述得到的中间层用的铜-锆-硅合金溅射靶、6N的纯度的纯铜的溅射靶而制作了布线结构。首先，使用中间层用的铜-锆-硅合金溅射靶，在下述条件下实施溅射，在玻璃基板上形成厚度为25nm的中间层。接着，使用纯铜的溅射靶在相同条件下实施溅射，在该中间层上形成厚度为400nm的布线层。
《溅射条件》
·溅射方式：DC磁控管溅射
·排气装置：回转泵+低温泵
·极限真空度：1×10-4Pa以下
·Ar压力：0.4Pa
·基板温度：100℃·溅射功率：1000W(功率密度3.1W/cm2)
·使用基板：EAGLE XG(Corning公司/液晶显示器用无碱玻璃、注册商标)、50mm(纵)×50mm(横)×0.7mm(厚度)
以所得到的层叠结构作为对象，按照成为图3中所示的规定形状的图案的方式使用光刻法进行抗蚀剂的图案化后，使用硫酸双氧水(H2SO4：0.5wt％，H2O2：0.35wt％的水溶液)蚀刻出来。使用Samco公司制PE-CVD装置(PD-2202L)在下述条件下实施CVD，在布线层上形成厚度为200nm的SiN绝缘层，得到布线结构。进一步在大气下进行退火处理(热处理)。退火处理的温度设定为500℃，退火处理时间设定为30分钟。
《CVD条件》
·成膜气体：SiH4：10cm3/min、H2：90cm3/min、NH3：10cm3/min、N2：210cm3/min
·成膜温度：350℃
·成膜压力：80Pa·功率：250W
〔实施例2～4〕
按照铜、锆及硅的比例成为表1中所示的值的方式变更投入量，制作了铜-锆-硅合金溅射靶。使用所得到的溅射靶，与实施例1同样地操作而得到中间层。进而，在各实施例中使用与中间层相同组成的金属层用的铜-锆-硅合金溅射靶，在与中间层相同条件下实施溅射，在该布线层上形成厚度为50nm的金属层。除此以外，与实施例1同样地操作而得到图2中所示的布线结构。
〔实施例5及6〕
使用表1中所示的组成的铜-锆合金溅射靶来代替实施例1中使用的铜-锆-硅合金溅射靶，除此以外，与实施例1同样地操作而得到中间层。进而在中间层上通过与实施例1同样的方法而形成绝缘层，得到图1中所示的布线结构。
〔比较例1〕
在实施例1中，没有形成由铜-锆-硅合金形成的中间层。除此以外，与实施例1同样地操作而得到布线结构。
〔比较例2及3〕
在中间层的形成中，使用钛的溅射靶(比较例2)及钼的溅射靶(比较例3)来代替使用铜-锆-硅合金溅射靶。除此以外，与实施例1同样地操作而得到布线结构。
〔比较例4〕
在中间层的形成中，使用具有表1中所示的组成的铜-锆合金溅射靶来代替使用铜-锆-硅合金溅射靶。除了这些以外，与实施例1同样地操作而得到布线结构。
〔比较例5〕
在中间层的形成中，使用具有表1中所示的组成的铜-锆合金溅射靶来代替使用铜-锆-硅合金溅射靶。另外，没有形成中间层上的由铜形成的布线层。除了这些以外，与实施例1同样地操作而得到布线结构。
〔比较例6〕
在中间层的形成中，使用具有表1中所示的组成的铜-锆-硅合金溅射靶来代替使用铜-锆-硅合金溅射靶。除此以外，与实施例1同样地操作而得到布线结构。
〔评价〕
对于实施例及比较例中得到的布线结构，通过以下的方法进行剥离试验，另外，通过以下的方法评价耐氧化性及蚀刻容易性。进而，通过以下的方法评价实施例及比较例中使用的溅射靶中的铜-锆-硅合金的比例。将它们的结果示于表1中。
〔剥离试验〕
依据JIS K5600-5-6进行剥离试验。使用NT Cutter eL-500在层叠结构中形成25块1mm×1mm的格子图案。将TQC公司制Tape 8705B贴于格子切割部分，用手指摩擦胶带以使层叠结构透明可见。在胶带附着后5分钟以内剥离胶带。数出格子块中的超过5％的区域剥离的格子块作为剥离个数。
〔耐氧化性的评价〕
分别在退火处理前和退火处理后测定所得到的布线结构的体积电阻率。测定中使用了4端子电阻测定装置(B-1500A：Agilent Technologies,Inc.制)。以下示出测定步骤。
首先，在布线结构的制造时，在退火处理前的层叠结构的状态下预先测定由金属层及布线层构成的导电部的布线电阻。具体而言，通过在图3中所示的电流施加衬垫Pi、Pi间扫描电流值，测定电压测定衬垫Pv、Pv间的电压值而得到布线电阻值。由所得到的布线电阻值、上述导电部的线宽、长度、及膜厚算出导电部的体积电阻率。将该值设定为退火处理前的体积电阻率(Ω·cm)。
接着，在退火处理后的布线结构中，通过与退火处理前的体积电阻率的测定同样的方法算出体积电阻率。将该值设定为退火处理后的体积电阻率(Ω·cm)。
并且，算出退火处理前与退火处理后的体积电阻率的变化率。体积电阻率的变化率(％)由{(退火处理后的体积电阻率-退火处理前的体积电阻率)/退火处理前的体积电阻率}×100算出。
〔蚀刻容易性〕
将实施例及比较例中得到的布线结构用硫酸双氧水进行蚀刻。通过SEM观察蚀刻后的布线结构，按照以下的基准来评价布线图案的形成的好坏。
E：布线图案极其明确。
G：布线图案明确。
P：观察到许多中间层残留于基板上的部分。
〔溅射靶中的铜-锆-硅合金的比例〕
关于溅射靶中的铜-锆-硅合金的比例，以实施例1～4及比较例6的布线结构的制造中使用的溅射靶材的表面作为对象，通过能量色散型X射线(EDX)分析而算出。详细而言，使用能量色散型X射线分析装置(日本电子公司制、Dry SD100GV)，进行元素分析。对分析结果使用多变量图像分析软件(Thermo Fisher Scientific K.K.制、NSS4)进行相分离，算出铜-锆-硅合金的面积相对于图像整体的面积的比例(％)。
〔中间层与玻璃基板的密合力的起源的确认〕
为了调查中间层与玻璃基板的密合力的起源，将实施例2、4及5的布线结构使用硝酸+过氧化氢系的蚀刻剂进行蚀刻后，通过XPS(ULVAC-PHI,INCORPORATED.制、VersaProveIII)在下述条件下对玻璃基板的表面进行测定。
《测定条件》
·输出功率：50W
·X射线径：200μmφ
·Pass Energy：26eV
·能阶(energy step)：0.1eV
·Take of Angle：45°
·带电中和：使用低速离子枪及电子枪
另外，通过使用分析软件(ULVAC-PHI,INCORPORATED.制、Multipack9.0)对所得到的峰进行分析而求出Zr3d电子的键合能。
在实施例5中，在相当于Zr的氧化物的部位见到峰。在实施例2及4中，在比实施例5高的能量侧确认到峰。
由以上的结果获知，通过添加到Cu中的Zr作为氧化物与玻璃基板的表面结合而担保了密合性。另外获知，通过在Cu中同时添加Zr和Si而密合力进一步变强。
Figure BDA0002440220070000151
如由表1中所示的结果表明的那样，在各实施例中，判断基板与铜布线的密合性高，另外，铜布线的体积电阻率的上升得以抑制。与此相对，在比较例1中，判断起因于没有形成中间层而密合性低，另外，铜布线的体积电阻率大大上升。在比较例2及3中，虽然基板与铜布线的密合性高，但是布线电阻上升，推测中间层材料扩散到铜布线中。判断比较例4至6的密合性低。另外，由比较例5判断，若Cu中的Zr浓度变得高达5％，则体积电阻率急剧上升，仅通过这样的组成的Cu-Zr的合金层，导电性差。
进而，判断实施例1～4的布线结构利用蚀刻进行的布线图案的形成可极其良好地进行。
产业上的可利用性
根据本发明，在具备包含铜的布线层的布线结构中，能够在不损害该布线层的导电性的情况下提高该布线层与基板的密合性。

Claims (10)

1.一种布线结构，其是具备玻璃基板、设置于该玻璃基板上的中间层和设置于该中间层上的布线层的布线结构，
所述布线层包含铜，
所述中间层包含锆、并且剩余部分由铜及不可避免的杂质构成，
相对于所述中间层中包含的铜及锆的合计摩尔数，锆的摩尔数的比例为5摩尔％以上且33摩尔％以下。
2.根据权利要求1所述的布线结构，其中，所述中间层进一步含有硅。
3.根据权利要求2所述的布线结构，其中，相对于所述中间层中包含的铜、锆及硅的合计摩尔数，锆的摩尔数的比例为5摩尔％以上且33摩尔％以下，硅的摩尔数的比例为5摩尔％以上且33摩尔％以下。
4.根据权利要求1～3中任一项所述的布线结构，其中，在所述布线层上具备绝缘层。
5.根据权利要求4所述的布线结构，其中，所述绝缘层由氮化物形成。
6.根据权利要求5所述的布线结构，其中，所述氮化物由氮化硅构成。
7.根据权利要求4～6中任一项所述的布线结构，其中，在所述布线层上与所述绝缘层之间具备金属层，该金属层包含锆、并且剩余部分由铜及不可避免的杂质构成。
8.根据权利要求7所述的布线结构，其中，所述金属层进一步含有硅。
9.一种靶材，其是权利要求1所述的布线结构的制造中使用的靶材，其包含锆、并且剩余部分由铜及不可避免的杂质构成。
10.一种靶材，其是权利要求3所述的布线结构的制造中使用的靶材，其包含锆及硅、并且剩余部分由铜及不可避免的杂质构成。
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Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008112989A (ja) * 2006-10-05 2008-05-15 Ulvac Japan Ltd ターゲット、成膜方法、薄膜トランジスタ、薄膜トランジスタ付パネル、及び薄膜トランジスタの製造方法
JP2009060009A (ja) * 2007-09-03 2009-03-19 Sharp Corp 結晶質半導体膜の製造方法およびアクティブマトリクス基板の製造方法
CN106103792A (zh) * 2015-02-19 2016-11-09 三井金属矿业株式会社 铜基合金溅射靶

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03196619A (ja) 1989-12-26 1991-08-28 Nippon Mining Co Ltd 銅配線の形成法とそれに使用するターゲット
WO2009128372A1 (ja) * 2008-04-15 2009-10-22 株式会社アルバック 薄膜トランジスタ、薄膜トランジスタの製造方法
JP2010185139A (ja) * 2009-01-16 2010-08-26 Kobe Steel Ltd Ｃｕ合金膜および表示デバイス
JP2010248619A (ja) * 2009-03-26 2010-11-04 Hitachi Metals Ltd 酸素含有Ｃｕ合金膜の製造方法
WO2011105282A1 (ja) 2010-02-25 2011-09-01 シャープ株式会社 配線形成方法、および、半導体基板の製造方法
JP6706418B2 (ja) * 2015-03-20 2020-06-10 日立金属株式会社 電子部品用積層配線膜および被覆層形成用スパッタリングターゲット材

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008112989A (ja) * 2006-10-05 2008-05-15 Ulvac Japan Ltd ターゲット、成膜方法、薄膜トランジスタ、薄膜トランジスタ付パネル、及び薄膜トランジスタの製造方法
JP2009060009A (ja) * 2007-09-03 2009-03-19 Sharp Corp 結晶質半導体膜の製造方法およびアクティブマトリクス基板の製造方法
CN106103792A (zh) * 2015-02-19 2016-11-09 三井金属矿业株式会社 铜基合金溅射靶

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