WO2018147136A1 - 配線構造及びその製造方法、スパッタリングターゲット材、並びに酸化防止方法 - Google Patents

配線構造及びその製造方法、スパッタリングターゲット材、並びに酸化防止方法 Download PDF

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成紀 徳地
高橋　誠一郎
八島　勇
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三井金属鉱業株式会社
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Definitions

  • the present invention relates to a wiring structure and a manufacturing method thereof.
  • the present invention also relates to a sputtering target material.
  • the invention further relates to a method for preventing oxidation.
  • Aluminum alloys are often used as wiring films for circuit boards used in touch panels of display devices such as liquid crystal displays, plasma displays, and organic EL. Recently, along with higher definition and higher speed of devices, wiring films have been miniaturized and thinned, and a wiring film having a lower electrical resistivity than an aluminum alloy is required. Therefore, copper having a low resistance and a high melting point has attracted attention. However, when a copper wiring film is used, oxidation progresses in the heating step and the resistance value increases, so that a protective layer for preventing oxidation is required.
  • Patent Document 1 includes, as a copper alloy sputtering target material, a total of one or more of La, Mg, Li, Si, V, Zr, Hf, and Nb in an amount of 0.005 to 0.5% by mass, and oxygen.
  • a copper alloy sputtering target material containing 0.1 to 5 ppm and the balance being copper and inevitable impurities has been proposed.
  • Patent Document 2 includes 20.0 to 40.0% by mass of Ni as a target material for forming a protective layer of a copper wiring film, and includes Cr, Ti, V, Al, Ta, Co, Zr, Nb, There has been proposed a target material containing 1.0 to 10.0% by mass of any one of Mo or two or more of these elements, with the balance being copper and inevitable impurities.
  • JP 2002-294438 A Japanese Patent Application Laid-Open No. 2013-133489
  • an object of the present invention is to provide a technique for preventing oxidation of a wiring layer having a wiring layer containing copper.
  • the present inventor has found that the above-mentioned problem can be solved by forming a metal layer made of a specific alloy on a wiring layer containing copper.
  • the present invention has been made based on the above knowledge, and is a wiring structure comprising a substrate, a wiring layer provided on the substrate, and a metal layer provided on the wiring layer,
  • the wiring layer includes copper;
  • the metal layer includes zirconium and silicon, and solves the above problems by providing a wiring structure in which the balance is made of copper and inevitable impurities.
  • the present invention also includes a step of providing a wiring layer containing copper on a substrate; A step of providing a metal layer containing zirconium and silicon on the wiring layer, the balance being copper and inevitable impurities; And a step of heat-treating the laminated structure having each of these layers.
  • the present invention is a method for preventing oxidation of the wiring layer during a heat treatment in a manufacturing process of a wiring structure including a substrate and a wiring layer including copper provided on the substrate, Prior to the heat treatment, there is provided an antioxidant method for forming a metal layer containing zirconium and silicon on the wiring layer, the balance being copper and inevitable impurities.
  • FIG. 1 is a schematic view of a cross section along the thickness direction showing an embodiment of a wiring structure of the present invention.
  • FIG. 2A is a schematic diagram of a cross section along the thickness direction showing another embodiment of the wiring structure of the present invention, and FIG. 2B shows the wiring structure in a state where an opening is formed in the insulating layer.
  • FIG. 2C is a schematic diagram (corresponding to FIG. 2A), and FIG. 2C is a schematic diagram in a state where a transparent conductor layer is further formed on the wiring structure of FIG. 2B.
  • FIG. 3 is a schematic diagram of the upper surface of the TEG formation pattern for wiring resistance measurement.
  • FIG. 4 is a schematic diagram of the upper surface of the TEG formation pattern for contact resistance measurement.
  • FIG. 5 is a graph showing X-ray diffraction measurement results of the sputtering target materials obtained in Examples 1 to 7.
  • FIG. 1 shows an embodiment of a wiring structure of the present invention.
  • the wiring structure 10 shown in the figure is used as various semiconductor devices such as transistors and FETs.
  • the wiring structure 10 includes a substrate 11.
  • a substrate made of a nonconductive material such as a glass substrate can be used.
  • a glass substrate on which a transparent conductive film such as ITO is formed can be used.
  • the wiring layer 12 containing copper is a wiring of an electric circuit made of pure copper or a copper alloy, and is generally composed of a thin film layer formed on the substrate 11 by various thin film forming methods.
  • the thickness of the wiring layer 12 can be arbitrarily set according to the specific application of the wiring structure 10, and can be set to, for example, 50 nm or more and 500 nm or less.
  • the wiring layer 12 is made of a copper alloy
  • examples of the copper alloy include a copper-based alloy containing one or more elements selected from manganese, magnesium, bismuth, indium and the like as an alloy component. It is done. These alloy components can be contained in the copper alloy at a ratio of 0.01 mol% or more and 25 mol% or less.
  • the copper alloy is different from the alloy constituting the metal layer 14 described later.
  • An adhesion layer 13 may be formed between the wiring layer 12 and the substrate 11 to improve the adhesion between them.
  • the material of the adhesion layer 13 an appropriate material is used according to the material of the substrate 11.
  • the substrate 11 is, for example, glass, it is preferable to use titanium or the like as the adhesion layer 13, and the thickness is preferably 10 nm or more and 100 nm or less.
  • the wiring layer 12 has a first surface 12 a that is a surface facing the substrate 11.
  • the wiring layer 12 has a second surface 12b which is a surface located on the opposite side to the first surface 12a.
  • the first surface 12a is in contact with the adhesion layer 13 described above.
  • a metal layer 14 is provided on the second surface 12b.
  • the wiring layer 12 and the metal layer 14 are in direct contact with each other, and no other layer is interposed between the layers 12 and 14.
  • the metal layer 14 is formed so as to cover the entire area of the second surface 12 b of the wiring layer 12. Therefore, there is no region exposed on the second surface 12b of the wiring layer 12. Details of the metal layer 14 will be described later.
  • the wiring structure 10 has a laminated structure 15 including an adhesion layer 13, a wiring layer 12, and a metal layer 14 laminated on a substrate 11 in this order.
  • the wiring structure 10 having such a structure can be obtained by forming the adhesion layer 13, the wiring layer 12, and the metal layer 14 to form the laminated structure 15 using various thin film forming methods, for example. Thereafter, annealing treatment (heat treatment) at a high temperature such as firing of the wiring structure 10 or forming another layer on the wiring structure 10 may be performed. This annealing treatment is performed, for example, when improving the adhesion between the substrate 11 and the wiring layer 12 in the wiring structure 10, manufacturing an electronic device including the wiring structure 10, specifically, manufacturing a thin film transistor including the wiring structure 10.
  • the oxidizing atmosphere refers to an atmosphere containing an oxidizing gas such as O 2 , O 3 , H 2 O, N 2 O, and the like. Examples include the following atmosphere.
  • the temperature of the annealing treatment is generally 300 ° C. or higher, particularly 350 ° C. or higher.
  • the annealing treatment time is generally 15 minutes or longer and 120 minutes or shorter.
  • the metal layer 14 described above is provided so as to cover the entire area of the second surface 12b of the wiring layer 12.
  • the wiring structure 10 of the present embodiment provided with the metal layer 14 is more effective especially under high-temperature annealing conditions.
  • an alloy containing zirconium and silicon and the balance of copper and inevitable impurities that is, a copper-zirconium-silicon (Cu—Zr—Si) alloy is used (hereinafter referred to as an alloy).
  • an alloy containing zirconium and silicon and the balance of copper and inevitable impurities is also referred to as a “copper-zirconium-silicon alloy”.
  • the wiring structure 10 When the wiring structure 10 is annealed in an oxidizing atmosphere as described above, zirconium and silicon are oxidized in the metal layer 14 prior to copper, and a mixed oxide of zirconium oxide and silicon oxide or zirconium and silicon is mixed. A dense oxide layer of complex oxide is formed so as to cover the wiring layer 12. This dense oxide layer stops the oxidation of copper contained in the wiring layer 12. As a result, while the non-oxidized zirconium and silicon remain in the metal layer 14, the non-oxidized zirconium and silicon are oxidized prior to the oxidation of the copper contained in the wiring layer 12. The copper oxidation in the wiring layer 12 is suppressed, and the increase in the electrical resistance of the wiring layer 12 is suppressed. As a result, the wiring structure 10 is not easily affected by the oxidation caused by annealing even after annealing in an oxidizing atmosphere.
  • the copper-zirconium-silicon alloy constituting the metal layer 14 has a zirconium content of 1 mol% or more to the total number of moles of copper, zirconium and silicon. It is preferably contained in an amount of not more than 1 mol%, more preferably not less than 1 mol% and not more than 10 mol%, more preferably not less than 2 mol% and not more than 10 mol%, more preferably not less than 4 mol% and not more than 8 mol%. Is even more preferable.
  • the copper-zirconium-silicon alloy constituting the metal layer 14 preferably contains 1 mol% or more and 33 mol% or less of silicon with respect to the total number of moles of copper, zirconium and silicon.
  • the content is more preferably 1 mol% or more and 10 mol% or less, still more preferably 2 mol% or more and 10 mol% or less, still more preferably 4 mol% or more and 8 mol% or less.
  • the copper-zirconium-silicon alloy constituting the metal layer 14 is the sum of the number of moles of zirconium and silicon with respect to the total number of moles of copper, zirconium and silicon. Is preferably 2 mol% or more and 40 mol% or less, more preferably 2 mol% or more and 20 mol% or less, further preferably 4 mol% or more and 20 mol% or less, and more preferably 8 mol% or more and 16 mol% or less. It is still more preferable that it contains less than mol%.
  • the copper-zirconium-silicon alloy constituting the metal layer 14 is preferably an alloy made of zirconium and silicon and the balance being made of copper and inevitable impurities. However, as long as the effects of the present invention are exhibited, it is allowed to contain a trace amount of elements other than copper, zirconium, and silicon.
  • the proportion of inevitable impurities is preferably 2 mol% or less with respect to the total number of moles of copper, zirconium and silicon. More preferably, it is at most mol%. The smaller the proportion of inevitable impurities, the better.
  • the metal layer 14 made of copper-zirconium-silicon alloy can be formed by various thin film forming methods, for example.
  • a conventionally known method such as sputtering or vacuum deposition can be employed.
  • a sputtering target material containing zirconium and silicon as the copper-zirconium-silicon alloy source, and the balance being copper and inevitable impurities.
  • the alloy composition of the copper-zirconium-silicon alloy in this target material is substantially the same as the alloy composition of the copper-zirconium-silicon alloy constituting the metal layer 14.
  • this sputtering target material is made of a copper-zirconium-silicon alloy, and is used for forming the metal layer 14 for preventing the wiring layer 12 from being oxidized in the wiring structure 10.
  • the sputtering target is allowed to contain a trace amount of other elements other than copper, zirconium and silicon, for example, oxygen for the same reason as the metal layer 14, but the content of the element is small if the content is small. The more preferable.
  • the sputtering target material is used not only for sputtering but also for various physical vapor deposition (PVD) target materials such as vacuum deposition such as arc ion plating. Further, the sputtering target material is used for forming the metal layer 14 in the wiring structure 10 having the structure shown in FIG. 1, and contains zirconium and silicon in addition to the wiring structure 10 having the structure shown in FIG. In order to prevent oxidation of the wiring layer containing copper and unavoidable impurities, it can also be used to form a metal layer provided directly adjacent to the wiring layer.
  • PVD physical vapor deposition
  • the target material can be manufactured by various methods known in the art. For example, copper, zirconium and silicon melted in a vacuum are cast and alloyed. Next, a target material is manufactured using the obtained ingot. There is no restriction
  • a copper-zirconium-silicon alloy powder produced by an atomizing method or the like may be produced by hot pressing (so-called powder metallurgy) by a known method.
  • the obtained plate material may be attached to a backing plate, which is a sputtering jig, using a bonding material such as indium.
  • the target material includes a state before a target material finishing step such as surface grinding or bonding.
  • a target material finishing step such as surface grinding or bonding.
  • the thickness of the metal layer 14 formed by the above-described method can be arbitrarily set according to the specific application of the wiring structure 10, and is set to, for example, 10 nm or more and 100 nm or less, preferably 20 nm or more and 60 nm or less. be able to.
  • 10 nm or more By setting the thickness of the metal layer 14 to 10 nm or more, it is possible to effectively prevent oxidation of copper contained in the wiring layer 12 to be protected.
  • the productivity of the metal layer 14 can be prevented from being impaired by setting the thickness of the metal layer 14 to 100 nm or less.
  • the metal layer 14 only needs to cover a portion necessary for fulfilling the purpose of preventing the wiring layer 12 from being oxidized.
  • the wiring layer 12 is provided only on the entire second surface 12b of the wiring layer 12, but may be provided so as to cover the entire wiring layer 12 and the adhesion layer 13 as necessary.
  • the wiring structure 10 includes a step of providing the wiring layer 12 containing copper on the substrate 11, and a step of providing the metal layer 14 containing zirconium and silicon on the wiring layer 12, with the balance being copper and inevitable impurities. And a process comprising a step of heat-treating the laminated structure having both the layers 12 and 14.
  • oxidation of the wiring layer 12 can be prevented even when heat treatment is performed in an oxidizing atmosphere such as air in the manufacturing process of the wiring structure 10.
  • this prevention of oxidation is achieved by forming the metal layer 14 containing zirconium and silicon on the wiring layer 12 and the balance being made of copper and inevitable impurities prior to the heat treatment.
  • an antioxidant method for preventing the wiring layer 12 from being oxidized during the heat treatment in the manufacturing process of the wiring structure 10.
  • the wiring structure 10 manufactured by the above method may be used as it is, or may be post-processed and used as various electronic devices.
  • the electronic device include various semiconductor devices such as transistors and FETs. If a transparent material such as glass is used as the substrate 11, a thin film transistor (TFT) can be obtained.
  • TFT thin film transistor
  • the following processing is performed for the purpose of forming an insulating layer such as silicon nitride (SiN) on the wiring structure 10 or forming a wiring such as indium-doped tin oxide (ITO).
  • the process can be further performed.
  • the insulating layer 16 is formed so as to cover the entire laminated structure 15. That is, the laminated structure 15 shown in FIG. 2A is in a state where there is no region exposed on the outer surface.
  • the insulating layer 16 is made of a non-conductive material.
  • non-conductive materials include various non-oxide non-conductive materials.
  • a nitride non-conductive material as the insulating layer 16 from the viewpoint that the oxidation of copper contained in the wiring layer 12 is suppressed by a synergistic effect with the metal layer 14 having a specific alloy composition.
  • the nitride nonconductive material include nitrogen-containing ceramic materials such as silicon nitride (SiN) and aluminum nitride.
  • SiN silicon nitride
  • the effect of suppressing oxidation of copper contained in the wiring layer 12 is further enhanced.
  • an opening 16A as a contact hole is formed in the insulating layer 16, and the upper surface 14a of the metal layer 14 is exposed to the outside.
  • a CF 4 / O 2 -based etching gas may be used to form the opening 16A.
  • a transparent conductor material such as amorphous ITO is laminated so as to cover the upper surface (outer surface) of the insulating layer 16 and the entire upper surface 14a of the metal layer 14 exposed from the opening 16A.
  • a laminate is formed.
  • the transparent conductor layer 17 shown in FIG. 2C has a transparent conductor such as crystallized ITO exposed on the insulating layer 16 and in the opening 16A.
  • a coating is formed on layer 14.
  • the wiring structure of the present invention can also be formed by further performing a step of providing a transparent conductor layer 17 on both of the metal layers 14 exposed in 16A.
  • the wiring structure 10 thus formed can be used as various semiconductor devices such as thin film transistors.
  • the contact resistance between the metal layer 14 and the transparent conductor layer 17 becomes low.
  • the formation of the insulating layer, the formation of the contact hole, the lamination of the transparent conductor material, and the annealing treatment can be performed by a known method in this technical field.
  • Example 1 Ingots of various starting materials were precisely weighed so as to have the composition shown in Table 1 below, and these ingots were put into a magnesia crucible. These ingots were melted by vacuum heating in a high-frequency induction vacuum melting furnace. Thus, the molten metal was cast into a carbon mold to obtain an ingot. The obtained ingot was cut out using a wire cut saw and then processed into a thickness of 5 mm by a lathe process. One side of the target material thus obtained was brazed to a backing plate to produce a copper-zirconium-silicon alloy sputtering target.
  • a wiring structure was prepared using a titanium sputtering target, a pure copper sputtering target, and the copper-zirconium-silicon alloy sputtering target obtained above.
  • sputtering was performed using a titanium sputtering target under the following conditions to form an adhesion layer having a thickness of 25 nm on a glass substrate.
  • sputtering was performed under the same conditions using a pure copper sputtering target, and a wiring layer having a thickness of 400 nm was formed on the adhesion layer.
  • ⁇ Sputtering conditions ⁇ Sputtering method: DC magnetron sputtering ⁇ Exhaust device: Rotary pump + cryopump ⁇ Achieving vacuum: 1 ⁇ 10 ⁇ 4 Pa or less ⁇ Ar pressure: 0.4 Pa -Substrate temperature: Room temperature-Sputtering power: 1000 W (Power density 3.1 W / cm 2 ) -Substrate used: EAGLE XG (Corning / glass for liquid crystal display, registered trademark), 50 mm (length) x 50 mm (width) x 0.7 mm (thickness)
  • annealing treatment heat treatment
  • the annealing process was performed in the atmosphere.
  • the annealing temperature was set to 350 ° C., and the annealing time was 30 minutes.
  • Examples 2 to 7 A copper-zirconium-silicon alloy sputtering target was produced in the same manner as in Example 1 except that the amount charged was changed so that the ratios of copper, zirconium and silicon were as shown in Table 1. Using the obtained sputtering target, a wiring structure having the structure shown in FIG. 1 and a pattern having a predetermined shape shown in FIG. 3 was obtained in the same manner as in Example 1.
  • Example 1 In Example 1, a metal layer made of a copper-zirconium-silicon alloy was not formed. Except for this, a wiring structure was obtained in the same manner as in Example 1.
  • the oxidation resistance was evaluated with the following method. Further, contact resistance was measured by the following method. Furthermore, the ratio of the copper-zirconium-silicon alloy phase in the sputtering target material used for the production of the wiring structures of the examples and comparative examples was measured. The results are shown in Table 1.
  • the composition of the copper-zirconium-silicon alloy of the metal layer in Examples 4 to 7 and Comparative Examples 2 and 3 was obtained by dissolving the sputtered metal layer with an acid to form a solution sample, and the solution sample was ICP-ES (stock) Analyzed and calculated by Hitachi High-Tech Science Co., Ltd., PS3500DP).
  • the volume resistivity of the obtained wiring structure was measured before and after annealing.
  • a 4-terminal resistance measuring device (B-1500A: manufactured by Agilent Technologies) was used. The measurement procedure is shown below.
  • the wiring resistance of the conductive portion composed of the metal layer and the wiring layer is measured in advance in the state of the laminated structure before the annealing treatment.
  • the wiring resistance value is obtained by sweeping the current value between the current application pads Pi and Pi shown in FIG. 3 and measuring the voltage value between the voltage measurement pads Pv and Pv.
  • the volume resistivity of the conductive portion is calculated from the obtained wiring resistance value, the line width, length, and film thickness of the conductive portion.
  • the value is defined as the volume resistivity ( ⁇ ⁇ cm) before annealing.
  • the volume resistivity is calculated by the same method as the measurement of the volume resistivity before the annealing treatment.
  • the value is defined as the volume resistivity ( ⁇ ⁇ cm) after annealing.
  • the volume resistivity change rate before and after the annealing treatment is calculated.
  • the volume resistivity change rate (%) is calculated from ⁇ (volume resistivity after annealing-volume resistivity before annealing) / volume resistivity before annealing ⁇ ⁇ 100.
  • the contact resistance was measured as follows. The measurement was performed on the wiring structures having the copper zirconium alloy composition of Examples 1 to 7 and Comparative Examples 1 and 3. Specifically, first, as shown in FIG. 2A, a wiring structure having a cross-sectional structure including the insulating layer 16 and having the pattern shown in FIG. 4 was manufactured. After the opening 16A shown in FIG. 2B was formed in this wiring structure under a CF 4 / O 2 -based etching gas, amorphous ITO was laminated to form a laminate. Next, after patterning the laminate using photolithography, annealing was performed at 250 ° C.
  • the wiring structure on which the transparent conductor layer was formed had a cross-sectional structure shown in FIG. 2C and had a TEG pattern shown in FIG.
  • the current value is swept between the current application pads Pi of the TEG pattern, the voltage between the voltage measurement pads Pv is measured, and the layer between the metal layer and the transparent conductor layer is measured.
  • the contact resistance value Pv / Pi was determined.
  • the above-described 4-terminal resistance measuring device was used for the measurement.
  • the electric current higher than measurement current was sent and ohmic property was confirmed. The results are shown in Table 1. In the table, “-” means that no measurement is performed.
  • the ratio of the copper-zirconium-silicon alloy phase in the sputtering target was calculated by energy dispersive X-ray (EDX) analysis for the surface of the sputtering target material used in the production of the wiring structures of Examples 1 to 7. Specifically, elemental analysis was performed using an energy dispersive X-ray analyzer (manufactured by JEOL Ltd., dry SD100GV). The results of elemental analysis were subjected to phase separation using multivariate image analysis software (Thermo Fisher Scientific, NSS4), and the ratio (%) of the area of the copper-zirconium-silicon alloy to the area of the entire image was calculated. .
  • EDX energy dispersive X-ray
  • X-ray diffraction measurement [X-ray diffraction measurement (XRD)] X-ray diffraction measurement (XRD) was performed on the sputtering target material used in the manufacture of the wiring structures of Examples 1 to 7. XRD was measured using RINT-TTR III manufactured by Rigaku Corporation and using Cu K ⁇ (0.15406 nm, 50 kV, 300 mA) as an X-ray source. The diffraction pattern obtained by XRD is shown in FIG.
  • the contact resistance value in each example is lower than that in Comparative Example 1 having no metal layer.
  • the contact resistance values in Examples 2 to 7 are equal to or less than the same. From this, it can be seen that the contact resistance value is lowered by using a copper-zirconium-silicon alloy for the metal layer.
  • a copper-zirconium-silicon alloy is present in the sputtering target, and the proportion of the copper-zirconium-silicon alloy substantially matches the composition of the copper-zirconium-silicon alloy in the metal layer.
  • the presence ratio of the copper-zirconium-silicon alloy in the sputtering target was 21 at%, and the copper composition, the zirconium composition, and the silicon composition in the metal layer were 87.8 at. %, 5.6 at%, and 6.6 at%.
  • oxidation of the wiring layer is suppressed even after heat treatment in a high temperature and oxidizing atmosphere.

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Abstract

配線構造（１０）は、基板（１１）と、基板（１１）上に設けられた配線層（１２）と、配線層（１２）上に設けられた金属層（１４）とを備える。配線層（１２）は銅を含む。金属層（１４）はジルコニウム及びケイ素を含み、且つ残部が銅及び不可避不純物からなる。金属層（１４）が、銅、ジルコニウム及びケイ素のモル数の合計に対して、ジルコニウムを１モル％以上３３モル％以下含み、ケイ素を１モル％以上３３モル％以下含むことが好適である。また、金属層（１４）において、前記合計に対する、ジルコニウム及びケイ素のモル数の合計が２モル％以上４０モル％以下であることも好適である。

Description

配線構造及びその製造方法、スパッタリングターゲット材、並びに酸化防止方法
　本発明は配線構造及びその製造方法に関する。また本発明はスパッタリングターゲット材に関する。更に本発明は酸化防止方法に関する。
　液晶ディスプレイ、プラズマディスプレイや有機ＥＬといった表示デバイスのタッチパネル等に用いられる回路基板の配線膜として、アルミニウム合金が多く用いられている。最近では、デバイスの高精細化及び高速度化に伴い、配線膜の微細化及び薄膜化が図られており、アルミニウム合金よりも電気抵抗率の低い配線膜が求められている。そこで、低抵抗であり、高融点である銅が注目されている。しかし、銅の配線膜を用いた場合、加熱工程において酸化が進行し、抵抗値が増大するため、酸化を防ぐための保護層が必要となる。
　特許文献１には、銅合金スパッタリングターゲット材として、Ｌａ、Ｍｇ、Ｌｉ、Ｓｉ、Ｖ、Ｚｒ、Ｈｆ、Ｎｂの内の１種以上を合計で０．００５～０．５質量％含み、酸素を０．１～５ｐｐｍ含み、残部が銅と不可避不純物である銅合金スパッタリングターゲット材が提案されている。
　また、特許文献２には、銅配線膜の保護層形成用のターゲット材として、Ｎｉを２０．０～４０．０質量％含み、Ｃｒ、Ｔｉ、Ｖ、Ａｌ、Ｔａ、Ｃｏ、Ｚｒ、Ｎｂ、Ｍｏのいずれか１種又はこれらの２種以上の元素を１．０～１０．０質量％含み、残部が銅と不可避不純物であるターゲット材が提案されている。
特開２００２－２９４４３８号公報 特開２０１３－１３３４８９号公報
　近年、より耐酸化性に優れる銅配線層の保護層が求められている。特許文献１に記載のターゲット材で形成された銅合金薄膜では、酸化性雰囲気中での熱処理による銅合金薄膜の耐酸化性の評価は行われていない。また、特許文献２に記載のターゲット材で形成された金属膜は、大気雰囲気中にて１５０℃で熱処理した場合には、銅配線の酸化を抑制するものの、一層過酷な高温条件下、例えば３００～３５０℃で熱処理した場合に、銅配線の酸化が抑制されるか否かは不明である。
　したがって本発明の課題は、銅を含む配線層を備えた配線構造において、該配線層の酸化を防止する技術を提供することにある。
　本発明者は鋭意検討した結果、銅を含む配線層の上に、特定の合金からなる金属層を形成することで、前記課題が解決されることを知見した。
　本発明は前記知見に基づきなされたものであり、基板と、該基板上に設けられた配線層と、該配線層上に設けられた金属層とを備えた配線構造であって、
　前記配線層は銅を含み、
　前記金属層はジルコニウム及びケイ素を含み、且つ残部が銅及び不可避不純物からなる、配線構造を提供することにより前記課題を解決したものである。
　また本発明は、基板上に銅を含む配線層を設ける工程と、
　前記配線層上に、ジルコニウム及びケイ素を含み、残部が銅及び不可避不純物からなる金属層を設ける工程と、
　これら各層を有する積層構造を熱処理する工程と、を備えた配線構造の製造方法を提供するものである。
　更に本発明は、基板と、該基板上に設けられた銅を含む配線層とを備えた配線構造の製造過程における熱処理時に該配線層の酸化を防止する方法であって、
　前記熱処理に先立ち、前記配線層上に、ジルコニウム及びケイ素を含み、残部が銅及び不可避不純物からなる金属層を形成する酸化防止方法を提供するものである。
図１は、本発明の配線構造の一実施形態を示す厚み方向に沿う断面の模式図である。 図２（ａ）は、本発明の配線構造の別の実施形態を示す厚み方向に沿う断面の模式図であり、図２（ｂ）は、絶縁層に開口部を形成した状態の配線構造の模式図（図２（ａ）相当図）であり、図２（ｃ）は、図２（ｂ）の配線構造に透明導電体層を更に形成した状態の模式図である。 図３は、配線抵抗測定用ＴＥＧ形成パターンの上面の模式図である。 図４は、コンタクト抵抗測定用ＴＥＧ形成パターンの上面の模式図である。 図５は、実施例１ないし７で得られたスパッタリングターゲット材のＸ線回折の測定結果を示すグラフである。
　以下本発明を、その好ましい実施形態に基づき図面を参照しながら説明する。図１には、本発明の配線構造の一実施形態が示されている。同図に示す配線構造１０は、例えばトランジスタやＦＥＴなどの各種の半導体デバイスとして用いられるものである。配線構造１０は基板１１を備えている。基板１１としては、例えばガラス基板等の非導電性材料からなる基板を用いることができる。あるいはＩＴＯなどの透明導電膜が表面に形成されたガラス基板を用いることができる。
　基板１１上には、銅を含む配線層１２が設けられている。銅を含む配線層とは、純銅又は銅合金からなる電気回路の配線のことであり、一般には各種の薄膜形成方法によって基板１１上に形成された薄膜層から構成されている。配線層１２の厚みは、配線構造１０の具体的な用途に応じて任意に設定可能であり、例えば５０ｎｍ以上５００ｎｍ以下に設定することができる。
　配線層１２が銅合金から構成されている場合、該銅合金としては、例えば合金成分としてマンガン、マグネシウム、ビスマス及びインジウム等から選択される１種又は２種以上の元素を含む銅基合金が挙げられる。これらの合金成分は、銅合金中に０．０１モル％以上２５モル％以下の割合で含有させることができる。配線層１２が銅合金からなる場合、該銅合金は、後述する金属層１４を構成する合金とは異種のものが用いられる。
　配線層１２と基板１１との間には、これら両者の密着性を向上させるための密着層１３が形成されていてもよい。密着層１３の材質は、基板１１の材質に応じて適切なものが用いられる。基板１１が例えばガラスである場合には、密着層１３としてチタンなどを用いることが好ましく、その厚みは好ましくは１０ｎｍ以上１００ｎｍ以下である。
　配線層１２は、基板１１と対向する面である第１面１２ａを有している。また配線層１２は、第１面１２ａと反対側に位置する面である第２面１２ｂを有している。第１面１２ａは、上述した密着層１３と接している。第２面１２ｂ上には金属層１４が設けられている。配線層１２と金属層１４とは直接に接しており、両層１２，１４間には他の層は介在していない。金属層１４は、配線層１２の第２面１２ｂの全域を覆うように形成されている。したがって配線層１２の第２面１２ｂに露出した領域は存在していない。金属層１４の詳細については後述する。
　本実施形態において、配線構造１０は、基板１１上に積層された密着層１３、配線層１２及び金属層１４をこの順で備えた積層構造１５を有している。このような構造を有する配線構造１０は、例えば各種の薄膜形成方法などを用いて密着層１３、配線層１２及び金属層１４を成膜して積層構造１５を形成することで得られる。その後、配線構造１０の焼成や配線構造１０上に別の層を成膜する等の高温でのアニール処理（熱処理）が行われることがある。このアニール処理は、例えば、配線構造１０における基板１１と配線層１２の密着性向上や、配線構造１０を備える電子デバイスの製造、具体的には配線構造１０を備える薄膜トランジスタを製造する際における、配線構造１０上へのＳｉＯ２やＳｉＮ等の絶縁膜の成膜やＩＴＯ等の配線の成膜を目的として行われる。これらのアニール処理は一般に酸化性雰囲気下で行われる。酸化性雰囲気とは、Ｏ２、Ｏ３、Ｈ２Ｏ、Ｎ２Ｏ等の酸化性ガスを含む雰囲気をいい、例えば大気下や、前記の酸化性ガスを０．５体積％以上３０体積％以下含む雰囲気が挙げられる。アニール処理の温度は一般に３００℃以上であり、特に３５０℃以上である。アニール処理の時間は、一般に１５分以上１２０分以下である。金属層１４を有しない従来の配線構造において、大気下などの酸化性雰囲気下で上述の高温でのアニール処理を行うと、配線層１２を構成する銅が酸化性ガスの作用によって酸化されてしまい、導電性の低下などの不具合が生じることがある。配線層１２の導電性の低下は、配線構造１０を含む電子デバイスの性能低下の一因となる。そこで本発明においては、配線層１２の酸化防止の目的で、該配線層１２における第２面１２ｂの全域を被覆するように、上述した金属層１４を設けている。該金属層１４を備えた本実施形態の配線構造１０は、特に、高温のアニール条件下において効果が一層顕著なものとなる。
　配線構造１０において、上述した金属層１４としては、ジルコニウム及びケイ素を含み、且つ残部が銅及び不可避不純物からなる合金、即ち、銅－ジルコニウム－ケイ素（Ｃｕ－Ｚｒ－Ｓｉ）合金が用いられる（以下、「ジルコニウム及びケイ素を含み、且つ残部が銅及び不可避不純物からなる合金」を、「銅－ジルコニウム－ケイ素合金」ともいう。）。この合金組成を有する金属層１４を配線層１２の直上に設けることで、配線層１２に含まれる銅の酸化が効果的に抑制されることが、本発明者の検討の結果判明した。この理由は明確ではないが、本発明者は次のとおりの理由であると推測している。配線構造１０を、上述のとおり酸化性雰囲気下でアニールした場合、金属層１４において銅に先立ってジルコニウム及びケイ素が酸化され、ジルコニウム酸化物とケイ素酸化物との混合酸化物又はジルコニウムとケイ素との複合酸化物の緻密な酸化物層が配線層１２を被覆するように形成される。この緻密な酸化物層が、配線層１２に含まれる銅の酸化の進行をとどめる。このことに起因して、金属層１４中に非酸化状態のジルコニウム及びケイ素が残存している間は、配線層１２に含まれる銅の酸化に先立ち非酸化状態のジルコニウム及びケイ素が酸化されるので、配線層１２中の銅の酸化が抑制され、配線層１２の電気抵抗の上昇が抑制される。このことに起因して、配線構造１０は、酸化性雰囲気下でアニールした後であっても、アニールに起因する酸化の影響を受けづらいものとなる。
　上述した酸化抑制の効果を一層顕著なものとする観点から、金属層１４を構成する銅－ジルコニウム－ケイ素合金は、銅、ジルコニウム及びケイ素のモル数の合計に対してジルコニウムを１モル％以上３３モル％以下含むものであることが好ましく、１モル％以上１０モル％以下含むものであることが更に好ましく、２モル％以上１０モル％以下含むものであることが一層好ましく、４モル％以上８モル％以下含むものであることがより一層好ましい。また、同様の観点から、金属層１４を構成する銅－ジルコニウム－ケイ素合金は、銅、ジルコニウム及びケイ素のモル数の合計に対してケイ素を１モル％以上３３モル％以下含むものであることが好ましく、１モル％以上１０モル％以下含むものであることが更に好ましく、２モル％以上１０モル％以下含むものであることが一層好ましく、４モル％以上８モル％以下含むものであることがより一層好ましい。
　更に、酸化抑制の効果を一層顕著なものとする観点から、金属層１４を構成する銅－ジルコニウム－ケイ素合金は、銅、ジルコニウム及びケイ素のモル数の合計に対する、ジルコニウム及びケイ素のモル数の合計が２モル％以上４０モル％以下であることが好ましく、２モル％以上２０モル％以下含むものであることが更に好ましく、４モル％以上２０モル％以下含むものであることが一層好ましく、８モル％以上１６モル％以下含むものであることがより一層好ましい。
　金属層１４を構成する銅－ジルコニウム－ケイ素合金は、上述のとおり、ジルコニウム及びケイ素からなり、且つ残部が銅及び不可避不純物からなる合金であることが好ましい。しかし、本発明の効果を奏する程度において、銅、ジルコニウム及びケイ素以外の他の元素を微量含むことは許容される。
　銅－ジルコニウム－ケイ素合金が他の元素を含むか否かにかかわらず、不可避不純物の割合は、銅、ジルコニウム及びケイ素のモル数の合計に対して、２モル％以下であることが好ましく、１モル％以下であることが更に好ましい。不可避不純物の割合は、少なければ少ないほど好ましい。
　銅－ジルコニウム－ケイ素合金からなる金属層１４は例えば各種の薄膜形成方法によって形成することができる。薄膜形成方法としては、スパッタリングや真空蒸着など、従来公知の方法を採用することができる。薄膜形成方法として例えばスパッタリングを行うに際しては、銅－ジルコニウム－ケイ素合金源として、ジルコニウム及びケイ素を含み、且つ残部が銅及び不可避不純物からなるスパッタリングターゲット材を用いることが好ましい。このターゲット材における銅－ジルコニウム－ケイ素合金の合金組成は、金属層１４を構成する銅－ジルコニウム－ケイ素合金の合金組成と実質的に同じである。つまり、このスパッタリングターゲット材は銅－ジルコニウム－ケイ素合金からなるものであり、配線構造１０において、該配線層１２の酸化を防止するための金属層１４の形成に用いられるものである。なお、このスパッタリングターゲットには、金属層１４と同様の理由により、銅、ジルコニウム及びケイ素以外の他の元素、例えば酸素を微量含むことは許容されるが、当該元素の含有量は、少なければ少ないほど好ましい。
　なお、前記のスパッタリングターゲット材は、スパッタリングに用いられることは勿論のこと、アークイオンプレーティング等の真空蒸着など、各種の物理気相成長法（ＰＶＤ）のターゲット材としても好適に用いられる。また、前記のスパッタリングターゲット材は、図１に示す構造の配線構造１０における金属層１４の形成に用いられるほか、図１に示す構造の配線構造１０以外に、ジルコニウム及びケイ素を含み、残部が銅及び不可避不純物からなり、銅を含む配線層の酸化防止するために該配線層に直接隣接して設けられる金属層の形成に用いることもできる。
　前記のターゲット材は当該技術分野において公知の種々の方法で製造することができる。例えば真空中で溶融させた銅、ジルコニウム及びケイ素を鋳造して合金化させる。次に、得られた鋳塊を用いてターゲット材を製造する。ターゲット材に加工する加工方法に特に制限はなく、例えば熱間鍛造でもよく、冷間鍛造でもよく、あるいは熱間圧延でもよい。また、ワイヤーカットソーで切り出し加工を行い、板材に形成してもよい。前記のターゲット材の他の製造方法としては、例えばアトマイズ法等で製造した銅－ジルコニウム－ケイ素合金の粉末を公知の方法でホットプレス（いわゆる粉末冶金）して製造する方法が挙げられる。前記のターゲット材をスパッタリングターゲットとして用いる場合には、得られた板材を、スパッタリングの冶具であるバッキングプレートにインジウムなどのボンディング材を用いて貼り付ければよい。なお本発明において、ターゲット材とは、平面研削やボンディング等のターゲット材仕上げ工程前の状態も包含する。銅－ジルコニウム－ケイ素合金中のジルコニウムの含有割合が高い金属層１４を形成する場合には、前記のターゲット材上にジルコニウムやケイ素の含有割合が高い銅－ジルコニウム－ケイ素合金チップを更に載せた状態でスパッタリングする方法を採用することもできる。
　上述の方法で形成された金属層１４の厚みは、配線構造１０の具体的な用途に応じて任意に設定可能であり、例えば１０ｎｍ以上１００ｎｍ以下に設定し、好ましくは２０ｎｍ以上６０ｎｍ以下に設定することができる。金属層１４の厚みを１０ｎｍ以上に設定することで、保護の対象である配線層１２に含まれる銅の酸化を効果的に防止することができる。また、金属層１４の厚みを１００ｎｍ以下に設定することで、金属層１４の生産性が損なわれないようにすることができる。
　また、金属層１４は、配線層１２の酸化防止という目的を果たすために必要な部分を覆っていればよい。本実施形態では、配線層１２の第２面１２ｂの全域にのみ設けられたが、必要に応じて配線層１２及び密着層１３の全体を被覆するように設けてもよい。
　以上のとおり、配線構造１０は、基板１１上に銅を含む配線層１２を設ける工程と、配線層１２上にジルコニウム及びケイ素を含み、残部が銅及び不可避不純物からなる金属層１４を設ける工程と、これら両層１２，１４を有する積層構造を熱処理する工程とを備えた方法によって好適に製造される。そして、この製造方法によれば、配線構造１０の製造過程において、大気下などの酸化性雰囲気下で熱処理を行った場合でも配線層１２の酸化を防止することができる。言い換えると、この酸化の防止は、前記の熱処理に先立ち、配線層１２の上に、ジルコニウム及びケイ素を含み、残部が銅及び不可避不純物からなる金属層１４を形成することで達成される。このように、本発明によれば、配線構造１０の製造過程における熱処理時に配線層１２の酸化を防止する酸化防止方法も提供される。
　以上の方法で製造された配線構造１０は、このまま用いてもよく、あるいは後加工して各種の電子デバイスとして用いてもよい。電子デバイスとしては、例えばトランジスタやＦＥＴなどの各種の半導体デバイスが挙げられる。基板１１として例えばガラス等の透明材料を用いれば、薄膜トランジスタ（ＴＦＴ）を得ることができる。
　配線構造１０における後加工として、例えば、配線構造１０上への窒化珪素（ＳｉＮ）等の絶縁層の成膜や、インジウムドープ酸化スズ（ＩＴＯ）等の配線の成膜を目的として、以下の加工工程を更に行うことができる。まず、図２（ａ）に示すように、積層構造１５の全体を被覆するように、絶縁層１６を形成する。つまり、図２（ａ）に示す積層構造１５は、外面に露出した領域は存在していない状態となっている。
　絶縁層１６は非導電性の材料から構成されている。そのような材料としては、例えば各種の非酸化物の非導電性材料が挙げられる。特に、絶縁層１６として窒化物非導電性材料を用いると、特定の合金組成を有する金属層１４との相乗効果によって、配線層１２に含まれる銅の酸化が抑制される点から好ましい。窒化物非導電性材料としては、例えば窒化珪素（ＳｉＮ）及び窒化アルミニウムなどの含窒素セラミックス材料が挙げられる。特に絶縁層１６が窒化珪素（ＳｉＮ）である場合に、配線層１２に含まれる銅の酸化の抑制効果が一層高くなる。
　次いで、図２（ｂ）に示すように、絶縁層１６にコンタクトホールとしての開口部１６Ａを形成して、金属層１４の上面１４ａを外部に露出させる。開口部１６Ａの形成には、例えばＣＦ４／Ｏ２系のエッチングガスを用いればよい。
　続いて、絶縁層１６の上面（外面）及び開口部１６Ａから露出した金属層１４の上面１４ａの全体を覆うように、非晶質（アモルファス）のＩＴＯ等の透明導電体用材料を積層させ、積層体を形成させる。この積層体にアニール処理（熱処理）を施すことによって、図２（ｃ）に示す透明導電体層１７として、結晶化したＩＴＯ等の透明導電体が絶縁層１６上及び開口部１６Ａにおいて露出した金属層１４上に被覆形成される。
　すなわち、積層構造１５における金属層１４上に絶縁層１６を設ける工程と、絶縁層１６に前記金属層１４が露出するように開口部１６Ａを設ける工程と、前記絶縁層１６上、及び前記開口部１６Ａにおいて露出した前記金属層１４上の双方に、透明導電体層１７を設ける工程を更に行うことによって、本発明の配線構造を形成することもできる。このようにして形成された配線構造１０は、薄膜トランジスタなどの各種の半導体デバイスとして用いることができる。このような配線構造１０は、金属層１４として銅－ジルコニウム－ケイ素合金を用いることで、該金属層１４と透明導電体層１７とのコンタクト抵抗が低いものとなる。なお、後加工において、絶縁層の形成、コンタクトホールの形成、透明導電体用材料の積層及びアニール処理は、本技術分野における公知の方法で行うことができる。
　以下、実施例により本発明を更に詳細に説明する。しかしながら本発明の範囲は、かかる実施例に制限されない。
　　〔実施例１〕
　以下の表１に示す組成となるように、各種出発原料のインゴットを精秤して、これらインゴットをマグネシア製の坩堝に投入した。高周波誘導真空溶解炉中でこれらのインゴットを真空加熱して溶融させた。それによって溶湯をカーボン製の鋳型に鋳造し、鋳塊を得た。得られた鋳塊を、ワイヤーカットソーを用いて切り出した後、旋盤加工によって厚み５ｍｍに加工した。このようにして得られたターゲット材の一面を、バッキングプレートにロウ付けし、銅－ジルコニウム－ケイ素合金スパッタリングターゲットを作製した。
　チタンのスパッタリングターゲット、純銅のスパッタリングターゲット、及び前記で得られた銅－ジルコニウム－ケイ素合金スパッタリングターゲットを用いて配線構造を作製した。まず、チタンのスパッタリングターゲットを用い、下記条件でスパッタリングを実施して、ガラス基板上に厚み２５ｎｍの密着層を形成した。次に、純銅のスパッタリングターゲットを用い同条件でスパッタリングを実施し、密着層上に厚み４００ｎｍの配線層を形成した。そして、前記で得られた銅－ジルコニウム－ケイ素合金スパッタリングターゲットを用い同条件でスパッタリングを実施し、配線層上に厚み５０ｎｍの配線層の酸化防止用の金属層を形成した。これにより積層構造を作製した。
≪スパッタリング条件≫
・スパッタ方式：ＤＣマグネトロンスパッタ
・排気装置　　：ロータリーポンプ＋クライオポンプ
・到達真空度　：１×１０－４Ｐａ以下
・Ａｒ圧力　　：０．４Ｐａ
・基板温度　　：室温・スパッタ電力：１０００Ｗ（電力密度３．１Ｗ／ｃｍ２）
・使用基板　　：ＥＡＧＬＥ　ＸＧ（コーニング社／液晶ディスプレイ用ガラス、登録商標）、５０ｍｍ（縦）×５０ｍｍ（横）×０．７ｍｍ（厚み）
　得られた積層構造を対象として、図３に示す所定形状のパターンとなるようにフォトリソグラフィーを用いてパターニングを行った後、アニール処理（熱処理）を行い、図１に示す構造の配線構造を得た。アニール処理は大気下で行った。アニール処理の温度は３５０℃に設定し、アニール処理時間は３０分とした。
　　〔実施例２ないし７〕
　銅、ジルコニウム及びケイ素の割合が表１に示す値となるように仕込み量を変更した以外は実施例１と同様にして、銅－ジルコニウム－ケイ素合金スパッタリングターゲットを作製した。得られたスパッタリングターゲットを用い、実施例１と同様にして図１に示す構造の配線構造を備え、且つ図３に示す所定形状のパターンのものを得た。
　　〔比較例１〕
　実施例１において、銅－ジルコニウム－ケイ素合金からなる金属層を形成しなかった。これ以外は実施例１と同様にして配線構造を得た。
　　〔比較例２及び３〕
　金属層の形成に、銅－ジルコニウム－ケイ素合金スパッタリングターゲットを用いることに代えて、ケイ素を含まない銅－ジルコニウム合金スパッタリングターゲットを用いた。銅及びジルコニウムの割合が表１に示す値となるように仕込み量を変更した以外は実施例１と同様にして、配線構造を得た。
　　〔評価〕
　実施例及び比較例で得られた配線構造について、耐酸化性を以下の方法で評価した。また、以下の方法でコンタクト抵抗の測定を行った。更に、実施例及び比較例の配線構造の製造に用いたスパッタリングターゲット材中の銅－ジルコニウム－ケイ素合金相の割合を測定した。その結果を表１に示す。なお、実施例４ないし７並びに比較例２及び３における金属層の銅－ジルコニウム－ケイ素合金の組成は、スパッタリングした金属層を酸で溶解して溶液サンプルとし、その溶液サンプルをＩＣＰ－ＥＳ（株式会社日立ハイテクサイエンス製、ＰＳ３５００ＤＰ）で分析して算出した。
　　〔耐酸化性の評価〕
　得られた配線構造の体積抵抗率をアニール処理前とアニール処理後のそれぞれで測定した。測定には４端子抵抗測定装置（Ｂ－１５００Ａ：アジレントテクノロジー社製）を用いた。測定手順を以下に示す。
　まず、配線構造の製造時において、アニール処理前の積層構造の状態で、予め金属層及び配線層からなる導電部の配線抵抗を測定する。具体的には、図３に示す電流印加パッドＰｉ，Ｐｉ間で電流値を掃引させ、電圧測定パッドＰｖ，Ｐｖ間の電圧値を測定することで配線抵抗値を得る。得られた配線抵抗値、前記導電部の線幅、長さ、及び膜厚より、導電部の体積抵抗率を算出する。その値をアニール処理前の体積抵抗率（Ω・ｃｍ）とする。
　次に、アニール処理後の配線構造において、アニール処理前の体積抵抗率の測定と同様方法で体積抵抗率を算出する。その値をアニール処理後の体積抵抗率（Ω・ｃｍ）とする。
　そして、アニール処理前とアニール処理後での体積抵抗率の変化率を算出する。体積抵抗率の変化率（％）は、｛（アニール処理後の体積抵抗率－アニール処理前の体積抵抗率）／アニール処理前の体積抵抗率｝×１００から算出する。
　　〔コンタクト抵抗の測定〕
　コンタクト抵抗の測定は、以下のように行った。測定は、実施例１ないし７並びに比較例１及び３の銅ジルコニウム合金組成を有する配線構造を対象として行った。具体的には、まず図２（ａ）に示すように、絶縁層１６を含む断面構造を備え、且つ図４に示すパターンを有する配線構造を製造した。この配線構造にＣＦ４／Ｏ２系のエッチングガス下で図２（ｂ）に示す開口部１６Ａを形成した後、非晶質のＩＴＯを積層させ、積層体を形成した。
　次いで、フォトリソグラフィーを用いて積層体をパターニングした後に、２５０℃で１時間アニール処理を行ってＩＴＯを結晶化し、ＩＴＯからなる透明導電体層を更に形成させた配線構造を得た。透明導電体層を形成させた配線構造は、図２（ｃ）に示す断面構造を備え、且つ図４に示すＴＥＧパターンを有するものであった。
　透明導電体層を形成させた配線構造について、ＴＥＧパターンの電流印加パッドＰｉ間で電流値を掃引させ、電圧測定パッドＰｖ間の電圧を測定して、金属層と透明導電体層との層間におけるコンタクト抵抗値Ｐｖ／Ｐｉ（Ω／１０μｍ）を求めた。測定には前述の４端子抵抗測定装置を用いた。なお、コンタクト抵抗測定前には、測定電流より高い電流を流し、オーミック性の確認を行った。結果を表１に示す。なお同表中、「－」は測定を行っていないことを意味する。
〔スパッタリングターゲット中の銅－ジルコニウム－ケイ素合金相の割合〕
　スパッタリングターゲット中の銅－ジルコニウム－ケイ素合金相の割合は、実施例１ないし７の配線構造の製造に用いたスパッタリングターゲット材の表面を対象として、エネルギー分散型Ｘ線（ＥＤＸ）分析により算出した。詳細には、エネルギー分散型Ｘ線分析装置（日本電子社製、ドライＳＤ１００ＧＶ）を用いて、元素分析を行った。元素分析の結果を多変量イメージ解析ソフト（サーモフィッシャーサイエンティフィック社製、ＮＳＳ４）を用いて相分離を行い、画像全体の面積に対する銅－ジルコニウム－ケイ素合金の面積の割合（％）を算出した。
〔Ｘ線回折測定（ＸＲＤ）〕
　実施例１ないし７の配線構造の製造に用いたスパッタリングターゲット材を対象として、Ｘ線回折測定（ＸＲＤ）を実施した。ＸＲＤはリガク社製　ＲＩＮＴ－ＴＴＲ　ＩＩＩを用い、Ｘ線源としてＣｕ　Ｋα（０．１５４０６ｎｍ、５０ｋＶ、３００ｍＡ）を用いて測定した。ＸＲＤによって得られた回折パターンを図５に示した。
Figure JPOXMLDOC01-appb-T000001
　表１に示す結果から明らかなとおり、各実施例における体積抵抗率の上昇率は、各比較例と比較して低くなった。この結果から、各実施例の配線構造は、各比較例の配線構造に比べて酸化されにくいものであることが分かる。
　また、金属層を有しない比較例１と比較して、各実施例におけるコンタクト抵抗値は低いものとなっていることが判る。特に、ケイ素を含まない金属層を有する比較例３と比較して、実施例２ないし７におけるコンタクト抵抗値は同等以下の値となっている。このことから、金属層を銅－ジルコニウム－ケイ素合金とすることによって、コンタクト抵抗値が低下することが判る。
　更に、表１及び図５に示すように、スパッタリングターゲット中に銅－ジルコニウム－ケイ素合金が存在しており、またその存在割合が、金属層における銅－ジルコニウム－ケイ素合金の組成と略一致していることも判る。すなわち、実施例６においては、スパッタリングターゲット中における銅－ジルコニウム－ケイ素合金の存在割合が２１ａｔ％であり、また、金属層における銅の組成、ジルコニウムの組成、及びケイ素の組成は、それぞれ８７．８ａｔ％、５．６ａｔ％、６．６ａｔ％となり、略一致していることが判る。
　本発明によれば、銅を含む配線層を備えた配線構造において、高温且つ酸化性雰囲気下での熱処理後においても、該配線層の酸化が抑制される。

Claims (11)

  1. 　基板と、該基板上に設けられた配線層と、該配線層上に設けられた金属層とを備えた配線構造であって、
    　前記配線層は銅を含み、
    　前記金属層はジルコニウム及びケイ素を含み、且つ残部が銅及び不可避不純物からなる、配線構造。
  2. 　前記金属層が、銅、ジルコニウム及びケイ素のモル数の合計に対して、ジルコニウムを１モル％以上３３モル％以下含み、ケイ素を１モル％以上３３モル％以下含む、請求項１に記載の配線構造。
  3. 　前記金属層において、銅、ジルコニウム及びケイ素のモル数の合計に対する、ジルコニウム及びケイ素のモル数の合計が２モル％以上４０モル％以下である、請求項１又は２に記載の配線構造。
  4. 　ジルコニウム及びケイ素を含み、残部が銅及び不可避不純物からなるスパッタリングターゲット材であって、
    　前記スパッタリングターゲット材は、請求項１ないし３のいずれか一項に記載の配線構造における金属層の形成に用いられるものである、スパッタリングターゲット材。
  5. 　基板上に銅を含む配線層を設ける工程と、
    　前記配線層上に、ジルコニウム及びケイ素を含み、残部が銅及び不可避不純物からなる金属層を設ける工程と、
    　これら各層を有する積層構造を熱処理する工程と、を備えた配線構造の製造方法。
  6. 　前記積層構造の熱処理を酸化性雰囲気下で行う、請求項５に記載の配線構造の製造方法。
  7. 　基板と、該基板上に設けられた銅を含む配線層とを備えた配線構造の製造過程における熱処理時に該配線層の酸化を防止する方法であって、
    　前記熱処理に先立ち、前記配線層上に、ジルコニウム及びケイ素を含み、残部が銅及び不可避不純物からなる金属層を形成する酸化防止方法。
  8. 　前記配線構造の製造過程における熱処理を酸化性雰囲気下で行う、請求項７に記載の酸化防止方法。
  9. 　ジルコニウム及びケイ素を含み、残部が銅及び不可避不純物からなり、銅を含む配線層の酸化防止用の金属層の形成に用いられるものである、スパッタリングターゲット材。
  10. 　銅、ジルコニウム及びケイ素のモル数の合計に対して、ジルコニウムを１モル％以上３３モル％以下含み、ケイ素を１モル％以上３３モル％以下含む、請求項９に記載のスパッタリングターゲット材。
  11. 　銅、ジルコニウム及びケイ素のモル数の合計に対する、ジルコニウム及びケイ素のモル数の合計が２モル％以上４０モル％以下である、請求項９又は１０に記載のスパッタリングターゲット材。
     
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