WO2018185935A1 - 基板間接続構造 - Google Patents

基板間接続構造 Download PDF

Info

Publication number
WO2018185935A1
WO2018185935A1 PCT/JP2017/014538 JP2017014538W WO2018185935A1 WO 2018185935 A1 WO2018185935 A1 WO 2018185935A1 JP 2017014538 W JP2017014538 W JP 2017014538W WO 2018185935 A1 WO2018185935 A1 WO 2018185935A1
Authority
WO
WIPO (PCT)
Prior art keywords
signal
pad
signal line
line conductor
ground
Prior art date
Application number
PCT/JP2017/014538
Other languages
English (en)
French (fr)
Inventor
健 湯浅
大島　毅
Original Assignee
三菱電機株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 三菱電機株式会社 filed Critical 三菱電機株式会社
Priority to CN201780089005.8A priority Critical patent/CN110506454B/zh
Priority to PCT/JP2017/014538 priority patent/WO2018185935A1/ja
Priority to US16/490,449 priority patent/US10588215B2/en
Priority to DE112017007145.3T priority patent/DE112017007145T5/de
Priority to JP2019511041A priority patent/JP6611986B2/ja
Publication of WO2018185935A1 publication Critical patent/WO2018185935A1/ja

Links

Images

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0213—Electrical arrangements not otherwise provided for
    • H05K1/0237—High frequency adaptations
    • H05K1/025—Impedance arrangements, e.g. impedance matching, reduction of parasitic impedance
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/11—Printed elements for providing electric connections to or between printed circuits
    • H05K1/111—Pads for surface mounting, e.g. lay-out
    • H05K1/112—Pads for surface mounting, e.g. lay-out directly combined with via connections
    • H05K1/113—Via provided in pad; Pad over filled via
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0213—Electrical arrangements not otherwise provided for
    • H05K1/0216—Reduction of cross-talk, noise or electromagnetic interference
    • H05K1/0218—Reduction of cross-talk, noise or electromagnetic interference by printed shielding conductors, ground planes or power plane
    • H05K1/0219—Printed shielding conductors for shielding around or between signal conductors, e.g. coplanar or coaxial printed shielding conductors
    • H05K1/0222—Printed shielding conductors for shielding around or between signal conductors, e.g. coplanar or coaxial printed shielding conductors for shielding around a single via or around a group of vias, e.g. coaxial vias or vias surrounded by a grounded via fence
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0296—Conductive pattern lay-out details not covered by sub groups H05K1/02 - H05K1/0295
    • H05K1/0298—Multilayer circuits
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H05K1/181—Printed circuits structurally associated with non-printed electric components associated with surface mounted components
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/09218—Conductive traces
    • H05K2201/09254—Branched layout
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/09218—Conductive traces
    • H05K2201/09281—Layout details of a single conductor
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/09654—Shape and layout details of conductors covering at least two types of conductors provided for in H05K2201/09218 - H05K2201/095
    • H05K2201/09727—Varying width along a single conductor; Conductors or pads having different widths
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10613—Details of electrical connections of non-printed components, e.g. special leads
    • H05K2201/10621—Components characterised by their electrical contacts
    • H05K2201/10734—Ball grid array [BGA]; Bump grid array
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
    • H05K3/341—Surface mounted components
    • H05K3/3431—Leadless components
    • H05K3/3436—Leadless components having an array of bottom contacts, e.g. pad grid array or ball grid array components

Definitions

  • This invention relates to an inter-substrate connection structure in which electrode pads between substrates are electrically connected by solder bumps.
  • a BGA (Ball Grid Array) type module employs an inter-substrate connection structure in which electrodes between substrates are electrically connected by solder bumps.
  • the parasitic capacitance component formed between the pad on the dielectric substrate and the ground conductor in the inner layer of the dielectric substrate is reduced to improve the high frequency characteristics.
  • the hole formed in the ground conductor may cause coupling with the wiring in the inner layer of the dielectric substrate, and may not be employed in the inter-substrate connection structure.
  • Patent Document 1 describes a structure that improves high-frequency characteristics without providing a hole for a ground conductor.
  • the length of the plating stub and the outside of the base material are set so that the plating stub and the external electrode pad exhibit capacitance in a desired frequency range.
  • the shape of the electrode pad is set.
  • a uniform impedance line is realized by limiting the conductor wiring from the external electrode pad to the portion connected to the electrode pad of the semiconductor element within the range where the electrical influence of the plating stub or the external electrode pad is reached. .
  • the present invention solves the above-described problems, and an object thereof is to obtain an inter-board connection structure that can reduce the size of an impedance matching circuit.
  • the inter-board connection structure includes a flat ground conductor provided in an inner layer of a first dielectric substrate, a first signal pad provided in a surface layer of the first dielectric substrate, A first ground pad provided around the first signal pad on a surface layer of the dielectric substrate; a columnar conductor that electrically connects the flat ground conductor and the first ground pad; and a first dielectric.
  • a second signal line conductor is formed between the first signal line conductor provided on the surface layer or the inner layer of the substrate and the first signal line conductor extending from the first signal line conductor to the first signal pad.
  • the impedance matching circuit can be reduced in size.
  • FIG. 1A is a cross-sectional view showing a configuration of a module including an inter-board connection structure according to Embodiment 1 of the present invention.
  • FIG. 1B is a cross-sectional arrow view showing a state where the module having the inter-board connection structure according to Embodiment 1 is cut along the line A-A ′ of FIG. 1A.
  • 1C is a cross-sectional arrow view showing a state where the module having the inter-board connection structure according to Embodiment 1 is cut along the line B-B ′ of FIG. 1A.
  • FIG. 2A is a diagram illustrating a conductor pattern on a surface layer of a printed board having no inter-signal capacitance forming portion.
  • FIG. 2B is a diagram illustrating a conductor pattern on a surface layer of a printed board having an inter-signal capacitance forming portion.
  • FIG. 2C is a graph showing electromagnetic field simulation results of reflection characteristics in each of the inter-board connection structure having the printed circuit board of FIG. 2A and the inter-board connection structure having the printed circuit board of FIG. 2B.
  • FIG. 3A is a cross-sectional view showing a configuration of a module having an inter-board connection structure according to Embodiment 2 of the present invention.
  • FIG. 3B is a cross-sectional arrow view showing a state in which the module having the inter-substrate connection structure according to Embodiment 2 is cut along the A-A ′ line in FIG. 3A.
  • FIG. 3C is a cross-sectional arrow view showing a state in which the module having the inter-substrate connection structure according to Embodiment 2 is cut along the line B-B ′ of FIG. 3A.
  • FIG. 4A is a cross-sectional view showing a configuration of a module including an inter-board connection structure according to Embodiment 3 of the present invention.
  • FIG. 4B is a cross-sectional arrow view showing a state in which the module having the inter-substrate connection structure according to Embodiment 3 is cut along line A-A ′ of FIG. 4A.
  • FIG. 4C is a cross-sectional arrow view showing a state in which the module having the inter-substrate connection structure according to Embodiment 3 is cut along the line B-B ′ of FIG. 4A.
  • FIG. 5A is a cross-sectional view showing a configuration of a module including an inter-board connection structure according to Embodiment 4 of the present invention.
  • FIG. 5B is a cross-sectional arrow view showing a state where the module having the inter-substrate connection structure according to Embodiment 4 is cut along the line A-A ′ of FIG. 5A.
  • FIG. 5C is a cross-sectional arrow view showing a state in which the module having the inter-substrate connection structure according to Embodiment 4 is cut along the line B-B ′ of FIG. 5A.
  • FIG. 1A is a cross-sectional view showing a configuration of module 1 having the inter-board connection structure according to Embodiment 1 of the present invention, and shows a state in which module 1 is cut along the line CC ′ of FIG. 1B.
  • FIG. 1B is a cross-sectional arrow view showing a state in which the module 1 is cut along the line AA ′ in FIG. 1A.
  • the line AA ′ is a line that bisects each of the ground pad 14, the signal pad 21, the signal line conductor 22, the signal line conductor 23, and the signal line conductor 24 in the thickness direction.
  • FIG. 1C is a cross-sectional arrow view showing a state in which the module 1 is cut along the line BB ′ of FIG. 1A.
  • the BB ′ line is a line that bisects the planar ground conductor 11 in the thickness direction.
  • the module 1 includes a printed circuit board 100 and a semiconductor substrate 600, and electrode pads between the printed circuit board 100 and the semiconductor substrate 600 are electrically connected by the inter-substrate connection structure according to the first embodiment.
  • the printed circuit board 100 is a first dielectric substrate in which one or a plurality of flat ground conductors 11 are provided in the inner layer.
  • the flat ground conductor 11 is a solid ground provided on the entire inner surface of the printed circuit board 100 as shown in FIG. 1C.
  • FIG. 1A two layers of flat ground conductors 11 are provided on the inner layer of the printed circuit board 100.
  • the two layers of the flat ground conductors 11 are electrically connected by a plurality of ground through holes 12 which are columnar conductors, and are kept at the same potential. By providing the plurality of flat ground conductors 11, the ground pad 14 can be grounded more firmly.
  • a ground pad 14, a signal pad 21, a signal line conductor 22, a signal line conductor 23, and a signal line conductor 24 are provided on the front surface of the printed circuit board 100.
  • the ground pad 14 is a first ground pad provided around the signal pad 21 on the surface layer of the printed circuit board 100.
  • the ground pad 14 is electrically connected to the flat ground conductor 11 through a ground through hole 13 that is a columnar conductor and has a ground potential.
  • the signal pad 21 is a first signal pad provided on the surface layer of the printed circuit board 100.
  • the signal line conductor 22 is a first signal line conductor provided on the surface layer of the printed circuit board 100, and an end thereof is connected to both the signal line conductor 23 and the signal line conductor 24.
  • 1A and 1B show the signal line conductor 22 arranged on the surface layer of the printed circuit board 100.
  • the signal line conductor 22 may be a signal line conductor arranged on the inner layer of the printed circuit board 100. .
  • the signal line conductor 23 is a third signal line conductor that branches off from a connection portion between the signal line conductor 22 and the signal line conductor 24 and is electrically connected to the signal pad 21.
  • the signal line conductor 23 is narrower than the signal line conductor 22 and the signal line conductor 24 and has a circuit width so as to reduce the size of the impedance matching circuit while obtaining a capacitance used for impedance matching.
  • the wiring is bent so as to reach 21.
  • the signal line conductor 24 is an open second signal line conductor extending from the signal line conductor 22 in the direction of the signal pad 21, and forms a capacitance component between the signal line conductor 24 and the signal pad 21.
  • the front end of the signal line conductor 24 extends to the vicinity of the signal pad 21 so that the signal pad 21 and the signal line conductor 24 face each other, so that the gap G is formed between the signal pad 21 and the signal line conductor 24.
  • a corresponding capacitive component is formed. This part is called an inter-signal capacitance forming unit 25.
  • the signal line conductor 24 may further have a structure extending along the periphery of the signal pad 21.
  • the capacitance component formed in the inter-signal capacitance forming portion 25 increases when the interval G is made smaller than the distance H between the flat ground conductor 11 and the signal line conductor 24.
  • the capacitance component formed in the signal capacitance forming portion 25 and the ground capacitance component in the signal line conductor 24 are reduced. As a result, the capacitance required for impedance matching is secured.
  • the semiconductor substrate 600 is a second dielectric substrate in which a ground pad 61 and a signal pad 71 are provided on the back surface.
  • a wiring layer 601 is provided in the inner layer of the semiconductor substrate 600, and a ground conductor 62 and a signal line conductor 72 are provided in the wiring layer 601.
  • the ground pad 61 is a second ground pad provided on the surface layer of the semiconductor substrate 600 and is electrically connected to a ground conductor 62 provided on the inner layer of the semiconductor substrate 600.
  • the signal pad 71 is a second signal pad provided on the surface layer of the semiconductor substrate 600 and is electrically connected to a signal line conductor 72 provided on the inner layer of the semiconductor substrate 600.
  • the ground pad 14 and the ground pad 61 are electrically connected by the ground bump 41, and the signal pad 21 and the signal pad 71 are connected.
  • the ground bump 41 and the signal bump 51 are solder bumps.
  • the electrode pads are electrically connected by melting and solidifying the solder.
  • the flat ground conductor 11 is not provided with a hole. Therefore, even if the upper circuit and the lower circuit with the B-B ′ line shown in FIG. 1A as a boundary are separated, the function of the upper circuit does not change.
  • FIG. 2A is a diagram showing a conductor pattern on the surface layer of the printed circuit board 1000 that does not have the inter-signal capacitance forming unit 25.
  • FIG. 2B is a diagram showing a conductor pattern on the surface layer of the printed circuit board 100 having the inter-signal capacitance forming unit 25.
  • 2C is a graph showing electromagnetic field simulation results of reflection characteristics in the inter-substrate connection structure having the printed circuit board 1000 in FIG. 2A and the inter-substrate connection structure having the printed circuit board 100 in FIG. 2B. In the electromagnetic field simulation, a three-dimensional electromagnetic field analysis tool was used.
  • the signal line conductor 240 in the printed circuit board 1000 is a signal line conductor extending from the signal line conductor 22, and is provided in place of the signal line conductor 24 in the printed circuit board 100. Unlike the signal line conductor 24, the signal line conductor 240 extends in a direction away from the signal pad 21, and the inter-signal capacitance forming portion 25 is not formed on the printed circuit board 1000.
  • the simulation is performed by setting the relative dielectric constant of each of the printed circuit board 100 and the printed circuit board 1000 to 3.3, the relative dielectric constant of the wiring layer 601 to 3.5, and the characteristic impedance to 50 ⁇ .
  • the inter-board connection structure having the printed circuit board 1000 and the inter-board connection structure having the printed circuit board 100 are both designed to have matching points at the same frequency (near 42 GHz).
  • the reflection characteristic curve a of the board-to-board connection structure having the printed circuit board 1000 and the reflection characteristic curve b of the board-to-board connection structure having the printed circuit board 100 are substantially the same, and both have equivalent performance.
  • FIGS. 2A and 2B As shown in FIG. 3, a significant difference appears in the length L of the signal line conductor 23 in the left-right direction on the paper surface.
  • 1A shows the inter-substrate connection structure between the printed circuit board 100 and the semiconductor substrate 600, but other types can be used as long as the electrode pads between the substrates can be electrically connected by solder bumps. It may be a substrate.
  • a printed circuit board may be used instead of the semiconductor substrate 600, and a ceramic substrate or the like may be used.
  • FIG. 1B shows the case where each of the plurality of ground pads 14 is independently provided on the surface layer of the printed circuit board 100
  • the plurality of ground pads 14 may be electrically connected on the surface layer of the printed circuit board 100.
  • the ground pad is formed in the opening of the solder resist.
  • the signal line conductor 23 is not provided in the flat ground conductor 11 in the inner layer of the printed circuit board 100, and the signal line conductor 23 is provided in order to reduce the impedance matching circuit. Even if the capacitance is reduced, the capacitance required for impedance matching can be ensured by the capacitance component formed in the inter-signal capacitance forming portion 25 and the ground capacitance component in the signal line conductor 24. Thereby, an impedance matching circuit can be reduced in size. In addition, by configuring the signal line conductor 24 with a wiring extending along the periphery of the signal pad 21, the inter-signal capacitance forming portion 25 becomes long and a capacitance value is easily obtained.
  • FIG. 3A is a cross-sectional view showing a configuration of a module 1A having the inter-board connection structure according to Embodiment 2 of the present invention, and shows a state in which the module 1A is cut along the line CC ′ of FIG. 3B.
  • FIG. 3B is a cross-sectional arrow view showing a state in which the module 1A is cut along the line AA ′ in FIG. 3A.
  • the AA ′ line is a line that bisects each of the ground pad 14, the signal pad 21, the signal line conductor 22, the signal line conductor 23, and the signal line conductor 24A in the thickness direction.
  • FIG. 3A is a cross-sectional view showing a configuration of a module 1A having the inter-board connection structure according to Embodiment 2 of the present invention, and shows a state in which the module 1A is cut along the line CC ′ of FIG. 3B.
  • FIG. 3B is a cross-sectional arrow view showing a state in which the module
  • 3C is a cross-sectional arrow view showing a state where the module 1A is cut along the line BB ′ of FIG. 3A.
  • the BB ′ line is a line that bisects the planar ground conductor 11 in the thickness direction.
  • the module 1A includes a printed circuit board 100A and a semiconductor substrate 600, and the electrode pads between the printed circuit board 100A and the semiconductor substrate 600 are electrically connected by the inter-substrate connection structure according to the second embodiment.
  • the printed circuit board 100A is a first dielectric substrate in which one or a plurality of flat ground conductors 11 are provided in the inner layer. As shown in FIG. 3C, the flat ground conductor 11 is a solid ground provided on the entire inner layer of the printed circuit board 100A, and is not provided with a hole. For example, in FIG. 3A, two layers of flat ground conductors 11 are provided on the inner layer of the printed circuit board 100A.
  • the two layers of the flat ground conductors 11 are electrically connected by a plurality of ground through holes 12 which are columnar conductors, and are kept at the same potential.
  • the ground pad 14 can be grounded more firmly.
  • a ground pad 14, a signal pad 21, a signal line conductor 22, a signal line conductor 23, and a signal line conductor 24A are provided on the front surface of the printed board 100A.
  • the signal line conductor 24A includes a portion extending from the signal line conductor 22 shown in FIG. 3B, a signal line conductor 27 provided in the inner layer of the printed circuit board 100A shown in FIG. 3A, and a signal line through hole 26 shown in FIG. 3A. It is the configured second signal line conductor.
  • a portion of the signal line conductor 24 ⁇ / b> A extending from the signal line conductor 22 in the direction of the signal pad 21 is electrically connected to the signal line conductor 27 through the signal line through hole 26.
  • the signal line conductor 27 extends to a region including directly below the signal pad 21 so as to face the signal pad 21 in the thickness direction of the printed circuit board 100 ⁇ / b> A, and a capacitance component is formed between the signal pad 21 and the signal line conductor 27. Is done. This portion is called an inter-signal capacitance forming unit 25A. Note that the tip portion of the signal line conductor 27 may have a circular shape or a rectangular shape.
  • the substrate connection structure according to the second embodiment even if the size of the signal line conductor 23 is designed to be small in order to reduce the size of the impedance matching circuit, impedance matching is achieved by the capacitance component formed in the inter-signal capacitance forming portion 25A. Necessary capacity is secured.
  • the pad surface of the signal pad 21 and the wiring surface of the signal line conductor 27 are opposed to each other.
  • a higher capacitance value can be obtained than the structure in which the signal pad 21 and the signal line conductor 24 are close to each other.
  • the size of the signal line conductor 23 is made smaller than that of the structure shown in the first embodiment, it is possible to secure a capacity necessary for impedance matching.
  • the distance between conductor patterns in a general printed circuit board is about 100 to 200 ⁇ m.
  • the distance G at which a capacitance necessary for impedance matching is obtained is about several tens of ⁇ m.
  • an appropriate capacitance value can be obtained according to the size of the signal line conductor 27 and the inner layer position. For this reason, fine processing of a conductor pattern on the order of several tens of ⁇ m is unnecessary.
  • the signal line conductor 27 is provided in the inner layer of the printed circuit board 100A and faces the signal pad 21 in the thickness direction of the printed circuit board 100A.
  • the printed circuit board 100A does not require fine wiring on the surface layer.
  • a standard printed circuit board can be adopted, the degree of freedom of board selection is high, and the board cost can be reduced.
  • FIG. 4A is a cross-sectional view showing a configuration of a module 1B having an inter-board connection structure according to Embodiment 3 of the present invention, and shows a state in which the module 1B is cut along the line CC ′ of FIG. 4B.
  • FIG. 4B is a cross-sectional arrow view showing a state in which the module 1B is cut along the line AA ′ in FIG. 4A.
  • the AA ′ line is a line that bisects each of the ground pad 14, the signal pad 21, the signal line conductor 22, the signal line conductor 23, and the signal line conductor 24B in the thickness direction.
  • FIG. 4A is a cross-sectional view showing a configuration of a module 1B having an inter-board connection structure according to Embodiment 3 of the present invention, and shows a state in which the module 1B is cut along the line CC ′ of FIG. 4B.
  • FIG. 4B is a cross-sectional arrow view showing a state in which the module
  • 4C is a cross-sectional arrow view showing a state where the module 1B is cut along the line BB ′ of FIG. 4A.
  • the BB ′ line is a line that bisects the planar ground conductor 11 in the thickness direction.
  • the module 1B includes a printed board 100B and a semiconductor substrate 600, and the electrode pads between the printed board 100B and the semiconductor substrate 600 are electrically connected by the inter-board connection structure according to the third embodiment.
  • the printed circuit board 100B is a first dielectric substrate in which one or a plurality of planar ground conductors 11 are provided in the inner layer.
  • the flat ground conductor 11 is a solid ground provided on the entire inner surface of the printed board 100B as shown in FIG. 4C, and is not provided with a hole. For example, in FIG. 4A, two layers of flat ground conductors 11 are provided on the inner layer of the printed circuit board 100B.
  • the two layers of the flat ground conductors 11 are electrically connected by a plurality of ground through holes 12 which are columnar conductors, and are kept at the same potential.
  • the ground pad 14 can be grounded more firmly.
  • a ground pad 14, a signal pad 21, a signal line conductor 22, a signal line conductor 23, and a signal line conductor 24B are provided on the front surface of the printed circuit board 100B.
  • the signal line conductor 24B is a second signal line conductor that extends from the signal line conductor 22 along the periphery of the signal pad 21 and further extends along the periphery of the ground pad 14, as shown in FIG. 4B.
  • a capacitive component is formed between the signal pad 21 and the signal line conductor 24B, and further, between the ground pad 14 and the signal line conductor 24B. Capacitance components are formed.
  • a portion between the ground pad 14 and the signal line conductor 24B is referred to as a signal-ground capacitance forming portion 28.
  • the signal line conductor 24B extends along the periphery of the signal pad 21, and further extends along the periphery of the ground pad 14, and the wiring length is longer than that of the signal line conductor 24 shown in the first embodiment. It is getting longer. For this reason, the ground capacitance component formed between the signal line conductor 24B and the flat ground conductor 11 also increases.
  • the impedance component is formed by the capacitance component formed in the inter-signal capacitance forming unit 25, the capacitance component formed in the signal-ground capacitance forming unit 28, and the ground capacitance component in the signal line conductor 24B. Capacity required for matching is secured. For this reason, the substrate connection structure according to the third embodiment can obtain a higher capacitance value than the structure in which the signal pad 21 and the signal line conductor 24 are close to each other as in the first embodiment. Even if the size of the signal line conductor 23 is smaller than that of the structure, the capacitance necessary for impedance matching can be ensured.
  • the signal line conductor 24B has an extended wiring length without changing the arrangement of the ground pad 14 and the signal pad 21, so that the area of the impedance matching circuit is not increased. .
  • the signal line conductor 24B extends along the periphery of the signal pad 21 to form a capacitance component with the signal pad 21, and further, the ground pad.
  • a capacitive component is formed between the ground pad 14 and the ground pad 14.
  • FIG. 5A is a cross-sectional view showing a configuration of a module 1C having an inter-board connection structure according to Embodiment 4 of the present invention, and shows a state in which the module 1C is cut along the line CC ′ of FIG. 5B.
  • FIG. 5B is a cross-sectional arrow view showing a state in which the module 1C is cut along the line AA ′ in FIG. 5A.
  • the line AA ′ is a line that bisects each of the ground pad 14, the signal pad 21, the signal line conductor 22, the signal line conductor 23, and the signal line conductor 24C in the thickness direction.
  • 5C is a cross-sectional arrow view showing a state where the module 1C is cut along the line BB ′ of FIG. 5A.
  • the BB ′ line is a line that bisects the planar ground conductor 11 in the thickness direction.
  • the module 1C includes a printed circuit board 100C and a semiconductor substrate 600, and electrode pads between the printed circuit board 100C and the semiconductor substrate 600 are electrically connected by the inter-substrate connection structure according to the fourth embodiment.
  • the printed circuit board 100C is a first dielectric substrate in which one or a plurality of planar ground conductors 11 are provided in the inner layer.
  • the flat ground conductor 11 is a solid ground provided on the entire inner surface of the printed circuit board 100C, and is not provided with a hole.
  • two layers of flat ground conductors 11 are provided on the inner layer of the printed circuit board 100C.
  • the two layers of the flat ground conductors 11 are electrically connected by a plurality of ground through holes 12 which are columnar conductors, and are kept at the same potential.
  • the ground pad 14 can be grounded more firmly.
  • a ground pad 14, a signal pad 21, a signal line conductor 22, a signal line conductor 23, and a signal line conductor 24C are provided on the front surface of the printed circuit board 100C.
  • the signal line conductor 24 ⁇ / b> C is a second signal line conductor that extends in a circular manner along the periphery of the signal pad 21 between the signal pad 21 and the adjacent ground pad 14.
  • the inter-signal capacitance forming portion 25 is long. As a result, the capacitance component formed in the inter-signal capacitance forming unit 25 increases as compared to the structure shown in FIG. 1B.
  • the signal line conductor 24C has a wiring length longer than that of the signal line conductor 24 shown in the first embodiment by an amount corresponding to the circumferential extension of the signal pad 21. For this reason, the ground capacitance component formed between the signal line conductor 24C and the flat ground conductor 11 also increases.
  • the substrate connection structure according to the fourth embodiment can obtain a higher capacitance value than the structure in which the signal pad 21 and the signal line conductor 24 are close to each other as in the first embodiment. Even if the size of the signal line conductor 23 is smaller than that of the structure, the capacitance necessary for impedance matching can be ensured.
  • the signal line conductor 24C extending nearly half the circumference of the signal pad 21 is shown, but the signal line conductor 24C may be a signal line conductor extending more than half a circumference. Further, as shown in FIG. 5B, the signal line conductor 24C is extended in wiring length without changing the arrangement of the ground pad 14 and the signal pad 21, so that the area of the impedance matching circuit is not increased. .
  • the signal line conductor 24 ⁇ / b> C extends in a circular manner along the periphery of the signal pad 21 between the signal pad 21 and the adjacent ground pad 14. ing.
  • the ground capacitance component necessary for impedance matching can be increased without increasing the area of the impedance matching circuit.
  • any combination of each embodiment, any component of each embodiment can be modified, or any component can be omitted in each embodiment. .
  • the inter-board connection structure according to the present invention is suitable for various high-frequency transmission circuits because the impedance matching circuit can be miniaturized.
  • 1, 1A to 1C module 11 flat ground conductor, 12, 13 ground through hole, 14, 61 ground pad, 21, 71 signal pad, 22-24, 24A to 24C, 27, 72, 240 signal line conductor, 25 25A signal capacity forming part, 26 signal line through hole, 28 ground capacity forming part, 41 ground bump, 51 signal bump, 62 ground conductor, 100, 100A to 100C, 1000 printed circuit board, 600 semiconductor circuit board, 601 wiring layer .

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Structure Of Printed Boards (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Abstract

プリント基板（１００）の表層に設けられた信号線導体（２２）と、信号線導体（２２）から信号パッド（２１）の方向に延びて、信号パッド（２１）との間に容量成分を形成する信号線導体（２４）と、信号線導体（２２）と信号線導体（２４）との接続部から分岐して延びて、信号パッド（２１）に電気的に接続された信号線導体（２３）を備える。

Description

基板間接続構造
　この発明は、はんだバンプによって基板間の電極パッドを電気的に接続する基板間接続構造に関する。
　ＢＧＡ（Ｂａｌｌ　Ｇｒｉｄ　Ａｒｒａｙ）タイプのモジュールでは、はんだバンプによって基板間の電極を電気的に接続する基板間接続構造が採用されている。
　従来の基板間接続構造には、誘電体基板上のパッドと誘電体基板の内層にある接地導体との間に形成される寄生容量成分を低減させて高周波特性を改善するため、パッドの直下にある接地導体を除去して抜き穴とした構造がある。ただし、接地導体の抜き穴は、誘電体基板の内層にある配線との結合を引き起こす要因となるため、基板間接続構造に採用できないことがある。
　例えば、特許文献１には、接地導体の抜き穴を設けずに、高周波特性を改善する構造が記載されている。特許文献１に記載される基材と半導体素子とを接続する構造では、基材において、めっきスタブと外部電極パッドとが所望の周波数範囲で容量性を示すように、めっきスタブの長さおよび外部電極パッドの形が設定されている。
　また、外部電極パッドから半導体素子の電極パッドと接続する部分までの導体配線を、めっきスタブまたは外部電極パッドの電気的影響が及ぶ範囲内に限定することによって、均一なインピーダンス線路を実現している。
特開２００１－１６８２３６号公報
　しかしながら、特許文献１に代表される従来の基板間接続構造では、インピーダンスの整合に必要な対地容量成分を得ようとする場合、接地導体に対向する信号線導体のサイズを大きくする必要があった。このため、インピーダンス整合回路のサイズが大きくなるという課題があった。
　この発明は上記課題を解決するもので、インピーダンス整合回路を小型化することができる基板間接続構造を得ることを目的とする。
　この発明に係る基板間接続構造は、第１の誘電体基板の内層に設けられた平板状接地導体と、第１の誘電体基板の表層に設けられた第１の信号パッドと、第１の誘電体基板の表層において第１の信号パッドの周囲に設けられた第１の接地パッドと、平板状接地導体と第１の接地パッドとを電気的に接続する柱状導体と、第１の誘電体基板の表層または内層に設けられた第１の信号線導体と、第１の信号線導体から第１の信号パッドの方向に延びて第１の信号パッドとの間に容量成分を形成する第２の信号線導体と、第１の信号線導体と第２の信号線導体との接続部から分岐して延びて第１の信号パッドに電気的に接続された第３の信号線導体と、第２の誘電体基板の表層に設けられた第２の信号パッドと、第２の誘電体基板の表層において第２の信号パッドの周囲に設けられた第２の接地パッドと、第１の信号パッドと第２の信号パッドとを電気的に接続する信号バンプと、第１の接地パッドと第２の接地パッドとを電気的に接続する接地バンプとを備える。
　この発明によれば、第１の誘電体基板の内層にある平板状接地導体に抜き穴を設けず、インピーダンス整合回路を小型化するために第３の信号線導体を小さくしても、第１の信号パッドと第２の信号線導体との間に形成される容量成分によってインピーダンスの整合に必要な容量を確保することができる。これによって、インピーダンス整合回路を小型化することができる。
図１Ａは、この発明の実施の形態１に係る基板間接続構造を備えたモジュールの構成を示す断面図である。図１Ｂは、実施の形態１に係る基板間接続構造を備えたモジュールを図１ＡのＡ－Ａ’線で切断した様子を示す断面矢示図である。図１Ｃは、実施の形態１に係る基板間接続構造を備えたモジュールを図１ＡのＢ－Ｂ’線で切断した様子を示す断面矢示図である。 図２Ａは、信号間容量形成部を有さないプリント基板の表層における導体パターンを示す図である。図２Ｂは、信号間容量形成部を有するプリント基板の表層における導体パターンを示す図である。図２Ｃは、図２Ａのプリント基板を有する基板間接続構造と図２Ｂのプリント基板を有する基板間接続構造とのそれぞれにおける反射特性の電磁界シミュレーション結果を示すグラフである。 図３Ａは、この発明の実施の形態２に係る基板間接続構造を備えたモジュールの構成を示す断面図である。図３Ｂは、実施の形態２に係る基板間接続構造を備えたモジュールを図３ＡのＡ－Ａ’線で切断した様子を示す断面矢示図である。図３Ｃは、実施の形態２に係る基板間接続構造を備えたモジュールを図３ＡのＢ－Ｂ’線で切断した様子を示す断面矢示図である。 図４Ａは、この発明の実施の形態３に係る基板間接続構造を備えたモジュールの構成を示す断面図である。図４Ｂは、実施の形態３に係る基板間接続構造を備えたモジュールを図４ＡのＡ－Ａ’線で切断した様子を示す断面矢示図である。図４Ｃは、実施の形態３に係る基板間接続構造を備えたモジュールを図４ＡのＢ－Ｂ’線で切断した様子を示す断面矢示図である。 図５Ａは、この発明の実施の形態４に係る基板間接続構造を備えたモジュールの構成を示す断面図である。図５Ｂは、実施の形態４に係る基板間接続構造を備えたモジュールを図５ＡのＡ－Ａ’線で切断した様子を示す断面矢示図である。図５Ｃは、実施の形態４に係る基板間接続構造を備えたモジュールを図５ＡのＢ－Ｂ’線で切断した様子を示す断面矢示図である。
　以下、この発明をより詳細に説明するため、この発明を実施するための形態について、添付の図面に従って説明する。
実施の形態１．
　図１Ａは、この発明の実施の形態１に係る基板間接続構造を備えたモジュール１の構成を示す断面図であり、モジュール１を図１ＢのＣ－Ｃ’線で切断した様子を示している。図１Ｂは、モジュール１を図１ＡのＡ－Ａ’線で切断した様子を示す断面矢示図である。Ａ－Ａ’線は、接地パッド１４、信号パッド２１、信号線導体２２、信号線導体２３および信号線導体２４のそれぞれを厚み方向に二分する線である。図１Ｃは、モジュール１を図１ＡのＢ－Ｂ’線で切断した様子を示す断面矢示図である。Ｂ－Ｂ’線は、平板状接地導体１１を厚み方向に二分する線である。
　モジュール１は、プリント基板１００および半導体基板６００を備え、実施の形態１に係る基板間接続構造によってプリント基板１００と半導体基板６００との間の電極パッドが電気的に接続されている。
　プリント基板１００は、１または複数の平板状接地導体１１が内層に設けられた第１の誘電体基板である。平板状接地導体１１は、図１Ｃに示すように、プリント基板１００の内層一面に設けられたベタグランドである。
　例えば、図１Ａでは、プリント基板１００の内層に２層の平板状接地導体１１が設けられている。２層の平板状接地導体１１間は、柱状導体である複数の接地スルーホール１２によって電気的に接続されて同電位に保たれている。複数の平板状接地導体１１を設けることにより、接地パッド１４をより強固に接地させることができる。
　プリント基板１００のおもて面には、接地パッド１４、信号パッド２１、信号線導体２２、信号線導体２３および信号線導体２４が設けられている。接地パッド１４は、図１Ｂに示すように、プリント基板１００の表層において信号パッド２１の周囲に設けられた第１の接地パッドである。また、図１Ａに示すように、接地パッド１４は、柱状導体である接地スルーホール１３によって平板状接地導体１１に電気的に接続されて接地電位となっている。信号パッド２１は、プリント基板１００の表層に設けられた第１の信号パッドである。
　信号線導体２２は、プリント基板１００の表層に設けられた第１の信号線導体であり、端部が信号線導体２３と信号線導体２４の双方に接続している。
　なお、図１Ａと図１Ｂでは、プリント基板１００の表層に配置された信号線導体２２を示したが、信号線導体２２は、プリント基板１００の内層に配置された信号線導体であってもよい。
　信号線導体２３は、図１Ｂに示すように、信号線導体２２と信号線導体２４との接続部から分岐して延びて信号パッド２１に電気的に接続された第３の信号線導体である。
　例えば、信号線導体２３は、インピーダンスの整合に使用する容量を得つつ、インピーダンス整合回路を小型化するため、信号線導体２２および信号線導体２４よりも配線幅が狭く、かつ遠回りして信号パッド２１に至るように屈曲した配線で構成されている。
　このように信号線導体２３のサイズを小さく設計すると、信号線導体２３における対地容量成分が低減する。
　信号線導体２４は、信号線導体２２から信号パッド２１の方向に延びた先端開放の第２の信号線導体であり、信号パッド２１との間に容量成分を形成する。例えば、信号線導体２４の先端部が信号パッド２１の近傍まで延びて信号パッド２１と信号線導体２４とが対向することで、信号パッド２１と信号線導体２４との間には、間隔Ｇに応じた容量成分が形成される。この部位を信号間容量形成部２５と呼ぶ。
　また、図１Ｂに示すように、信号線導体２４は、さらに信号パッド２１の周縁に沿って延びた構造であってもよい。この構造では、信号パッド２１と信号線導体２４が近接する部分、すなわち信号間容量形成部２５が長くなるため、信号間容量形成部２５に形成される容量成分が増加する。
　なお、図１Ａにおいて、平板状接地導体１１と信号線導体２４との間の距離Ｈに比べて間隔Ｇを小さくした方が、信号間容量形成部２５に形成される容量成分が増加する。
　実施の形態１に係る基板間接続構造では、信号線導体２３を小さくして対地容量成分が低減しても、信号間容量形成部２５に形成される容量成分と信号線導体２４における対地容量成分とによってインピーダンスの整合に必要な容量が確保される。
　半導体基板６００は、接地パッド６１および信号パッド７１が裏面に設けられた第２の誘電体基板である。半導体基板６００の内層には配線層６０１が設けられ、配線層６０１には、接地導体６２および信号線導体７２が設けられている。
　接地パッド６１は、半導体基板６００の表層に設けられた第２の接地パッドであって、半導体基板６００の内層に設けられた接地導体６２に電気的に接続されている。
　信号パッド７１は、半導体基板６００の表層に設けられた第２の信号パッドであって、半導体基板６００の内層に設けられた信号線導体７２に電気的に接続されている。
　プリント基板１００のおもて面と半導体基板６００の裏面とが対向するように配置されてから、接地パッド１４と接地パッド６１が接地バンプ４１によって電気的に接続され、信号パッド２１と信号パッド７１とが信号バンプ５１によって電気的に接続される。
　接地バンプ４１および信号バンプ５１は、はんだバンプであり、例えば、はんだを溶融し固化することで電極パッド間が電気的に接続される。
　図１Ｃに示すように、実施の形態１に係る基板間接続構造では、平板状接地導体１１に抜き穴が設けられていない。このため、図１Ａに示すＢ－Ｂ’線を境とした上方の回路と下方の回路とを分離しても上方の回路の機能に変化はない。
　次に、信号間容量形成部２５の有無がインピーダンス整合回路のサイズに与える影響について説明する。
　図２Ａは、信号間容量形成部２５を有さないプリント基板１０００の表層における導体パターンを示す図である。図２Ｂは、信号間容量形成部２５を有するプリント基板１００の表層における導体パターンを示す図である。図２Ｃは、図２Ａのプリント基板１０００を有する基板間接続構造と図２Ｂのプリント基板１００を有する基板間接続構造とのそれぞれにおける反射特性の電磁界シミュレーション結果を示すグラフである。なお、電磁界シミュレーションには、３次元電磁界解析ツールを使用した。
　プリント基板１０００における信号線導体２４０は、信号線導体２２から延びた信号線導体であり、プリント基板１００における信号線導体２４の代わりに設けたものである。信号線導体２４０は、信号線導体２４とは異なって信号パッド２１から離れる方向に延びており、プリント基板１０００には、信号間容量形成部２５が形成されていない。
　図２Ｃでは、プリント基板１００およびプリント基板１０００のそれぞれの比誘電率を３．３とし、配線層６０１の比誘電率を３．５とし、特性インピーダンスを５０Ωとしてシミュレーションを行っている。また、プリント基板１０００を有する基板間接続構造とプリント基板１００を有する基板間接続構造とは、ともに同一周波数（４２ＧＨｚ付近）に整合点を有するように設計されている。これによって、プリント基板１０００を有する基板間接続構造の反射特性曲線ａと、プリント基板１００を有する基板間接続構造の反射特性曲線ｂとがほぼ同じであり、両者は同等な性能である。
　信号間容量形成部２５を有さない基板間接続構造の反射特性と信号間容量形成部２５を有する基板間接続構造の反射特性とが同等の性能となるように構成すると、図２Ａおよび図２Ｂに示すように、信号線導体２３の紙面左右方向の長さＬに顕著な違いが現れる。
　信号間容量形成部２５を有さない基板間接続構造の信号線導体２３Ａは、図２Ａに示すようにＬ＝０．４０ｍｍであるが、信号間容量形成部２５を有する基板間接続構造の信号線導体２３は、図２Ｂに示すようにＬ＝０．３７ｍｍとなる。
　すなわち、信号間容量形成部２５は、インピーダンス整合回路の小型化に有効である。
　なお、図１Ａでは、プリント基板１００と半導体基板６００との間の基板間接続構造を示したが、はんだバンプによって基板間の電極パッドを電気的に接続することが可能であれば、他の種類の基板であってもよい。例えば、プリント基板を半導体基板６００の代わりにしてもよく、セラミック基板などを用いてもよい。
　図１Ｂでは、複数の接地パッド１４のそれぞれを独立してプリント基板１００の表層に設けた場合を示したが、プリント基板１００の表層で複数の接地パッド１４が電気的に接続されていてもよい。この場合、接地パッドは、ソルダレジストの開口に形成される。
　以上のように、実施の形態１に係る基板間接続構造では、プリント基板１００の内層にある平板状接地導体１１に抜き穴を設けず、インピーダンス整合回路を小型化するために信号線導体２３を小さくしても、信号間容量形成部２５に形成される容量成分と信号線導体２４における対地容量成分によってインピーダンスの整合に必要な容量を確保することができる。これにより、インピーダンス整合回路を小型化することができる。
　また、信号線導体２４を信号パッド２１の周縁に沿って延びた配線で構成することで、信号間容量形成部２５が長くなって容量値が得やすくなる。
実施の形態２．
　図３Ａは、この発明の実施の形態２に係る基板間接続構造を備えたモジュール１Ａの構成を示す断面図であり、モジュール１Ａを図３ＢのＣ－Ｃ’線で切断した様子を示している。図３Ｂは、モジュール１Ａを図３ＡのＡ－Ａ’線で切断した様子を示す断面矢示図である。Ａ－Ａ’線は、接地パッド１４、信号パッド２１、信号線導体２２、信号線導体２３および信号線導体２４Ａのそれぞれを厚み方向に二分する線である。図３Ｃは、モジュール１Ａを図３ＡのＢ－Ｂ’線で切断した様子を示す断面矢示図である。Ｂ－Ｂ’線は、平板状接地導体１１を厚み方向に二分する線である。
　なお、図３Ａ、図３Ｂおよび図３Ｃにおいて、図１Ａ、図１Ｂおよび図１Ｃと同一構成要素には同一の符号を付して説明を省略する。
　モジュール１Ａは、プリント基板１００Ａおよび半導体基板６００を備えており、実施の形態２に係る基板間接続構造によってプリント基板１００Ａと半導体基板６００との間の電極パッドが電気的に接続されている。
　プリント基板１００Ａは、１または複数の平板状接地導体１１が内層に設けられた第１の誘電体基板である。平板状接地導体１１は、図３Ｃに示すようにプリント基板１００Ａの内層一面に設けられたベタグランドであり、抜き穴は設けられていない。
　例えば、図３Ａでは、プリント基板１００Ａの内層に２層の平板状接地導体１１が設けられている。２層の平板状接地導体１１間は、柱状導体である複数の接地スルーホール１２によって電気的に接続されて同電位に保たれている。複数の平板状接地導体１１を設けることにより、接地パッド１４をより強固に接地させることができる。
　プリント基板１００Ａのおもて面には、接地パッド１４、信号パッド２１、信号線導体２２、信号線導体２３および信号線導体２４Ａが設けられている。
　信号線導体２４Ａは、図３Ｂに示す信号線導体２２から延びた部分と、図３Ａに示すプリント基板１００Ａの内層に設けられた信号線導体２７と、図３Ａに示す信号線スルーホール２６とから構成された第２の信号線導体である。例えば、信号線導体２４Ａは、信号線導体２２から信号パッド２１の方向に延びた部分が、信号線スルーホール２６によって信号線導体２７と電気的に接続されている。
　信号線導体２７は、プリント基板１００Ａの厚み方向に信号パッド２１と対向するように信号パッド２１の直下を含む領域まで延びており、信号パッド２１と信号線導体２７との間に容量成分が形成される。この部分を信号間容量形成部２５Ａと呼ぶ。
　なお、信号線導体２７の先端部は、円形、矩形などの形状を採用することができる。
　実施の形態２に係る基板接続構造では、インピーダンス整合回路を小型化するために信号線導体２３のサイズを小さく設計しても、信号間容量形成部２５Ａに形成される容量成分によってインピーダンスの整合に必要な容量が確保される。
　実施の形態２に係る基板間接続構造では、信号パッド２１のパッド面と信号線導体２７の配線面（信号線導体２７の幅方向の面）とが対向しているため、実施の形態１のように信号パッド２１と信号線導体２４とを近接させた構造よりも高い容量値が得られる。
　このため、実施の形態１で示した構造よりも信号線導体２３のサイズを小さくしても、インピーダンスの整合に必要な容量を確保することができる。
　一般的なプリント基板における導体パターンの間隔は１００～２００μｍ程度であり、実施の形態１に係る基板間接続構造では、インピーダンスの整合に必要な容量が得られる間隔Ｇが数十μｍ程度となる。
　これに対し、実施の形態２に係る基板間接続構造では、信号線導体２７のサイズおよび内層位置に応じて適切な容量値が得られる。このため、数十μｍオーダーの導体パターンの微細加工が不要である。
　以上のように、実施の形態２に係る基板間接続構造において、信号線導体２７は、プリント基板１００Ａの内層に設けられ、プリント基板１００Ａの厚み方向に信号パッド２１と対向している。この構成を有することで、実施の形態１で示した効果に加え、プリント基板１００Ａは表層の微細配線が不要である。これにより、標準的なプリント基板を採用することができ、基板選択の自由度が高く、基板コストの低減も図ることができる。
実施の形態３．
　図４Ａは、この発明の実施の形態３に係る基板間接続構造を備えたモジュール１Ｂの構成を示す断面図であり、モジュール１Ｂを図４ＢのＣ－Ｃ’線で切断した様子を示している。図４Ｂは、モジュール１Ｂを図４ＡのＡ－Ａ’線で切断した様子を示す断面矢示図である。Ａ－Ａ’線は、接地パッド１４、信号パッド２１、信号線導体２２、信号線導体２３および信号線導体２４Ｂのそれぞれを厚み方向に二分する線である。図４Ｃは、モジュール１Ｂを図４ＡのＢ－Ｂ’線で切断した様子を示す断面矢示図である。Ｂ－Ｂ’線は、平板状接地導体１１を厚み方向に二分する線である。
　モジュール１Ｂは、プリント基板１００Ｂおよび半導体基板６００を備えており、実施の形態３に係る基板間接続構造によってプリント基板１００Ｂと半導体基板６００との間の電極パッドが電気的に接続されている。
　プリント基板１００Ｂは、１または複数の平板状接地導体１１が内層に設けられた第１の誘電体基板である。平板状接地導体１１は、図４Ｃに示すようにプリント基板１００Ｂの内層一面に設けられたベタグランドであり、抜き穴は設けられていない。
　例えば、図４Ａでは、プリント基板１００Ｂの内層に２層の平板状接地導体１１が設けられている。２層の平板状接地導体１１間は、柱状導体である複数の接地スルーホール１２によって電気的に接続されて同電位に保たれている。複数の平板状接地導体１１を設けることにより、接地パッド１４をより強固に接地させることができる。
　プリント基板１００Ｂのおもて面には、接地パッド１４、信号パッド２１、信号線導体２２、信号線導体２３および信号線導体２４Ｂが設けられている。
　信号線導体２４Ｂは、図４Ｂに示すように、信号線導体２２から信号パッド２１の周縁に沿って延び、さらに接地パッド１４の周縁に沿って延びた第２の信号線導体である。
　実施の形態３に係る基板接続構造では、実施の形態１と同様に、信号パッド２１と信号線導体２４Ｂとの間に容量成分が形成され、さらに、接地パッド１４と信号線導体２４Ｂとの間に容量成分が形成される。この接地パッド１４と信号線導体２４Ｂとの間の部分を信号－接地間容量形成部２８と呼ぶ。
　また、信号線導体２４Ｂは、信号パッド２１の周縁に沿って延びてから、さらに、接地パッド１４の周縁に沿って延びており、実施の形態１で示した信号線導体２４よりも配線長が長くなっている。このため、信号線導体２４Ｂと平板状接地導体１１との間に形成される対地容量成分も増加する。
　実施の形態３に係る基板接続構造では、信号間容量形成部２５に形成される容量成分、信号－接地間容量形成部２８に形成される容量成分および信号線導体２４Ｂにおける対地容量成分によってインピーダンスの整合に必要な容量が確保される。
　このため、実施の形態３に係る基板接続構造は、実施の形態１のように信号パッド２１と信号線導体２４とを近接させた構造よりも高い容量値が得られ、実施の形態１で示した構造よりも信号線導体２３のサイズを小さくしても、インピーダンスの整合に必要な容量を確保することができる。
　なお、信号線導体２４Ｂは、図４Ｂに示すように、接地パッド１４と信号パッド２１の配置を変更することなく配線長が延長されているので、インピーダンス整合回路の面積の拡大を招くことがない。
　以上のように、実施の形態３に係る基板間接続構造において、信号線導体２４Ｂは、信号パッド２１の周縁に沿って延びて信号パッド２１との間に容量成分を形成し、さらに、接地パッド１４の周縁に沿って延びて接地パッド１４との間に容量成分を形成する。
　このように構成することで、インピーダンス整合回路の面積拡大を招くことなく、インピーダンスの整合に必要な対地容量成分を増加させることができる。
実施の形態４．
　図５Ａは、この発明の実施の形態４に係る基板間接続構造を備えたモジュール１Ｃの構成を示す断面図であり、モジュール１Ｃを図５ＢのＣ－Ｃ’線で切断した様子を示している。図５Ｂは、モジュール１Ｃを図５ＡのＡ－Ａ’線で切断した様子を示す断面矢示図である。Ａ－Ａ’線は、接地パッド１４、信号パッド２１、信号線導体２２、信号線導体２３および信号線導体２４Ｃのそれぞれを厚み方向に二分する線である。図５Ｃは、モジュール１Ｃを図５ＡのＢ－Ｂ’線で切断した様子を示す断面矢示図である。Ｂ－Ｂ’線は、平板状接地導体１１を厚み方向に二分する線である。
　モジュール１Ｃは、プリント基板１００Ｃおよび半導体基板６００を備えており、実施の形態４に係る基板間接続構造によってプリント基板１００Ｃと半導体基板６００との間の電極パッドが電気的に接続されている。
　プリント基板１００Ｃは、１または複数の平板状接地導体１１が内層に設けられた第１の誘電体基板である。平板状接地導体１１は、図５Ｃに示すようにプリント基板１００Ｃの内層一面に設けられたベタグランドであり、抜き穴は設けられていない。
　例えば、図５Ａでは、プリント基板１００Ｃの内層に２層の平板状接地導体１１が設けられている。２層の平板状接地導体１１間は、柱状導体である複数の接地スルーホール１２によって電気的に接続されて同電位に保たれている。複数の平板状接地導体１１を設けることにより、接地パッド１４をより強固に接地させることができる。
　プリント基板１００Ｃのおもて面には、接地パッド１４、信号パッド２１、信号線導体２２、信号線導体２３および信号線導体２４Ｃが設けられている。
　信号線導体２４Ｃは、図５Ｂに示すように、信号パッド２１と隣り合った接地パッド１４との間で、信号パッド２１の周縁に沿って周回状に延びた第２の信号線導体である。
　信号線導体２４Ｃが信号パッド２１の周縁に沿って周回状に延びているため、信号パッド２１と信号線導体２４Ｃとが近接した部分、すなわち、信号間容量形成部２５が長くなっている。これにより、図１Ｂに示した構造に比べて信号間容量形成部２５に形成される容量成分が増加する。
　さらに、信号線導体２４Ｃは、信号パッド２１の周縁に沿って周回状に延びた分だけ、実施の形態１で示した信号線導体２４よりも配線長が長くなっている。このため、信号線導体２４Ｃと平板状接地導体１１との間に形成される対地容量成分も増加する。
　従って、実施の形態４に係る基板接続構造では、信号線導体２３のサイズを小さく設計しても、信号間容量形成部２５に形成される容量成分と信号線導体２４Ｃにおける対地容量成分とによってインピーダンスの整合に必要な容量が確保される。
　このため、実施の形態４に係る基板接続構造は、実施の形態１のように信号パッド２１と信号線導体２４とを近接させた構造よりも高い容量値が得られ、実施の形態１で示した構造よりも信号線導体２３のサイズを小さくしても、インピーダンスの整合に必要な容量を確保することができる。
　なお、図５Ｂでは、信号パッド２１の半周近く延ばした信号線導体２４Ｃを示したが、信号線導体２４Ｃは、半周以上延ばした信号線導体であってもよい。
　また、信号線導体２４Ｃは、図５Ｂに示すように、接地パッド１４と信号パッド２１の配置を変更することなく配線長が延長されているので、インピーダンス整合回路の面積の拡大を招くことがない。
　以上のように、実施の形態４に係る基板間接続構造において、信号線導体２４Ｃは、信号パッド２１と隣り合った接地パッド１４との間で、信号パッド２１の周縁に沿って周回状に延びている。このように構成することで、インピーダンス整合回路の面積拡大を招くことなく、インピーダンス整合に必要な対地容量成分を増加させることができる。
　なお、本発明はその発明の範囲内において、各実施の形態の自由な組み合わせ、あるいは各実施の形態の任意の構成要素の変形、もしくは各実施の形態において任意の構成要素の省略が可能である。
　この発明に係る基板間接続構造は、インピーダンス整合回路を小型化することができるので、各種の高周波伝送回路に好適である。
　１，１Ａ～１Ｃ　モジュール、１１　平板状接地導体、１２，１３　接地スルーホール、１４，６１　接地パッド、２１，７１　信号パッド、２２～２４，２４Ａ～２４Ｃ，２７，７２，２４０　信号線導体、２５，２５Ａ　信号間容量形成部、２６　信号線スルーホール、２８　接地間容量形成部、４１　接地バンプ、５１　信号バンプ、６２　接地導体、１００，１００Ａ～１００Ｃ，１０００　プリント基板、６００　半導体基板、６０１　配線層。

Claims (5)

  1. 　第１の誘電体基板の内層に設けられた平板状接地導体と、
    　前記第１の誘電体基板の表層に設けられた第１の信号パッドと、
    　前記第１の誘電体基板の表層において前記第１の信号パッドの周囲に設けられた第１の接地パッドと、
    　前記平板状接地導体と前記第１の接地パッドとを電気的に接続する柱状導体と、
    　前記第１の誘電体基板の表層または内層に設けられた第１の信号線導体と、
    　前記第１の信号線導体から前記第１の信号パッドの方向に延びて前記第１の信号パッドとの間に容量成分を形成する第２の信号線導体と、
    　前記第１の信号線導体と前記第２の信号線導体との接続部から分岐して延びて前記第１の信号パッドに電気的に接続された第３の信号線導体と、
    　第２の誘電体基板の表層に設けられた第２の信号パッドと、
    　前記第２の誘電体基板の表層において前記第２の信号パッドの周囲に設けられた第２の接地パッドと、
    　前記第１の信号パッドと前記第２の信号パッドとを電気的に接続する信号バンプと、
    　前記第１の接地パッドと前記第２の接地パッドとを電気的に接続する接地バンプと
    　を備えたことを特徴とする基板間接続構造。
  2. 　前記第２の信号線導体は、前記第１の信号パッドの周縁に沿って延びて前記第１の信号パッドとの間で厚み面が対向していること
    　を特徴とする請求項１記載の基板間接続構造。
  3. 　前記第２の信号線導体は、前記第１の誘電体基板の内層に設けられて、前記第１の誘電体基板の厚み方向に前記第１の信号パッドと対向していること
    　を特徴とする請求項１記載の基板間接続構造。
  4. 　前記第２の信号線導体は、さらに前記第１の接地パッドの周縁に沿って延びて前記第１の接地パッドとの間に容量成分を形成すること
    　を特徴とする請求項２記載の基板間接続構造。
  5. 　前記第２の信号線導体は、前記第１の信号パッドと隣り合った前記第１の接地パッドとの間で、前記第１の信号パッドの周縁に沿って周回状に延びていること
    　を特徴とする請求項２記載の基板間接続構造。
PCT/JP2017/014538 2017-04-07 2017-04-07 基板間接続構造 WO2018185935A1 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
CN201780089005.8A CN110506454B (zh) 2017-04-07 2017-04-07 基板间连接构造
PCT/JP2017/014538 WO2018185935A1 (ja) 2017-04-07 2017-04-07 基板間接続構造
US16/490,449 US10588215B2 (en) 2017-04-07 2017-04-07 Inter-board connection structure
DE112017007145.3T DE112017007145T5 (de) 2017-04-07 2017-04-07 Zwischenplattenverbindungsstruktur
JP2019511041A JP6611986B2 (ja) 2017-04-07 2017-04-07 基板間接続構造

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2017/014538 WO2018185935A1 (ja) 2017-04-07 2017-04-07 基板間接続構造

Publications (1)

Publication Number Publication Date
WO2018185935A1 true WO2018185935A1 (ja) 2018-10-11

Family

ID=63712873

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2017/014538 WO2018185935A1 (ja) 2017-04-07 2017-04-07 基板間接続構造

Country Status (5)

Country Link
US (1) US10588215B2 (ja)
JP (1) JP6611986B2 (ja)
CN (1) CN110506454B (ja)
DE (1) DE112017007145T5 (ja)
WO (1) WO2018185935A1 (ja)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6798252B2 (ja) * 2016-10-31 2020-12-09 住友電気工業株式会社 高周波装置
TWI747757B (zh) * 2021-03-04 2021-11-21 宏達國際電子股份有限公司 電路板結構及其佈局結構
US11419205B1 (en) 2021-03-04 2022-08-16 Htc Corporation Circuit board structure and layout structure thereof
WO2022266881A1 (en) * 2021-06-23 2022-12-29 Intel Corporation Printed circuit board pin field signal routing

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001217349A (ja) * 2000-02-03 2001-08-10 Hitachi Cable Ltd 入力キャパシタンスの調整方法及びそれを用いた配線基板及び半導体装置
US20070158797A1 (en) * 2006-01-11 2007-07-12 Sheng-Yuan Lee Circuit board and electronic assembly
JP2014093332A (ja) * 2012-10-31 2014-05-19 Ibiden Co Ltd プリント配線板及びその製造方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3457599B2 (ja) 1999-12-07 2003-10-20 松下電器産業株式会社 半導体装置
JP2008078154A (ja) * 2001-06-26 2008-04-03 Matsushita Electric Works Ltd モジュラコネクタ
CN1568131A (zh) * 2003-06-18 2005-01-19 华为技术有限公司 对表贴焊盘的特征阻抗进行补偿的方法及采用该方法的印刷电路板
JP4990021B2 (ja) 2007-05-14 2012-08-01 三菱電機株式会社 高周波伝送線路
JP6211835B2 (ja) * 2013-07-04 2017-10-11 日本電信電話株式会社 高周波伝送線路
JP2017121032A (ja) * 2015-06-30 2017-07-06 住友電気工業株式会社 高周波装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001217349A (ja) * 2000-02-03 2001-08-10 Hitachi Cable Ltd 入力キャパシタンスの調整方法及びそれを用いた配線基板及び半導体装置
US20070158797A1 (en) * 2006-01-11 2007-07-12 Sheng-Yuan Lee Circuit board and electronic assembly
JP2014093332A (ja) * 2012-10-31 2014-05-19 Ibiden Co Ltd プリント配線板及びその製造方法

Also Published As

Publication number Publication date
CN110506454B (zh) 2022-01-04
US20200022249A1 (en) 2020-01-16
JPWO2018185935A1 (ja) 2019-11-07
JP6611986B2 (ja) 2019-11-27
DE112017007145T5 (de) 2019-11-28
CN110506454A (zh) 2019-11-26
US10588215B2 (en) 2020-03-10

Similar Documents

Publication Publication Date Title
JP6524986B2 (ja) 高周波モジュール、アンテナ付き基板、及び高周波回路基板
JP6611986B2 (ja) 基板間接続構造
JP5431433B2 (ja) 高周波線路−導波管変換器
JP6567364B2 (ja) パターンアンテナ
JP7049500B2 (ja) 半導体素子実装用基板および半導体装置
JPWO2011021328A1 (ja) シールド層と素子側電源端子が容量結合した半導体装置
TWI656694B (zh) 射頻裝置
US7067743B2 (en) Transmission line and device including the same
JP5519328B2 (ja) 高周波用伝送線路基板
JP6465451B1 (ja) 電子回路
JP2014241482A (ja) マイクロ波回路
JP3008939B1 (ja) 高周波回路基板
JP2008270363A (ja) 高周波パッケージ
JPH11330298A (ja) 信号端子付パッケージおよびそれを用いた電子装置
WO2007049382A1 (ja) 高周波モジュール
US20140043190A1 (en) Planar inverted f antenna structure
KR100671808B1 (ko) 반도체 장치
JP2012038863A (ja) 多層回路基板、多層回路基板が搭載された回路モジュール及び電子装置
JP6940286B2 (ja) 配線基板、電子部品用パッケージおよび電子装置
JP2008263360A (ja) 高周波基板装置
JP2004153795A (ja) 伝送路
JP2020191415A (ja) 受信回路用基板および受信回路
US7132748B2 (en) Semiconductor apparatus
JP6198049B2 (ja) アンテナ装置
JP6525917B2 (ja) 多層プリント配線板

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 17904738

Country of ref document: EP

Kind code of ref document: A1

ENP Entry into the national phase

Ref document number: 2019511041

Country of ref document: JP

Kind code of ref document: A

122 Ep: pct application non-entry in european phase

Ref document number: 17904738

Country of ref document: EP

Kind code of ref document: A1