WO2018161411A1 - 薄膜晶体管阵列基板及其制造方法 - Google Patents

薄膜晶体管阵列基板及其制造方法 Download PDF

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WO2018161411A1
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film transistor
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pixel unit
source
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李文英
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深圳市华星光电半导体显示技术有限公司
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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
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    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods

Definitions

  • the present invention relates to the field of display technologies, and in particular, to a thin film transistor array substrate and a method of fabricating the same.
  • a pixel unit in a conventional display panel needs to provide signals from a scan line and a data line.
  • the higher the resolution of the display panel the larger the number of pixel units in the display panel, and the smaller the size of the display area corresponding to each pixel unit needs to be made.
  • the data line and the scan line connected to the pixel unit may occupy the display area corresponding to the pixel unit. Therefore, if the size of the display area corresponding to the pixel unit is smaller, the data line or the scan line is crowded. The area of the area corresponding to the display area corresponding to the pixel unit is larger. At this time, the aperture ratio of the pixel unit is lower.
  • the conventional technical solution is to increase the backlight brightness of the display panel.
  • this technical solution will increase the manufacturing cost of the display panel and the power consumption during use.
  • An object of the present invention is to provide a thin film transistor array substrate and a method of fabricating the same that can improve the aperture ratio of a pixel unit and further improve the display effect.
  • a thin film transistor array substrate comprising: a substrate; at least one first data line, the first data line is disposed on the substrate; a first insulating layer, the first insulating layer And disposed on the first data line and the substrate; at least one scan line; a second insulating layer; at least one second data line; at least one pixel unit combination, the pixel unit combination includes a first pixel unit and a second pixel unit, the first pixel unit and the second pixel unit are adjacent in a direction parallel to the scan line; wherein the first insulating layer is provided with a first through hole, a first data line is connected to the first pixel unit through the first via hole, the first pixel unit is further connected to the scan line, the second pixel unit is connected to the scan line and the second a data line connection; the first data line is parallel to the second data line, and the first data line and the second data line partially overlap or overlap in a direction perpendicular to a plane in which the substrate is located The first number a first data line, the first data
  • the first pixel unit includes a first thin film transistor switch and a first pixel electrode
  • the second pixel unit includes a second thin film transistor switch and a second pixel electrode, a first thin film transistor switch connected to the first pixel electrode, the scan line and the first data line, the second thin film transistor switch and the second pixel electrode, the scan line and the second a data line connection
  • the first thin film transistor switch includes a first gate, a first semiconductor member, a first source, and a first drain
  • the second thin film transistor switch includes a second gate, a second semiconductor component, a second source and a second drain
  • the structure of the first thin film transistor switch and the structure of the second thin film transistor switch are both a bottom gate structure or a top gate structure.
  • the thin film transistor array substrate further includes: a conductive member;
  • the conductive member, the first gate, and the second gate are both disposed on the first insulating layer, and the first source and the first drain are both the first Contacting the semiconductor member, the second source and the second drain are both in contact with the second semiconductor member, and the first data line is connected to the conductive member through the first through hole, the first A second through hole is disposed on the second insulating layer, and the conductive member is connected to the first source through the second through hole.
  • the first source and the first drain are both disposed on the first insulating layer, and the first semiconductor member is in contact with the first source and the first drain, A second semiconductor component is in contact with the second source and the second drain, and at least a portion of the first data line is connected to the first source through the first via.
  • a thin film transistor array substrate comprising: a substrate; at least one first data line, the first data line is disposed on the substrate; a first insulating layer, the first insulating layer And disposed on the first data line and the substrate; at least one scan line; a second insulating layer; at least one second data line; at least one pixel unit combination, the pixel unit combination includes a first pixel unit and a second pixel unit, the first pixel unit and the second pixel unit are adjacent in a direction parallel to the scan line; wherein the first insulating layer is provided with a first through hole, a first data line is connected to the first pixel unit through the first via hole, the first pixel unit is further connected to the scan line, the second pixel unit is connected to the scan line and the second a data line connection; the first data line is parallel to the second data line, and the first data line and the second data line partially overlap or overlap in a direction perpendicular to a plane in which the substrate is located .
  • a first projection of the first data line on the substrate and a second projection of the second data line on the substrate are both located in the first pixel unit in the A third projection on the substrate and the second pixel unit are between the fourth projection on the substrate.
  • the first pixel unit includes a first thin film transistor switch and a first pixel electrode
  • the second pixel unit includes a second thin film transistor switch and a second pixel electrode, a first thin film transistor switch connected to the first pixel electrode, the scan line and the first data line, the second thin film transistor switch and the second pixel electrode, the scan line and the second a data line connection
  • the first thin film transistor switch includes a first gate, a first semiconductor member, a first source, and a first drain
  • the second thin film transistor switch includes a second gate, a second semiconductor component, a second source and a second drain
  • the structure of the first thin film transistor switch and the structure of the second thin film transistor switch are both a bottom gate structure or a top gate structure.
  • the thin film transistor array substrate further includes: a conductive member;
  • the conductive member, the first gate, and the second gate are both disposed on the first insulating layer, and the first source and the first drain are both the first Contacting the semiconductor member, the second source and the second drain are both in contact with the second semiconductor member, and the first data line is connected to the conductive member through the first through hole, the first A second through hole is disposed on the second insulating layer, and the conductive member is connected to the first source through the second through hole.
  • the first source and the first drain are both disposed on the first insulating layer, and the first semiconductor member is in contact with the first source and the first drain, A second semiconductor component is in contact with the second source and the second drain, and at least a portion of the first data line is connected to the first source through the first via.
  • the first data line further includes an extension portion, and the first source is connected to the extension portion through the first through hole.
  • the second data line is partially or entirely located in the first data line in a direction perpendicular to a plane in which the substrate is located, and from a direction in which the substrate is directed to the pixel unit combination Above.
  • At least the first insulating layer is spaced between the first data line and the second data line in a direction perpendicular to a plane in which the substrate is located.
  • any two of the first pixel units have the same color; at least two of the second pixels In the second pixel unit column composed of the cells, the colors corresponding to any two of the second pixel units are the same.
  • colors corresponding to any two adjacent first pixel units are respectively a first color sum a second color, the first color being one of red, green, blue, and white, the second color being the other one of red, green, blue, and white;
  • the colors corresponding to any two adjacent second pixel units are respectively a third color and a fourth color, and the third color is red, green, and blue. In one of color and white, the fourth color is the other of red, green, blue, and white.
  • a method of fabricating a thin film transistor array substrate comprising the steps of: A, disposing a first data line on a substrate; B, providing a first insulating layer on the first data line and the substrate; C Providing a first via hole on the first insulating layer; D, disposing a scan line, a second insulating layer, a second data line, a first pixel unit, and a second pixel unit on the first insulating layer, wherein The first pixel unit and the second pixel unit are adjacent in a direction parallel to the scan line, and the first data line is connected to the first pixel unit through the first through hole, The first pixel unit is further connected to the scan line, the second pixel unit is connected to the scan line and the second data line, and the first data line is parallel to the second data line, and is vertical The first data line and the second data line partially overlap or overlap in a direction of a plane in which the substrate is located.
  • a first projection of the first data line on the substrate and a second projection of the second data line on the substrate are both located in the first pixel unit A third projection on the substrate and a fourth projection of the second pixel unit on the substrate.
  • the first pixel unit includes a first thin film transistor switch and a first pixel electrode
  • the second pixel unit includes a second thin film transistor switch and a second pixel electrode.
  • the first thin film transistor switch is connected to the first pixel electrode, the scan line and the first data line, the second thin film transistor switch and the second pixel electrode, the scan line and the a second data line connection;
  • the first thin film transistor switch includes a first gate, a first semiconductor component, a first source, and a first drain, and the second thin film transistor switch includes a second gate, a second a semiconductor component, a second source, and a second drain;
  • a structure of the first thin film transistor switch and a structure of the second thin film transistor switch are both a bottom gate structure or a top gate structure.
  • the thin film transistor array substrate further includes: a conductive member disposed on the first insulating layer, the conductive member being connected to the first data line through the first through hole; the step D comprising: d1, at the first a conductive member, the scan line, the first gate and the second gate are disposed on the insulating layer, wherein the scan line is connected to the first gate and the second gate; d2 Providing the second insulating layer on the first gate and the second gate; d3, a position corresponding to the first gate and the second gate on the second insulating layer Providing a first semiconductor member and a second semiconductor member respectively; d4, providing a second through hole on the second insulating layer; d5, disposing the second data line on the second insulating layer, the first a source, the first drain, the second source, and the a second drain, wherein
  • the step D further includes: disposing the third via hole on the first passivation layer and The fourth through hole.
  • the step D includes: d8, The second data line, the first source, the first drain, the second source, and the second drain are disposed on the first insulating layer, wherein the first source Connecting to the first data line through the first via, the second source is connected to the second data line; d9, forming the first semiconductor component and the second semiconductor component, wherein The first semiconductor member is in contact with the first source and the first drain, the second semiconductor member is in contact with the second source and the second drain; d10, in the a second insulating layer is disposed on a semiconductor member and the second semiconductor member; d11, the first portion is disposed on the second insulating layer at a position corresponding to the first semiconductor member and the second semiconductor member a gate, the second gate, and the scan line a scan line is connected to the first gate and the second gate; d12
  • the technical solution of the present invention can save half of the number of The space occupied by the data lines is advantageous for increasing the aperture ratio of the pixel unit in the thin film transistor array substrate, thereby improving the display effect.
  • FIG. 1 and 2 are schematic diagrams showing two arrangements of pixel units in a thin film transistor array substrate of the present invention
  • FIG. 3 and FIG. 4 are schematic diagrams showing two connection relationships between a data line and a thin film transistor switch in the A-A' cross section of FIG. 1 or FIG. 2;
  • FIG. 5 is a flow chart showing a method of fabricating a thin film transistor array substrate of the present invention.
  • FIG. 6 is a diagram showing the structure of the first thin film transistor switch and the structure of the second thin film transistor switch in FIG. 5, wherein the scan line, the second insulating layer, and the second data line are disposed on the first insulating layer.
  • FIG. 7 is a diagram showing the structure of the first thin film transistor switch and the structure of the second thin film transistor switch in FIG. 5, wherein the scan line, the second insulating layer, and the second data line are disposed on the first insulating layer.
  • the thin film transistor array substrate of the present invention can be applied to a TFT-LCD (Thin Film Transistor) Liquid Crystal Display, thin film transistor liquid crystal display panel) or OLED (Organic Light Emitting) Diode, OLED display panel).
  • TFT-LCD Thin Film Transistor
  • LCD Thin Film Transistor
  • OLED Organic Light Emitting Diode
  • FIG. 1 and FIG. 2 are schematic diagrams showing two arrangements of pixel units in a thin film transistor array substrate according to the present invention
  • FIG. 3 and FIG. Schematic diagram of two connection relationships between data lines and thin film transistor switches in the A-A' cross section.
  • the thin film transistor array substrate of the present invention includes a substrate 301, a first data line 102, a first insulating layer 302, a scan line 101, a second insulating layer 306, a second data line 103, and a combination of pixel cells.
  • the first data line 102 is disposed on the substrate 301.
  • the substrate 301 is a flexible substrate (for example, a plastic substrate) or a rigid substrate (for example, a glass substrate).
  • the first insulating layer 302 is disposed on the first data line 102 and the substrate 301.
  • the first insulating layer 302 covers the first data line 102.
  • the pixel unit combination includes a first pixel unit 104 and a second pixel unit 105, the first pixel unit 104 and the second pixel unit 105 being adjacent in a direction parallel to the scan line 101.
  • the first pixel unit 104 and the second pixel unit 105 are both disposed on the first insulating layer 302.
  • the first insulating layer 302 is provided with a first through hole, and the first data line 102 is connected to the first pixel unit 104 through the first through hole, and the first pixel unit 104 is further
  • the scan lines 101 are connected, and the second pixel unit 105 is connected to the scan line 101 and the second data line 103.
  • the first data line 102 is parallel to the second data line 103.
  • the first data line 102 and the second data line 103 partially overlap or all in a direction perpendicular to a plane in which the substrate 301 is located. overlapping.
  • the second data line 103 is partially or entirely located above the first data line 102 in a direction perpendicular to a plane in which the substrate 301 is located, and from a direction in which the substrate 301 is directed to the pixel unit combination.
  • the first insulating layer 302 is spaced apart between the first data line 102 and the second data line 103 in a direction perpendicular to a plane in which the substrate 301 is located.
  • the first projection of the first data line 102 on the substrate 301 and the second projection of the second data line 103 on the substrate 301 are both located A third projection of a pixel unit 104 on the substrate 301 and a fourth projection of the second pixel unit 105 on the substrate 301. That is, the area where the first data line 102 and the second data line 103 are located is located between the area where the first pixel unit 104 is located and the area where the second pixel unit 105 is located.
  • any two of the first pixel units 104 have the same color, and at least two of the second pixels.
  • the colors corresponding to any two of the second pixel units 105 are the same.
  • the colors corresponding to any two adjacent first pixel units 104 are respectively the first a color and a second color, the first color being one of red, green, blue, and white, and the second color being the other of red, green, blue, and white
  • the colors corresponding to any two adjacent second pixel units 105 are respectively a third color and a fourth color, and the third color is red.
  • the fourth color being the other of red, green, blue, and white.
  • the first pixel unit 104 or the second pixel unit 105 of the same color is located at the first data line or the second data The same side of the line; or, in a direction parallel to the first data line, as shown in FIG. 2, the first pixel unit 104 of the same color is alternately disposed on the first data line or the first On both sides of the two data lines, the second pixel units 105 of the same color are alternately disposed on both sides of the first data line or the second data line.
  • the first pixel unit 104 includes a first thin film transistor switch and a first pixel electrode 314, and the second pixel unit 105 includes a second thin film transistor switch and a second pixel electrode 315.
  • the first thin film transistor switch is connected to the first pixel electrode 314, the scan line 101 and the first data line 102, the second thin film transistor switch and the second pixel electrode 315, the scan The line 101 is connected to the second data line 103.
  • the first thin film transistor switch includes a first gate 303, a first semiconductor member 307, a first source 309, and a first drain 310
  • the second thin film transistor switch includes a second gate 304 and a second semiconductor component 308.
  • the structure of the first thin film transistor switch and the structure of the second thin film transistor switch are both a bottom gate (inverted gate) structure or a top gate structure.
  • the second insulating layer 306 is disposed between the first gate 303 and the first source 309, the first drain 310, and the second gate 304 and the second source. 311. Between the second drains 312.
  • the pixel unit is directed from a plane perpendicular to the substrate 301 and directed from the substrate 301 a direction in which the first gate 303 is located below the first semiconductor component 307, the first source 309, and the first drain 310, and the second gate 304 is located in the second Below the semiconductor member 308, the second source 311, and the second drain 312.
  • the pixel unit is directed from a plane perpendicular to the substrate 301 and directed from the substrate 301 In a combined direction, the first source 309 and the first drain 310 are both located below the first semiconductor member 307, and the first gate 303 is located above the first semiconductor member 307. The second source 311 and the second drain 312 are both located below the second semiconductor member 308, and the second gate 304 is located above the second semiconductor member 308.
  • the first data line 102 is formed by disposing a first metal layer on the substrate 301 and performing a first mask process and a first etching process on the first metal layer.
  • the first source 309, the first drain 310, the second source 311, the second drain 312, and the second data line 103 are all in the same layer.
  • the first pixel electrode 314 is connected to the first drain 310 through a third via
  • the second pixel electrode 315 is connected to the second drain 312 through a fourth via.
  • the third via hole and the fourth via hole both penetrate the passivation layer (the first passivation layer 313 and the second passivation layer 403).
  • the passivation layer is disposed on the first thin film transistor switch and the second thin film transistor switch, and the first pixel electrode 314 and the second pixel electrode 315 are both disposed on the passivation layer.
  • the thin film transistor array substrate of the present invention in the case where the structure of the first thin film transistor switch and the structure of the second thin film transistor switch are both bottom gate structures, as shown in FIG. 3, the thin film transistor array The substrate also includes a conductive member 305.
  • the conductive member 305, the first gate 303, and the second gate 304 are both disposed on the first insulating layer 302, and the first source 309 and the first drain 310 are both
  • the first semiconductor member 307 is in contact with each other, and the second source 311 and the second drain 312 are both in contact with the second semiconductor member 308, and the first data line 102 passes through the first through hole
  • the conductive member 305 is connected, the second insulating layer 306 is provided with a second through hole, and the conductive member 305 is connected to the first source 309 through the second through hole. That is, the first data line 102 and the first source 309 are connected by the conductive member 305.
  • the second data line 103 is disposed on the second insulating layer 306, and the second data line 103 is connected to the second source 311.
  • the second insulating layer 306 is disposed on the first gate 303 and the second gate 304, and the first semiconductor member 307 and the second semiconductor member 308 are respectively disposed on the second insulating layer At a position 306 corresponding to the first gate 303 and the second gate 304.
  • the first gate 303, the second gate 304, and the conductive member 305 are both disposed on the first insulating layer 302 and second on the second metal layer
  • the mask process and the second etching process are formed.
  • the first semiconductor member 307 and the second semiconductor member 308 are both provided with a first semiconductor material layer on the second insulating layer 306, and a third mask process is performed on the first semiconductor material layer and The third etching process is formed.
  • the first source 309, the first drain 310, the second source 311, the second drain 312, and the second data line 103 are all passed through the second insulating layer 306.
  • a third metal layer is disposed thereon, and the fourth metal layer is formed by performing a fourth mask process and a fourth etching process.
  • the first pixel electrode 314 and the second pixel electrode 315 are both provided with a fourth metal layer on the first passivation layer 313, and a fifth mask process and a fourth photo layer are applied to the fourth metal layer. Five etching processes are formed.
  • the first source a pole 309, the first drain 310, the second source 311, and the second drain 312 are both disposed on the first insulating layer 302, the first semiconductor member 307 and the first The source 309 is in contact with the first drain 310, the second semiconductor member 308 is in contact with the second source 311 and the second drain 312, and the first data line further includes an extension 401.
  • the first source 309 is connected to the extending portion 401 through the first through hole.
  • the second data line 103 is disposed on the first insulating layer 302, and the second data line 103 is connected to the second source 311.
  • the second insulating layer 306 is disposed on the first semiconductor member 307 and the second semiconductor member 308, and the first gate 303 and the second gate 304 are respectively disposed on the second insulating layer 306 is at a position corresponding to the first semiconductor member 307 and the second semiconductor member 308.
  • the first source 309, the first drain 310, the second source 311, the second drain 312, and the second data line 103 are all passed through the first insulating layer 302.
  • a fifth metal layer is disposed thereon, and the sixth metal layer is formed by performing a sixth mask process and a sixth etching process.
  • the first semiconductor member 307 and the second semiconductor member 308 are both provided with a second semiconductor material layer on the second insulating layer 306, and a seventh mask process is performed on the second semiconductor material layer and The seventh etching process is formed.
  • the first gate 303 and the second gate 304 are both provided with a sixth metal layer on the third insulating layer 402, and an eighth mask process and an eighth etching process are performed on the sixth metal layer. To form.
  • the third insulating layer 402 is disposed on the second insulating layer 306, the first semiconductor member 307, and the second semiconductor member 308.
  • the first pixel electrode 314 and the second pixel electrode 315 are both provided with a seventh metal layer on the second passivation layer 403, and a ninth mask process is performed on the seventh metal layer. Nine etching process to form.
  • FIG. 5 is a flowchart of a method of fabricating a thin film transistor array substrate of the present invention.
  • the method of manufacturing the thin film transistor array substrate of the present invention is the thin film transistor array substrate of the present invention.
  • the manufacturing method of the thin film transistor array substrate of the present invention comprises the following steps:
  • a first data line 102 is provided on the substrate 301.
  • a first metal layer is disposed on the substrate 301, and a first mask process and a first etching process are performed on the first metal layer to form the first data line 102.
  • a first insulating layer 302 is disposed on the first data line 102 and the substrate 301.
  • a first via hole is disposed on the first insulating layer 302.
  • step 504 providing a scan line 101, a second insulating layer 306, a second data line 103, a first pixel unit 104, and a second pixel unit 105 on the first insulating layer 302, wherein the first The pixel unit 104 and the second pixel unit 105 are adjacent in a direction parallel to the scan line 101, and the first data line 102 is connected to the first pixel unit 104 through the first through hole.
  • the first pixel unit 104 is further connected to the scan line 101
  • the second pixel unit 105 is connected to the scan line 101 and the second data line 103
  • the data lines 103 are parallel, and the first data lines 102 and the second data lines 103 partially overlap or completely overlap in a direction perpendicular to a plane in which the substrate 301 is located.
  • the first projection of the first data line 102 on the substrate 301 and the second projection of the second data line 103 on the substrate 301 are both located.
  • the first pixel unit 104 includes a first thin film transistor switch and a first pixel electrode 314, and the second pixel unit 105 includes a second thin film transistor switch and a second pixel electrode 315, the first thin film transistor switch is connected to the first pixel electrode 314, the scan line 101 and the first data line 102, the second thin film transistor switch and the second The pixel electrode 315, the scan line 101, and the second data line 103 are connected.
  • the first thin film transistor switch includes a first gate 303, a first semiconductor member 307, a first source 309, and a first drain 310
  • the second thin film transistor switch includes a second gate 304 and a second semiconductor component 308.
  • the structure of the first thin film transistor switch and the structure of the second thin film transistor switch are both a bottom gate structure or a top gate structure.
  • FIG. 6 shows that in the case where the structure of the first thin film transistor switch and the structure of the second thin film transistor switch are both bottom gate structures in FIG. 5, the scan line 101 and the second insulation are disposed on the first insulating layer 302.
  • the thin film transistor array substrate further includes A conductive member 305 is disposed on the first insulating layer 302, and the conductive member 305 is connected to the first data line 102 through the first through hole.
  • the step D includes:
  • step 601 providing a conductive member 305, the scan line 101, the first gate 303, and the second gate 304 on the first insulating layer 302, wherein the scan line 101 and The first gate 303 and the second gate 304 are connected.
  • a second metal layer is disposed on the first insulating layer 302, and a second mask process and a second etching process are performed on the second metal layer to form the first gate 303, the The second gate 304 and the conductive member 305.
  • the second insulating layer 306 is disposed on the first gate 303 and the second gate 304.
  • a first semiconductor member 307 and a second semiconductor member 308 are respectively disposed at positions corresponding to the first gate 303 and the second gate 304 on the second insulating layer 306. Specifically, a first semiconductor material layer is disposed on the second insulating layer 306, and a third mask process and a third etching process are performed on the first semiconductor material layer to form the first semiconductor component 307 and The second semiconductor component 308.
  • a second via hole is disposed on the second insulating layer 306.
  • step 605 disposing the second data line 103, the first source 309, the first drain 310, the second source 311, and the second insulating layer 306 a second drain 312, wherein the first source 309 and the first drain 310 are both in contact with the first semiconductor component 307, and the second source 311 and the second drain 312 are both In contact with the second semiconductor member 308, the first source 309 is further in contact with the conductive member 305 through the second via, and the second source 311 is connected to the second data line 103.
  • a third metal layer is disposed on the second insulating layer 306, and a fourth mask process and a fourth etching process are performed on the third metal layer to form the first source 309, the a first drain 310, the second source 311, the second drain 312, and the second data line 103.
  • step 606 forming a first passivation layer 313.
  • the first pixel electrode 314 and the second pixel electrode 315 are disposed on the first passivation layer 313, wherein the first pixel electrode 314 and the first drain electrode 310 Connected, the second pixel electrode 315 is connected to the second drain 312.
  • a fourth metal layer is disposed on the first passivation layer 313, and a fifth mask process and a fifth etching process are performed on the fourth metal layer to form the first pixel electrode 314 and the The second pixel electrode 315 is described.
  • the step D further includes:
  • the third via hole and the fourth via hole are disposed on the first passivation layer 313.
  • FIG. 7 shows that in the case where the structure of the first thin film transistor switch and the structure of the second thin film transistor switch are both top gate structures in FIG. 5, the scan line 101 and the second insulation are disposed on the first insulating layer 302.
  • the step D includes:
  • step 701 disposing the second data line 103, the first source 309, the first drain 310, the second source 311, and the first insulating layer 302 a second drain 312, wherein the first source 309 is connected to the first data line 102 through the first via, and the second source 311 is connected to the second data line 103.
  • a fifth metal layer is disposed on the first insulating layer 302, and a sixth mask process and a sixth etching process are performed on the fifth metal layer to form the first source 309 and the The first drain 310, the second source 311, the second drain 312, and the second data line 103 are described.
  • step 702 forming the first semiconductor member 307 and the second semiconductor member 308, wherein the first semiconductor member 307 is in contact with the first source 309 and the first drain 310, The second semiconductor member 308 is in contact with the second source 311 and the second drain 312.
  • a second semiconductor material layer is disposed on the second insulating layer 306, and a seventh mask process and a seventh etching process are performed on the second semiconductor material layer to form the first semiconductor component 307 and The second semiconductor component 308.
  • a second insulating layer 306 is disposed on the first semiconductor member 307 and the second semiconductor member 308.
  • the first gate 303 and the second gate are respectively disposed at positions corresponding to the first semiconductor member 307 and the second semiconductor member 308 on the second insulating layer 306
  • the pole 304 and the scan line 101 are connected to the first gate 303 and the second gate 304.
  • a sixth metal layer is disposed on the third insulating layer 402, and an eighth mask process and an eighth etching process are performed on the sixth metal layer to form the first gate 303 and the second Gate 304.
  • the third via hole and the fourth via hole are disposed on the second passivation layer 403 and the second insulating layer 306.
  • the third through hole and the fourth through hole also penetrate the second insulating layer 306.
  • the first pixel electrode 314 and the second pixel electrode 315 are disposed on the second passivation layer 403, wherein the first pixel electrode 314 passes through the third via hole and The first drain 310 is connected, and the second pixel electrode 315 is connected to the second drain 312 through the fourth via.
  • a seventh metal layer is disposed on the second passivation layer 403, and a ninth mask process and a ninth etching process are performed on the seventh metal layer to form the first pixel electrode 314 and the The second pixel electrode 315 is described.
  • the technical solution of the present invention can save the space occupied by half of the data lines, and is advantageous for improving the aperture ratio of the pixel unit in the thin film transistor array substrate, thereby improving the display effect.

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Abstract

一种薄膜晶体管阵列基板及其制造方法。薄膜晶体管阵列基板包括基板（301）、第一数据线（102）、第一绝缘层（302）、扫描线（101）、第二绝缘层（306）、第二数据线（103）、像素单元组合。第一数据线与第二数据线平行，在垂直于基板所在的平面的方向上，第一数据线和第二数据线部分重叠或全部重叠。能提高像素单元的开口率，进而提高显示效果。

Description

薄膜晶体管阵列基板及其制造方法 技术领域
本发明涉及显示技术领域，特别涉及一种薄膜晶体管阵列基板及其制造方法。
 背景技术
目前，显示面板的分辨率越来越高。
传统的显示面板中的像素单元均需要由一扫描线和一数据线提供信号。显示面板的分辨率越高，则显示面板中的像素单元的数量越多，每一个像素单元所对应的显示区域的尺寸就需要制作得越小。
由于与像素单元相连的数据线和扫描线会挤占该像素单元所对应的显示区域，因此，在该像素单元所对应的显示区域的尺寸越小的情况下，该数据线或该扫描线所挤占的区域占该像素单元所对应的显示区域的比例越大。此时，该像素单元的开口率越低。
为了使得开口率较低的像素单元能够取得开口率较大的显示效果，传统的技术方案为加大显示面板的背光亮度。然而，该技术方案会加大显示面板的制作成本以及使用时的功耗。
故，有必要提出一种新的技术方案，以解决上述技术问题。
 技术问题
本发明的目的在于提供一种薄膜晶体管阵列基板及其制造方法，其能提高像素单元的开口率，进而提高显示效果。
 技术解决方案
为解决上述问题，本发明的技术方案如下：
一种薄膜晶体管阵列基板，所述薄膜晶体管阵列基板包括：一基板；至少一第一数据线，所述第一数据线设置在所述基板上；一第一绝缘层，所述第一绝缘层设置在所述第一数据线和所述基板上；至少一扫描线；一第二绝缘层；至少一第二数据线；至少一像素单元组合，所述像素单元组合包括一第一像素单元和一第二像素单元，所述第一像素单元与所述第二像素单元在与所述扫描线平行的方向上相邻；其中，所述第一绝缘层上设置有第一通孔，所述第一数据线通过所述第一通孔与所述第一像素单元连接，所述第一像素单元还与所述扫描线连接，所述第二像素单元与所述扫描线和所述第二数据线连接；所述第一数据线与所述第二数据线平行，在垂直于所述基板所在的平面的方向上，所述第一数据线和所述第二数据线部分重叠或全部重叠；所述第一数据线在所述基板上的第一投影和所述第二数据线在所述基板上的第二投影均位于所述第一像素单元在所述基板上的第三投影和所述第二像素单元在所述基板上的第四投影之间；在垂直于所述基板所在的平面的方向上，所述第一数据线和所述第二数据线之间至少间隔所述第一绝缘层。
在上述薄膜晶体管阵列基板中，所述第一像素单元包括一第一薄膜晶体管开关和一第一像素电极，所述第二像素单元包括一第二薄膜晶体管开关和一第二像素电极，所述第一薄膜晶体管开关与所述第一像素电极、所述扫描线和所述第一数据线连接，所述第二薄膜晶体管开关与所述第二像素电极、所述扫描线和所述第二数据线连接；所述第一薄膜晶体管开关包括第一栅极、第一半导体构件、第一源极和第一漏极，所述第二薄膜晶体管开关包括第二栅极、第二半导体构件、第二源极和第二漏极；所述第一薄膜晶体管开关的结构和所述第二薄膜晶体管开关的结构均为底栅结构或顶栅结构。
在上述薄膜晶体管阵列基板中，在所述第一薄膜晶体管开关的结构和所述第二薄膜晶体管开关的结构均为底栅结构的情况下，所述薄膜晶体管阵列基板还包括：一传导构件；其中，所述传导构件、所述第一栅极和所述第二栅极均设置在所述第一绝缘层上，所述第一源极和所述第一漏极均与所述第一半导体构件接触，所述第二源极和所述第二漏极均与所述第二半导体构件接触，所述第一数据线通过所述第一通孔与所述传导构件连接，所述第二绝缘层上设置有第二通孔，所述传导构件通过所述第二通孔与所述第一源极连接。
在上述薄膜晶体管阵列基板中，在所述第一薄膜晶体管开关的结构和所述第二薄膜晶体管开关的结构均为顶栅结构的情况下，所述第一源极、所述第一漏极、所述第二源极和所述第二漏极均设置在所述第一绝缘层上，所述第一半导体构件与所述第一源极和所述第一漏极相接触，所述第二半导体构件与所述第二源极和所述第二漏极相接触，所述第一数据线的至少一部分穿过所述第一通孔与所述第一源极连接。
一种薄膜晶体管阵列基板，所述薄膜晶体管阵列基板包括：一基板；至少一第一数据线，所述第一数据线设置在所述基板上；一第一绝缘层，所述第一绝缘层设置在所述第一数据线和所述基板上；至少一扫描线；一第二绝缘层；至少一第二数据线；至少一像素单元组合，所述像素单元组合包括一第一像素单元和一第二像素单元，所述第一像素单元与所述第二像素单元在与所述扫描线平行的方向上相邻；其中，所述第一绝缘层上设置有第一通孔，所述第一数据线通过所述第一通孔与所述第一像素单元连接，所述第一像素单元还与所述扫描线连接，所述第二像素单元与所述扫描线和所述第二数据线连接；所述第一数据线与所述第二数据线平行，在垂直于所述基板所在的平面的方向上，所述第一数据线和所述第二数据线部分重叠或全部重叠。
在上述薄膜晶体管阵列基板中，所述第一数据线在所述基板上的第一投影和所述第二数据线在所述基板上的第二投影均位于所述第一像素单元在所述基板上的第三投影和所述第二像素单元在所述基板上的第四投影之间。
在上述薄膜晶体管阵列基板中，所述第一像素单元包括一第一薄膜晶体管开关和一第一像素电极，所述第二像素单元包括一第二薄膜晶体管开关和一第二像素电极，所述第一薄膜晶体管开关与所述第一像素电极、所述扫描线和所述第一数据线连接，所述第二薄膜晶体管开关与所述第二像素电极、所述扫描线和所述第二数据线连接；所述第一薄膜晶体管开关包括第一栅极、第一半导体构件、第一源极和第一漏极，所述第二薄膜晶体管开关包括第二栅极、第二半导体构件、第二源极和第二漏极；所述第一薄膜晶体管开关的结构和所述第二薄膜晶体管开关的结构均为底栅结构或顶栅结构。
在上述薄膜晶体管阵列基板中，在所述第一薄膜晶体管开关的结构和所述第二薄膜晶体管开关的结构均为底栅结构的情况下，所述薄膜晶体管阵列基板还包括：一传导构件；其中，所述传导构件、所述第一栅极和所述第二栅极均设置在所述第一绝缘层上，所述第一源极和所述第一漏极均与所述第一半导体构件接触，所述第二源极和所述第二漏极均与所述第二半导体构件接触，所述第一数据线通过所述第一通孔与所述传导构件连接，所述第二绝缘层上设置有第二通孔，所述传导构件通过所述第二通孔与所述第一源极连接。
在上述薄膜晶体管阵列基板中，在所述第一薄膜晶体管开关的结构和所述第二薄膜晶体管开关的结构均为顶栅结构的情况下，所述第一源极、所述第一漏极、所述第二源极和所述第二漏极均设置在所述第一绝缘层上，所述第一半导体构件与所述第一源极和所述第一漏极相接触，所述第二半导体构件与所述第二源极和所述第二漏极相接触，所述第一数据线的至少一部分穿过所述第一通孔与所述第一源极连接。
在上述薄膜晶体管阵列基板中，所述第一数据线还包括延伸部，所述第一源极穿过所述第一通孔与所述延伸部连接。
在上述薄膜晶体管阵列基板中，在垂直于所述基板所在的平面，并且自所述基板指向所述像素单元组合的方向上，所述第二数据线部分或全部位于所述第一数据线的上方。
在上述薄膜晶体管阵列基板中，在垂直于所述基板所在的平面的方向上，所述第一数据线和所述第二数据线之间至少间隔所述第一绝缘层。
在上述薄膜晶体管阵列基板中，在由至少两所述第一像素单元组成的第一像素单元列中，任意两所述第一像素单元所对应的颜色相同；在由至少两所述第二像素单元组成的第二像素单元列中，任意两所述第二像素单元所对应的颜色相同。
在上述薄膜晶体管阵列基板中，在由至少两所述第一像素单元组成的所述第一像素单元列中，任意两相邻的所述第一像素单元所对应的颜色分别为第一颜色和第二颜色，所述第一颜色为红色、绿色、蓝色、白色中的一者，所述第二颜色为红色、绿色、蓝色、白色中的另一者；在由至少两所述第二像素单元组成的所述第二像素单元列中，任意两相邻的所述第二像素单元所对应的颜色分别为第三颜色和第四颜色，所述第三颜色为红色、绿色、蓝色、白色中的一者，所述第四颜色为红色、绿色、蓝色、白色中的另一者。
一种上述薄膜晶体管阵列基板的制造方法，所述方法包括以下步骤：A、在基板上设置第一数据线；B、在所述第一数据线和所述基板上设置第一绝缘层；C、在所述第一绝缘层上设置第一通孔；D、在所述第一绝缘层上设置扫描线、第二绝缘层、第二数据线、第一像素单元和第二像素单元，其中，所述第一像素单元与所述第二像素单元在与所述扫描线平行的方向上相邻，所述第一数据线通过所述第一通孔与所述第一像素单元连接，所述第一像素单元还与所述扫描线连接，所述第二像素单元与所述扫描线和所述第二数据线连接，所述第一数据线与所述第二数据线平行，在垂直于所述基板所在的平面的方向上，所述第一数据线和所述第二数据线部分重叠或全部重叠。
在上述薄膜晶体管阵列基板的制造方法中，所述第一数据线在所述基板上的第一投影和所述第二数据线在所述基板上的第二投影均位于所述第一像素单元在所述基板上的第三投影和所述第二像素单元在所述基板上的第四投影之间。
在上述薄膜晶体管阵列基板的制造方法中，所述第一像素单元包括一第一薄膜晶体管开关和一第一像素电极，所述第二像素单元包括一第二薄膜晶体管开关和一第二像素电极，所述第一薄膜晶体管开关与所述第一像素电极、所述扫描线和所述第一数据线连接，所述第二薄膜晶体管开关与所述第二像素电极、所述扫描线和所述第二数据线连接；所述第一薄膜晶体管开关包括第一栅极、第一半导体构件、第一源极和第一漏极，所述第二薄膜晶体管开关包括第二栅极、第二半导体构件、第二源极和第二漏极；所述第一薄膜晶体管开关的结构和所述第二薄膜晶体管开关的结构均为底栅结构或顶栅结构。
在上述薄膜晶体管阵列基板的制造方法中，在所述第一薄膜晶体管开关的结构和所述第二薄膜晶体管开关的结构均为底栅结构的情况下，所述薄膜晶体管阵列基板还包括：一传导构件，所述传导构件设置在所述第一绝缘层上，所述传导构件通过所述第一通孔与所述第一数据线连接；所述步骤D包括：d1、在所述第一绝缘层上设置传导构件、所述扫描线、所述第一栅极和所述第二栅极，其中，所述扫描线与所述第一栅极和所述第二栅极连接；d2、在所述第一栅极、所述第二栅极上设置所述第二绝缘层；d3、在所述第二绝缘层上与所述第一栅极、所述第二栅极对应的位置处分别设置第一半导体构件和第二半导体构件；d4、在所述第二绝缘层上设置第二通孔；d5、在所述第二绝缘层上设置所述第二数据线、所述第一源极、所述第一漏极、所述第二源极和所述第二漏极，其中，所述第一源极和所述第一漏极均与所述第一半导体构件接触，所述第二源极和所述第二漏极均与所述第二半导体构件接触，所述第一源极还通过所述第二通孔与所述传导构件接触，所述第二源极与所述第二数据线连接；d6、形成第一钝化层；d7、在所述第一钝化层上设置所述第一像素电极和所述第二像素电极，其中，所述第一像素电极与所述第一漏极连接，所述第二像素电极与所述第二漏极连接。
在上述薄膜晶体管阵列基板的制造方法中，在所述步骤d6之后，以及在所述步骤d7之前，所述步骤D还包括：在所述第一钝化层上设置所述第三通孔和所述第四通孔。
在上述薄膜晶体管阵列基板的制造方法中，在所述第一薄膜晶体管开关的结构和所述第二薄膜晶体管开关的结构均为顶栅结构的情况下，所述步骤D包括：d8、在所述第一绝缘层上设置所述第二数据线、所述第一源极、所述第一漏极、所述第二源极和所述第二漏极，其中，所述第一源极通过所述第一通孔与所述第一数据线连接，所述第二源极与所述第二数据线连接；d9、形成所述第一半导体构件和所述第二半导体构件，其中，所述第一半导体构件与所述第一源极和所述第一漏极接触，所述第二半导体构件与所述第二源极和所述第二漏极接触；d10、在所述第一半导体构件和所述第二半导体构件上设置第二绝缘层；d11、在所述第二绝缘层上与所述第一半导体构件和所述第二半导体构件对应的位置处分别设置所述第一栅极、所述第二栅极和所述扫描线，所述扫描线与所述第一栅极和所述第二栅极连接；d12、形成第二钝化层；d13、在所述第二钝化层和所述第二绝缘层上设置第三通孔和第四通孔；d14、在所述第二钝化层上设置所述第一像素电极和所述第二像素电极，其中，所述第一像素电极通过所述第三通孔与所述第一漏极连接，所述第二像素电极通过所述第四通孔与所述第二漏极连接。
 有益效果
相对现有技术，在本发明中，由于与相邻两像素单元连接的两数据线在垂直于所述基板所在的平面的方向上部分重叠或全部重叠，本发明的技术方案可以节省一半数量的数据线所占据的空间，有利于提高薄膜晶体管阵列基板中的像素单元的开口率，进而提高显示效果。
 附图说明
为让本发明的上述内容能更明显易懂，下文特举优选实施例，并配合所附图式，作详细说明如下。
图1和图2为本发明的薄膜晶体管阵列基板中的像素单元的两种排列方式的示意图；
图3和图4为图1或图2的 A-A’截面中数据线与薄膜晶体管开关的两种连接关系的示意图；
图5为本发明的薄膜晶体管阵列基板的制造方法的流程图；
图6为图5中在第一薄膜晶体管开关的结构和第二薄膜晶体管开关的结构均为底栅结构的情况下，在第一绝缘层上设置扫描线、第二绝缘层、第二数据线、第一像素单元和第二像素单元的步骤的流程图；
图7为图5中在第一薄膜晶体管开关的结构和第二薄膜晶体管开关的结构均为顶栅结构的情况下，在第一绝缘层上设置扫描线、第二绝缘层、第二数据线、第一像素单元和第二像素单元的步骤的流程图。
 本发明的最佳实施方式
本说明书所使用的词语“实施例”意指实例、示例或例证。此外，本说明书和所附权利要求中所使用的冠词“一”一般地可以被解释为“一个或多个”，除非另外指定或从上下文可以清楚确定单数形式。
本发明的薄膜晶体管阵列基板可以应用于TFT-LCD（Thin Film Transistor Liquid Crystal Display，薄膜晶体管液晶显示面板）或OLED（Organic Light Emitting Diode，有机发光二极管显示面板）中。
参考图1、图2、图3和图4，图1和图2为本发明的薄膜晶体管阵列基板中的像素单元的两种排列方式的示意图，图3和图4为图1或图2的 A-A’截面中数据线与薄膜晶体管开关的两种连接关系的示意图。
本发明的薄膜晶体管阵列基板包括基板301、第一数据线102、第一绝缘层302、扫描线101、第二绝缘层306、第二数据线103、像素单元组合。
所述第一数据线102设置在所述基板301上。所述基板301为柔性基板（例如，塑料基板）或刚性基板（例如，玻璃基板）。
所述第一绝缘层302设置在所述第一数据线102和所述基板301上。所述第一绝缘层302覆盖所述第一数据线102。
所述像素单元组合包括第一像素单元104和第二像素单元105，所述第一像素单元104与所述第二像素单元105在与所述扫描线101平行的方向上相邻。所述第一像素单元104和所述第二像素单元105均设置在所述第一绝缘层302上。
其中，所述第一绝缘层302上设置有第一通孔，所述第一数据线102通过所述第一通孔与所述第一像素单元104连接，所述第一像素单元104还与所述扫描线101连接，所述第二像素单元105与所述扫描线101和所述第二数据线103连接。
所述第一数据线102与所述第二数据线103平行，在垂直于所述基板301所在的平面的方向上，所述第一数据线102和所述第二数据线103部分重叠或全部重叠。具体地，在垂直于所述基板301所在的平面，并且自所述基板301指向所述像素单元组合的方向上，所述第二数据线103部分或全部位于所述第一数据线102的上方。在垂直于所述基板301所在的平面的方向上，所述第一数据线102和所述第二数据线103之间至少间隔所述第一绝缘层302。
在本发明的薄膜晶体管阵列基板中，所述第一数据线102在所述基板301上的第一投影和所述第二数据线103在所述基板301上的第二投影均位于所述第一像素单元104在所述基板301上的第三投影和所述第二像素单元105在所述基板301上的第四投影之间。即，所述第一数据线102和所述第二数据线103所在的区域位于所述第一像素单元104所在的区域和所述第二像素单元105所在的区域之间。
如图1所示，在由至少两所述第一像素单元104组成的第一像素单元列中，任意两所述第一像素单元104所对应的颜色相同，在由至少两所述第二像素单元105组成的第二像素单元列中，任意两所述第二像素单元105所对应的颜色相同。或者，如图2所示，在由至少两所述第一像素单元104组成的所述第一像素单元列中，任意两相邻的所述第一像素单元104所对应的颜色分别为第一颜色和第二颜色，所述第一颜色为红色、绿色、蓝色、白色中的一者，所述第二颜色为红色、绿色、蓝色、白色中的另一者，在由至少两所述第二像素单元105组成的所述第二像素单元列中，任意两相邻的所述第二像素单元105所对应的颜色分别为第三颜色和第四颜色，所述第三颜色为红色、绿色、蓝色、白色中的一者，所述第四颜色为红色、绿色、蓝色、白色中的另一者。
在与所述第一数据线平行的方向上，如图1所示，相同颜色的所述第一像素单元104或所述第二像素单元105位于所述第一数据线或所述第二数据线的同一侧；或者，在与所述第一数据线平行的方向上，如图2所示，相同颜色的所述第一像素单元104交错地设置于所述第一数据线或所述第二数据线的两侧，相同颜色的所述第二像素单元105交错地设置于所述第一数据线或所述第二数据线的两侧。
在本发明的薄膜晶体管阵列基板中，所述第一像素单元104包括第一薄膜晶体管开关和第一像素电极314，所述第二像素单元105包括第二薄膜晶体管开关和第二像素电极315，所述第一薄膜晶体管开关与所述第一像素电极314、所述扫描线101和所述第一数据线102连接，所述第二薄膜晶体管开关与所述第二像素电极315、所述扫描线101和所述第二数据线103连接。
所述第一薄膜晶体管开关包括第一栅极303、第一半导体构件307、第一源极309和第一漏极310，所述第二薄膜晶体管开关包括第二栅极304、第二半导体构件308、第二源极311和第二漏极312。
所述第一薄膜晶体管开关的结构和所述第二薄膜晶体管开关的结构均为底栅（倒栅）结构或顶栅结构。
所述第二绝缘层306设置于所述第一栅极303与所述第一源极309、第一漏极310之间，以及设置与所述第二栅极304与所述第二源极311、所述第二漏极312之间。
在所述第一薄膜晶体管开关的结构和所述第二薄膜晶体管开关的结构均为底栅结构的情况下，沿垂直于所述基板301所在的平面并且自所述基板301指向所述像素单元组合的方向，所述第一栅极303位于所述第一半导体构件307、所述第一源极309、所述第一漏极310的下方，所述第二栅极304位于所述第二半导体构件308、所述第二源极311、所述第二漏极312的下方。
在所述第一薄膜晶体管开关的结构和所述第二薄膜晶体管开关的结构均为顶栅结构的情况下，沿垂直于所述基板301所在的平面并且自所述基板301指向所述像素单元组合的方向，所述第一源极309和所述第一漏极310均位于所述第一半导体构件307的下方，所述第一栅极303位于所述第一半导体构件307的上方，所述第二源极311和所述第二漏极312均位于所述第二半导体构件308的下方，所述第二栅极304位于所述第二半导体构件308的上方。
所述第一数据线102是通过在所述基板301上设置第一金属层，并对所述第一金属层实施第一光罩制程和第一蚀刻制程来形成的。
所述第一源极309、所述第一漏极310、所述第二源极311、所述第二漏极312、所述第二数据线103均处于同一层别。
所述第一像素电极314通过第三通孔与所述第一漏极310连接，所述第二像素电极315通过第四通孔与所述第二漏极312连接。其中，所述第三通孔和所述第四通孔均贯穿钝化层（第一钝化层313、第二钝化层403）。所述钝化层设置在所述第一薄膜晶体管开关和所述第二薄膜晶体管开关上，所述第一像素电极314和所述第二像素电极315均设置在所述钝化层上。
在本发明的薄膜晶体管阵列基板中，在所述第一薄膜晶体管开关的结构和所述第二薄膜晶体管开关的结构均为底栅结构的情况下，如图3所示，所述薄膜晶体管阵列基板还包括传导构件305。
所述传导构件305、所述第一栅极303和所述第二栅极304均设置在所述第一绝缘层302上，所述第一源极309和所述第一漏极310均与所述第一半导体构件307接触，所述第二源极311和所述第二漏极312均与所述第二半导体构件308接触，所述第一数据线102通过所述第一通孔与所述传导构件305连接，所述第二绝缘层306上设置有第二通孔，所述传导构件305通过所述第二通孔与所述第一源极309连接。即，所述第一数据线102和所述第一源极309通过所述传导构件305连接。
所述第二数据线103设置在所述第二绝缘层306上，所述第二数据线103与所述第二源极311连接。
所述第二绝缘层306设置在所述第一栅极303和所述第二栅极304上，所述第一半导体构件307和所述第二半导体构件308分别设置在所述第二绝缘层306上与所述第一栅极303和所述第二栅极304对应的位置处。
所述第一栅极303、所述第二栅极304、所述传导构件305均是通过在所述第一绝缘层302上设置第二金属层，并对所述第二金属层实施第二光罩制程和第二蚀刻制程来形成的。
所述第一半导体构件307和所述第二半导体构件308均是通过在所述第二绝缘层306上设置第一半导体材料层，并对所述第一半导体材料层实施第三光罩制程和第三蚀刻制程来形成的。
所述第一源极309、所述第一漏极310、所述第二源极311、所述第二漏极312、所述第二数据线103均是通过在所述第二绝缘层306上设置第三金属层，并对所述第三金属层实施第四光罩制程和第四蚀刻制程来形成的。
所述第一像素电极314、所述第二像素电极315均是通过在所述第一钝化层313上设置第四金属层，并对所述第四金属层实施第五光罩制程和第五蚀刻制程来形成的。
在本发明的薄膜晶体管阵列基板中，在所述第一薄膜晶体管开关的结构和所述第二薄膜晶体管开关的结构均为顶栅结构的情况下，如图4所示，所述第一源极309、所述第一漏极310、所述第二源极311和所述第二漏极312均设置在所述第一绝缘层302上，所述第一半导体构件307与所述第一源极309和所述第一漏极310相接触，所述第二半导体构件308与所述第二源极311和所述第二漏极312相接触，所述第一数据线还包括延伸部401，所述第一源极309穿过所述第一通孔与所述延伸部401连接。
所述第二数据线103设置在所述第一绝缘层302上，所述第二数据线103与所述第二源极311连接。
所述第二绝缘层306设置在所述第一半导体构件307和所述第二半导体构件308上，所述第一栅极303、所述第二栅极304分别设置在所述第二绝缘层306上与所述第一半导体构件307、所述第二半导体构件308对应的位置处。
所述第一源极309、所述第一漏极310、所述第二源极311、所述第二漏极312、所述第二数据线103均是通过在所述第一绝缘层302上设置第五金属层，并对所述第五金属层实施第六光罩制程和第六蚀刻制程来形成的。
所述第一半导体构件307和所述第二半导体构件308均是通过在所述第二绝缘层306上设置第二半导体材料层，并对所述第二半导体材料层实施第七光罩制程和第七蚀刻制程来形成的。
所述第一栅极303、所述第二栅极304均是通过在第三绝缘层402上设置第六金属层，并对所述第六金属层实施第八光罩制程和第八蚀刻制程来形成的。其中，所述第三绝缘层402设置在所述第二绝缘层306、所述第一半导体构件307和所述第二半导体构件308上。
所述第一像素电极314、所述第二像素电极315均是通过在所述第二钝化层403上设置第七金属层，并对所述第七金属层实施第九光罩制程和第九蚀刻制程来形成的。
参考图5，图5为本发明的薄膜晶体管阵列基板的制造方法的流程图。本发明的薄膜晶体管阵列基板的制造方法的实施对象为本发明的薄膜晶体管阵列基板。
本发明的薄膜晶体管阵列基板的制造方法包括以下步骤：
A（步骤501）、在基板301上设置第一数据线102。具体地，在所述基板301上设置第一金属层，并对所述第一金属层实施第一光罩制程和第一蚀刻制程，以形成所述第一数据线102。
B（步骤502）、在所述第一数据线102和所述基板301上设置第一绝缘层302。
C（步骤503）、在所述第一绝缘层302上设置第一通孔。
D（步骤504）、在所述第一绝缘层302上设置扫描线101、第二绝缘层306、第二数据线103、第一像素单元104和第二像素单元105，其中，所述第一像素单元104与所述第二像素单元105在与所述扫描线101平行的方向上相邻，所述第一数据线102通过所述第一通孔与所述第一像素单元104连接，所述第一像素单元104还与所述扫描线101连接，所述第二像素单元105与所述扫描线101和所述第二数据线103连接，所述第一数据线102与所述第二数据线103平行，在垂直于所述基板301所在的平面的方向上，所述第一数据线102和所述第二数据线103部分重叠或全部重叠。
在本发明的薄膜晶体管阵列基板的制造方法中，所述第一数据线102在所述基板301上的第一投影和所述第二数据线103在所述基板301上的第二投影均位于所述第一像素单元104在所述基板301上的第三投影和所述第二像素单元105在所述基板301上的第四投影之间。
在本发明的薄膜晶体管阵列基板的制造方法中，所述第一像素单元104包括一第一薄膜晶体管开关和一第一像素电极314，所述第二像素单元105包括一第二薄膜晶体管开关和一第二像素电极315，所述第一薄膜晶体管开关与所述第一像素电极314、所述扫描线101和所述第一数据线102连接，所述第二薄膜晶体管开关与所述第二像素电极315、所述扫描线101和所述第二数据线103连接。
所述第一薄膜晶体管开关包括第一栅极303、第一半导体构件307、第一源极309和第一漏极310，所述第二薄膜晶体管开关包括第二栅极304、第二半导体构件308、第二源极311和第二漏极312。
所述第一薄膜晶体管开关的结构和所述第二薄膜晶体管开关的结构均为底栅结构或顶栅结构。
参考图6，图6为图5中在第一薄膜晶体管开关的结构和第二薄膜晶体管开关的结构均为底栅结构的情况下，在第一绝缘层302上设置扫描线101、第二绝缘层306、第二数据线103、第一像素单元104和第二像素单元105的步骤的流程图。
在本发明的薄膜晶体管阵列基板的制造方法中，在所述第一薄膜晶体管开关的结构和所述第二薄膜晶体管开关的结构均为底栅结构的情况下，所述薄膜晶体管阵列基板还包括传导构件305，所述传导构件305设置在所述第一绝缘层302上，所述传导构件305通过所述第一通孔与所述第一数据线102连接。
所述步骤D包括：
d1（步骤601）、在所述第一绝缘层302上设置传导构件305、所述扫描线101、所述第一栅极303和所述第二栅极304，其中，所述扫描线101与所述第一栅极303和所述第二栅极304连接。具体地，在所述第一绝缘层302上设置第二金属层，并对所述第二金属层实施第二光罩制程和第二蚀刻制程，以形成所述第一栅极303、所述第二栅极304、所述传导构件305。
d2（步骤602）、在所述第一栅极303、所述第二栅极304上设置所述第二绝缘层306。
d3（步骤603）、在所述第二绝缘层306上与所述第一栅极303、所述第二栅极304对应的位置处分别设置第一半导体构件307和第二半导体构件308。具体地，在所述第二绝缘层306上设置第一半导体材料层，并对所述第一半导体材料层实施第三光罩制程和第三蚀刻制程，以形成所述第一半导体构件307和所述第二半导体构件308。
d4（步骤604）、在所述第二绝缘层306上设置第二通孔。
d5（步骤605）、在所述第二绝缘层306上设置所述第二数据线103、所述第一源极309、所述第一漏极310、所述第二源极311和所述第二漏极312，其中，所述第一源极309和所述第一漏极310均与所述第一半导体构件307接触，所述第二源极311和所述第二漏极312均与所述第二半导体构件308接触，所述第一源极309还通过所述第二通孔与所述传导构件305接触，所述第二源极311与所述第二数据线103连接。具体地，在所述第二绝缘层306上设置第三金属层，并对所述第三金属层实施第四光罩制程和第四蚀刻制程，以形成所述第一源极309、所述第一漏极310、所述第二源极311、所述第二漏极312、所述第二数据线103。
d6（步骤606）、形成第一钝化层313。
d7（步骤607）、在所述第一钝化层313上设置所述第一像素电极314和所述第二像素电极315，其中，所述第一像素电极314与所述第一漏极310连接，所述第二像素电极315与所述第二漏极312连接。具体地，在所述第一钝化层313上设置第四金属层，并对所述第四金属层实施第五光罩制程和第五蚀刻制程，以形成所述第一像素电极314、所述第二像素电极315。
在所述步骤d6之后，以及在所述步骤d7之前，所述步骤D还包括：
在所述第一钝化层313上设置所述第三通孔和所述第四通孔。
参考图7，图7为图5中在第一薄膜晶体管开关的结构和第二薄膜晶体管开关的结构均为顶栅结构的情况下，在第一绝缘层302上设置扫描线101、第二绝缘层306、第二数据线103、第一像素单元104和第二像素单元105的步骤的流程图。
在本发明的薄膜晶体管阵列基板的制造方法中，在所述第一薄膜晶体管开关的结构和所述第二薄膜晶体管开关的结构均为顶栅结构的情况下，所述步骤D包括：
d8（步骤701）、在所述第一绝缘层302上设置所述第二数据线103、所述第一源极309、所述第一漏极310、所述第二源极311和所述第二漏极312，其中，所述第一源极309通过所述第一通孔与所述第一数据线102连接，所述第二源极311与所述第二数据线103连接。具体地，通过在所述第一绝缘层302上设置第五金属层，并对所述第五金属层实施第六光罩制程和第六蚀刻制程，以形成所述第一源极309、所述第一漏极310、所述第二源极311、所述第二漏极312、所述第二数据线103。
d9（步骤702）、形成所述第一半导体构件307和所述第二半导体构件308，其中，所述第一半导体构件307与所述第一源极309和所述第一漏极310接触，所述第二半导体构件308与所述第二源极311和所述第二漏极312接触。具体地，在所述第二绝缘层306上设置第二半导体材料层，并对所述第二半导体材料层实施第七光罩制程和第七蚀刻制程，以形成所述第一半导体构件307和所述第二半导体构件308。
d10（步骤703）、在所述第一半导体构件307和所述第二半导体构件308上设置第二绝缘层306。
d11（步骤704）、在所述第二绝缘层306上与所述第一半导体构件307和所述第二半导体构件308对应的位置处分别设置所述第一栅极303、所述第二栅极304和所述扫描线101，所述扫描线101与所述第一栅极303和所述第二栅极304连接。具体地，在第三绝缘层402上设置第六金属层，并对所述第六金属层实施第八光罩制程和第八蚀刻制程，以形成所述第一栅极303、所述第二栅极304。
d12（步骤705）、形成第二钝化层403。
d13（步骤706）、在所述第二钝化层403和所述第二绝缘层306上设置所述第三通孔和所述第四通孔。所述第三通孔和所述第四通孔还贯穿所述第二绝缘层306。
d14（步骤707）、在所述第二钝化层403上设置所述第一像素电极314和所述第二像素电极315，其中，所述第一像素电极314通过所述第三通孔与所述第一漏极310连接，所述第二像素电极315通过所述第四通孔与所述第二漏极312连接。具体地，在所述第二钝化层403上设置第七金属层，并对所述第七金属层实施第九光罩制程和第九蚀刻制程，以形成所述第一像素电极314、所述第二像素电极315。
通过上述技术方案，由于与相邻两像素单元连接的两数据线在垂直于所述基板301所在的平面的方向上部分重叠或全部重叠，因此，在本发明的技术方案中，相邻两像素单元所对应的区域仅需要预留（布局）一数据线所对应的空间，而传统的技术方案中相邻两像素单元所对应的区域仅需要预留（布局）两数据线所对应的空间，因此，本发明的技术方案可以节省一半数量的数据线所占据的空间，有利于提高薄膜晶体管阵列基板中的像素单元的开口率，进而提高显示效果。
综上所述，虽然本发明已以优选实施例揭露如上，但上述优选实施例并非用以限制本发明，本领域的普通技术人员，在不脱离本发明的精神和范围内，均可作各种更动与润饰，因此本发明的保护范围以权利要求界定的范围为准。

Claims (20)

  1. 一种薄膜晶体管阵列基板，其中，所述薄膜晶体管阵列基板包括：
    一基板；
    至少一第一数据线，所述第一数据线设置在所述基板上；
    一第一绝缘层，所述第一绝缘层设置在所述第一数据线和所述基板上；
    至少一扫描线；
    一第二绝缘层；
    至少一第二数据线；
    至少一像素单元组合，所述像素单元组合包括一第一像素单元和一第二像素单元，所述第一像素单元与所述第二像素单元在与所述扫描线平行的方向上相邻；
    其中，所述第一绝缘层上设置有第一通孔，所述第一数据线通过所述第一通孔与所述第一像素单元连接，所述第一像素单元还与所述扫描线连接，所述第二像素单元与所述扫描线和所述第二数据线连接；
    所述第一数据线与所述第二数据线平行，在垂直于所述基板所在的平面的方向上，所述第一数据线和所述第二数据线部分重叠或全部重叠；
    所述第一数据线在所述基板上的第一投影和所述第二数据线在所述基板上的第二投影均位于所述第一像素单元在所述基板上的第三投影和所述第二像素单元在所述基板上的第四投影之间；
    在垂直于所述基板所在的平面的方向上，所述第一数据线和所述第二数据线之间至少间隔所述第一绝缘层。
  2. 根据权利要求1所述的薄膜晶体管阵列基板，其中，所述第一像素单元包括一第一薄膜晶体管开关和一第一像素电极，所述第二像素单元包括一第二薄膜晶体管开关和一第二像素电极，所述第一薄膜晶体管开关与所述第一像素电极、所述扫描线和所述第一数据线连接，所述第二薄膜晶体管开关与所述第二像素电极、所述扫描线和所述第二数据线连接；
    所述第一薄膜晶体管开关包括第一栅极、第一半导体构件、第一源极和第一漏极，所述第二薄膜晶体管开关包括第二栅极、第二半导体构件、第二源极和第二漏极；
    所述第一薄膜晶体管开关的结构和所述第二薄膜晶体管开关的结构均为底栅结构或顶栅结构。
  3. 根据权利要求2所述的薄膜晶体管阵列基板，其中，在所述第一薄膜晶体管开关的结构和所述第二薄膜晶体管开关的结构均为底栅结构的情况下，所述薄膜晶体管阵列基板还包括：
    一传导构件；
    其中，所述传导构件、所述第一栅极和所述第二栅极均设置在所述第一绝缘层上，所述第一源极和所述第一漏极均与所述第一半导体构件接触，所述第二源极和所述第二漏极均与所述第二半导体构件接触，所述第一数据线通过所述第一通孔与所述传导构件连接，所述第二绝缘层上设置有第二通孔，所述传导构件通过所述第二通孔与所述第一源极连接。
  4. 根据权利要求2所述的薄膜晶体管阵列基板，其中，在所述第一薄膜晶体管开关的结构和所述第二薄膜晶体管开关的结构均为顶栅结构的情况下，所述第一源极、所述第一漏极、所述第二源极和所述第二漏极均设置在所述第一绝缘层上，所述第一半导体构件与所述第一源极和所述第一漏极相接触，所述第二半导体构件与所述第二源极和所述第二漏极相接触，所述第一数据线的至少一部分穿过所述第一通孔与所述第一源极连接。
  5. 一种薄膜晶体管阵列基板，其中，所述薄膜晶体管阵列基板包括：
    一基板；
    至少一第一数据线，所述第一数据线设置在所述基板上；
    一第一绝缘层，所述第一绝缘层设置在所述第一数据线和所述基板上；
    至少一扫描线；
    一第二绝缘层；
    至少一第二数据线；
    至少一像素单元组合，所述像素单元组合包括一第一像素单元和一第二像素单元，所述第一像素单元与所述第二像素单元在与所述扫描线平行的方向上相邻；
    其中，所述第一绝缘层上设置有第一通孔，所述第一数据线通过所述第一通孔与所述第一像素单元连接，所述第一像素单元还与所述扫描线连接，所述第二像素单元与所述扫描线和所述第二数据线连接；
    所述第一数据线与所述第二数据线平行，在垂直于所述基板所在的平面的方向上，所述第一数据线和所述第二数据线部分重叠或全部重叠。
  6. 根据权利要求5所述的薄膜晶体管阵列基板，其中，所述第一数据线在所述基板上的第一投影和所述第二数据线在所述基板上的第二投影均位于所述第一像素单元在所述基板上的第三投影和所述第二像素单元在所述基板上的第四投影之间。
  7. 根据权利要求5或6所述的薄膜晶体管阵列基板，其中，所述第一像素单元包括一第一薄膜晶体管开关和一第一像素电极，所述第二像素单元包括一第二薄膜晶体管开关和一第二像素电极，所述第一薄膜晶体管开关与所述第一像素电极、所述扫描线和所述第一数据线连接，所述第二薄膜晶体管开关与所述第二像素电极、所述扫描线和所述第二数据线连接；
    所述第一薄膜晶体管开关包括第一栅极、第一半导体构件、第一源极和第一漏极，所述第二薄膜晶体管开关包括第二栅极、第二半导体构件、第二源极和第二漏极；
    所述第一薄膜晶体管开关的结构和所述第二薄膜晶体管开关的结构均为底栅结构或顶栅结构。
  8. 根据权利要求7所述的薄膜晶体管阵列基板，其中，在所述第一薄膜晶体管开关的结构和所述第二薄膜晶体管开关的结构均为底栅结构的情况下，所述薄膜晶体管阵列基板还包括：
    一传导构件；
    其中，所述传导构件、所述第一栅极和所述第二栅极均设置在所述第一绝缘层上，所述第一源极和所述第一漏极均与所述第一半导体构件接触，所述第二源极和所述第二漏极均与所述第二半导体构件接触，所述第一数据线通过所述第一通孔与所述传导构件连接，所述第二绝缘层上设置有第二通孔，所述传导构件通过所述第二通孔与所述第一源极连接。
  9. 根据权利要求7所述的薄膜晶体管阵列基板，其中，在所述第一薄膜晶体管开关的结构和所述第二薄膜晶体管开关的结构均为顶栅结构的情况下，所述第一源极、所述第一漏极、所述第二源极和所述第二漏极均设置在所述第一绝缘层上，所述第一半导体构件与所述第一源极和所述第一漏极相接触，所述第二半导体构件与所述第二源极和所述第二漏极相接触，所述第一数据线的至少一部分穿过所述第一通孔与所述第一源极连接。
  10. 根据权利要求9所述的薄膜晶体管阵列基板，其中，所述第一数据线还包括延伸部，所述第一源极穿过所述第一通孔与所述延伸部连接。
  11. 根据权利要求5所述的薄膜晶体管阵列基板，其中，在垂直于所述基板所在的平面，并且自所述基板指向所述像素单元组合的方向上，所述第二数据线部分或全部位于所述第一数据线的上方。
  12. 根据权利要求5所述的薄膜晶体管阵列基板，其中，在垂直于所述基板所在的平面的方向上，所述第一数据线和所述第二数据线之间至少间隔所述第一绝缘层。
  13. 根据权利要求5所述的薄膜晶体管阵列基板，其中，在由至少两所述第一像素单元组成的第一像素单元列中，任意两所述第一像素单元所对应的颜色相同；
    在由至少两所述第二像素单元组成的第二像素单元列中，任意两所述第二像素单元所对应的颜色相同。
  14. 根据权利要求5所述的薄膜晶体管阵列基板，其中，在由至少两所述第一像素单元组成的所述第一像素单元列中，任意两相邻的所述第一像素单元所对应的颜色分别为第一颜色和第二颜色，所述第一颜色为红色、绿色、蓝色、白色中的一者，所述第二颜色为红色、绿色、蓝色、白色中的另一者；
    在由至少两所述第二像素单元组成的所述第二像素单元列中，任意两相邻的所述第二像素单元所对应的颜色分别为第三颜色和第四颜色，所述第三颜色为红色、绿色、蓝色、白色中的一者，所述第四颜色为红色、绿色、蓝色、白色中的另一者。
  15. 一种如权利要求5所述的薄膜晶体管阵列基板的制造方法，其中，所述方法包括以下步骤：
    A、在基板上设置第一数据线；
    B、在所述第一数据线和所述基板上设置第一绝缘层；
    C、在所述第一绝缘层上设置第一通孔；
    D、在所述第一绝缘层上设置扫描线、第二绝缘层、第二数据线、第一像素单元和第二像素单元，其中，所述第一像素单元与所述第二像素单元在与所述扫描线平行的方向上相邻，所述第一数据线通过所述第一通孔与所述第一像素单元连接，所述第一像素单元还与所述扫描线连接，所述第二像素单元与所述扫描线和所述第二数据线连接，所述第一数据线与所述第二数据线平行，在垂直于所述基板所在的平面的方向上，所述第一数据线和所述第二数据线部分重叠或全部重叠。
  16. 根据权利要求15所述的薄膜晶体管阵列基板的制造方法，其中，所述第一数据线在所述基板上的第一投影和所述第二数据线在所述基板上的第二投影均位于所述第一像素单元在所述基板上的第三投影和所述第二像素单元在所述基板上的第四投影之间。
  17. 根据权利要求15或16所述的薄膜晶体管阵列基板的制造方法，其中，所述第一像素单元包括一第一薄膜晶体管开关和一第一像素电极，所述第二像素单元包括一第二薄膜晶体管开关和一第二像素电极，所述第一薄膜晶体管开关与所述第一像素电极、所述扫描线和所述第一数据线连接，所述第二薄膜晶体管开关与所述第二像素电极、所述扫描线和所述第二数据线连接；
    所述第一薄膜晶体管开关包括第一栅极、第一半导体构件、第一源极和第一漏极，所述第二薄膜晶体管开关包括第二栅极、第二半导体构件、第二源极和第二漏极；
    所述第一薄膜晶体管开关的结构和所述第二薄膜晶体管开关的结构均为底栅结构或顶栅结构。
  18. 根据权利要求17所述的薄膜晶体管阵列基板的制造方法，其中，在所述第一薄膜晶体管开关的结构和所述第二薄膜晶体管开关的结构均为底栅结构的情况下，所述薄膜晶体管阵列基板还包括：
    一传导构件，所述传导构件设置在所述第一绝缘层上，所述传导构件通过所述第一通孔与所述第一数据线连接；
    所述步骤D包括：
    d1、在所述第一绝缘层上设置传导构件、所述扫描线、所述第一栅极和所述第二栅极，其中，所述扫描线与所述第一栅极和所述第二栅极连接；
    d2、在所述第一栅极、所述第二栅极上设置所述第二绝缘层；
    d3、在所述第二绝缘层上与所述第一栅极、所述第二栅极对应的位置处分别设置第一半导体构件和第二半导体构件；
    d4、在所述第二绝缘层上设置第二通孔；
    d5、在所述第二绝缘层上设置所述第二数据线、所述第一源极、所述第一漏极、所述第二源极和所述第二漏极，其中，所述第一源极和所述第一漏极均与所述第一半导体构件接触，所述第二源极和所述第二漏极均与所述第二半导体构件接触，所述第一源极还通过所述第二通孔与所述传导构件接触，所述第二源极与所述第二数据线连接；
    d6、形成第一钝化层；
    d7、在所述第一钝化层上设置所述第一像素电极和所述第二像素电极，其中，所述第一像素电极与所述第一漏极连接，所述第二像素电极与所述第二漏极连接。
  19. 根据权利要求18所述的薄膜晶体管阵列基板的制造方法，其中，在所述步骤d6之后，以及在所述步骤d7之前，所述步骤D还包括：
    在所述第一钝化层上设置所述第三通孔和所述第四通孔。
  20. 根据权利要求17所述的薄膜晶体管阵列基板的制造方法，其中，在所述第一薄膜晶体管开关的结构和所述第二薄膜晶体管开关的结构均为顶栅结构的情况下，所述步骤D包括：
    d8、在所述第一绝缘层上设置所述第二数据线、所述第一源极、所述第一漏极、所述第二源极和所述第二漏极，其中，所述第一源极通过所述第一通孔与所述第一数据线连接，所述第二源极与所述第二数据线连接；
    d9、形成所述第一半导体构件和所述第二半导体构件，其中，所述第一半导体构件与所述第一源极和所述第一漏极接触，所述第二半导体构件与所述第二源极和所述第二漏极接触；
    d10、在所述第一半导体构件和所述第二半导体构件上设置第二绝缘层；
    d11、在所述第二绝缘层上与所述第一半导体构件和所述第二半导体构件对应的位置处分别设置所述第一栅极、所述第二栅极和所述扫描线，所述扫描线与所述第一栅极和所述第二栅极连接；
    d12、形成第二钝化层；
    d13、在所述第二钝化层和所述第二绝缘层上设置第三通孔和第四通孔；
    d14、在所述第二钝化层上设置所述第一像素电极和所述第二像素电极，其中，所述第一像素电极通过所述第三通孔与所述第一漏极连接，所述第二像素电极通过所述第四通孔与所述第二漏极连接。
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