WO2018123188A1 - 温度特性調整回路 - Google Patents

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WO2018123188A1
WO2018123188A1 PCT/JP2017/036031 JP2017036031W WO2018123188A1 WO 2018123188 A1 WO2018123188 A1 WO 2018123188A1 JP 2017036031 W JP2017036031 W JP 2017036031W WO 2018123188 A1 WO2018123188 A1 WO 2018123188A1
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current
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敏郎 坂本
悠晃 対馬
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旭化成エレクトロニクス株式会社
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Definitions

  • the present invention relates to a temperature characteristic adjusting circuit that includes a nonvolatile memory element and adjusts temperature characteristics.
  • Patent Document 1 discloses a voltage generation circuit shown in FIG. This voltage generation circuit includes current sources 501 and 502 that generate a constant current independent of temperature, current sources 503 and 504 that generate a current proportional to temperature, MOS transistors PA1, PA2, NA1, NA2, and a resistor Rout.
  • the temperature characteristics of the output voltage Vout can be adjusted in various ways, both positive and negative. .
  • the circuit capable of adjusting the temperature characteristics as the first circuit and using it in combination with another second circuit having the temperature characteristics the temperature of the second circuit can be compensated.
  • FIG. 29 and FIG. 30 show current source circuits actually used in the circuit of FIG.
  • FIG. 29 shows a constant current generating circuit that does not depend on the temperature used for the current sources 501 and 502.
  • the reference potential Vref of the operational amplifier OP2 is generated by the band gap reference circuit shown in FIG.
  • FIG. 30 shows a current generation circuit proportional to the temperature used for the current sources 503 and 504.
  • the voltage generation circuit configured by the circuits shown in FIGS. 29, 30, and 31 has a large circuit scale and uses an operational amplifier, so that it is necessary to consider the manufacturing variation of the mismatch coefficient. .
  • the voltage generation circuit disclosed in Patent Document 1 has disadvantages such as an increase in chip area and an increase in current consumption.
  • the present invention provides a temperature characteristic adjustment circuit that can be adjusted to various temperature characteristics, both positive and negative, with extremely small characteristic variations, and that can suppress chip area expansion and current consumption with a simple circuit configuration.
  • the purpose is to do.
  • a temperature characteristic adjusting circuit includes a control gate region and a source region, and is driven by applying a bias between the control gate region and the source region.
  • a temperature source of a current source having a nonvolatile memory element and an output signal derived from the temperature dependence of a current amount of current output from the current source is adjusted by the nonvolatile memory element, and the nonvolatile memory element is provided. And an output circuit that does not.
  • FIG. 3 is a cross-sectional view showing a schematic configuration of a nonvolatile memory element M provided in the temperature characteristic adjusting circuit according to the first embodiment of the present invention.
  • FIG. It is a figure for demonstrating the mode of the charge injection of the non-volatile memory element M with which the temperature characteristic adjustment circuit by 1st Embodiment of this invention is equipped, and charge discharge
  • FIG. 3 is a diagram for explaining a nonvolatile memory element M provided in the temperature characteristic adjusting circuit according to the first embodiment of the present invention, and is a conceptual diagram showing characteristics of a drain-source current Ids with respect to a drain-source voltage Vds of a field effect transistor. It is.
  • FIG. 3 is a diagram for explaining a nonvolatile memory element M provided in the temperature characteristic adjusting circuit according to the first embodiment of the present invention, and is a conceptual diagram showing characteristics of a drain-source current Ids with respect to a gate-source voltage Vgs of a field effect transistor. It is. It is a figure explaining the non-volatile memory element M with which the temperature characteristic adjustment circuit by 1st Embodiment of this invention is provided, Comprising: It is a conceptual diagram which shows the temperature dependence of the drain-source electric current Ids of a field effect transistor.
  • FIG. 3 is a diagram for explaining a nonvolatile memory element M provided in the temperature characteristic adjusting circuit according to the first embodiment of the present invention, wherein a drain with respect to a control gate voltage Vcg applied to a control gate region CG of the nonvolatile memory element M and temperature; It is a figure which shows the current characteristic of a current characteristic.
  • the drain current characteristic of the non-volatile memory element M of each temperature is calculated from the amount of drain currents at 25 degreeC. It is a figure which shows the variation
  • FIG. 2 is a circuit configuration diagram for explaining the temperature characteristic adjusting circuit 1 according to the first embodiment of the present invention, which includes the output circuit 6 configured by a current-voltage conversion circuit.
  • FIG. 1 is a circuit configuration diagram for explaining a temperature characteristic adjusting circuit 1 having an output circuit 6 configured by a current mirror circuit, which is a temperature characteristic adjusting circuit 1 according to a first embodiment of the present invention.
  • FIG. It is a figure for demonstrating the temperature characteristic adjustment circuit 1 by 1st Embodiment of this invention, Comprising: It is a figure which shows only the characteristic CT + shown in FIG.
  • FIG. 3 is a circuit configuration diagram (part 1) for explaining the temperature characteristic adjusting circuit 3 according to the first embodiment of the present invention
  • FIG. 6 is a circuit configuration diagram (part 2) for explaining the temperature characteristic adjusting circuit 3 according to the first embodiment of the present invention;
  • FIG. 6 is a circuit configuration diagram (part 3) for explaining the temperature characteristic adjusting circuit 3 according to the first embodiment of the present invention
  • FIG. 13 is a diagram for explaining the temperature characteristic adjustment circuit 1 according to the first embodiment of the present invention, and is a diagram showing only the characteristic CT ⁇ shown in FIG.
  • FIG. 6 is a circuit configuration diagram (part 4) for explaining the temperature characteristic adjusting circuit 3 according to the first embodiment of the present invention
  • FIG. 6 is a cross-sectional view illustrating a schematic configuration of a nonvolatile memory element Mr having no charge injection port, for illustrating a nonvolatile memory element M according to a second embodiment of the present invention.
  • FIG. 6 is a circuit configuration diagram of a nonvolatile memory element M according to a second embodiment of the present invention.
  • FIG. 6 is a circuit configuration diagram (No. 1) for explaining a temperature characteristic adjusting circuit 5 according to a second embodiment of the present invention.
  • FIG. 6 is a circuit configuration diagram (part 2) for explaining a temperature characteristic adjusting circuit 5 according to a second embodiment of the present invention. It is a circuit block diagram (the 3) for demonstrating the temperature characteristic adjustment circuit 5 by 2nd Embodiment of this invention.
  • FIG. 6 is a circuit configuration diagram (part 4) for explaining a temperature characteristic adjusting circuit 5 according to a second embodiment of the present invention; It is a circuit diagram which shows the conventional voltage generation circuit. It is a circuit diagram which shows the conventional constant current generation circuit. It is a circuit diagram which shows the conventional electric current generation circuit. It is a circuit diagram which shows the conventional band gap reference circuit.
  • the nonvolatile memory element used as the temperature characteristic adjusting circuit will be described by taking an N-type field effect transistor having a floating gate region and a control gate region as shown in FIG. 1 as an example.
  • the element is not limited to this structure as long as it is a transistor having a charge storage region, and is not limited to the N-type.
  • the nonvolatile memory element M included in the current source includes a P well region 10 formed on a semiconductor substrate, a floating gate region FG formed on the P well region 10, And a control gate region CG formed on the floating gate region FG.
  • the nonvolatile memory element M includes a drain region D formed on one of the lower sides of the floating gate region FG and a source region S formed on the other of the lower sides of the floating gate region FG. .
  • the drain region D and the source region S are formed in the P well region 10.
  • the nonvolatile memory element M is separated from other elements formed on the same semiconductor substrate by element isolation regions 41 and 42.
  • the floating gate region FG includes a charge holding region 21 and an insulator 20. That is, the nonvolatile memory element M includes a charge holding region 21 and an insulator 20 that is disposed so as to surround the charge holding region 21.
  • the insulator 20 is formed above the charge retention region 21, a gate insulating film 22 formed below the charge retention region 21, a sidewall oxide film 23 formed by oxidizing the sidewall of the charge retention region 21, and the charge retention region 21.
  • the upper insulating film 24 is included.
  • a sidewall 25 is formed around the gate insulating film 22 and the sidewall oxide film 23.
  • a tunnel insulating film 221 is formed on the gate insulating film 22.
  • the tunnel insulating film 221 is a portion where the film thickness is relatively thin in the gate insulating film 22.
  • the region where the tunnel insulating film 221 is formed becomes a charge injection port 211 for injecting charges into the charge holding region 21 and discharging charges from the charge holding region 21. That is, the charge holding region 21 has a charge injection port 211 for injecting charge and discharging charge.
  • the control gate region CG has a polysilicon film 31 formed on the upper insulating film 24.
  • a sidewall 32 formed on the upper insulating film 24 is formed around the polysilicon film 31.
  • the drain region D includes an N-type region 11 and an N-type N + region 12 having an impurity concentration higher than that of the N-type region 11.
  • the N + region 12 is provided to make ohmic contact between the drain region D and a contact plug 52 described later.
  • the source region S has an N-type region 13 and an N-type N + region 14 having a higher impurity concentration than the N-type region 13.
  • the N + region 14 is provided to make ohmic contact between the source region S and a contact plug 53 described later.
  • the drain region D and the source region S are defined by the direction of current flow. For this reason, when the current flow direction is reversed with respect to the current assumed in the nonvolatile memory element M shown in FIG. 1, the drain region D shown in FIG. It becomes the drain region D.
  • the nonvolatile memory element M includes a protective film 61 formed on the control gate region CG, the floating gate region FG, the drain region D, and the source region S.
  • the protective film 61 has an opening that exposes a part of the polysilicon film 31 in the control gate region CG to the bottom surface.
  • a contact plug 51 is embedded in the opening. As a result, the contact plug 51 and the polysilicon film 31 in the control gate region CG are electrically connected.
  • the protective film 61 has an opening that exposes a part of the N + region 12 of the drain region D to the bottom surface.
  • a contact plug 52 is embedded in the opening. Thereby, the contact plug 52 and the N + region 12 are electrically connected.
  • the protective film 61 is formed with an opening that exposes a part of the N + region 14 of the source region S to the bottom surface.
  • a contact plug 53 is embedded in the opening. Thereby, the contact plug 53 and the N + region 14 are electrically connected.
  • the contact plugs 51, 52, 53 are connected to wirings formed on the protective film 61.
  • the control gate region CG, the drain region D, and the source region S are connected to a wiring by contact plugs 51, 52, and 53, and a voltage of a predetermined level is applied from the wiring.
  • the threshold voltage Vth of the nonvolatile memory element M is controlled by the amount of charge injected into the floating gate region FG.
  • FIG. 2A electrons as charges are injected into the floating gate region FG of the nonvolatile memory element M through the charge injection port 211. In FIG. 2A, hatching is not shown for the cross-section of each component of the nonvolatile memory element M for easy understanding.
  • FIG. 2B when electrons are injected into the floating gate region FG, for example, the P well region 10 (that is, the back gate B) and the drain region D are fixed at 0V, and the control gate region CG has 10V. The above pulse voltage Vpp is applied.
  • the nonvolatile memory element M can control the voltages applied to the control gate region CG, the P well region 10 and the drain region D, and can input and output charges through the charge injection port 211. Since the nonvolatile memory element M does not use the source region S for taking in and out charges, the source region S may be fixed to a predetermined voltage (for example, 0 V) or may be in a floating state.
  • a predetermined voltage for example, 0 V
  • the horizontal axis of the graph shown in FIG. 3 represents the drain-source voltage Vds of the field effect transistor, and the vertical axis represents the drain-source current Ids of the field effect transistor.
  • the horizontal axis represents the gate-source voltage Vgs of the field effect transistor, and the vertical axis represents the drain-source current Ids or the drain-source current Ids of the field effect transistor. Represents.
  • the nonvolatile memory element M is a field effect transistor, in a region called a saturation region where the drain voltage is large, the drain-source current Ids flowing in the nonvolatile memory element M is drained as shown in the conceptual diagram of FIG. “Constant current characteristics” independent of voltage (that is, drain-source voltage Vds) is shown.
  • the drain-source current Ids flowing through the nonvolatile memory element M has a gate voltage (that is, a gate-source voltage Vgs) larger than the threshold voltage Vth even in the saturation region.
  • the amount of drain-source current Ids flowing through the nonvolatile memory element M increases in proportion to the voltage value of the gate voltage (in FIG.
  • ⁇ Ids is shown to be proportional to Vgs). That is, the amount of drain-source current Ids flowing through the nonvolatile memory element M depends only on the gate voltage in the saturation region, and varies depending on the magnitude of the gate-source voltage Vgs with respect to the threshold voltage Vth (that is, Vgs ⁇ Vth).
  • the drain-source current Ids in the saturation region can be expressed by the following formula (1).
  • W represents a gate width
  • L represents a gate length
  • ⁇ represents carrier mobility
  • Cox represents a gate insulating film capacitance
  • the threshold voltage Vth and the carrier mobility ⁇ of the field effect transistor represented by the equation (1) can be represented by the following equations (2) and (3) as a function of the temperature T.
  • Tr room temperature
  • ⁇ is generally a dimensionless constant of 1.2 to 2.0
  • ⁇ is generally 0.5 to 3 [mV / K]. Is a constant.
  • the drain current of the field-effect transistor exhibits temperature dependence as shown in the conceptual diagram of FIG.
  • the threshold voltage and the carrier mobility of the field effect transistor both change in the same direction with respect to the temperature, so that the drain voltage of the field effect transistor does not depend on the temperature.
  • the value V ⁇ exists. That is, no temperature characteristic is generated in the drain current value I ⁇ of the drain-source current Ids generated by the gate voltage value V ⁇ of the gate-source voltage Vgs that does not show temperature dependency.
  • the gate-source voltage Vgs and the drain-source current Ids at which the field effect transistor operates without exhibiting temperature dependence are defined as an operating point ⁇ .
  • the current amount of the drain-source current Ids that flows when the field effect transistor is driven with the gate-source voltage Vgs that is lower than the drain current value I ⁇ of the drain-source current Ids has a positive temperature characteristic.
  • the amount of drain-source current Ids that flows when the field-effect transistor is driven with a gate-source voltage Vgs that is higher than the drain current value I ⁇ of the drain-source current Ids is a negative temperature characteristic.
  • the magnitude of the absolute value of the temperature characteristic increases as the field effect transistor is driven with a current amount that the drive current is separated from the drain-source current Ids (that is, the gate-source voltage Vgs is separated from V ⁇ ).
  • the gate-source voltage Vgs described above means the control gate voltage Vcg.
  • the temperature characteristic adjusting circuit since the temperature characteristic adjusting circuit according to the present embodiment includes the nonvolatile memory element M, the operating point ⁇ is controlled to an arbitrary control gate voltage Vcg by injecting charges into the floating gate region FG in advance. It is possible. Therefore, the temperature characteristic adjusting circuit can have either a positive or negative temperature characteristic at a voltage adapted to the application of the circuit for adjusting the temperature characteristic by the temperature characteristic adjusting circuit.
  • FIG. 6 shows drain current characteristics with respect to the control gate voltage Vcg and temperature applied to the control gate region CG of the nonvolatile memory element M shown in FIG.
  • the horizontal axis represents the control gate voltage Vcg
  • the vertical axis represents the drain-source current Ids.
  • Characteristic C-40 shows drain current characteristics at ⁇ 40 ° C.
  • characteristic C 0 shows drain current characteristics at 0 ° C.
  • characteristic C 25 shows drain current characteristics at 25 ° C.
  • characteristic C 85 shows drain current characteristics at 85 ° C.
  • a current characteristic is shown
  • a characteristic C125 shows a drain current characteristic at 125 ° C.
  • the drain current characteristic shown in FIG. 6 is a characteristic in a saturation region where the control gate voltage Vcg is sufficiently large.
  • FIG. 7 shows the drain current characteristic at each temperature shown in FIG. 6 as a change amount from the drain current amount at 25 ° C.
  • the horizontal axis represents the control gate voltage Vcg, and the vertical axis represents the change amount ⁇ Ids of the drain current.
  • Characteristic C-40 shows the characteristics of the change in drain current at ⁇ 40 ° C.
  • characteristic C 0 shows the characteristics of the change in drain current at 0 ° C.
  • characteristic C 25 shows the change in the drain current at 25 ° C.
  • the characteristic C85 shows the characteristic of the change amount of the drain current at 85 ° C.
  • the characteristic C125 shows the characteristic of the change amount of the drain current at 125 ° C.
  • FIG. 8 shows the drain current characteristic at each temperature shown in FIG. 6 as a rate of change from the drain current amount at 25 ° C.
  • the horizontal axis represents the control gate voltage Vcg, and the vertical axis represents the drain current change rate ⁇ Ids / Ids @ 25 ° C. in percent. Note that “Ids @ 25 ° C.” represents the drain current amount of the drain-source current Ids at 25 ° C.
  • Characteristic C-40 shows the characteristics of the drain current change rate at ⁇ 40 ° C.
  • characteristic C0 shows the characteristics of the drain current change rate at 0 ° C.
  • characteristic C25 shows the drain current change rate characteristics at 25 ° C.
  • the characteristic C85 indicates the characteristic of the drain current change rate at 85 ° C.
  • the characteristic C125 indicates the characteristic of the drain current change rate at 125 ° C.
  • FIG. 9 shows the drain current change rate (vertical value in FIG. 8) at the representative values ( ⁇ 0.5 V, ⁇ 0.2 V, 0 V, 0.5 V, and 2 V) of the control gate voltage Vcg shown in FIG. It is the graph shown with respect to it.
  • the horizontal axis represents temperature, and the vertical axis represents the drain current change rate ⁇ Ids / Ids @ 25 ° C. in percent.
  • the straight line connecting ⁇ indicates the characteristics of the drain current change rate at the control gate voltage Vcg of ⁇ 0.5 V, and the straight line connecting ⁇ is the drain current change rate at the control gate voltage Vcg of ⁇ 0.2 V.
  • the straight line connecting ⁇ marks shows the characteristics of the drain current change rate at the control gate voltage Vcg of 0V
  • the straight line connecting the marks ⁇ shows the characteristics of the drain current change rate at the control gate voltage Vcg of 0.5V.
  • * Connecting straight lines indicate the characteristics of the drain current change rate at the control gate voltage Vcg of 2.0V.
  • the formula shown on the right side in FIG. 9 is an approximate straight line formula for each characteristic, where “x” represents the temperature on the horizontal axis and “y” represents the drain current change rate on the vertical axis. Yes.
  • the drain current change rate ⁇ Ids / Ids @ 25 ° C. can be regarded as changing linearly with respect to the temperature.
  • the slope when the change in the drain current change rate ⁇ Ids / Ids @ 25 ° C. with respect to the temperature is expressed by a linear function is referred to as a temperature coefficient (unit:% / ° C.).
  • the temperature coefficient at a control gate voltage Vcg of ⁇ 0.5V is 0.73 (% / ° C.), and the temperature coefficient at a control gate voltage Vcg of ⁇ 0.2V.
  • the temperature coefficient at a control gate voltage Vcg of 0 V is 0.00 (% / ° C.)
  • the temperature coefficient at a control gate voltage Vcg of 0.5 V is 0.20.
  • the temperature coefficient at the control gate voltage Vcg of 2.0 V is 0.37 (% / ° C.).
  • FIG. 10 is a graph showing the temperature coefficient of the drain current at each control gate voltage Vcg.
  • the horizontal axis represents the control gate voltage Vcg, and the vertical axis represents the temperature coefficient.
  • the gate voltage value V ⁇ at the operating point ⁇ of the nonvolatile memory element M is 0V.
  • the drain current value I ⁇ of the drain-source current Ids of the nonvolatile memory element M at the operating point ⁇ when the gate voltage value V ⁇ of the control gate voltage Vcg is 0 V is about 33 nA (see FIG. 6), which is less than 100 nA.
  • FIG. 11 is a graph showing the temperature coefficient of the drain-source current Ids at 25 ° C. with respect to the drain current amount.
  • the horizontal axis represents “Ids @ 25 ° C.”, and the vertical axis represents the temperature coefficient. That is, the horizontal axis in FIG. 11 is obtained by converting the horizontal axis (control gate voltage Vcg) in FIG. 10 into the notation of the drain-source current Ids.
  • the temperature coefficient takes a positive value
  • the drain current amount at the operating point ⁇ If it is larger, the temperature coefficient takes a negative value.
  • the temperature coefficient monotonously decreases as the drain current amount of the drain-source current Ids at 25 ° C. increases.
  • FIG. 12 is a graph showing the temperature coefficient of the drain-source current Ids at each control gate voltage Vcg and changing the temperature characteristics.
  • the horizontal axis represents the control gate voltage Vcg, and the vertical axis represents the temperature coefficient.
  • the characteristic CT indicates the characteristic before the temperature characteristic change (characteristic shown in FIG. 10), the characteristic CT + indicates that the temperature characteristic is slightly shifted in the positive direction, and the characteristic CT ⁇ indicates that the temperature characteristic is slightly shifted in the negative direction. Shows the case.
  • the threshold voltage of the nonvolatile memory element M increases as indicated by the characteristic CT + in FIG. A charge is injected into the floating gate region.
  • the threshold value of the nonvolatile memory element M as shown by the characteristic CT- in FIG. Charge is injected into the floating gate region in the direction of decreasing voltage.
  • a temperature coefficient (data corresponding to FIG. 11) for each current value of the nonvolatile memory element M is obtained as a design parameter at an arbitrary size (for example, per unit area) and an arbitrary temperature (for example, 25 ° C.) in advance. Keep it. Then, the current value per unit area that can achieve the desired temperature coefficient is estimated, and based on this information, the size (gate length, gate width) of the nonvolatile memory element M that can realize the amount of current desired to flow in the actual circuit To decide. By doing so, the size of the nonvolatile memory element M that can simultaneously realize the desired temperature characteristic and current amount is determined.
  • the temperature characteristic adjustment circuit 1 in the present embodiment has a control gate region CG and a source region S, and is driven by applying a bias between the control gate region CG and the source region S.
  • the temperature dependency of the output signal derived from the temperature dependency of the current source having the volatile memory element M and the amount of current output from the current source is adjusted by the nonvolatile memory element M, and the nonvolatile memory element is provided.
  • the temperature characteristic adjusting circuit 1 includes at least one nonvolatile memory element M, and the nonvolatile memory element M is supplied with, for example, a high voltage supply terminal Vdd to which a high voltage is supplied and a low voltage. And the low voltage supply terminal Vss.
  • Vdd is also used as a symbol of a high voltage output from the high voltage supply terminal Vdd
  • Vss is also used as a symbol of a low voltage output from the low voltage supply terminal Vss.
  • the drain region D of the nonvolatile memory element M is connected to the high voltage supply terminal Vdd
  • the source region S is connected to the output circuit 6 which is a current supply destination.
  • the output circuit 6 is connected to an output terminal 8 from which output voltage and output current are output.
  • the source region S and the control gate region CG of the nonvolatile memory element M are connected to each other. Note that the configuration shown in FIG. 13 is an example, and the current source using the nonvolatile memory element M is not necessarily arranged between the high voltage supply terminal Vdd and the output circuit 6.
  • the output circuit 6 examples include a circuit that performs voltage output using a current-voltage conversion circuit, and a circuit that performs current output using a current mirror circuit.
  • the output circuit 6 configured by a current-voltage conversion circuit includes, for example, a resistance element R.
  • One terminal of the resistance element R is connected to the source region S, the control gate region CG, and the output terminal 8 of the nonvolatile memory element M.
  • the other terminal of the resistance element R is connected to the low voltage supply terminal Vss.
  • the current-voltage conversion circuit configured by the resistance element R converts the current supplied from the current source having the nonvolatile memory element M into a voltage and outputs the voltage from the output terminal 8.
  • the current source passes a current whose temperature characteristic is adjusted to the resistance element R. For this reason, the temperature characteristic adjusting circuit 1 can output the voltage whose temperature characteristic has been adjusted from the output terminal 8. Thus, the output circuit 6 outputs a voltage output signal from the output terminal 8.
  • the output circuit 6 formed of a current mirror circuit includes, for example, a transistor Q1 and a transistor Q2 whose gate terminals G are connected to each other.
  • the transistors Q1 and Q2 are, for example, N-type field effect transistors.
  • the drain terminal D of the transistor Q1 is connected to the respective gate terminals G of the transistors Q1 and Q2, the source region S of the nonvolatile memory element M, and the control gate region CG.
  • the source terminal S of the transistor Q1 is connected to the low voltage supply terminal Vss.
  • the drain terminal D of the transistor Q2 is connected to the output terminal 8.
  • the source terminal of the transistor Q2 is connected to the low voltage supply terminal Vss.
  • the current mirror circuit composed of two transistors Q1 and Q2 outputs a current to the output terminal 8 using a current supplied from a current source having the nonvolatile memory element M as a reference current.
  • the current source passes a current whose temperature characteristic is adjusted to the current mirror circuit.
  • the temperature characteristic adjusting circuit 1 can output the voltage whose temperature characteristic has been adjusted from the output terminal 8.
  • the output circuit 6 outputs an output signal of current from the output terminal 8.
  • FIG. 16 shows only the characteristic CT + shown in FIG.
  • the temperature characteristic adjusting circuit is a circuit that wants to give temperature characteristics to the output signal output from the output terminal 8. Further, it is assumed that the current supplied from the current source to the output circuit 6 needs to have a temperature characteristic of + 0.3% / ° C. in order to realize the temperature characteristic of the output signal.
  • the current source having the nonvolatile memory element M is in the state of the operating point ⁇ + (the state in which the control gate voltage Vcg is 0 V and the temperature coefficient is + 0.3% / ° C.). It is necessary to be adjusted to.
  • the nonvolatile memory element M has a control gate region CG and a floating gate region FG. Since the nonvolatile memory element M can be written and erased and can maintain a written state for a long time, the state of the operating point ⁇ + Can be realized.
  • the temperature characteristic adjustment circuit 3 capable of writing to the nonvolatile memory element M includes a switch SW1 having one terminal connected to the drain region D of the nonvolatile memory element M.
  • One of the other terminals of the switch SW1 is connected to the high voltage supply terminal Vdd
  • the other one of the other terminals of the switch SW1 is connected to the low voltage supply terminal Vss
  • the other one of the other terminals of the switch SW1 is It is connected to the application terminal for the pulse voltage Vpp.
  • any one of the high voltage Vdd, the low voltage Vss, and the pulse voltage Vpp can be applied to the drain region D of the nonvolatile memory element M.
  • the temperature characteristic adjusting circuit 3 includes a switch SW2 connected in series between the source region S of the nonvolatile memory element M and the output circuit.
  • the temperature characteristic adjusting circuit 3 includes a switch SW3 connected in series between the control gate region CG of the nonvolatile memory element M and the source region S of the nonvolatile memory element M.
  • the temperature characteristic adjusting circuit 3 includes a switch SW4 having one terminal connected to the control gate region CG of the nonvolatile memory element M, and a switch SW5 having one terminal connected to the other terminal of the switch SW4. One of the other terminals of the switch SW5 is connected to the application terminal of the pulse voltage Vpp, and the other terminal of the switch SW5 is connected to the low voltage supply terminal Vss.
  • the temperature characteristic adjusting circuit 3 appropriately switches the switch SW5 when the switch SW4 is in the connected state (short state), so that one of the pulse voltage Vpp and the low voltage Vss is supplied to the control gate region CG of the nonvolatile memory element M. It can be applied.
  • Switch SW1 High voltage supply terminal Vdd side
  • Switch SW2 Connection state (short state)
  • Switch SW3 Connection state (short state)
  • Switch SW4 Open state (open state)
  • Switch SW5 Arbitrary (Low voltage Vss side in FIG. 17)
  • the temperature characteristic adjusting circuit 3 switches from the non-volatile memory element M to the output circuit when the switches SW1 to SW5 are switched to the switching state shown in FIG. A current having a temperature characteristic of + 0.3% / ° C. is supplied. That is, the temperature characteristic adjusting circuit 3 includes a switch unit including switches SW1 to SW5 that set each terminal of the nonvolatile memory element M to a desired potential.
  • the temperature characteristic adjusting circuit 3 switches the switches SW1 to SW5 to the following states when rewriting to operate the nonvolatile memory element M at the operating point ⁇ +.
  • the case where the threshold voltage before adjustment of the nonvolatile memory element M is lower than the threshold voltage to be adjusted is taken as an example.
  • Switch SW1 Low voltage supply terminal Vss side
  • Switch SW2 Open state (open state)
  • Switch SW3 Open state (open state)
  • Switch SW4 Connection state (short state)
  • Switch SW5 Pulse voltage Vpp side
  • the low voltage supply terminal Vss is applied to the drain region D of the nonvolatile memory element M, and the pulse voltage Vpp is applied to the control gate region CG, so that the floating gate region from the drain region D via the charge injection port 211 is applied. Electrons are injected into the FG (charge holding region). Thereby, the threshold voltage of the nonvolatile memory element M is increased. Conversely, when the pulse voltage Vpp is applied to the drain region D of the nonvolatile memory element M and the low voltage supply terminal Vss is applied to the control gate region CG, the floating gate region FG (charge) Electrons are emitted from the holding region) to the drain region D. Thereby, the threshold voltage of the nonvolatile memory element M is lowered.
  • FIG. 19 is a diagram showing a state in which the actual output current of the current source (nonvolatile memory element M) shown in FIG. 17 is confirmed.
  • the switches SW1 to SW5 are switched to the following state, and the ammeter 4 is connected in series between the source region S and the low voltage Vss to check the output current.
  • Switch SW1 High voltage supply terminal Vdd side
  • Switch SW2 Open state (open state)
  • Switch SW3 Connection state (short state)
  • Switch SW4 Open state (open state)
  • Switch SW5 Arbitrary (Low voltage Vss side in FIG. 19)
  • FIG. 20 shows a characteristic CT ⁇ corresponding to the characteristic CT ⁇ shown in FIG. 12 and having a temperature coefficient of ⁇ 0.3% / ° C. at the operating point ⁇ .
  • the nonvolatile memory element M serving as a current source is in the state of the operating point ⁇ (the state where the control gate voltage Vcg is 0 V and the temperature coefficient is ⁇ 0.3% / ° C.). It is necessary to be adjusted so that The non-volatile memory element M has a control gate region CG and a floating gate region FG. Since the non-volatile memory element M can be written and erased and can maintain the written state for a long time, the state of the operating point ⁇ Can be realized.
  • the temperature characteristic adjusting circuit 3 switches the switches SW1 to SW5 to the following states when rewriting to operate the nonvolatile memory element M at the operating point ⁇ .
  • the case where the threshold voltage before adjustment of the nonvolatile memory element M is higher than the threshold voltage to be adjusted is taken as an example.
  • Switch SW1 Pulse voltage Vpp side
  • Switch SW2 Open state (open state)
  • Switch SW3 Open state (open state)
  • Switch SW4 Connection state (short state)
  • Switch SW5 Low voltage supply terminal Vss side
  • the pulse voltage Vpp is applied to the drain region D of the nonvolatile memory element M and the low voltage Vss is applied to the control gate region CG, the floating gate region FG (charge holding region) via the charge injection port 211 is applied. Electrons are emitted from to the drain region D. Thereby, the threshold voltage of the nonvolatile memory element M is lowered.
  • the drain region D is connected to the floating gate region FG via the charge injection port 211. Electrons are injected into the (charge holding region). Thereby, the threshold voltage of the nonvolatile memory element M is increased.
  • the output current of the nonvolatile memory element M as a current source is confirmed by the method described with reference to FIG.
  • the writing state shown in FIG. 21 and the confirmation state shown in FIG. 19 are repeatedly performed, and the operation is stopped when a desired current and temperature coefficient as a current source are obtained.
  • the adjustment of the output current of the nonvolatile memory element M is completed, and then the switches SW1 to SW5 are switched to the state shown in FIG. 17, so that the nonvolatile memory element M as the current source becomes ⁇ 0.3%.
  • a current having a temperature characteristic of / ° C. can be supplied to the output circuit 6.
  • the temperature characteristic adjustment circuit 3 is a value by which the threshold voltage of the nonvolatile memory element M can be obtained as a current amount having a desired temperature characteristic by appropriately switching the switches SW1 to SW5.
  • the current amount having desired temperature characteristics can be finally output to the output circuit in the state shown in FIG.
  • the temperature characteristic of the output obtained from the temperature characteristic adjusting circuit 3 can be freely controlled.
  • the temperature characteristic adjusting circuits 1 and 3 are characterized in that the temperature characteristic of the output signal of the output circuit 6 can be adjusted in various ways, both positive and negative.
  • a nonvolatile memory element M is used as a semiconductor element used as a current source of the temperature characteristic adjusting circuits 1 and 3.
  • the current value of the current output from the current source can be adjusted, so that it can be adjusted to various temperature characteristics, both positive and negative, with extremely small characteristic variations, and a simple circuit. With the configuration, it is possible to suppress an increase in chip area and current consumption.
  • the temperature characteristic adjusting circuits 1 and 3 include a current source and an output circuit.
  • the output signal of the output circuit has a temperature dependency, and the temperature dependency of the output signal is within the circuit. This circuit is derived from the temperature dependence of the amount of current flowing through the circuit.
  • the temperature characteristic adjusting circuits 1 and 3 can freely control the temperature characteristic of the output signal output from the output circuit 6 by using the nonvolatile memory element M as a current source. Further, since the temperature characteristic adjusting circuits 1 and 3 according to the present embodiment can be configured by a very simple circuit, the circuit scale and the current consumed in the circuit can be minimized.
  • the nonvolatile memory element according to the present embodiment includes a nonvolatile memory element Mw having the same structure as the nonvolatile memory element M shown in FIG. 1 and a nonvolatile memory element Mr shown in FIG.
  • the floating gate regions of the element Mw and the nonvolatile memory element Mr are connected to each other, and the control gate regions of the nonvolatile memory element Mw and the nonvolatile memory element Mr are connected to each other.
  • the nonvolatile memory element Mr has the same configuration as that of the nonvolatile memory element Mw except that the nonvolatile memory element Mr does not have a charge injection port.
  • the nonvolatile memory element Mr includes a charge holding region 71 and an insulator 70 disposed so as to surround the charge holding region 71.
  • the insulator 70 includes an upper insulating film 74 formed above the charge holding region 71, a sidewall oxide film 73 formed on the side wall of the charge holding region 71, and a gate insulating film formed below the charge holding region 71. 72.
  • the gate insulating film 72 is not formed with a tunnel insulating film, and the film thickness is substantially constant.
  • the nonvolatile memory element M includes a nonvolatile memory element Mw having the same structure as the nonvolatile memory element M shown in FIG. 1, a nonvolatile memory element Mr shown in FIG. It has.
  • the control gate region CG of the nonvolatile memory element Mw and the control gate region CG of the nonvolatile memory element Mr are connected.
  • the floating gate region FG of the nonvolatile memory element Mw and the floating gate region FG of the nonvolatile memory element Mr are connected.
  • the temperature characteristic adjusting circuit 5 includes at least one nonvolatile memory element M.
  • the nonvolatile memory element M has the same configuration as the nonvolatile memory element M shown in FIG.
  • the nonvolatile memory element M includes nonvolatile memory elements Mw and Mr.
  • the non-volatile memory element Mw has the same configuration as the non-volatile memory element M shown in FIG. 1, and the non-volatile memory element Mr has the same configuration as the non-volatile memory element Mr shown in FIG. Therefore, hereinafter, FIG. 1 is referred to in the description of the configuration of the nonvolatile memory element Mw, and FIG. 22 is referred to in the description of the configuration of the nonvolatile memory element Mr, as necessary.
  • the temperature characteristic adjusting circuit 5 includes a nonvolatile memory element (an example of a first nonvolatile memory element) Mw and a nonvolatile memory element (an example of a second nonvolatile memory element) Mr.
  • the nonvolatile memory element Mr is a control gate region (an example of a second control gate region) electrically connected to a control gate region (an example of a first control gate region) CG provided in a gate region of the nonvolatile memory element Mw. ) Have CG.
  • the nonvolatile memory element Mr includes a charge holding region (an example of a second charge holding region) electrically connected to a charge holding region (an example of a first charge holding region, see FIG.
  • the charge injection port 211 (see FIG. 1) provided in the nonvolatile memory element Mw is formed in a region not in contact with the current path formed in the nonvolatile memory element Mr.
  • the charge injection port provided in the nonvolatile memory element Mw is formed in a current path including the drain region D and the source region S of the nonvolatile memory element Mr and a region that is not in contact with the current path.
  • the nonvolatile memory elements Mw and Mr are used as current sources, and a current path output from the current source is a current path including the drain region D and the source region S of the nonvolatile memory element Mr. For this reason, the charge injection port 211 provided in the nonvolatile memory element Mw is formed in a region not in contact with the current path output from the current source.
  • control gate region CG of the nonvolatile memory element Mw provided in the nonvolatile memory element M and the control gate region CG of the nonvolatile memory element Mr are connected.
  • the floating gate region FG of the nonvolatile memory element Mw and the floating gate region FG of the nonvolatile memory element Mr are connected.
  • the nonvolatile memory element Mr is disposed, for example, between a high voltage supply terminal Vdd to which a high voltage is supplied and a low voltage supply terminal Vss to which a low voltage is supplied. More specifically, the drain region D of the nonvolatile memory element Mr is connected to the high voltage supply terminal Vdd, and the source region S is connected to the output circuit 6 which is a current supply destination. The source region S and the control gate region CG of the nonvolatile memory element Mr are connected to each other.
  • the nonvolatile memory element Mw has a first region A1 provided on one of both sides below the floating gate region FG and a second region A2 provided on the other of the both sides.
  • the temperature characteristic adjusting circuit 5 in this embodiment includes a switch SW1 having one terminal connected to the first region A1 of the nonvolatile memory element Mw. One of the other terminals of the switch SW1 is connected to the low voltage supply terminal Vss, and the other terminal of the switch SW1 is connected to the application terminal of the pulse voltage Vpp.
  • the temperature characteristic adjusting circuit 5 can apply either one of the low voltage Vss and the pulse voltage Vpp to the first region A1 of the nonvolatile memory element Mw by appropriately switching the switch SW1.
  • the temperature characteristic adjusting circuit 5 includes a switch SW2 connected in series between the source region S of the nonvolatile memory element Mr and the output circuit.
  • the temperature characteristic adjusting circuit 5 includes a switch SW3 connected in series between the control gate region CG of the nonvolatile memory element Mw and the source region S of the nonvolatile memory element Mr.
  • the temperature characteristic adjusting circuit 5 includes a switch SW4 having one terminal connected to the control gate region CG of the nonvolatile memory element Mw, and a switch SW5 having one terminal connected to the other terminal of the switch SW4. One of the other terminals of the switch SW5 is connected to the application terminal of the pulse voltage Vpp, and the other terminal of the switch SW5 is connected to the low voltage supply terminal Vss.
  • the temperature characteristic adjusting circuit 5 appropriately switches the switch SW5 when the switch SW4 is in the connected state (short-circuit state), so that one of the pulse voltage Vpp and the low voltage Vss is applied to the control gate region CG of the nonvolatile memory element M. It can be applied.
  • the second region A2 of the nonvolatile memory element Mw is not connected like the source region S of the nonvolatile memory element M in the current source, and is in a floating state.
  • the nonvolatile memory element Mw is a region that exists for charge injection into the floating gate region FG of the nonvolatile memory element Mr, and does not flow current as a transistor. Therefore, the nonvolatile memory element Mw does not need to have the source region S and the drain region D, and any form is possible as long as the structure has the charge injection port 211.
  • the nonvolatile memory element M (that is, the nonvolatile memory elements Mw and Mr) has a desired temperature characteristic and can supply a desired amount of current as in the first embodiment. It has become.
  • Switch SW1 Low voltage supply terminal Vss side
  • Switch SW2 Connection state (short state)
  • Switch SW3 Connection state (short state)
  • Switch SW4 Open state (open state)
  • Switch SW5 Arbitrary (in FIG. 24, the low voltage Vss side)
  • the switches SW1 to SW5 are in the switching state shown in FIG. 24 when the nonvolatile memory element M has a desired temperature characteristic and can supply a desired amount of current, the nonvolatile memory element M A current having a desired temperature characteristic is supplied to the output circuit.
  • FIG. 16 and 24 and FIGS. 25 and 26 a case where adjustment is made so that the current from the current source has a positive temperature characteristic will be described with reference to FIGS. 16 and 24 and FIGS. 25 and 26.
  • FIG. 16 and 24 and FIGS. 25 and 26 a case where adjustment is made so that the current from the current source has a positive temperature characteristic
  • the temperature characteristic adjusting circuit 5 is assumed to be a circuit that wants to give the output signal output from the output terminal 8 a temperature characteristic, and in order to realize the temperature characteristic of the output signal. It is assumed that the current supplied from the current source to the output circuit 6 requires a temperature characteristic of + 0.3% / ° C.
  • the nonvolatile memory element Mr serving as a current source has an operating point ⁇ + (an operating point at which the control gate voltage Vcg is 0 V and the temperature coefficient is + 0.3% / ° C.) as shown in FIG. It is necessary to be adjusted as follows.
  • the temperature characteristic adjusting circuit 5 switches the switches SW1 to SW5 to the following states at the time of rewriting for operating the nonvolatile memory element M at the operating point ⁇ +.
  • the case where the threshold voltage before adjustment of the nonvolatile memory element M is lower than the threshold voltage to be adjusted is taken as an example.
  • Switch SW1 Low voltage supply terminal Vss side
  • Switch SW2 Open state (open state)
  • Switch SW3 Open state (open state)
  • Switch SW4 Connection state (short state)
  • Switch SW5 Pulse voltage Vpp side
  • the low voltage supply terminal Vss is applied to the first region A1 of the nonvolatile memory element Mw, and the pulse voltage Vpp is applied to the control gate region CG. Therefore, the floating region floats from the first region A1 via the charge injection port 211. Electrons are injected into the gate region FG (charge holding region). Thereby, the threshold voltage of the nonvolatile memory element Mw is increased. Conversely, when the pulse voltage Vpp is applied to the first region A1 of the nonvolatile memory element Mw and the low voltage supply terminal Vss is applied to the control gate region CG, the floating gate region FG ( Electrons are emitted from the charge holding region) to the first region A1. Thereby, the threshold voltage of the nonvolatile memory element Mw is lowered.
  • FIG. 26 is a diagram showing a state in which the actual output current of the current source (nonvolatile memory element M) shown in FIG. 24 is confirmed.
  • the switches SW1 to SW5 are switched to the following state, and the ammeter 4 is connected in series between the source region S of the nonvolatile memory element Mr and the low voltage Vss to check the output current.
  • Switch SW1 Low voltage supply terminal Vss side
  • Switch SW2 Open state (open state)
  • Switch SW3 Connection state (short state)
  • Switch SW4 Open state (open state)
  • Switch SW5 Arbitrary (in FIG. 24, the low voltage Vss side)
  • the writing state shown in FIG. 25 and the confirmation state shown in FIG. 26 are repeatedly performed, and stopped when a desired current and temperature coefficient as a current source are obtained. Thereby, the adjustment of the output current of the nonvolatile memory element M is completed, and then the switches SW1 to SW5 are switched to the state shown in FIG. 24, whereby the nonvolatile memory element M has a temperature characteristic of + 0.3% / ° C. Can be supplied to the output circuit 6.
  • the non-volatile memory element M serving as a current source has an operating point ⁇ (operating point at which the control gate voltage Vcg is 0 V and the temperature coefficient is ⁇ 0.3% / ° C. ) Must be adjusted so that
  • the temperature characteristic adjusting circuit 5 switches the switches SW1 to SW5 to the following states when rewriting to operate the nonvolatile memory element M at the operating point ⁇ .
  • the case where the threshold voltage before adjustment of the nonvolatile memory element M is higher than the threshold voltage to be adjusted is taken as an example.
  • Switch SW1 Pulse voltage Vpp side
  • Switch SW2 Open state (open state)
  • Switch SW3 Open state (open state)
  • Switch SW4 Connection state (short state)
  • Switch SW5 Low voltage supply terminal Vss side
  • the pulse voltage Vpp is applied to the first region A1 of the nonvolatile memory element Mw and the low voltage Vss is applied to the control gate region CG, the floating gate region FG (charge holding region) is connected via the charge injection port 211. ) To the first region A1. Thereby, the threshold voltage of the nonvolatile memory element M is lowered. Conversely, when the low voltage Vss is applied to the first region A1 of the nonvolatile memory element Mw and the pulse voltage Vpp is applied to the control gate region CG, the floating gate is connected from the first region A1 via the charge injection port 211. Electrons are injected into the region FG (charge holding region). Thereby, the threshold voltage of the nonvolatile memory element Mw is increased.
  • the output current of the nonvolatile memory element M as a current source is confirmed by the method described with reference to FIG.
  • the writing state shown in FIG. 27 and the confirmation state shown in FIG. 26 are repeatedly performed, and the operation is stopped when a desired current and temperature coefficient as a current source are obtained.
  • the adjustment of the output current of the nonvolatile memory element M is completed, and then the switches SW1 to SW5 are switched to the state shown in FIG. 24, so that the nonvolatile memory element M as the current source becomes ⁇ 0.3
  • a current having a temperature characteristic of% / ° C. can be supplied to the output circuit 6.
  • the temperature characteristic adjusting circuit 5 is a value by which the threshold voltage of the nonvolatile memory element M can be obtained as a current amount having a desired temperature characteristic by appropriately switching the switches SW1 to SW5.
  • the current amount having a desired temperature characteristic can be finally output to the output circuit 6 in the state shown in FIG.
  • the temperature characteristic of the output obtained from the temperature characteristic adjusting circuit 5 can be freely controlled.
  • the temperature characteristic adjusting circuit 5 according to the present embodiment can adjust the threshold voltage by adjusting the charge amount of the floating gate region FG of the nonvolatile memory element Mw, it is the same as the temperature characteristic adjusting circuit 3 according to the first embodiment. The effect is obtained.
  • the temperature characteristic adjusting circuit 5 in the present embodiment includes the nonvolatile memory element M having the configuration shown in FIG. 23, so that the current path at the time of charge injection and charge discharge, and the temperature characteristic adjusting circuit 5 at the time of operation.
  • the current path can be separated.
  • the temperature characteristic adjusting circuit 5 can prevent unexpected rewriting of the nonvolatile memory element and can improve the reliability.
  • the temperature characteristic adjusting circuit according to the first and second embodiments is a high-quality analog circuit including a nonvolatile memory element.

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Abstract

本発明は、極めて小さい特性バラつきで、正・負両方様々な温度特性に調整することができ、且つ、簡易的な回路構成で、チップ面積の拡大や消費電流を抑制できる温度特性調整回路を提供することを目的とする。温度特性調整回路（１）は、コントロールゲート領域（ＣＧ）およびソース領域（Ｓ）を有しコントロールゲート領域（ＣＧ）とソース領域（Ｓ）との間にバイアスを印加して駆動される不揮発性記憶素子（Ｍ）を有する電流源と、この電流源が出力する電流の電流量の温度依存性に由来する出力信号の温度依存性が不揮発性記憶素子（Ｍ）によって調整され、かつ不揮発性記憶素子を有さない出力回路（６）とを備えている。

Description

温度特性調整回路
　本発明は、不揮発性記憶素子を備え、温度特性を調整する温度特性調整回路に関する。
　半導体素子には温度特性があるため、集積回路（Ｉｎｔｅｇｒａｔｅｄ　ｃｉｒｃｕｉｔ：ＩＣ）の性能は温度依存性を示すのが一般的である。このため、ＩＣの要求仕様に応じて、ＩＣに温度補償回路を取り付けることで温度特性を調整する必要がある。温度補償回路の例として、特許文献１には、図２８に示す電圧発生回路が開示されている。この電圧発生回路は、温度に依存しない一定の電流を生成する電流源５０１，５０２、温度に比例する電流を生成する電流源５０３，５０４、ＭＯＳトランジスタＰＡ１，ＰＡ２，ＮＡ１，ＮＡ２および抵抗Ｒｏｕｔを含んで構成されている。上記各ＭＯＳトランジスタのゲートにイネーブル信号ＥＮ１ｂ，ＥＮ２，ＥＮ３ｂ，ＥＮ４を供給して各電流源を選択的に用いることで、出力電圧Ｖｏｕｔの温度特性を正・負両方様々に調整できることを特徴としている。この温度特性を調整できる回路を第１の回路とし、温度特性を持った他の第２回路と組み合わせて使用することで、第２の回路を温度補償することが可能となる。
　実際に図２８の回路で使用されている電流源回路を図２９と図３０に示す。図２９は、電流源５０１，５０２に使用している温度に依存しない定電流発生回路を示している。オペアンプＯＰ２の基準電位Ｖｒｅｆは、図３１に示すバンドギャップリファレンス回路で生成されている。図３０は、電流源５０３，５０４に使用している、温度に比例した電流発生回路を示している。
特開２００１－３５１７７号公報
　しかしながら、図２９、図３０、図３１に示す回路で構成された電圧発生回路では、回路規模が大きく、また、オペアンプを使用していることからミスマッチ係数の製造バラつき等を考慮しなくてはならない。このため、特許文献１に開示された電圧発生回路は、チップ面積が大きくなることや消費電流が増大するといった不利な点がある。
　本発明は、極めて小さい特性バラつきで、正・負両方様々な温度特性に調整することができ、且つ、簡易的な回路構成で、チップ面積の拡大や消費電流を抑制できる温度特性調整回路を提供することを目的とする。
　上記目的を達成するために、本発明の一態様による温度特性調整回路は、コントロールゲート領域およびソース領域を有し、前記コントロールゲート領域と前記ソース領域との間にバイアスを印加して駆動される不揮発性記憶素子を有する電流源と、前記電流源が出力する電流の電流量の温度依存性に由来する出力信号の温度依存性が前記不揮発性記憶素子によって調整され、かつ不揮発性記憶素子を有さない出力回路とを備えることを特徴とする。
　本発明の一態様によれば、極めて小さい特性バラつきで、正・負両方様々な温度特性に調整することができ、且つ、簡易的な回路構成で、チップ面積の拡大や消費電流を抑制できる。
本発明の第１実施形態による温度特性調整回路に備えられる不揮発性記憶素子Ｍの概略構成を示す断面図である。 本発明の第１実施形態による温度特性調整回路に備えられる不揮発性記憶素子Ｍの電荷注入および電荷放出の様子を説明するための図である。 本発明の第１実施形態による温度特性調整回路に備えられる不揮発性記憶素子Ｍを説明する図であって、電界効果型トランジスタのドレインソース間電圧Ｖｄｓに対するドレインソース間電流Ｉｄｓの特性を示す概念図である。 本発明の第１実施形態による温度特性調整回路に備えられる不揮発性記憶素子Ｍを説明する図であって、電界効果型トランジスタのゲートソース間電圧Ｖｇｓに対するドレインソース間電流Ｉｄｓの特性を示す概念図である。 本発明の第１実施形態による温度特性調整回路に備えられる不揮発性記憶素子Ｍを説明する図であって、電界効果型トランジスタのドレインソース間電流Ｉｄｓの温度依存性を示す概念図である。 本発明の第１実施形態による温度特性調整回路に備えられる不揮発性記憶素子Ｍを説明する図であって、電界効果型トランジスタの動作点αにおけるゲート電圧値Ｖｏｎとドレイン電流値Ｉαを確認した結果を示す図である。 本発明の第１実施形態による温度特性調整回路に備えられる不揮発性記憶素子Ｍを説明する図であって、不揮発性記憶素子Ｍのコントロールゲート領域ＣＧに印加されるコントロールゲート電圧Ｖｃｇおよび温度に対するドレイン電流特性の電流特性を示す図である。 本発明の第１実施形態による温度特性調整回路に備えられる不揮発性記憶素子Ｍを説明する図であって、各温度の不揮発性記憶素子Ｍのドレイン電流特性を２５℃の時のドレイン電流量からの変化量を示す図である。 本発明の第１実施形態による温度特性調整回路に備えられる不揮発性記憶素子Ｍを説明する図であって、コントロールゲート電圧Ｖｃｇの代表値におけるドレイン電流変化率を温度に対して示すグラフである。 本発明の第１実施形態による温度特性調整回路に備えられる不揮発性記憶素子Ｍを説明する図であって、コントロールゲート電圧Ｖｃｇにおけるドレイン電流の温度係数を示すグラフである。 本発明の第１実施形態による温度特性調整回路に備えられる不揮発性記憶素子Ｍを説明する図であって、２５℃でのドレインソース間電流Ｉｄｓのドレイン電流量に対する温度係数を示すグラフである。 本発明の第１実施形態による温度特性調整回路に備えられる不揮発性記憶素子Ｍを説明する図であって、各コントロールゲート電圧Ｖｃｇにおけるドレインソース間電流Ｉｄｓの温度特性を変更した場合のグラフである。 本発明の第１実施形態による温度特性調整回路１を説明するための回路構成図である。 本発明の第１実施形態による温度特性調整回路１であって、電流電圧変換回路で構成された出力回路６を有する温度特性調整回路１を説明するための回路構成図である。 本発明の第１実施形態による温度特性調整回路１であって、カレントミラー回路で構成された出力回路６を有する温度特性調整回路１を説明するための回路構成図である。 本発明の第１実施形態による温度特性調整回路１を説明するための図であって、図１２に示す特性ＣＴ＋のみを示す図である。 本発明の第１実施形態による温度特性調整回路３を説明するための回路構成図（その１）である。 本発明の第１実施形態による温度特性調整回路３を説明するための回路構成図（その２）である。 本発明の第１実施形態による温度特性調整回路３を説明するための回路構成図（その３）である。 本発明の第１実施形態による温度特性調整回路１を説明するための図であって、図１２に示す特性ＣＴ－のみを示す図である。 本発明の第１実施形態による温度特性調整回路３を説明するための回路構成図（その４）である。 本発明の第２実施形態による不揮発性記憶素子Ｍを説明するための図であって、電荷注入口を持たない不揮発性記憶素子Ｍｒの概略構成を示す断面図である。 本発明の第２実施形態による不揮発性記憶素子Ｍの回路構成図である。 本発明の第２実施形態による温度特性調整回路５を説明するための回路構成図（その１）である。 本発明の第２実施形態による温度特性調整回路５を説明するための回路構成図（その２）である。 本発明の第２実施形態による温度特性調整回路５を説明するための回路構成図（その３）である。 本発明の第２実施形態による温度特性調整回路５を説明するための回路構成図（その４）である。 従来の電圧発生回路を示す回路図である。 従来の定電流発生回路を示す回路図である。 従来の電流発生回路を示す回路図である。 従来のバンドギャップリファレンス回路を示す回路図である。
　次に、本発明の実施形態について図面を参照しながら説明する。ここでは一例として温度特性調整回路として使用する不揮発性記憶素子は、図１に示す、フローティングゲート領域と、コントロールゲート領域とを備えたＮ型電界効果型トランジスタを例にとって説明するが、不揮発性記憶素子は電荷蓄積領域を持つトランジスタであれば、この構造に限るものではなく、またＮ型に限るものではない。
＜第１実施形態＞
　図１に示すように、本実施形態による電流源に備えられる不揮発性記憶素子Ｍは、半導体基板に形成されたＰウェル領域１０と、Ｐウェル領域１０上に形成されたフローティングゲート領域ＦＧと、フローティングゲート領域ＦＧ上に形成されたコントロールゲート領域ＣＧとを備えている。また、不揮発性記憶素子Ｍは、フローティングゲート領域ＦＧの下方の両側の一方に形成されたドレイン領域Ｄと、フローティングゲート領域ＦＧの下方の両側の他方に形成されたソース領域Ｓとを備えている。ドレイン領域Ｄおよびソース領域Ｓは、Ｐウェル領域１０に形成されている。不揮発性記憶素子Ｍは、素子分離領域４１，４２によって、同一の半導体基板に形成された他の素子と素子分離されている。
　フローティングゲート領域ＦＧは、電荷保持領域２１および絶縁体２０で構成されている。すなわち、不揮発性記憶素子Ｍは、電荷保持領域２１と、電荷保持領域２１を取り囲んで配置された絶縁体２０とを備えている。絶縁体２０は、電荷保持領域２１の下方に形成されたゲート絶縁膜２２と、電荷保持領域２１の側壁を酸化させて形成された側壁酸化膜２３と、電荷保持領域２１の上方に形成された上部絶縁膜２４とで構成されている。ゲート絶縁膜２２および側壁酸化膜２３の周りにはサイドウォール２５が形成されている。
　ゲート絶縁膜２２には、トンネル絶縁膜２２１が形成されている。トンネル絶縁膜２２１は、ゲート絶縁膜２２において相対的に膜厚が薄く形成された部分である。トンネル絶縁膜２２１が形成された領域が、電荷保持領域２１に電荷を注入したり電荷保持領域２１から電荷を放出したりする電荷注入口２１１となる。つまり、電荷保持領域２１は、電荷を注入したり電荷を放出したりするための電荷注入口２１１を有している。
　コントロールゲート領域ＣＧは、上部絶縁膜２４上に形成されたポリシリコン膜３１を有している。ポリシリコン膜３１の周りには、上部絶縁膜２４上に形成されたサイドウォール３２が形成されている。
　ドレイン領域Ｄは、Ｎ型領域１１と、Ｎ型領域１１よりも不純物の濃度が高濃度のＮ型のＮ＋領域１２とを有している。Ｎ＋領域１２は、ドレイン領域Ｄと後述するコンタクトプラグ５２とのオーミック接触を取るために設けられている。
　ソース領域Ｓは、Ｎ型領域１３と、Ｎ型領域１３よりも不純物の濃度が高濃度のＮ型のＮ＋領域１４とを有している。Ｎ＋領域１４は、ソース領域Ｓと後述するコンタクトプラグ５３とのオーミック接触を取るために設けられている。なお、ドレイン領域Ｄとソース領域Ｓは電流の流れる方向によって定義される。このため、図１に示す不揮発性記憶素子Ｍにおいて想定されている電流に対して電流を流す方向を逆にした場合は、図１中に示すドレイン領域Ｄがソース領域Ｓとなり、ソース領域Ｓがドレイン領域Ｄとなる。
　不揮発性記憶素子Ｍは、コントロールゲート領域ＣＧ、フローティングゲート領域ＦＧ、ドレイン領域Ｄおよびソース領域Ｓ上に形成された保護膜６１を備えている。保護膜６１には、コントロールゲート領域ＣＧのポリシリコン膜３１の一部を底面に露出する開口部が形成されている。この開口部には、コンタクトプラグ５１が埋め込まれて形成されている。これにより、コンタクトプラグ５１とコントロールゲート領域ＣＧのポリシリコン膜３１とが電気的に接続される。
　保護膜６１には、ドレイン領域ＤのＮ＋領域１２の一部を底面に露出する開口部が形成されている。この開口部には、コンタクトプラグ５２が埋め込まれている。これにより、コンタクトプラグ５２とＮ＋領域１２とが電気的に接続される。また、保護膜６１には、ソース領域ＳのＮ＋領域１４の一部を底面に露出する開口部が形成されている。この開口部には、コンタクトプラグ５３が埋め込まれている。これにより、コンタクトプラグ５３とＮ＋領域１４とが電気的に接続される。
　図示は省略するが、コンタクトプラグ５１，５２，５３にはそれぞれ、保護膜６１上に形成された配線が接続されている。コントロールゲート領域ＣＧ、ドレイン領域Ｄおよびソース領域Ｓは、コンタクトプラグ５１，５２，５３によって配線と接続され、この配線から所定レベルの電圧が印加されるようになっている。
　不揮発性記憶素子Ｍの閾値電圧Ｖｔｈはフローティングゲート領域ＦＧに注入した電荷量で制御される。図２（ａ）に示すように、不揮発性記憶素子Ｍのフローティングゲート領域ＦＧには、電荷注入口２１１を介して電荷としての電子が注入される。なお、図２（ａ）では、理解を容易にするため、不揮発性記憶素子Ｍの各構成要素の断面に対してハッチングの図示が省略されている。図２（ｂ）に示すように、フローティングゲート領域ＦＧに電子を注入する場合には、例えばＰウェル領域１０（すなわちバックゲートＢ）およびドレイン領域Ｄを０Ｖに固定し、コントロールゲート領域ＣＧに１０Ｖ以上のパルス電圧Ｖｐｐを印加する。これにより、図２（ａ）中の上向き直線矢印で示すように、ドレイン領域Ｄから電荷注入口２１１を通って電荷保持領域２１に電子が注入される。一方、図２（ｃ）に示すように、フローティングゲート領域ＦＧから電子を放出する場合には、例えばコントロールゲート領域ＣＧおよびＰウェル領域１０（すなわちバックゲートＢ）を０Ｖに固定し、ドレイン領域Ｄに１０Ｖ以上のパルス電圧Ｖｐｐを印加する。これにより、図２（ａ）中の下向き直線矢印で示すように、電荷保持領域２１から電荷注入口２１１を通ってドレイン領域Ｄに電子が放出される。このように、不揮発性記憶素子Ｍは、コントロールゲート領域ＣＧ、Ｐウェル領域１０およびドレイン領域Ｄに印加する電圧を制御することにより、電荷注入口２１１を介して電荷の出し入れを行うことができる。不揮発性記憶素子Ｍは、電荷の出し入れにソース領域Ｓを使用しないため、ソース領域Ｓは所定の電圧に固定（例えば０Ｖ）してもよいし、フローティング状態としてもよい。
　次に、不揮発性記憶素子Ｍを用いた温度特性調整回路の電気特性について図３から図１１を用いて説明する。図３中に示すグラフの横軸は、電界効果型トランジスタのドレインソース間電圧Ｖｄｓを表し、縦軸は、電界効果型トランジスタのドレインソース間電流Ｉｄｓを表している。図４中から図６中に示すグラフの横軸は、電界効果型トランジスタのゲートソース間電圧Ｖｇｓを表し、縦軸は、電界効果型トランジスタのドレインソース間電流Ｉｄｓまたはドレインソース間電流Ｉｄｓの平方根を表している。
　不揮発性記憶素子Ｍは、電界効果型トランジスタであるので、飽和領域と呼ばれるドレイン電圧の大きい領域では、図３の概念図に示すように、不揮発性記憶素子Ｍに流れるドレインソース間電流Ｉｄｓがドレイン電圧（すなわちドレインソース間電圧Ｖｄｓ）に依存しない「定電流特性」を示す。一方、図４の概念図に示すように、不揮発性記憶素子Ｍに流れるドレインソース間電流Ｉｄｓは、飽和領域であっても閾値電圧Ｖｔｈよりもゲート電圧（すなわちゲートソース間電圧Ｖｇｓ）を大きくすると、ゲート電圧の電圧値に比例して不揮発性記憶素子Ｍに流れるドレインソース間電流Ｉｄｓの電流量が増えていく（図４では√ＩｄｓがＶｇｓに比例する様に表記している）。すなわち、不揮発性記憶素子Ｍに流れるドレインソース間電流Ｉｄｓの電流量は、飽和領域ではゲート電圧にのみ依存し、閾値電圧Ｖｔｈに対するゲートソース間電圧Ｖｇｓの大きさ（すなわちＶｇｓ－Ｖｔｈ）によって変わる。飽和領域におけるドレインソース間電流Ｉｄｓは、以下の式（１）で表すことができる。
Figure JPOXMLDOC01-appb-M000001
　式（１）において、Ｗはゲート幅、Ｌはゲート長、μはキャリア移動度、Ｃｏｘはゲート絶縁膜容量を表している。
　次に、電界効果型トランジスタのドレイン電流の温度特性について説明する。式（１）で表わされる電界効果型トランジスタの閾値電圧Ｖｔｈやキャリア移動度μは、温度Ｔの関数として、以下の式（２）および式（３）で表すことができる。
Figure JPOXMLDOC01-appb-M000002
Figure JPOXMLDOC01-appb-M000003
　式（２）および式（３）において、Ｔｒは室温、αは一般的には１．２～２．０の無次元の定数、βは一般的には０．５～３［ｍＶ／Ｋ］の定数である。
　すなわち、電界効果型トランジスタでは、温度が上がるほど、閾値電圧とキャリア移動度は共に下がっていく。電界効果型トランジスタの閾値電圧とキャリア移動度にこのような温度依存性があることで、電界効果型トランジスタのドレイン電流は、図５の概念図に示したような温度依存性を示す。ここで、電界効果型トランジスタの閾値電圧およびキャリア移動度が共に温度に対して同じ方向に変化することで、電界効果型トランジスタのドレイン電流が温度に対して依存しないゲートソース間電圧Ｖｇｓのゲート電圧値Ｖαが存在する。すなわち、この温度依存性を示さないゲートソース間電圧Ｖｇｓのゲート電圧値Ｖαによって作られるドレインソース間電流Ｉｄｓのドレイン電流値Ｉαには温度特性が発生しない。以下、電界効果型トランジスタが温度依存性を示さずに動作するゲートソース間電圧Ｖｇｓおよびドレインソース間電流Ｉｄｓを動作点αとする。
　ここでドレインソース間電流Ｉｄｓのドレイン電流値Ｉαよりも低い電流量となるゲートソース間電圧Ｖｇｓで電界効果型トランジスタを駆動した場合に流れるドレインソース間電流Ｉｄｓの電流量は、正の温度特性を持つ。逆に、ドレインソース間電流Ｉｄｓのドレイン電流値Ｉαよりも高い電流量となるゲートソース間電圧Ｖｇｓで電界効果型トランジスタを駆動した場合に流れるドレインソース間電流Ｉｄｓの電流量は、負の温度特性を持つ。温度特性の絶対値の大きさは、駆動電流がドレインソース間電流Ｉｄｓから離れた電流量（つまりゲートソース間電圧ＶｇｓがＶαから離れた電圧）で電界効果型トランジスタが駆動されるほど大きくなる。なお、不揮発性記憶素子Ｍの場合は、上述したゲートソース間電圧Ｖｇｓとは、コントロールゲート電圧Ｖｃｇのことを意味している。
　本実施形態による温度特性調整回路は、不揮発性記憶素子Ｍを備えているため、あらかじめフローティングゲート領域ＦＧ内に電荷を注入しておくことで、動作点αを任意のコントロールゲート電圧Ｖｃｇにコントロールすることが可能である。したがって、温度特性調整回路で温度特性を調整する回路の用途に合わせた電圧において、温度特性調整回路を正／負どちらの温度特性を持たせることも可能である。
　図６は、図１に示す不揮発性記憶素子Ｍのコントロールゲート領域ＣＧに印加されるコントロールゲート電圧Ｖｃｇおよび温度に対するドレイン電流特性である。横軸は、コントロールゲート電圧Ｖｃｇを表し、縦軸はドレインソース間電流Ｉｄｓを表している。特性Ｃ－４０は－４０℃でのドレイン電流特性を示し、特性Ｃ０は０℃でのドレイン電流特性を示し、特性Ｃ２５は２５℃でのドレイン電流特性を示し、特性Ｃ８５は８５℃でのドレイン電流特性を示し、特性Ｃ１２５は１２５℃でのドレイン電流特性を示している。なお、図６に示すドレイン電流特性は、コントロールゲート電圧Ｖｃｇが十分大きい飽和領域での特性である。
　図７は、図６に示す各温度のドレイン電流特性を２５℃の時のドレイン電流量からの変化量で示している。横軸はコントロールゲート電圧Ｖｃｇを表し、縦軸はドレイン電流の変化量ΔＩｄｓを表している。特性Ｃ－４０は－４０℃でのドレイン電流の変化量の特性を示し、特性Ｃ０は０℃でのドレイン電流の変化量の特性を示し、特性Ｃ２５は２５℃でのドレイン電流の変化量の特性を示し、特性Ｃ８５は８５℃でのドレイン電流の変化量の特性を示し、特性Ｃ１２５は１２５℃でのドレイン電流の変化量の特性を示している。
　図８は、図６に示す各温度のドレイン電流特性を２５℃の時のドレイン電流量からの変化率で示している。横軸はコントロールゲート電圧Ｖｃｇを表し、縦軸はドレイン電流変化率ΔＩｄｓ／Ｉｄｓ＠２５℃をパーセントで表している。なお、「Ｉｄｓ＠２５℃」は２５℃でのドレインソース間電流Ｉｄｓのドレイン電流量を表している。特性Ｃ－４０は－４０℃でのドレイン電流の変化率の特性を示し、特性Ｃ０は０℃でのドレイン電流の変化率の特性を示し、特性Ｃ２５は２５℃でのドレイン電流の変化率の特性を示し、特性Ｃ８５は８５℃でのドレイン電流の変化率の特性を示し、特性Ｃ１２５は１２５℃でのドレイン電流の変化率の特性を示している。電流源としての用途を想定する場合、温度に対する電流変化率が重要になり、図８に示すように、動作点αでは温度に対する電流変化率がゼロとなる。動作点αよりもコントロールゲート電圧Ｖｃｇが低い側は、徐々に弱反転領域での駆動となっていくため、電流変化率が急激に増加していく。したがって、不揮発性記憶素子を用いて温度特性の小さい定電流源を実現する場合、動作点αよりもコントロールゲート電圧Ｖｃｇが大きく低い領域では駆動してはならない。
　図９は、図８に示すコントロールゲート電圧Ｖｃｇの代表値（－０．５Ｖ、－０．２Ｖ、０Ｖ、０．５Ｖおよび２Ｖ）におけるドレイン電流変化率（図８の縦軸値）を温度に対して示したグラフである。横軸は温度を表し、縦軸はドレイン電流変化率ΔＩｄｓ／Ｉｄｓ＠２５℃をパーセントで表している。図９中に示す◇印を結ぶ直線は－０．５Ｖのコントロールゲート電圧Ｖｃｇにおけるドレイン電流変化率の特性を示し、□印を結ぶ直線は－０．２Ｖのコントロールゲート電圧Ｖｃｇにおけるドレイン電流変化率の特性を示し、△印を結ぶ直線は０Ｖのコントロールゲート電圧Ｖｃｇにおけるドレイン電流変化率の特性を示し、×印を結ぶ直線は０．５Ｖのコントロールゲート電圧Ｖｃｇにおけるドレイン電流変化率の特性を示し、＊印を結ぶ直線は２．０Ｖのコントロールゲート電圧Ｖｃｇにおけるドレイン電流変化率の特性を示している。また、図９中の右側に示す数式は、各特性の近似直線の数式であり、数式中の「ｘ」は横軸の温度を示し、「ｙ」は縦軸のドレイン電流変化率を示している。
　図９から分かるように、－４０℃から１２５℃までの領域では、ドレイン電流変化率ΔＩｄｓ／Ｉｄｓ＠２５℃は、温度に対して１次関数的に変化するとみなせる。以下、温度に対するドレイン電流変化率ΔＩｄｓ／Ｉｄｓ＠２５℃の変化を１次関数で表したときの傾きを温度係数（単位：％／℃）と呼ぶ。図９に示す各特性を例にとると、－０．５Ｖのコントロールゲート電圧Ｖｃｇでの温度係数は０．７３（％／℃）であり、－０．２Ｖのコントロールゲート電圧Ｖｃｇでの温度係数は０．１６（％／℃）であり、０Ｖのコントロールゲート電圧Ｖｃｇでの温度係数は０．００（％／℃）であり、０．５Ｖのコントロールゲート電圧Ｖｃｇでの温度係数は０．２０（％／℃）であり、２．０Ｖのコントロールゲート電圧Ｖｃｇでの温度係数は０．３７（％／℃）である。
　図１０は、各コントロールゲート電圧Ｖｃｇにおけるドレイン電流の温度係数を示すグラフである。横軸はコントロールゲート電圧Ｖｃｇを表し、縦軸は温度係数を表している。不揮発性記憶素子Ｍの動作点αにおけるゲート電圧値Ｖαは０Ｖである。コントロールゲート電圧Ｖｃｇのゲート電圧値Ｖαが０Ｖでの動作点αにおける不揮発性記憶素子Ｍのドレインソース間電流Ｉｄｓのドレイン電流値Ｉαは、約３３ｎＡ（図６参照）であり、１００ｎＡ未満である。
　図１１は、２５℃でのドレインソース間電流Ｉｄｓのドレイン電流量に対する温度係数を示すグラフである。横軸は、「Ｉｄｓ＠２５℃」を表し、縦軸は温度係数を表している。すなわち、図１１の横軸は図１０の横軸（コントロールゲート電圧Ｖｃｇ）をドレインソース間電流Ｉｄｓの表記に変換したものである。図１１に示すように、２５℃でのドレインソース間電流Ｉｄｓのドレイン電流量が、動作点αでのドレイン電流量より小さいと温度係数は正の値をとり、動作点αでのドレイン電流量より大きいと温度係数は負の値をとる。また、２５℃でのドレインソース間電流Ｉｄｓのドレイン電流量が大きくなるほど、温度係数は単調に減少する。
　図１２は、各コントロールゲート電圧Ｖｃｇにおけるドレインソース間電流Ｉｄｓの温度係数を示し、温度特性を変更した場合のグラフである。横軸はコントロールゲート電圧Ｖｃｇを表し、縦軸は温度係数を表している。特性ＣＴは温度特性変更前の特性（図１０に示す特性）を示し、特性ＣＴ＋は温度特性を正の方向に少しずらした場合を示し、特性ＣＴ－は温度特性を負の方向に少しずらした場合を示している。
　例えばコントロールゲート電圧Ｖｃｇを０Ｖで駆動させる回路で、流れる電流量に正の温度特性を持たせたい場合は、図１２中に特性ＣＴ＋で示すように、不揮発性記憶素子Ｍの閾値電圧が上がる方向にフローティングゲート領域内に電荷を注入する。逆に、例えばコントロールゲート電圧Ｖｃｇを０Ｖで駆動させる回路で、流れる電流量に負の温度特性を持たせたい場合は、図１２中に特性ＣＴ－で示すように、不揮発性記憶素子Ｍの閾値電圧が下がる方向にフローティングゲート領域内に電荷を注入する。このように温度特性を調整することで回路の用途に合わせた電圧において、正／負どちらの温度特性を持たせることが可能になる。
　次に、本実施形態による温度特性調整回路における電流量の調整方法について説明する。まず、事前に任意のサイズ（例えば単位面積あたり）と任意の温度（例えば２５℃）において、不揮発性記憶素子Ｍの各電流値に対する温度係数（図１１に相当するデータ）を設計パラメータとして取得しておく。その上で、得たい温度係数を実現できる単位面積あたりの電流値を見積もり、その情報を元に、実回路で流したい電流量を実現できる不揮発性記憶素子Ｍのサイズ（ゲート長、ゲート幅）を決定する。このようにすることで、得たい温度特性と電流量を同時に実現できる不揮発性記憶素子Ｍのサイズが決定する。以降、不揮発性記憶素子Ｍをゲートソース間電圧Ｖｇｓが０Ｖ、すなわちゲート領域とソース領域をショートして駆動する温度特性調整回路を例に取って、電流調整方法を図１３から図２１を用いて説明する。
　図１３に示すように、本実施形態における温度特性調整回路１は、コントロールゲート領域ＣＧおよびソース領域Ｓを有しコントロールゲート領域ＣＧとソース領域Ｓとの間にバイアスを印加して駆動される不揮発性記憶素子Ｍを有する電流源と、この電流源が出力する電流の電流量の温度依存性に由来する出力信号の温度依存性が不揮発性記憶素子Ｍによって調整され、かつ不揮発性記憶素子を有さない出力回路６とを備えている。より具体的に、温度特性調整回路１は、少なくとも１つ以上の不揮発性記憶素子Ｍを備え、不揮発性記憶素子Ｍは、例えば高電圧が供給される高電圧供給端子Ｖｄｄと低電圧が供給される低電圧供給端子Ｖｓｓとの間に配置する。以下、符号「Ｖｄｄ」は、高電圧供給端子Ｖｄｄから出力される高電圧の符号としても使用し、符号「Ｖｓｓ」は、低電圧供給端子Ｖｓｓから出力される低電圧の符号としても使用する。不揮発性記憶素子Ｍのドレイン領域Ｄは高電圧供給端子Ｖｄｄに接続され、ソース領域Ｓは電流の供給先である出力回路６に接続されている。出力回路６には、出力電圧や出力電流が出力される出力端子８が接続されている。不揮発性記憶素子Ｍのソース領域Ｓおよびコントロールゲート領域ＣＧは互いに接続されている。なお、図１３に示した構成は一例であり、不揮発性記憶素子Ｍを用いた電流源は、必ずしも高電圧供給端子Ｖｄｄと出力回路６との間に配置される必要はない。
　出力回路６として、例えば電流電圧変換回路などによる電圧出力を行う回路や、カレントミラー回路などによる電流出力を行う回路が例示される。図１４に示すように、電流電圧変換回路で構成された出力回路６は、例えば抵抗素子Ｒを有している。抵抗素子Ｒの一方の端子は不揮発性記憶素子Ｍのソース領域Ｓおよびコントロールゲート領域ＣＧ並びに出力端子８に接続されている。抵抗素子Ｒの他方の端子は低電圧供給端子Ｖｓｓに接続されている。抵抗素子Ｒで構成された電流電圧変換回路は、不揮発性記憶素子Ｍを有する電流源から供給される電流を電圧に変換して出力端子８から出力する。電流源は、温度特性を調整した電流を抵抗素子Ｒに流す。このため、温度特性調整回路１は、温度特性を調整した電圧を出力端子８から出力できる。このように、出力回路６は、電圧の出力信号を出力端子８から出力する。
　図１５に示すように、カレントミラー回路で構成された出力回路６は、例えばゲート端子Ｇが互いに接続されたトランジスタＱ１およびトランジスタＱ２を有している。トランジスタＱ１およびトランジスタＱ２は、例えばＮ型電界効果型トランジスタである。トランジスタＱ１のドレイン端子Ｄは、トランジスタＱ１，Ｑ２のそれぞれのゲート端子Ｇ、不揮発性記憶素子Ｍのソース領域Ｓおよびコントロールゲート領域ＣＧに接続されている。トランジスタＱ１のソース端子Ｓは低電圧供給端子Ｖｓｓに接続されている。トランジスタＱ２のドレイン端子Ｄは、出力端子８に接続されている。トランジスタＱ２のソース端子は、低電圧供給端子Ｖｓｓに接続されている。２つのトランジスタＱ１，Ｑ２で構成されたカレントミラー回路は、不揮発性記憶素子Ｍを有する電流源から供給される電流を基準電流として出力端子８に電流を出力する。電流源は、温度特性を調整した電流をカレントミラー回路に流す。このため、温度特性調整回路１は、温度特性を調整した電圧を出力端子８から出力できる。このように、出力回路６は、電流の出力信号を出力端子８から出力する。
　次に、電流源からの電流が正の温度特性となるように調整する場合について、図１６から図１９を用いて説明する。図１６には、図１２に示す特性ＣＴ＋のみが図示されている。
　例えば温度特性調整回路は、出力端子８から出力する出力信号に温度特性を持たせたい回路であると仮定する。また、その出力信号の温度特性を実現するために電流源から出力回路６に供給する電流には＋０．３％／℃の温度特性が必要であると仮定する。このとき、不揮発性記憶素子Ｍを有する電流源は、図１６に示すように、動作点α＋の状態（コントロールゲート電圧Ｖｃｇが０Ｖで温度係数が＋０．３％／℃となる状態）になるように調整されていることが必要である。不揮発性記憶素子Ｍは、コントロールゲート領域ＣＧおよびフローティングゲート領域ＦＧを有しており、不揮発性記憶素子Ｍは、書き込み消去ができ、書き込み状態を長期間にわたって保持できるため、動作点α＋の状態とすることを実現できる。
　図１７に示すように、例えば不揮発性記憶素子Ｍへの書き込みが可能な温度特性調整回路３は、不揮発性記憶素子Ｍのドレイン領域Ｄに一端子が接続されたスイッチＳＷ１を備えている。スイッチＳＷ１の他端子の１つは高電圧供給端子Ｖｄｄに接続され、スイッチＳＷ１の他端子の他の１つは低電圧供給端子Ｖｓｓに接続され、スイッチＳＷ１の他端子のさらに他の１つはパルス電圧Ｖｐｐの印加端子に接続されている。スイッチＳＷ１を適宜切り替えることにより、高電圧Ｖｄｄ、低電圧Ｖｓｓおよびパルス電圧Ｖｐｐのいずれか１つを不揮発性記憶素子Ｍのドレイン領域Ｄ印加できるようになっている。
　本実施形態による温度特性調整回路３は、不揮発性記憶素子Ｍのソース領域Ｓと出力回路との間に直列接続されたスイッチＳＷ２を備えている。
　温度特性調整回路３は、不揮発性記憶素子Ｍのコントロールゲート領域ＣＧと不揮発性記憶素子Ｍのソース領域Ｓとの間に直列接続されたスイッチＳＷ３を備えている。
　温度特性調整回路３は、不揮発性記憶素子Ｍのコントロールゲート領域ＣＧに接続された一端子を有するスイッチＳＷ４と、スイッチＳＷ４の他端子に一端子が接続されたスイッチＳＷ５を備えている。スイッチＳＷ５の他端子の１つはパルス電圧Ｖｐｐの印加端子に接続され、スイッチＳＷ５の他端子の他の１つは低電圧供給端子Ｖｓｓに接続されている。温度特性調整回路３は、スイッチＳＷ４が接続状態（ショート状態）のときにスイッチＳＷ５を適宜切り替えることにより、パルス電圧Ｖｐｐおよび低電圧Ｖｓｓのいずれか一方を不揮発性記憶素子Ｍのコントロールゲート領域ＣＧに印加できるようになっている。
　図１７に示すように、不揮発性記憶素子Ｍが電流源となって出力回路に電流を供給する場合には、スイッチＳＷ１～ＳＷ５を次のような状態に切り替える。
　スイッチＳＷ１：高電圧供給端子Ｖｄｄ側
　スイッチＳＷ２：接続状態（ショート状態）
　スイッチＳＷ３：接続状態（ショート状態）
　スイッチＳＷ４：開放状態（オープン状態）
　スイッチＳＷ５：任意（図１７では低電圧Ｖｓｓ側）
　温度特性調整回路３は、不揮発性記憶素子Ｍが動作点α＋（図１６参照）で動作するときにスイッチＳＷ１からスイッチＳＷ５を図１７に示す切り替え状態とすると、不揮発性記憶素子Ｍから出力回路に＋０．３％／℃の温度特性をもった電流を供給する。つまり、温度特性調整回路３は、不揮発性記憶素子Ｍの各端子を所望の電位に設定するスイッチＳＷ１～ＳＷ５を含むスイッチ部を備えている。
　図１８に示すように、温度特性調整回路３は、不揮発性記憶素子Ｍを動作点α＋で動作させるための書き換え時には、スイッチＳＷ１～ＳＷ５を次のような状態に切り替える。ここでは、不揮発性記憶素子Ｍの調整前の閾値電圧が調整したい閾値電圧よりも低い場合を例に取っている。
　スイッチＳＷ１：低電圧供給端子Ｖｓｓ側
　スイッチＳＷ２：開放状態（オープン状態）
　スイッチＳＷ３：開放状態（オープン状態）
　スイッチＳＷ４：接続状態（ショート状態）
　スイッチＳＷ５：パルス電圧Ｖｐｐ側
　このため、不揮発性記憶素子Ｍのドレイン領域Ｄに低電圧供給端子Ｖｓｓが印加され、コントロールゲート領域ＣＧにパルス電圧Ｖｐｐが印加されるので、電荷注入口２１１を介してドレイン領域Ｄからフローティングゲート領域ＦＧ（電荷保持領域）に電子が注入される。これにより、不揮発性記憶素子Ｍの閾値電圧が高くなる。逆に、不揮発性記憶素子Ｍのドレイン領域Ｄにパルス電圧Ｖｐｐが印加され、コントロールゲート領域ＣＧに低電圧供給端子Ｖｓｓが印加された場合は、電荷注入口２１１を介してフローティングゲート領域ＦＧ（電荷保持領域）からドレイン領域Ｄに電子が放出される。これにより、不揮発性記憶素子Ｍの閾値電圧が低くなる。
　図１９は、図１７に示す電流源（不揮発性記憶素子Ｍ）の実際の出力電流を確認する状態を示す図である。この状態ではスイッチＳＷ１～ＳＷ５を次のような状態に切り替え、ソース領域Ｓと低電圧Ｖｓｓの間に電流計４を直列接続させて出力電流を確認する。
　スイッチＳＷ１：高電圧供給端子Ｖｄｄ側
　スイッチＳＷ２：開放状態（オープン状態）
　スイッチＳＷ３：接続状態（ショート状態）
　スイッチＳＷ４：開放状態（オープン状態）
　スイッチＳＷ５：任意（図１９では低電圧Ｖｓｓ側）
　図１８に示す書き込み状態と、図１９に示す確認状態とを繰り返し実施し、電流源としての所望の電流および温度係数が得られたところで止める。これにより、不揮発性記憶素子Ｍの出力電流の調整が完了し、その後、図１７に示す状態にスイッチＳＷ１～ＳＷ５を切り替えることにより、電流源としての不揮発性記憶素子Ｍは、＋０．３％／℃の温度特性をもった電流を出力回路６へ供給することが出来る。
　次に、電流源からの電流が負の温度特性となるように調整する場合について、図１７および図１９を参照しつつ図２０および図２１を用いて説明する。図２０には、図１２に示す特性ＣＴ－に対応し、動作点α－の温度係数が－０．３％／℃である特性ＣＴ－が図示されている。
　例えば出力信号の温度特性を実現するために電流源には－０．３％／℃の温度特性が必要である状況を仮定する。このとき、電流源となる不揮発性記憶素子Ｍは、図２０に示すように、動作点α－の状態（コントロールゲート電圧Ｖｃｇが０Ｖで温度係数が－０．３％／℃となる状態）になるように調整されていることが必要である。不揮発性記憶素子Ｍは、コントロールゲート領域ＣＧおよびフローティングゲート領域ＦＧを有しており、不揮発性記憶素子Ｍは、書き込み消去ができ、書き込み状態を長期間にわたって保持できるため、動作点α－の状態とすることを実現できる。
　温度特性調整回路３の不揮発性記憶素子Ｍが動作点α－で動作するときにスイッチＳＷ１～ＳＷ５を図１７に示す切り替え状態とすると、不揮発性記憶素子Ｍから出力回路６に－０．３％／℃の温度特性をもった電流を供給できる。
　図２１に示すように、温度特性調整回路３は、不揮発性記憶素子Ｍを動作点α－で動作させるための書き換え時には、スイッチＳＷ１～ＳＷ５を次のような状態に切り替える。ここでは、不揮発性記憶素子Ｍの調整前の閾値電圧が調整したい閾値電圧よりも高い場合を例に取っている。
　スイッチＳＷ１：パルス電圧Ｖｐｐ側
　スイッチＳＷ２：開放状態（オープン状態）
　スイッチＳＷ３：開放状態（オープン状態）
　スイッチＳＷ４：接続状態（ショート状態）
　スイッチＳＷ５：低電圧供給端子Ｖｓｓ側
　このため、不揮発性記憶素子Ｍのドレイン領域Ｄにパルス電圧Ｖｐｐが印加され、コントロールゲート領域ＣＧに低電圧Ｖｓｓが印加されるので、電荷注入口２１１を介してフローティングゲート領域ＦＧ（電荷保持領域）からドレイン領域Ｄに電子が放出される。これにより、不揮発性記憶素子Ｍの閾値電圧が低くなる。逆に、不揮発性記憶素子Ｍのドレイン領域Ｄに低電圧Ｖｓｓが印加され、コントロールゲート領域ＣＧにパルス電圧Ｖｐｐが印加された場合は、電荷注入口２１１を介してドレイン領域Ｄからフローティングゲート領域ＦＧ（電荷保持領域）に電子が注入される。これにより、不揮発性記憶素子Ｍの閾値電圧が高くなる。
　その後、図１９を用いて説明した方法で電流源としての不揮発性記憶素子Ｍの出力電流を確認する。図２１に示す書き込み状態と、図１９に示す確認状態とを繰り返し実施し、電流源としての所望の電流および温度係数が得られたところで止める。これにより、不揮発性記憶素子Ｍの出力電流の調整が完了し、その後、図１７に示す状態にスイッチＳＷ１～ＳＷ５を切り替えることにより、電流源としての不揮発性記憶素子Ｍは、－０．３％／℃の温度特性をもった電流を出力回路６へ供給することが出来る。
　図１７から図２１に示すように、温度特性調整回路３は、スイッチＳＷ１～ＳＷ５を適切に切り替えることにより、不揮発性記憶素子Ｍの閾値電圧を所望の温度特性をもった電流量が得られる値に書き換え、最終的に図１７に示す状態で所望の温度特性をもった電流量を出力回路へ出力することができる。以上説明したように、本実施形態によれば、温度特性調整回路３から得られる出力の温度特性を自由にコントロールすることが出来る。
　本実施形態による温度特性調整回路１，３では、出力回路６の出力信号の温度特性を正・負両方様々に調整できることを特徴としている。温度特性調整回路１，３の電流源に使用される半導体素子に不揮発性記憶素子Ｍが用いられている。これによって、電流源が出力する電流の電流値の調整が可能になるため、極めて小さい特性バラつきで、正・負両方様々な温度特性に調整することができるようになり、且つ、簡易的な回路構成で、チップ面積の拡大や消費電流を抑制できる。
　また、本実施形態による温度特性調整回路１，３は、電流源および出力回路を含み、この出力回路の出力信号が温度依存性を持つ回路で、かつ、その出力信号の温度依存性が回路内を流れる電流量の温度依存性に由来している回路である。温度特性調整回路１，３は、不揮発性記憶素子Ｍを電流源として使用することで、出力回路６が出力する出力信号の温度特性を自由にコントロールすることができる。また、本実施形態による温度特性調整回路１，３は、非常に単純な回路で構成することが可能であるため、回路規模や回路内で消費する電流を最小限にとどめることが出来る。
＜第２実施形態＞
　本発明の第２実施形態による温度特性調整回路について図２２から図２７を用いて説明する。本実施形態による不揮発性記憶素子は、図１に示す不揮発性記憶素子Ｍと同一の構造を有する不揮発性記憶素子Ｍｗと、図２２に示す不揮発性記憶素子Ｍｒとを一組とし、不揮発性記憶素子Ｍｗおよび不揮発性記憶素子Ｍｒのそれぞれのフローティングゲート領域同士が接続され、不揮発性記憶素子Ｍｗおよび不揮発性記憶素子Ｍｒのそれぞれのコントロールゲート領域同士が接続された構成を有している。
　図２２に示すように、不揮発性記憶素子Ｍｒは、電荷注入口を有していない点を除いて、不揮発性記憶素子Ｍｗと同様の構成を有している。不揮発性記憶素子Ｍｒは、電荷保持領域７１と、電荷保持領域７１を取り囲んで配置された絶縁体７０とを備えている。絶縁体７０は、電荷保持領域７１の上方に形成された上部絶縁膜７４と、電荷保持領域７１の側壁に形成された側壁酸化膜７３と、電荷保持領域７１の下方に形成されたゲート絶縁膜７２とを有している。ゲート絶縁膜７２には、トンネル絶縁膜が形成されておらず、膜厚が略一定である。
　図２３に示すように、本実施形態による不揮発性記憶素子Ｍは、図１に示す不揮発性記憶素子Ｍと同一の構造を有する不揮発性記憶素子Ｍｗと、図２２に示す不揮発性記憶素子Ｍｒとを備えている。不揮発性記憶素子Ｍｗのコントロールゲート領域ＣＧと、不揮発性記憶素子Ｍｒのコントロールゲート領域ＣＧとは接続されている。不揮発性記憶素子Ｍｗのフローティングゲート領域ＦＧと、不揮発性記憶素子Ｍｒのフローティングゲート領域ＦＧとは接続されている。
　図２４に示すように、本実施形態による温度特性調整回路５は、少なくとも１つ以上の不揮発性記憶素子Ｍを備えている。不揮発性記憶素子Ｍは、図２３に示す不揮発性記憶素子Ｍと同一の構成を有している。不揮発性記憶素子Ｍは、不揮発性記憶素子Ｍｗ，Ｍｒを備えている。不揮発性記憶素子Ｍｗは、図１に示す不揮発性記憶素子Ｍと同一の構成を有し、不揮発性記憶素子Ｍｒは、図２２に示す不揮発性記憶素子Ｍｒと同一の構成を有している。したがって、以下、必要に応じて、不揮発性記憶素子Ｍｗの構成の説明において図１を参照し、不揮発性記憶素子Ｍｒの構成の説明において図２２を参照する。
　温度特性調整回路５は、不揮発性記憶素子（第一不揮発性記憶素子の一例）Ｍｗと、不揮発性記憶素子（第二不揮発性記憶素子の一例）Ｍｒを備えている。不揮発性記憶素子Ｍｒは、不揮発性記憶素子Ｍｗのゲート領域に設けられたコントロールゲート領域（第一コントロールゲート領域の一例）ＣＧと電気的に接続されたコントロールゲート領域（第二コントロールゲート領域の一例）ＣＧを有している。また、不揮発性記憶素子Ｍｒは、不揮発性記憶素子Ｍｗの電荷保持領域（第一電荷保持領域の一例、図１参照）と電気的に接続された電荷保持領域（第二電荷保持領域の一例、図２２参照）と、電荷保持領域に接触して形成されたゲート絶縁膜（図２２参照）とを有している。不揮発性記憶素子Ｍｗに設けられた電荷注入口２１１（図１参照）は、不揮発性記憶素子Ｍｒに形成される電流経路に接していない領域に形成されている。不揮発性記憶素子Ｍｗに設けられた電荷注入口は、不揮発性記憶素子Ｍｒのドレイン領域Ｄおよびソース領域Ｓを含む電流パスと、その電流パスとは接していない領域に形成されている。本実施形態では、不揮発性記憶素子Ｍｗ，Ｍｒは電流源として用いられ、この電流源が出力する電流の経路は不揮発性記憶素子Ｍｒのドレイン領域Ｄおよびソース領域Ｓを含む電流パスとなる。このため、不揮発性記憶素子Ｍｗに設けられた電荷注入口２１１は、この電流源が出力する電流の経路とは接していない領域に形成される。
　不揮発性記憶素子Ｍに備えられた不揮発性記憶素子Ｍｗのコントロールゲート領域ＣＧと、不揮発性記憶素子Ｍｒのコントロールゲート領域ＣＧとは接続されている。不揮発性記憶素子Ｍｗのフローティングゲート領域ＦＧと、不揮発性記憶素子Ｍｒのフローティングゲート領域ＦＧとは接続されている。
　不揮発性記憶素子Ｍｒは、例えば高電圧が供給される高電圧供給端子Ｖｄｄと低電圧が供給される低電圧供給端子Ｖｓｓとの間に配置する。より具体的には、不揮発性記憶素子Ｍｒのドレイン領域Ｄは高電圧供給端子Ｖｄｄに接続され、ソース領域Ｓは電流の供給先である出力回路６に接続されている。不揮発性記憶素子Ｍｒのソース領域Ｓおよびコントロールゲート領域ＣＧは互いに接続されている。
　不揮発性記憶素子Ｍｗは、フローティングゲート領域ＦＧの下方の両側の一方に設けられた第一領域Ａ１と、この両側の他方に設けられた第二領域Ａ２とを有している。本実施例における温度特性調整回路５は、不揮発性記憶素子Ｍｗの第一領域Ａ１に一端子が接続されたスイッチＳＷ１を備えている。スイッチＳＷ１の他端子の１つは低電圧供給端子Ｖｓｓに接続され、スイッチＳＷ１の他端子の他の１つはパルス電圧Ｖｐｐの印加端子に接続されている。温度特性調整回路５は、スイッチＳＷ１を適宜切り替えることにより、低電圧Ｖｓｓおよびパルス電圧Ｖｐｐのいずれか一方を不揮発性記憶素子Ｍｗの第一領域Ａ１に印加できるようになっている。
　温度特性調整回路５は、不揮発性記憶素子Ｍｒのソース領域Ｓと出力回路との間に直列接続されたスイッチＳＷ２を備えている。
　温度特性調整回路５は、不揮発性記憶素子Ｍｗのコントロールゲート領域ＣＧと不揮発性記憶素子Ｍｒのソース領域Ｓとの間に直列接続されたスイッチＳＷ３を備えている。
　温度特性調整回路５は、不揮発性記憶素子Ｍｗのコントロールゲート領域ＣＧに接続された一端子を有するスイッチＳＷ４と、スイッチＳＷ４の他端子に一端子が接続されたスイッチＳＷ５を備えている。スイッチＳＷ５の他端子の１つはパルス電圧Ｖｐｐの印加端子に接続され、スイッチＳＷ５の他端子の他の１つは低電圧供給端子Ｖｓｓに接続されている。温度特性調整回路５は、スイッチＳＷ４が接続状態（ショート状態）のときにスイッチＳＷ５を適宜切り替えることにより、パルス電圧Ｖｐｐおよび低電圧Ｖｓｓのいずれか一方を不揮発性記憶素子Ｍのコントロールゲート領域ＣＧに印加できるようになっている。
　不揮発性記憶素子Ｍｗの第二領域Ａ２は、電流源における不揮発性記憶素子Ｍのソース領域Ｓのように接続されておらず、フローティング状態となっている。なお、不揮発性記憶素子Ｍｗは不揮発性記憶素子Ｍｒのフローティングゲート領域ＦＧへの電荷注入のために存在する領域であり、トランジスタとして電流を流さない。そのため、不揮発性記憶素子Ｍｗは、ソース領域Ｓやドレイン領域Ｄを有している必要はなく、電荷注入口２１１をもった構造であればその形態は問わない。
　図２４に示すように、温度特性調整回路５では、電荷注入時には、不揮発性記憶素子Ｍｗを通ってフローティングゲート領域ＦＧに電荷が注入される。温度特性調整回路５を動作させる時には不揮発性記憶素子Ｍｒを通って電流が流れる。温度特性調整回路５では、不揮発性記憶素子Ｍ（すわなち不揮発性記憶素子Ｍｗ，Ｍｒ）は第１実施形態と同様に所望の温度特性をもち、かつ所望の電流量を供給できる電流源となっている。
　図２４に示すように、温度特性調整回路５が出力回路６に電流を供給する場合には、スイッチＳＷ１～ＳＷ５を次のような状態に切り替える。
　スイッチＳＷ１：低電圧供給端子Ｖｓｓ側
　スイッチＳＷ２：接続状態（ショート状態）
　スイッチＳＷ３：接続状態（ショート状態）
　スイッチＳＷ４：開放状態（オープン状態）
　スイッチＳＷ５：任意（図２４では低電圧Ｖｓｓ側）
　本実施形態では、不揮発性記憶素子Ｍが所望の温度特性をもち、かつ所望の電流量を供給できる電流源のときにスイッチＳＷ１～ＳＷ５を図２４に示す切り替え状態とすると、不揮発性記憶素子Ｍから出力回路に所望の温度特性をもった電流を供給する。
　次に、電流源からの電流が正の温度特性となるように調整する場合について図１６、図２４を参照しつつ図２５および図２６を用いて説明する。
　第１実施形態と同様に、例えばこの温度特性調整回路５は、出力端子８から出力する出力信号に温度特性を持たせたい回路であると仮定し、その出力信号の温度特性を実現するために電流源から出力回路６に供給する電流には＋０．３％／℃の温度特性が必要であると仮定する。このとき、電流源となる不揮発性記憶素子Ｍｒは、図１６に示すように動作点が動作点α＋（コントロールゲート電圧Ｖｃｇが０Ｖで温度係数が＋０．３％／℃となる動作点）になるように調整されていることが必要である。
　図２５に示すように、温度特性調整回路５は、不揮発性記憶素子Ｍを動作点α＋で動作させるための書き換え時には、スイッチＳＷ１～ＳＷ５を次のような状態に切り替える。ここでは、不揮発性記憶素子Ｍの調整前の閾値電圧が調整したい閾値電圧よりも低い場合を例に取っている。
　スイッチＳＷ１：低電圧供給端子Ｖｓｓ側
　スイッチＳＷ２：開放状態（オープン状態）
　スイッチＳＷ３：開放状態（オープン状態）
　スイッチＳＷ４：接続状態（ショート状態）
　スイッチＳＷ５：パルス電圧Ｖｐｐ側
　このため、不揮発性記憶素子Ｍｗの第一領域Ａ１に低電圧供給端子Ｖｓｓが印加され、コントロールゲート領域ＣＧにパルス電圧Ｖｐｐが印加されるので、電荷注入口２１１を介して第一領域Ａ１からフローティングゲート領域ＦＧ（電荷保持領域）に電子が注入される。これにより、不揮発性記憶素子Ｍｗの閾値電圧が高くなる。逆に、不揮発性記憶素子Ｍｗの第一領域Ａ１にパルス電圧Ｖｐｐが印加され、コントロールゲート領域ＣＧに低電圧供給端子Ｖｓｓが印加された場合は、電荷注入口２１１を介してフローティングゲート領域ＦＧ（電荷保持領域）から第一領域Ａ１に電子が放出される。これにより、不揮発性記憶素子Ｍｗの閾値電圧が低くなる。
　図２６は、図２４に示す電流源（不揮発性記憶素子Ｍ）の実際の出力電流を確認する状態を示す図である。この状態ではスイッチＳＷ１～ＳＷ５を次のような状態に切り替え、不揮発性記憶素子Ｍｒのソース領域Ｓと低電圧Ｖｓｓの間に電流計４を直列接続させて出力電流を確認する。
　スイッチＳＷ１：低電圧供給端子Ｖｓｓ側
　スイッチＳＷ２：開放状態（オープン状態）
　スイッチＳＷ３：接続状態（ショート状態）
　スイッチＳＷ４：開放状態（オープン状態）
　スイッチＳＷ５：任意（図２４では低電圧Ｖｓｓ側）
　図２５に示す書き込み状態と、図２６に示す確認状態を繰り返し実施し、電流源としての所望の電流および温度係数が得られたところで止める。これにより、不揮発性記憶素子Ｍの出力電流の調整が完了し、その後、図２４に示す状態にスイッチＳＷ１～ＳＷ５を切り替えることにより、不揮発性記憶素子Ｍは、＋０．３％／℃の温度特性をもった電流を出力回路６へ供給することが出来る。
　次に、電流源からの電流が負の温度特性となるように調整する場合について図２０および図２４を参照しつつ図２７を用いて説明する。
　例えば出力信号の温度特性を実現するために電流源には－０．３％／℃の温度特性が必要である状況を仮定する。このとき、電流源となる不揮発性記憶素子Ｍは、図２０に示すように、動作点が動作点α－（コントロールゲート電圧Ｖｃｇが０Ｖで温度係数が－０．３％／℃となる動作点）になるように調整されていることが必要である。
　図２４に示す温度特性調整回路５の不揮発性記憶素子Ｍｒが動作点α－で動作するときにスイッチＳＷ１～ＳＷ５を図２４に示す切り替え状態とすると、不揮発性記憶素子Ｍから出力回路６に－０．３％／℃の温度特性をもった電流を供給する。
　図２７に示すように、温度特性調整回路５は、不揮発性記憶素子Ｍを動作点α－で動作させるための書き換え時には、スイッチＳＷ１～ＳＷ５を次のような状態に切り替える。ここでは、不揮発性記憶素子Ｍの調整前の閾値電圧が調整したい閾値電圧よりも高い場合を例に取っている。
　スイッチＳＷ１：パルス電圧Ｖｐｐ側
　スイッチＳＷ２：開放状態（オープン状態）
　スイッチＳＷ３：開放状態（オープン状態）
　スイッチＳＷ４：接続状態（ショート状態）
　スイッチＳＷ５：低電圧供給端子Ｖｓｓ側
　このため、不揮発性記憶素子Ｍｗの第一領域Ａ１にパルス電圧Ｖｐｐが印加され、コントロールゲート領域ＣＧに低電圧Ｖｓｓが印加されるので、電荷注入口２１１を介してフローティングゲート領域ＦＧ（電荷保持領域）から第一領域Ａ１に電子が放出される。これにより、不揮発性記憶素子Ｍの閾値電圧が低くなる。逆に、不揮発性記憶素子Ｍｗの第一領域Ａ１に低電圧Ｖｓｓが印加され、コントロールゲート領域ＣＧにパルス電圧Ｖｐｐが印加された場合は、電荷注入口２１１を介して第一領域Ａ１からフローティングゲート領域ＦＧ（電荷保持領域）に電子が注入される。これにより、不揮発性記憶素子Ｍｗの閾値電圧が高くなる。
　その後、図２６を用いて説明した方法で電流源としての不揮発性記憶素子Ｍの出力電流を確認する。図２７に示す書き込み状態と、図２６に示す確認状態とを繰り返し実施し、電流源としての所望の電流および温度係数が得られたところで止める。これにより、不揮発性記憶素子Ｍの出力電流の調整が完了し、その後、図２４に示した状態にスイッチＳＷ１～ＳＷ５を切り替えることにより、電流源としての不揮発性記憶素子Ｍは、－０．３％／℃の温度特性をもった電流を出力回路６へ供給することが出来る。
　図２４から図２７に示すように、温度特性調整回路５は、スイッチＳＷ１～ＳＷ５を適切に切り替えることにより、不揮発性記憶素子Ｍの閾値電圧を所望の温度特性をもった電流量が得られる値に書き換え、最終的に図２４に示す状態で所望の温度特性をもった電流量を出力回路６へ出力することができる。以上説明したように、本実施形態によれば、温度特性調整回路５から得られる出力の温度特性を自由にコントロールすることが出来る。また、本実施形態による温度特性調整回路５は、不揮発性記憶素子Ｍｗのフローティングゲート領域ＦＧの電荷量を調整して閾値電圧を調整できるので、上記第１実施形態による温度特性調整回路３と同様の効果が得られる。
　また、本実施形態における温度特性調整回路５は、図２３に示す構成の不揮発性記憶素子Ｍを備えることにより、電荷注入時および電荷放出時の電流経路と、温度特性調整回路５の動作時の電流経路とを分離できる。これにより、温度特性調整回路５は、不揮発性記憶素子の予期せぬ書き換えを防止し、信頼性の向上を図ることができる。
　以上説明したとおり、上記第１および第２実施形態による温度特性調整回路は、不揮発性記憶素子を備える高品質アナログ回路である。
１，３，５　温度特性調整回路
４　電流計
６　出力回路
８　出力端子
１０　ウェル領域
１１，１３　Ｎ型領域
１２，１４　Ｎ＋領域
２０，７０　絶縁体
２１，７１　電荷保持領域
２２，７２　ゲート絶縁膜
２３、７３　側壁酸化膜
２４、７４　上部絶縁膜
２５，３２　サイドウォール
４１，４２　素子分離領域
５１，５２，５３　コンタクトプラグ
６１　保護膜
２１１　電荷注入口
２２１　トンネル絶縁膜Ａ１　第一領域
Ａ２　第二領域
Ｂ　バックゲート
ＣＧ　コントロールゲート領域
Ｄ　ドレイン領域
ＦＧ　フローティングゲート領域
Ｇ　ゲート領域
Ｍ，Ｍｒ，Ｍｗ　不揮発性記憶素子
Ｑ１，Ｑ２　トランジスタ
Ｒ　抵抗
Ｓ　ソース領域

Claims (5)

  1. 　コントロールゲート領域およびソース領域を有し、前記コントロールゲート領域と前記ソース領域との間にバイアスを印加して駆動される不揮発性記憶素子を有する電流源と、
    　前記電流源が出力する電流の電流量の温度依存性に由来する出力信号の温度依存性が前記不揮発性記憶素子によって調整され、かつ不揮発性記憶素子を有さない出力回路と
    　を備える温度特性調整回路。
  2. 　前記出力回路は、電圧の出力信号を出力する請求項１に記載の温度特性調整回路。
  3. 　前記出力回路は、電流の出力信号を出力する請求項１に記載の温度特性調整回路。
  4. 　前記電流源および前記出力回路に流れる電流値は１００ｎＡ未満である請求項１から３までのいずれか一項に記載の温度特性調整回路。
  5. 　前記不揮発性記憶素子は、電荷注入口を有し、
    　前記電荷注入口は、前記電流源が出力する電流の経路とは接していない領域に形成される請求項１から４までのいずれか一項に記載の温度特性調整回路。
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