WO2017221563A1 - 貼り合わせｓｏｉウェーハの製造方法 - Google Patents

貼り合わせｓｏｉウェーハの製造方法 Download PDF

Info

Publication number
WO2017221563A1
WO2017221563A1 PCT/JP2017/017481 JP2017017481W WO2017221563A1 WO 2017221563 A1 WO2017221563 A1 WO 2017221563A1 JP 2017017481 W JP2017017481 W JP 2017017481W WO 2017221563 A1 WO2017221563 A1 WO 2017221563A1
Authority
WO
WIPO (PCT)
Prior art keywords
silicon layer
polycrystalline silicon
wafer
temperature
predetermined temperature
Prior art date
Application number
PCT/JP2017/017481
Other languages
English (en)
French (fr)
Inventor
大士 若林
賢二 目黒
美保 二井谷
Original Assignee
信越半導体株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 信越半導体株式会社 filed Critical 信越半導体株式会社
Priority to CN201780024927.0A priority Critical patent/CN109075028B/zh
Publication of WO2017221563A1 publication Critical patent/WO2017221563A1/ja

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H01L21/76254—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques with separation/delamination along an ion implanted layer, e.g. Smart-cut, Unibond
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02002—Preparing wafers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body

Definitions

  • the present invention relates to a method for manufacturing a bonded SOI wafer.
  • Patent Document 1 describes that a polycrystalline silicon layer or an amorphous silicon layer as a carrier trap layer is formed at the interface between a BOX layer and a base wafer.
  • Patent Document 2 also describes that a polycrystalline layer as a carrier trap layer is formed at the interface between the BOX layer and the base wafer. Further, in order to prevent recrystallization of the polycrystalline silicon layer, The heat treatment temperature after the formation of the polycrystalline silicon layer is limited.
  • Patent Document 3 does not describe the formation of a polycrystalline silicon layer or an amorphous silicon layer as a carrier trap layer, but increases the surface roughness of the base wafer surface to be bonded to the bond wafer. By doing so, it is described that the same effect as the carrier trap layer is obtained.
  • the polycrystalline silicon layer is monocrystallized, and the function as the carrier trap layer is lost, which may deteriorate the high frequency characteristics. is there.
  • the polycrystalline silicon layer can be prevented from being monocrystallized by lowering the formation temperature of the polycrystalline silicon layer, there is a problem that the growth rate is lowered and the productivity is deteriorated.
  • the polycrystalline silicon layer is deposited at a first temperature of 1010 ° C. or lower at a first temperature, and at a second temperature higher than the first temperature, the polycrystalline silicon layer is deposited thicker than the first growth.
  • a method of manufacturing a bonded SOI wafer has been proposed. This manufacturing method can prevent the polycrystalline silicon layer from being monocrystallized, and can maintain the effect as the carrier trap layer.
  • the two-stage deposition of the low temperature deposition and the high temperature deposition is performed in this way in the deposition process, a reduction in productivity is inevitable.
  • the present invention has been made in view of the above circumstances, and an object thereof is to provide a method for manufacturing a bonded SOI wafer capable of suppressing single crystallization of a polycrystalline silicon layer while maintaining high productivity.
  • the present invention is a method of manufacturing a bonded SOI wafer by bonding a bond wafer made of silicon single crystal and a base wafer together through an insulating film.
  • a silicon single crystal wafer having a resistivity of 100 ⁇ ⁇ cm or more is used as the base wafer, and the polycrystalline silicon layer is deposited.
  • the step further includes the step of forming an oxide film in advance on the surface of the base wafer on which the polycrystalline silicon layer is deposited.
  • the deposition of the polycrystalline silicon layer is performed by raising the temperature to a predetermined temperature of 1000 ° C. or higher.
  • a method for manufacturing a bonded SOI wafer in which a raw material gas for the polycrystalline silicon layer is supplied at a temperature, and the raw material gas for the polycrystalline silicon layer is supplied even when the temperature is raised to the predetermined temperature. .
  • a polycrystalline silicon layer base is formed by flowing a raw material gas of a polycrystalline silicon layer from the time of a temperature rising stage in which the temperature is raised from a low temperature to a high temperature. Since the polycrystalline silicon layer is grown, a bonded SOI wafer can be manufactured while simultaneously suppressing the single crystallization of the polycrystalline silicon layer and high productivity.
  • the oxide film is preferably formed by wet cleaning.
  • the predetermined temperature is preferably 1150 ° C. or lower.
  • the predetermined temperature for raising the temperature is 1150 ° C. or less, the possibility that the polycrystalline silicon layer becomes a single crystal during the deposition at a high temperature can be reduced.
  • the temperature at which the supply of the source gas of the polycrystalline silicon layer is started when the temperature is raised to the predetermined temperature is in the range of 600 ° C. to 980 ° C.
  • the oxide film is less likely to disappear during the temperature rise. Single crystallization can be suppressed. Moreover, if it is 600 degreeC or more, high productivity can be ensured.
  • the method for manufacturing a bonded SOI wafer when a polycrystalline silicon layer is deposited on a base wafer, the polycrystalline silicon layer is made to flow by starting a polycrystalline silicon layer source gas from the temperature rising stage in which the temperature is raised from low to high. A base of a crystalline silicon layer is formed, and a polycrystalline silicon layer is grown at a high temperature.
  • a bonded SOI wafer can be manufactured while achieving both the suppression of single crystallization of the polycrystalline silicon layer and high productivity.
  • the method for manufacturing a bonded SOI wafer of the present invention is not limited to the formation of a polycrystalline silicon layer, but can be applied to the improvement of productivity when forming a single crystal silicon layer, and therefore has high versatility.
  • FIG. 6 is a graph showing deposition conditions for a polycrystalline silicon layer of Comparative Example 1.
  • 10 is a graph showing deposition conditions for a polycrystalline silicon layer of Comparative Example 2. It is the graph which compared the productivity (throughput) in an Example and Comparative Examples 1 and 2.
  • FIG. It is a cross-sectional SEM photograph of the wafer which deposited the polycrystalline silicon layer in an Example and Comparative Examples 1 and 2.
  • the inventors of the present invention have made extensive studies on the above-mentioned problems and manufactured a bonded SOI wafer capable of suppressing single crystallization of the polycrystalline silicon layer without deteriorating the productivity when forming the polycrystalline silicon layer. I thought of a way.
  • the temperature for forming the polycrystalline silicon layer is lowered, the temperature is raised to a predetermined temperature, and then the polycrystalline silicon layer source gas (silicon growth gas) is flowed to remove the polycrystalline silicon layer.
  • the polycrystalline silicon layer source gas silicon growth gas
  • the polycrystalline silicon layer source gas silicon growth gas
  • the inventors of the present invention formed a base of the polycrystalline silicon layer by flowing a silicon growth gas from the time of the temperature rising stage where the temperature is raised from a low temperature to a high temperature, and growing the polycrystalline silicon layer at a high temperature, The inventors have found that the deposition of a polycrystalline silicon layer that achieves both suppression of single crystallization and high productivity can be realized, and the present invention has been completed.
  • a bond wafer 1 made of a silicon single crystal is prepared (see step S11 in FIG. 1 and FIG. 2A).
  • an insulating film 3 (for example, an oxide film) to be a buried insulating film layer is formed on the bonding surface of the bond wafer 1 by, for example, thermal oxidation or CVD (step S12 in FIG. 1, FIG. 2B). reference).
  • the insulating film 3 may be formed not only on the bonding surface but also on the entire bond wafer.
  • At least one kind of gas ion of hydrogen ions and rare gas ions is implanted into the bond wafer 1 from above the insulating film 3 by an ion implanter, and the ion implantation layer 4 is formed in the bond wafer 1. It forms (refer step S13 of FIG. 1, FIG.2 (c)).
  • a base wafer 2 made of silicon single crystal is prepared (see step S21 in FIG. 1, FIG. 2D). At this time, a silicon single crystal wafer having a resistivity of 100 ⁇ ⁇ cm or more is prepared as the base wafer 2.
  • the resistivity of the base wafer 2 is 100 ⁇ ⁇ cm or more, it can be suitably used for manufacturing a high-frequency device, more preferably 1000 ⁇ ⁇ cm or more, and particularly preferably 3000 ⁇ ⁇ cm or more.
  • the upper limit of a resistivity is not specifically limited, For example, it can be set to 50000 ohm * cm.
  • an oxide film (base oxide film) 5 is formed on the base wafer 2 (see step S22 in FIG. 1, FIG. 2E).
  • the thickness of the oxide film 5 is not particularly limited, the oxide film thickness between the base wafer and the polycrystalline silicon layer may affect the characteristics of the RF device. It is preferable to make it thin, for example, it is preferable to set it as 0.3 nm or more and 10 nm or less.
  • wet cleaning can be cited as the simplest method. Specifically, SC1 (mixed aqueous solution of NH 4 OH and H 2 O 2 ), SC2 (mixed aqueous solution of HCl and H 2 O 2 ), sulfuric acid / hydrogen peroxide (mixed aqueous solution of H 2 SO 4 and H 2 O 2 )
  • SC1 mixed aqueous solution of NH 4 OH and H 2 O 2
  • SC2 mixed aqueous solution of HCl and H 2 O 2
  • sulfuric acid / hydrogen peroxide mixed aqueous solution of H 2 SO 4 and H 2 O 2
  • a uniform oxide film having a thickness of about 0.5 to 3 nm can be formed by performing cleaning using ozone water or the like, or cleaning combining these.
  • a polycrystalline silicon layer 6 is deposited on the oxide film (base oxide film) 5 (see step S23 in FIG. 1, FIG. 2 (f)).
  • the deposition of the polycrystalline silicon layer is performed by raising the temperature to a predetermined temperature of 1000 ° C. or higher, supplying the source gas of the polycrystalline silicon layer at the predetermined temperature, and further raising the temperature to the predetermined temperature. Also supply the source gas for the polycrystalline silicon layer.
  • the temperature it is essential to raise the temperature to a predetermined temperature of 1000 ° C. or higher.
  • the predetermined temperature for raising the temperature is less than 1000 ° C., single crystallization of the polycrystalline silicon layer can be suppressed, but the growth rate is lowered and the productivity is deteriorated.
  • the upper limit of the predetermined temperature to be raised is 1150 ° C. or lower. If the predetermined temperature to be raised is 1150 ° C. or lower, the polycrystalline silicon layer is thinly deposited by introducing the source gas of the polycrystalline silicon layer when the temperature is raised to the predetermined temperature, and the high temperature predetermined temperature is increased. Since the oxide film hardly disappears during the deposition at the temperature, the possibility that the polycrystalline silicon layer becomes a single crystal can be reduced.
  • the temperature at which the supply of the source gas for the polycrystalline silicon layer is started when the temperature is raised to the predetermined temperature is in the range of 600 ° C. to 980 ° C. If the temperature at which the supply of the source gas for the polycrystalline silicon layer is started at 980 ° C. or lower when the temperature is raised to the predetermined temperature, the oxide film is less likely to disappear during the temperature rise. Single crystallization can be suppressed. Moreover, if it is 600 degreeC or more, high productivity can be ensured.
  • the supply of the source gas for the polycrystalline silicon layer at the time of raising the temperature to the predetermined temperature may be started simultaneously with the start of the temperature increase to the predetermined temperature, or while the temperature is raised to the predetermined temperature. You may start on.
  • pre-bonding cleaning is performed (see step S25 in FIG. 1).
  • steps S11 to S14 in FIG. 1 for the bond wafer and steps S21 to S25 in FIG. 1 for the base wafer may be performed first or in parallel.
  • the surface of the base wafer 2 on which the polycrystalline silicon layer 6 is formed (polishing surface) and the surface of the bond wafer 1 on which ions are implanted are in contact with the base wafer 2 on which the polycrystalline silicon layer 6 is formed.
  • the bonding wafer 1 on which the insulating film 3 is formed is adhered and bonded together (see step S31 in FIG. 1, FIG. 2H).
  • the bonded wafer is subjected to a heat treatment (separation heat treatment) for generating a microbubble layer in the ion implantation layer 4, and the bond wafer 1 is separated by the ion implantation layer 4 (microbubble layer) to form a thin film.
  • a bonded SOI wafer 8 in which the insulating film 3 and the SOI layer 7 are formed on the base wafer 2 is manufactured (see step S32 in FIG. 1, FIG. 2 (i)).
  • bonding heat treatment is performed on the bonded SOI wafer 8 (see step S33 in FIG. 1).
  • a bonded SOI wafer can be manufactured as described above.
  • the bonded bond wafer 1 can be thinned by grinding, polishing, etching, or a combination thereof in addition to the ion implantation separation method.
  • the bonded SOI wafer manufacturing method of the present invention can suppress single crystallization of the polycrystalline silicon layer while maintaining high productivity.
  • the method for manufacturing a bonded SOI wafer of the present invention is not limited to the formation of a polycrystalline silicon layer, but can be applied to the improvement of productivity when forming a single crystal silicon layer, and therefore has high versatility.
  • a bonded SOI wafer was manufactured using the method for manufacturing a bonded SOI wafer described with reference to FIGS. At that time, a silicon wafer having a diameter of 200 mm, a crystal orientation ⁇ 100>, a resistivity of 1300 ⁇ ⁇ cm, and a p-type silicon single crystal wafer is used as the base wafer.
  • the formation of the oxide film and the deposition of the polycrystalline silicon layer on the base wafer are as follows. Performed under conditions.
  • a bonded SOI wafer was produced in the same manner as in the example.
  • the deposition conditions for the polycrystalline silicon layer were the conditions shown in FIG. That is, the polycrystalline silicon layer was deposited by supplying the TCS gas under two-stage conditions of 900 ° C. and 1070 ° C. without supplying the TCS gas when raising the temperature.
  • the deposition rate at 900 ° C. was 0.3 ⁇ m / min, and the deposition rate at 1070 ° C. was 3.0 ⁇ m / min.
  • the present invention is not limited to the above embodiment.
  • the above-described embodiment is an exemplification, and the present invention has any configuration that has substantially the same configuration as the technical idea described in the claims of the present invention and that exhibits the same effects. Are included in the technical scope.

Abstract

ベースウェーハに多結晶シリコン層を堆積する工程と、多結晶シリコン層を研磨して研磨面を得る工程と、ボンドウェーハに絶縁膜を形成する工程と、絶縁膜を介して多結晶シリコン層の研磨面とボンドウェーハとを貼り合わせる工程と、ボンドウェーハを薄膜化する工程とを有し、ベースウェーハとして１００Ω・ｃｍ以上のシリコン単結晶ウェーハを用い、多結晶シリコン層を堆積する工程は、ベースウェーハの多結晶シリコン層を堆積する表面に予め酸化膜を形成する段階をさらに含み、多結晶シリコン層の堆積は、１０００℃以上の所定温度まで昇温し、所定温度において多結晶シリコン層の原料ガスを供給することによって行い、さらに、所定温度まで昇温する際においても多結晶シリコン層の原料ガスを供給する。これにより、高い生産性を保ちながら多結晶シリコン層の単結晶化が抑制できる貼り合わせＳＯＩウェーハの製造方法が提供される。

Description

貼り合わせＳＯＩウェーハの製造方法
　本発明は、貼り合わせＳＯＩウェーハの製造方法に関する。
　ＲＦ（Ｒａｄｉｏ　Ｆｒｅｑｕｅｎｃｙ：高周波）デバイス対応のＳＯＩウェーハとして、ベースウェーハの抵抗率を高抵抗化することで対処してきた。しかしながら、さらなる高速化に対応するためにより高い周波数に対応することが必要になってきており、従来の高抵抗ウェーハの使用のみでは対処できなくなってきている。
　そこで、対応策としてＳＯＩウェーハの埋め込み酸化膜層（ＢＯＸ層）直下に、発生したキャリアを消滅させる効果を持つ層（キャリアトラップ層）を加えることが提案されており、高抵抗ウェーハ中に発生したキャリアを再結合させるための高抵抗の多結晶シリコン層をベースウェーハ上に形成することが必要となってきている。
　特許文献１には、ＢＯＸ層とベースウェーハの界面に、キャリアトラップ層としての多結晶シリコン層や非晶質シリコン層を形成することが記載されている。
　一方、特許文献２にも、ＢＯＸ層とベースウェーハの界面に、キャリアトラップ層としての多結晶層を形成することが記載されており、さらに、多結晶シリコン層の再結晶化を防止するため、多結晶シリコン層形成後の熱処理温度を制限している。
　また、特許文献３には、キャリアトラップ層としての多結晶シリコン層や非晶質シリコン層を形成することは記載されていないが、ボンドウェーハと貼り合わせる側のベースウェーハ表面の表面粗さを大きくすることによって、キャリアトラップ層と同様の効果を得ることが記載されている。
特表２００７－５０７０９３号公報 特表２０１３－５１３２３４号公報 特開２０１０－２７８１６０号公報 特開２０１５－２１１０６１号公報
　しかし、ベースウェーハ表面に多結晶シリコン層を成長する際の成長温度を高温にすると、多結晶シリコン層の単結晶化が進み、キャリアトラップ層としての機能が失われ、高周波特性を劣化させる場合がある。また、多結晶シリコン層の形成温度を低くすることで多結晶シリコン層の単結晶化は抑えられるが、成長速度が下がり、生産性が悪化する問題がある。
　ここで、特許文献４では、多結晶シリコン層の堆積を、１０１０℃以下の第１温度で行う第１成長と、第１温度よりも高温の第２温度で第１成長よりも厚く堆積を行うことで貼り合わせＳＯＩウェーハを製造する方法が提案されている。この製造方法は、多結晶シリコン層の単結晶化が起きることを防止でき、キャリアトラップ層としての効果を維持することができるものであった。しかしながら、堆積工程においてこのように低温堆積と高温堆積の２段階の堆積を行うと、生産性の低下が不可避であった。
　本発明は、上記事情に鑑みなされたもので、高い生産性を保ちながら多結晶シリコン層の単結晶化が抑制できる貼り合わせＳＯＩウェーハの製造方法を提供することを目的とする。
　上記課題を解決するために、本発明では、いずれもシリコン単結晶からなるボンドウェーハとベースウェーハとを絶縁膜を介して貼り合わせて貼り合わせＳＯＩウェーハを製造する方法であって、前記ベースウェーハの貼り合わせ面側に多結晶シリコン層を堆積する工程と、該多結晶シリコン層の表面を研磨して研磨面を得る工程と、前記ボンドウェーハの貼り合わせ面に前記絶縁膜を形成する工程と、前記絶縁膜を介して前記ベースウェーハの前記多結晶シリコン層の前記研磨面と前記ボンドウェーハとを貼り合わせる工程と、貼り合わせられた前記ボンドウェーハを薄膜化してＳＯＩ層を形成する工程とを有し、前記ベースウェーハとして抵抗率が１００Ω・ｃｍ以上のシリコン単結晶ウェーハを用い、前記多結晶シリコン層を堆積する工程は、前記ベースウェーハの前記多結晶シリコン層を堆積する表面に予め酸化膜を形成する段階をさらに含み、前記多結晶シリコン層の堆積は、１０００℃以上の所定温度まで昇温し、該所定温度において前記多結晶シリコン層の原料ガスを供給することによって行い、さらに、前記所定温度まで昇温する際においても前記多結晶シリコン層の原料ガスを供給する貼り合わせＳＯＩウェーハの製造方法を提供する。
　このような貼り合わせＳＯＩウェーハの製造方法であれば、低温から高温まで昇温する昇温段階の時点から多結晶シリコン層の原料ガスを流すことで多結晶シリコン層の下地を形成し、高温で多結晶シリコン層を成長させるので、多結晶シリコン層の単結晶化の抑制と高い生産性を両立して貼り合わせＳＯＩウェーハを製造できる。
　このとき、前記酸化膜を、ウェット洗浄によって形成することが好ましい。
　ベースウェーハと多結晶シリコン層との間に酸化膜を介在させることでＲＦデバイスの特性に影響する可能性があるので、形成する酸化膜厚さは薄くすることが好ましく、例えば１０ｎｍ以下の厚さとすることが好ましい。このような厚さの酸化膜を形成する方法としては、ウェット洗浄が最も簡便な方法として挙げることができる。
　またこのとき、前記所定温度を、１１５０℃以下とすることが好ましい。
　上記昇温する所定温度が１１５０℃以下であれば、高温での堆積中に多結晶シリコン層が単結晶化する可能性を低くすることができる。
　またこのとき、前記所定温度まで昇温する際における前記多結晶シリコン層の原料ガスの供給を開始する温度を、６００℃～９８０℃の範囲内の温度とすることが好ましい。
　上記の所定温度まで昇温する際における多結晶シリコン層の原料ガスの供給を開始する温度が９８０℃以下であれば、昇温中に酸化膜が消失しにくくなることから、多結晶シリコン層の単結晶化を抑制することができる。また、６００℃以上であれば、高い生産性を確保できる。
　本発明の貼り合わせＳＯＩウェーハの製造方法では、ベースウェーハに多結晶シリコン層を堆積する際に、低温から高温まで昇温する昇温段階の時点から多結晶シリコン層の原料ガスを流すことで多結晶シリコン層の下地を形成し、高温で多結晶シリコン層を成長させる。これにより、多結晶シリコン層の単結晶化の抑制と高い生産性を両立して貼り合わせＳＯＩウェーハを製造できる。また、本発明の貼り合わせＳＯＩウェーハの製造方法は、多結晶シリコン層の形成に留まらず、単結晶シリコン層形成時の生産性向上にも応用できるため、汎用性が高い。
本発明の貼り合わせＳＯＩウェーハの製造方法の一例を示すフロー図である。 本発明の貼り合わせＳＯＩウェーハの製造方法の一例を示す概略図である。 実施例の多結晶シリコン層の堆積条件を示すグラフである。 比較例１の多結晶シリコン層の堆積条件を示すグラフである。 比較例２の多結晶シリコン層の堆積条件を示すグラフである。 実施例及び比較例１，２における生産性（スループット）を比較したグラフである。 実施例及び比較例１，２における多結晶シリコン層を堆積したウェーハの断面ＳＥＭ写真である。
　以下、本発明について、図面を参照しながら詳細に説明するが、本発明はこれらに限定されるものではない。
　上述のように、高い生産性を保ちながら多結晶シリコン層の単結晶化が抑制できる貼り合わせＳＯＩウェーハの製造方法が求められていた。
　本発明者らは、上記課題について鋭意検討を重ね、多結晶シリコン層の形成時において、生産性を悪化させずに多結晶シリコン層の単結晶化の抑制が可能である貼り合わせＳＯＩウェーハの製造方法を考えた。従来の多結晶シリコン層の形成方法では、多結晶シリコン層の形成温度を低くし、所定温度まで昇温してから多結晶シリコン層の原料ガス（シリコン成長ガス）を流して多結晶シリコン層を成長することで多結晶シリコン層の単結晶化の抑制をしたが、このような方法では、多結晶シリコン層の成長速度が下がり、生産性が悪化してしまう問題があった。一方、生産性を向上させるために、多結晶シリコン層の形成温度を高温にして、多結晶シリコン層の成長速度を上げたところ、多結晶シリコン層の単結晶化が発生する問題に直面した。
　そこで、本発明者らは、低温から高温まで昇温する昇温段階の時点からシリコン成長ガスを流すことで多結晶シリコン層の下地を形成し、高温で多結晶シリコン層を成長させることで、単結晶化の抑制と高い生産性を両立した多結晶シリコン層の堆積を実現できることを見出し、本発明を完成させた。
　以下、図１，２を参照しながら、本発明の貼り合わせＳＯＩウェーハの製造方法の実施態様の一例を説明する。なお、以下では、貼り合わせＳＯＩウェーハの製造方法として、イオン注入剥離法を用いた製造方法を例に挙げて説明するが、本発明はこれに限定されるものではない。
　まず、シリコン単結晶からなるボンドウェーハ１を準備する（図１のステップＳ１１、図２（ａ）参照）。
　次に、例えば熱酸化やＣＶＤ等によって、ボンドウェーハ１の貼り合わせ面に、埋め込み絶縁膜層となる絶縁膜３（例えば、酸化膜）を形成する（図１のステップＳ１２、図２（ｂ）参照）。この場合、絶縁膜３の形成は、貼り合わせ面のみならず、ボンドウェーハの全体に形成するようにしてもよい。
　次に、ボンドウェーハ１に対して絶縁膜３の上からイオン注入機により、水素イオンと希ガスイオンのうちの少なくとも一種類のガスイオンを注入して、ボンドウェーハ１内にイオン注入層４を形成する（図１のステップＳ１３、図２（ｃ）参照）。
　ここで、ボンドウェーハ１の貼り合わせ面のパーティクルを除去するために、貼り合わせ前洗浄を行う（図１のステップＳ１４参照）。
　一方、上記とは別に、シリコン単結晶からなるベースウェーハ２を準備する（図１のステップＳ２１、図２（ｄ）参照）。このとき、ベースウェーハ２としては、抵抗率が１００Ω・ｃｍ以上のシリコン単結晶ウェーハを用意する。
　ベースウェーハ２の抵抗率は、１００Ω・ｃｍ以上であれば高周波デバイス製造用に好適に用いることができ、１０００Ω・ｃｍ以上であることがより好ましく、３０００Ω・ｃｍ以上であることが特に好ましい。抵抗率の上限は特に限定されないが、例えば、５００００Ω・ｃｍとすることができる。
　次に、ベースウェーハ２上に、酸化膜（ベース酸化膜）５を形成する（図１のステップＳ２２、図２（ｅ）参照）。酸化膜５の厚さは特に限定されないが、ベースウェーハと多結晶シリコン層との間に酸化膜が介在することによってＲＦデバイスの特性に影響する可能性があるので、形成する酸化膜厚さは薄くすることが好ましく、例えば、０．３ｎｍ以上、１０ｎｍ以下の厚さとすることが好ましい。
　このような厚さの酸化膜を形成する方法としては、ウェット洗浄を最も簡便な方法として挙げることができる。具体的には、ＳＣ１（ＮＨ４ＯＨとＨ２Ｏ２の混合水溶液）、ＳＣ２（ＨＣｌとＨ２Ｏ２の混合水溶液）、硫酸過水（Ｈ２ＳＯ４とＨ２Ｏ２の混合水溶液）、オゾン水等を用いた洗浄や、これらを組み合わせた洗浄を行うことにより、厚さ０．５～３ｎｍ程度の均一な酸化膜を形成することができる。
　次に、酸化膜（ベース酸化膜）５上に多結晶シリコン層６を堆積させる（図１のステップＳ２３、図２（ｆ）参照）。ここで、多結晶シリコン層の堆積は、１０００℃以上の所定温度まで昇温し、所定温度において多結晶シリコン層の原料ガスを供給することによって行い、さらに、その所定温度まで昇温する際においても多結晶シリコン層の原料ガスを供給する。
　なお、本発明では、１０００℃以上の所定温度まで昇温するのは必須である。上記昇温する所定温度が１０００℃未満では、多結晶シリコン層の単結晶化は抑えられるが、成長速度が下がり、生産性が悪化する。また、上記昇温する所定温度の上限は、１１５０℃以下とすることが好ましい。上記昇温する所定温度が１１５０℃以下であれば、上記の所定温度まで昇温する際に多結晶シリコン層の原料ガスを導入することで多結晶シリコン層を薄く堆積し、上記の高温の所定温度での堆積中に酸化膜が消失しにくくなるため、多結晶シリコン層が単結晶化する可能性を低くすることができる。
　また、上記の所定温度まで昇温する際における多結晶シリコン層の原料ガスの供給を開始する温度を、６００℃～９８０℃の範囲内の温度とすることが好ましい。上記の所定温度まで昇温する際における多結晶シリコン層の原料ガスの供給を開始する温度が９８０℃以下であれば、昇温中に酸化膜が消失しにくくなることから、多結晶シリコン層の単結晶化を抑制することができる。また、６００℃以上であれば、高い生産性を確保できる。
　なお、上記の所定温度まで昇温する際における多結晶シリコン層の原料ガスの供給は、その所定温度までの昇温開始と同時に開始してもよいし、その所定温度まで昇温している途中に開始してもよい。
　次に、ベースウェーハ２に堆積された多結晶シリコン層６の表面を研磨して研磨面を得る（図１のステップＳ２４、図２（ｇ）参照）。
　ここで、研磨された多結晶シリコン層６の表面のパーティクルを除去するために、貼り合わせ前洗浄を行う（図１のステップＳ２５参照）。
　なお、ボンドウェーハに対する図１のステップＳ１１～Ｓ１４と、ベースウェーハに対する図１のステップＳ２１～Ｓ２５とは、いずれを先に行ってもよいし、並行して進めることもできる。
　次に、多結晶シリコン層６が形成されたベースウェーハ２を、ベースウェーハ２の多結晶シリコン層６が形成された面（研磨面）とボンドウェーハ１のイオン注入された側の表面とが接するように、絶縁膜３を形成したボンドウェーハ１と密着させて貼り合わせる（図１のステップＳ３１、図２（ｈ）参照）。
　次に、貼り合わせたウェーハに対して、イオン注入層４に微小気泡層を発生させる熱処理（剥離熱処理）を施し、イオン注入層４（微小気泡層）でボンドウェーハ１を剥離することにより薄膜化して、ベースウェーハ２上に絶縁膜３とＳＯＩ層７が形成された貼り合わせＳＯＩウェーハ８を作製する（図１のステップＳ３２、図２（ｉ）参照）。
　その後、貼り合わせ界面の結合強度を増加させるために、貼り合わせＳＯＩウェーハ８に結合熱処理を施す（図１のステップＳ３３参照）。
　上記のようにして貼り合わせＳＯＩウェーハを製造することができる。なお、貼り合わせたボンドウェーハ１の薄膜化は、イオン注入剥離法の他、研削、研磨、エッチング等又はそれらの組み合わせによって行うこともできる。
　以上説明したような本発明の貼り合わせＳＯＩウェーハの製造方法であれば、高い生産性を保ちながら多結晶シリコン層の単結晶化が抑制できる。また、本発明の貼り合わせＳＯＩウェーハの製造方法は、多結晶シリコン層の形成に留まらず、単結晶シリコン層形成時の生産性向上にも応用できるため、汎用性が高い。
　以下、実施例及び比較例を用いて本発明を具体的に説明するが、本発明はこれらに限定されるものではない。
（実施例）
　図１，２で説明した貼り合わせＳＯＩウェーハの製造方法を用いて貼り合わせＳＯＩウェーハを作製した。その際、ベースウェーハとして、直径２００ｍｍ、結晶方位＜１００＞、抵抗率１３００Ω・ｃｍ、ｐ型のシリコン単結晶ウェーハを用い、ベースウェーハへの酸化膜の形成及び多結晶シリコン層の堆積は以下の条件で行った。
　酸化膜形成条件
　　ＳＣ１＋ＳＣ２洗浄　酸化膜厚約１ｎｍ
　多結晶シリコン層堆積条件（図３に示す条件）
　　投入温度：８５０℃
　　８５０℃～１０７０℃の１段階堆積（昇温開始と同時に原料ガスを供給）
　　常圧
　　膜厚３．０μｍ（研磨後の膜厚２．０μｍ）
　　キャリアガス：Ｈ２ガス
　　原料ガス：トリクロロシランガス（ＴＣＳガス）
　このとき、１０７０℃での堆積速度は３．０μｍ／分であった。
　また、多結晶シリコン層の堆積にかかった時間（レシピ経過時間）を測定し、後述の比較例１において多結晶シリコン層を堆積したウェーハを１枚生産するのに必要な時間（秒／枚）を基準として生産性（スループット）を求めた。さらに、堆積後の多結晶シリコン層の単結晶化の状況を断面ＳＥＭ観察により確認した。これらの結果を表１，図６，及び図７に示す。このようにしてベースウェーハ上に多結晶シリコン層を堆積し、さらに後続の工程を行って貼り合わせＳＯＩウェーハの作製を行った。
（比較例１）
　実施例と同様にして貼り合わせＳＯＩウェーハの作製を行った。ただし、多結晶シリコン層の堆積条件は、図４に示される条件とした。即ち、昇温する際にはＴＣＳガスを供給せず、９００℃と１０７０℃の２段階の条件でＴＣＳガスを供給することによって多結晶シリコン層の堆積を行った。また、９００℃における堆積速度は０．３μｍ／分であり、１０７０℃における堆積速度は３．０μｍ／分であった。
　また、実施例と同様にして、多結晶シリコン層の堆積工程におけるレシピ経過時間の測定、及び堆積後の多結晶シリコン層の単結晶化の状況確認を行った。この比較例１において、１枚の多結晶シリコン層を堆積したウェーハを生産するのに必要な時間を基準としたので、スループットは１である。これらの結果を表１，図６，及び図７に示す。
（比較例２）
　実施例と同様にして貼り合わせＳＯＩウェーハの作製を行った。ただし、多結晶シリコン層の堆積条件は、図５に示される条件とした。即ち、昇温する際にはＴＣＳガスを供給せず、１０２０℃のみの１段階の条件でＴＣＳガスを供給することによって多結晶シリコン層の堆積を行った。また、堆積速度は２．２μｍ／分であった。
　また、実施例と同様にして、多結晶シリコン層の堆積工程におけるレシピ経過時間の測定、比較例１を基準としたスループットの算出、及び堆積後の多結晶シリコン層の単結晶化の状況確認を行った。これらの結果を表１，図６，及び図７に示す。
Figure JPOXMLDOC01-appb-T000001
　表１，図６，及び図７に示されるように、本発明の貼り合わせＳＯＩウェーハの製造方法で貼り合わせＳＯＩウェーハを製造した実施例では、多結晶シリコン層を堆積したウェーハの生産性（スループット）が高く、多結晶シリコン層の単結晶化も発生しなかった。また、貼り合わせＳＯＩウェーハを作製した後においても多結晶シリコン層の単結晶化は発生せず、貼り合わせＳＯＩウェーハ製造全体の生産性も向上することが明らかになった。
　一方、昇温する際に多結晶シリコン層の原料ガスを供給せずに、２段階の条件で多結晶シリコン層の堆積を行った比較例１では、多結晶シリコン層の単結晶化は発生しなかったものの、生産性は低かった。また、昇温する際に多結晶シリコン層の原料ガスを供給せずに、１段階の条件で多結晶シリコン層の堆積を行った比較例２では、生産性が低く、多結晶シリコン層の単結晶化が発生した。
　なお、本発明は、上記実施形態に限定されるものではない。上記実施形態は例示であり、本発明の特許請求の範囲に記載された技術的思想と実質的に同一な構成を有し、同様な作用効果を奏するものは、いかなるものであっても本発明の技術的範囲に包含される。

Claims (4)

  1. 　いずれもシリコン単結晶からなるボンドウェーハとベースウェーハとを絶縁膜を介して貼り合わせて貼り合わせＳＯＩウェーハを製造する方法であって、
    　前記ベースウェーハの貼り合わせ面側に多結晶シリコン層を堆積する工程と、
    　該多結晶シリコン層の表面を研磨して研磨面を得る工程と、
    　前記ボンドウェーハの貼り合わせ面に前記絶縁膜を形成する工程と、
    　前記絶縁膜を介して前記ベースウェーハの前記多結晶シリコン層の前記研磨面と前記ボンドウェーハとを貼り合わせる工程と、
    　貼り合わせられた前記ボンドウェーハを薄膜化してＳＯＩ層を形成する工程とを有し、
    　前記ベースウェーハとして抵抗率が１００Ω・ｃｍ以上のシリコン単結晶ウェーハを用い、
    　前記多結晶シリコン層を堆積する工程は、前記ベースウェーハの前記多結晶シリコン層を堆積する表面に予め酸化膜を形成する段階をさらに含み、
    　前記多結晶シリコン層の堆積は、１０００℃以上の所定温度まで昇温し、該所定温度において前記多結晶シリコン層の原料ガスを供給することによって行い、さらに、
    　前記所定温度まで昇温する際においても前記多結晶シリコン層の原料ガスを供給することを特徴とする貼り合わせＳＯＩウェーハの製造方法。
  2. 　前記酸化膜を、ウェット洗浄によって形成することを特徴とする請求項１に記載の貼り合わせＳＯＩウェーハの製造方法。
  3. 　前記所定温度を、１１５０℃以下とすることを特徴とする請求項１又は請求項２に記載の貼り合わせＳＯＩウェーハの製造方法。
  4. 　前記所定温度まで昇温する際における前記多結晶シリコン層の原料ガスの供給を開始する温度を、６００℃～９８０℃の範囲内の温度とすることを特徴とする請求項１から請求項３のいずれか一項に記載の貼り合わせＳＯＩウェーハの製造方法。
PCT/JP2017/017481 2016-06-23 2017-05-09 貼り合わせｓｏｉウェーハの製造方法 WO2017221563A1 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201780024927.0A CN109075028B (zh) 2016-06-23 2017-05-09 贴合式soi晶圆的制造方法

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2016124475A JP6498635B2 (ja) 2016-06-23 2016-06-23 貼り合わせｓｏｉウェーハの製造方法
JP2016-124475 2016-06-23

Publications (1)

Publication Number Publication Date
WO2017221563A1 true WO2017221563A1 (ja) 2017-12-28

Family

ID=60783453

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2017/017481 WO2017221563A1 (ja) 2016-06-23 2017-05-09 貼り合わせｓｏｉウェーハの製造方法

Country Status (4)

Country Link
JP (1) JP6498635B2 (ja)
CN (1) CN109075028B (ja)
TW (1) TW201810380A (ja)
WO (1) WO2017221563A1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023199656A1 (ja) * 2022-04-15 2023-10-19 信越半導体株式会社 ポリシリコンウェーハの製造方法

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2021190660A (ja) * 2020-06-04 2021-12-13 株式会社Sumco 貼り合わせウェーハ用の支持基板
JP2022070034A (ja) * 2020-10-26 2022-05-12 株式会社Sumco 貼り合わせウェーハ用の支持基板の製造方法、および貼り合わせウェーハ用の支持基板

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009016393A (ja) * 2007-06-29 2009-01-22 Toshiba Corp 半導体基板、半導体装置、及び半導体基板の製造方法
JP2010034580A (ja) * 2003-10-20 2010-02-12 Tokyo Electron Ltd 成膜装置及び成膜方法
JP2013513234A (ja) * 2009-12-04 2013-04-18 ソイテック 電気的損失が低減した半導体オンインシュレータタイプの構造の製造プロセス及び対応する構造
JP2014509087A (ja) * 2011-03-22 2014-04-10 ソイテック 無線周波数応用分野向けの半導体オンインシュレータタイプの基板のための製造方法
JP2015211061A (ja) * 2014-04-24 2015-11-24 信越半導体株式会社 貼り合わせｓｏｉウェーハの製造方法
JP2015228432A (ja) * 2014-06-02 2015-12-17 信越半導体株式会社 Ｓｏｉウェーハの製造方法及び貼り合わせｓｏｉウェーハ

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4559010A (en) * 1984-05-01 1985-12-17 Toray Industries, Inc. Apparatus for producing oxidized filaments
JP5453780B2 (ja) * 2008-11-20 2014-03-26 三菱化学株式会社 窒化物半導体
CN102485974B (zh) * 2010-12-03 2014-10-15 天威新能源控股有限公司 一种采用cvd反应直接生长单晶硅的方法
JP2013055231A (ja) * 2011-09-05 2013-03-21 Shin Etsu Handotai Co Ltd エピタキシャルウェーハの製造方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010034580A (ja) * 2003-10-20 2010-02-12 Tokyo Electron Ltd 成膜装置及び成膜方法
JP2009016393A (ja) * 2007-06-29 2009-01-22 Toshiba Corp 半導体基板、半導体装置、及び半導体基板の製造方法
JP2013513234A (ja) * 2009-12-04 2013-04-18 ソイテック 電気的損失が低減した半導体オンインシュレータタイプの構造の製造プロセス及び対応する構造
JP2014509087A (ja) * 2011-03-22 2014-04-10 ソイテック 無線周波数応用分野向けの半導体オンインシュレータタイプの基板のための製造方法
JP2015211061A (ja) * 2014-04-24 2015-11-24 信越半導体株式会社 貼り合わせｓｏｉウェーハの製造方法
JP2015228432A (ja) * 2014-06-02 2015-12-17 信越半導体株式会社 Ｓｏｉウェーハの製造方法及び貼り合わせｓｏｉウェーハ

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023199656A1 (ja) * 2022-04-15 2023-10-19 信越半導体株式会社 ポリシリコンウェーハの製造方法

Also Published As

Publication number Publication date
CN109075028B (zh) 2023-08-15
TW201810380A (zh) 2018-03-16
JP6498635B2 (ja) 2019-04-10
JP2017228686A (ja) 2017-12-28
CN109075028A (zh) 2018-12-21

Similar Documents

Publication Publication Date Title
JP6100200B2 (ja) 貼り合わせｓｏｉウェーハの製造方法
JP6118757B2 (ja) 貼り合わせｓｏｉウェーハの製造方法
WO2016199329A1 (ja) 貼り合わせｓｏｉウェーハの製造方法
WO2017221563A1 (ja) 貼り合わせｓｏｉウェーハの製造方法
JP5942948B2 (ja) Ｓｏｉウェーハの製造方法及び貼り合わせｓｏｉウェーハ
JP5310004B2 (ja) 貼り合わせウェーハの製造方法
WO2016059748A1 (ja) 貼り合わせウェーハの製造方法
WO2019239763A1 (ja) 貼り合わせｓｏｉウェーハの製造方法及び貼り合わせｓｏｉウェーハ
JP2009289948A (ja) 貼り合わせウェーハの製造方法
JP2018137278A (ja) 貼り合わせｓｏｉウェーハの製造方法
JP2015050429A (ja) Ｓｏｉウェーハの製造方法、ｓｏｉウェーハ、及び半導体デバイス

Legal Events

Date Code Title Description
WWE Wipo information: entry into national phase

Ref document number: 201780024927.0

Country of ref document: CN

121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 17815033

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 17815033

Country of ref document: EP

Kind code of ref document: A1