CN109075028A - 贴合式soi晶圆的制造方法 - Google Patents

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Abstract

本发明提供一种贴合式SOI晶圆的制造方法,包含下列步骤:于基底晶圆堆积多晶硅层;研磨多晶硅层得到研磨面;于接合晶圆形成绝缘膜;透过绝缘膜将多晶硅层的研磨面与接合晶圆予以贴合;将接合晶圆薄膜化,其中用100Ω·cm以上的单晶硅晶圆作为基底晶圆而堆积多晶硅层步骤中,更包含于基底晶圆的堆积多晶硅层表面上先形成氧化膜的阶段,多晶硅层的堆积是通过升温至1000℃以上规定温度为止,且在规定温度下供给多晶硅层原料气体而进行,更进一步在升温至规定温度为止之际中也供给多晶硅层原料气体。由此,得以保持高生产率并抑制多晶硅层的单晶化。

Description

贴合式SOI晶圆的制造方法
技术领域
本发明涉及一种贴合式SOI晶圆的制造方法。
背景技术
作为对应射频(Radio Frequency:RF)装置的SOI晶圆,一直是以将基底晶圆的电阻率为高电阻化的方式解决。但是,为了对应更进一步的高速化而逐渐变得有对应更射频的必要,仅使用已知的高电阻晶圆已经逐渐变得无法解决。
于是,作为对策提出有于SOI晶圆的埋入氧化膜层(BOX层)紧接下方,加入具有使产生的载子消灭的效果的层(载体捕陷层),而变得有必要将用以使高电阻晶圆中所产生的载子再结合的高电阻的多晶硅层形成于基底晶圆上。
专利文献1中,记载有于BOX层及基底晶圆的交界面形成作为载子捕陷层的多晶硅层或非晶硅层。
另一方面,专利文献2中,也记载有于BOX层及基底晶圆的交界面,形成作为载子捕陷层的多结晶层,更进一步,限制多晶硅层形成后的热处理温度以防止多晶硅层的再结晶化。
又,专利文献3中,虽未记载有形成作为载子捕陷层的多晶硅层或非晶硅层,但记载有通过将与接合晶圆贴合侧的基底晶圆表面的表面粗糙度增大,得到与载子捕陷层相同的效果。
〔现有技术文献〕
〔专利文献〕
〔专利文献1〕日本特表2007-507093号公报
〔专利文献2〕日本特表2013-513234号公报
〔专利文献3〕日本特开2010-278160号公报
〔专利文献4〕日本特开2015-211061号公报
发明内容
〔发明欲解决课题〕
但是,若将于基底晶圆的表面成长多晶硅层之际的成长温度予以高温,则会有增进多晶硅层的单晶化、失去作为载子捕陷层的功能、使射频的特性劣化的情况。又,虽然以降低多晶硅层的形成温度得以抑制多晶硅层的单晶化,但是会有成长速度下降、生产率恶化的问题。
在此,专利文献4中,提出有制造贴合式SOI晶圆的方法,包含将多晶硅层的堆积以1010℃以下的第一温度进行的第一成长,以及以较第一温度更高温的第二温度进行较第一成长更厚的堆积。此制造方法,得以防止发生多晶硅层的单晶化,得以维持作为载子捕陷层的效果。但是,若堆积工程中进行如此低温堆积及高温堆积的二阶段的堆积,则不可避免生产率低落。
本发明,鉴于前述状况,目的在于提供一种得以保持高生产率并同时抑制多晶硅层的单晶化的贴合式SOI晶圆的制造方法。
〔解决问题的技术手段〕
为解决前述课题,本发明提供一种贴合式SOI晶圆的制造方法,将皆为硅单晶所构成的接合晶圆及基底晶圆透过绝缘膜予以贴合而制造贴合式SOI晶圆,该制造方法包含下列步骤:于该基底晶圆的贴合面侧堆积多晶硅层;研磨该多晶硅层的表面而得到研磨面;于该接合晶圆的贴合面形成该绝缘膜;透过该绝缘膜将该基底晶圆的该多晶硅层的该研磨面与该接合晶圆贴合;以及将经贴合的该接合晶圆予以薄膜化而形成SOI层,其中,使用电阻率100Ω·cm以上的单晶硅晶圆作为该基底晶圆,堆积该多晶硅层的步骤,更包含于该基底晶圆的堆积该多晶硅层的表面预先形成氧化膜的阶段,该多晶硅层的堆积是通过升温至1000℃以上的规定温度为止,且在该规定温度下供给该多晶硅层的原料气体而进行,更进一步在升温至该规定温度为止之际也供给该多晶硅层的原料气体。
若为此种贴合式SOI晶圆的制造方法,由于以自低温升温至高温为止的升温阶段的时间点,放入多晶硅层的原料气体而形成多晶硅层的基础,并以高温成长多晶硅层,故得以制造兼顾抑制多晶硅层的单晶化及高生产率的贴合式SOI晶圆。
此时,该氧化膜通过湿洗净形成为佳。
由于使氧化膜介入于基底晶圆与多晶硅层之间,可能会对RF装置的特性有影响,因此形成氧化膜的厚度以薄为佳,例如作为10nm以下的厚度为佳。作为如此厚度的氧化膜形成方法,能举出湿洗净为最简便的方法。
又于此时,该规定温度,以1150℃以下为佳。
若前述升温的规定温度为1150℃以下,则能够降低在以高温的堆积中多晶硅层的单晶化的可能性。
又于此时,在升温至该规定温度为止之际中的开始该多晶硅层的原料气体的供给的温度以600℃~980℃的范围内的温度为佳。
在升温至前述的该规定温度为止之际中的开始该多晶硅层的原料气体的供给的温度若为980℃以下,由于升温中氧化膜变得不易消失,因此得以抑制多晶硅层的单晶化。又,若为600℃以上,得以确保高生产率。
〔对照现有技术的功效〕
本发明的贴合式SOI晶圆的制造方法中,在基底晶圆堆积多晶硅层之际,自低温升温至高温为止的升温阶段的时间点以放入多晶硅层的原料气体而形成多晶硅层的基础,并以高温成长多晶硅层。藉此,得以制造兼顾抑制多晶硅层的单晶化及高生产率之贴合式SOI晶圆。又,本发明之贴合式SOI晶圆的制造方法,不仅于多晶硅层的形成,亦得以应用于单晶硅层形成时的生产率提升之故,通用性为高。
附图说明
图1是显示本发明之贴合式SOI晶圆的制造方法的一范例的流程图。
图2是显示本发明之贴合式SOI晶圆的制造方法的一范例的示意图。
图3是显示实施例之多晶硅层的堆积条件的图表。
图4是显示比较例1之多晶硅层的堆积条件的图表。
图5是显示比较例2之多晶硅层的堆积条件的图表。
图6是显示在比较实施例及比较例1、2中的生产率(生产能力)的图表。
图7是在实施例及比较例1、2中堆积多晶硅层的晶圆的剖面SEM照片。
具体实施方式
以下,虽然针对本发明,参考图式并同时详细说明,但本发明并不限定于此。
如前述,需要一种能够保持高生产率并同时抑制多晶硅层的单晶化的贴合式SOI晶圆的制造方法。
本申请的发明人针对前述课题反复专心研究,思考出在多晶硅层的形成时中,不使生产率恶化而可抑制多晶硅层的单晶化的贴合式SOI晶圆的制造方法。虽然已知的多晶硅层的形成方法中,以将多晶硅层的形成温度降低,升温至规定温度之后才放入多晶硅层的原料气体(硅成长气体)而成长多晶硅层以抑制多晶硅层的单晶化,但此种方法,会有多晶硅层的成长速度下降,且生产率恶化的问题。另一方面,为了提升生产率,将多晶硅层的形成温度予以高温,虽然提升了多晶硅层的成长速度,却面对产生多晶硅层的单晶化的问题。
于是,本申请的发明人发现,以自低温升温至高温为止的升温阶段的时间点,放入硅成长气体而形成多晶硅层的底部,并以高温成长多晶硅层,能够实现兼顾抑制单晶化及高生产率的多晶硅层的堆积,进而完成本发明。
以下,参考图1、图2,并同时说明本发明的贴合式SOI晶圆的制造方法的实施型态的一范例,另外,以下虽然作为贴合式SOI晶圆的制造方法,举例使用离子植入剥离法的制造方法而说明,但本发明不限定于此。
首先,准备由单晶硅所构成的接合晶圆1(参考图1的步骤S11、图2(a))。
接着,通过例如热氧化或CVD等,于接合晶圆1的贴合面,形成成为埋入绝缘膜层的绝缘膜3(例如,氧化膜)(参考图1的步骤S12、图2(b))。此情况,绝缘膜3的形成,不仅于贴合面、亦可形成于接合晶圆的整体。
接着,对接合晶圆1自绝缘膜3的上方通过离子植入机,植入氢离子及稀有气体离子中至少一个种类的气体离子,而于接合晶圆1内形成离子植入层4(参考图1的步骤S13、图2(c))。
在此,为了除去接合晶圆1的贴合面的粒子,进行贴合前的洗净(参考图1的步骤S14)。
另一方面,别于前述,准备由单晶硅所构成的基底晶圆2(参考图1的步骤S21、图2(d))。此时,准备电阻率100Ω·cm以上的单晶硅晶圆,作为基底晶圆2。
基底晶圆2的电阻率,若为100Ω·cm以上则能够合适地使用于射频装置制造用,而1000Ω·cm以上为更佳、3000Ω·cm以上为特佳。虽然电阻率的上限并无特别限定,但例如能够为50000Ω·cm。
接着,于基底晶圆2上,形成氧化膜(基底氧化膜)5(参考图1的步骤S22、图2(e))。虽然氧化膜5的厚度并无特别限定,但由于通过基底晶圆与多晶硅层之间介入氧化膜而可能会对RF装置的特性有影响,因此形成氧化膜的厚度以薄为佳,例如0.3nm以上、10nm以下的厚度为佳。
作为如此厚度的氧化膜的形成方法,作为最简便的方法能举出湿洗净。具体而言,通过进行使用SC1(NH4OH与H2O2之混合水溶液)、SC2(HCl与H2O2的混合水溶液)、硫酸氧化氢水(H2SO4与H2O2的混合水溶液)、臭氧水等洗净,或组合这些溶液洗净,能够形成厚度0.5~3nm程度均匀的氧化膜。
接着,使多晶硅层6堆积于氧化膜(基底氧化膜)5上(参考图1的步骤S23、图2(f))。在此,多晶硅层的堆积,通过升温至1000℃以上的规定温度为止,并于规定温度中供给多晶硅层的原料气体而进行,更进一步,在升温至其规定温度为止之际中也供给多晶硅层的原料气体。
另外,本发明中,升温至1000℃以上的规定温度为止为必须。前述升温的规定温度未满1000℃,则虽然可抑制多晶硅层的单晶化,但成长速度下降、生产率恶化。又,前述升温的规定温度的上限,以1150℃以下为佳。若前述升温的规定温度为1150℃以下,则以在升温至前述的规定温度为止之际导入多晶硅层的原料气体而薄薄地堆积多晶硅层,并由于在以前述高温的规定温度的堆积中氧化膜变得不易消失,故能够降低多晶硅层单晶化的可能性。
又,在升温至前述规定温度为止之际的开始多晶硅层的原料气体的供给的温度,以600℃~980℃的范围内的温度为佳。若在升温至前述规定温度为止之际中的开始多晶硅层的原料气体的供给的温度为980℃以下,则由于升温中氧化膜变得不易消失,故能够抑制多晶硅层的单晶化。又,若为600℃以上,则能够确保高生产率。
另外,在升温至前述规定温度为止之际中的多晶硅层的原料气体的供给,在与所述升温至规定温度为止的升温开始为同时开始亦可,或在正进行升温至规定温度为止的中途开始亦可。
接着,研磨堆积于基底晶圆2的多晶硅层6的表面而得到研磨面(参考图1的步骤S24、图2(g))。
在此,为了除去经研磨的多晶硅层6的表面的粒子,进行贴合前洗净(参考图1的步骤S25)。
另外,对于接合晶圆的图1的步骤S11~S14,以及对于基底晶圆的图1的步骤S21~S25,任一方先进行亦可,或双方并行进行亦可。
接着,将经形成多晶硅层6的基底晶圆2,以将基底晶圆2的经形成多晶硅层6的表面(研磨面)与接合晶圆1的经植入离子侧的表面接合的方式,与形成绝缘膜3的接合晶圆1密接而贴合(参考图1的步骤S31、图2(h))。
接着,对于经贴合的晶圆,施予使离子植入层4产生微小气泡层的热处理(剥离热处理),通过以离子植入层4(微小气泡层)剥离接合晶圆1而薄膜化,制作于基底晶圆2上经形成绝缘膜3及SOI层7的贴合式SOI晶圆8(参考图1的步骤S32、图2(i))。
之后,为了增加贴合交界面的结合强度,对贴合式SOI晶圆8施予结合热处理(参考图1的步骤S33)。
以如前述方式,能够制造贴合式SOI晶圆。另外,经贴合的接合晶圆1的薄膜化,离子植入剥离法以外,亦得以通过研磨、抛光、蚀刻等进行或通过这些组合而进行。
若为如以上说明的本发明的贴合式SOI晶圆的制造方法,能够保持高生产率并同时抑制多晶硅层的单晶化。又,本发明的贴合式SOI晶圆的制造方法,不仅限于多晶硅层的形成,亦能够应用于单晶硅层形成时的生产率提升之故,通用性为高。
〔实施例〕
以下,虽然显示实施例及比较例并更具体地说明本发明,但本发明并非限定于这些实施例。
〔实施例〕
使用图1、图2说明的贴合式SOI晶圆的制造方法制作贴合式SOI晶圆。在此之际,使用直径200mm、晶体方位<100>、电阻率1300Ω·cm、p型的单晶硅晶圆作为基底晶圆,于基底晶圆的氧化膜的形成及多晶硅层的堆积以以下条件进行。
氧化膜形成条件
SC1+SC2洗净氧化膜的厚度约1nm
多晶硅层的堆积条件(如图3所显示的条件)
投入温度:850℃
850℃~1070℃的一阶段的堆积(在升温开始的同时供给原料气体)
常压
膜厚3.0μm(研磨后的膜厚为2.0μm)
载子气体:H2气体
原料气体:三氯氢硅气体(TCS气体)
此时,在1070℃的堆积速度为3.0μm/分。
又,测定多晶硅层的堆积所耗费时间(制程步骤经过时间),将后述比较例1中生产一片经堆积多晶硅层的晶圆的所需时间(秒/片)为基准而求得生产率(生产能力)。更进一步,通过观察剖面SEM确认堆积后的多晶硅层的单晶化状况。将这些结果显示于表1、图6及图7。以如此于基底晶圆上堆积多晶硅层,更进一步进行后续程序而进行贴合式SOI晶圆的制作。
〔比较例1〕
与实施例相同地进行贴合式SOI晶圆的制作。除了,多晶硅层的堆积条件,以图4所显示为条件。即,在升温之际不供给TCS气体,通过以900℃与1070℃的二阶段的条件供给TCS气体而进行多晶硅层的堆积,又,在900℃中的堆积速度为0.3μm/分,在1070℃中的堆积速度为3.0μm/分。
又,与实施例同样地进行多晶硅层的堆积工程中的制程步骤经过时间的测定,以及堆积后的多晶硅层的单晶化的状况确认。于此比较例1之中,由于将生产一片经堆积多晶硅层的晶圆的所需时间为基准,因此生产能力为1。将这些结果显示于表1、图6及图7。
〔比较例2〕
与实施例同样地进行贴合式SOI晶圆的制作。但是,多晶硅层的堆积条件,以图5所显示为条件。即,在升温之际不供给TCS气体,通过仅以1020℃的一阶段的条件供给TCS气体而进行多晶硅层的堆积。又,堆积速度为2.2μm/分。
又,与实施例同样地进行在多晶硅层的堆积工程中的制程步骤经过时间的测定、以比较例1为基准的生产能力的算出、以及堆积后的多晶硅层的单晶化的状况确认。这些结果显示于表1、图6及图7。
【表1】
如表1、图6及图7所显示,以本发明的贴合式SOI晶圆的制造方法制造贴合式SOI晶圆的实施例中,经堆积多晶硅层的晶圆的生产率(生产能力)高,亦无发生多晶硅层的单晶化。又,清楚得知于制作贴合式SOI晶圆后之中亦无发生多晶硅层的单晶化,也提升贴合式SOI晶圆制造整体的生产率。
另一方面,在升温之际不供给多晶硅层的原料气体,以二阶段的条件进行多晶硅层的堆积的比较例1中,虽然无发生多晶硅层的单晶化,但生产率低。又,在升温之际未供给多晶硅层的原料气体,以一阶段的条件进行多晶硅层的堆积的比较例2中,生产率低,且发生多晶硅层的单晶化。
另外,本发明并不为前述实施例所限制。前述实施例为例示,具有与本发明的申请专利范围所记载的技术思想为实质相同的构成,且发挥同样作用效果者,皆包括于本发明的技术范围。

Claims (4)

1.一种贴合式SOI晶圆的制造方法,将皆为硅单晶所构成的接合晶圆及基底晶圆透过绝缘膜予以贴合而制造贴合式SOI晶圆,该制造方法包含下列步骤:
于该基底晶圆被贴合的贴合面侧予以堆积多晶硅层;
研磨该多晶硅层的表面而得到研磨面;
于该接合晶圆的贴合面形成该绝缘膜;
透过该绝缘膜将该基底晶圆的该多晶硅层的该研磨面与该接合晶圆予以贴合;以及
将经贴合的该接合晶圆予以薄膜化而形成SOI层,
其中,使用电阻率100Ω·cm以上之单晶硅晶圆作为该基底晶圆,
堆积该多晶硅层的步骤,更包含于该基底晶圆的堆积该多晶硅层的表面上预先形成氧化膜的阶段,
该多晶硅层的堆积是通过升温至1000℃以上的规定温度为止,且在该规定温度下供给该多晶硅层的原料气体而进行,更进一步在升温至该规定温度为止之际中也供给该多晶硅层的原料气体。
2.如权利要求1所述的贴合式SOI晶圆的制造方法,其中该氧化膜是通过湿洗净所形成。
3.如权利要求1或2所述的贴合式SOI晶圆的制造方法,其中该规定温度为1150℃以下。
4.如权利要求1至3中任一项所述的贴合式SOI晶圆的制造方法,其中在升温至该规定温度为止之际中的开始供给该多晶硅层的原料气体的温度为600℃~980℃的范围内的温度。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2021190660A (ja) * 2020-06-04 2021-12-13 株式会社Sumco 貼り合わせウェーハ用の支持基板
JP2022070034A (ja) * 2020-10-26 2022-05-12 株式会社Sumco 貼り合わせウェーハ用の支持基板の製造方法、および貼り合わせウェーハ用の支持基板
JP2023157404A (ja) * 2022-04-15 2023-10-26 信越半導体株式会社 ポリシリコンウェーハの製造方法

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4559010A (en) * 1984-05-01 1985-12-17 Toray Industries, Inc. Apparatus for producing oxidized filaments
JP2010034580A (ja) * 2003-10-20 2010-02-12 Tokyo Electron Ltd 成膜装置及び成膜方法
US20110253974A1 (en) * 2008-11-20 2011-10-20 Mitsubishi Chemical Corporation Nitride semiconductor
CN102485974A (zh) * 2010-12-03 2012-06-06 天威新能源控股有限公司 一种采用cvd反应直接生长单晶硅的方法
JP2013055231A (ja) * 2011-09-05 2013-03-21 Shin Etsu Handotai Co Ltd エピタキシャルウェーハの製造方法
JP2015211061A (ja) * 2014-04-24 2015-11-24 信越半導体株式会社 貼り合わせsoiウェーハの製造方法
JP2015228432A (ja) * 2014-06-02 2015-12-17 信越半導体株式会社 Soiウェーハの製造方法及び貼り合わせsoiウェーハ

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009016393A (ja) * 2007-06-29 2009-01-22 Toshiba Corp 半導体基板、半導体装置、及び半導体基板の製造方法
FR2953640B1 (fr) * 2009-12-04 2012-02-10 S O I Tec Silicon On Insulator Tech Procede de fabrication d'une structure de type semi-conducteur sur isolant, a pertes electriques diminuees et structure correspondante
FR2973158B1 (fr) * 2011-03-22 2014-02-28 Soitec Silicon On Insulator Procédé de fabrication d'un substrat de type semi-conducteur sur isolant pour applications radiofréquences

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4559010A (en) * 1984-05-01 1985-12-17 Toray Industries, Inc. Apparatus for producing oxidized filaments
JP2010034580A (ja) * 2003-10-20 2010-02-12 Tokyo Electron Ltd 成膜装置及び成膜方法
US20110253974A1 (en) * 2008-11-20 2011-10-20 Mitsubishi Chemical Corporation Nitride semiconductor
CN102485974A (zh) * 2010-12-03 2012-06-06 天威新能源控股有限公司 一种采用cvd反应直接生长单晶硅的方法
JP2013055231A (ja) * 2011-09-05 2013-03-21 Shin Etsu Handotai Co Ltd エピタキシャルウェーハの製造方法
JP2015211061A (ja) * 2014-04-24 2015-11-24 信越半導体株式会社 貼り合わせsoiウェーハの製造方法
JP2015228432A (ja) * 2014-06-02 2015-12-17 信越半導体株式会社 Soiウェーハの製造方法及び貼り合わせsoiウェーハ

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