WO2017158465A1 - 記憶装置 - Google Patents

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    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
    • G11C11/419—Read-write [R-W] circuits

Definitions

  • One embodiment of the present invention relates to a semiconductor device, particularly a memory device.
  • One embodiment of the present invention also relates to an object, a method, or a manufacturing method.
  • one embodiment of the present invention relates to a process, a machine, a manufacture, or a composition (composition of matter).
  • One embodiment of the present invention relates to a driving method or a manufacturing method thereof.
  • a semiconductor device refers to all devices that can function by utilizing semiconductor characteristics.
  • a memory device, a display device, an electro-optical device, a power storage device, a semiconductor circuit, and an electronic device may include a semiconductor device.
  • the power consumption of an IC can be roughly divided into two: power consumption during operation (dynamic power) and power consumption when not operating (standby) (static power).
  • dynamic power When the operating frequency is increased for higher performance, dynamic power increases.
  • static power Most of the static power is the power consumed by the transistor leakage current.
  • the leakage current includes sub-threshold leakage current, gate tunnel leakage current, gate-induced drain leakage (GIDL) current, and junction tunnel leakage current. Since these leakage currents increase with the miniaturization of transistors, an increase in power consumption is a major barrier to high performance and high integration of ICs.
  • a circuit that does not need to be operated is stopped by power gating or clock gating.
  • power gating the power supply is stopped, so there is an effect of eliminating standby power.
  • Non-Patent Document 1 discloses an OS-SRAM (Static Random Access Memory) including a backup circuit using an OS transistor.
  • Non-Patent Document 1 discloses that a microprocessor equipped with an OS-SRAM can perform power gating with a short break-even time (BET) without affecting normal operation.
  • BET short break-even time
  • the SRAM is a memory that operates at high speed, it is used for a data memory or a cache memory built in a logical circuit such as a CPU.
  • low-voltage operation, standby current (non-access current), cell size, and the like become problems as the capacity of the SRAM increases.
  • An object of one embodiment of the present invention is to provide a memory device with low power consumption. Another object of one embodiment of the present invention is to provide a memory device with a small circuit area. An object of one embodiment of the present invention is to provide a semiconductor device with low power consumption. Another object of one embodiment of the present invention is to provide a semiconductor device with a small circuit area. Another object of one embodiment of the present invention is to provide a novel semiconductor device.
  • a plurality of memory cells a precharge circuit, a latch circuit, a bit line pair including a first bit line and a second bit line, a first local bit line, and a second local bit line
  • a storage device having a local bit line pair, a first transistor, and a second transistor.
  • the first transistor has a function of controlling a conduction state between the first bit line and the first local bit line.
  • the second transistor has a function of controlling a conduction state between the second bit line and the second local bit line.
  • Each of the plurality of memory cells includes a third transistor, a fourth transistor, a first capacitor element, and a second capacitor element.
  • the third transistor has a function of controlling the conduction state between the first local bit line and the first capacitor element.
  • the fourth transistor has a function of controlling the conduction state between the second local bit line and the second capacitor element.
  • the precharge circuit has a function of supplying a precharge voltage to the local bit line pair.
  • the latch circuit is electrically connected to the local bit line pair. The latch circuit is preferably supplied with the precharge voltage and one of the low power supply voltage and the high power supply voltage when the first transistor, the second transistor, the third transistor, and the fourth transistor are non-conductive.
  • the third transistor preferably includes an oxide semiconductor in a channel formation region
  • the fourth transistor preferably includes an oxide semiconductor in a channel formation region
  • the plurality of memory cells are preferably provided on the precharge circuit or the latch circuit.
  • a plurality of memory cells a precharge circuit, a latch circuit, a bit line pair including a first bit line and a second bit line, a first local bit line, and a second local bit line
  • a storage device having a local bit line pair, a first transistor, and a second transistor.
  • the first transistor has a function of controlling a conduction state between the first bit line and the first local bit line.
  • the second transistor has a function of controlling a conduction state between the second bit line and the second local bit line.
  • Each of the plurality of memory cells is classified as a first memory cell or a second memory cell.
  • Each first memory cell has a third transistor and a first capacitor.
  • Each second memory cell has a fourth transistor and a second capacitor.
  • the third transistor has a function of controlling the conduction state between the first local bit line and the first capacitor element.
  • the fourth transistor has a function of controlling the conduction state between the second local bit line and the second capacitor element.
  • the precharge circuit has a function of supplying a precharge voltage to the local bit line pair.
  • the latch circuit is electrically connected to the local bit line pair. The latch circuit is preferably supplied with the precharge voltage and one of the low power supply voltage and the high power supply voltage when the first transistor, the second transistor, the third transistor, and the fourth transistor are non-conductive.
  • the third transistor preferably includes an oxide semiconductor in a channel formation region
  • the fourth transistor preferably includes an oxide semiconductor in a channel formation region
  • the plurality of memory cells are preferably provided on the precharge circuit or the latch circuit.
  • One embodiment of the present invention is a semiconductor wafer including a plurality of the memory devices described in the above embodiments and having an isolation region.
  • One embodiment of the present invention is an electronic device including the storage device described in the above embodiment and a battery.
  • a memory device with reduced power consumption can be provided.
  • a memory device with a small circuit area can be provided.
  • a semiconductor device with reduced power consumption can be provided.
  • a semiconductor device with a small circuit area can be provided.
  • One embodiment of the present invention can provide a novel semiconductor device.
  • FIG. 1 is a block diagram illustrating a configuration example of a storage device.
  • the circuit diagram which shows the structural example of a memory cell. 4 is a timing chart illustrating an operation example of a storage device.
  • FIG. 3 is a block diagram illustrating a structure example of a memory cell array.
  • the circuit diagram which shows the structural example of a memory cell. The circuit diagram which shows the structural example of a memory cell.
  • the circuit diagram which shows the structural example of a memory cell. The circuit diagram which shows a memory cell, a voltage holding circuit, and a voltage generation circuit.
  • FIG. 1 is a block diagram illustrating a configuration example of a storage device.
  • the circuit diagram which shows the structural example of a memory cell. 4 is a timing chart illustrating an operation
  • FIG. 6 is a cross-sectional view illustrating a structure example of a memory device.
  • FIG. 6 is a cross-sectional view illustrating a structure example of a memory device.
  • FIG. 10 is a cross-sectional view illustrating a structural example of a transistor.
  • FIG. 6 illustrates a crystal of InMZnO 4 .
  • 4A and 4B are a top view and cross-sectional views illustrating a structural example of a transistor.
  • 4A and 4B are a top view and cross-sectional views illustrating a structural example of a transistor.
  • 4A and 4B are a top view and cross-sectional views illustrating a structural example of a transistor.
  • 4A and 4B are a top view and cross-sectional views illustrating a structural example of a transistor.
  • 4A and 4B are a top view and cross-sectional views illustrating a structural example of a transistor.
  • the top view of a semiconductor wafer. 10A and 10B are a flowchart and a perspective view illustrating a manufacturing process of a semiconductor device.
  • on-state current refers to drain current when a transistor is in an on state.
  • the ON state is a state where the voltage between the gate and the source (V G ) is equal to or higher than the threshold voltage (V th ) in an n-channel transistor, and V G in a p-channel transistor unless otherwise specified. It means a state below Vth .
  • the on-current of the n-channel transistor, V G refers to a drain current when the above V th.
  • the on-state current of the transistor may depend on a voltage (V D ) between the drain and the source.
  • off-state current refers to drain current when a transistor is off.
  • the OFF state unless otherwise specified, the n-channel type transistor, V G is lower than V th states, in p-channel type transistor, V G means a state higher than V th.
  • the off-current of the n-channel transistor refers to the drain current when V G is lower than V th.
  • Off-state current of the transistor may be dependent on the V G. Accordingly, the off current of the transistor is less than 10 -21 A, and may refer to the value of V G to off-current of the transistor is less than 10 -21 A are present.
  • the off-state current of the transistor may depend on V D.
  • the off-state current is such that the absolute value of V D is 0.1 V, 0.8 V, 1 V, 1.2 V, 1.8 V, 2.5 V, 3 V, 3.3 V, 10 V , 12V, 16V, or 20V may be represented.
  • the off-state current in V D used in a semiconductor device or the like including the transistor may be represented.
  • one of a source and a drain is referred to as “one of a source and a drain” (or a first electrode or a first terminal), and the source and the drain The other is referred to as “the other of the source and the drain” (or the second electrode or the second terminal).
  • the source and drain of a transistor vary depending on the structure or operating conditions of the transistor.
  • the names of the source and the drain of the transistor can be appropriately rephrased depending on the situation, such as a source (drain) terminal or a source (drain) electrode.
  • a high power supply voltage may be referred to as an H level (or V DD ), and a low power supply voltage may be referred to as an L level (or GND).
  • the storage device of this embodiment includes a memory portion A that is nonvolatile but capable of high-speed processing and a memory portion B that can hold data for a long time even when the power is off.
  • the memory unit A corresponds to a working memory, and exchanges data between the host device and the storage device.
  • the memory unit B corresponds to a storage unit for long-term storage, and holds information written in the memory unit A for a long time.
  • the memory unit B is slower in processing speed than the memory unit A, but has a larger capacity than the memory unit A.
  • the memory unit B can hold data for a long time in a power-off state.
  • FIG. 1 is a block diagram illustrating a configuration example of a storage device.
  • a memory device 100 illustrated in FIG. 1 includes a memory cell array 110, a peripheral circuit 111, a control circuit 112, a voltage generation circuit 127, and power switches (PSW) 141 and 142.
  • PSW power switches
  • each circuit, each signal, and each voltage can be appropriately discarded as necessary.
  • other circuits or other signals may be added.
  • Signals BW, CE, GW, CLK, WAKE, ADDR, WDA, PON1, and PON2 are external input signals
  • signal RDA is an external output signal.
  • the signal CLK is a clock signal.
  • Signals CE and GW and signal BW are control signals.
  • the signal CE is a chip enable signal
  • the signal GW is a global write enable signal
  • the signal BW is a byte write enable signal.
  • the signal ADDR is an address signal.
  • the signal WDA is write data
  • the signal RDA is read data.
  • Signals PON1 and PON2 are power gating control signals.
  • the signals PON1 and PON2 may be generated by the control circuit 112.
  • the control circuit 112 is a logic circuit having a function of controlling the overall operation of the storage device 100. For example, the control circuit performs a logical operation on the signal CE, the signal GW, and the signal BW to determine an operation mode (for example, a write operation or a read operation) of the storage device 100. Alternatively, the control circuit 112 generates a control signal for the peripheral circuit 111 so that this operation mode is executed.
  • the memory cell array 110 includes a plurality of memory cells (MC) 130 and a plurality of wirings WL, NWL, BL, and BLB.
  • the plurality of memory cells 130 are arranged in a matrix.
  • the memory cells 130 in the same row are electrically connected to the wirings WL and NWL in that row.
  • the wirings WL and NWL are each word lines, and the wirings BL and BLB are bit line pairs for transmitting complementary data.
  • the wiring BLB is a bit line to which data obtained by inverting the logic of BL is input, and is sometimes referred to as a bit complement line or an inverted bit line.
  • the memory cell 130 has two types of memory circuits 10 and 20.
  • the memory circuit 10 (hereinafter referred to as “SMC10”) is a memory circuit capable of storing 1-bit complementary data.
  • the memory circuit 20 (hereinafter referred to as “NVM 20”) is a memory circuit capable of storing n-bit (n is an integer larger than 1) complementary data, and retains data for a long time even in a power-off state. It is possible. That is, the SMC 10 is a memory cell constituting the above-described memory unit A (working memory), and the NVM 20 is a memory cell constituting the above-described memory unit B (long-term storage storage unit).
  • the voltage generation circuit 127 has a function of generating a negative voltage (V BG ).
  • V BG is applied to a transistor used in the NVM 20.
  • WAKE has a function of controlling the input of CLK to the voltage generation circuit 127. For example, when an H level signal is supplied to WAKE, the signal CLK is input to the voltage generation circuit 127, and the voltage generation circuit 127 generates VBG .
  • the details of the voltage generation circuit 127 will be described with reference to FIGS.
  • the SMC 10 and NVM 20 are electrically connected by a local bit line pair (wirings LBL, LBLB).
  • the wiring LBLB is a local bit line for the wiring BL
  • the wiring LBLB is a local bit line for the wiring BLB.
  • the SMC 10 and the NVM 20 are electrically connected by the wirings LBL and LBLB.
  • the memory cell 130 includes a circuit 30 (hereinafter referred to as “LPC 30”).
  • the LPC 30 is a local precharge circuit for precharging the wiring LBL and the wiring LBLB.
  • a control signal for the LPC 30 is generated by the peripheral circuit 111.
  • the peripheral circuit 111 is a circuit for writing and reading data to and from the memory cell array 110.
  • the peripheral circuit 111 has a function of driving the wirings WL, NWL, BL, and BLB.
  • the peripheral circuit 111 includes a row decoder 121, a column decoder 122, a row driver 123, a column driver 124, an input circuit 125, and an output circuit 126.
  • the row decoder 121 and the column decoder 122 have a function of decoding the signal ADDR.
  • the row decoder 121 is a circuit for designating a row to be accessed
  • the column decoder 122 is a circuit for designating a column to be accessed.
  • the row driver 123 has a function of selecting the wirings WL and NWL in the row designated by the row decoder 121. Specifically, the row driver 123 has a function of generating a signal for selecting the wirings WL and NWL.
  • the column driver 124 has a function of writing data into the memory cell array 110, a function of reading data from the memory cell array 110, a function of holding the read data, a function of precharging the wiring BL and the wiring BLB, and the like.
  • the input circuit 125 has a function of holding the signal WDA. Data held by the input circuit 125 is output to the column driver 124. The output data of the input circuit 125 is data to be written in the memory cell array 110. Data (Dout) read from the memory cell array 110 by the column driver 124 is output to the output circuit 126. The output circuit 126 has a function of holding Dout. The output circuit 126 outputs the held data to the outside of the storage device 100. The output data is the signal RDA.
  • the PSW 141 has a function of controlling the supply of VDD to circuits (peripheral circuits 115) other than the memory cell array 110.
  • the PSW 142 has a function of controlling the supply of VHM to the row driver 123.
  • the high power supply voltage of the storage device 100 is VDD
  • the low power supply voltage is GND (ground potential).
  • VHM is a high power supply voltage used for setting the wiring NWL to a high level, and is higher than VDD.
  • On / off of the PSW 141 is controlled by the signal PON1, and on / off of the PSW 142 is controlled by the signal PON2.
  • the number of power supply domains to which VDD is supplied is 1, but a plurality of power supply domains may be provided. In this case, a power switch may be provided for each power domain.
  • FIG. 2 shows a circuit configuration example of the memory cell 130.
  • the SMC 10 is electrically connected to the wiring BL, the wiring BLB, the wiring LBL, the wiring LBLB, the wiring VHH, and the wiring VLL.
  • the SMC 10 has a circuit configuration similar to that of a CMOS type (6-transistor type) SRAM cell, and includes transistors Tld1, Tld2, Tdr1, Tdr2, Tac1, and Tac2.
  • the transistors Tld1 and Tld2 are load transistors (pull-up transistors), the transistors Tdr1 and Tdr2 are drive transistors (pull-down transistors), and the transistors Tac1 and Tac2 are access transistors (transfer transistors).
  • a conduction state between the wiring BL and the wiring LBL is controlled by the transistor Tac1.
  • the conduction state between the wiring BLB and the wiring LBLB is controlled by the transistor Tac2.
  • On / off of the transistors Tac1 and Tac2 is controlled by the potential of the wiring WL.
  • An inverter is configured by the transistors Tld1 and Tdr1, and an inverter is configured by the transistors Tld2 and Tdr2.
  • the input terminals of these two inverters are each electrically connected to the other output terminal, and a latch circuit is configured.
  • a power supply voltage is supplied to the two inverters by wirings VHH and VLL.
  • the NVM 20 shown in FIG. 2 has n (n is an integer of 1 or more) NMCs.
  • the n NMCs are electrically connected to different wirings NWL.
  • the n NMCs are electrically connected to one wiring VCS.
  • symbols such as [0] and [1] are used, and in order to distinguish n wirings NWL, symbols such as _0 and _1 are used.
  • the NMC is a memory circuit (also referred to as a memory cell) that can hold 1-bit complementary data.
  • NMC has MC1 and MC2.
  • MC1 is a memory cell for holding data written in the wiring LBL
  • MC2 is a memory cell for holding data written in the wiring LBLB.
  • MC1 and MC2 have the same circuit configuration as that of a memory cell of a one-transistor one-capacity dynamic random access memory (DRAM).
  • MC1 includes a transistor Tr1 and a capacitor C1.
  • MC2 includes a transistor Tr2 and a capacitor C2.
  • the capacitive element C1 functions as a storage capacitor of MC1, and the capacitive element C2 functions as a storage capacitor of MC2.
  • the wiring VCS is a power supply line for the storage capacitors of MC1 and MC2, and GND is input here.
  • Gates (first gates) of the transistors Tr1 and Tr2 are each electrically connected to the wiring NWL.
  • One of a source and a drain of the transistor Tr1 is electrically connected to the wiring LBL, and one of a source and a drain of the transistor Tr2 is electrically connected to the wiring LBLB.
  • the first terminal of the capacitor C1 is electrically connected to the other of the source and the drain of the transistor Tr1, and the second terminal of the capacitor C1 is electrically connected to the VCS.
  • the first terminal of the capacitor C2 is electrically connected to the other of the source and the drain of the transistor Tr2, and the second terminal is electrically connected to the VCS.
  • the transistors Tr1 and Tr2 each have a second gate.
  • the second gates of the transistors Tr1 and Tr2 are each electrically connected to the wiring BGL.
  • the wiring BGL is a signal line to which a signal for controlling the potentials of the second gates of the transistors Tr1 and Tr2 is input, or a power supply line to which a constant potential is input.
  • the threshold voltage of the transistors Tr1 and Tr2 can be controlled by the potential of the wiring BGL. As a result, it is possible to prevent the transistors Tr1 and Tr2 from being normally on.
  • the extremely small off-state current means that the off-current per channel width of 1 ⁇ m is 100 zA (zeptoampere) or less, for example. Since the smaller off current is more preferable, this normalized off current is preferably 10 zA / ⁇ m or less, or 1 zA / ⁇ m or less, and more preferably 10 yA (Yoctoampere) / ⁇ m or less. 1zA is 1 ⁇ 10 ⁇ 21 A and 1yA is 1 ⁇ 10 ⁇ 24 A.
  • a channel formation region of a transistor may be formed using a semiconductor having a wide band gap.
  • an oxide semiconductor can be given. Since the band gap of an oxide semiconductor is 3.0 eV or more, the OS transistor has a small leakage current due to thermal excitation and an extremely small off-state current. Note that details of the OS transistor and the oxide semiconductor will be described in Embodiment 3 described later.
  • the transistors Tr1 and Tr2 are OS transistors, the retention time of the NMC can be increased, so that the NMC can be used as a nonvolatile memory circuit.
  • the temperature dependency of the off-state current characteristic is small. Therefore, the normalized off-state current of the OS transistor can be set to 100 zA or less even at a high temperature (for example, 100 ° C. or higher). Therefore, by applying an OS transistor to the NMC, the NMC can retain data without being lost even in a high temperature environment. Therefore, the storage device 100 with high reliability can be obtained even in a high temperature environment.
  • the NMC can hold complementary data by including a pair of memory cells (MC1, MC2), and can hold complementary data for a long time by using the transistors Tr1, Tr2 as OS transistors. Since the NMC holds complementary data, the SMC 10 can function as a differential amplifier circuit when reading the complementary data held by the NMC. Therefore, even if the voltage difference between the voltage held by the capacitive element C1 of MC1 and the voltage held by the capacitive element C2 of MC2 is small, a highly reliable read operation can be performed.
  • the NMC can perform a high-speed read operation and a high-speed write operation in the same manner as a DRAM memory cell.
  • the second gate of the transistor Tr1 and the transistor Tr2 included in the NVM 20 may be omitted depending on circumstances. Since the transistor Tr1 and the transistor Tr2 do not have the second gate, the memory device 100 can simplify the manufacturing process. Further, the voltage generation circuit 127 shown in FIG. 1 can also be omitted.
  • the LPC 30 is electrically connected to the wiring PCL and the wiring VPC.
  • the wiring PCL is a signal line for supplying a signal for controlling the precharge operation of the wirings LBL and LBLB.
  • the wiring VPC is a power supply line for supplying a precharge voltage.
  • the LPC 30 includes transistors Teq1, Tpc1, and Tpc2. The gates of the transistors Teq1, Tpc1, and Tpc2 are electrically connected to the wiring PCL.
  • the transistor Teq1 controls conduction between the wirings LBL and LBLB.
  • the transistor Tpc1 controls conduction between the wiring LBL and the wiring VPC.
  • the transistor Tpc2 controls a conduction state between the wiring LBLB and the wiring VPC.
  • the transistors Teq1, Tpc1, and Tpc2 are n-channel transistors, but they may be p-channel transistors. Alternatively, Teq1 may not be provided in the LPC 30. In this case, the transistors Tpc1 and Tpc2 may be either n-channel transistors or p-channel transistors. Alternatively, the LPC 30 can be configured by only the transistor Teq1. Also in this case, the transistor Teq1 may be an n-channel transistor or a p-channel transistor. The LPC 30 including the transistor Teq1 precharges the wiring LBL and the wiring LBLB by smoothing the potentials of the wiring LBL and the wiring LBLB.
  • the peripheral circuit 111 has a function of supplying a potential to various power supply lines (wirings VHH, VLL, and VPC) provided in the memory cell array 110. Therefore, when the PSW 141 is turned off and the supply of VDD to the peripheral circuit 111 is stopped, the supply of potential to these power supply lines is also stopped.
  • the standby state here means that all word lines (the wiring WL and the wirings NWL_0 to NWL_ [n ⁇ 1]) in the memory cell 130 are in a non-selected state.
  • the memory device 100 can reduce static power.
  • ⁇ Operation Example of Storage Device 100 An operation example of the storage device 100 will be described with reference to the timing chart of FIG.
  • the SMC 10 is the only access target while the host device is processing a task.
  • the data is transferred from the SMC 10 to the NVM 20 (store operation), and the data is written to any one NMC of the NVM 20.
  • the SMC 10 load operation
  • an operation example of the storage device 100 will be described on the assumption that the data transfer destination and transfer source are NMC [1].
  • Times t1 to t8 shown in FIG. 3 represent the timing of each operation.
  • the wiring VDDM is a power supply line for supplying VDD provided in the storage device 100.
  • the supply of VDD to the wiring VDDM is controlled by the PSW 141.
  • the waveform represented by a dotted line indicates that the potential is uncertain.
  • the low level (L level) of the wiring VDDM or the like is GND.
  • the high level (H level) of the wirings PCL and WL is VDD
  • the high level of the wirings NWL_0 to NWL_ [n ⁇ 1] is VHM.
  • the high level of the wirings NWL_0 to NWL_ [n ⁇ 1] is VHM because it is assumed that the threshold voltages of the transistors Tr1 and Tr2 are higher than those of other transistors such as the transistor Tac1. . If data can be written to and read from the NVM 20 by applying VDD to the wirings NWL_0 to NWL_ [n ⁇ 1], the high level of the wirings NWL_0 to NWL_ [n ⁇ 1] can be set to VDD. In this case, the PSW 142 may not be provided in the storage device 100 (see FIG. 1).
  • the power gating operation of the storage device 100 will be described. Prior to time t1, the storage device 100 is in a power-off state in which the supply of VDD is interrupted. After time t1, the storage device 100 is in a power-on state to which VDD is supplied.
  • the storage device 100 turns off the PSW 141 and is in a power-off state.
  • the wiring VDDM is GND.
  • the PSW 141 is turned off, the supply of VDD to the peripheral circuit 111 is also cut off, so that the wirings WL, NWL_0 to NWL_ [n ⁇ 1], PCL, and VPC are also GND.
  • the PSW 141 When the PSW 141 is turned on at time t1, the wiring VDDM is charged and eventually the potential rises to VDD. Times t1 to t2 are times required for power recovery.
  • the PSW 142 may be turned on / off in conjunction with the on / off of the PSW 141.
  • the storage device 100 performs a load operation.
  • Data is loaded into the SMC 10 from the NMC [1] of the NVM 20.
  • NMC [1] stores data DB1.
  • the wiring PCL is set to the L level, and the wirings LBL and LBLB are floated.
  • the wiring NWL_1 is set to the H level, so that the transistor Tr1 of MC1 [1] and the transistor Tr2 of MC2 [1] are turned on.
  • Data DB1 is written in the wirings LBL and LBLB.
  • the wiring NWL_1 is set to the H level
  • the wiring VHH is set to VDD
  • the wiring VLL is set to GND
  • the SMC 10 is activated.
  • the data DB1 written in the wirings LBL and BLBL is amplified and held by the SMC 10.
  • MC1 [1] holds “1”
  • the wiring LBL becomes VDD
  • the wiring LBLB becomes GND.
  • NWL_1 is set to H level for a certain period and then set to L level, the load operation is completed.
  • the storage device 100 performs a data write operation.
  • data written to the SMC 10 is assumed to be data DB2.
  • the column driver 124 writes the data DB2 to the bit line pair.
  • the wiring BL is VDD
  • the wiring BLB is GND.
  • the row address is decoded by the row decoder 121, and the wiring WL of the row designated by the row address is set to the H level by the row driver 123.
  • the transistors Tac1 and Tac2 are turned on, and the data DB2 is written to the local bit line pair.
  • the wiring WL is set to the L level after being set to the H level for a certain period.
  • the column driver 124 precharges the bit line pair to VDD / 2, and then makes the floating state. This completes the write operation.
  • the storage device 100 performs a data read operation.
  • the row address is decoded by the row decoder 121, and the wiring WL of the row specified by the row address is set to the H level by the row driver 123.
  • the transistors Tac1 and Tac2 are turned on, and the data DB2 of the local bit line pair is written into the bit line pair.
  • the data DB2 written to the bit line pair is read by the column driver 124.
  • the wiring WL is set to the L level after being set to the H level for a certain period. After the wiring WL is set to the L level, the bit line pair is precharged to VDD / 2 by the column driver 124 and then brought into a floating state. This completes the data reading operation.
  • the storage device 100 is in a standby state where there is no access request from the host device. At this time, by keeping the SMC 10 active, the storage device 100 can quickly respond to the next access request. At this time, the storage device 100 can lower the static power of the SMC 10 by lowering the wiring VHH from VDD to VDD / 2. In FIG. 3, the storage device 100 reduces the static power by setting the wiring VHH to VDD / 2 and the wiring VLL to GND. However, the storage device 100 reduces the static power by setting the wiring VHH to VDD and the wiring VLL to VDD / 2. It may be lowered.
  • the precharge voltage is VDD / 2 in this embodiment, the present invention is not limited to this.
  • the value of the precharge voltage can be selected in a range larger than GND and smaller than VDD.
  • the above-described operation of reducing the static power may be performed for each memory cell 130. That is, in the memory device 100, when the memory cell 130 having an access request and the memory cell 130 in the standby state coexist, the above-described operation of reducing the static power is performed only on the memory cell 130 in the standby state. You may go.
  • the storage device 100 performs a data transfer (store) operation.
  • the storage device 100 receives an instruction to execute another task or an instruction to end the task from the host device, the storage device 100 performs a store operation.
  • the wiring VHH is returned to VDD, and the wiring NWL_1 is set to the H level.
  • the data DB2 written to the local bit line pair is written to NMC [1].
  • MC1 [1] holds “1”
  • MC2 [1] holds “0”.
  • the wiring NWL_1 is set to the L level after being set to the H level for a certain period. This completes the store operation.
  • the storage device 100 sets the wiring VHH to VDD / 2 and waits for a command from the host device. Thereafter, the storage device 100 performs a data read operation or a data write operation in accordance with an access request from the host device.
  • the NVM 21 shown in FIG. 4 is a memory circuit having n NMCs 2.
  • NMC2 has MC3 and MC4.
  • MC3 is a modification of MC1, and a transistor Tr3 is provided instead of the transistor Tr1.
  • MC4 is a modification of MC2, and a transistor Tr4 is provided instead of the transistor Tr2.
  • the transistor Tr3 is provided with a second gate, and the second gate and the first gate are electrically connected.
  • the transistor Tr4 is provided with a second gate, and the second gate and the first gate are electrically connected. By electrically connecting the second gate and the first gate, the on-state current of the transistors Tr3 and Tr4 can be improved.
  • the transistors Tr1 and Tr2 of the NVM 20 may be OS transistors, and the other transistors may be Si transistors, for example.
  • the memory cell array 110 can have a device structure in which a circuit composed of OS transistors is stacked on a circuit composed of Si transistors.
  • FIG. 5 schematically shows a device structure example of the memory cell array 110.
  • the memory cell array 110B is stacked on the memory cell array 110A.
  • the memory cell array 110A is provided with SMCs 10 and LPCs 30 in a matrix.
  • the memory cell array 110B is provided with NVMs 20 in a matrix.
  • the memory cell array 110A constitutes a memory part A having a high response speed, and the memory cell array 110B constitutes a memory part B for long-term storage of data.
  • FIG. 6 is a circuit diagram schematically showing a device structure example of the memory cell 130.
  • FIG. 6 shows an example in which the NVM 20 has a circuit configuration for storing 8-bit complementary data. Therefore, the NVM 20 includes NMC [0] to NMC [7]. NMC [0] to NMC [7] are provided on the region where the SMC 10 and the LPC 30 are formed.
  • the configuration of the memory cell 130 described so far (a configuration in which two complementary memory cells (MC1 and MC2) are connected to one wiring NWL) is referred to as a twin cell type.
  • the number of NMCs is preferably a multiple of 8. That is, the number of data bits that can be held by the NVM 20 is preferably a multiple of eight.
  • the memory cell 130 can handle data for each unit such as 1 byte (8 bits), 1 word (32 bits), halfword (16 bits), and the like.
  • FIG. 7 shows a device structure example of the memory cell 130 when the memory cell array 110B has a two-layer structure.
  • the NVM 20 has NMC [0] to NMC [7].
  • NMC [0] to NMC [3] are stacked on the region where the SMC 10 and the LPC 30 are formed, and NMC [4] to NMC [7] are stacked on the region where the NMC [0] to NMC [3] are formed.
  • NMC [0] to NMC [3] are stacked on the region where the SMC 10 and the LPC 30 are formed.
  • NMC [4] to NMC [7] are stacked on the region where the NMC [0] to NMC [3] are formed.
  • the memory cell array 110 By stacking the memory cell array 110B on the memory cell array 110A, the memory cell array 110 can be increased in capacity and size.
  • the area per bit of the memory cell array 110 is the area of one NMC. That is, the area per bit is the area of a region where two transistors and two capacitors are provided.
  • the area per bit of the memory cell array 110 is 1 ⁇ 2 of the example of FIG. In this manner, by providing the NVM 20 in a stacked manner on the SMC 10, the area per bit of the memory cell 130 is smaller than that of the CMOS SRAM memory cell.
  • the memory cell array 110B composed of the NVM 20 has a very high affinity with a CMOS circuit compared to other nonvolatile memories such as a flash memory, an MRAM (magnetoresistance random access memory), and a PRAM (phase change random access memory).
  • a flash memory requires a high voltage for driving. Since MRAM and PRAM are current drive type memories, elements and circuits for current drive are required.
  • the NVM 20 operates by controlling on and off of the transistors Tr1 and Tr2.
  • the NVM 20 is a circuit composed of voltage-driven transistors like the CMOS circuit, and can be driven with a low voltage. Therefore, it is easy to incorporate the processor and the storage device 100 into one chip. Further, the storage device 100 can reduce the area per bit without degrading the performance. Further, the storage device 100 can reduce power consumption. Further, since the storage device 100 can store data even when the power is turned off, the power gating of the storage device 100 is possible.
  • SRAM is used for standard processor on-chip cache memory because it is fast.
  • SRAM has the disadvantages that it consumes power even during standby and that it is difficult to increase the capacity. For example, in a processor for a mobile device, it is said that power consumption during standby of the on-chip cache memory reaches 80% of the average power consumption of the entire processor.
  • the storage device 100 is a RAM in which the disadvantages of the SRAM are eliminated while taking advantage of the advantages of the SRAM that reading and writing are fast. Therefore, applying the storage device 100 to the on-chip cache memory is useful for reducing the power consumption of the entire processor.
  • FIG. 8 shows an example in which a folded type is applied to the memory cell 130.
  • the NMC is composed of two transistors and two capacitors.
  • the NMC is composed of one transistor and one capacitor. It consists of
  • NMCs are classified into those connected to the wiring LBL and those connected to the wiring LBLB.
  • FIG. 9 shows an example in which an open type is applied to the memory cell 130.
  • the NMC is composed of one transistor and one capacitor.
  • NWL the number of NMCs
  • the open-type memory cell 130 NMC is classified into one connected to the wiring LBL and one connected to the wiring LBLB.
  • the open type can highly integrate NMC, and the capacity of data that can be stored in the storage device 100 can be increased as compared with the twin cell type and the folded type.
  • the twin cell type memory cell 130 treats complementary data held in two capacitor elements as one bit, but the folded type and open type memory cell 130 uses one bit of data held in one capacitor element. Treat as. In other cases, the description of the twin-cell type operation can be referred to for the folding and opening type operations.
  • the storage device 100 can reduce static power.
  • FIG. 10 shows the NVM 20, the voltage holding circuit 128 connected to the NVM 20, and the voltage generation circuit 127 connected to the voltage holding circuit 128.
  • the voltage holding circuit 128 includes a transistor OS1 and a capacitor C0.
  • the first terminal of the transistor OS1 is electrically connected to the first gate of the transistor OS1, the second gate of the transistor OS1, the first terminal of the capacitor C0, and the wiring BGL.
  • Second terminal of the transistor OS1 is given a voltage V BG is electrically connected to the voltage generation circuit 127. Note that in the following description, the transistor OS1 is described as an n-channel transistor.
  • the voltage holding circuit 128 has a function of writing a potential to the second gates of the transistors Tr1 and Tr2 and holding the potential. For example, when the voltage holding circuit 128 writes a negative potential to the second gates of the transistors Tr1 and Tr2, the transistors Tr1 and Tr2 increase Vth while the negative potential of the second gate of the transistors Tr1 and Tr2 is held. Can keep. By keeping Vth high for the transistors Tr1 and Tr2, normally-on can be prevented and the power consumption of the storage device 100 can be reduced.
  • the first gate and the second gate preferably have regions overlapping with each other with the semiconductor layer interposed therebetween. Further, the above OS transistor is preferably used as the transistor OS1.
  • a drain current hereinafter referred to as a cut-off current
  • the voltage holding circuit 128 can apply a negative potential applied to the wiring BGL for a long time. Can be held.
  • the channel length of the transistor OS1 is preferably longer than the channel lengths of the transistors Tr1 and Tr2.
  • the channel length of the transistor OS1 is 1 ⁇ m or more, more preferably 3 ⁇ m or more, further preferably 5 ⁇ m or more, and further preferably 10 ⁇ m or more.
  • the transistor OS1 By increasing the channel length of the transistor OS1, the transistor OS1 is not affected by the short channel effect, and the cut-off current can be kept low. In addition, the transistor OS1 can increase the withstand voltage between the source and the drain. A high breakdown voltage between the source and drain of the transistor OS1 is preferable because the connection between the voltage generation circuit 127 that generates a high voltage and the transistor OS1 can be facilitated.
  • the transistor OS1 Since the transistor OS1 is used in a circuit that requires a high degree of integration such as a memory cell, it is preferable that the channel lengths of the transistors Tr1 and Tr2 be short. On the other hand, since the voltage holding circuit 128 is formed outside the memory cell, there is no problem even if the channel length of the transistor OS1 is long. Further, when the channel length of the transistor is increased, the on-state current of the transistor is reduced. However, since the transistor OS1 is often used mainly in an off state, a high on-state current is not required.
  • the voltage generation circuit 127 has a function of generating a negative potential (V BG ).
  • the circuit diagram shown in FIG. 11 shows an example of the voltage generation circuit 127.
  • These circuits are step-down charge pumps, in which GND is input to the input terminal IN and VBG is output from the output terminal OUT.
  • the number of stages of the basic circuit of the charge pump circuit is four, but the present invention is not limited to this, and the charge pump circuit may be configured with an arbitrary number of stages.
  • a voltage generation circuit 127a illustrated in FIG. 11A includes transistors M21 to M24 and capacitor elements C21 to C24.
  • the transistors M21 to M24 are described as n-channel transistors.
  • the transistors M21 to M24 are connected in series between the input terminal IN and the output terminal OUT, and are connected so that each gate and the first electrode function as a diode.
  • Capacitance elements C21 to C24 are connected to the gates of the transistors M21 to M24, respectively.
  • CLK is input to the first electrodes of the odd-numbered capacitive elements C21 and C23
  • CLKB is input to the first electrodes of the even-numbered capacitive elements C22 and C24.
  • CLKB is an inverted clock signal obtained by inverting the phase of CLK.
  • Voltage generating circuit 127a has a function of stepping down the input to the input terminal IN GND, generates a V BG.
  • the voltage generation circuit 127a can generate a negative potential only by supplying CLK and CLKB.
  • the above-described transistors M21 to M24 may be formed of OS transistors.
  • the use of the OS transistor is preferable because the reverse current of the diode-connected transistors M21 to M24 can be reduced.
  • a voltage generation circuit 127b illustrated in FIG. 11B includes transistors M31 to M34 which are p-channel transistors. For other components, the description of the voltage generation circuit 127a is cited.
  • the memory device 100 can reduce power consumption and circuit area by using the above structure.
  • Embodiment 2 In this embodiment, a configuration example of the storage device 100 described in Embodiment 1 is described.
  • FIG. 12 shows an example of a cross-sectional view of the storage device 100.
  • a storage device 100 illustrated in FIG. 12 includes a layer L1, a layer L2, a layer L3, and a layer L4 which are stacked in order from the bottom.
  • the layer L1 includes a transistor M1, a substrate 300, an element isolation layer 301, an insulator 302, a plug 310, and the like.
  • the layer L2 includes an insulator 303, a wiring 320, an insulator 304, a plug 311, and the like.
  • the layer L3 includes an insulator 214, an insulator 216, a transistor Tr1, a plug 312, an insulator 282, a wiring 321, and the like.
  • the first gate of the transistor Tr1 has a function as the wiring NWL
  • the second gate of the transistor Tr1 has a function as the wiring BGL.
  • the layer L4 includes a capacitor C1, a plug 313, a wiring LBL, and the like.
  • the capacitor element C1 includes a conductor 322, a conductor 323, and an insulator 305.
  • FIG. 14A is a cross-sectional view in the channel length direction of the transistor M1
  • FIG. 14B is a cross-sectional view in the channel width direction of the transistor M1.
  • the transistor M1 is provided over the substrate 300 and is isolated from other adjacent transistors by an element isolation layer 301.
  • an element isolation layer 301 silicon oxide, silicon oxynitride, silicon nitride oxide, silicon nitride, or the like can be used. Note that in this specification, an oxynitride refers to a compound having a higher oxygen content than nitrogen, and a nitride oxide refers to a compound having a higher nitrogen content than oxygen.
  • a single crystal semiconductor substrate made of silicon or silicon carbide, a polycrystalline semiconductor substrate, a compound semiconductor substrate made of silicon germanium, an SOI (Silicon On Insulator) substrate, or the like can be used.
  • a glass substrate, a quartz substrate, a plastic substrate, a metal substrate, a bonded film, paper containing a fibrous material, or a base film may be used.
  • a semiconductor element may be formed using a certain substrate, and then the semiconductor element may be transferred to another substrate.
  • a flexible substrate may be used as the substrate 300.
  • a method for providing a transistor over a flexible substrate there is a method in which after a transistor is formed over a non-flexible substrate, the transistor is peeled off and transferred to the substrate 300 which is a flexible substrate.
  • a separation layer is preferably provided between the non-flexible substrate and the transistor.
  • a sheet, a film, a foil, or the like in which fibers are knitted may be used as the substrate 300.
  • the substrate 300 may have elasticity. Further, the substrate 300 may have a property of returning to the original shape when bending or pulling is stopped. Or you may have a property which does not return to an original shape.
  • the thickness of the substrate 300 is, for example, 5 ⁇ m to 700 ⁇ m, preferably 10 ⁇ m to 500 ⁇ m, more preferably 15 ⁇ m to 300 ⁇ m.
  • the semiconductor device can be reduced in weight. Further, by reducing the thickness of the substrate 300, there is a case where the substrate 300 is stretchable even when glass or the like is used, or when the bending or pulling is stopped, the substrate 300 may return to the original shape. Therefore, an impact applied to the semiconductor device on the substrate 300 due to a drop or the like can be reduced. That is, a durable semiconductor device can be provided.
  • the substrate 300 which is a flexible substrate, for example, metal, alloy, resin, glass, or fiber thereof can be used.
  • the substrate 300 which is a flexible substrate, is preferable because the deformation due to the environment is suppressed as the linear expansion coefficient is lower.
  • the substrate 300 which is a flexible substrate for example, a material whose linear expansion coefficient is 1 ⁇ 10 ⁇ 3 / K or less, 5 ⁇ 10 ⁇ 5 / K or less, or 1 ⁇ 10 ⁇ 5 / K or less is used. Good.
  • the resin include polyester, polyolefin, polyamide (such as nylon and aramid), polyimide, polycarbonate, acrylic, and polytetrafluoroethylene (PTFE).
  • aramid has a low coefficient of linear expansion, it is suitable for the substrate 300 that is a flexible substrate.
  • a transistor M1 illustrated in FIGS. 14A and 14B includes a channel formation region 352, an impurity region 353, and an impurity region 354 provided in the well 351, a conductive region 355 provided in contact with the impurity region, and a conductive region. 356, a gate insulator 358 provided over the channel formation region 352, and a gate electrode 357 provided over the gate insulator 358. Note that metal silicide or the like may be used for the conductive regions 355 and 356.
  • the channel formation region 352 has a convex shape, and a gate insulator 358 and a gate electrode 357 are provided along a side surface and an upper surface thereof (see FIG. 14B).
  • a transistor having such a shape is referred to as a FIN transistor.
  • a semiconductor layer having a convex shape may be formed by processing an SOI substrate.
  • a Si transistor is applied as the transistor M1.
  • the transistor M1 may be either an n-channel transistor or a p-channel transistor, and an appropriate transistor may be used depending on a circuit.
  • FIGS. 14C is a cross-sectional view in the channel length direction of the transistor M1
  • FIG. 14D is a cross-sectional view in the channel width direction of the transistor M1.
  • a transistor M1 illustrated in FIGS. 14C and 14D includes a channel formation region 362, a low concentration impurity region 371, a low concentration impurity region 372, a high concentration impurity region 363, and a high concentration impurity region 364 provided in the well 361.
  • a conductive region 365 and a conductive region 366 provided in contact with the high-concentration impurity region; a gate insulator 368 provided over the channel formation region 362; and a gate electrode provided over the gate insulator 368. 367, and a sidewall insulating layer 369 and a sidewall insulating layer 370 provided on the sidewall of the gate electrode 367.
  • metal silicide or the like may be used for the conductive regions 365 and 366.
  • the insulator 302 functions as an interlayer insulator.
  • the insulator 302 preferably contains hydrogen.
  • silicon oxide, silicon oxynitride, silicon nitride oxide, silicon nitride, or the like is preferably used.
  • the insulator 303 it is preferable to use a barrier film from which hydrogen or impurities are not diffused from the substrate 300, the transistor M1, or the like into a region where the transistor Tr1 is provided.
  • a barrier film from which hydrogen or impurities are not diffused from the substrate 300, the transistor M1, or the like into a region where the transistor Tr1 is provided For example, silicon nitride formed by a CVD method can be used. When hydrogen diffuses into the oxide semiconductor included in the transistor Tr1, the characteristics of the oxide semiconductor may be deteriorated. Therefore, it is preferable to use a film that suppresses diffusion of hydrogen between the transistor M1 and the transistor Tr1.
  • the film that suppresses the diffusion of hydrogen refers to a film with a small amount of hydrogen desorption.
  • the amount of desorption of hydrogen can be analyzed using, for example, a temperature desorption gas analysis method (TDS (Thermal Desorption Spectroscopy)).
  • TDS Temperatur Desorption Spectroscopy
  • the amount of hydrogen desorbed from the insulator 324 is 10 ⁇ 10 5 in terms of the amount of desorbed hydrogen converted to the area of the insulator 303 in the range of 50 ° C. to 500 ° C. in TDS analysis. It may be 15 atoms / cm 2 or less, preferably 5 ⁇ 10 15 atoms / cm 2 or less.
  • the insulators 304, 214, and 282 are preferably insulators that suppress copper diffusion or have barrier properties against oxygen and hydrogen.
  • silicon nitride can be used as an example of a film that suppresses copper diffusion.
  • a metal oxide such as aluminum oxide may be used.
  • insulator 216 for example, a silicon oxide film, a silicon oxynitride film, or the like can be used.
  • silicon oxide, silicon oxynitride, silicon nitride oxide, silicon nitride, aluminum oxide, aluminum oxynitride, aluminum nitride oxide, aluminum nitride, hafnium oxide, hafnium oxynitride, hafnium nitride oxide, hafnium nitride, or the like is used. That's fine.
  • the insulator 305 may have a stacked structure of the above insulators.
  • a stacked structure of a material having high dielectric breakdown resistance such as silicon oxynitride and a high dielectric constant (high-k) material such as aluminum oxide may be used.
  • high-k high dielectric constant
  • a single layer or a laminate of a simple substance made of a low-resistance material, an alloy, or a conductor containing a compound containing these as a main component In particular, it is preferable to use a high melting point material such as tungsten or molybdenum that has both heat resistance and conductivity.
  • low resistance conductive materials such as aluminum and copper.
  • the transistor Tr1 may be formed over the capacitor C1.
  • a cross-sectional view in that case is shown in FIG.
  • the layer L3 and the layer L4 are different from the cross-sectional view of FIG.
  • the layer L3 includes a wiring 341 and a capacitor C1.
  • the layer L4 includes a plug 331, a plug 332, a plug 333, a plug 334, a wiring 342, a wiring 343, a wiring LBL, an insulator 214, an insulator 216, an insulator 280, an insulator 282, and a transistor Tr1.
  • the transistor Tr1 By providing the capacitor C1 below the transistor Tr1, the transistor Tr1 can be prevented from the process damage or the influence of hydrogen that occurs when the capacitor C1 is formed.
  • a region to which no code or hatching pattern is given is made of an insulator.
  • the insulator include aluminum oxide, aluminum nitride oxide, magnesium oxide, silicon oxide, silicon oxynitride, silicon nitride oxide, silicon nitride, gallium oxide, germanium oxide, yttrium oxide, zirconium oxide, lanthanum oxide, neodymium oxide, and hafnium oxide.
  • An insulator containing one or more materials selected from tantalum oxide and the like can be used.
  • an organic resin such as a polyimide resin, a polyamide resin, an acrylic resin, a siloxane resin, an epoxy resin, or a phenol resin can be used.
  • the oxide semiconductor preferably contains at least indium or zinc. In particular, it is preferable to contain indium and zinc. Here, a case where the oxide semiconductor includes indium, the element M, and zinc is considered.
  • gallium (Ga) is preferable.
  • other elements applicable to the element M aluminum (Al), boron (B), silicon (Si), titanium (Ti), zirconium (Zr), lanthanum (La), cerium (Ce), yttrium (Y ), Hafnium (Hf), tantalum (Ta), niobium (Nb), scandium (Sc), and the like.
  • FIGS. 15A, 15B, and 15C a preferable range of the atomic ratio of indium, the element M, and zinc included in the oxide semiconductor according to the present invention will be described.
  • FIG. 15 does not describe the atomic ratio of oxygen.
  • the terms of the atomic ratio of indium, element M, and zinc included in the oxide semiconductor are [In], [M], and [Zn].
  • [In]: [M]: [Zn] (1 + ⁇ ): (1- ⁇ ): 4 atoms
  • a grain boundary also referred to as a grain boundary
  • the carrier mobility (electron mobility) of the oxide semiconductor can be increased. This is because, in an oxide semiconductor containing indium, element M, and zinc, the s orbital of heavy metal mainly contributes to carrier conduction, and by increasing the indium content, the region where the s orbital overlaps becomes larger. It is.
  • a region indicated by a region A in FIG. 15A represents a region in which the oxide semiconductor has a high carrier mobility and easily has a layered structure with few grain boundaries.
  • An oxide semiconductor having an atomic ratio represented by the region B is an excellent oxide semiconductor particularly having high crystallinity and high carrier mobility.
  • 16A to 16C are a top view and a cross-sectional view of the transistor 200a.
  • 16A is a top view
  • FIG. 16B is a cross-sectional view corresponding to the alternate long and short dash line X1-X2 shown in FIG. 16A
  • FIG. 16C is a cross-sectional view corresponding to the alternate long and short dash line Y1-Y2. . Note that in the top view of FIG. 16A, some elements are omitted for clarity.
  • 16B and 16C illustrate an example in which the transistor 200a is provided over the insulator 214 and the insulator 216.
  • the transistor 200a includes a conductor 205 (a conductor 205a and a conductor 205b) and a conductor 260 which function as a gate electrode, an insulator 220, an insulator 222, an insulator 224, and an insulator 250 which function as a gate insulating layer.
  • An oxide semiconductor 230 oxide semiconductor 230a, oxide semiconductor 230b, and oxide semiconductor 230c
  • a conductor 240a that functions as one of a source or a drain
  • a conductor 240b that functions as the other of a source or a drain
  • an insulator 241 that protects the conductor 260 and an insulator 280 having excess oxygen (containing oxygen in excess of the stoichiometric composition).
  • the conductor 260 may be referred to as a top gate and the conductor 205 may be referred to as a bottom gate.
  • the conductor 260 may be referred to as a first gate and the conductor 205 may be referred to as a second gate.
  • the oxide semiconductor 230 includes an oxide semiconductor 230a, an oxide semiconductor 230b over the oxide semiconductor 230a, and an oxide semiconductor 230c over the oxide semiconductor 230b. Note that when the transistor 200a is turned on, a current flows mainly in the oxide semiconductor 230b; thus, the oxide semiconductor 230b functions as a channel formation region. On the other hand, in the oxide semiconductor 230a and the oxide semiconductor 230c, current may flow near the interface with the oxide semiconductor 230b (which may be a mixed region), but the other regions function as insulators. There is a case.
  • the conductor 205 includes a metal film containing an element selected from molybdenum, titanium, tantalum, tungsten, aluminum, copper, chromium, neodymium, and scandium, or a metal nitride film containing any of the above-described elements (a titanium nitride film or a nitride film). Molybdenum film, tungsten nitride film) and the like. Or indium tin oxide, indium oxide containing tungsten oxide, indium zinc oxide containing tungsten oxide, indium oxide containing titanium oxide, indium tin oxide containing titanium oxide, indium zinc oxide, silicon oxide added It is also possible to apply a conductive material such as indium tin oxide.
  • FIG. 16B illustrates a two-layer structure of the conductor 205a and the conductor 205b; however, the structure is not limited thereto, and a single layer or a stacked structure including three or more layers may be used.
  • the insulator 220 and the insulator 224 are preferably insulators containing oxygen such as a silicon oxide film or a silicon oxynitride film.
  • an insulator containing excess oxygen is preferably used as the insulator 224.
  • an insulator including a material such as silicon nitride, silicon nitride oxide, aluminum oxide, hafnium oxide, tantalum oxide, or zirconium oxide is preferably used as a single layer or a stacked layer.
  • Vth can be controlled by appropriately adjusting the film thicknesses of the insulator 220, the insulator 222, and the insulator 224.
  • a transistor with low leakage current when not conducting can be provided. It is preferable to reduce the thickness of each of the insulator 220, the insulator 222, and the insulator 224 because Vth control by the conductor 205 is facilitated.
  • the thickness of each of the insulator 220, the insulator 222, and the insulator 224 may be 50 nm or less, more preferably 30 nm or less, more preferably 10 nm or less, and still more preferably 5 nm or less.
  • the oxide semiconductor 230a, the oxide semiconductor 230b, and the oxide semiconductor 230c are formed using a metal oxide such as an In-M-Zn oxide. Further, as the oxide semiconductor 230, an In—Ga oxide or an In—Zn oxide may be used.
  • the energy level at the lower end of the conduction band is closer to the vacuum level than the oxide semiconductor 230b, typically, the energy level at the lower end of the conduction band of the oxide semiconductor 230b;
  • the difference from the energy level at the lower end of the conduction band of the oxide semiconductor 230a and the oxide semiconductor 230c is preferably 0.15 eV or more, 0.5 eV or more, 2 eV or less, or 1 eV or less.
  • the difference between the electron affinity of the oxide semiconductor 230a and the oxide semiconductor 230c and the electron affinity of the oxide semiconductor 230b is 0.15 eV or more, or 0.5 eV or more, and 2 eV or less, or 1 eV or less. preferable.
  • the energy gap is preferably 2 eV or more, and more preferably 2.5 eV or more and 3.0 eV or less.
  • the energy gap is preferably 2 eV or more, more preferably 2.5 eV or more, and further preferably 2.7 eV or more and 3.5 eV or less.
  • the energy gap between the oxide semiconductor 230a and the oxide semiconductor 230c is preferably larger than the energy gap between the oxide semiconductor 230b.
  • the energy gap between the oxide semiconductor 230a and the oxide semiconductor 230c is 0.15 eV or more, 0.5 eV or more, 1.0 eV or more, and 2 eV or less, or 1 eV, compared to the energy gap of the oxide semiconductor 230b.
  • the following is preferable.
  • the thicknesses of the oxide semiconductor 230a, the oxide semiconductor 230b, and the oxide semiconductor 230c are 3 nm to 200 nm, preferably 3 nm to 100 nm, and more preferably 3 nm to 60 nm.
  • oxygen vacancies (Vo) in the oxide semiconductor, impurities in the oxide semiconductor, and the like can be given.
  • the density of defect states is increased when hydrogen is bonded to the oxygen vacancies (this state is also referred to as VoH).
  • the carrier density of an oxide semiconductor can be controlled by controlling the density of defect states in the oxide semiconductor.
  • High purity intrinsic or substantially high purity intrinsic Low impurity concentration and low defect level density are referred to as high purity intrinsic or substantially high purity intrinsic.
  • a highly purified intrinsic or substantially highly purified intrinsic oxide semiconductor film has few carrier generation sources, and thus can have a low carrier density.
  • the oxide semiconductor 230a and the oxide semiconductor 230c it is preferable to use an oxide semiconductor that is highly purified intrinsic or substantially highly purified intrinsic.
  • the carrier density of the oxide semiconductor 230a and the oxide semiconductor 230c is less than 8 ⁇ 10 15 cm ⁇ 3 , preferably less than 1 ⁇ 10 11 cm ⁇ 3 , more preferably less than 1 ⁇ 10 10 cm ⁇ 3 , What is necessary is just to set it as 1 * 10 ⁇ -9 > cm ⁇ -3 > or more.
  • the carrier density of the oxide semiconductor for the purpose of improving the on-state current of the transistor or improving the field-effect mobility of the transistor, it is preferable to increase the carrier density of the oxide semiconductor.
  • the impurity concentration of the oxide semiconductor may be slightly increased or the defect state density of the oxide semiconductor may be slightly increased.
  • the band gap of the oxide semiconductor is preferably made smaller. For example, in a range where the on / off ratio of I D -V G characteristics of the transistor can be taken, slightly higher impurity concentration, or density of defect states slightly higher oxide semiconductor can be regarded as substantially intrinsic.
  • an oxide semiconductor having a high electron affinity and a reduced band gap and, as a result, an increased density of thermally excited electrons (carriers) can be regarded as substantially intrinsic. Note that in the case where an oxide semiconductor having higher electron affinity is used, the threshold voltage of the transistor becomes lower.
  • the carrier density of the oxide semiconductor 230b is preferably higher than that of the oxide semiconductor 230a and the oxide semiconductor 230c.
  • the carrier density of the oxide semiconductor 230b is preferably less than 1 ⁇ 10 5 cm -3 or more 1 ⁇ 10 18 cm -3, more preferably 1 ⁇ 10 7 cm -3 or more than 1 ⁇ 10 17 cm -3, 1 ⁇ 10 9 cm ⁇ 3 or more and 5 ⁇ 10 16 cm ⁇ 3 or less are more preferable, 1 ⁇ 10 10 cm ⁇ 3 or more and 1 ⁇ 10 16 cm ⁇ 3 or less are more preferable, and 1 ⁇ 10 11 cm ⁇ 3 or more and 1 ⁇ 10 15 or less. More preferably, it is cm ⁇ 3 or less.
  • the defect state density of the mixed layer formed at the interface between the oxide semiconductor 230a and the oxide semiconductor 230b or the interface between the oxide semiconductor 230b and the oxide semiconductor 230c be reduced.
  • the oxide semiconductor 230a and the oxide semiconductor 230b, and the oxide semiconductor 230b and the oxide semiconductor 230c have a common element (main component) in addition to oxygen, so that the density of defect states is low.
  • a layer can be formed.
  • the oxide semiconductor 230b is an In—Ga—Zn oxide semiconductor
  • an In—Ga—Zn oxide semiconductor, a Ga—Zn oxide semiconductor, gallium oxide, or the like is used as the oxide semiconductor 230a and the oxide semiconductor 230c. Good.
  • the main path of carriers is the oxide semiconductor 230b. Since the defect level density at the interface between the oxide semiconductor 230a and the oxide semiconductor 230b and the interface between the oxide semiconductor 230b and the oxide semiconductor 230c can be lowered, the influence on carrier conduction due to interface scattering is small. High on-current can be obtained.
  • the trapped electrons behave like fixed charges, and thus the Vth of the transistor shifts in the positive direction.
  • the trap level can be kept away from the oxide semiconductor 230b. With this structure, Vth of the transistor can be prevented from shifting in the plus direction.
  • the oxide semiconductor 230a and the oxide semiconductor 230c are formed using a material whose conductivity is sufficiently lower than that of the oxide semiconductor 230b.
  • the oxide semiconductor 230b, the interface between the oxide semiconductor 230b and the oxide semiconductor 230a, and the interface between the oxide semiconductor 230b and the oxide semiconductor 230c mainly function as a channel region.
  • the oxide semiconductor 230b In particular, in the case where an oxide semiconductor having an atomic ratio represented by the region A illustrated in FIG. 15A is used for the oxide semiconductor 230b, [M] / [In] is included in the oxide semiconductor 230a and the oxide semiconductor 230c. It is preferable to use an oxide semiconductor that is 1 or more, preferably 2 or more. As the oxide semiconductor 230c, it is preferable to use an oxide semiconductor in which [M] / ([Zn] + [In]) is 1 or more, which can obtain sufficiently high insulation.
  • the oxide semiconductor 230c may have lower crystallinity than the oxide semiconductor 230b.
  • the oxide semiconductor 230b preferably includes a CAAC-OS which will be described later.
  • the oxide semiconductor 230c may be amorphous or a-like (amorphous-like oxide semiconductor) described later.
  • the oxide semiconductor 230a may include a CAAC-OS.
  • the oxide semiconductor 230a preferably has higher crystallinity than the oxide semiconductor 230c.
  • the insulator 250 is formed of, for example, silicon oxide, silicon oxynitride, silicon nitride oxide, aluminum oxide, hafnium oxide, tantalum oxide, zirconium oxide, lead zirconate titanate (PZT), strontium titanate (SrTiO 3 ), or (Ba,
  • An insulator including a material such as Sr) TiO 3 (BST) can be used in a single layer or a stacked layer.
  • aluminum oxide, bismuth oxide, germanium oxide, niobium oxide, silicon oxide, titanium oxide, tungsten oxide, yttrium oxide, or zirconium oxide may be added to these insulators.
  • these insulators may be nitrided. Silicon insulator, silicon oxynitride, or silicon nitride may be stacked over the above insulator.
  • an oxide insulator containing more oxygen than that in the stoichiometric composition is preferably used as in the insulator 224.
  • an oxide insulator containing excess oxygen in contact with the oxide semiconductor 230 oxygen vacancies in the oxide semiconductor 230 can be reduced.
  • the insulator 250 can be formed using an insulating film having a barrier property against oxygen and hydrogen, such as aluminum oxide, aluminum oxynitride, hafnium oxide, hafnium oxynitride, and silicon nitride. In the case of using such a material, it functions as a layer which prevents release of oxygen from the oxide semiconductor 230 and entry of impurities such as hydrogen from the outside.
  • an insulating film having a barrier property against oxygen and hydrogen such as aluminum oxide, aluminum oxynitride, hafnium oxide, hafnium oxynitride, and silicon nitride.
  • a metal such as aluminum, titanium, chromium, nickel, copper, yttrium, zirconium, molybdenum, silver, tantalum, or tungsten, or an alloy containing the same as a main component can be used. Further, although a single layer structure is shown in the figure, a stacked structure of two or more layers may be used.
  • a titanium film and an aluminum film may be stacked.
  • a two-layer structure in which an aluminum film is stacked on a tungsten film a two-layer structure in which a copper film is stacked on a copper-magnesium-aluminum alloy film, a two-layer structure in which a copper film is stacked on a titanium film, and a tungsten film
  • a two-layer structure in which copper films are stacked may be used.
  • a transparent conductive material containing indium oxide, tin oxide, or zinc oxide may be used.
  • the conductor 260 having a function as a gate electrode is, for example, a metal selected from aluminum, chromium, copper, tantalum, titanium, molybdenum, tungsten, an alloy containing the above-described metal as a component, or a combination of the above-described metals. It can be formed using an alloy or the like. Further, a metal selected from one or more of manganese and zirconium may be used. Alternatively, a semiconductor typified by polycrystalline silicon doped with an impurity element such as phosphorus, or silicide such as nickel silicide may be used.
  • a two-layer structure in which a titanium film is stacked over aluminum is preferable.
  • a two-layer structure in which a titanium film is stacked on a titanium nitride film, a two-layer structure in which a tungsten film is stacked on a titanium nitride film, or a two-layer structure in which a tungsten film is stacked on a tantalum nitride film or a tungsten nitride film may be employed. .
  • titanium film and a three-layer structure in which an aluminum film is stacked on the titanium film and a titanium film is further formed thereon.
  • an alloy film or a nitride film in which one or more metals selected from aluminum, titanium, tantalum, tungsten, molybdenum, chromium, neodymium, and scandium are combined may be used.
  • the conductor 260 includes indium tin oxide, indium oxide including tungsten oxide, indium zinc oxide including tungsten oxide, indium oxide including titanium oxide, indium tin oxide including titanium oxide, and indium zinc oxide.
  • a light-transmitting conductive material such as indium tin oxide to which silicon oxide is added can be used.
  • a stacked structure of the above light-transmitting conductive material and the above metal can be used.
  • the Vth of the transistor 200a can be increased and the cut-off current can be reduced.
  • the work function of the conductor 260 is preferably 4.8 eV or more, more preferably 5.0 eV or more, more preferably 5.2 eV or more, more preferably 5.4 eV or more, more preferably 5.6 eV or more. May be used.
  • the conductive material having a high work function include molybdenum, molybdenum oxide, Pt, Pt silicide, Ni silicide, indium tin oxide, and nitrogen-added In—Ga—Zn oxide.
  • An insulator 241 is provided so as to cover the conductor 260.
  • the insulator 241 can be formed using an insulating film having a barrier property against oxygen or hydrogen, such as aluminum oxide, aluminum oxynitride, hafnium oxide, hafnium oxynitride, or silicon nitride. When formed using such a material, the conductor 260 can be prevented from being oxidized by the heat treatment step. Note that the insulator 241 can be omitted by using a material that is difficult to oxidize for the conductor 260.
  • An insulator 280 is provided above the transistor 200a.
  • the insulator 280 preferably contains excess oxygen.
  • reliability can be improved by reducing oxygen vacancies in the transistor 200a.
  • an oxide material from which part of oxygen is released by heating is preferably used as the insulator having excess oxygen.
  • the oxide which desorbs oxygen by heating means that the amount of desorbed oxygen converted to oxygen atoms is 1.0 ⁇ 10 18 atoms / cm 3 or more, preferably 3.0 ⁇ 10 20 in TDS analysis.
  • An oxide film having atoms / cm 3 or more. The surface temperature of the film at the time of the TDS analysis is preferably in the range of 100 ° C. to 700 ° C., or 100 ° C. to 500 ° C.
  • a material containing silicon oxide or silicon oxynitride is preferably used.
  • a metal oxide can be used.
  • the insulator 280 that covers the transistor 200a may function as a planarization film that covers the uneven shape below the transistor 200a.
  • 17A to 17C are a top view and a cross-sectional view of the transistor 200b.
  • 17A is a top view
  • FIG. 17B is a cross-sectional view corresponding to the dashed-dotted line X1-X2 shown in FIG. 17A
  • FIG. 17C is a cross-sectional view corresponding to the dashed-dotted line Y1-Y2. . Note that in the top view of FIG. 17A, some elements are omitted for clarity.
  • the transistor 200b is different from the transistor 200a in that an oxide semiconductor 230c, an insulator 250, and a conductor 260 are formed in an opening formed in the insulator 280.
  • the transistor 200b has a structure in which the conductors 240a and 240b and the conductor 260 hardly overlap with each other, the parasitic capacitance applied to the conductor 260 can be reduced. That is, a transistor with a high operating frequency can be provided.
  • the description of the transistor 200a may be referred to.
  • FIG. 18A to 18C are a top view and a cross-sectional view of the transistor 200c.
  • 18A is a top view
  • FIG. 18B is a cross-sectional view corresponding to the alternate long and short dash line X1-X2 shown in FIG. 18A
  • FIG. 18C is a cross-sectional view corresponding to the alternate long and short dash line Y1-Y2. . Note that in the top view of FIG. 18A, some elements are omitted for clarity.
  • a transistor 200c in FIG. 18 is different from the transistor 200a in that central portions of the oxide semiconductors 230a and 230b are etched (see FIG. 18B).
  • the transistor 200a has a channel formed in the oxide semiconductor 230b, whereas the transistor 200c has a channel formed in the oxide semiconductor 230c.
  • the oxide semiconductor 230c has a lower electron mobility and a wider band gap than the oxide semiconductor 230b. Therefore, the transistor 200c has a smaller on-state current than the transistor 200a but a smaller off-state current.
  • the transistor 200c is suitable for a transistor in which off-state current is more important than on-state current.
  • the transistor 200c can be formed at the same time as the transistor 200a.
  • the transistor 200a is preferably used for a transistor that requires high on-state current, such as the transistors Tr1 and Tr2 in FIG. 2, and the transistor 200c is preferably used for a transistor that requires low off-state current, such as the transistor OS1 in FIG. .
  • the description of the transistor 200a may be referred to.
  • FIG. 19A to 19C are a top view and a cross-sectional view of the transistor 200d.
  • 19A is a top view
  • FIG. 19B is a cross-sectional view corresponding to the alternate long and short dash line X1-X2 shown in FIG. 19A
  • FIG. 19B is a cross-sectional view corresponding to the alternate long and short dash line Y1-Y2. . Note that in the top view of FIG. 19A, some elements are omitted for clarity.
  • the transistor 200d is different from the transistor 200b in that the central portions of the oxide semiconductors 230a and 230b are etched (see FIG. 19B).
  • the transistor 200b has a channel formed in the oxide semiconductor 230b, whereas the transistor 200d has a channel formed in the oxide semiconductor 230c.
  • the oxide semiconductor 230c has a lower electron mobility and a wider band gap than the oxide semiconductor 230b. Therefore, the transistor 200d has a smaller on-state current but a smaller off-state current than the transistor 200b.
  • the transistor 200d is suitable for a transistor in which off-state current is more important than on-state current.
  • the transistor 200d can be formed at the same time as the transistor 200b.
  • the transistor 200b is preferably used for a transistor that requires high on-state current, such as the transistors Tr1 and Tr2 in FIG. 2, and the transistor 200d is preferably used for a transistor that requires low off-state current, such as the transistor OS1 in FIG. .
  • the description of the transistor 200b may be referred to.
  • parallel refers to a state in which two straight lines are arranged at an angle of ⁇ 10 ° to 10 °. Therefore, the case of ⁇ 5 ° to 5 ° is also included.
  • substantially parallel means a state in which two straight lines are arranged at an angle of ⁇ 30 ° to 30 °.
  • Vertical refers to a state in which two straight lines are arranged at an angle of 80 ° to 100 °. Therefore, the case of 85 ° to 95 ° is also included.
  • substantially vertical means a state in which two straight lines are arranged at an angle of 60 ° to 120 °.
  • An oxide semiconductor is classified into a single crystal oxide semiconductor and a non-single-crystal oxide semiconductor.
  • a non-single-crystal oxide semiconductor a CAAC-OS (c-axis-aligned crystal oxide semiconductor), a polycrystalline oxide semiconductor, an nc-OS (nanocrystalline oxide semiconductor), a pseudo-amorphous oxide semiconductor (a-like oxide OS) : Amorphous-like oxide semiconductor) and amorphous oxide semiconductor.
  • oxide semiconductors are classified into amorphous oxide semiconductors and other crystalline oxide semiconductors.
  • a crystalline oxide semiconductor include a single crystal oxide semiconductor, a CAAC-OS, a polycrystalline oxide semiconductor, and an nc-OS.
  • Amorphous structures are generally isotropic, have no heterogeneous structure, are metastable, have no fixed atomic arrangement, have a flexible bond angle, have short-range order, but long-range order It is said that it does not have.
  • a stable oxide semiconductor cannot be called a complete amorphous oxide semiconductor.
  • an oxide semiconductor that is not isotropic (for example, has a periodic structure in a minute region) cannot be called a complete amorphous oxide semiconductor.
  • an a-like OS is not isotropic but has an unstable structure having a void (also referred to as a void). In terms of being unstable, a-like OS is physically similar to an amorphous oxide semiconductor.
  • CAAC-OS First, the CAAC-OS will be described.
  • a CAAC-OS is a kind of oxide semiconductor having a plurality of c-axis aligned crystal parts (also referred to as pellets).
  • CAAC-OS is analyzed by X-ray diffraction (XRD: X-Ray Diffraction)
  • XRD X-ray Diffraction
  • the crystal has a c-axis orientation, and the plane on which the c-axis forms a CAAC-OS film (formation target) It can also be confirmed that it faces a direction substantially perpendicular to the upper surface.
  • a peak may also appear when 2 ⁇ is around 36 °.
  • the peak where 2 ⁇ is around 36 ° is attributed to the crystal structure classified into the space group Fd-3m. Therefore, the CAAC-OS preferably does not show the peak.
  • CAAC-OS analyzed by electron diffraction will be described.
  • an electron beam with a probe diameter of 300 nm is incident on a CAAC-OS including an InGaZnO 4 crystal in parallel to the formation surface of the CAAC-OS, spots caused by the (009) plane of the InGaZnO 4 crystal are generated.
  • the included diffraction pattern appears. Therefore, electron diffraction shows that the pellets included in the CAAC-OS have c-axis alignment, and the c-axis is in a direction substantially perpendicular to the formation surface or the top surface.
  • the CAAC-OS can also be referred to as an oxide semiconductor including CANC (C-Axis aligned nanocrystals).
  • the pellet reflects the unevenness of the CAAC-OS formation surface or top surface and is parallel to the CAAC-OS formation surface or top surface.
  • the pellet has a hexagonal shape.
  • the shape of a pellet is not necessarily a regular hexagonal shape, and is often a non-regular hexagonal shape.
  • CAAC-OS In the CAAC-OS, a clear crystal grain boundary cannot be confirmed.
  • the CAAC-OS suppresses the formation of crystal grain boundaries by distorting the lattice arrangement. This is because the CAAC-OS can tolerate distortion due to the fact that the arrangement of oxygen atoms is not dense in the ab plane direction and the bond distance between atoms changes due to substitution of metal elements. This is probably because of this.
  • the CAAC-OS has a c-axis alignment and a crystal structure in which a plurality of pellets (nanocrystals) are connected in the ab plane direction to have a strain. Therefore, the CAAC-OS can also be referred to as an oxide semiconductor having CAAcrystal (c-axis-aligned ab-plane-anchored crystal).
  • the CAAC-OS is an oxide semiconductor with high crystallinity. Since the crystallinity of an oxide semiconductor may be deteriorated by entry of impurities, generation of defects, or the like, the CAAC-OS can be said to be an oxide semiconductor with few impurities and defects (such as oxygen vacancies).
  • the impurity means an element other than the main components of the oxide semiconductor, such as hydrogen, carbon, silicon, or a transition metal element.
  • an element such as silicon which has a stronger bonding force with oxygen than a metal element included in an oxide semiconductor, disturbs the atomic arrangement of the oxide semiconductor by depriving the oxide semiconductor of oxygen, thereby reducing crystallinity. It becomes a factor.
  • heavy metals such as iron and nickel, argon, carbon dioxide, and the like have large atomic radii (or molecular radii), which disturbs the atomic arrangement of the oxide semiconductor and decreases crystallinity.
  • nc-OS is analyzed by XRD.
  • XRD X-ray diffraction
  • nc-OS including an InGaZnO 4 crystal
  • an electron beam with a probe diameter of 50 nm is incident on a region with a thickness of 34 nm in parallel with the formation surface
  • a ring-shaped diffraction pattern Nanobeam electron diffraction pattern
  • an electron beam with a probe diameter of 1 nm is incident on the same sample, a plurality of spots are observed in the ring-shaped region. Therefore, nc-OS does not confirm order when an electron beam with a probe diameter of 50 nm is incident, but confirms order when an electron beam with a probe diameter of 1 nm is incident.
  • the nc-OS has a highly ordered region, that is, a crystal in a thickness range of less than 10 nm. Note that there are some regions where a regular electron diffraction pattern is not observed because the crystal faces in various directions.
  • the nc-OS has a region where a crystal part can be confirmed and a region where a clear crystal part cannot be confirmed in a high-resolution TEM image.
  • a crystal part included in the nc-OS has a size of 1 nm to 10 nm, particularly a size of 1 nm to 3 nm in many cases.
  • an oxide semiconductor in which the size of a crystal part is greater than 10 nm and less than or equal to 100 nm is sometimes referred to as a microcrystalline oxide semiconductor.
  • the nc-OS may not be able to clearly confirm a crystal grain boundary in a high-resolution TEM image.
  • the nanocrystal may have the same origin as the pellet in the CAAC-OS. Therefore, the crystal part of nc-OS is sometimes referred to as a pellet below.
  • the nc-OS has a periodicity in atomic arrangement in a minute region (for example, a region of 1 nm to 10 nm, particularly a region of 1 nm to 3 nm).
  • the nc-OS has no regularity in crystal orientation between different pellets. Therefore, orientation is not seen in the whole film. Therefore, the nc-OS may not be distinguished from an a-like OS or an amorphous oxide semiconductor depending on an analysis method.
  • nc-OS is an oxide semiconductor having RANC (Random Aligned nanocrystals), or an oxide having NANC (Non-Aligned nanocrystals). It can also be called a semiconductor.
  • the nc-OS is an oxide semiconductor that has higher regularity than an amorphous oxide semiconductor. Therefore, the nc-OS has a lower density of defect states than an a-like OS or an amorphous oxide semiconductor. Note that the nc-OS does not have regularity in crystal orientation between different pellets. Therefore, the nc-OS has a higher density of defect states than the CAAC-OS.
  • the a-like OS is an oxide semiconductor having a structure between the nc-OS and an amorphous oxide semiconductor.
  • the a-like OS is an unstable structure having a void.
  • the a-like OS there is a case where a crystal part is grown by electron irradiation.
  • the crystal part is hardly grown by electron irradiation. That is, it can be seen that the a-like OS has an unstable structure as compared with the nc-OS and the CAAC-OS.
  • the a-like OS has a lower density than the nc-OS and the CAAC-OS.
  • the density of the a-like OS is 78.6% or more and less than 92.3% of the density of the single crystal having the same composition.
  • the density of the nc-OS and the density of the CAAC-OS are 92.3% or more and less than 100% of the density of the single crystal having the same composition.
  • An oxide semiconductor having a density of less than 78% of the single crystal is difficult to form.
  • the density of single crystal InGaZnO 4 having a rhombohedral structure is 6.357 g / cm 3 .
  • the density of a-like OS is 5.0 g / cm 3 or more and less than 5.9 g / cm 3.
  • the density of the nc-OS and the density of the CAAC-OS is 5.9 g / cm 3 or more and 6.3 g / less than cm 3 .
  • oxide semiconductors have various structures and various properties.
  • the oxide semiconductor may be a stacked film including two or more of an amorphous oxide semiconductor, an a-like OS, an nc-OS, and a CAAC-OS, for example.
  • the storage device is incorporated in a processor (also referred to as a “processing unit”), and stores data (including instructions) necessary for processing by the processor.
  • a processor also referred to as a “processing unit”
  • the processor include a CPU, a GPU (Graphics Processing Unit), a PLD (Programmable Logic Device), a DSP (Digital Signal Processor), an MCU (Microcontroller Unit), a custom LSI, and an RFIC.
  • FIG. 20 is a block diagram illustrating a configuration example of a CPU.
  • a CPU 1300 illustrated in FIG. 20 includes a CPU core 1330, a power management unit (PMU) 1331, and a peripheral circuit 1332.
  • PMU power management unit
  • the CPU core 1330 includes a control device 1307, a program counter (PC) 1308, a pipeline register 1309, a pipeline register 1310, an arithmetic operation unit (ALU: Arithmetic logic unit) 1311, a register file 1312, and a data bus 1333. Data transfer between the CPU core 1330 and the peripheral circuit 1332 is performed via the data bus 1333.
  • PC program counter
  • ALU Arithmetic logic unit
  • the PMU 1331 includes a power controller 1302 and a power switch 1303.
  • the peripheral circuit 1332 includes a cache memory 1304, a bus interface (BUS I / F) 1305, and a debug interface (Debug I / F) 1306.
  • the storage device of Embodiment 1 can be applied to the cache memory 1304. As a result, an increase in the capacity of the cache memory 1304 can be achieved while suppressing an increase in area and power consumption. In addition, since standby power of the cache memory 1304 can be reduced, a small-sized and low power consumption CPU 1300 can be provided.
  • the control device 1307 comprehensively controls the operations of the program counter 1308, the pipeline register 1309, the pipeline register 1310, the ALU 1311, the register file 1312, the cache memory 1304, the bus interface 1305, the debug interface 1306, and the power controller 1302. Thus, it has a function of decoding and executing an instruction included in a program such as an input application.
  • the ALU 1311 has a function of performing various arithmetic processes such as four arithmetic operations and logical operations.
  • the cache memory 1304 has a function of temporarily storing frequently used data.
  • the program counter 1308 is a register having a function of storing an address of an instruction to be executed next. Although not shown in FIG. 20, the cache memory 1304 is provided with a control circuit that controls the operation of the cache memory 1304.
  • the pipeline register 1309 has a function of temporarily storing instruction data.
  • the register file 1312 includes a plurality of registers including general-purpose registers, and can store data read from the main memory, data obtained as a result of arithmetic processing of the ALU 1311, and the like.
  • the pipeline register 1310 has a function of temporarily storing data used for the arithmetic processing of the ALU 1311 or data obtained as a result of the arithmetic processing of the ALU 1311.
  • the bus interface 1305 has a function as a data path between the CPU 1300 and various devices outside the CPU 1300.
  • the debug interface 1306 has a function as a signal path for inputting an instruction for controlling debugging to the CPU 1300.
  • the power switch 1303 has a function of controlling supply of power supply voltage to various circuits included in the CPU 1300 other than the power controller 1302.
  • the CPU 1300 has several power domains, and a circuit to be power gated belongs to any one of the power domains. The circuits belonging to the same power domain are controlled by the power switch 1303 to supply the power supply voltage.
  • the power controller 1302 has a function of controlling the operation of the power switch 1303. By having such a power management system, the CPU 1300 can perform power gating. The flow of power gating will be described with an example.
  • the CPU core 1330 sets the timing at which the supply of the power supply voltage is stopped in the register of the power controller 1302.
  • a command to start power gating is sent from the CPU core 1330 to the power controller 1302.
  • the various registers included in the CPU 1300 and the cache memory 1304 start saving data.
  • supply of power supply voltage to various circuits other than the power controller 1302 included in the CPU 1300 is stopped by the power switch 1303.
  • a counter may be provided in the power controller 1302, and the timing at which the supply of the power supply voltage is started may be determined using the counter regardless of the input of the interrupt signal.
  • various registers start data restoration. Further, in the cache memory 1304, for example, when operating in the write back method, the data of the NVM 20 is loaded into the SMC 10. Next, the execution of the instruction in the control device 1307 is resumed.
  • RFIC An RFIC will be described as an example of a processor.
  • the RFIC is also called an RF tag, a wireless chip, a wireless ID chip, or the like.
  • the RFIC has a storage circuit inside, stores necessary information in the storage circuit, and exchanges information with the outside using non-contact means, for example, wireless communication. Because of these characteristics, the RFIC can be used in an individual authentication system that identifies an article by reading individual information about the article.
  • FIG. 21 is a block diagram illustrating a configuration example of the RFIC.
  • the RFIC 1400 includes an antenna 1404, a rectifier circuit 1405, a constant voltage circuit 1406, a demodulation circuit 1407, a modulation circuit 1408, a logic circuit 1409, a RAM 1410, a ROM (read only memory) 1411, and a battery 1412. These circuits can be discarded as needed.
  • the RFIC 1400 may be a passive type that does not include the battery 1412 although it is an active type.
  • the RFIC 1400 is a semiconductor device including an antenna 1404; however, a semiconductor device that does not include the antenna 1404 can also be referred to as an RFIC 1400.
  • the storage device in Embodiment 1 can be applied to the RAM 1410. Since the memory device in Embodiment 1 has high compatibility with a CMOS circuit, a circuit other than the antenna 1404 can be incorporated into one chip in the RFIC 1400 without complicating the manufacturing process. An antenna 1404 having a performance corresponding to the communication band is mounted on the chip.
  • As a data transmission format there are an electromagnetic coupling method in which a pair of coils are arranged to face each other and communicate by mutual induction, an electromagnetic induction method in which communication is performed by an induction electromagnetic field, and a radio wave method in which communication is performed using radio waves.
  • the RFIC 1400 described in this embodiment can be used for any method.
  • the antenna 1404 is for transmitting and receiving a radio signal 1422 to and from the antenna 1421 connected to the communication device 1420.
  • the rectifier circuit 1405 rectifies an input AC signal generated by receiving a radio signal by the antenna 1404, for example, half-wave double voltage rectification, and rectifies the signal rectified by a capacitive element provided at a subsequent stage. It is a circuit for generating an input electric voltage by smoothing. Note that a limiter circuit may be provided on the input side or the output side of the rectifier circuit 1405.
  • the limiter circuit is a circuit for controlling not to input more than a certain amount of power to a subsequent circuit when the amplitude of the input AC signal is large and the internally generated voltage is large.
  • the constant voltage circuit 1406 is a circuit for generating a stable power supply voltage from the input voltage and supplying it to each circuit. Note that the constant voltage circuit 1406 may include a reset signal generation circuit.
  • the reset signal generation circuit is a circuit for generating a reset signal for the logic circuit 1409 using a stable rise of the power supply voltage.
  • the demodulation circuit 1407 is a circuit for demodulating an input AC signal by detecting an envelope and generating a demodulated signal.
  • the modulation circuit 1408 is a circuit for performing modulation according to data output from the antenna 1404.
  • the logic circuit 1409 is a circuit for decoding the demodulated signal and processing it.
  • the RAM 1410 is a circuit that holds input information, and includes a row decoder, a column decoder, a driver, a storage area, and the like.
  • the ROM 1411 is a circuit for storing a unique number (ID) and the like and outputting according to processing.
  • FIG. 22A shows a top view of the substrate 611 before the dicing process is performed.
  • a semiconductor substrate also referred to as a “semiconductor wafer”
  • a plurality of circuit regions 612 are provided on the substrate 611. In the circuit region 612, the semiconductor device described in any of the above embodiments can be provided.
  • Each of the plurality of circuit regions 612 is surrounded by the isolation region 613.
  • a separation line (also referred to as a “dicing line”) 614 is set at a position overlapping the separation region 613. By cutting the substrate 611 along the separation line 614, the chip 615 including the circuit region 612 can be cut out from the substrate 611.
  • FIG. 22B shows an enlarged view of the chip 615.
  • a conductive layer or a semiconductor layer may be provided in the separation region 613.
  • ESD that may occur in the dicing process can be reduced, and a yield reduction in the dicing process can be prevented.
  • the dicing process is performed while flowing pure water containing carbon dioxide gas or the like and having a reduced specific resistance to the cutting part for the purpose of cooling the substrate, removing shavings, preventing charging, and the like.
  • the amount of pure water used can be reduced.
  • the productivity of the semiconductor device can be increased.
  • a material having a band gap of 2.5 eV to 4.2 eV, preferably 2.7 eV to 3.5 eV is preferably used.
  • accumulated charges can be discharged slowly, so that rapid movement of charges due to ESD can be suppressed, and electrostatic breakdown can be hardly caused.
  • Electronic components are completed by combining the semiconductor device described in the above embodiment and components other than the semiconductor device in an assembly process (post-process).
  • a “back surface grinding process” is performed in which the back surface of the element substrate (the surface on which the semiconductor device or the like is not formed) is ground (step S1). ).
  • a “dicing process” for separating the element substrate into a plurality of chips is performed (step S2).
  • a “die bonding step” is performed in which the separated chips are individually picked up and bonded onto the lead frame (step S3).
  • a suitable method is appropriately selected according to the product, such as bonding with a resin or bonding with a tape.
  • a chip may be bonded on the interposer substrate instead of the lead frame.
  • a “wire bonding process” is performed in which the lead of the lead frame and the electrode on the chip are electrically connected by a thin metal wire (wire) (step S4).
  • a silver wire or a gold wire can be used as the metal thin wire.
  • ball bonding or wedge bonding can be used.
  • the wire-bonded chip is subjected to a “sealing process (molding process)” that is sealed with an epoxy resin or the like (step S5).
  • a sealing process molding process
  • the inside of the electronic component is filled with resin, and the circuit part built in the chip and the wire connecting the chip and the lead can be protected from mechanical external force, and characteristics due to moisture and dust Degradation (decrease in reliability) can be reduced.
  • a “lead plating process” for plating the leads of the lead frame is performed (step S6).
  • the plating process prevents the lead from rusting, and enables more reliable soldering when subsequently provided on the printed circuit board.
  • a “molding process” for cutting and molding the lead is performed (step S7).
  • a “marking step” is performed in which printing processing (marking) is performed on the surface of the package (step S8).
  • An electronic component is completed through an “inspection process” (step S9) for checking the appearance shape and the presence or absence of malfunction.
  • FIG. 23B is a schematic perspective view of the completed electronic component.
  • FIG. 23B shows a schematic perspective view of a QFP (Quad Flat Package) as an example of an electronic component.
  • An electronic component 650 illustrated in FIG. 23B illustrates a lead 655 and a semiconductor device 653.
  • the semiconductor device 653, the memory device or the semiconductor device described in the above embodiment can be used.
  • the electronic component 650 illustrated in FIG. 23B is provided, for example, on the printed board 652.
  • a plurality of such electronic components 650 are combined and each is electrically connected on the printed circuit board 652 to complete the substrate 654 provided with the electronic components.
  • the completed substrate 654 is used for an electronic device or the like.
  • the memory device or the semiconductor device described in the above embodiment is preferably used for an electronic device including a battery.
  • power consumption of the electronic device can be reduced and power of the battery can be saved.
  • FIG. 1 A specific example is shown in FIG.
  • FIG. 24A shows a wristwatch type terminal 700.
  • the wristwatch type terminal 700 includes a housing 701, a crown 702, a display unit 703, a belt 704, a detection unit 705, and the like.
  • the housing 701 includes a battery, a storage device, or a semiconductor device inside.
  • the display portion 703 may be provided with a touch panel. The user can input information using a finger touching the touch panel as a pointer.
  • the detection unit 705 has a function of acquiring information by detecting the surrounding state.
  • a camera an acceleration sensor, an orientation sensor, a pressure sensor, a temperature sensor, a humidity sensor, an illuminance sensor, a GPS (Global Positioning System) signal reception circuit, or the like can be used for the detection unit 705.
  • GPS Global Positioning System
  • the arithmetic device in the housing 701 determines that the ambient brightness detected by the illuminance sensor of the detection unit 705 is sufficiently bright as compared with a predetermined illuminance, the luminance of the display unit 703 is reduced.
  • the brightness of the display portion 703 is increased. As a result, an electronic device with reduced power consumption can be provided.
  • FIG. 24B illustrates a mobile phone 710.
  • a cellular phone 710 includes a housing 711, a display portion 716, operation buttons 714, an external connection port 713, a speaker 717, a microphone 712, and the like.
  • the housing 711 includes a battery, a storage device, or a semiconductor device inside.
  • the mobile phone 710 can input information by touching the display portion 716 with a finger or the like. Any operation such as making a call or inputting characters can be performed by touching the display portion 716 with a finger or the like. Further, the operation of the operation button 714 can switch the power ON / OFF operation and the type of image displayed on the display unit 716. For example, the mail creation screen can be switched to the main menu screen.
  • FIG. 24C illustrates a laptop personal computer 720, which includes a housing 721, a display portion 722, a keyboard 723, a pointing device 724, and the like.
  • the housing 711 includes a battery, a storage device, or a semiconductor device inside.
  • FIG. 24D shows a goggle type display 730.
  • the goggle type display 730 includes a mounting portion 731, a housing 732, a cable 735, a battery 736, and a display portion 737.
  • the battery 736 is housed in the mounting portion 731.
  • the display portion 737 is provided in the housing 732.
  • the housing 732 contains various electronic components such as a semiconductor device, a wireless communication device, and a storage device. Power is supplied from the battery 736 to the display portion 737 and the electronic component in the housing 732 via the cable 735.
  • Various kinds of information such as video transmitted wirelessly are displayed on the display unit 737.
  • the goggle type display 730 may be provided with a camera in the housing 732. When the camera detects and knows the movement of the user's eyeball or eyelid, the user can operate the goggle type display 730.
  • various sensors such as a temperature sensor, a pressure sensor, an acceleration sensor, and a biological sensor may be provided in the mounting portion 731.
  • the goggle type display 730 acquires the biological information of the user by a biometric sensor and stores it in a storage device in the housing 732. Further, the goggle type display 730 may transmit the biometric information acquired to another information terminal by a wireless signal.
  • FIG. 24E illustrates a video camera 740.
  • the video camera 740 includes a first housing 741, a second housing 742, a display portion 743, operation keys 744, a lens 745, a connection portion 746, and the like.
  • the operation key 744 and the lens 745 are provided in the first housing 741, and the display unit 743 is provided in the second housing 742.
  • the first housing 741 includes a battery, a storage device, or a semiconductor device.
  • the battery may be provided outside the first housing 741.
  • the first housing 741 and the second housing 742 are connected by a connection portion 746, and the angle between the first housing 741 and the second housing 742 can be changed by the connection portion 746. is there. It is good also as a structure which switches the image
  • FIG. 24F illustrates an automobile 750.
  • the automobile 750 includes a vehicle body 751, wheels 752, a dashboard 753, lights 754, and the like.
  • the vehicle body 751 includes a battery, a storage device, or a semiconductor device.
  • the ordinal numbers “first”, “second”, and “third” are given to avoid confusion between components. Therefore, the number of components is not limited. Further, the order of the components is not limited. Further, for example, a component referred to as “first” in one embodiment of the present specification or the like is a component referred to as “second” in another embodiment or in the claims. It is also possible. In addition, for example, the constituent elements referred to as “first” in one embodiment of the present specification and the like may be omitted in other embodiments or in the claims.
  • one of a source and a drain is referred to as “one of a source or a train” (or a first electrode or a first terminal), and the source and the drain The other is indicated as “the other of the source and the drain” (or the second electrode or the second terminal).
  • the source and drain of a transistor vary depending on the structure or operating conditions of the transistor.
  • the names of the source and the drain of the transistor can be appropriately rephrased depending on the situation, such as a source (drain) terminal or a source (drain) electrode.
  • Electrode and “wiring” do not functionally limit these components.
  • an “electrode” may be used as part of a “wiring” and vice versa.
  • the terms “electrode” and “wiring” include a case where a plurality of “electrodes” and “wirings” are integrally formed.
  • the voltage is a potential difference from a reference potential.
  • the reference potential is a ground potential (ground potential)
  • the voltage can be rephrased as a potential.
  • the ground potential does not necessarily mean 0V. Note that the potential is relative, and the potential applied to the wiring or the like may be changed depending on the reference potential.
  • conductive layer may be changed to the term “conductive film”.
  • insulating film may be changed to the term “insulating layer” in some cases.
  • a switch refers to a switch that is in a conductive state (ON) or a non-conductive state (OFF) and has a function of controlling whether a current is supplied or not.
  • the switch refers to a switch having a function of selecting and switching a current flow path.
  • an electrical switch or a mechanical switch can be used. That is, the switch is not limited to a specific one as long as it can control the current.
  • Examples of electrical switches include transistors (eg, bipolar transistors, MOS transistors, etc.), diodes (eg, PN diodes, PIN diodes, Schottky diodes, MIM (Metal Insulator Metal) diodes, MIS (Metal Insulator Semiconductor) diodes. , Diode-connected transistors, etc.), or a logic circuit combining these.
  • transistors eg, bipolar transistors, MOS transistors, etc.
  • diodes eg, PN diodes, PIN diodes, Schottky diodes, MIM (Metal Insulator Metal) diodes, MIS (Metal Insulator Semiconductor) diodes. , Diode-connected transistors, etc.
  • diodes eg, PN diodes, PIN diodes, Schottky diodes, MIM (Metal Insulator Metal) diodes, MIS (Metal Insulator Semiconductor) diodes. , Dio
  • the “conducting state” of the transistor means a state where the source and the drain of the transistor can be regarded as being electrically short-circuited.
  • the “non-conducting state” of a transistor refers to a state where the source and drain of the transistor can be regarded as being electrically cut off. Note that when a transistor is operated as a simple switch, the polarity (conductivity type) of the transistor is not particularly limited.
  • a mechanical switch is a switch using MEMS (micro electro mechanical system) technology, such as a digital micromirror device (DMD).
  • MEMS micro electro mechanical system
  • DMD digital micromirror device
  • the switch has an electrode that can be moved mechanically, and operates by controlling conduction and non-conduction by moving the electrode.
  • X and Y are assumed to be objects (for example, devices, elements, circuits, wirings, electrodes, terminals, conductive films, layers, etc.).
  • an element that enables electrical connection between X and Y for example, a switch, a transistor, a capacitor, an inductor, a resistor, a diode, a display, etc.
  • X and Y are connected without passing through an element, a light emitting element, a load, or the like.
  • an element for example, a switch, a transistor, a capacitive element, an inductor, a resistance element, a diode, a display, etc.
  • a switch for example, a switch, a transistor, a capacitive element, an inductor, a resistance element, a diode, a display, etc.
  • More than one element, light emitting element, load, etc. can be connected between X and Y.
  • the switch is in a conductive state (on state) or a non-conductive state (off state), and has a function of controlling whether or not to pass a current.
  • the switch has a function of selecting and switching a path through which a current flows.
  • the case where X and Y are electrically connected includes the case where X and Y are directly connected.
  • an MCU (micro control unit) chip having the storage device 100 and the CPU core described in Embodiment 1 was prototyped, and it was confirmed that the prototyped chip operated with low power consumption.
  • the storage device 100 is referred to as DOSRAM (Dynamic Oxide Semiconductor Random Access Memory).
  • DOSRAM Dynamic Oxide Semiconductor Random Access Memory
  • FIG. 25 shows a block diagram of the prototyped chip.
  • the chip is composed of 8 KB (byte) DOSRAM, CPU core, PMU (power management unit), and AHB-Lite Bus.
  • the DOSRAM and the flip-flop in the CPU core are composed of a Si transistor and an OS transistor formed on the Si transistor.
  • As the OS transistor a transistor having the same structure as that of the transistor 200a illustrated in FIG. 16 was formed.
  • the power supply to the DOSRAM and the CPU core is controlled by the PMU. Data exchange within the chip is performed through a 32-bit bus.
  • FIG. 26 shows a block diagram of 8 KB DOSRAM.
  • the 8 KB DOSRAM consists of four 2 KB subarrays, and one subarray consists of 16 1 Kb (bit) local arrays.
  • the 1 Kb local array has a structure in which a cell array composed of 8 word lines and 256 bit lines is stacked on 128 sense amplifiers (SA) and multiplexers (MUX). With this stacked structure, the area that becomes active during memory access can be reduced.
  • SA sense amplifiers
  • MUX multiplexers
  • the 1 Kb local array of FIG. 26 was prototyped using the folded memory cell 130 shown in FIG.
  • the sense amplifier in FIG. 26 corresponds to the SMC 10 in FIG.
  • the area of the prototyped memory cell (NMC in FIG. 8) was 2.9 ⁇ m 2 and the capacitance was 3.5 fF.
  • FIG. 27A and 27B are schematic views showing the structure of DOSRAM.
  • FIG. 27A shows a case where the cell array, the sense amplifier, and the multiplexer are formed in the same layer. In FIG. 27A, it is necessary to drive 256 long bit lines.
  • FIG. 27B shows a case where a cell array is stacked over the sense amplifier and the multiplexer.
  • the bit line can be divided into 256 local bit lines (short bit lines) and 64 global bit lines (long bit lines) by the laminated structure.
  • the multiplexer connects 64 of the 256 local bit lines to the global bit line.
  • the number of long bit lines can be reduced and the bit line capacitance can be reduced. Further, the storage capacity can be reduced, and the load when driving the DOSRAM is reduced.
  • FIG. 28 shows the result of simulating the active energy of 2KB DODRAM.
  • 28A shows the case where the cell array, the sense amplifier and the multiplexer are formed in the same layer (in the case of FIG. 27A), and
  • FIG. 28A shows the case where the cell array is formed on the sense amplifier and the multiplexer.
  • the case where they are stacked in the case of FIG. 27B is shown. From the result of FIG. 28, it was confirmed that the laminated structure (b) reduces the operating energy by 70% or more than the non-stacked structure (a).
  • FIG. 29 shows a part of the layout of the prototype DOSRAM.
  • FIG. 29 shows a sense amplifier, a multiplexer, a cell array, and a global bit line.
  • FIG. 30 is a circuit diagram of a flip-flop (hereinafter referred to as OS-FF) having an OS transistor used for a CPU core. Three OS transistors and one capacitor are added to the scan flip-flop. The OS-FF is backed up and recovered by the backup signal BK and the recovery signal RE sent from the PMU.
  • OS-FF flip-flop
  • FIG. 31 shows an optical micrograph of the prototype chip.
  • the power supply voltage of the logic circuit portion was 1.1V, and the power supply voltage of the circuit using the OS transistor and I / O was 3.3V.
  • the technology node of the Si transistor is 65 nm, and the technology node of the OS transistor is 60 nm.
  • FIG. 32 shows the retention characteristics at 85 ° C. of the prototype DOSRAM. Even after 1 hour, it was confirmed that 99.95% of the data was retained. This indicates that DOSRAM can hold data for a long time without refreshing the data. That is, DOSRAM indicates that long-time power gating is possible.
  • FIG. 33 shows a backup-recovery waveform of the prototyped chip.
  • the backup time was 1 clock (33 ns) and the recovery time was 3 clocks (99 ns). Note that since DOSRAM can hold data without power supply, backup-recovery operation is not necessary, and only power on / off is required.
  • Table 1 summarizes the operation modes and power consumption of the chip.
  • the active power of DOSRAM was measured by repeating the operation of DOSRAM for 9 clocks (7 readings and 2 writings). From Table 1, reduction of standby power by power gating was confirmed in both DOSRAM and CPU core.
  • Table 2 shows a comparison between other low-power MCUs reported so far and the chip fabricated in this example.
  • A is the MCU described in Non-Patent Document 2
  • B is the MCU described in Non-Patent Document 3
  • C is the MCU described in Non-Patent Document 4
  • D is the chip data prototyped in this embodiment. Yes. It was confirmed that the prototype chip was superior to other chips in terms of technology node, clock frequency, and active power. It was also confirmed that the prototype chip can achieve the lowest power consumption regardless of the ratio of active to standby.
  • ADDR signal BGL wiring, BL wiring, BLB wiring, BW signal, C0 capacitive element, C1 capacitive element, C2 capacitive element, C21 capacitive element, C23 capacitive element, C22 capacitive element, C24 capacitive element, CE signal, CLK signal, DB1 Data, DB2 data, GW signal, L1 layer, L2 layer, L3 layer, L4 layer, LBL wiring, LBLB wiring, M1 transistor, M21 transistor, M24 transistor, M31 transistor, M34 transistor, NWL wiring, NWL_0 wiring, NWL_1 wiring OS1 transistor, PCL wiring, PON1 signal, PON2 signal, RDA signal, VCS wiring, VDDM distribution , VHH wiring, VLL wiring, VPC wiring, WDA signal, WL wiring, t1 time, t2 time, t3 time, t4 time, t5 time, t6 time, t7 time, t8 time, Tac1 transistor, Tac1 transistor, Td1

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Abstract

消費電力が低減された記憶装置を提供する。 複数のメモリセルと、 プリチャージ回路と、 ラッチ回路と、 ビット線対と、 ローカルビット線対を有 する記憶装置である。プリチャージ回路はローカルビット線対にプリチャージ電圧を与える機能を有 する。 複数のメモリセルはローカルビット線対に接続される。 ラッチ回路はローカルビット線対に接 続される。 ラッチ回路は、 スタンバイ状態において、 プリチャージ電圧と、 低電源電圧または高電源 電圧の一方と、を供給されることが好ましい。

Description

記憶装置
本発明の一態様は、半導体装置、特に記憶装置に関する。
また、本発明の一態様は、物、方法、または、製造方法に関する。または、本発明の一態様は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関する。本発明の一態様は、その駆動方法、または、その作製方法に関する。
なお、本明細書において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。記憶装置、表示装置、電気光学装置、蓄電装置、半導体回路及び電子機器は、半導体装置を有する場合がある。
電子機器の低消費電力化が重視されている。そのため、ＣＰＵ等の集積回路（ＩＣ）の低消費電力化は回路設計の大きな課題となっている。ＩＣの消費電力は大きく分けると、動作時の消費電力（ダイナミック電力）と、動作していない時（スタンバイ時）の消費電力（スタティック電力）との２つになる。高性能化のため動作周波数を高めると、ダイナミック電力が増大する。スタティック電力の大部分はトランジスタのリーク電流によって消費される電力である。リーク電流には、サブシュレッシュルド・リーク電流、ゲート・トンネル・リーク電流、ゲート誘導ドレインリーク（ＧＩＤＬ：Ｇａｔｅ−ｉｎｄｕｃｅｄ　ｄｒａｉｎ　ｌｅａｋａｇｅ）電流、ジャンクション・トンネル・リーク電流がある。これらのリーク電流は、トランジスタの微細化によって増大するので、消費電力の増大が、ＩＣの高性能化や高集積化の大きな壁となっている。
半導体装置の消費電力低減のため、パワーゲーティングやクロックゲーティングにより、動作させる必要のない回路を停止させることが行われている。パワーゲーティングでは電源供給を停止するため、スタンバイ電力を無くす効果がある。ＣＰＵでパワーゲーティングを可能とするには、レジスタやキャッシュの記憶内容を不揮発性メモリにバックアップすることが必要となる。
活性層が酸化物半導体（Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）で形成されているトランジスタ（以下、「酸化物半導体トランジスタ」または「ＯＳトランジスタ」と呼ぶ。）のオフ電流が極めて小さいという特性を利用して、電源オフ状態でもデータを保持することが可能なメモリ回路が提案されている。例えば、非特許文献１には、ＯＳトランジスタを用いたバックアップ回路を備えたＯＳ−ＳＲＡＭ（スタティック・ランダム・アクセス・メモリ）が開示されている。非特許文献１には、ＯＳ−ＳＲＡＭを搭載したマイクロプロセッサは、通常動作に影響なく、短い損益分岐時間（ＢＥＴ）でのパワーゲーティングが可能であることが開示されている。
Ｔ．Ｉｓｈｉｚｕ　ｅｔ　ａｌ．、Ｉｎｔ．　Ｍｅｍｏｒｙ　Ｗｏｒｋｓｈｏｐ、２０１４、ｐｐ．１０６−１０３．
Ｓ．Ｂａｒｔｌｉｎｇ　ｅｔ　ａｌ．、ＩＳＳＣＣ　Ｄｉｇ．Ｔｅｃｈ．Ｐａｐｅｒｓ、ｐｐ．４３２‐４３４、２０１３． Ｎ．Ｓａｋｉｍｕｒａ　ｅｔ　ａｌ．、ＩＳＳＣＣ　Ｄｉｇ．Ｔｅｃｈ．Ｐａｐｅｒｓ、ｐｐ．１８４‐１８５、２０１４． ＶＫ．Ｓｉｎｇｈａｌ　ｅｔ　ａｌ．、ＩＳＳＣＣ　Ｄｉｇ．Ｔｅｃｈ．Ｐａｐｅｒｓ、ｐｐ．１４８‐１４９、２０１５．
ＳＲＡＭは高速で動作するメモリであるため、ＣＰＵなどの論路回路に内蔵されるデータメモリやキャシュメモリに用いられている。しかしながら、ＳＲＡＭの大容量化に対して、低電圧動作、スタンバイ電流（非アクセス時の電流）、およびセルサイズ等が問題となる。
本発明の一形態は、消費電力が低減された記憶装置を提供することを課題の一とする。また、本発明の一形態は、回路面積が小さい記憶装置を提供することを課題の一とする。本発明の一形態は、消費電力が低減された半導体装置を提供することを課題の一とする。また、本発明の一形態は、回路面積が小さい半導体装置を提供することを課題の一とする。また、本発明の一形態は、新規な半導体装置を提供することを課題の一とする。
なお、複数の課題の記載は、互いの課題の存在を妨げるものではない。本発明の一形態は、例示した全ての課題を解決する必要はない。また、列記した以外の課題が、本明細書等の記載から、自ずと明らかとなるものであり、このような課題も、本発明の一形態の課題となり得る。
本発明の一形態は、複数のメモリセルと、プリチャージ回路と、ラッチ回路と、第１ビット線と第２ビット線とでなるビット線対と、第１ローカルビット線と第２ローカルビット線とでなるローカルビット線対と、第１トランジスタと、第２トランジスタと、を有する記憶装置である。第１トランジスタは第１ビット線と第１ローカルビット線との導通状態を制御する機能を有する。第２トランジスタは第２ビット線と第２ローカルビット線との導通状態を制御する機能を有する。複数のメモリセルは、それぞれ、第３トランジスタ、第４トランジスタ、第１容量素子および第２容量素子を有する。第３トランジスタは第１ローカルビット線と第１容量素子との導通状態を制御する機能を有する。第４トランジスタは第２ローカルビット線と第２容量素子との導通状態を制御する機能を有する。プリチャージ回路はローカルビット線対にプリチャージ電圧を供給する機能を有する。ラッチ回路はローカルビット線対と電気的に接続される。ラッチ回路は、第１トランジスタ、第２トランジスタ、第３トランジスタおよび第４トランジスタが非導通のときに、プリチャージ電圧と、低電源電圧または高電源電圧の一方と、を供給されることが好ましい。
上記形態において、第３トランジスタはチャネル形成領域に酸化物半導体を有し、第４トランジスタはチャネル形成領域に酸化物半導体を有することが好ましい。
上記形態において、複数のメモリセルはプリチャージ回路またはラッチ回路の上に設けられることが好ましい。
本発明の一形態は、複数のメモリセルと、プリチャージ回路と、ラッチ回路と、第１ビット線と第２ビット線とでなるビット線対と、第１ローカルビット線と第２ローカルビット線とでなるローカルビット線対と、第１トランジスタと、第２トランジスタと、を有する記憶装置である。第１トランジスタは第１ビット線と第１ローカルビット線との導通状態を制御する機能を有する。第２トランジスタは第２ビット線と第２ローカルビット線との導通状態を制御する機能を有する。複数のメモリセルは、それぞれ、第１メモリセルまたは第２メモリセルに分類される。第１メモリセルは、それぞれ、第３トランジスタおよび第１容量素子を有する。第２メモリセルは、それぞれ、第４トランジスタおよび第２容量素子を有する。第３トランジスタは第１ローカルビット線と第１容量素子との導通状態を制御する機能を有する。第４トランジスタは第２ローカルビット線と第２容量素子との導通状態を制御する機能を有する。プリチャージ回路はローカルビット線対にプリチャージ電圧を供給する機能を有する。ラッチ回路はローカルビット線対と電気的に接続される。ラッチ回路は、第１トランジスタ、第２トランジスタ、第３トランジスタおよび第４トランジスタが非導通のときに、プリチャージ電圧と、低電源電圧または高電源電圧の一方と、を供給されることが好ましい。
上記形態において、第３トランジスタはチャネル形成領域に酸化物半導体を有し、第４トランジスタはチャネル形成領域に酸化物半導体を有することが好ましい。
上記形態において、複数のメモリセルはプリチャージ回路またはラッチ回路の上に設けられることが好ましい。
本発明の一形態は、上記形態に記載の記憶装置を複数有し、分離領域を有する半導体ウエハである。
本発明の一形態は、上記形態に記載の記憶装置と、バッテリと、を有する電子機器である。
本発明の一形態により、消費電力が低減された記憶装置を提供することができる。また、本発明の一形態により、回路面積が小さい記憶装置を提供することができる。本発明の一形態により、消費電力が低減された半導体装置を提供することができる。また、本発明の一形態により、回路面積が小さい半導体装置を提供することができる。また、本発明の一形態は、新規な半導体装置を提供することができる。
なお、複数の効果の記載は、他の効果の存在を妨げるものではない。また、本発明の一形態は、例示した全ての効果を有する必要はない。また、本発明の一形態について、例示した以外の課題、効果、および新規な特徴については、本明細書等の記載から自ずと明らかになるものである。
記憶装置の構成例を示すブロック図。 メモリセルの構成例を示す回路図。 記憶装置の動作例を示すタイミングチャート。 メモリセルの構成例を示す回路図。 メモリセルアレイの構造例を示すブロック図。 メモリセルの構造例を示す回路図。 メモリセルの構造例を示す回路図。 メモリセルの構造例を示す回路図。 メモリセルの構造例を示す回路図。 メモリセル、電圧保持回路および電圧生成回路を示す回路図。 電圧生成回路の構成例を示す回路図。 記憶装置の構成例を示す断面図。 記憶装置の構成例を示す断面図。 トランジスタの構成例を示す断面図。 ＩｎＭＺｎＯ４の結晶を説明する図。 トランジスタの構成例を示す上面図及び断面図。 トランジスタの構成例を示す上面図及び断面図。 トランジスタの構成例を示す上面図及び断面図。 トランジスタの構成例を示す上面図及び断面図。 プロセッサ（ＣＰＵ）の構成例を示すブロック図。 プロセッサ（ＲＦＩＣ）の構成例を示すブロック図。 半導体ウエハの上面図。 半導体装置の作製工程を示すフローチャート図及び斜視図。 電子機器の例を示す斜視図。 試作したチップの構成例を示すブロック図。 試作したＤＯＳＲＡＭの構成例を示すブロック図。 ＤＯＳＲＡＭの構成例を示す模式図。 ＤＯＤＲＡＭのアクティブエネルギーの計算結果を表す図。 試作したＤＯＤＲＡＭのレイアウト。 試作したＯＳフリップフロップの回路図。 試作したチップの光学顕微鏡写真。 試作したチップの保持特性を示す図。 試作したチップのバックアップ−リカバリ波形を示す図。
本発明の実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態及び実施例の記載内容に限定して解釈されるものではない。
なお、以下に説明する発明の構成において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。また、同様の機能を指す場合には、ハッチパターンを同じくし、特に符号を付さない場合がある。
なお、本明細書で説明する各図において、各構成の大きさ、層の厚さ、または領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。
本明細書において、特に断りがない場合、オン電流とは、トランジスタがオン状態にあるときのドレイン電流をいう。オン状態とは、特に断りがない場合、ｎチャネル型トランジスタでは、ゲートとソースの間の電圧（ＶＧ）がしきい値電圧（Ｖｔｈ）以上の状態、ｐチャネル型トランジスタでは、ＶＧがＶｔｈ以下の状態をいう。例えば、ｎチャネル型のトランジスタのオン電流とは、ＶＧがＶｔｈ以上のときのドレイン電流を言う。また、トランジスタのオン電流は、ドレインとソースの間の電圧（ＶＤ）に依存する場合がある。
本明細書において、特に断りがない場合、オフ電流とは、トランジスタがオフ状態にあるときのドレイン電流をいう。オフ状態とは、特に断りがない場合、ｎチャネル型トランジスタでは、ＶＧがＶｔｈよりも低い状態、ｐチャネル型トランジスタでは、ＶＧがＶｔｈよりも高い状態をいう。例えば、ｎチャネル型のトランジスタのオフ電流とは、ＶＧがＶｔｈよりも低いときのドレイン電流を言う。トランジスタのオフ電流は、ＶＧに依存する場合がある。従って、トランジスタのオフ電流が１０−２１Ａ未満である、とは、トランジスタのオフ電流が１０−２１Ａ未満となるＶＧの値が存在することを言う場合がある。
また、トランジスタのオフ電流は、ＶＤに依存する場合がある。本明細書において、オフ電流は、特に記載がない場合、ＶＤの絶対値が０．１Ｖ、０．８Ｖ、１Ｖ、１．２Ｖ、１．８Ｖ、２．５Ｖ、３Ｖ、３．３Ｖ、１０Ｖ、１２Ｖ、１６Ｖ、または２０Ｖにおけるオフ電流を表す場合がある。または、当該トランジスタが含まれる半導体装置等において使用されるＶＤにおけるオフ電流を表す場合がある。
本明細書等において、トランジスタの接続関係を説明する際、ソースとドレインとの一方を、「ソース又はドレインの一方」（又は第１電極、又は第１端子）と表記し、ソースとドレインとの他方を「ソース又はドレインの他方」（又は第２電極、又は第２端子）と表記している。これは、トランジスタのソースとドレインは、トランジスタの構造又は動作条件等によって変わるためである。なおトランジスタのソースとドレインの呼称については、ソース（ドレイン）端子や、ソース（ドレイン）電極等、状況に応じて適切に言い換えることができる。
なお、本明細書中において、高電源電圧をＨレベル（又はＶＤＤ）、低電源電圧をＬレベル（又はＧＮＤ）と呼ぶ場合がある。
また、本明細書は、以下の実施の形態及び実施例を適宜組み合わせることが可能である。また、１つの実施の形態の中に、複数の構成例が示される場合は、互い構成例を適宜組み合わせることが可能である。
（実施の形態１）
本実施の形態では、半導体装置の一例として記憶装置について説明する。
本実施の形態の記憶装置は、不揮発性であるが、高速処理が可能なメモリ部Ａと、電源オフ状態でも長時間データを保持することが可能なメモリ部Ｂを有する。
メモリ部Ａは、ワーキングメモリに対応し、ホスト装置と記憶装置と間のデータのやり取りが行われる。メモリ部Ｂは長期記憶の貯蔵部に相当し、メモリ部Ａに書き込まれた情報を長時間保持する。メモリ部Ｂは、メモリ部Ａよりも処理速度は劣るが、メモリ部Ａよりも容量が大きい。また、メモリ部Ｂは、電源オフ状態でデータを長時間保持することが可能である。
＜＜記憶装置１００＞＞
図１は記憶装置の構成例を示すブロック図である。図１に示す記憶装置１００は、メモリセルアレイ１１０、周辺回路１１１、コントロール回路１１２、電圧生成回路１２７、パワースイッチ（ＰＳＷ）１４１、１４２を有する。
記憶装置１００において、各回路、各信号および各電圧は、必要に応じて、適宜取捨することができる。あるいは、他の回路または他の信号を追加してもよい。信号ＢＷ、ＣＥ、ＧＷ、ＣＬＫ、ＷＡＫＥ、ＡＤＤＲ、ＷＤＡ、ＰＯＮ１、ＰＯＮ２は外部からの入力信号であり、信号ＲＤＡは外部への出力信号である。信号ＣＬＫはクロック信号である。信号ＣＥ、ＧＷ、および信号ＢＷは制御信号である。信号ＣＥはチップイネーブル信号であり、信号ＧＷはグローバル書き込みイネーブル信号であり、信号ＢＷはバイト書き込みイネーブル信号である。信号ＡＤＤＲはアドレス信号である。信号ＷＤＡは書き込みデータであり、信号ＲＤＡは読み出しデータである。信号ＰＯＮ１、ＰＯＮ２は、パワーゲーティング制御用信号である。なお、信号ＰＯＮ１、ＰＯＮ２は、コントロール回路１１２で生成してもよい。
コントロール回路１１２は、記憶装置１００の動作全般を制御する機能を有するロジック回路である。例えば、コントロール回路は、信号ＣＥ、信号ＧＷおよび信号ＢＷを論理演算して、記憶装置１００の動作モード（例えば、書き込み動作、読み出し動作）を決定する。または、コントロール回路１１２は、この動作モードが実行されるように、周辺回路１１１の制御信号を生成する。
メモリセルアレイ１１０は、複数のメモリセル（ＭＣ）１３０、および複数の配線ＷＬ、ＮＷＬ、ＢＬ、ＢＬＢを有する。複数のメモリセル１３０は行列状に配置されている。
同じ行のメモリセル１３０は、その行の配線ＷＬ、ＮＷＬに電気的に接続される。配線ＷＬ、ＮＷＬはそれぞれワード線であり、配線ＢＬ、ＢＬＢは相補データを伝送するためのビット線対である。配線ＢＬＢは、ＢＬの論理を反転したデータが入力されるビット線であり、ビット補線や、反転ビット線と呼ばれる場合がある。メモリセル１３０は、２種類のメモリ回路１０、２０を有する。メモリ回路１０（以下、「ＳＭＣ１０」と呼ぶ。）は、１ビットの相補データを記憶することができるメモリ回路である。メモリ回路２０（以下、「ＮＶＭ２０」と呼ぶ。）は、ｎビット（ｎは１よりも大きい整数）の相補データを記憶することができるメモリ回路であり、電源オフ状態でも長期間データを保持することが可能である。つまり、ＳＭＣ１０は上掲のメモリ部Ａ（ワーキングメモリ）を構成するメモリセルであり、ＮＶＭ２０は上掲のメモリ部Ｂ（長期記憶貯蔵部）を構成するメモリセルである。
電圧生成回路１２７は負電圧（ＶＢＧ）を生成する機能を有する。ＶＢＧはＮＶＭ２０に用いられるトランジスタに印加される。ＷＡＫＥは、ＣＬＫの電圧生成回路１２７への入力を制御する機能を有する。例えば、ＷＡＫＥにＨレベルの信号が与えられると、信号ＣＬＫが電圧生成回路１２７へ入力され、電圧生成回路１２７はＶＢＧを生成する。なお、電圧生成回路１２７の詳細は後述の図１０および図１１で説明を行う。
ＳＭＣ１０とＮＶＭ２０とはローカルビット線対（配線ＬＢＬ、ＬＢＬＢ）により電気的に接続されている。配線ＬＢＬＢは、配線ＢＬに対するローカルビット線であり、配線ＬＢＬＢは、配線ＢＬＢに対するローカルビット線である。配線ＬＢＬ、ＬＢＬＢによって、ＳＭＣ１０とＮＶＭ２０とは電気的に接続されている。メモリセル１３０は、回路３０（以下、「ＬＰＣ３０」と呼ぶ。）を有する。ＬＰＣ３０は、配線ＬＢＬおよび配線ＬＢＬＢをプリチャージするためのローカルブリチャージ回路である。ＬＰＣ３０の制御信号は、周辺回路１１１で生成される。
周辺回路１１１は、メモリセルアレイ１１０に対するデータの書き込みおよび読み出しをするための回路である。周辺回路１１１は、配線ＷＬ、ＮＷＬ、ＢＬ、ＢＬＢを駆動する機能を有する。周辺回路１１１は、行デコーダ１２１、列デコーダ１２２、行ドライバ１２３、列ドライバ１２４、入力回路１２５、および出力回路１２６を有する。
行デコーダ１２１および列デコーダ１２２は、信号ＡＤＤＲをデコードする機能を有する。行デコーダ１２１は、アクセスする行を指定するための回路であり、列デコーダ１２２は、アクセスする列を指定するための回路である。行ドライバ１２３は、行デコーダ１２１が指定する行の配線ＷＬ、ＮＷＬを選択する機能を有する。具体的には、行ドライバ１２３は、配線ＷＬ、ＮＷＬを選択するための信号を生成する機能を有する。列ドライバ１２４は、データをメモリセルアレイ１１０に書き込む機能、メモリセルアレイ１１０からデータを読み出す機能、読み出したデータを保持する機能、配線ＢＬおよび配線ＢＬＢをプリチャージする機能等を有する。
入力回路１２５は、信号ＷＤＡを保持する機能を有する。入力回路１２５が保持するデータは、列ドライバ１２４に出力される。入力回路１２５の出力データが、メモリセルアレイ１１０に書き込むデータである。列ドライバ１２４がメモリセルアレイ１１０から読み出したデータ（Ｄｏｕｔ）は、出力回路１２６に出力される。出力回路１２６は、Ｄｏｕｔを保持する機能を有する。出力回路１２６は、保持しているデータを記憶装置１００外部に出力する。出力されるデータが信号ＲＤＡである。
ＰＳＷ１４１はメモリセルアレイ１１０以外の回路（周辺回路１１５）へのＶＤＤの供給を制御する機能を有する。ＰＳＷ１４２は、行ドライバ１２３へのＶＨＭの供給を制御する機能を有する。ここでは、記憶装置１００の高電源電圧がＶＤＤであり、低電源電圧はＧＮＤ（接地電位）である。また、ＶＨＭは、配線ＮＷＬを高レベルにするために用いられる高電源電圧であり、ＶＤＤよりも高い。信号ＰＯＮ１によってＰＳＷ１４１のオン・オフが制御され、信号ＰＯＮ２によってＰＳＷ１４２のオン・オフが制御刺される。図１では、周辺回路１１５において、ＶＤＤが供給される電源ドメインの数を１としているが、複数にすることもできる。この場合、各電源ドメインに対してパワースイッチを設ければよい。
＜＜メモリセル１３０＞＞
図２に、メモリセル１３０の回路構成例を示す。
＜ＳＭＣ１０＞
ＳＭＣ１０は、配線ＢＬ、配線ＢＬＢ、配線ＬＢＬ、配線ＬＢＬＢ、配線ＶＨＨ、および配線ＶＬＬと電気的に接続されている。
ＳＭＣ１０は、ＣＭＯＳ型（６トランジスタ型）のＳＲＡＭセルと同様の回路構成であり、トランジスタＴｌｄ１、Ｔｌｄ２、Ｔｄｒ１、Ｔｄｒ２、Ｔａｃ１、Ｔａｃ２を有する。トランジスタＴｌｄ１、Ｔｌｄ２はロードトランジスタ（プルアップトランジスタ）であり、トランジスタＴｄｒ１、Ｔｄｒ２は駆動トランジスタ（プルダウントランジスタ）であり、トランジスタＴａｃ１、Ｔａｃ２はアクセストランジスタ（トランスファトランジスタ）である。
トランジスタＴａｃ１により配線ＢＬと配線ＬＢＬとの間の導通状態が制御される。トランジスタＴａｃ２により配線ＢＬＢと配線ＬＢＬＢとの間の導通状態が制御される。トランジスタＴａｃ１、Ｔａｃ２のオン・オフは配線ＷＬの電位によって制御される。トランジスタＴｌｄ１、Ｔｄｒ１によりインバータが構成され、トランジスタＴｌｄ２、Ｔｄｒ２によりインバータが構成されている。これら２個のインバータの入力端子は、それぞれ、他方の出力端子に電気的に接続されており、ラッチ回路が構成される。２個のインバータには、配線ＶＨＨ、ＶＬＬによって電源電圧が供給される。
＜ＮＶＭ２０＞
図２に示すＮＶＭ２０は、ｎ個（ｎは１以上の整数）のＮＭＣを有する。ｎ個のＮＭＣは互いに異なる配線ＮＷＬに電気的に接続されている。また、ｎ個のＮＭＣは１本の配線ＶＣＳと電気的に接続されている。ｎ個のＮＭＣを区別するために、［０］、［１］等の符号を用い、ｎ本の配線ＮＷＬを区別するために、＿０、＿１等の符号を用いることとする。
ＮＭＣは１ビットの相補データを保持することができるメモリ回路（メモリセルと呼ぶこともできる。）である。ＮＭＣはＭＣ１およびＭＣ２を有する。ＭＣ１は配線ＬＢＬに書き込まれたデータを保持するためのメモリセルであり、ＭＣ２は配線ＬＢＬＢに書き込まれたデータを保持するためのメモリセルである。ＭＣ１、ＭＣ２は１トランジスタ１容量型のダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）のメモリセルと同様の回路構成である。ＭＣ１はトランジスタＴｒ１および容量素子Ｃ１を有する。ＭＣ２はトランジスタＴｒ２および容量素子Ｃ２を有する。容量素子Ｃ１はＭＣ１の保持容量として機能し、容量素子Ｃ２はＭＣ２の保持容量として機能する。配線ＶＣＳは、ＭＣ１およびＭＣ２の保持容量用の電源線であり、ここではＧＮＤが入力される。
トランジスタＴｒ１、Ｔｒ２のゲート（第１ゲート）は、それぞれ、配線ＮＷＬと電気的に接続されている。トランジスタＴｒ１のソース又はドレインの一方は配線ＬＢＬと電気的に接続され、トランジスタＴｒ２のソース又はドレインの一方は配線ＬＢＬＢと電気的に接続されている。容量素子Ｃ１の第１端子はトランジスタＴｒ１のソース又はドレインの他方と電気的に接続され、容量素子Ｃ１の第２端子はＶＣＳと電気的に接続されている。容量素子Ｃ２の第１端子はトランジスタＴｒ２のソース又はドレインの他方と電気的に接続され、第２端子はＶＣＳと電気的に接続されている。
トランジスタＴｒ１、Ｔｒ２はそれぞれ第２ゲートを有する。トランジスタＴｒ１、Ｔｒ２の第２ゲートはそれぞれ配線ＢＧＬに電気的に接続されている。配線ＢＧＬは、トランジスタＴｒ１、Ｔｒ２の第２ゲートの電位を制御するための信号が入力される信号線、あるいは一定電位が入力される電源線である。配線ＢＧＬの電位によって、トランジスタＴｒ１、Ｔｒ２のしきい値電圧を制御することができる。その結果、トランジスタＴｒ１、Ｔｒ２がノーマリーオンになることを防ぐことができる。
トランジスタＴｒ１、Ｔｒ２のオフ電流を低減することで、ＮＭＣの保持時間を長くすることができる。オフ電流が極めて小さいとは、例えば、チャネル幅１μｍあたりのオフ電流が１００ｚＡ（ゼプトアンペア）以下であることをいう。なお、オフ電流は小さいほど好ましいため、この規格化されたオフ電流が１０ｚＡ／μｍ以下、あるいは１ｚＡ／μｍ以下とすることが好ましく、１０ｙＡ（ヨクトアンペア）／μｍ以下であることがより好ましい。１ｚＡは１×１０−２１Ａであり、１ｙＡは１×１０−２４Ａである。
このようにオフ電流を極めて小さくするには、トランジスタのチャネル形成領域をバンドギャップが広い半導体で形成すればよい。そのような半導体として、酸化物半導体が挙げられる。酸化物半導体のバンドギャップは３．０ｅＶ以上であるため、ＯＳトランジスタは熱励起によるリーク電流が小さく、また、オフ電流が極めて小さい。なお、ＯＳトランジスタおよび酸化物半導体の詳細については後述する実施の形態３で説明を行う。
トランジスタＴｒ１、Ｔｒ２をＯＳトランジスタとすることで、ＮＭＣの保持時間を長くすることができるので、ＮＭＣを不揮発性メモリ回路として用いることができる。また、ＯＳトランジスタでは、オフ電流特性の温度依存性が小さい。そのため、高温（例えば、１００℃以上）であっても、ＯＳトランジスタの規格化されたオフ電流を１００ｚＡ以下とすることができる。よって、ＮＭＣにＯＳトランジスタを適用することとで、ＮＭＣは高温環境下であっても、データを消失せずに保持することができる。したがって、高温環境下でも高い信頼性を持つ記憶装置１００を得ることができる。
ＮＭＣは、一対のメモリセル（ＭＣ１、ＭＣ２）を備えることで相補データを保持することができ、また、トランジスタＴｒ１、Ｔｒ２をＯＳトランジスタとすることで、相補データを長時間保持することができる。ＮＭＣが相補データを保持していることで、ＮＭＣで保持している相補データを読み出すときには、ＳＭＣ１０は差動増幅回路として機能することができる。このため、ＭＣ１の容量素子Ｃ１が保持している電圧と、ＭＣ２の容量素子Ｃ２が保持している電圧との電圧差が小さくとも、信頼性の高い読み出し動作ができる。また、ＮＭＣはＤＲＡＭのメモリセルと同様に、高速な読み出し動作、および高速な書き込み動作が可能である。
なお、ＮＶＭ２０が有するトランジスタＴｒ１およびトランジスタＴｒ２は、場合によって第２ゲートを省略してもよい。トランジスタＴｒ１およびトランジスタＴｒ２が第２ゲートを有さないことで、記憶装置１００は製造工程を簡略化することができる。また、図１に示す電圧生成回路１２７も省略することができる。
＜ＬＰＣ３０＞
ＬＰＣ３０は、配線ＰＣＬおよび配線ＶＰＣと電気的に接続されている。配線ＰＣＬは、配線ＬＢＬ、ＬＢＬＢのプリチャージ動作制御用の信号を供給するための信号線である。配線ＶＰＣはプリチャージ電圧を供給するための電源線である。ＬＰＣ３０は、トランジスタＴｅｑ１、Ｔｐｃ１、Ｔｐｃ２を有する。トランジスタＴｅｑ１、Ｔｐｃ１、Ｔｐｃ２のゲートは配線ＰＣＬに電気的に接続されている。トランジスタＴｅｑ１は配線ＬＢＬとＬＢＬＢと間の導通状態を制御する。トランジスタＴｐｃ１は配線ＬＢＬと配線ＶＰＣと間の導通状態を制御する。トランジスタＴｐｃ２は配線ＬＢＬＢと配線ＶＰＣと間の導通状態を制御する。
図２の例では、トランジスタＴｅｑ１、Ｔｐｃ１、Ｔｐｃ２はｎチャネル型トランジスタであるが、これらをｐチャネル型トランジスタとしてもよい。あるいは、ＬＰＣ３０にＴｅｑ１を設けなくてもよい。この場合、トランジスタＴｐｃ１、Ｔｐｃ２は、ｎチャネル型トランジスタ、ｐチャネル型トランジスタの何れでもよい。あるいは、ＬＰＣ３０をトランジスタＴｅｑ１のみで構成することもできる。この場合もトランジスタＴｅｑ１はｎチャネル型トランジスタでも、ｐチャネル型トランジスタでもよい。トランジスタＴｅｑ１でなるＬＰＣ３０は、配線ＬＢＬと配線ＬＢＬＢとの電位を平滑化することで、配線ＬＢＬと配線ＬＢＬＢのプリチャージを行う。
周辺回路１１１は、メモリセルアレイ１１０に設けられる各種の電源線（配線ＶＨＨ、ＶＬＬ、ＶＰＣ）への電位を供給する機能を有する。そのため、ＰＳＷ１４１がオフとなって、周辺回路１１１へのＶＤＤの供給が停止すると、これら電源線への電位の供給も停止することとなる。
図２のメモリセル１３０は、スタンバイ状態において、ＳＭＣ１０を流れるリーク電流の増大により、スタティック電力が増大する。スタティック電力を削減するためには配線ＶＨＨにＶＤＤよりも低い電圧を供給すればよいが、配線ＶＨＨに新たな電圧を供給する場合、その電圧を生成するための回路（電圧生成回路）を新たに設ける必要があり、面積オーバーヘッドの増大を引き起こしてしまう。なお、ここでいうスタンバイ状態とは、メモリセル１３０における全てのワード線（配線ＷＬおよび配線ＮＷＬ＿０乃至ＮＷＬ＿［ｎ−１］）が非選択の状態にあることをいう。
上記問題を解決するために、メモリセル１３０のスタンバイ状態において、配線ＶＬＬにＧＮＤを供給し、配線ＶＨＨにプリチャージ電圧を供給することが好ましい。プリチャージ電圧はＶＤＤよりも低い。また、プリチャージ電圧はＬＰＣ３０にも用いられるため、新たな電圧生成回路を設ける必要もない。また、配線ＶＬＬにプリチャージ電圧を供給し、配線ＶＨＨにＶＤＤを供給してもよい。配線ＶＨＨまたは配線ＶＬＬの一方にプリチャージ電圧を供給することで、記憶装置１００はスタティック電力を削減することができる。
＜＜記憶装置１００の動作例＞＞
図３のタイミングチャートを用いて、記憶装置１００の動作例を説明する。この例では、ホスト装置がタスクを処理している間のアクセス対象は、ＳＭＣ１０のみとなる。タスクが終了したら、データをＳＭＣ１０からＮＶＭ２０に転送（ストア動作）し、ＮＶＭ２０の何れか１つのＮＭＣにデータを書き込む。また、別のタスクを実行する場合は、データをＮＶＭ２０の何れか１つのＮＭＣからＳＭＣ１０に転送する（ロード動作）。ここでは、データの転送先および転送元がＮＭＣ［１］であるとして、記憶装置１００の動作例を説明する。
図３に記載されている時刻ｔ１乃至ｔ８は、各動作のタイミングを表している。配線ＶＤＤＭは、記憶装置１００に設けられたＶＤＤ供給用の電源線である。ＰＳＷ１４１によって、配線ＶＤＤＭへのＶＤＤの供給が制御される。また、配線ＶＨＨ、ＶＬＬ等において、点線で表されている波形は、電位が不確定であることを示している。また、配線ＶＤＤＭ等の低レベル（Ｌレベル）はＧＮＤである。配線ＰＣＬ、ＷＬの高レベル（Ｈレベル）はＶＤＤであり、配線ＮＷＬ＿０乃至ＮＷＬ＿［ｎ−１］の高レベルはＶＨＭである。
なお、配線ＮＷＬ＿０乃至ＮＷＬ＿［ｎ−１］の高レベルがＶＨＭであるのは、トランジスタＴｒ１、Ｔｒ２のしきい値電圧がトランジスタＴａｃ１等の他のトランジスタよりも高い場合を想定しているからである。配線ＮＷＬ＿０乃至ＮＷＬ＿［ｎ−１］にＶＤＤを印加することで、ＮＶＭ２０のデータの書き込みおよび読み出しが可能であれば、配線ＮＷＬ＿０乃至ＮＷＬ＿［ｎ−１］の高レベルをＶＤＤとすることができる。この場合、記憶装置１００にＰＳＷ１４２は設けなくてもよい（図１参照）。
＜パワーゲーティング＞
まず、記憶装置１００のパワーゲーティング動作について説明する。時刻ｔ１より前において、記憶装置１００は、ＶＤＤの供給が遮断されている電源オフ状態である。時刻ｔ１以降は、記憶装置１００は、ＶＤＤが供給されている電源オン状態である。
時刻ｔ１より前において、記憶装置１００はＰＳＷ１４１をオフにし、電源オフの状態になっている。配線ＶＤＤＭはＧＮＤとなっている。また、ＰＳＷ１４１をオフにすると周辺回路１１１へのＶＤＤの供給も遮断されるため、配線ＷＬ、ＮＷＬ＿０乃至ＮＷＬ＿［ｎ−１］、ＰＣＬ、ＶＰＣもＧＮＤとなっている。
時刻ｔ１においてＰＳＷ１４１がオンとなると、配線ＶＤＤＭが充電され、やがて、その電位はＶＤＤまで上昇する。時刻ｔ１乃至ｔ２が電源復帰に要する時間である。なお、図３のタイミングチャートにおいて、ＰＳＷ１４２は、ＰＳＷ１４１のオン・オフと連動して、オン・オフすればよい。
＜初期化、ロード＞
電源がｔ２乃至ｔ４では、記憶装置１００を初期状態にする初期化動作が行われる。時刻ｔ２乃至ｔ３の動作は、ビット線対およびローカルビット線対のプリチャージが行われる。具体的には、配線ＶＰＣ、配線ＶＨＨおよび配線ＶＬＬはＶＤＤ／２とされる。ビット線対（配線ＢＬ、ＢＬＢ）およびローカルビット線対（配線ＬＢＬ、ＬＢＬＢ）はそれぞれプリチャージされ、ＶＤＤ／２とする。ビット線対のプリチャージは列ドライバ１２４によって行われ、ローカルビット線対のプリチャージはＬＰＣ３０によって行われる。配線ＰＣＬを高レベル（Ｈレベル）にすることで、トランジスタＴｅｑ１、Ｔｐｃ１、Ｔｐｃ２がオンとなり、配線ＬＢＬ、ＬＢＬＢのプリチャージと電位の平滑化が行われる。
ｔ３乃至ｔ４では、記憶装置１００はロード動作を行っている。ＳＭＣ１０に、ＮＶＭ２０のＮＭＣ［１］からデータをロードする。ここでは、ＮＭＣ［１］はデータＤＢ１を記憶していることとする。配線ＰＣＬをＬレベルにして、配線ＬＢＬ、ＬＢＬＢを浮遊状態にする。次に、配線ＮＷＬ＿１をＨレベルにして、ＭＣ１［１］のトランジスタＴｒ１、およびＭＣ２［１］のトランジスタＴｒ２をオンにする。配線ＬＢＬ、ＬＢＬＢにはデータＤＢ１が書き込まれる。配線ＮＷＬ＿１をＨレベルにした後、配線ＶＨＨをＶＤＤにし、配線ＶＬＬをＧＮＤにして、ＳＭＣ１０をアクティブにする。ＳＭＣ１０によって、配線ＬＢＬ、ＢＬＢＬに書き込まれたデータＤＢ１が増幅され、保持される。ＭＣ１［１］が”１”を保持している場合、配線ＬＢＬはＶＤＤとなり、配線ＬＢＬＢはＧＮＤとなる。配線ＮＷＬ＿１を一定期間Ｈレベルにした後、Ｌレベルにすることで、ロード動作が終了する。
＜書き込み＞
時刻ｔ４乃至ｔ５では、記憶装置１００はデータ書き込み動作を行っている。ここでは、ＳＭＣ１０に書き込むデータをデータＤＢ２とする。書き込みアクセスがあると、列ドライバ１２４によって、データＤＢ２がビット線対に書き込まれる。ここで、配線ＢＬがＶＤＤであれば、配線ＢＬＢはＧＮＤである。行デコーダ１２１によって行アドレスがデコードされ、行ドライバ１２３によって行アドレスが指定する行の配線ＷＬがＨレベルとなる。これにより、トランジスタＴａｃ１、Ｔａｃ２がオンとなり、ローカルビット線対にデータＤＢ２が書き込まれる。配線ＷＬを一定期間Ｈレベルにした後、Ｌレベルにする。配線ＷＬをＬレベルにした後、列ドライバ１２４は、ビット線対をＶＤＤ／２にプリチャージし、しかる後浮遊状態にする。以上で、書き込み動作は終了する。
＜読み出し＞
時刻ｔ５乃至ｔ６では、記憶装置１００はデータ読み出し動作を行っている。読み出しアクセスがあると、行デコーダ１２１によって行アドレスがデコードされ、行ドライバ１２３によって行アドレスが指定する行の配線ＷＬがＨレベルとなる。これにより、トランジスタＴａｃ１、Ｔａｃ２はオンとなり、ローカルビット線対のデータＤＢ２が、ビット線対に書き込まれる。ビット線対に書き込まれたデータＤＢ２は、列ドライバ１２４によって読み出される。配線ＷＬを一定期間Ｈレベルにした後、Ｌレベルにする。配線ＷＬをＬレベルにした後、ビット線対は、列ドライバ１２４によって、ＶＤＤ／２にプリチャージされた後、浮遊状態とされる。以上で、データ読み出し動作は終了する。
＜スタンバイ＞
時刻ｔ６乃至ｔ７では、記憶装置１００は、ホスト装置からアクセス要求がないスタンバイ状態にある。このときＳＭＣ１０をアクティブにしておくことで、記憶装置１００は次のアクセス要求に対して素早く対応することができる。また、このとき配線ＶＨＨをＶＤＤからＶＤＤ／２に下げることで、記憶装置１００はＳＭＣ１０のスタティック電力を下げることができる。図３において、記憶装置１００は、配線ＶＨＨをＶＤＤ／２、配線ＶＬＬをＧＮＤにすることでスタティック電力を下げているが、配線ＶＨＨをＶＤＤ、配線ＶＬＬをＶＤＤ／２にすることでスタティック電力を下げてもよい。
なお、本実施の形態ではプリチャージ電圧をＶＤＤ／２としているがこれに限定されない。プリチャージ電圧の値は、ＧＮＤより大きくＶＤＤより小さい範囲で選ぶことができる。
なお、上述のスタティック電力を下げる動作は、メモリセル１３０ごとに行ってもよい。つまり、記憶装置１００の中で、アクセス要求があるメモリセル１３０と、スタンバイ状態にあるメモリセル１３０が混在する場合、スタンバイ状態にあるメモリセル１３０に対してのみ、上述のスタティック電力を下げる動作を行ってもよい。
＜ストア＞
時刻ｔ７乃至ｔ８では、記憶装置１００はデータの転送（ストア）動作を行っている。記憶装置１００がホスト装置から別のタスクを実行する命令、あるいはタスクを終了させる命令を受けると、記憶装置１００はストア動作を行う。まず、配線ＶＨＨをＶＤＤに戻し、配線ＮＷＬ＿１をＨレベルにする。ローカルビット線対に書き込まれているデータＤＢ２は、ＮＭＣ［１］に書き込まれる。ここで、配線ＬＢＬがＶＤＤであれば、ＭＣ１［１］は”１”を保持し、ＭＣ２［１］は”０”を保持することとなる。
配線ＮＷＬ＿１を一定期間Ｈレベルにした後、Ｌレベルにする。これでストア動作が終了する。次に、記憶装置１００は、配線ＶＨＨをＶＤＤ／２にしてホスト装置からの命令を待つ。その後、ホスト装置のアクセス要求に従って、記憶装置１００はデータの読み出し動作、またはデータ書き込み動作を行う。
＜＜メモリセルの変形例＞＞
図４に示すＮＶＭ２１は、ｎ個のＮＭＣ２を有するメモリ回路である。ＮＭＣ２は、ＭＣ３とＭＣ４を有する。ＭＣ３はＭＣ１の変形例であり、トランジスタＴｒ１の代わりに、トランジスタＴｒ３が設けられている。ＭＣ４はＭＣ２の変形例であり、トランジスタＴｒ２の代わりに、トランジスタＴｒ４が設けられている。
トランジスタＴｒ３には第２ゲートが設けられ、第２ゲートと第１ゲートとが電気的に接続されている。同様に、トランジスタＴｒ４には第２ゲートが設けられ、第２ゲートと第１ゲートとが電気的に接続されている。第２ゲートと第１ゲートを電気的に接続することで、トランジスタＴｒ３、Ｔｒ４のオン電流を向上させることができる。
＜＜メモリセルアレイのデバイス構造＞＞
記憶装置１００において、ＮＶＭ２０のトランジスタＴｒ１、Ｔｒ２はＯＳトランジスタとし、他のトランジスタは、例えば、Ｓｉトランジスタ等とすることができる。この場合、メモリセルアレイ１１０を、Ｓｉトランジスタで構成される回路上に、ＯＳトランジスタで構成される回路が積層されているデバイス構造とすることができる。図５に、メモリセルアレイ１１０のデバイス構造例を模式的に示す。
＜メモリセルアレイ＞
図５の例では、メモリセルアレイ１１０Ａ上に、メモリセルアレイ１１０Ｂが積層されている。メモリセルアレイ１１０ＡにはＳＭＣ１０およびＬＰＣ３０がマトリクス状に設けられている。メモリセルアレイ１１０ＢにはＮＶＭ２０がマトリクス状に設けられている。メモリセルアレイ１１０Ａは応答速度が速いメモリ部Ａを構成し、メモリセルアレイ１１０Ｂはデータの長期貯蔵用のメモリ部Ｂを構成する。メモリセルアレイ１１０Ｂをメモリセルアレイ１１０Ａに積層することで、記憶装置１００の大容量化と小型化を効果的に行える。
＜ツインセル型＞
メモリセル１３０の１つに着目すると、ＳＭＣ１０およびＬＰＣ３０が形成されている領域上に、ＮＶＭ２０が形成されている。図６は、メモリセル１３０のデバイス構造例を模式的に示す回路図である。図６には、ＮＶＭ２０が８ビットの相補データを記憶する回路構成である例を示している。よって、ＮＶＭ２０はＮＭＣ［０］乃至ＮＭＣ［７］を有する。ＳＭＣ１０およびＬＰＣ３０が形成されている領域上に、ＮＭＣ［０］乃至ＮＭＣ［７］が設けられている。なお、これまでに説明したメモリセル１３０の構成（１本の配線ＮＷＬに２つの相補的なメモリセル（ＭＣ１およびＭＣ２）が接続された構成）をツインセル型と呼ぶことにする。
なお、メモリセル１３０において、ＮＭＣの数は８の倍数であることが好ましい。すなわち、ＮＶＭ２０が保持できるデータのビット数は、８の倍数であることが好ましい。ＮＭＣを８の倍数とすることで、メモリセル１３０は、例えば１バイト（８ビット）、１ワード（３２ビット）、ハーフワード（１６ビット）など、それぞれの単位ごとにデータを扱うことができる。
ＯＳトランジスタ上に、ＯＳトランジスタを積層することが可能である。よって、メモリセルアレイ１１０Ｂを２層以上回路が積層されているデバイス構造とすることができる。図７には、メモリセルアレイ１１０Ｂが２層構造である場合のメモリセル１３０のデバイス構造例を示す。ここでもＮＶＭ２０はＮＭＣ［０］乃至ＮＭＣ［７］を有する。ＳＭＣ１０およびＬＰＣ３０が形成されている領域上にＮＭＣ［０］乃至ＮＭＣ［３］が積層され、ＮＭＣ［０］乃至ＮＭＣ［３］が形成されている領域上にＮＭＣ［４］乃至ＮＭＣ［７］が積層されている。
メモリセルアレイ１１０Ｂをメモリセルアレイ１１０Ａに積層することで、メモリセルアレイ１１０の大容量化と小型化が可能となる。例えば、メモリセル１３０が図６のデバイス構造である場合、メモリセルアレイ１１０のビット当たりの面積は１つのＮＭＣの面積となる。つまり、ビット当たりの面積は、２個のトランジスタと２個の容量素子が設けられる領域の面積である。また、メモリセル１３０が図７のデバイス構造である場合、メモリセルアレイ１１０のビット当たりの面積は、図６の例の１／２となる。このように、ＳＭＣ１０上にＮＶＭ２０を積層して設けることで、ＣＭＯＳ型ＳＲＡＭのメモリセルと比較して、メモリセル１３０のビット当たりの面積は小さくなる。
ＮＶＭ２０で構成されるメモリセルアレイ１１０Ｂはフラッシュメモリ、ＭＲＡＭ（磁気抵抗ランダムアクセスメモリ）、ＰＲＡＭ（相変化ランダムアクセスメモリ）などの他の不揮発性メモリと比較して、ＣＭＯＳ回路との親和性に非常に優れている。フラッシュメモリは駆動に高電圧が必要である。ＭＲＡＭ、ＰＲＡＭは電流駆動型メモリであるため、電流駆動用の素子や回路が必要となる。これに対して、ＮＶＭ２０は、トランジスタＴｒ１、Ｔｒ２のオン、オフを制御することで動作する。つまり、ＮＶＭ２０はＣＭＯＳ回路と同じように電圧駆動型のトランジスタで構成される回路であり、また、低電圧で駆動することができる。そのため、１つのチップにプロセッサと記憶装置１００とを組み込むことが容易である。また、記憶装置１００は、性能を低下させずに、ビット当たりの面積を低減することができる。また、記憶装置１００は消費電力を低減することができる。また、記憶装置１００は電源オフ状態でもデータを記憶することが可能であるので、記憶装置１００のパワーゲーティングが可能である。
ＳＲＡＭは高速であるため、標準的なプロセッサのオンチップ・キャッシュメモリに使用されている。ＳＲＡＭは待機時でも電力を消費してしまうということ、また大容量化が難しいという短所がある。例えば、モバイル機器用のプロセッサでは、オンチップ・キャッシュメモリの待機時の消費電力がプロセッサ全体の平均消費電力に占める割合の８０％に達するといわれている。これに対して、記憶装置１００は、読み出し、書き込みが速いというＳＲＡＭの長所を生かしつつ、ＳＲＡＭの短所が解消されているＲＡＭである。そのため、オンチップ・キャッシュメモリに記憶装置１００を適用することは、プロセッサ全体の消費電力の低減に有用である。
＜折り返し型＞
その他のメモリセルのレイアウト方式として、折り返し型と開放型がある。図８はメモリセル１３０に折り返し型を適用した例である。図６に示すツインセル型のメモリセル１３０において、ＮＭＣは２つのトランジスタと２つの容量素子で構成されているが、図８の折り返し型のメモリセル１３０において、ＮＭＣは１つのトランジスタと１つの容量素子で構成されている。折り返し型のメモリセル１３０において、ＮＭＣは配線ＬＢＬに接続されるものと、配線ＬＢＬＢに接続されるものに分類される。折り返し型を適用することで、メモリセル１３０は、配線ＮＷＬの電位の変化によって、配線ＬＢＬまたは配線ＬＢＬＢに出力されるノイズを低減することができる。
＜開放型＞
図９はメモリセル１３０に開放型を適用した例である。図９に示す開放型のメモリセル１３０において、ＮＭＣは１つのトランジスタと１つの容量素子で構成されている。図９において、１つの配線ＮＷＬに２つのＮＭＣが接続されているように見えるが、２つのＮＭＣのうち１つは隣り合うメモリセル１３０に接続されたものである。開放型のメモリセル１３０において、ＮＭＣは配線ＬＢＬに接続されるものと、配線ＬＢＬＢに接続されるものに分類される。開放型はＮＭＣを高集積化することが可能で、ツインセル型や折り返し型に比べて、記憶装置１００が記憶できるデータの容量を大きくすることができる。
ツインセル型のメモリセル１３０は、２つの容量素子に保持された相補データを１ビットとして扱ったが、上記折り返し型と開放型のメモリセル１３０は、１つの容量素子に保持されたデータを１ビットとして扱う。それ以外において、折り返しと開放型の動作は、ツインセル型の動作の説明を参酌することができる。
折り返し型と開放型においても、ツインセル型と同様、スタンバイ状態において、配線ＶＬＬにＧＮＤを供給し配線ＶＨＨにプリチャージ電圧を供給する（または、配線ＶＬＬにプリチャージ電圧を供給し配線ＶＨＨにＶＤＤを供給する）ことが好ましい。そうすることで、記憶装置１００はスタティック電力を削減することができる。
＜＜電圧保持回路、電圧生成回路＞＞
次に電圧保持回路１２８および電圧生成回路１２７について図１０および図１１を用いて説明を行う。
図１０は、ＮＶＭ２０と、ＮＶＭ２０に接続された電圧保持回路１２８と、電圧保持回路１２８に接続された電圧生成回路１２７を示している。
電圧保持回路１２８は、トランジスタＯＳ１および容量素子Ｃ０を有する。トランジスタＯＳ１の第１端子は、トランジスタＯＳ１の第１ゲート、トランジスタＯＳ１の第２ゲート、容量素子Ｃ０の第１端子及び配線ＢＧＬに電気的に接続されている。トランジスタＯＳ１の第２端子は電圧生成回路１２７に電気的に接続され電圧ＶＢＧを与えられる。なお、以降の説明において、トランジスタＯＳ１はｎチャネル型トランジスタとして説明を行う。
電圧保持回路１２８は、トランジスタＴｒ１、Ｔｒ２の第２ゲートに電位を書き込み、さらにそれを保持する機能を有する。例えば、電圧保持回路１２８がトランジスタＴｒ１、Ｔｒ２の第２ゲートに負電位を書き込んだ場合、トランジスタＴｒ１、Ｔｒ２の第２ゲートの負電位が保持されている間、トランジスタＴｒ１、Ｔｒ２はＶｔｈを高く保つことができる。トランジスタＴｒ１、Ｔｒ２はＶｔｈを高く保つことで、ノーマリーオンを防ぐことができ、記憶装置１００の消費電力を下げることができる。
トランジスタＯＳ１において、第１ゲートおよび第２ゲートは半導体層を間に介して互いに重なる領域を有することが好ましい。また、トランジスタＯＳ１は上述のＯＳトランジスタを用いることが好ましい。トランジスタＯＳ１にＯＳトランジスタを用いることでＶＧＳ＝０Ｖにおけるドレイン電流（以降、カットオフ電流と呼ぶ）が十分に小さくすることができ、電圧保持回路１２８は配線ＢＧＬに与えられた負電位を長期間保持することができる。
トランジスタＯＳ１のチャネル長は、トランジスタＴｒ１およびトランジスタＴｒ２のチャネル長よりも長いことが好ましい。例えば、トランジスタＴｒ１およびトランジスタＴｒ２のチャネル長を１μｍ未満とした場合、トランジスタＯＳ１のチャネル長は１μｍ以上、さらに好ましくは３μｍ以上、さらに好ましくは５μｍ以上、さらに好ましくは１０μｍ以上である。
トランジスタＯＳ１のチャネル長を長くすることで、トランジスタＯＳ１は短チャネル効果の影響を受けず、カットオフ電流を低く抑えることができる。また、トランジスタＯＳ１はソースとドレイン間の耐圧を高くすることができる。トランジスタＯＳ１のソースとドレイン間の耐圧が高いと、高電圧を生成する電圧生成回路１２７と、トランジスタＯＳ１との接続を容易にすることができて好ましい。
トランジスタＯＳ１は、メモリセルのように高い集積度が要求される回路に用いられるため、トランジスタＴｒ１およびトランジスタＴｒ２のチャネル長は短い方が好ましい。一方で、電圧保持回路１２８はメモリセルの外に形成するため、トランジスタＯＳ１のチャネル長は長くても問題にならない。また、トランジスタのチャネル長を長くすると、トランジスタのオン電流が低下するが、トランジスタＯＳ１は、主にオフ状態で使用されることが多いため、高いオン電流は要求されない。
電圧生成回路１２７は負電位（ＶＢＧ）を生成する機能を有する。図１１に示す回路図は電圧生成回路１２７の例を示している。これらの回路は降圧型のチャージポンプであり、入力端子ＩＮにＧＮＤが入力され、出力端子ＯＵＴからＶＢＧが出力される。ここでは、一例として、チャージポンプ回路の基本回路の段数は４段としているが、これに限定されず任意の段数でチャージポンプ回路を構成してもよい。
図１１（Ａ）に示す電圧生成回路１２７ａは、トランジスタＭ２１乃至Ｍ２４、および容量素子Ｃ２１乃至Ｃ２４を有する。以降、トランジスタＭ２１乃至Ｍ２４はｎチャネル型トランジスタとして説明を行う。
トランジスタＭ２１乃至Ｍ２４は、入力端子ＩＮと出力端子ＯＵＴ間に直列に接続されており、それぞれのゲートと第１電極がダイオードとして機能するように接続されている。トランジスタＭ２１乃至Ｍ２４のゲートは、それぞれ、容量素子Ｃ２１乃至Ｃ２４が接続されている。
奇数段の容量素子Ｃ２１、Ｃ２３の第１電極には、ＣＬＫが入力され、偶数段の容量素子Ｃ２２、Ｃ２４の第１電極には、ＣＬＫＢが入力される。ＣＬＫＢは、ＣＬＫの位相を反転した反転クロック信号である。
電圧生成回路１２７ａは、入力端子ＩＮに入力されたＧＮＤを降圧し、ＶＢＧを生成する機能を有する。電圧生成回路１２７ａは、ＣＬＫ、ＣＬＫＢの供給のみで、負電位を生成することができる。
上述したトランジスタＭ２１乃至Ｍ２４は、ＯＳトランジスタで形成してもよい。ＯＳトランジスタを用いることで、ダイオード接続されたトランジスタＭ２１乃至Ｍ２４の逆方向電流が低減できて好ましい。
図１１（Ｂ）に示す電圧生成回路１２７ｂは、ｐチャネル型トランジスタであるトランジスタＭ３１乃至Ｍ３４で構成されている。その他の構成要素については、電圧生成回路１２７ａの説明を援用する。
以上、本発明の一形態である記憶装置１００は、上述の構成を用いることで、消費電力を低減し、回路面積を小さくすることができる。
（実施の形態２）
本実施の形態では、実施の形態１で示した記憶装置１００の構成例について、説明を行う。
図１２は、記憶装置１００の断面図の一例を示している。図１２に示す記憶装置１００は、下から順に積層された層Ｌ１、層Ｌ２、層Ｌ３、層Ｌ４を有する。
層Ｌ１は、トランジスタＭ１と、基板３００と、素子分離層３０１と、絶縁体３０２と、プラグ３１０などを有する。
層Ｌ２は、絶縁体３０３と、配線３２０と、絶縁体３０４と、プラグ３１１などを有する。
層Ｌ３は、絶縁体２１４と、絶縁体２１６と、トランジスタＴｒ１と、プラグ３１２と、絶縁体２８２と、配線３２１などを有する。トランジスタＴｒ１の第１ゲートは配線ＮＷＬとしての機能を有し、トランジスタＴｒ１の第２ゲートは配線ＢＧＬとしての機能を有する。
層Ｌ４は、容量素子Ｃ１と、プラグ３１３と、配線ＬＢＬなどを有する。容量素子Ｃ１は導電体３２２と、導電体３２３と、絶縁体３０５で成る。
次に図１４を用いてトランジスタＭ１の詳細について説明を行う。図１４（Ａ）はトランジスタＭ１のチャネル長方向の断面図であり、図１４（Ｂ）はトランジスタＭ１のチャネル幅方向の断面図を示している。
トランジスタＭ１は基板３００上に設けられ、素子分離層３０１によって隣接する他のトランジスタと分離されている。素子分離層３０１として、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン等を用いることができる。なお、本明細書において、酸化窒化物とは、窒素よりも酸素の含有量が多い化合物をいい、窒化酸化物とは、酸素よりも窒素の含有量が多い化合物をいう。
基板３００としては、シリコンや炭化シリコンからなる単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムからなる化合物半導体基板や、ＳＯＩ（Ｓｉｌｉｃｏｎ　Ｏｎ　Ｉｎｓｕｌａｔｏｒ）基板などを用いることができる。また、基板３００として、例えば、ガラス基板、石英基板、プラスチック基板、金属基板、貼り合わせフィルム、繊維状の材料を含む紙、又は基材フィルム、などを用いてもよい。また、ある基板を用いて半導体素子を形成し、その後、別の基板に半導体素子を転置してもよい。
また、基板３００として、可とう性基板を用いてもよい。なお、可とう性基板上にトランジスタを設ける方法としては、非可とう性の基板上にトランジスタを作製した後、トランジスタを剥離し、可とう性基板である基板３００に転置する方法もある。その場合には、非可とう性基板とトランジスタとの間に剥離層を設けるとよい。なお、基板３００として、繊維を編みこんだシート、フィルムまたは箔などを用いてもよい。また、基板３００が伸縮性を有してもよい。また、基板３００は、折り曲げや引っ張りをやめた際に、元の形状に戻る性質を有してもよい。または、元の形状に戻らない性質を有してもよい。基板３００の厚さは、例えば、５μｍ以上７００μｍ以下、好ましくは１０μｍ以上５００μｍ以下、さらに好ましくは１５μｍ以上３００μｍ以下とする。基板３００を薄くすると、半導体装置を軽量化することができる。また、基板３００を薄くすることで、ガラスなどを用いた場合にも伸縮性を有する場合や、折り曲げや引っ張りをやめた際に、元の形状に戻る性質を有する場合がある。そのため、落下などによって基板３００上の半導体装置に加わる衝撃などを緩和することができる。即ち、丈夫な半導体装置を提供することができる。可とう性基板である基板３００としては、例えば、金属、合金、樹脂もしくはガラス、またはそれらの繊維などを用いることができる。可とう性基板である基板３００は、線膨張率が低いほど環境による変形が抑制されて好ましい。可とう性基板である基板３００としては、例えば、線膨張率が１×１０−３／Ｋ以下、５×１０−５／Ｋ以下、または１×１０−５／Ｋ以下である材質を用いればよい。樹脂としては、例えば、ポリエステル、ポリオレフィン、ポリアミド（ナイロン、アラミドなど）、ポリイミド、ポリカーボネート、アクリル、ポリテトラフルオロエチレン（ＰＴＦＥ）などがある。特に、アラミドは、線膨張率が低いため、可とう性基板である基板３００として好適である。
本実施の形態では、基板３００に単結晶シリコンウェハを用いた例を示している。
図１４（Ａ）、（Ｂ）に示すトランジスタＭ１は、ウェル３５１に設けられたチャネル形成領域３５２、不純物領域３５３及び不純物領域３５４と、該不純物領域に接して設けられた導電性領域３５５及び導電性領域３５６と、チャネル形成領域３５２上に設けられたゲート絶縁体３５８と、ゲート絶縁体３５８上に設けられたゲート電極３５７とを有する。なお、導電性領域３５５、３５６には、金属シリサイド等を用いてもよい。
トランジスタＭ１はチャネル形成領域３５２が凸形状を有し、その側面及び上面に沿ってゲート絶縁体３５８及びゲート電極３５７が設けられている（図１４（Ｂ）参照）。このような形状を有するトランジスタをＦＩＮ型トランジスタと呼ぶ。本実施の形態では、半導体基板の一部を加工して凸部を形成する場合を示したが、ＳＯＩ基板を加工して凸形状を有する半導体層を形成してもよい。
本実施の形態では、一例として、トランジスタＭ１としてＳｉトランジスタを適用した例を示している。トランジスタＭ１は、ｎチャネル型のトランジスタまたはｐチャネル型のトランジスタのいずれでもよく、回路によって適切なトランジスタを用いればよい。
なお、トランジスタＭ１として、プレーナー型のトランジスタを用いてもよい。その場合の例を図１４（Ｃ）、（Ｄ）に示す。図１４（Ｃ）はトランジスタＭ１のチャネル長方向の断面図であり、図１４（Ｄ）はトランジスタＭ１のチャネル幅方向の断面図を示している。
図１４（Ｃ）、（Ｄ）に示すトランジスタＭ１は、ウェル３６１に設けられたチャネル形成領域３６２、低濃度不純物領域３７１及び低濃度不純物領域３７２と、高濃度不純物領域３６３及び高濃度不純物領域３６４と、該高濃度不純物領域に接して設けられた導電性領域３６５及び導電性領域３６６と、チャネル形成領域３６２上に設けられたゲート絶縁体３６８と、ゲート絶縁体３６８上に設けられたゲート電極３６７と、ゲート電極３６７の側壁に設けられた側壁絶縁層３６９及び側壁絶縁層３７０を有する。なお、導電性領域３６５、３６６には、金属シリサイド等を用いてもよい。
再び図１２に戻る。絶縁体３０２は、層間絶縁体としての機能を有する。トランジスタＭ１にＳｉトランジスタを用いた場合、絶縁体３０２は水素を含むことが好ましい。絶縁体３０２が水素を含むことで、シリコンのダングリングボンドを終端し、トランジスタＭ１の信頼性を向上させる効果がある。絶縁体３０２として、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン等を用いることが好ましい。
絶縁体３０３には、基板３００またはトランジスタＭ１などから、トランジスタＴｒ１が設けられる領域に、水素や不純物が拡散しないようなバリア膜を用いることが好ましい。例えば、ＣＶＤ法で形成した窒化シリコンを用いることができる。トランジスタＴｒ１が有する酸化物半導体に水素が拡散することで、該酸化物半導体の特性が低下する場合がある。従って、トランジスタＭ１と、トランジスタＴｒ１との間に、水素の拡散を抑制する膜を用いることが好ましい。
水素の拡散を抑制する膜とは、水素の脱離量が少ない膜のことを言う。水素の脱離量は、例えば、昇温脱離ガス分析法（ＴＤＳ（Ｔｈｅｒｍａｌ　Ｄｅｓｏｒｐｔｉｏｎ　Ｓｐｅｃｔｒｏｓｃｏｐｙ））などを用いて分析することができる。例えば、絶縁体３２４の水素の脱離量は、ＴＤＳ分析において、５０℃から５００℃の範囲において、水素原子に換算した脱離量が、絶縁体３０３の面積当たりに換算して、１０×１０１５ａｔｏｍｓ／ｃｍ２以下、好ましくは５×１０１５ａｔｏｍｓ／ｃｍ２以下であればよい。
また、絶縁体３０４、２１４、２８２は、銅の拡散を抑制する、または、酸素、および水素に対するバリア性を有する絶縁体を用いることが好ましい。例えば、銅の拡散を抑制する膜の一例として、窒化シリコンを用いることができる。また、酸化アルミニウムなどの金属酸化物を用いてもよい。
絶縁体２１６は、例えば、酸化シリコン膜や酸化窒化シリコン膜などを用いることができる。
絶縁体２８０、トランジスタＴｒ１の詳細については後述の実施の形態３で説明を行う。
絶縁体３０５には例えば酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウム、酸化ハフニウム、酸化窒化ハフニウム、窒化酸化ハフニウム、窒化ハフニウムなどを用いればよい。
また、絶縁体３０５は上記絶縁体の積層構造としてもよい。例えば、酸化窒化シリコンなどの絶縁破壊耐性が大きい材料と、酸化アルミニウムなどの高誘電率（ｈｉｇｈ−ｋ）材料の積層構造としてもよい。当該構成により、容量素子Ｃ１は、十分な容量を確保でき、且つ、静電破壊を抑制することができる。
図１２に示す導電体、配線及びプラグとして、銅（Ｃｕ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、金（Ａｕ）、アルミニウム（Ａｌ）、マンガン（Ｍｎ）、チタン（Ｔｉ）、タンタル（Ｔａ）、ニッケル（Ｎｉ）、クロム（Ｃｒ）、鉛（Ｐｂ）、錫（Ｓｎ）、鉄（Ｆｅ）、コバルト（Ｃｏ）、ルテニウム（Ｒｕ）、白金（Ｐｔ）、イリジウム（Ｉｒ）、ストロンチウム（Ｓｒ）の低抵抗材料からなる単体、合金、またはこれらを主成分とする化合物を含む導電体の単層または積層とすることが好ましい。特に、耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましい。また、アルミニウムや銅などの低抵抗導電性材料で形成することが好ましい。
図１２の記憶装置１００は、トランジスタＴｒ１を容量素子Ｃ１の上に形成してもよい。その場合の断面図を図１３に示す。図１３に示す断面図は、層Ｌ３と層Ｌ４が図１２の断面図が異なる。
図１３において、層Ｌ３は、配線３４１、容量素子Ｃ１を有する。
図１３において、層Ｌ４は、プラグ３３１、プラグ３３２、プラグ３３３、プラグ３３４、配線３４２、配線３４３、配線ＬＢＬ、絶縁体２１４、絶縁体２１６、絶縁体２８０、絶縁体２８２、トランジスタＴｒ１を有する。
容量素子Ｃ１をトランジスタＴｒ１の下に設けることで、容量素子Ｃ１を形成する際に生じるプロセスダメージまたは水素の影響から、トランジスタＴｒ１を防ぐことができる。
図１２及び図１３において、符号及びハッチングパターンが与えられていない領域は、絶縁体で構成されている。上記絶縁体には、酸化アルミニウム、窒化酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム、酸化タンタルなどから選ばれた一種以上の材料を含む絶縁体を用いることができる。また、当該領域には、ポリイミド樹脂、ポリアミド樹脂、アクリル樹脂、シロキサン樹脂、エポキシ樹脂、フェノール樹脂等の有機樹脂を用いることもできる。
（実施の形態３）
本実施の形態では、上記実施の形態で用いたＯＳトランジスタの構造について説明を行う。
＜酸化物半導体＞
まず、ＯＳトランジスタに用いることが可能な酸化物半導体について説明を行う。
酸化物半導体は、少なくともインジウムまたは亜鉛を含むことが好ましい。特にインジウムおよび亜鉛を含むことが好ましい。ここで、酸化物半導体が、インジウム、元素Ｍ及び亜鉛を有する場合を考える。
元素Ｍとして、例えば、ガリウム（Ｇａ）が好ましい。そのほかの元素Ｍに適用可能な元素としては、アルミニウム（Ａｌ）、ホウ素（Ｂ）、シリコン（Ｓｉ）、チタン（Ｔｉ）、ジルコニウム（Ｚｒ）、ランタン（Ｌａ）、セリウム（Ｃｅ）、イットリウム（Ｙ）、ハフニウム（Ｈｆ）、タンタル（Ｔａ）、ニオブ（Ｎｂ）、スカンジウム（Ｓｃ）などが挙げられる。
まず、図１５（Ａ）、図１５（Ｂ）、および図１５（Ｃ）を用いて、本発明に係る酸化物半導体が有するインジウム、元素Ｍ及び亜鉛の原子数比の好ましい範囲について説明する。なお、図１５には、酸素の原子数比については記載しない。また、酸化物半導体が有するインジウム、元素Ｍ、及び亜鉛の原子数比のそれぞれの項を［Ｉｎ］、［Ｍ］、および［Ｚｎ］とする。
図１５（Ａ）、図１５（Ｂ）、および図１５（Ｃ）において、破線は、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１−α）：１の原子数比（αは−１以上１以下）となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１−α）：２の原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１−α）：３の原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１−α）：４の原子数比となるライン、および［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１−α）：５の原子数比となるラインを表す。
また、一点鎖線は、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：１：βの原子数比（β≧０）となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：２：βの原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：３：βの原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：４：βの原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝２：１：βの原子数比となるライン、及び［Ｉｎ］：［Ｍ］：［Ｚｎ］＝５：１：βの原子数比となるラインを表す。
また、二点鎖線は、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋γ）：２：（１−γ）の原子数比（γは−１以上１以下）となるラインを表す。また、図１５に示す、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝０：２：１の原子数比またはその近傍値の酸化物半導体は、スピネル型の結晶構造をとりやすい。
酸化物半導体中に複数の相が共存する場合がある（二相共存、三相共存など）。例えば、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝０：２：１の原子数比の近傍値である原子数比では、スピネル型の結晶構造と層状の結晶構造との二相が共存しやすい。また、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：０：０を示す原子数比の近傍値である原子数比では、ビックスバイト型の結晶構造と層状の結晶構造との二相が共存しやすい。酸化物半導体中に複数の相が共存する場合、異なる結晶構造の間において、粒界（グレインバウンダリーともいう）が形成される場合がある。
また、インジウムの含有率を高くすることで、酸化物半導体のキャリア移動度（電子移動度）を高くすることができる。これは、インジウム、元素Ｍ及び亜鉛を有する酸化物半導体では、主として重金属のｓ軌道がキャリア伝導に寄与しており、インジウムの含有率を高くすることにより、ｓ軌道が重なる領域がより大きくなるためである。
図１５（Ａ）の領域Ａで示される領域は、酸化物半導体のキャリア移動度が高く、かつ、粒界が少ない層状構造となりやすい領域を表している。
図１５（Ｂ）に示す領域Ｂは、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝４：２：３から４．１、およびその近傍値を示している。近傍値には、例えば、原子数比が［Ｉｎ］：［Ｍ］：［Ｚｎ］＝５：３：４が含まれる。領域Ｂで示される原子数比を有する酸化物半導体は、特に、結晶性が高く、キャリア移動度も高い優れた酸化物半導体である。
一方、酸化物半導体中のインジウムおよび亜鉛の含有率が低くなると、キャリア移動度が低くなる。従って、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝０：１：０を示す原子数比、およびその近傍値である原子数比（例えば図１５（Ｃ）に示す領域Ｃ）では、絶縁性が高くなる。
＜トランジスタ構造１＞
図１６（Ａ）乃至（Ｃ）は、トランジスタ２００ａの上面図および断面図である。図１６（Ａ）は上面図であり、図１６（Ｂ）は、図１６（Ａ）に示す一点鎖線Ｘ１−Ｘ２、図１６（Ｃ）は、一点鎖線Ｙ１−Ｙ２に対応する断面図である。なお、図１６（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。
図１６（Ｂ）、（Ｃ）は、絶縁体２１４及び絶縁体２１６上にトランジスタ２００ａが設けられた例を示している。
トランジスタ２００ａは、ゲート電極として機能する導電体２０５（導電体２０５ａ、および導電体２０５ｂ）および導電体２６０と、ゲート絶縁層として機能する絶縁体２２０、絶縁体２２２、絶縁体２２４、および絶縁体２５０と、酸化物半導体２３０（酸化物半導体２３０ａ、酸化物半導体２３０ｂ、および酸化物半導体２３０ｃ）と、ソースまたはドレインの一方として機能する導電体２４０ａと、ソースまたはドレインの他方として機能する導電体２４０ｂと、導電体２６０を保護する絶縁体２４１と、過剰酸素を有する（化学量論的組成よりも過剰に酸素を含む）絶縁体２８０と、を有する。
トランジスタ２００ａにおいて、導電体２６０をトップゲート、導電体２０５をボトムゲートと呼ぶ場合がある。あるいは、導電体２６０を第１ゲート、導電体２０５を第２ゲートと呼ぶ場合がある。
また、酸化物半導体２３０は、酸化物半導体２３０ａと、酸化物半導体２３０ａ上の酸化物半導体２３０ｂと、酸化物半導体２３０ｂ上の酸化物半導体２３０ｃと、を有する。なお、トランジスタ２００ａをオンさせると、主として酸化物半導体２３０ｂに電流が流れることから、酸化物半導体２３０ｂはチャネル形成領域としての機能を有する。一方、酸化物半導体２３０ａおよび酸化物半導体２３０ｃは、酸化物半導体２３０ｂとの界面近傍（混合領域となっている場合もある）は電流が流れる場合があるものの、そのほかの領域は絶縁体として機能する場合がある。
導電体２０５は、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、クロム、ネオジム、スカンジウムから選ばれた元素を含む金属膜、または上述した元素を成分とする金属窒化物膜（窒化チタン膜、窒化モリブデン膜、窒化タングステン膜）等である。又は、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの導電性材料を適用することもできる。
例えば、導電体２０５ａとして、水素に対するバリア性を有する導電体として、窒化タンタル等を用い、導電体２０５ｂとして、導電性が高いタングステンを積層するとよい。当該組み合わせを用いることで、配線としての導電性を保持したまま、酸化物半導体２３０への水素の拡散を抑制することができる。なお、図１６（Ｂ）では、導電体２０５ａ、および導電体２０５ｂの２層構造を示したが、当該構成に限定されず、単層でも３層以上の積層構造でもよい。
絶縁体２２０、および絶縁体２２４は、酸化シリコン膜や酸化窒化シリコン膜などの、酸素を含む絶縁体であることが好ましい。特に、絶縁体２２４として過剰酸素を含む絶縁体を用いることが好ましい。このような過剰酸素を含む絶縁体を、トランジスタ２００ａを構成する酸化物に接して設けることにより、酸化物中の酸素欠損を補償することができる。なお、絶縁体２２０と絶縁体２２４とは、必ずしも同じ材料を用いて形成しなくともよい。
絶縁体２２２は、例えば、窒化シリコン、窒化酸化シリコン、酸化アルミニウム、酸化ハフニウム、酸化タンタル、酸化ジルコニウムなどの材料を含む絶縁体を単層または積層で用いることが好ましい。
また、絶縁体２２０、絶縁体２２２、絶縁体２２４の膜厚を適宜調整することで、Ｖｔｈを制御することができる。または、非導通時のリーク電流の小さいトランジスタを提供することができる。絶縁体２２０、絶縁体２２２、絶縁体２２４の膜厚をそれぞれ薄くすることで、導電体２０５によるＶｔｈ制御が容易になり好ましい。例えば、絶縁体２２０、絶縁体２２２、絶縁体２２４の膜厚はそれぞれ５０ｎｍ以下、さらに好ましくはそれぞれ３０ｎｍ以下、さらに好ましくはそれぞれ１０ｎｍ以下、さらに好ましくはそれぞれ５ｎｍ以下にすればよい。
酸化物半導体２３０ａ、酸化物半導体２３０ｂ、および酸化物半導体２３０ｃは、Ｉｎ−Ｍ−Ｚｎ酸化物等の金属酸化物で形成される。また、酸化物半導体２３０として、Ｉｎ−Ｇａ酸化物、Ｉｎ−Ｚｎ酸化物を用いてもよい。
酸化物半導体２３０ａ、酸化物半導体２３０ｃは、酸化物半導体２３０ｂよりも伝導帯下端のエネルギー準位が真空準位に近く、代表的には、酸化物半導体２３０ｂの伝導帯下端のエネルギー準位と、酸化物半導体２３０ａ、酸化物半導体２３０ｃの伝導帯下端のエネルギー準位との差が、０．１５ｅＶ以上、または０．５ｅＶ以上、かつ２ｅＶ以下、または１ｅＶ以下であることが好ましい。すなわち、酸化物半導体２３０ａ、酸化物半導体２３０ｃの電子親和力と、酸化物半導体２３０ｂの電子親和力との差が、０．１５ｅＶ以上、または０．５ｅＶ以上、かつ２ｅＶ以下、または１ｅＶ以下であることが好ましい。
酸化物半導体２３０ｂにおいて、エネルギーギャップは２ｅＶ以上が好ましく、２．５ｅＶ以上３．０ｅＶ以下がより好ましい。また、酸化物半導体２３０ａおよび酸化物半導体２３０ｃにおいて、エネルギーギャップは２ｅＶ以上が好ましく、２．５ｅＶ以上がより好ましく、２．７ｅＶ以上３．５ｅＶ以下がさらに好ましい。また、酸化物半導体２３０ａおよび酸化物半導体２３０ｃのエネルギーギャップは、酸化物半導体２３０ｂのエネルギーギャップよりも大きいことが好ましい。例えば、酸化物半導体２３０ａおよび酸化物半導体２３０ｃのエネルギーギャップは、酸化物半導体２３０ｂのエネルギーギャップと比べて、０．１５ｅＶ以上、または０．５ｅＶ以上、または１．０ｅＶ以上、かつ２ｅＶ以下、または１ｅＶ以下であることが好ましい。
また、酸化物半導体２３０ａ、酸化物半導体２３０ｂおよび酸化物半導体２３０ｃの厚さは、３ｎｍ以上２００ｎｍ以下、好ましくは３ｎｍ以上１００ｎｍ以下、さらに好ましくは３ｎｍ以上６０ｎｍ以下である。
酸化物半導体膜のキャリア密度を低くすることで、トランジスタのしきい値電圧のマイナスシフト、またはトランジスタのオフ電流を低くすることができるため好ましい。
酸化物半導体のキャリア密度に影響を与える因子としては、酸化物半導体中の酸素欠損（Ｖｏ）、または酸化物半導体中の不純物などが挙げられる。酸化物半導体中の酸素欠損が多くなると、該酸素欠損に水素が結合（この状態をＶｏＨともいう）した際に、欠陥準位密度が高くなる。または、酸化物半導体中の不純物が多くなると、該不純物に起因し欠陥準位密度が高くなる。したがって、酸化物半導体中の欠陥準位密度を制御することで、酸化物半導体のキャリア密度を制御することができる。
不純物濃度が低く、欠陥準位密度の低いことを高純度真性または実質的に高純度真性と言う。高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリア発生源が少ないため、キャリア密度を低くすることができる。
酸化物半導体２３０ａおよび酸化物半導体２３０ｃとして、高純度真性または実質的に高純度真性である酸化物半導体を用いることが好ましい。例えば、酸化物半導体２３０ａおよび酸化物半導体２３０ｃのキャリア密度は、８×１０１５ｃｍ−３未満、好ましくは１×１０１１ｃｍ−３未満、さらに好ましくは１×１０１０ｃｍ−３未満であり、１×１０−９ｃｍ−３以上とすればよい。
一方で、トランジスタのオン電流の向上、またはトランジスタの電界効果移動度の向上を目的とする場合においては、酸化物半導体のキャリア密度を高くする方が好ましい。酸化物半導体のキャリア密度を高くする場合においては、酸化物半導体の不純物濃度をわずかに高める、または酸化物半導体の欠陥準位密度をわずかに高めればよい。あるいは、酸化物半導体のバンドギャップをより小さくするとよい。例えば、トランジスタのＩＤ−ＶＧ特性のオン／オフ比が取れる範囲において、不純物濃度がわずかに高い、または欠陥準位密度がわずかに高い酸化物半導体は、実質的に真性とみなせる。また、電子親和力が大きく、それにともなってバンドギャップが小さくなり、その結果、熱励起された電子（キャリア）の密度が増加した酸化物半導体は、実質的に真性とみなせる。なお、より電子親和力が大きな酸化物半導体を用いた場合には、トランジスタのしきい値電圧がより低くなる。
酸化物半導体２３０ｂのキャリア密度は、酸化物半導体２３０ａおよび酸化物半導体２３０ｃと比較して高いことが好ましい。酸化物半導体２３０ｂのキャリア密度は、１×１０５ｃｍ−３以上１×１０１８ｃｍ−３未満が好ましく、１×１０７ｃｍ−３以上１×１０１７ｃｍ−３以下がより好ましく、１×１０９ｃｍ−３以上５×１０１６ｃｍ−３以下がさらに好ましく、１×１０１０ｃｍ−３以上１×１０１６ｃｍ−３以下がさらに好ましく、１×１０１１ｃｍ−３以上１×１０１５ｃｍ−３以下がさらに好ましい。
酸化物半導体２３０ａと酸化物半導体２３０ｂとの界面、または酸化物半導体２３０ｂと酸化物半導体２３０ｃとの界面において形成される混合層の欠陥準位密度を低くすることが好ましい。
具体的には、酸化物半導体２３０ａと酸化物半導体２３０ｂ、酸化物半導体２３０ｂと酸化物半導体２３０ｃが、酸素以外に共通の元素を有する（主成分とする）ことで、欠陥準位密度が低い混合層を形成することができる。例えば、酸化物半導体２３０ｂがＩｎ−Ｇａ−Ｚｎ酸化物半導体の場合、酸化物半導体２３０ａ、酸化物半導体２３０ｃとして、Ｉｎ−Ｇａ−Ｚｎ酸化物半導体、Ｇａ−Ｚｎ酸化物半導体、酸化ガリウムなどを用いるとよい。
このとき、キャリアの主たる経路は酸化物半導体２３０ｂとなる。酸化物半導体２３０ａと酸化物半導体２３０ｂとの界面、および酸化物半導体２３０ｂと酸化物半導体２３０ｃとの界面における欠陥準位密度を低くすることができるため、界面散乱によるキャリア伝導への影響が小さく、高いオン電流が得られる。
トラップ準位に電子が捕獲されることで、捕獲された電子は固定電荷のように振る舞うため、トランジスタのＶｔｈはプラス方向にシフトしてしまう。酸化物半導体２３０ａ、酸化物半導体２３０ｃを設けることにより、トラップ準位を酸化物半導体２３０ｂより遠ざけることができる。当該構成とすることで、トランジスタのＶｔｈがプラス方向にシフトすることを防止することができる。
酸化物半導体２３０ａ、酸化物半導体２３０ｃは、酸化物半導体２３０ｂと比較して、導電率が十分に低い材料を用いる。このとき、酸化物半導体２３０ｂ、酸化物半導体２３０ｂと酸化物半導体２３０ａとの界面、および酸化物半導体２３０ｂと酸化物半導体２３０ｃとの界面が、主にチャネル領域として機能する。例えば、酸化物半導体２３０ａ、酸化物半導体２３０ｃには、図１５（Ｃ）において、絶縁性が高くなる領域Ｃで示す原子数比の酸化物半導体を用いればよい。なお、図１５（Ｃ）に示す領域Ｃは、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝０：１：０、またはその近傍値である原子数比を示している。
特に、酸化物半導体２３０ｂに図１５（Ａ）に示す領域Ａで示される原子数比の酸化物半導体を用いる場合、酸化物半導体２３０ａおよび酸化物半導体２３０ｃには、［Ｍ］／［Ｉｎ］が１以上、好ましくは２以上である酸化物半導体を用いることが好ましい。また、酸化物半導体２３０ｃとして、十分に高い絶縁性を得ることができる［Ｍ］／（［Ｚｎ］＋［Ｉｎ］）が１以上である酸化物半導体を用いることが好適である。
酸化物半導体２３０ｃは、酸化物半導体２３０ｂよりも結晶性が低い場合がある。また、酸化物半導体２３０ｂは、後述するＣＡＡＣ—ＯＳを有することが好ましい。酸化物半導体２３０ｃの結晶性を低くすることにより、酸化物半導体２３０ｃの酸素透過性が高くなり、酸化物半導体２３０ｃよりも上に位置する絶縁体から酸化物半導体２３０ｂへ酸素を供給しやすくなる場合がある。ここで、酸化物半導体２３０ｃは非晶質または後述するａ−ｌｉｋｅ（ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）であってもよい。
酸化物半導体２３０ａは、ＣＡＡＣ−ＯＳを有してもよい。また、酸化物半導体２３０ａは酸化物半導体２３０ｃよりも結晶性が高いことが好ましい。
絶縁体２５０は、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、酸化ハフニウム、酸化タンタル、酸化ジルコニウム、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ストロンチウム（ＳｒＴｉＯ３）または（Ｂａ，Ｓｒ）ＴｉＯ３（ＢＳＴ）などの材料を含む絶縁体を単層または積層で用いることができる。またはこれらの絶縁体に例えば酸化アルミニウム、酸化ビスマス、酸化ゲルマニウム、酸化ニオブ、酸化シリコン、酸化チタン、酸化タングステン、酸化イットリウム、酸化ジルコニウムを添加してもよい。またはこれらの絶縁体を窒化処理しても良い。上記の絶縁体に酸化シリコン、酸化窒化シリコンまたは窒化シリコンを積層して用いてもよい。
また、絶縁体２５０して、絶縁体２２４と同様に、化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物絶縁体を用いることが好ましい。このような過剰酸素を含む絶縁体を酸化物半導体２３０に接して設けることにより、酸化物半導体２３０中の酸素欠損を低減することができる。
また、絶縁体２５０は、酸化アルミニウム、酸化窒化アルミニウム、酸化ハフニウム、酸化窒化ハフニウム、窒化シリコンなどの、酸素や水素に対してバリア性のある絶縁膜を用いることができる。このような材料を用いて形成した場合、酸化物半導体２３０からの酸素の放出や、外部からの水素等の不純物の混入を防ぐ層として機能する。
導電体２４０ａ、２４０ｂは、アルミニウム、チタン、クロム、ニッケル、銅、イットリウム、ジルコニウム、モリブデン、銀、タンタル、またはタングステンなどの金属、またはこれを主成分とする合金を用いることができる。また、図では単層構造を示したが、２層以上の積層構造としてもよい。
例えば、チタン膜とアルミニウム膜を積層するとよい。また、タングステン膜上にアルミニウム膜を積層する二層構造、銅−マグネシウム−アルミニウム合金膜上に銅膜を積層する二層構造、チタン膜上に銅膜を積層する二層構造、タングステン膜上に銅膜を積層する二層構造としてもよい。
また、チタン膜または窒化チタン膜と、そのチタン膜または窒化チタン膜上に重ねてアルミニウム膜または銅膜を積層し、さらにその上にチタン膜または窒化チタン膜を形成する三層構造、モリブデン膜または窒化モリブデン膜と、そのモリブデン膜または窒化モリブデン膜上に重ねてアルミニウム膜または銅膜を積層し、さらにその上にモリブデン膜または窒化モリブデン膜を形成する三層構造等がある。なお、酸化インジウム、酸化錫または酸化亜鉛を含む透明導電材料を用いてもよい。
また、ゲート電極として機能を有する導電体２６０は、例えばアルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた金属、または上述した金属を成分とする合金か、上述した金属を組み合わせた合金等を用いて形成することができる。また、マンガン、ジルコニウムのいずれか一または複数から選択された金属を用いてもよい。また、リン等の不純物元素をドーピングした多結晶シリコンに代表される半導体、ニッケルシリサイド等のシリサイドを用いてもよい。
例えば、アルミニウム上にチタン膜を積層する二層構造とするとよい。また、窒化チタン膜上にチタン膜を積層する二層構造、窒化チタン膜上にタングステン膜を積層する二層構造、窒化タンタル膜または窒化タングステン膜上にタングステン膜を積層する二層構造としてもよい。
また、チタン膜と、そのチタン膜上にアルミニウム膜を積層し、さらにその上にチタン膜を形成する三層構造等がある。また、アルミニウムに、チタン、タンタル、タングステン、モリブデン、クロム、ネオジム、スカンジウムから選ばれた一または複数の金属を組み合わせた合金膜、もしくは窒化膜を用いてもよい。
また、導電体２６０は、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化シリコンを添加したインジウム錫酸化物等の透光性を有する導電性材料を適用することもできる。また、上記透光性を有する導電性材料と、上記金属の積層構造とすることもできる。
導電体２６０として、仕事関数の高い導電性材料を用いることで、トランジスタ２００ａのＶｔｈを大きくし、カットオフ電流を下げることができる。導電体２６０の仕事関数は好ましくは、４．８ｅＶ以上、さらに好ましくは５．０ｅＶ以上、さらに好ましくは５．２ｅＶ以上、さらに好ましくは５．４ｅＶ以上、さらに好ましくは５．６ｅＶ以上の導電性材料を用いればよい。仕事関数の大きな導電性材料として、例えば、モリブデン、酸化モリブデン、Ｐｔ、Ｐｔシリサイド、Ｎｉシリサイド、インジウム錫酸化物、窒素添加されたＩｎ−Ｇａ−Ｚｎ酸化物などが挙げられる。
導電体２６０を覆うように絶縁体２４１を設ける。絶縁体２４１は、酸化アルミニウム、酸化窒化アルミニウム、酸化ハフニウム、酸化窒化ハフニウム、窒化シリコンなどの、酸素や水素に対してバリア性のある絶縁膜を用いることができる。このような材料を用いて形成した場合、導電体２６０が熱処理工程によって、酸化することを防ぐことができる。なお、絶縁体２４１は、導電体２６０に酸化し難い材料を用いることで、省略することができる。
トランジスタ２００ａの上方には、絶縁体２８０を設ける。絶縁体２８０は過剰酸素を有することが好ましい。特に、トランジスタ２００ａ近傍の層間膜などに、過剰酸素を有する絶縁体を設けることで、トランジスタ２００ａの酸素欠損を低減することで、信頼性を向上させることができる。
過剰酸素を有する絶縁体として、具体的には、加熱により一部の酸素が脱離する酸化物材料を用いることが好ましい。加熱により酸素を脱離する酸化物とは、ＴＤＳ分析にて、酸素原子に換算しての酸素の脱離量が１．０×１０１８ａｔｏｍｓ／ｃｍ３以上、好ましくは３．０×１０２０ａｔｏｍｓ／ｃｍ３以上である酸化物膜である。なお、上記ＴＤＳ分析時における膜の表面温度としては１００℃以上７００℃以下、または１００℃以上５００℃以下の範囲が好ましい。
例えばこのような材料として、酸化シリコンまたは酸化窒化シリコンを含む材料を用いることが好ましい。または、金属酸化物を用いることもできる。
また、トランジスタ２００ａを覆う絶縁体２８０は、その下方の凹凸形状を被覆する平坦化膜として機能してもよい。
＜トランジスタ構造２＞
図１７（Ａ）乃至（Ｃ）は、トランジスタ２００ｂの上面図および断面図である。図１７（Ａ）は上面図であり、図１７（Ｂ）は、図１７（Ａ）に示す一点鎖線Ｘ１−Ｘ２、図１７（Ｃ）は、一点鎖線Ｙ１−Ｙ２に対応する断面図である。なお、図１７（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。
トランジスタ２００ｂは、絶縁体２８０に形成された開口部に、酸化物半導体２３０ｃ、絶縁体２５０、導電体２６０が形成されている点で、トランジスタ２００ａと異なる。
トランジスタ２００ｂは、導電体２４０ａおよび導電体２４０ｂと、導電体２６０と、がほとんど重ならない構造を有するため、導電体２６０にかかる寄生容量を小さくすることができる。即ち、動作周波数が高いトランジスタを提供することができる。
トランジスタ２００ｂに関するその他の詳細は、トランジスタ２００ａの記載を参酌すればよい。
＜トランジスタ構造３＞
図１８（Ａ）乃至（Ｃ）は、トランジスタ２００ｃの上面図および断面図である。図１８（Ａ）は上面図であり、図１８（Ｂ）は、図１８（Ａ）に示す一点鎖線Ｘ１−Ｘ２、図１８（Ｃ）は、一点鎖線Ｙ１−Ｙ２に対応する断面図である。なお、図１８（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。
図１８のトランジスタ２００ｃは、酸化物半導体２３０ａ、２３０ｂの中央部分がエッチングされている点で、トランジスタ２００ａと異なる（図１８（Ｂ）参照）。
トランジスタ２００ａは、酸化物半導体２３０ｂにチャネルが形成されるのに対し、トランジスタ２００ｃは酸化物半導体２３０ｃにチャネルが形成される。酸化物半導体２３０ｃは、酸化物半導体２３０ｂよりも電子移動度が小さくバンドギャップが広い。そのため、トランジスタ２００ｃはトランジスタ２００ａよりもオン電流が小さいがオフ電流も小さい。トランジスタ２００ｃは、オン電流よりもオフ電流を重視するトランジスタに好適である。
トランジスタ２００ｃはトランジスタ２００ａと同時に形成することができる。例えば、図２のトランジスタＴｒ１、Ｔｒ２など、高いオン電流が要求されるトランジスタにトランジスタ２００ａを採用し、図１０のトランジスタＯＳ１など、低いオフ電流が要求されるトランジスタにトランジスタ２００ｃを採用することが好ましい。
トランジスタ２００ｂに関するその他の詳細は、トランジスタ２００ａの記載を参酌すればよい。
＜トランジスタ構造４＞
図１９（Ａ）乃至（Ｃ）は、トランジスタ２００ｄの上面図および断面図である。図１９（Ａ）は上面図であり、図１９（Ｂ）は、図１９（Ａ）に示す一点鎖線Ｘ１−Ｘ２、図１９（Ｂ）は、一点鎖線Ｙ１−Ｙ２に対応する断面図である。なお、図１９（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。
トランジスタ２００ｄは、酸化物半導体２３０ａ、２３０ｂの中央部分がエッチングされている点で、トランジスタ２００ｂと異なる（図１９（Ｂ）参照）。
トランジスタ２００ｂは、酸化物半導体２３０ｂにチャネルが形成されるのに対し、トランジスタ２００ｄは酸化物半導体２３０ｃにチャネルが形成される。酸化物半導体２３０ｃは、酸化物半導体２３０ｂよりも電子移動度が小さくバンドギャップが広い。そのため、トランジスタ２００ｄはトランジスタ２００ｂよりもオン電流が小さいがオフ電流も小さい。トランジスタ２００ｄは、オン電流よりもオフ電流を重視するトランジスタに好適である。
トランジスタ２００ｄはトランジスタ２００ｂと同時に形成することができる。例えば、図２のトランジスタＴｒ１、Ｔｒ２など、高いオン電流が要求されるトランジスタにトランジスタ２００ｂを採用し、図１０のトランジスタＯＳ１など、低いオフ電流が要求されるトランジスタにトランジスタ２００ｄを採用することが好ましい。
トランジスタ２００ｄに関するその他の詳細は、トランジスタ２００ｂの記載を参酌すればよい。
（実施の形態４）
本実施の形態では、上記ＯＳトランジスタに用いることができる酸化物半導体の構造について説明する。
本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。したがって、−５°以上５°以下の場合も含まれる。また、「略平行」とは、二つの直線が−３０°以上３０°以下の角度で配置されている状態をいう。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。したがって、８５°以上９５°以下の場合も含まれる。また、「略垂直」とは、二つの直線が６０°以上１２０°以下の角度で配置されている状態をいう。
また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す。
＜酸化物半導体の構造＞
以下では、酸化物半導体の構造について説明する。
酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体と、に分けられる。非単結晶酸化物半導体としては、ＣＡＡＣ−ＯＳ（ｃ−ａｘｉｓ−ａｌｉｇｎｅｄ　ｃｒｙｓｔａｌｌｉｎｅ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶酸化物半導体、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、擬似非晶質酸化物半導体（ａ−ｌｉｋｅ　ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）および非晶質酸化物半導体などがある。
また別の観点では、酸化物半導体は、非晶質酸化物半導体と、それ以外の結晶性酸化物半導体と、に分けられる。結晶性酸化物半導体としては、単結晶酸化物半導体、ＣＡＡＣ−ＯＳ、多結晶酸化物半導体およびｎｃ−ＯＳなどがある。
非晶質構造は、一般に、等方的であって不均質構造を持たない、準安定状態で原子の配置が固定化していない、結合角度が柔軟である、短距離秩序は有するが長距離秩序を有さない、などといわれている。
即ち、安定な酸化物半導体を完全な非晶質（ｃｏｍｐｌｅｔｅｌｙ　ａｍｏｒｐｈｏｕｓ）酸化物半導体とは呼べない。また、等方的でない（例えば、微小な領域において周期構造を有する）酸化物半導体を、完全な非晶質酸化物半導体とは呼べない。一方、ａ−ｌｉｋｅ　ＯＳは、等方的でないが、鬆（ボイドともいう。）を有する不安定な構造である。不安定であるという点では、ａ−ｌｉｋｅ　ＯＳは、物性的に非晶質酸化物半導体に近い。
〈ＣＡＡＣ−ＯＳ〉
まずは、ＣＡＡＣ−ＯＳについて説明する。
ＣＡＡＣ−ＯＳは、ｃ軸配向した複数の結晶部（ペレットともいう。）を有する酸化物半導体の一種である。
ＣＡＡＣ−ＯＳをＸ線回折（ＸＲＤ：Ｘ−Ｒａｙ　Ｄｉｆｆｒａｃｔｉｏｎ）によって解析した場合について説明する。例えば、空間群Ｒ−３ｍに分類されるＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳに対し、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解析を行うと、回折角（２θ）が３１°近傍にピークが現れる。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳでは、結晶がｃ軸配向性を有し、ｃ軸がＣＡＡＣ−ＯＳの膜を形成する面（被形成面ともいう。）、または上面に略垂直な方向を向いていることが確認できる。なお、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、空間群Ｆｄ−３ｍに分類される結晶構造に起因する。そのため、ＣＡＡＣ−ＯＳは、該ピークを示さないことが好ましい。
一方、ＣＡＡＣ−ＯＳに対し、被形成面に平行な方向からＸ線を入射させるｉｎ−ｐｌａｎｅ法による構造解析を行うと、２θが５６°近傍にピークが現れる。このピークは、ＩｎＧａＺｎＯ４の結晶の（１１０）面に帰属される。そして、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（φスキャン）を行っても、明瞭なピークは現れない。一方、単結晶ＩｎＧａＺｎＯ４に対し、２θを５６°近傍に固定してφスキャンした場合、（１１０）面と等価な結晶面に帰属されるピークが６本観察される。したがって、ＸＲＤを用いた構造解析から、ＣＡＡＣ−ＯＳは、ａ軸およびｂ軸の配向が不規則であることが確認できる。
次に、電子回折によって解析したＣＡＡＣ−ＯＳについて説明する。例えば、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳに対し、ＣＡＡＣ−ＯＳの被形成面に平行にプローブ径が３００ｎｍの電子線を入射させると、ＩｎＧａＺｎＯ４の結晶の（００９）面に起因するスポットが含まれる回析パターンが現れる。したがって、電子回折によっても、ＣＡＡＣ−ＯＳに含まれるペレットがｃ軸配向性を有し、ｃ軸が被形成面または上面に略垂直な方向を向いていることがわかる。一方、同じ試料に対し、試料面に垂直にプローブ径が３００ｎｍの電子線を入射させると、リング状の回折パターンが確認される。ＣＡＡＣ−ＯＳに含まれるペレットのａ軸およびｂ軸は配向性を有さないことがわかる。
また、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ　Ｅｌｅｃｔｒｏｎ　Ｍｉｃｒｏｓｃｏｐｅ）によって、ＣＡＡＣ−ＯＳの明視野像と回折パターンとの複合解析像（高分解能ＴＥＭ像ともいう。）を観察すると、複数のペレットを確認することができる。一方、高分解能ＴＥＭ像であってもペレット同士の境界、即ち結晶粒界（グレインバウンダリーともいう。）を明確に確認することができない場合がある。そのため、ＣＡＡＣ−ＯＳは、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
高分解能ＴＥＭ像の観察より、金属原子が層状に配列している領域であるペレットを確認することができる。ペレット一つの大きさは１ｎｍ以上のものや、３ｎｍ以上のものがある。したがって、ペレットを、ナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）と呼ぶこともできる。また、ＣＡＡＣ−ＯＳを、ＣＡＮＣ（Ｃ−Ａｘｉｓ　Ａｌｉｇｎｅｄ　ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体と呼ぶこともできる。ペレットは、ＣＡＡＣ−ＯＳの被形成面または上面の凹凸を反映しており、ＣＡＡＣ−ＯＳの被形成面または上面と平行となる。
また、上記ペレットは六角形状であることが確認されている。なお、ペレットの形状は、正六角形状とは限らず、非正六角形状である場合が多い。
ＣＡＡＣ−ＯＳにおいて、明確な結晶粒界を確認することはできない。ＣＡＡＣ−ＯＳは、格子配列を歪ませることによって結晶粒界の形成を抑制している。これは、ＣＡＡＣ−ＯＳが、ａ−ｂ面方向において酸素原子の配列が稠密でないことや、金属元素が置換することで原子間の結合距離が変化することなどによって、歪みを許容することができるためと考えられる。
以上に示すように、ＣＡＡＣ−ＯＳは、ｃ軸配向性を有し、かつａ−ｂ面方向において複数のペレット（ナノ結晶）が連結し、歪みを有した結晶構造となっている。よって、ＣＡＡＣ−ＯＳを、ＣＡＡｃｒｙｓｔａｌ（ｃ−ａｘｉｓ−ａｌｉｇｎｅｄ　ａ−ｂ−ｐｌａｎｅ−ａｎｃｈｏｒｅｄ　ｃｒｙｓｔａｌ）を有する酸化物半導体と称することもできる。
ＣＡＡＣ−ＯＳは結晶性の高い酸化物半導体である。酸化物半導体の結晶性は不純物の混入や欠陥の生成などによって低下する場合があるため、ＣＡＡＣ−ＯＳは不純物や欠陥（酸素欠損など）の少ない酸化物半導体ともいえる。
なお、不純物は、酸化物半導体の主成分以外の元素で、水素、炭素、シリコン、遷移金属元素などがある。例えば、シリコンなどの、酸化物半導体を構成する金属元素よりも酸素との結合力の強い元素は、酸化物半導体から酸素を奪うことで酸化物半導体の原子配列を乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径（または分子半径）が大きいため、酸化物半導体の原子配列を乱し、結晶性を低下させる要因となる。
〈ｎｃ−ＯＳ〉
次に、ｎｃ−ＯＳについて説明する。
ｎｃ−ＯＳをＸＲＤによって解析した場合について説明する。例えば、ｎｃ−ＯＳに対し、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解析を行うと、配向性を示すピークが現れない。即ち、ｎｃ−ＯＳの結晶は配向性を有さない。
また、例えば、ＩｎＧａＺｎＯ４の結晶を有するｎｃ−ＯＳを薄片化し、厚さが３４ｎｍの領域に対し、被形成面に平行にプローブ径が５０ｎｍの電子線を入射させると、リング状の回折パターン（ナノビーム電子回折パターン）が観測される。また、同じ試料にプローブ径が１ｎｍの電子線を入射させると、リング状の領域内に複数のスポットが観測される。したがって、ｎｃ−ＯＳは、プローブ径が５０ｎｍの電子線を入射させることでは秩序性が確認されないが、プローブ径が１ｎｍの電子線を入射させることでは秩序性が確認される。
また、厚さが１０ｎｍ未満の領域に対し、プローブ径が１ｎｍの電子線を入射させると、スポットが略正六角状に配置された電子回折パターンを観測される場合がある。したがって、厚さが１０ｎｍ未満の範囲において、ｎｃ−ＯＳが秩序性の高い領域、即ち結晶を有することがわかる。なお、結晶が様々な方向を向いているため、規則的な電子回折パターンが観測されない領域もある。
ｎｃ−ＯＳは、高分解能ＴＥＭ像において、結晶部を確認することのできる領域と、明確な結晶部を確認することのできない領域と、を有する。ｎｃ−ＯＳに含まれる結晶部は、１ｎｍ以上１０ｎｍ以下の大きさであり、特に１ｎｍ以上３ｎｍ以下の大きさであることが多い。なお、結晶部の大きさが１０ｎｍより大きく１００ｎｍ以下である酸化物半導体を微結晶酸化物半導体（ｍｉｃｒｏ　ｃｒｙｓｔａｌｌｉｎｅ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と呼ぶことがある。ｎｃ−ＯＳは、例えば、高分解能ＴＥＭ像では、結晶粒界を明確に確認できない場合がある。なお、ナノ結晶は、ＣＡＡＣ−ＯＳにおけるペレットと起源を同じくする可能性がある。そのため、以下ではｎｃ−ＯＳの結晶部をペレットと呼ぶ場合がある。
このように、ｎｃ−ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳは、異なるペレット間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ−ＯＳは、分析方法によっては、ａ−ｌｉｋｅ　ＯＳや非晶質酸化物半導体と区別が付かない場合がある。
なお、ペレット（ナノ結晶）間で結晶方位が規則性を有さないことから、ｎｃ−ＯＳを、ＲＡＮＣ（Ｒａｎｄｏｍ　Ａｌｉｇｎｅｄ　ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体、またはＮＡＮＣ（Ｎｏｎ−Ａｌｉｇｎｅｄ　ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体と呼ぶこともできる。
ｎｃ−ＯＳは、非晶質酸化物半導体よりも規則性の高い酸化物半導体である。そのため、ｎｃ−ＯＳは、ａ−ｌｉｋｅ　ＯＳや非晶質酸化物半導体よりも欠陥準位密度が低くなる。ただし、ｎｃ−ＯＳは、異なるペレット間で結晶方位に規則性が見られない。そのため、ｎｃ−ＯＳは、ＣＡＡＣ−ＯＳと比べて欠陥準位密度が高くなる。
〈ａ−ｌｉｋｅ　ＯＳ〉
ａ−ｌｉｋｅ　ＯＳは、ｎｃ−ＯＳと非晶質酸化物半導体との間の構造を有する酸化物半導体である。
ａ−ｌｉｋｅ　ＯＳは、鬆を有する不安定な構造である。
例えば、ａ−ｌｉｋｅ　ＯＳは、電子照射によって結晶部の成長が見られる場合がある。一方、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳは、電子照射による結晶部の成長がほとんど見られない。即ち、ａ−ｌｉｋｅ　ＯＳは、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳと比べて、不安定な構造であることがわかる。
また、鬆を有するため、ａ−ｌｉｋｅ　ＯＳは、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳと比べて密度の低い構造である。具体的には、ａ−ｌｉｋｅ　ＯＳの密度は、同じ組成の単結晶の密度の７８．６％以上９２．３％未満である。また、ｎｃ−ＯＳの密度およびＣＡＡＣ−ＯＳの密度は、同じ組成の単結晶の密度の９２．３％以上１００％未満である。単結晶の密度の７８％未満である酸化物半導体は、成膜すること自体が困難である。
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、菱面体晶構造を有する単結晶ＩｎＧａＺｎＯ４の密度は６．３５７ｇ／ｃｍ３である。よって、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、ａ−ｌｉｋｅ　ＯＳの密度は５．０ｇ／ｃｍ３以上５．９ｇ／ｃｍ３未満である。また、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、ｎｃ−ＯＳの密度およびＣＡＡＣ−ＯＳの密度は５．９ｇ／ｃｍ３以上６．３ｇ／ｃｍ３未満である。
なお、同じ組成の単結晶が存在しない場合、任意の割合で組成の異なる単結晶を組み合わせることにより、所望の組成における単結晶に相当する密度を見積もることができる。所望の組成の単結晶に相当する密度は、組成の異なる単結晶を組み合わせる割合に対して、加重平均を用いて見積もればよい。ただし、密度は、可能な限り少ない種類の単結晶を組み合わせて見積もることが好ましい。
以上のように、酸化物半導体は、様々な構造をとり、それぞれが様々な特性を有する。なお、酸化物半導体は、例えば、非晶質酸化物半導体、ａ−ｌｉｋｅ　ＯＳ、ｎｃ−ＯＳ、ＣＡＡＣ−ＯＳのうち、二種以上を有する積層膜であってもよい。
（実施の形態５）
本実施の形態では、記憶装置を備える半導体装置について説明する。
例えば、記憶装置はプロセッサ（「プロセッシングユニット」とも呼ぶ。）に組み込まれ、プロセッサの処理に必要なデータ（命令も含む。）が記憶される。プロセッサには、ＣＰＵ、ＧＰＵ（Ｇｒａｐｈｉｃｓ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）、ＰＬＤ（Ｐｒｏｇｒａｍｍａｂｌｅ　Ｌｏｇｉｃ　Ｄｅｖｉｃｅ）、ＤＳＰ（Ｄｉｇｉｔａｌ　Ｓｉｇｎａｌ　Ｐｒｏｃｅｓｓｏｒ）、ＭＣＵ（Ｍｉｃｒｏｃｏｎｔｒｏｌｌｅｒ　Ｕｎｉｔ）、カスタムＬＳＩ、ＲＦＩＣなどがある。
＜＜ＣＰＵ＞＞
図２０はＣＰＵの構成例を示すブロック図である。図２０に示すＣＰＵ１３００は、ＣＰＵコア１３３０、パワーマネージメントユニット（ＰＭＵ）１３３１および周辺回路１３３２を有する。
ＣＰＵコア１３３０は、制御装置１３０７、プログラムカウンタ（ＰＣ）１３０８、パイプラインレジスタ１３０９、パイプラインレジスタ１３１０、算術演算装置（ＡＬＵ：Ａｒｉｔｈｍｅｔｉｃ　ｌｏｇｉｃ　ｕｎｉｔ）１３１１、およびレジスタファイル１３１２、およびデータバス１３３３を有する。ＣＰＵコア１３３０と周辺回路１３３２と間のデータの転送は、データバス１３３３を介して行われる。
ＰＭＵ１３３１は、パワーコントローラ１３０２、およびパワースイッチ１３０３を有する。周辺回路１３３２は、キャッシュメモリ１３０４、バスインターフェース（ＢＵＳ　Ｉ／Ｆ）１３０５、及びデバッグインターフェース（Ｄｅｂｕｇ　Ｉ／Ｆ）１３０６を有する。
実施の形態１の記憶装置は、キャッシュメモリ１３０４に適用することができる。これにより、面積および消費電力の増加を抑えて、キャッシュメモリ１３０４の大容量化が可能である。また、キャッシュメモリ１３０４の待機電力を低減することができるため、小型で、低消費電力なＣＰＵ１３００を提供することができる。
制御装置１３０７は、プログラムカウンタ１３０８、パイプラインレジスタ１３０９、パイプラインレジスタ１３１０、ＡＬＵ１３１１、レジスタファイル１３１２、キャッシュメモリ１３０４、バスインターフェース１３０５、デバッグインターフェース１３０６、及びパワーコントローラ１３０２の動作を統括的に制御することで、入力されたアプリケーションなどのプログラムに含まれる命令をデコードし、実行する機能を有する。
ＡＬＵ１３１１は、四則演算、論理演算などの各種演算処理を行う機能を有する。キャッシュメモリ１３０４は、使用頻度の高いデータを一時的に記憶しておく機能を有する。プログラムカウンタ１３０８は、次に実行する命令のアドレスを記憶する機能を有するレジスタである。なお、図２０では図示していないが、キャッシュメモリ１３０４には、キャッシュメモリ１３０４の動作を制御するコントロール回路が設けられている。
パイプラインレジスタ１３０９は、命令データを一時的に記憶する機能を有する。レジスタファイル１３１２は、汎用レジスタを含む複数のレジスタを有しており、メインメモリから読み出されたデータ、またはＡＬＵ１３１１の演算処理の結果得られたデータ等を記憶することができる。パイプラインレジスタ１３１０は、ＡＬＵ１３１１の演算処理に利用するデータ、またはＡＬＵ１３１１の演算処理の結果得られたデータなどを一時的に記憶する機能を有する。
バスインターフェース１３０５は、ＣＰＵ１３００とＣＰＵ１３００の外部にある各種装置との間におけるデータの経路としての機能を有する。デバッグインターフェース１３０６は、デバッグの制御を行うための命令をＣＰＵ１３００に入力するための信号の経路としての機能を有する。
パワースイッチ１３０３は、パワーコントローラ１３０２以外のＣＰＵ１３００が有する各種回路への、電源電圧の供給を制御する機能を有する。ＣＰＵ１３００は幾つかのパワードメインを有しており、パワーゲーティングされる回路は、の何れか１のパワードメインに属している。同一のパワードメインに属する回路は、パワースイッチ１３０３によって電源電圧の供給が制御される。パワーコントローラ１３０２はパワースイッチ１３０３の動作を制御する機能を有する。このような電源管理システムを有することで、ＣＰＵ１３００は、パワーゲーティングを行うことが可能である。パワーゲーティングの流れについて、一例を挙げて説明する。
まず、ＣＰＵコア１３３０が、電源電圧の供給を停止するタイミングを、パワーコントローラ１３０２のレジスタに設定する。次いで、ＣＰＵコア１３３０からパワーコントローラ１３０２へ、パワーゲーティングを開始する旨の命令を送る。次いで、ＣＰＵ１３００内に含まれる各種レジスタとキャッシュメモリ１３０４が、データの退避を開始する。次いで、ＣＰＵ１３００が有するパワーコントローラ１３０２以外の各種回路への電源電圧の供給が、パワースイッチ１３０３により停止される。次いで、割込み信号がパワーコントローラ１３０２に入力されることで、ＣＰＵ１３００が有する各種回路への電源電圧の供給が開始される。なお、パワーコントローラ１３０２にカウンタを設けておき、当該カウンタを用いて、割込み信号の入力に関わらず、電源電圧の供給が開始されるタイミングを決めるようにしてもよい。次いで、各種レジスタがデータの復帰を開始する。また、キャッシュメモリ１３０４では、例えば、ライトバック方式で動作している場合は、ＮＶＭ２０のデータをＳＭＣ１０にロードする。次いで、制御装置１３０７における命令の実行が再開される。
＜＜ＲＦＩＣ＞＞
プロセッサの一例として、ＲＦＩＣについて説明する。ＲＦＩＣは、ＲＦタグ、無線チップ、無線ＩＤチップ等とも呼ばれている。ＲＦＩＣは、内部に記憶回路を有し、記憶回路で必要な情報を記憶し、非接触手段、例えば無線通信を用いて外部と情報の授受を行うものである。このような特徴から、ＲＦＩＣは、物品などの個体情報を読み取ることにより物品の識別を行う個体認証システムなどに用いることが可能である。
図２１は、ＲＦＩＣの構成例を示すブロック図である。ＲＦＩＣ１４００は、アンテナ１４０４、整流回路１４０５、定電圧回路１４０６、復調回路１４０７、変調回路１４０８、論理回路１４０９、ＲＡＭ１４１０、ＲＯＭ（読み取り専用メモリ）１４１１、バッテリ１４１２を有する。これらの回路は、必要に応じて、取捨することができる。例えば、ＲＦＩＣ１４００はアクティブ型であるが、バッテリ１４１２を備えていないパッシブ型とすることもできる。ここでは、ＲＦＩＣ１４００は、アンテナ１４０４を含んだ態様の半導体装置であるが、アンテナ１４０４を含まない半導体装置をＲＦＩＣ１４００と呼ぶこともできる。
実施の形態１の記憶装置は、ＲＡＭ１４１０に適用することができる。実施の形態１の記憶装置はＣＭＯＳ回路との親和性が高いため、ＲＦＩＣ１４００において、製造プロセスを複雑化することなく、アンテナ１４０４以外の回路を１のチップに組み込むことができる。チップに、通信帯域に応じた性能のアンテナ１４０４が実装されている。データの伝送形式は、一対のコイルを対向配置して相互誘導によって交信を行う電磁結合方式、誘導電磁界によって交信する電磁誘導方式、電波を利用して交信する電波方式などがある。本実施の形態に示すＲＦＩＣ１４００は、いずれの方式に用いることも可能である。
アンテナ１４０４は、通信器１４２０に接続されたアンテナ１４２１との間で無線信号１４２２の送受信を行うためのものである。また、整流回路１４０５は、アンテナ１４０４で無線信号を受信することにより生成される入力交流信号を整流、例えば、半波２倍圧整流し、後段に設けられた容量素子により、整流された信号を平滑化することで入力電電圧を生成するための回路である。なお、整流回路１４０５の入力側または出力側には、リミッタ回路を設けてもよい。リミッタ回路とは、入力交流信号の振幅が大きく、内部生成電圧が大きい場合に、ある電力以上の電力を後段の回路に入力しないように制御するための回路である。
定電圧回路１４０６は、入力電圧から安定した電源電圧を生成し、各回路に供給するための回路である。なお、定電圧回路１４０６は、内部にリセット信号生成回路を有していてもよい。リセット信号生成回路は、安定した電源電圧の立ち上がりを利用して、論理回路１４０９のリセット信号を生成するための回路である。
復調回路１４０７は、入力交流信号を包絡線検出することにより復調し、復調信号を生成するための回路である。また、変調回路１４０８は、アンテナ１４０４から出力するデータに応じて変調を行うための回路である。
論理回路１４０９は復調信号を解読し、処理を行うための回路である。ＲＡＭ１４１０は、入力された情報を保持する回路であり、行デコーダ、列デコーダ、ドライバ、記憶領域などを有する。また、ＲＯＭ１４１１は、固有番号（ＩＤ）などを格納し、処理に応じて出力を行うための回路である。
（実施の形態６）
本実施の形態では、上記実施の形態に示した記憶装置または半導体装置を有する半導体ウエハ、ＩＣチップおよび電子部品の例について、図２２及び図２４を用いて説明する。
〔半導体ウエハ、チップ〕
図２２（Ａ）は、ダイシング処理が行なわれる前の基板６１１の上面図を示している。基板６１１としては、例えば、半導体基板（「半導体ウエハ」ともいう。）を用いることができる。基板６１１上には、複数の回路領域６１２が設けられている。回路領域６１２には、上記実施の形態に示す半導体装置などを設けることができる。
複数の回路領域６１２は、それぞれが分離領域６１３に囲まれている。分離領域６１３と重なる位置に分離線（「ダイシングライン」ともいう。）６１４が設定される。分離線６１４に沿って基板６１１を切断することで、回路領域６１２を含むチップ６１５を基板６１１から切り出すことができる。図２２（Ｂ）にチップ６１５の拡大図を示す。
また、分離領域６１３に導電層や半導体層を設けてもよい。分離領域６１３に導電層や半導体層を設けることで、ダイシング工程時に生じうるＥＳＤを緩和し、ダイシング工程の歩留まり低下を防ぐことができる。また、一般にダイシング工程は、基板の冷却、削りくずの除去、帯電防止などを目的として、炭酸ガスなどを含有させて比抵抗を下げた純水を切削部に流しながら行なわれる。分離領域６１３に導電層や半導体層を設けることで、当該純水の使用量を削減することができる。よって、半導体装置の生産コストを低減することができる。また、半導体装置の生産性を高めることができる。
分離領域６１３に設ける半導体層としては、バンドギャップが２．５ｅＶ以上４．２ｅＶ以下、好ましくは２．７ｅＶ以上３．５ｅＶ以下の材料を用いることが好ましい。このような材料を用いると、蓄積された電荷をゆっくりと放電することができるため、ＥＳＤによる電荷の急激な移動が抑えられ、静電破壊を生じにくくすることができる。
〔電子部品〕
チップ６１５を電子部品に適用する例について、図２３を用いて説明する。なお、電子部品は、半導体パッケージ、またはＩＣ用パッケージともいう。電子部品は、端子取り出し方向や、端子の形状に応じて、複数の規格や名称が存在する。
電子部品は、組み立て工程（後工程）において、上記実施の形態に示した半導体装置と該半導体装置以外の部品が組み合わされて完成する。
図２３（Ａ）に示すフローチャートを用いて、後工程について説明する。前工程において上記実施の形態に示した半導体装置を有する素子基板が完成した後、該素子基板の裏面（半導体装置などが形成されていない面）を研削する「裏面研削工程」を行なう（ステップＳ１）。研削により素子基板を薄くすることで、素子基板の反りなどを低減し、電子部品の小型化を図ることができる。
次に、素子基板を複数のチップに分離する「ダイシング工程」を行う（ステップＳ２）。そして、分離したチップを個々ピックアップしてリードフレーム上に接合する「ダイボンディング工程」を行う（ステップＳ３）。ダイボンディング工程におけるチップとリードフレームとの接合は、樹脂による接合や、テープによる接合など、適宜製品に応じて適した方法を選択する。なお、リードフレームに代えてインターポーザ基板上にチップを接合してもよい。
次いで、リードフレームのリードとチップ上の電極とを、金属の細線（ワイヤー）で電気的に接続する「ワイヤーボンディング工程」を行う（ステップＳ４）。金属の細線には、銀線や金線を用いることができる。また、ワイヤーボンディングは、ボールボンディングや、ウェッジボンディングを用いることができる。
ワイヤーボンディングされたチップは、エポキシ樹脂などで封止される「封止工程（モールド工程）」が施される（ステップＳ５）。封止工程を行うことで電子部品の内部が樹脂で充填され、チップに内蔵される回路部やチップとリードを接続するワイヤーを機械的な外力から保護することができ、また水分や埃による特性の劣化（信頼性の低下）を低減することができる。
次いで、リードフレームのリードをめっき処理する「リードめっき工程」を行なう（ステップＳ６）。めっき処理によりリードの錆を防止し、後にプリント基板に設ける際のはんだ付けをより確実に行うことができる。次いで、リードを切断および成形加工する「成形工程」を行なう（ステップＳ７）。
次いで、パッケージの表面に印字処理（マーキング）を施す「マーキング工程」を行なう（ステップＳ８）。そして外観形状の良否や動作不良の有無などを調べる「検査工程」（ステップＳ９）を経て、電子部品が完成する。
また、完成した電子部品の斜視模式図を図２３（Ｂ）に示す。図２３（Ｂ）では、電子部品の一例として、ＱＦＰ（Ｑｕａｄ　Ｆｌａｔ　Ｐａｃｋａｇｅ）の斜視模式図を示している。図２３（Ｂ）に示す電子部品６５０は、リード６５５および半導体装置６５３を示している。半導体装置６５３としては、上記実施の形態に示した記憶装置または半導体装置などを用いることができる。
図２３（Ｂ）に示す電子部品６５０は、例えばプリント基板６５２に設けられる。このような電子部品６５０が複数組み合わされて、それぞれがプリント基板６５２上で電気的に接続されることで電子部品が設けられた基板６５４が完成する。完成した基板６５４は、電子機器などに用いられる。
（実施の形態７）
上記実施の形態に示す記憶装置または半導体装置は、バッテリを内蔵する電子機器に用いることが好ましい。バッテリを内蔵する電子機器に、上記実施の形態に示す記憶装置または半導体装置を用いることで、電子機器の消費電力を削減し、バッテリの電力を節約することができる。具体例を図２４に示す。
図２４（Ａ）は腕時計型端末７００である。腕時計型端末７００は、筐体７０１、リュウズ７０２、表示部７０３、ベルト７０４、検知部７０５などを有する。筐体７０１は内部にバッテリ、記憶装置または半導体装置を有する。表示部７０３にはタッチパネルを設けてもよい。使用者は、タッチパネルに触れた指をポインタに用いて情報を入力することができる。
検知部７０５は、周囲の状態を検知して情報を取得する機能を備える。例えば、カメラ、加速度センサ、方位センサ、圧力センサ、温度センサ、湿度センサ、照度センサまたはＧＰＳ（Ｇｌｏｂａｌ　Ｐｏｓｉｔｉｏｎｉｎｇ　Ｓｙｓｔｅｍ）信号受信回路等を、検知部７０５に用いることができる。
例えば、検知部７０５の照度センサが検知した周囲の明るさを筐体７０１内部の演算装置が、所定の照度と比較して十分に明るいと判断した場合、表示部７０３の輝度を弱める。または、薄暗いと判断した場合、表示部７０３の輝度を強める。その結果、消費電力が低減された電子機器を提供することができる。
図２４（Ｂ）は、携帯電話機７１０である。携帯電話機７１０は、筐体７１１、表示部７１６、操作ボタン７１４、外部接続ポート７１３、スピーカ７１７、マイク７１２などを有する。筐体７１１は内部にバッテリ、記憶装置または半導体装置を有する。携帯電話機７１０は、指などで表示部７１６に触れることで、情報を入力することができる。また、電話を掛ける、或いは文字を入力するなどのあらゆる操作は、指などで表示部７１６に触れることにより行うことができる。また、操作ボタン７１４の操作により、電源のＯＮ、ＯＦＦ動作や、表示部７１６に表示される画像の種類を切り替えることができる。例えば、メール作成画面から、メインメニュー画面に切り替えることができる。
図２４（Ｃ）はノート型パーソナルコンピュータ７２０であり、筐体７２１、表示部７２２、キーボード７２３、ポインティングデバイス７２４等を有する。筐体７１１は内部にバッテリ、記憶装置または半導体装置を有する。
図２４（Ｄ）はゴーグル型ディスプレイ７３０である。ゴーグル型ディスプレイ７３０は、装着部７３１、筐体７３２、ケーブル７３５、バッテリ７３６、表示部７３７を有する。バッテリ７３６は装着部７３１に収納されている。表示部７３７は筐体７３２に設けられている。筐体７３２は、半導体装置、無線通信装置、記憶装置など各種の電子部品を内蔵する。ケーブル７３５を介してバッテリ７３６から筐体７３２内の表示部７３７および電子部品に電力が供給される。表示部７３７には無線によって送信された映像等の各種の情報が表示される。
ゴーグル型ディスプレイ７３０は筐体７３２にカメラを設けてもよい。カメラが使用者の眼球やまぶたの動きを検知し知ることで、使用者はゴーグル型ディスプレイ７３０を操作することができる。また、ゴーグル型ディスプレイ７３０は、装着部７３１に温度センサ、圧力センサ、加速度センサ、生体センサ等の各種センサを設けてもよい。例えばゴーグル型ディスプレイ７３０は、生体センサによって、使用者の生体情報を取得し、筐体７３２内の記憶装置に記憶させる。また、ゴーグル型ディスプレイ７３０は、無線信号によって他の情報端末に取得した生体情報を送信してもよい。
図２４（Ｅ）はビデオカメラ７４０である。ビテオカメラ７４０は、第１筐体７４１、第２筐体７４２、表示部７４３、操作キー７４４、レンズ７４５、接続部７４６等を有する。操作キー７４４およびレンズ７４５は第１筐体７４１に設けられており、表示部７４３は第２筐体７４２に設けられている。また第１筐体７４１は内部にバッテリ、記憶装置または半導体装置を有する。バッテリは第１筐体７４１の外に設けてもよい。そして、第１筐体７４１と第２筐体７４２とは、接続部７４６により接続されており、第１筐体７４１と第２筐体７４２の間の角度は、接続部７４６により変更が可能である。表示部７４３における映像を、接続部７４６における第１筐体７４１と第２筐体７４２との間の角度に従って切り替える構成としても良い。
図２４（Ｆ）は自動車７５０である。自動車７５０は、車体７５１、車輪７５２、ダッシュボード７５３、ライト７５４等を有する。車体７５１は内部にバッテリ、記憶装置または半導体装置を有する。
本明細書等において、「第１」、「第２」、「第３」という序数詞は、構成要素の混同を避けるために付したものである。従って、構成要素の数を限定するものではない。また、構成要素の順序を限定するものではない。また例えば、本明細書等の実施の形態の一において「第１」に言及された構成要素が、他の実施の形態、あるいは特許請求の範囲において「第２」に言及された構成要素とすることもありうる。また例えば、本明細書等の実施の形態の一において「第１」に言及された構成要素を、他の実施の形態、あるいは特許請求の範囲において省略することもありうる。
本明細書等において、トランジスタの接続関係を説明する際、ソースとドレインとの一方を、「ソースまたはトレインの一方」（又は第１電極、又は第１端子）と表記し、ソースとドレインとの他方を「ソースまたはドレインの他方」（又は第２電極、又は第２端子）と表記している。これは、トランジスタのソースとドレインは、トランジスタの構造又は動作条件等によって変わるためである。なおトランジスタのソースとドレインの呼称については、ソース（ドレイン）端子や、ソース（ドレイン）電極等、状況に応じて適切に言い換えることができる。
本明細書等において「電極」や「配線」の用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「配線」が一体となって形成されている場合なども含む。
また、本明細書等において、電圧と電位は、適宜言い換えることができる。電圧は、基準となる電位からの電位差のことであり、例えば基準となる電位をグラウンド電位（接地電位）とすると、電圧を電位に言い換えることができる。グラウンド電位は必ずしも０Ｖを意味するとは限らない。なお電位は相対的なものであり、基準となる電位によっては、配線等に与える電位を変化させる場合がある。
なお本明細書等において、「膜」、「層」などの語句は、場合によっては、または、状況に応じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変更することが可能な場合がある。または、例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能な場合がある。
本明細書等において、スイッチとは、導通状態（オン）、または、非導通状態（オフ）になり、電流を流すか流さないかを制御する機能を有するものをいう。または、スイッチとは、電流を流す経路を選択して切り替える機能を有するものをいう。一例としては、電気的スイッチ又は機械的なスイッチなどを用いることができる。つまり、スイッチは、電流を制御できるものであればよく、特定のものに限定されない。
電気的なスイッチの一例としては、トランジスタ（例えば、バイポーラトランジスタ、ＭＯＳトランジスタなど）、ダイオード（例えば、ＰＮダイオード、ＰＩＮダイオード、ショットキーダイオード、ＭＩＭ（Ｍｅｔａｌ　Ｉｎｓｕｌａｔｏｒ　Ｍｅｔａｌ）ダイオード、ＭＩＳ（Ｍｅｔａｌ　Ｉｎｓｕｌａｔｏｒ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ダイオード、ダイオード接続のトランジスタなど）、又はこれらを組み合わせた論理回路などがある。
なお、スイッチとしてトランジスタを用いる場合、トランジスタの「導通状態」とは、トランジスタのソースとドレインが電気的に短絡されているとみなせる状態をいう。また、トランジスタの「非導通状態」とは、トランジスタのソースとドレインが電気的に遮断されているとみなせる状態をいう。なおトランジスタを単なるスイッチとして動作させる場合には、トランジスタの極性（導電型）は特に限定されない。
機械的なスイッチの一例としては、デジタルマイクロミラーデバイス（ＤＭＤ）のように、ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システム）技術を用いたスイッチがある。そのスイッチは、機械的に動かすことが可能な電極を有し、その電極が動くことによって、導通と非導通とを制御して動作する。
例えば、本明細書等において、ＸとＹとが接続されている、と明示的に記載されている場合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが直接接続されている場合が、本明細書等に開示されているものとする。
ここで、Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。
ＸとＹとが直接的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）を介さずに、ＸとＹとが、接続されている場合である。
ＸとＹとが電気的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、スイッチは、導通状態（オン状態）、または、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有している。または、スイッチは、電流を流す経路を選択して切り替える機能を有している。なお、ＸとＹとが電気的に接続されている場合は、ＸとＹとが直接的に接続されている場合を含むものとする。
本実施例では、実施の形態１で示した記憶装置１００とＣＰＵコアを有するＭＣＵ（マイクロコントロールユニット）チップを試作し、試作したチップが低消費電力で動作することを確認した。
本実施例において、記憶装置１００をＤＯＳＲＡＭ（Ｄｙｎａｍｉｃ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）と呼称する。
図２５に試作したチップのブロック図を示す。チップは、８ＫＢ（バイト）のＤＯＳＲＡＭ、ＣＰＵコア、ＰＭＵ（パワーマネージメントユニット）、ＡＨＢ−Ｌｉｔｅ　Ｂｕｓから成る。ＤＯＳＲＡＭと、ＣＰＵコア内のフリップフロップは、Ｓｉトランジスタと、Ｓｉトランジスタ上に形成されたＯＳトランジスタで構成されている。ＯＳトランジスタは、図１６に示すトランジスタ２００ａと同じ構造のトランジスタを形成した。ＤＯＳＲＡＭとＣＰＵコアはＰＭＵによって電力の供給が制御されている。チップ内のデータのやり取りは、３２ビットのＢｕｓを通じて行われている。
図２６に８ＫＢ　ＤＯＳＲＡＭのブロック図を示す。８ＫＢ　ＤＯＳＲＡＭは４つの２ＫＢサブアレイから成り、１つのサブアレイは１６個の１Ｋｂ（ビット）ローカルアレイから成る。１Ｋｂローカルアレイは、８本のワード線と２５６本のビット線からなるセルアレイが、１２８個のセンスアンプ（ＳＡ）とマルチプレクサ（ＭＵＸ）上に積層した構造となっている。この積層構造によって、メモリアクセス中にアクティブになる領域を削減することができる。
図２６の１Ｋｂローカルアレイは、図８に示す折り返し型のメモリセル１３０を用いて試作した。図２６のセンスアンプは、図８におけるＳＭＣ１０に対応する。試作したメモリセル（図８のＮＭＣ）の面積は２．９μｍ２、容量は３．５ｆＦとした。
図２７（Ａ）、（Ｂ）はＤＯＳＲＡＭの構造を表す模式図である。図２７（Ａ）はセルアレイ、センスアンプおよびマルチプレクサが同一の層に形成されている場合である。図２７（Ａ）は２５６本の長いビット線を駆動する必要がある。図２７（Ｂ）は、センスアンプおよびマルチプレクサ上に、セルアレイが積層された場合である。積層構造によってビット線は、２５６本のローカルビット線（短いビット線）と６４本のグローバルビット線（長いビット線）に分けることができる。マルチプレクサによって２５６本のローカルビット線のうち６４本がグローバルビット線と接続される。図２７（Ｂ）の構造にすることで、長いビット線の本数を減らすことができ、ビット線容量を小さくすることができる。また、保持容量を削減することができ、ＤＯＳＲＡＭを駆動する際の負荷が削減される。
図２８に、２ＫＢ　ＤＯＤＲＡＭのアクティブエネルギーをシミュレーションした結果を示す。図２８において、（ａ）は、セルアレイ、センスアンプおよびマルチプレクサが同一の層に形成されている場合（図２７（Ａ）の場合）を表し、（ａ）は、センスアンプおよびマルチプレクサ上にセルアレイが積層されている場合（図２７（Ｂ）の場合）を表している。図２８の結果より、積層構造（ｂ）は、積層されていない構造（ａ）よりも、動作エネルギーを７０％以上削減することが確認された。
図２９は、試作したＤＯＳＲＡＭのレイアウトの一部を表している。図２９は、センスアンプ、マルチプレクサ、セルアレイおよびグローバルビット線をそれぞれ表している。
図３０は、ＣＰＵコアに用いられたＯＳトランジスタを有するフリップフロップ（以下、ＯＳ−ＦＦ）の回路図を示す。３つのＯＳトランジスタと１つの容量が、スキャンフリップフロップに追加されている。ＰＭＵから送られるバックアップ信号ＢＫ、リカバリ信号ＲＥによって、ＯＳ−ＦＦのバックアップとリカバリが行われる。
図３１に、試作したチップの光学顕微鏡写真を示す。論理回路部の電源電圧は１．１Ｖ、ＯＳトランジスタを用いた回路とＩ／Ｏの電源電圧は３．３Ｖとした。Ｓｉトランジスタのテクノロジーノードは６５ｎｍ、ＯＳトランジスタのテクノロジーノードは６０ｎｍである。
図３２に試作したＤＯＳＲＡＭの８５℃における保持特性を示す。１時間経過した後でも、９９．９５％のデータが保持されていることを確認した。これは、ＤＯＳＲＡＭは、データをリフレッシュしなくても、長時間データを保持できることを示す。すなわち、ＤＯＳＲＡＭは長時間のパワーゲーティングが可能であることを示している。
図３３に、試作したチップのバックアップ−リカバリ波形を示す。３０ＭＨｚのＯＳ‐ＦＦにおいて、バックアップ時間は１クロック（３３ｎｓ）、リカバリ時間は３クロック（９９ｎｓ）であった。なお、ＤＯＳＲＡＭは電源供給無しにデータを保持できるため、バックアップ−リカバリ動作は必要なく、電源のオン・オフのみでよい。
表１に、動作モードとチップの消費電力のまとめを示す。表１において、ＤＯＳＲＡＭのアクティブ電力は、ＤＯＳＲＡＭが９クロック（７回の読み出しと２回の書き込み）の動作を繰り返し行うことで、測定が行われた。表１より、ＤＯＳＲＡＭとＣＰＵコアの両方において、パワーゲーティングによるスタンバイ電力の削減が確認された。
Figure JPOXMLDOC01-appb-T000001
表２に、これまでに報告された他の低電力ＭＣＵと本実施例で試作したチップの比較を示す。表２において、Ａは非特許文献２に記載のＭＣＵ、Ｂは非特許文献３に記載のＭＣＵ、Ｃは非特許文献４に記載のＭＣＵ、Ｄは本実施で試作したチップのデータを表している。試作したチップは、テクノロジーノード、クロック周波数、アクティブ電力に関して、他のチップより優れていることが確認された。また、試作したチップは、アクティブとスタンバイの比率によらず、最も低い消費電力を実現できることが確認された。
Figure JPOXMLDOC01-appb-T000002
ＡＤＤＲ　　信号、ＢＧＬ　　配線、ＢＬ　　配線、ＢＬＢ　　配線、ＢＷ　　信号、Ｃ０　　容量素子、Ｃ１　　容量素子、Ｃ２　　容量素子、Ｃ２１　　容量素子、Ｃ２３　　容量素子、Ｃ２２　　容量素子、Ｃ２４　　容量素子、ＣＥ　　信号、ＣＬＫ　　信号、ＤＢ１　　データ、ＤＢ２　　データ、ＧＷ　　信号、Ｌ１　　層、Ｌ２　　層、Ｌ３　　層、Ｌ４　　層、ＬＢＬ　　配線、ＬＢＬＢ配線、Ｍ１　　トランジスタ、Ｍ２１　　トランジスタ、Ｍ２４　　トランジスタ、Ｍ３１　　トランジスタ、Ｍ３４　　トランジスタ、ＮＷＬ　　配線、ＮＷＬ＿０　　配線、ＮＷＬ＿１　　配線、ＯＳ１　　トランジスタ、ＰＣＬ　　配線、ＰＯＮ１　　信号、ＰＯＮ２　　信号、ＲＤＡ　　信号、ＶＣＳ　　配線、ＶＤＤＭ　　配線、ＶＨＨ　　配線、ＶＬＬ　　配線、ＶＰＣ　　配線、ＷＤＡ　　信号、ＷＬ　　配線、ｔ１　　時刻、ｔ２　　時刻、ｔ３　　時刻、ｔ４　　時刻、ｔ５　　時刻、ｔ６　　時刻、ｔ７　　時刻、ｔ８　　時刻、Ｔａｃ１　　トランジスタ、Ｔａｃ２　　トランジスタ、Ｔｄｒ１　　トランジスタ、Ｔｅｑ１　　トランジスタ、Ｔｌｄ１　　トランジスタ、Ｔｌｄ２　　トランジスタ、Ｔｐｃ１　　トランジスタ、Ｔｐｃ２　　トランジスタ、Ｔｒ１　　トランジスタ、Ｔｒ２　　トランジスタ、Ｔｒ３　　トランジスタ、Ｔｒ４　　トランジスタ、１０　　ＳＭＣ、２０ＮＶＭ、２１　　ＮＶＭ、３０　　ＬＰＣ、１００　　記憶装置、１１０　　メモリセルアレイ、１１０Ａ　　メモリセルアレイ、１１０Ｂ　　メモリセルアレイ、１１１　　周辺回路、１１２　　コントロール回路、１１５　　周辺回路、１２１　　行デコーダ、１２２　　列デコータ、１２３　　行ドライバ、１２４　　列ドライバ、１２５　　入力回路、１２６　　出力回路、１２７　　電圧生成回路、１２７ａ　　電圧生成回路、１２７ｂ　　電圧生成回路、１２８　　電圧保持回路、１３０メモリセル、１４１　　ＰＳＷ、１４２　　ＰＳＷ、２００ａ　　トランジスタ、２００ｂ　　トランジスタ、２００ｃ　　トランジスタ、２００ｄ　　トランジスタ、２０５　　導電体、２０５ａ導電体、２０５ｂ　　導電体、２１４　　絶縁体、２１６　　絶縁体、２２０　　絶縁体、２２２　　絶縁体、２２４　　絶縁体、２３０　　酸化物半導体、２３０ａ　　酸化物半導体、２３０ｂ　　酸化物半導体、２３０ｃ　　酸化物半導体、２４０ａ　　導電体、２４０ｂ　　導電体、２４１　　絶縁体、２５０　　絶縁体、２６０　　導電体、２８０　　絶縁体、２８２　　絶縁体、３００　　基板、３０１　　素子分離層、３０２　　絶縁体、３０３　　絶縁体、３０４　　絶縁体、３０５　　絶縁体、３１０　　プラグ、３１１　　プラグ、３１２　　プラグ、３１３　　プラグ、３２０　　配線、３２１　　配線、３２２　　導電体、３２３　　導電体、３２４　　絶縁体、３３１　　プラグ、３３２　　プラグ、３３３　　プラグ、３３４　　プラグ、３４１　　配線、３４２　　配線、３４３配線、３５１　　ウェル、３５２　　チャネル形成領域、３５３　　不純物領域、３５４　　不純物領域、３５５　　導電性領域、３５６　　導電性領域、３５７　　ゲート電極、３５８　　ゲート絶縁体、３６１　　ウェル、３６２　　チャネル形成領域、３６３　　高濃度不純物領域、３６４　　高濃度不純物領域、３６５　　導電性領域、３６６　　導電性領域、３６７　　ゲート電極、３６８ゲート絶縁体、３６９　　側壁絶縁層、３７０　　側壁絶縁層、３７１　　低濃度不純物領域、３７２　　低濃度不純物領域、６１１　　基板、６１２　　回路領域、６１３　　分離領域、６１４　　分離線、６１５　　チップ、６５０　　電子部品、６５２　　プリント基板、６５３　　半導体装置、６５４　　基板、６５５　　リード、７００　　腕時計型端末、７０１　　筐体、７０２　　リュウズ、７０３　　表示部、７０４　　ベルト、７０５　　検知部、７１０　　携帯電話機、７１１　　筐体、７１２　　マイク、７１３　　外部接続ポート、７１４　　操作ボタン、７１６　　表示部、７１７　　スピーカ、７２０　　ノート型パーソナルコンピュータ、７２１　　筐体、７２２　　表示部、７２３　　キーボード、７２４　　ポインティングデバイス、７３０　　ゴーグル型ディスプレイ、７３１　　装着部、７３２　　筐体、７３５　　ケーブル、７３６　　バッテリ、７３７　　表示部、７４０　　ビデオカメラ、７４１　　筐体、７４２　　筐体、７４３　　表示部、７４４　　操作キー、７４５　　レンズ、７４６　　接続部、７５０　　自動車、７５１　　車体、７５２　　車輪、７５３　　ダッシュボード、７５４　　ライト、１３００　　ＣＰＵ、１３０２　　パワーコントローラ、１３０３　　パワースイッチ、１３０４　　キャッシュメモリ、１３０５　　バスインターフェース、１３０６　　デバッグインターフェース、１３０７　　制御装置、１３０８　　プログラムカウンタ、１３０９　　パイプラインレジスタ、１３１０　　パイプラインレジスタ、１３１１ＡＬＵ、１３１２　　レジスタファイル、１３３０　　ＣＰＵコア、１３３１　　ＰＭＵ、１３３２周辺回路、１３３３　　データバス、１４００　　ＲＦＩＣ、１４０４　　アンテナ、１４０５　　整流回路、１４０６　　定電圧回路、１４０７　　復調回路、１４０８　　変調回路、１４０９　　論理回路、１４１０　　ＲＡＭ、１４１１　　ＲＯＭ、１４１２　　バッテリ、１４２０　　通信器、１４２１　　アンテナ、１４２２　　無線信号

Claims (8)

  1. 　複数のメモリセルと、
    　プリチャージ回路と、
    　ラッチ回路と、
    　第１ビット線と第２ビット線とでなるビット線対と、
    　第１ローカルビット線と第２ローカルビット線とでなるローカルビット線対と、
    　第１トランジスタと、
    　第２トランジスタと、を有し、
    　前記第１トランジスタは前記第１ビット線と前記第１ローカルビット線との導通状態を制御する機能を有し、
    　前記第２トランジスタは前記第２ビット線と前記第２ローカルビット線との導通状態を制御する機能を有し、
    　前記複数のメモリセルは、それぞれ、第３トランジスタ、第４トランジスタ、第１容量素子および第２容量素子を有し、
    　前記第３トランジスタは前記第１ローカルビット線と前記第１容量素子との導通状態を制御する機能を有し、
    　前記第４トランジスタは前記第２ローカルビット線と前記第２容量素子との導通状態を制御する機能を有し、
    　前記プリチャージ回路は前記ローカルビット線対にプリチャージ電圧を供給する機能を有し、
    　前記ラッチ回路は前記ローカルビット線対と電気的に接続され、
    　前記第１トランジスタ、前記第２トランジスタ、前記第３トランジスタおよび前記第４トランジスタが非導通のときに、前記プリチャージ電圧と、低電源電圧または高電源電圧の一方が前記ラッチ回路に供給されることを特徴とする記憶装置。
  2. 　請求項１において、
    　前記第３トランジスタはチャネル形成領域に酸化物半導体を有し、
    　前記第４トランジスタはチャネル形成領域に酸化物半導体を有することを特徴とする記憶装置。
  3. 　請求項２において、
    　前記複数のメモリセルは前記プリチャージ回路または前記ラッチ回路の上に設けられていることを特徴とする記憶装置。
  4. 　複数のメモリセルと、
    　プリチャージ回路と、
    　ラッチ回路と、
    　第１ビット線と第２ビット線とでなるビット線対と、
    　第１ローカルビット線と第２ローカルビット線とでなるローカルビット線対と、
    　第１トランジスタと、
    　第２トランジスタと、を有し、
    　前記第１トランジスタは前記第１ビット線と前記第１ローカルビット線との導通状態を制御する機能を有し、
    　前記第２トランジスタは前記第２ビット線と前記第２ローカルビット線との導通状態を制御する機能を有し、
    　前記複数のメモリセルは、それぞれ、第１メモリセルと第２メモリセルに分類され、
    　前記第１メモリセルは、第３トランジスタおよび第１容量素子を有し、
    　前記第２メモリセルは、第４トランジスタおよび第２容量素子を有し、
    　前記第３トランジスタは前記第１ローカルビット線と前記第１容量素子との導通状態を制御する機能を有し、
    　前記第４トランジスタは前記第２ローカルビット線と前記第２容量素子との導通状態を制御する機能を有し、
    　前記プリチャージ回路は前記ローカルビット線対にプリチャージ電圧を供給する機能を有し、
    　前記ラッチ回路は前記ローカルビット線対と電気的に接続され、
    　前記第１トランジスタ、前記第２トランジスタ、前記第３トランジスタおよび前記第４トランジスタが非導通のときに、前記プリチャージ電圧と、低電源電圧または高電源電圧の一方が前記ラッチ回路に供給されることを特徴とする記憶装置。
  5. 　請求項４において、
    　前記第３トランジスタはチャネル形成領域に酸化物半導体を有し、
    　前記第４トランジスタはチャネル形成領域に酸化物半導体を有することを特徴とする記憶装置。
  6. 　請求項５において、
    　前記複数のメモリセルは前記プリチャージ回路または前記ラッチ回路の上に設けられていることを特徴とする記憶装置。
  7. 　請求項１乃至請求項６のいずれか一項に記載の前記記憶装置を複数有し、
    　分離領域を有する半導体ウエハ。
  8. 　請求項１乃至請求項６のいずれか一項に記載の前記記憶装置と
    　バッテリと、を有する電子機器。
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