WO2017154593A1 - 接続基板 - Google Patents

接続基板 Download PDF

Info

Publication number
WO2017154593A1
WO2017154593A1 PCT/JP2017/006820 JP2017006820W WO2017154593A1 WO 2017154593 A1 WO2017154593 A1 WO 2017154593A1 JP 2017006820 W JP2017006820 W JP 2017006820W WO 2017154593 A1 WO2017154593 A1 WO 2017154593A1
Authority
WO
WIPO (PCT)
Prior art keywords
conductor
main surface
pores
area ratio
glass
Prior art date
Application number
PCT/JP2017/006820
Other languages
English (en)
French (fr)
Inventor
井出　晃啓
達朗 高垣
杉夫 宮澤
Original Assignee
日本碍子株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 日本碍子株式会社 filed Critical 日本碍子株式会社
Priority to KR1020187024082A priority Critical patent/KR20180121509A/ko
Priority to DE112017001260.0T priority patent/DE112017001260T5/de
Priority to JP2018504357A priority patent/JP6831832B2/ja
Priority to CN201780006847.2A priority patent/CN108886870B/zh
Publication of WO2017154593A1 publication Critical patent/WO2017154593A1/ja
Priority to US16/108,317 priority patent/US10278286B2/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/11—Printed elements for providing electric connections to or between printed circuits
    • H05K1/115—Via connections; Lands around holes or via connections
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/486—Via connections through the substrate with or without pins
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/13—Mountings, e.g. non-detachable insulating substrates characterised by the shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/14—Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
    • H01L23/15—Ceramic or glass substrates
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/03—Use of materials for the substrate
    • H05K1/0306—Inorganic insulating substrates, e.g. ceramic, glass
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/09—Use of materials for the conductive, e.g. metallic pattern
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/11—Printed elements for providing electric connections to or between printed circuits
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/22—Secondary treatment of printed circuits
    • H05K3/28—Applying non-metallic protective coatings
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
    • H05K3/4038—Through-connections; Vertical interconnect access [VIA] connections
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
    • H05K3/4038—Through-connections; Vertical interconnect access [VIA] connections
    • H05K3/4053—Through-connections; Vertical interconnect access [VIA] connections by thick-film techniques
    • H05K3/4061—Through-connections; Vertical interconnect access [VIA] connections by thick-film techniques for via connections in inorganic insulating substrates
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4611—Manufacturing multilayer circuits by laminating two or more circuit boards
    • H05K3/4626—Manufacturing multilayer circuits by laminating two or more circuit boards characterised by the insulating layers or materials
    • H05K3/4629—Manufacturing multilayer circuits by laminating two or more circuit boards characterised by the insulating layers or materials laminating inorganic sheets comprising printed circuits, e.g. green ceramic sheets
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H9/00—Networks comprising electromechanical or electro-acoustic devices; Electromechanical resonators
    • H03H9/02—Details
    • H03H9/05—Holders; Supports
    • H03H9/058—Holders; Supports for surface acoustic wave devices
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/01—Dielectrics
    • H05K2201/0104—Properties and characteristics in general
    • H05K2201/0116—Porous, e.g. foam
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/09654—Shape and layout details of conductors covering at least two types of conductors provided for in H05K2201/09218 - H05K2201/095
    • H05K2201/09745—Recess in conductor, e.g. in pad or in metallic substrate
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/11—Treatments characterised by their effect, e.g. heating, cooling, roughening
    • H05K2203/1131—Sintering, i.e. fusing of metal particles to achieve or improve electrical conductivity
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/11—Treatments characterised by their effect, e.g. heating, cooling, roughening
    • H05K2203/1147—Sealing or impregnating, e.g. of pores

Definitions

  • the present invention relates to an electrical connection substrate in which a through conductor such as a via conductor is formed in a through hole.
  • a substrate for mounting an electronic device such as a SAW filter
  • a substrate (via substrate) having a structure in which a through hole is provided in an insulating substrate such as ceramic and the hole is filled with a conductor to form a through electrode is used.
  • insulating substrate such as ceramic
  • the via substrate which is a component, is also required to be thin. It has been.
  • the wiring on the substrate surface needs to be miniaturized for miniaturization, it is required to reduce the diameter of the through electrode and to increase the accuracy of the position. Furthermore, since these fine wirings are formed by photolithography or plating, it is particularly required that the through electrodes be dense and have high water tightness in order to prevent problems caused by the ingress of chemicals in the resist coating process and plating process. ing.
  • Patent Document 1 discloses a method of preventing the resist solution from entering by forming a conductive protective film on the surface of a porous through electrode.
  • the insulating substrate is thin, the air permeability of the through electrode is increased, so that the strength of the conductive protective film is insufficient and does not function as a protective film.
  • Patent Document 2 discloses a method of filling a void with a second conductor after forming a porous first conductor as a through electrode.
  • a ceramic substrate is used, cracks and warpage of the substrate are likely to occur when the substrate is thinned due to the difference in thermal expansion between the metal that is the conductive material and the ceramic.
  • Patent Document 3 discloses a method in which an active metal layer is formed between a ceramic substrate and a through electrode by filling the through hole of the ceramic substrate with a metal containing an active metal, thereby densifying the ceramic substrate.
  • a metal containing an active metal since the metal brazing containing the active metal has a very high viscosity, it cannot be filled well if the through electrode diameter is small.
  • Patent Document 4 discloses a method of using a conductive paste containing an expansion material when forming a through electrode. However, it is difficult to fill all the cavities with only the expansion material, and the denseness of the through electrode cannot be obtained particularly when the plate is thinned.
  • Patent Document 5 discloses a method of filling a glass paste after disposing a granular conductive material in each through hole of a ceramic substrate.
  • cracks and warpage due to the difference in thermal expansion between the ceramic and the spherical conductive material are likely to occur.
  • the through hole is small, it is difficult to arrange the spherical conductive material.
  • An object of the present invention is to provide a microstructure capable of improving the water-tightness of a through hole when manufacturing a connection board including a ceramic substrate and a through conductor provided in the through hole.
  • connection substrate includes a ceramic substrate provided with a through hole, and a through conductor provided in the through hole, the through conductor having a first main surface and a second main surface.
  • the through conductor has a porous metal body, a glass phase formed in pores of the porous metal body, and voids in the pores, and the area ratio of the pores in the cross section of the through conductor is 5 to 50%.
  • the area ratio of the glass phase occupying the pores is larger than the area ratio of the glass phase occupying the pores in the second portion, and the area ratio of the voids occupying the pores in the first portion occupies the pores in the second portion. It is characterized by being smaller than the area ratio of the voids.
  • a through conductor is obtained by supplying a metal paste to a through hole of a ceramic substrate and baking it.
  • the microstructure of such through conductors is uniform throughout.
  • the thickness of the ceramic substrate became extremely small, it was considered that a part of the open pores communicated between both main surfaces of the penetrating conductor and a small amount of liquid leakage occurred.
  • the present inventor also studied to reduce the pores of the metal porous body constituting the through conductor.
  • the thermal expansion difference between the through conductor and the ceramic is large, so that peeling at the interface is likely to occur, and water tightness is impaired through this peeling portion.
  • the present inventor has conceived that the ratio of the glass phase is relatively high on the first main surface side of the through conductor, and that the water tightness function is mainly supported here.
  • the ratio of the glass phase is kept low on the second main surface side of the through conductor. If this is the case, peeling between the through conductor and the ceramic is less likely to occur as a whole, and water tightness is maintained.
  • FIG. (A) is a top view which shows typically the ceramic base material 1 in which the through-hole 2 was arranged
  • (b) is a cross-sectional view of the ceramic base material 1.
  • FIG. (A) shows a state in which the metal paste 3 is filled in the through-holes of the ceramic substrate 1
  • (b) shows a state in which the metal paste 3 is baked to form the metal porous body 4
  • (c) The state which formed the glass layer 9 on the 1st main surface 1a of the ceramic base material 1 is shown
  • (d) shows the state which removed the glass layer 9.
  • FIG. FIG. 2A is a plan view schematically showing the connection substrate 10 in which the through conductor 11 is formed in the through hole 2 ⁇ / b> A
  • 2B is a cross-sectional view of the connection substrate 10. It is a schematic diagram which shows the structure of the metal porous body 4 produced
  • the ceramic substrate 1 is provided with one main surface 1a and the other main surface 1b, and a large number of through holes 2 penetrating between the main surfaces 1a and 1b are formed. Yes.
  • the through hole 2 has an opening 2a on the first main surface 1a side and an opening 2b on the second main surface 1b side.
  • a metal paste 3 is filled in the opening 2 of the ceramic substrate 1. Then, by heating the metal paste 3, the metal paste is baked to form a porous metal body 4 in the through hole 2 as shown in FIG.
  • the metal porous body 4 extends from the first main surface 1a of the ceramic substrate 1 to the second main surface 1b.
  • 5 is a first main surface of the metal porous body
  • 6 is a second main surface of the metal porous body.
  • a glass paste is applied on the first main surface 1a of the ceramic substrate 1 to form a glass paste layer.
  • the glass paste applied on the first main surface 5 of the metal porous body 4 is impregnated into the open pores in the metal porous body 4.
  • the glass paste is cured by heating and baking.
  • the glass layer 9 is formed on the 1st main surface 1a of the ceramic base material 1.
  • the glass paste impregnated in the open pores of the metal porous body is cured to generate a glass phase, thereby generating the through conductor 7 in the through hole.
  • Reference numeral 8 denotes a first main surface of the through conductor 8.
  • the through conductor is exposed on the first main surface side of the ceramic base material to obtain a connection substrate.
  • the first main surface 1a of the ceramic base material 1 is further polished to form a polished surface 1c as shown in FIG.
  • the through conductors 11 are filled in the through holes 2A.
  • 11 a is a first main surface of the through conductor 11
  • 11 b is a second main surface of the through conductor 11.
  • the metal porous body 4 includes a metal matrix (base material) 20 and pores 16A, 16B, 16C, and 16D.
  • the pores generated in the matrix include open pores 16A and 16D that open to the first main surface 5, open pores 16B that open to the second main surface 6, and closed that are not open to the main surfaces 5 and 6.
  • the open pores 16A are open to the first main surface 5 in the cross section of FIG.
  • the open pores 16D are not opened in the first main surface 5 in the cross section of FIG. 4, but are opened in the first main surface 5 along a route that does not appear in the cross section.
  • the open pores 16A and 16D are distinguished.
  • the glass paste is impregnated from the first main surface side into the open pores 16 ⁇ / b> A and 16 ⁇ / b> D opened in the first main surface 5.
  • the glass layer 18 is formed on the first main surface 1a, and at the same time, the glass phase 19 is formed in the open pores 16A and 16D.
  • the glass phase 17 originally present in the porous metal body may be mixed with the glass phase 19 generated by impregnation and baking of the glass paste.
  • the polishing surface 1c is formed on the ceramic substrate 1A, and the thickness of the ceramic substrate 1A is smaller than that before polishing.
  • a through conductor 11 is formed in the through hole 2A.
  • the open pores 16A and 16D opened in the first main surface 11a include a glass phase 17 derived from a metal paste, a glass phase 19 derived from a glass paste impregnated later, and a main surface 11a. There remains a gap 30 that does not open. Further, in the closed pores 16C, the glass phase 17 derived from the metal paste and the voids 30 that do not open on the main surface remain. Furthermore, in the open pores 16B that open to the second main surface 11b, the glass phase 17 derived from the metal paste, the void 31 that opens to the main surface 11b, and the void 30 that does not open to the main surfaces 11a and 11b remain. is doing.
  • the through conductor 11 is divided into a first portion 11A and a second portion 11B on the first main surface 11a side.
  • the first part and the second part are divided by a center line L in the thickness direction of the ceramic substrate.
  • the area ratio of the glass phases 17 and 19 in the first portion 11A is larger than the area ratio of the glass phases 17 and 19 in the second portion 11B, and the area ratio of the voids 30 and 31 in the first portion 11A. Is smaller than the area ratio of the gaps 30 and 31 in the second portion.
  • water tightness can be supported mainly in the first portion 11A, and the second portion. Can alleviate the difference in thermal expansion between the ceramic and the metal and suppress the peeling of the through conductor.
  • the glass phase ratio in the first portion was relatively increased by impregnating the glass paste from the first main surface side of the through conductor.
  • the present invention is not limited to this manufacturing method.
  • the through-conductor having a microstructure as in the present invention can be manufactured by changing the paste composition between the upper half and the lower half of the through-hole.
  • the area ratio of the pores in the cross section of the through conductor is 5 to 50%.
  • the area ratio of the pores in the cross section of the through conductor is set to 50% or less, and more preferably 40% or less.
  • the area ratio of the pores is set to 5% or more, more preferably 15% or more.
  • the area ratio of the glass phase occupying the pores in the first portion is larger than the area ratio of the glass phase occupying the pores in the second portion.
  • the difference in area ratio is preferably 10% or more, and more preferably 15% or more.
  • the area ratio of the voids occupied in the pores in the first part is smaller than the area ratio of the voids occupied in the pores in the second part.
  • the difference in area ratio is preferably 10% or more, and more preferably 15% or more.
  • the glass phase and void ratio are 60 to 90% and 10 to 40%, respectively, when the pore area in the first portion is 100%. 70 to 90% and 10 to 30% are more preferable. From the same viewpoint, the ratio of the glass phase and the voids is preferably 50 to 80% and 20 to 50%, respectively, when the pore area is 100% in the second portion, and 60 to 80%. And more preferably 20 to 40%.
  • the area ratio of metal, glass and voids in the through conductor portion was observed by SEM (1000 times). Since the secondary electron images in the SEM are different for the metal phase, the glass phase, and the voids, each can be easily distinguished.
  • the thickness of the ceramic substrate is 25 to 150 ⁇ m, and the diameter W of the through hole (see FIGS. 3A and 3B) is 20 ⁇ m to 60 ⁇ m.
  • the present invention is particularly useful for such a small and thin connection substrate.
  • the diameter W of the through hole formed in the ceramic substrate is more preferably 25 ⁇ m or more from the viewpoint of ease of forming.
  • the distance D (distance between the nearest through holes) between adjacent through holes 2 is preferably 50 ⁇ m or more, and more preferably 100 ⁇ m or more, from the viewpoint of suppressing breakage and cracks.
  • the distance D between the adjacent through holes 2 is preferably 1000 ⁇ m or less, and more preferably 500 ⁇ m or less, from the viewpoint of improving the density of the through holes.
  • the method for forming the through hole in the ceramic substrate is not particularly limited.
  • a through hole can be formed in a green sheet of a ceramic substrate by pins or laser processing.
  • a through-hole can also be formed in a blank substrate by laser processing.
  • Ceramics constituting the ceramic substrate include alumina, aluminum nitride, silicon nitride, and zirconia.
  • a metal paste is supplied to the through holes, and a metal porous body is generated by heating.
  • the metal that is the main component constituting such a metal paste include Ag, Au, Cu, Pd, or a mixture thereof.
  • glass components include various lead-based and vanadium-based low-melting glasses, borosilicate-based, low-melting alkali-based, and phosphoric acid-based glasses.
  • the baking temperature of the metal paste is appropriately selected depending on the type of paste, and can be set to 500 to 900 ° C., for example.
  • a glass paste is applied to the first main surface of the metal porous body, and the open pores of the metal porous body are impregnated with the glass paste.
  • the glass paste can be applied over the entire first main surface of the ceramic substrate.
  • the glass paste may be applied only on the first main surface of the porous metal body by screen printing or the like, and the glass paste may not be applied on the other ceramic surfaces.
  • the glass paste is cured by heating to form a glass layer on the main surface of the porous metal body, and the glass paste impregnated in the open pores is used as the glass phase.
  • the baking temperature of the glass paste is appropriately selected depending on the type of paste, and can be set to 500 to 900 ° C., for example.
  • connection substrate having a ceramic substrate and a through conductor provided in the through hole is obtained.
  • the first main surface of the ceramic substrate is preferably polished.
  • predetermined wiring, a pad, etc. are formed in each main surface 11a, 11b of a ceramic substrate.
  • the ceramic substrate is an integral relay substrate.
  • the ceramic substrate is preferably precision polished.
  • CMP Chemical Mechanical Polishing
  • polishing slurry a slurry in which abrasive grains having a particle size of 30 nm to 200 nm are dispersed in an alkali or neutral solution is used.
  • the abrasive material include silica, alumina, diamond, zirconia, and ceria, which are used alone or in combination.
  • a hard urethane pad, a nonwoven fabric pad, and a suede pad can be illustrated as a polishing pad.
  • Example 1 A connection substrate was fabricated as described with reference to FIGS. Specifically, first, a slurry in which the following components were mixed was prepared.
  • This slurry was formed into a tape shape using a doctor blade method so as to have a thickness of 300 ⁇ m in terms of the thickness after firing, and was cut to have a diameter of 100 mm in terms of the size after firing.
  • the obtained powder compact is calcined at 1240 ° C. in the atmosphere (preliminary firing), and then the substrate is placed on a molybdenum plate and heated at a rate of 1300 ° C. to 1550 ° C. in an atmosphere of hydrogen 3: nitrogen 1. Was kept at 1550 ° C. for 2.5 hours and baked to obtain a blank substrate.
  • the blank substrate was laser processed under the following conditions to form through holes having the following dimensions.
  • CO2 laser wavelength 10.6 ⁇ m Pulse: 1000Hz- On time 5 ⁇ s
  • Laser mask diameter 0.9 mm Number of shots: 40 times Through-hole diameter W: 0.08 mm Through hole spacing D: 0.12 mm Number of through-holes: 10,000 pieces / piece
  • the melt (dross) adhering to the substrate surface was removed by grinding with a grinder, and then annealed at 1300 ° C. in the atmosphere for 5 hours to obtain a ceramic substrate having a thickness of 200 ⁇ m.
  • the Ag paste was embedded in the through hole by printing.
  • the Ag paste contains 10% or less glass component.
  • it baked at 700 degreeC and formed the metal porous body in the through-hole.
  • a low melting point borosilicate glass paste was printed on the first main surface of the ceramic substrate, and the glass paste was melted at 700 ° C.
  • connection substrate the glass layer remaining on the surface was removed by polishing to obtain a connection substrate. Specifically, after grinding with a grinder with the substrate attached to an alumina plate, lapping with diamond slurry was performed on both sides. The particle size of diamond was 3 ⁇ m. Finally, CMP processing using SiO 2 abrasive grains and diamond abrasive grains was performed. Thereafter, the substrate was peeled off from the alumina plate, the same processing was performed on the main surface on the opposite side, and washing was performed to obtain a connection substrate.
  • Pore area ratio in the cross section of the through conductor 40% Area ratio of glass phase to pores in the first part: 90% Area ratio of voids in pores in the first part: 10% Area ratio of glass phase in pores in second part: 75% Area ratio of voids in the second part: 25%
  • the water tightness of the through conductor of the obtained connection board was confirmed by a method described with reference to FIG. That is, the porous plate 21 was fixed to the pedestal 22, the dust-free paper 23 was placed on the pedestal 22, and the ceramic substrate sample 24 was placed thereon. Water 26 was dropped onto the through hole of the ceramic substrate 24 and sucked as indicated by an arrow A. Then, it was confirmed whether or not moisture was observed on the dust-free paper.
  • the number of through conductors in which liquid leakage was observed was one for 10,000 through conductors provided on one ceramic substrate.
  • Example 2 A connection board was produced in the same manner as in Example 1. However, the area ratio of the pores in the cross section of the through conductor, the area ratio of the glass phase in the first part, the area ratio of the void in the first part, the area ratio of the glass phase in the second part, and the second part The area ratio of the voids was changed as shown in Table 1. In order to change these parameters, it was decided to adjust the melting temperature of the glass layer from 700 ° C. to 750 ° C. and 800 ° C. by reducing the viscosity of the glass.
  • Example 1 An Ag paste was embedded in each through-hole of the same ceramic substrate as in Example 1.
  • the Ag paste used is the same as in Example 1. Then, it baked at 700 degreeC and formed the metal porous body in the through-hole.
  • both main surfaces of the ceramic base material were precision-polished without carrying out a step of printing the glass paste on the first main surface of the ceramic base material to obtain a connection substrate.
  • each parameter indicating the microstructure is as follows. Pore area ratio in the cross section of the through conductor: 40% Area ratio of glass phase in pores in cross section of through conductor: 20% Area ratio of voids to pores in the cross section of the through conductor: 80%
  • Example 2 a water tightness test was conducted in the same manner as in Example 1. As a result, liquid leakage was observed in almost all 10000 through conductors provided on one ceramic substrate.

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Ceramic Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Printing Elements For Providing Electric Connections Between Printed Circuits (AREA)
  • Parts Printed On Printed Circuit Boards (AREA)

Abstract

セラミック基板の貫通孔内に設けられた貫通導体１１が、金属多孔体２０、金属多孔体２０の気孔１６Ａ～１６Ｄに形成されているガラス相１７、１９および気孔内の空隙３０、３１を有する。貫通導体１１の横断面において気孔の面積比率が5～50％である。貫通導体１１をセラミック基板の厚さ方向Ｂに見て第一の主面１１ａ側の第一の部分１１Ａと第二の主面側１１ｂの第二の部分１１Ｂとに分けたとき、第一の部分１１Ａにおけるガラス相の面積比率が第二の部分１１Ｂにおけるガラス相の面積比率よりも大きく、第一の部分１１Ａにおける空隙の面積比率が第二の部分１１Ｂにおける空隙の面積比率よりも小さい。

Description

接続基板
　本発明は、ビア導体などの貫通導体が貫通孔内に形成された電気的接続基板に関するものである。
　ＳＡＷフィルター等の電子デバイスを実装するための基板として、セラミック等の絶縁基板に貫通穴を設け、その穴を導体で埋め、貫通電極とする構造の基板（ビア基板）が用いられている。近年は携帯電話に代表される通信機器の小型化に伴い、使用される電子デバイスにも小型化、低背化が求められており、その構成要素であるビア基板についても同様に薄板化が求められている。
　また、小型化のため、基板表面の配線も微細化する必要があるため、貫通電極径の小径化、およびその位置の高精度化が求められる。更に、これらの微細配線はフォトリソグラフィーやめっきにより形成されることから、レジスト塗布工程やめっき工程での薬液の浸入による不具合を防止するため、貫通電極が緻密で水密性が高いことが特に求められている。
　貫通電極の緻密化については各種の解決策が提示されているが、いずれも比較的厚い基板と大径の貫通電極を対象としたものであり、薄板および小径の貫通電極を用いる場合は所望の結果が得られない。
　例えば、特許文献1では、ポーラス（多孔質）な貫通電極の表面に導電保護膜を形成することで、レジスト液の浸入を防止する方法が開示されている。しかし、絶縁性基板が薄いと、貫通電極の通気性が高くなるため、導電保護膜の強度が不足し、保護膜として機能しない。また、セラミックスと金属の間が熱膨張差により剥離しやすい。
　特許文献２では、貫通電極として多孔質の第1導電体を形成した後、その空隙を第2導電体で埋める方法が開示されている。しかし、セラミック基板を用いる場合、導電材である金属とセラミックスとの熱膨張差により、基板を薄板化した際にクラックや基板の反りが発生しやすい。
　特許文献３では、セラミック基板の貫通孔に、活性金属を含む金属を充填することで、セラミック基板と貫通電極の間に活性金属層を形成し、緻密化する方法が開示されている。しかし、上述したようなセラミックスと金属との熱膨張差によるクラック発生といった問題に加え、活性金属を含む金属ロウは粘度が非常に高いため、貫通電極径が小さいと、うまく充填できない。
　特許文献４では、貫通電極を形成する際、膨張材を含む導体ペーストを用いる方法が開示されている。しかし、膨張材のみで全ての空洞を埋めることは難しく、特に薄板化した場合は貫通電極の緻密性が得られない。
　特許文献５では、粒状導電物質をセラミック基板の貫通孔内にそれぞれ配置した後、ガラスペーストを充填する方法が開示されている。しかし、セラミックスと球状導電物質の熱膨張差に起因するクラックや反りが発生しやすい。更に、貫通孔が小さくなると、球状導電物質の配置が困難となる。
特許4154913 特開2013-165265 特開2015-65442 特開H09-46013 特開2015-119165
　本発明の課題は、セラミック基板と、貫通孔内に設けられた貫通導体とを備える接続基板を製造するのに際して、貫通孔の水密性を向上させ得るような微構造を提供することである。
　本発明に係る接続基板は、貫通孔が設けられているセラミック基板、および前記貫通孔中に設けられた貫通導体であって、第一の主面と第二の主面とを有する貫通導体を備える。貫通導体が、金属多孔体、この金属多孔体の気孔に形成されているガラス相、および前記気孔内の空隙を有しており、貫通導体の横断面において前記気孔の面積比率が5～50％であり、貫通導体をセラミック基板の厚さ方向に見て第一の主面側の第一の部分と第二の主面側の第二の部分とに分けたとき、第一の部分において前記気孔に占めるガラス相の面積比率が第二の部分において前記気孔に占めるガラス相の面積比率よりも大きく、第一の部分において前記気孔に占める空隙の面積比率が第二の部分において前記気孔に占める空隙の面積比率よりも小さいことを特徴とする。
　本発明者は、貫通導体の水密性を検討する過程で、以下の知見に至った。すなわち、従来は、セラミック基板の貫通孔に金属ペーストを供給し、焼き付けることで貫通導体を得ていた。こうした貫通導体の微構造は全体的に均一である。ここでセラミック基板の厚さがきわめて小さくなってくると、貫通導体の両方の主面間で一部の開気孔が連通し、微量の液漏れが発生したものと考えられた。
　そこで、本発明者は、貫通導体を構成する金属多孔体の気孔を少なくすることも検討した。しかし、金属多孔体の気孔が少なくなると、貫通導体とセラミックスとの熱膨張差が大きいため、界面での剥離が生じやすくなり、この剥離部分を通じて水密性が損なわれる。
　このため、本発明者は、貫通導体の第一の主面側でガラス相の比率を相対的に高くし、こちらに水密性機能を主として担持させることを想到した。このように、貫通導体の第一の主面側でガラス相の比率を高くし、空隙比率を低くした場合にも、貫通導体の第二の主面側でガラス相の比率を低いままにしておけば、全体として貫通導体とセラミックスとの剥離は生じにくくなり、水密性が保持される。
（ａ）は、貫通孔２が配列されたセラミック基材１を模式的に示す平面図であり、（ｂ）は、セラミックス基材１の横断面図である。 （ａ）は、セラミック基材１の貫通孔に金属ペースト３を充填した状態を示し、（ｂ）は、金属ペースト３を焼き付けて金属多孔体４を形成した状態を示し、（ｃ）は、セラミック基材１の第一の主面１ａ上にガラス層９を形成した状態を示し、（ｄ）は、ガラス層９を除去した状態を示す。 （ａ）は、貫通孔２Ａ中に貫通導体１１が形成された接続基板１０を模式的に示す平面図であり、（ｂ）は、接続基板１０の横断面図である。 貫通孔内に生成した金属多孔体４の構造を示す模式図である。 金属多孔体４の開気孔１６Ａに含浸したガラス相１９およびセラミック基板１の第一の主面１ａ上に形成されたガラス層１８を示す模式図である。 ガラス層を除去した後の貫通導体１１の構造を示す模式図である。 貫通導体の微構造を説明するための拡大図である。 水密性試験の方法を説明するための模式図である。
　以下、適宜図面を参照しつつ、本発明を更に詳細に説明する。最初に、本発明のセラミック基板を製造する方法例について述べる。
　図１に示すように、セラミック基材１には一方の主面１ａと他方の主面１ｂとが設けられており、主面１ａと１ｂとの間を貫通する貫通孔２が多数形成されている。貫通孔２には、第一の主面１ａ側の開口２ａと、第二の主面１ｂ側の開口２ｂとがある。
　次いで、図２（ａ）に示すように、セラミック基材１の開口２内に金属ペースト３を充填する。そして、金属ペースト３を加熱することによって、金属ペーストを焼き付け、図２（ｂ）に示すように、貫通孔２内に金属多孔体４を生じさせる。ここで、本例では、金属多孔体４は、セラミック基材１の第一の主面１ａから第二の主面１ｂへと延びている。５は金属多孔体の第一の主面であり、６は金属多孔体の第二の主面である。
　次いで、セラミック基材１の第一の主面１ａ上にガラスペーストを塗布し、ガラスペースト層を形成する。これとともに、金属多孔体４の第一の主面５上に塗布されたガラスペーストが、金属多孔体４内の開気孔に含浸される。この状態で、ガラスペーストを加熱して焼き付けることにより硬化させる。これにより、図２（ｃ）に示すように、セラミック基材１の第一の主面１ａ上にガラス層９が形成される。同時に、金属多孔体の開気孔内に含浸したガラスペーストが硬化し、ガラス相を生成し、これによって貫通孔内に貫通導体７を生成する。なお、８は、貫通導体８の第一の主面である。
　次いで、ガラス層９を除去することによって、セラミック基材の第一の主面側に貫通導体を露出させ、接続基板とする。この際、好ましくは、セラミック基材１の第一の主面１ａを更に研磨し、図２（ｄ）に示すように、研磨面１ｃを形成し、接続基板１０を得る。
　図２（ｄ）および図３（ａ）、（ｂ）に示すように、接続基板１０のセラミック基板１Ａでは、各貫通孔２Ａ内に貫通導体１１が充填されている。１１ａは貫通導体１１の第一の主面であり、１１ｂは貫通導体１１の第二の主面である。
　図４に示すように、金属多孔体４は、金属マトリックス（母材）２０と気孔１６Ａ、１６Ｂ、１６Ｃ、１６Ｄからなる。ただし、金属ペースト中にガラス成分を添加した場合には、気孔の一部がガラス相１７によって充填される。マトリックス中に生ずる気孔には、第一の主面５に開口する開気孔１６Ａ、１６Ｄ、第二の主面６に開口する開気孔１６Ｂ、および主面５、６に対して開口していない閉気孔１６Ｃがある。なお、開気孔１６Ａは、図４の横断面において第一の主面５に対して開口している。これに対して、開気孔１６Ｄは、図４の横断面においては第一の主面５に開口していないが、横断面に現れていないルートで第一の主面５に開口しているので、開気孔１６Ａと１６Ｄとを区別している。
　図４の状態では、開気孔１６Ａ、１６Ｂ、１６Ｄ、閉気孔１６Ｃともに、一部分はガラス相１７によって充填され、一部分は空隙のまま残留している。
　ここで、セラミック基板について水密性試験を行うと、第一の主面１ａから第二の主面１ｂへと向かって漏水が観測されることがあった。この理由であるが、第一の主面５に開口する開気孔１６Ａ、１６Ｄと、第二の主面６に開口する開気孔１６Ｂとが、一部で連通していたものと推定された。
　一方、図５に示すように、第一の主面５に開口する開気孔１６Ａ、１６Ｄ中に第一の主面側からガラスペーストが含浸される。この状態でガラスペーストを焼き付けることによって、第一の主面１ａ上にガラス層１８が形成され、同時に開気孔１６Ａ、１６Ｄ中にガラス相１９が形成される。一部の開気孔では、金属多孔体中にもともと存在していたガラス相１７と、ガラスペーストの含浸および焼き付けによって生成したガラス相１９とが混在する場合もあり得る。
　ここで、ガラスペーストを第一の主面側から金属多孔体の開気孔に含浸させることで、開気孔のうち少なくとも第一の主面側はガラス相１９によって閉塞される。この結果、第一の主面５から第二の主面６に向かって連通するような開気孔は残留しないため、水密性が著しく改善される。
　ただし、図５の状態では金属多孔体がガラス層１８によって蓋をされているため、貫通導体７によってセラミック基材１の両側を電気的に導通させることができない。そこで、本発明では、不要になったガラス層１８を除去し、図６に示す状態とし、貫通導体を第一の主面側に露出させる。この際、セラミック基材の第一の主面を研磨加工することで、研磨面を形成すると、貫通導体の露出をいっそう確実にし、その露出面を平坦化できるので好ましい。
　この状態では、図６に示すように、セラミック基板１Ａに研磨面１ｃが形成されており、セラミック基板１Ａの厚さは研磨前より小さくなっている。そして、貫通孔２Ａ内には貫通導体１１が形成されている。
　ここで、図６に示すような形態の貫通導体を更に分析すると、以下のことが判明してきた。図７を参照しつつ水密性の発現機構を説明する。
　図７においても、第一の主面１１ａに開口する開気孔１６Ａ、１６Ｄには、金属ペーストに由来するガラス相１７と、後から含浸させたガラスペーストに由来するガラス相１９と、主面１１ａに開口しない空隙３０とが残留している。また、閉気孔１６Ｃ中には、金属ペーストに由来するガラス相１７と、主面に開口しない空隙３０とが残留している。更に、第二の主面１１ｂに開口する開気孔１６Ｂには、金属ペーストに由来するガラス相１７と、主面１１ｂに開口する空隙３１と、主面１１ａ、１１ｂに開口しない空隙３０とが残留している。
　ここで、セラミック基板の厚さ方向Ｂに見て、貫通導体１１を、第一の主面１１ａ側の第一の部分１１Ａと第二の部分１１Ｂとに分ける。ここで、第一の部分と第二の部分とは、セラミック基板の厚さ方向の中心線Ｌで分割するものとする。この状態で、第一の部分１１Ａにおけるガラス相１７、１９の面積比率が第二の部分１１Ｂにおけるガラス相１７、１９の面積比率よりも大きく、第一の部分１１Ａにおける空隙３０、３１の面積比率が第二の部分における空隙３０、３１の面積比率よりも小さい。このように、貫通導体の厚さ方向に見てガラス相と空隙との面積比率を変化させた微構造とすることによって、主として第一の部分１１Ａにおいて水密性を担持でき、かつ第二の部分においてセラミックスと金属との熱膨張差を緩和し、これによる貫通導体の剥離を抑制できる。
　なお、上述の例では、貫通導体の第一の主面側からガラスペーストを含浸させることで第一の部分におけるガラス相の比率を相対的に高くした。しかし、本発明はこの製法に限定されるものではない。例えば、貫通孔に金属ペーストを充填する際に、貫通孔の上半分と下半分との間でペースト組成を変化させることで、本発明のような微構造の貫通導体を作製できる。
　以下、本発明の構成要素について更に述べる。
　本発明では、貫通導体の横断面において気孔の面積比率が5～50％である。気孔の面積比率が高すぎると、貫通導体の水密性が低下する。こうした観点から、貫通導体の横断面において気孔の面積比率を50％以下とするが、40％以下とすることが更に好ましい。また、気孔の面積比率が低すぎると、貫通導体とセラミックスとの熱膨張差に起因する剥離によって水密性が低下する。こうした観点からは、気孔の面積比率を5％以上とするが、15％以上とすることが更に好ましい。
　本発明では、第一の部分において気孔に占めるガラス相の面積比率が第二の部分において気孔に占めるガラス相の面積比率よりも大きい。この面積比率の差は、１０％以上とすることが好ましく、１５％以上とすることが更に好ましい。
　また、本発明では、第一の部分において気孔に占める空隙の面積比率が第二の部分において気孔に占める空隙の面積比率よりも小さい。この面積比率の差は、１０％以上とすることが好ましく、１５％以上とすることが更に好ましい。
　また、水密性を更に改善するという観点からは、第一の部分において気孔の面積を100％としたとき、ガラス相および空隙の比率がそれぞれ60～90％および10～40％であることが好ましく、70～90％および10～30％であることが更に好ましい。また、同様の観点からは、第二の部分において気孔の面積を100％としたとき、ガラス相および空隙の比率がそれぞれ50～80％および20～50％であることが好ましく、60～80％および20～40％であることが更に好ましい。
　なお、貫通導体部分における金属、ガラス、空隙の面積比率については、SEM（1000倍）により観測を実施した。金属相及びガラス相、空隙についてはSEMにおける2次電子像が異なるためにそれぞれを容易に見分けることが可能となる。
　好適な実施形態においては、セラミック基板の厚さが２５～１５０μｍであり、貫通孔の径Ｗ（図３（ａ）、図３（ｂ）参照）が２０μｍ～６０μｍである。本発明は、このような小型で薄い接続基板に対して特に有用である。
　セラミック基板に形成する貫通孔の径Ｗは、成形しやすさの観点からは、２５μｍ以上が更に好ましい。隣接する貫通孔２の間隔Ｄ（最も近接する貫通孔間の距離）は、破損やクラックを抑制するという観点からは、５０μｍ以上が好ましく、１００μｍ以上が更に好ましい。また、隣接する貫通孔２の間隔Ｄは、貫通孔の密度を向上させるという観点からは、１０００μｍ以下が好ましく、５００μｍ以下が更に好ましい。
　セラミック基板に貫通孔を形成する方法は、特に限定されない。例えば、セラミック基板のグリーンシートにピンやレーザー加工によって貫通孔を形成することができる。あるいは、セラミックスからなるブランク基板を製造した後に、ブランク基板にレーザー加工によって貫通孔を形成することもできる。
　セラミック基板を構成するセラミックスとしては、アルミナ、窒化アルミニウム、窒化ケイ素、ジルコニアを例示できる。
　本発明では、貫通孔に金属ペーストを供給し、加熱によって金属多孔体を生成させる。こうした金属ペーストを構成する主成分である金属としては、Ａｇ、Ａｕ、Ｃｕ、Ｐｄ、またはこれらの混合物を例示できる。また、金属に対してガラス成分を混合してペースト化することが好ましい。こうしたガラス成分としては、鉛系、バナジウム系、の各種低融点ガラスや、ホウケイ酸系、低融点アルカリ系、リン酸系のガラス等が挙げられる。
　金属ペーストの焼き付け温度は、ペーストの種類によって適宜選択するが、例えば５００～９００℃とすることができる。
　次いで、金属多孔体の第一の主面にガラスペーストを塗布すると共に金属多孔体の開気孔中にガラスペーストを含浸させる。この際には、セラミック基材の第一の主面の全体にわたってガラスペーストを塗布することができる。あるいは、スクリーン印刷法などによって、金属多孔体の第一の主面上にのみガラスペーストを塗布し、その他のセラミックス表面にはガラスペーストを塗布しないようにすることもできる。
　次いで、加熱によってガラスペーストを硬化させることで、金属多孔体の主面上にガラス層を形成し、かつ開気孔に含浸したガラスペーストをガラス相とする。ガラスペーストの焼き付け温度は、ペーストの種類によって適宜選択するが、例えば５００～９００℃とすることができる。
　次いで、少なくとも金属多孔体上にあるガラス層を除去することで、セラミック基板と、貫通孔内に設けられた貫通導体とを備える接続基板を得る。この状態では、少なくともガラス層を除去して貫通導体を露出させれば足りるが、好ましくはセラミック基材の第一の主面も研磨する。そして、セラミック基板の各主面１１ａ、１１ｂには、所定の配線やパッドなどを形成する。また，セラミック基板は、一体の中継基板とする。
　セラミック基材は精密研磨加工することが好ましい。こうした精密研磨加工としては、ＣＭＰ（Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ）加工が一般的であり。これに使われる研磨スラリーとして、アルカリまたは中性の溶液に３０ｎｍ～２００ｎｍの粒径を持つ砥粒を分散させたものが使われる。砥粒材質としては、シリカ、アルミナ、ダイヤ、ジルコニア、セリアを例示でき、これらを単独または組み合わせて使用する。また、研磨パッドには、硬質ウレタンパッド、不織布パッド、スエードパッドを例示できる。
（実施例１）
　図１～図６を参照しつつ説明したようにして接続基板を作製した。
　具体的には、まず以下の成分を混合したスラリーを調製した。
（原料粉末）
　・比表面積３．５～４．５ｍ２／ｇ、
平均一次粒子径０．３５～０．４５μｍのα－アルミナ粉末
（アルミナ純度９９．９９％）　　　　　１００質量部
　・ＭｇＯ（マグネシア）　　　　　　　       ２５０ｐｐｐｍ
　・ＺｒＯ２（ジルコニア）　　　　　　        ４００ｐｐｍ
　・Ｙ２Ｏ３（イットリア）　　　　　　　      １５ｐｐｍ
（分散媒）
　・２-エチルヘキサノール　　　　　　　　   ４５重量部
（結合剤）
　・ＰＶＢ（ポリビニルブチラール）樹脂　　　　　　　　　    ４重量部
（分散剤）
　・高分子界面活性剤　　　　　　　　　　　 ３重量部
（可塑剤）
　・ＤＯＰ　　　　　　　　　　　　　　　    ０．１重量部
　このスラリーを、ドクターブレード法を用いて、焼成後の厚さに換算して３００μｍとなるようテープ状に成形し、焼成後の大きさに換算して、直径φ１００ｍｍとなるように切断した。得られた粉末成形体を、大気中１２４０℃で仮焼（予備焼成）の後、基板をモリブデン製の板に載せ、水素３：窒素１の雰囲気中で１３００℃から１５５０℃での昇温速度を５０℃/ｈとして、１５５０℃で２．５時間保持し、焼成を行い、ブランク基板を得た。
　このブランク基板を以下の条件でレーザー加工することによって、以下の寸法の貫通孔を形成した。
 
　ＣＯ２レーザー：波長 　　10.6μm　　
　パルス：１０００Hz- On time　 5μs
　レーザーマスク径：　　　0.9　ｍｍ
　ショット回数：　40回
　貫通孔径Ｗ：　　　　　　0.08　ｍｍ
　貫通孔の間隔Ｄ：　　　　0.12　ｍｍ
　貫通孔の数　：　　　　　10,000個／枚
　次いで、レーザー加工の際、基板表面に付着した溶融物（ドロス）をグラインダーによる研削で除去した後、大気中１３００℃で５時間アニール処理を行い、厚さ２００μｍのセラミック基材を得た。
　次に、印刷による貫通孔へのＡｇペースト埋め込みを行った。Ａｇペーストには１０％以下のガラス成分が含まれる。その後、７００℃にて焼成を行い、貫通孔中に金属多孔体を形成した。次いで、低融点ホウケイ酸ガラスペーストをセラミック基材の第一の主面上に印刷し、７００℃にてガラスペーストの溶融を実施した。
　次いで、表面に残留したガラス層を研磨加工により除去し、接続基板を得た。具体的には、基板をアルミナプレートに貼り付けた状態でグラインダーによる研削を行った後、ダイヤモンドスラリーによるラップ加工を両面に実施した。ダイヤモンドの粒径は３μｍとした。最後にＳｉＯ２砥粒とダイヤモンド砥粒によるＣＭＰ加工を実施した。その後、基板をアルミナプレートから剥がし、反対側の主面に同様の加工をした後、洗浄を実施し、接続基板を得た。
　得られた接続基板について、貫通導体の横断面を前述のようにして観測し、下記の結果を得た。
 
貫通導体の横断面における気孔の面積比率：　　　　　40％
第一の部分において気孔に占めるガラス相の面積比率：　90％
第一の部分において気孔に占める空隙の面積比率：　　　10％
第二の部分において気孔に占めるガラス相の面積比率：　75％
第二の部分において気孔に占める空隙の面積比率：　　　25％
 
　得られた接続基板の貫通導体の水密性を、図８を参照しつつ説明する方法で確認した。
　すなわち、台座２２に多孔体板２１を固定し、台座２２上に無塵紙２３を載置し、その上にセラミック基板のサンプル２４を設置した。セラミック基板２４の貫通孔上に水２６を滴下し、矢印Ａのように吸引した。そして、無塵紙に水分の付着が見られるかどうかを確認した。
　この結果、１枚のセラミック基板に設けられた貫通導体１００００個に対して、液漏れの見られた貫通導体は１個であった。
（実施例２、３）
　実施例1と同様にして接続基板を作製した。
　ただし、貫通導体の横断面における気孔の面積比率、第一の部分におけるガラス相の面積比率、第一の部分における空隙の面積比率、第二の部分におけるガラス相の面積比率および第二の部分における空隙の面積比率を、表１に示すように変更した。これらのパラメーターを変更するには、ガラス層の溶融温度を700℃から750℃、800℃とすることでガラスの粘性を低下させて調整することとした。
　そして、得られた各セラミック基板について、１枚のセラミック基板に設けられた貫通導体１００００個に対して、液漏れの見られた貫通導体の多数を測定し、表１に示した。
Figure JPOXMLDOC01-appb-T000001
（比較例１）
　実施例１と同じセラミック基材の各貫通孔にＡｇペースト埋め込みを行った。使用したＡｇペーストは実施例１と同じである。その後、７００℃にて焼成を行い、貫通孔中に金属多孔体を形成した。
　次いで、ガラスペーストをセラミック基材の第一の主面上に印刷する工程を実施することなしに、セラミック基材の両方の主面を精密研磨加工し、接続基板を得た。
　こうして作成した基板のビア部断面を確認したところ、ビアの全体にわたって空隙が均一に残留していた。すなわち、微構造を示す各パラメーターは以下のとおりである。
 
貫通導体の横断面における気孔の面積比率：　　　　　　40％
貫通導体の横断面において気孔に占めるガラス相の面積比率：　20％
貫通導体の横断面において気孔に占める空隙の面積比率：　　80％
　次いで、実施例１と同様にして水密性試験を行った。この結果、１枚のセラミック基板に設けられた貫通導体１００００個のほぼ全数について液漏れが見られた。

Claims (3)

  1. 　貫通孔が設けられているセラミック基板、および
    　前記貫通孔中に設けられた貫通導体であって、第一の主面と第二の主面とを有する貫通導体を備える接続基板であって、
    　前記貫通導体が、金属多孔体、この金属多孔体の気孔に形成されているガラス相、および前記気孔内の空隙を有しており、
    　前記貫通導体の横断面において前記気孔の面積比率が5～50％であり、
    　前記貫通導体を前記セラミック基板の厚さ方向に見て前記第一の主面側の第一の部分と前記第二の主面側の第二の部分とに分けたとき、前記第一の部分において前記気孔に占める前記ガラス相の面積比率が前記第二の部分において前記気孔に占める前記ガラス相の面積比率よりも大きく、前記第一の部分において前記気孔に占める前記空隙の面積比率が前記第二の部分において前記気孔に占める前記空隙の面積比率よりも小さいことを特徴とする、接続基板。
  2. 　前記第一の部分において前記気孔の面積を100％としたときの前記ガラス相および前記空隙の面積比率がそれぞれ60～90％および10～40％であり、前記第二の部分において前記気孔の面積を100％としたときの前記ガラス相および前記空隙の面積比率がそれぞれ50～80％および20～50％であることを特徴とする、請求項１記載の接続基板。
  3. 　前記セラミック基板の厚さが２５～１５０μｍであり、前記貫通孔の径が２０μｍ～６０μｍであることを特徴とする、請求項１または２記載の接続基板。
PCT/JP2017/006820 2016-03-11 2017-02-23 接続基板 WO2017154593A1 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
KR1020187024082A KR20180121509A (ko) 2016-03-11 2017-02-23 접속 기판
DE112017001260.0T DE112017001260T5 (de) 2016-03-11 2017-02-23 Verbindungssubstrat
JP2018504357A JP6831832B2 (ja) 2016-03-11 2017-02-23 接続基板
CN201780006847.2A CN108886870B (zh) 2016-03-11 2017-02-23 连接基板
US16/108,317 US10278286B2 (en) 2016-03-11 2018-08-22 Connection substrate

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2016048163 2016-03-11
JP2016-048163 2016-03-11

Related Child Applications (1)

Application Number Title Priority Date Filing Date
US16/108,317 Continuation US10278286B2 (en) 2016-03-11 2018-08-22 Connection substrate

Publications (1)

Publication Number Publication Date
WO2017154593A1 true WO2017154593A1 (ja) 2017-09-14

Family

ID=59789453

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2017/006820 WO2017154593A1 (ja) 2016-03-11 2017-02-23 接続基板

Country Status (7)

Country Link
US (1) US10278286B2 (ja)
JP (1) JP6831832B2 (ja)
KR (1) KR20180121509A (ja)
CN (1) CN108886870B (ja)
DE (1) DE112017001260T5 (ja)
TW (1) TWI722129B (ja)
WO (1) WO2017154593A1 (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPWO2020217358A1 (ja) * 2019-04-24 2020-10-29
JP2021004854A (ja) * 2019-06-27 2021-01-14 京セラ株式会社 回路部材およびこれを備える電子装置ならびに電磁流量計
WO2023191067A1 (ja) * 2022-03-31 2023-10-05 Ｎｇｋエレクトロデバイス株式会社 セラミック配線部材

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102021116053A1 (de) 2021-06-22 2022-12-22 Danfoss Silicon Power Gmbh Elektrischer Leiter, elektronische Baugruppe mit elektrischem Leiter und Verfahren zum Herstellen einer elektronischen Baugruppe mit einem elektrischen Leiter
WO2023159079A1 (en) * 2022-02-18 2023-08-24 Kuprion, Inc. Metallized vias in glass and silicon substrates, interposers, and methods for production thereof

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62296496A (ja) * 1986-06-17 1987-12-23 富士通株式会社 多層セラミツク回路基板の製造方法
US5614043A (en) * 1992-09-17 1997-03-25 Coors Ceramics Company Method for fabricating electronic components incorporating ceramic-metal composites
JP2003101181A (ja) * 2001-09-26 2003-04-04 Citizen Watch Co Ltd 回路基板及びその製造方法ならびに電子装置
JP2005093105A (ja) * 2003-09-12 2005-04-07 Asahi Glass Co Ltd 導電性構造体およびその製造方法
JP2013219253A (ja) * 2012-04-10 2013-10-24 Seiko Epson Corp 電子デバイス、電子機器および電子デバイスの製造方法
JP2016004973A (ja) * 2014-06-19 2016-01-12 京セラ株式会社 配線基板、パッケージおよび電子機器

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3162539B2 (ja) 1993-04-05 2001-05-08 日本特殊陶業株式会社 導体ペーストによって導体を形成したセラミック配線基板の製造方法
JP3754748B2 (ja) 1995-05-19 2006-03-15 ニッコー株式会社 スルーホール充填用導体ペースト、セラミック回路基板及びパッケージ基板
US5698015A (en) 1995-05-19 1997-12-16 Nikko Company Conductor paste for plugging through-holes in ceramic circuit boards and a ceramic circuit board having this conductor paste
JPWO2003007370A1 (ja) * 2001-07-12 2004-11-04 株式会社日立製作所 配線ガラス基板およびその製造方法ならびに配線ガラス基板に用いられる導電性ペーストおよび半導体モジュールならびに配線基板および導体形成方法
JP4154913B2 (ja) 2002-04-01 2008-09-24 株式会社村田製作所 電子部品およびその製造方法
JP2005063708A (ja) 2003-08-20 2005-03-10 Daiken Kagaku Kogyo Kk 導電性ペースト
US20100096178A1 (en) 2008-10-17 2010-04-22 Sumsung Electro-Mechanics Co., Ltd. Non-shirinkage ceramic substrate and manufacturing method thereof
JP5381800B2 (ja) 2010-02-23 2014-01-08 旭硝子株式会社 発光素子搭載用基板およびこの基板を用いた発光装置
JP5566271B2 (ja) 2010-11-24 2014-08-06 京セラ株式会社 配線基板およびその製造方法
JP2013165265A (ja) 2012-01-13 2013-08-22 Zycube:Kk 貫通／埋込電極構造及びその製造方法
US9282638B2 (en) 2012-01-13 2016-03-08 Zycube Co., Ltd. Electrode, electrode material, and electrode formation method
TWI458414B (zh) * 2012-05-24 2014-10-21 Viking Tech Corp A substrate conduction process method
US20150351241A1 (en) 2013-01-07 2015-12-03 A.L.M.T. Corp. Ceramic Wiring Substrate, Semiconductor Device, And Method For Manufacturing Ceramic Wiring Substrate
JP5973479B2 (ja) * 2013-05-27 2016-08-23 三ツ星ベルト株式会社 導電膜を有する孔充填基板及びその製造方法並びに膨れ又は剥離抑制方法
TWI590315B (zh) * 2013-07-22 2017-07-01 Zycube Co Ltd The structure of the electrode, the constituent material and the manufacturing method thereof
JP6365111B2 (ja) 2013-11-12 2018-08-01 セイコーエプソン株式会社 配線基板の製造方法、配線基板、素子収納用パッケージ、電子デバイス、電子機器および移動体
KR102250469B1 (ko) * 2014-02-26 2021-05-12 엔지케이 인슐레이터 엘티디 관통 구멍을 갖는 절연 기판
WO2015141344A1 (ja) 2014-03-19 2015-09-24 株式会社アライドマテリアル セラミック配線基板および半導体装置
CN105322909A (zh) 2014-06-06 2016-02-10 精工爱普生株式会社 电子器件封装用基板、电子器件封装、电子器件及制造方法
JP2015231009A (ja) 2014-06-06 2015-12-21 セイコーエプソン株式会社 電子デバイスパッケージ用基板および電子デバイスパッケージ用基板の製造方法
CN104093271B (zh) * 2014-07-31 2017-08-04 中国电子科技集团公司第四十三研究所 一种减小ltcc基板与金属底板焊接空洞的方法及ltcc基板结构
JP5922739B2 (ja) 2014-10-27 2016-05-24 株式会社トクヤマ セラミックスビア基板、メタライズドセラミックスビア基板、これらの製造方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62296496A (ja) * 1986-06-17 1987-12-23 富士通株式会社 多層セラミツク回路基板の製造方法
US5614043A (en) * 1992-09-17 1997-03-25 Coors Ceramics Company Method for fabricating electronic components incorporating ceramic-metal composites
JP2003101181A (ja) * 2001-09-26 2003-04-04 Citizen Watch Co Ltd 回路基板及びその製造方法ならびに電子装置
JP2005093105A (ja) * 2003-09-12 2005-04-07 Asahi Glass Co Ltd 導電性構造体およびその製造方法
JP2013219253A (ja) * 2012-04-10 2013-10-24 Seiko Epson Corp 電子デバイス、電子機器および電子デバイスの製造方法
JP2016004973A (ja) * 2014-06-19 2016-01-12 京セラ株式会社 配線基板、パッケージおよび電子機器

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPWO2020217358A1 (ja) * 2019-04-24 2020-10-29
WO2020217358A1 (ja) * 2019-04-24 2020-10-29 日立化成株式会社 導電体充填スルーホール基板の製造方法及び導電体充填スルーホール基板
JP2021004854A (ja) * 2019-06-27 2021-01-14 京セラ株式会社 回路部材およびこれを備える電子装置ならびに電磁流量計
JP7297556B2 (ja) 2019-06-27 2023-06-26 京セラ株式会社 回路部材およびこれを備える電子装置ならびに電磁流量計
WO2023191067A1 (ja) * 2022-03-31 2023-10-05 Ｎｇｋエレクトロデバイス株式会社 セラミック配線部材

Also Published As

Publication number Publication date
KR20180121509A (ko) 2018-11-07
JP6831832B2 (ja) 2021-02-17
JPWO2017154593A1 (ja) 2019-01-17
CN108886870A (zh) 2018-11-23
TWI722129B (zh) 2021-03-21
DE112017001260T5 (de) 2018-11-29
TW201802945A (zh) 2018-01-16
US10278286B2 (en) 2019-04-30
US20190014663A1 (en) 2019-01-10
CN108886870B (zh) 2021-03-09

Similar Documents

Publication Publication Date Title
WO2017154593A1 (ja) 接続基板
JP4507012B2 (ja) 多層セラミック基板
TWI345938B (en) Multi-layered ceramic substrate and its production method, and electronic device comprising same
JP5877932B1 (ja) 貫通孔を有する絶縁基板
WO2017154422A1 (ja) 接続基板
KR20100005143A (ko) 비아홀용 전기 전도성 조성물
JP6918773B2 (ja) 接続基板の製造方法
JP2007095862A (ja) 多層セラミック集合基板および多層セラミック基板並びに多層セラミック集合基板の製造方法
JP2008098647A (ja) 多層セラミック基板

Legal Events

Date Code Title Description
ENP Entry into the national phase

Ref document number: 2018504357

Country of ref document: JP

Kind code of ref document: A

ENP Entry into the national phase

Ref document number: 20187024082

Country of ref document: KR

Kind code of ref document: A

121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 17762933

Country of ref document: EP

Kind code of ref document: A1

122 Ep: pct application non-entry in european phase

Ref document number: 17762933

Country of ref document: EP

Kind code of ref document: A1