WO2017110550A1 - ＳｉＣエピタキシャルウェハの製造方法 - Google Patents

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大祐 武藤
晶 宮坂
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Definitions

  • the present invention relates to a method for manufacturing a SiC epitaxial wafer.
  • Silicon carbide (SiC) has many excellent properties. For example, the dielectric breakdown electric field is an order of magnitude larger than that of silicon (Si), the band gap is three times larger, and the thermal conductivity is about three times higher. Silicon carbide (SiC) is expected to be applied to power devices, high-frequency devices, high-temperature operation devices, and the like.
  • the SiC device is manufactured using a SiC epitaxial wafer.
  • An SiC epitaxial wafer is formed on a SiC single crystal substrate obtained by processing from a bulk SiC single crystal grown by a sublimation recrystallization method or the like by a chemical vapor deposition (CVD) method or the like. It is obtained by growing an epitaxial layer (film) that becomes an active region.
  • CVD chemical vapor deposition
  • SiC is step-flow grown (a lateral growth from an atomic step) on a SiC single crystal substrate whose growth surface is a surface having an off angle in the ⁇ 11-20> direction from the (0001) plane, and 4H An epitaxial layer is grown.
  • the defects included in the SiC epitaxial wafer include a defect called a carrot defect (carrot type defect, carrot-like defect) having a characteristic shape exposed on the surface of the epitaxial layer.
  • Carrot defects are typical along with triangular defects, comet defects, and the like as defects appearing on the surface of the epitaxial layer. Since the number of carrot defects is large and as large as several tens of ⁇ m in shape, it is desired to reduce the number of carrot defects in manufacturing an epitaxial wafer for a semiconductor device that requires crystal integrity (Patent Documents 1 to 3).
  • the structure of the carrot defect is composed of a base area layer defect and a prism-type stacking defect, and is defined as an identifiable defect in the field of SiC epitaxial growth.
  • Carrot defects are considered to be generated by threading dislocations and the like in the substrate being converted during epi growth.
  • Patent Document 1 describes a method of growing a second epitaxial layer after growing the first epitaxial layer, stopping the growth and etching the surface.
  • Patent Document 2 describes a method of providing a suppression layer of a raw material gas composition having a low C / Si ratio.
  • Patent Document 3 describes a method using a substrate in which pits due to specific screw dislocations are formed in a fixed shape by CMP processing.
  • Si droplets are those in which excess Si atoms are condensed on the surface of the substrate and cause crystal defects.
  • SiC epitaxial layer is actually grown under the condition of Patent Document 2 where the C / Si ratio is low, it has been impossible to achieve both suppression of carrot defects and suppression of generation of droplets. That is, there is no known method for stably obtaining an epitaxial wafer with few carrot defects.
  • the present invention has been made in view of the above problems, and an object of the present invention is to obtain a method of manufacturing an SiC epitaxial wafer capable of simultaneously suppressing the occurrence of carrot defects and Si droplets.
  • this invention provides the following means in order to solve the said subject.
  • a method for producing an SiC epitaxial wafer according to one aspect of the present invention is a method for producing an SiC epitaxial wafer having an epitaxial layer on an SiC single crystal substrate, and crystal growth is performed when the epitaxial layer is grown.
  • hydrogen chloride Cl
  • the C / Si ratio in the second condition is 0.8 to 1.5, and the Cl / Si ratio May be 0-4.
  • the epitaxial layer includes a buffer layer and a drift layer in order from the SiC single crystal substrate side, and the buffer layer is grown when the buffer layer is grown.
  • a ramping process may be performed.
  • the time required for the ramping step may be 1/5 or more of the time required for forming the buffer layer.
  • the layer thickness of the epitaxial layer that undergoes crystal growth in the ramping step may be 0.1 ⁇ m or more.
  • the ramping step may be started simultaneously with the start of growth of the epitaxial layer.
  • the SiC epitaxial wafer manufacturing method it is possible to simultaneously suppress the occurrence of carrot defects and Si droplets.
  • FIG. 6 is a map of carrot defects on the surface of an epitaxial layer of the SiC epitaxial wafer of Comparative Example 1.
  • FIG. 6 is a map of carrot defects on the surface of an epitaxial layer of a SiC epitaxial wafer of Comparative Example 2.
  • 6 is a map of defects due to Si droplets on the surface of an epitaxial layer of the SiC epitaxial wafer of Comparative Example 2.
  • FIG. 6 is a map of carrot defects on the surface of an epitaxial layer of the SiC epitaxial wafer of Example 2.
  • FIG. 6 is a map of carrot defects on the surface of the epitaxial layer of the SiC epitaxial wafer of Example 3.
  • FIG. 10 is a map of carrot defects on the surface of an epitaxial layer of a SiC epitaxial wafer of Comparative Example 3.
  • FIG. 1 is an image of a carrot defect obtained by a confocal microscope (SICA6X, manufactured by Lasertec Corporation) which is a surface inspection apparatus using a confocal differential interference optical system.
  • FIG. 2 is a schematic cross-sectional view of the SiC epitaxial wafer near the carrot defect. 1 and 2, the left side is the step flow upstream side, and the right side is the step flow downstream side.
  • ⁇ ⁇ Carrot defects are generated starting from threading dislocations and scratches on the substrate that existed in the SiC single crystal substrate. Scratches on the substrate can be eliminated by optimizing the processing conditions. Therefore, the threading dislocation existing in the SiC substrate is important as a cause of occurrence to be solved in order to reduce carrot defects.
  • a prism area layer defect 2A is formed starting from the threading screw dislocation 1A in the SiC single crystal substrate. As a result, when viewed from the surface side of the epitaxial layer 2, it has a carrot shape.
  • the carrot defect may be a device killer defect that causes an increase in leakage current.
  • Si droplets defects caused by Si droplets
  • the Si droplet is a foreign substance in which excessive Si atoms are condensed on the substrate surface during the epitaxial growth, and a Si droplet-induced defect is formed due to this.
  • Si droplets are one form of foreign matter, and crystal growth is disturbed starting from this, and defects having the shape of small pits and bumps are generated on the epitaxial surface.
  • the point that the starting point is a foreign object is different from the carrot defect whose starting point is a dislocation or the like.
  • Si droplet defects can be distinguished from other defects by characteristics in size and form. Si droplet-induced defects are also disorder of crystallinity and crystal growth surface, and when they occur, they tend to occur at a stretch, which adversely affects device production.
  • the method for manufacturing an SiC epitaxial wafer according to the present embodiment is a method for manufacturing an SiC epitaxial wafer having an epitaxial layer on an SiC single crystal substrate.
  • the C / Si ratio in the first condition is 0.6 or less
  • the Cl / Si ratio is 5.0 or more.
  • a SiC epitaxial wafer is obtained by forming an epitaxial layer on a SiC single crystal substrate. Therefore, first, a SiC single crystal substrate is prepared.
  • the manufacturing method of the SiC single crystal substrate is not particularly limited. For example, it is obtained by slicing a SiC ingot obtained by a sublimation method or the like.
  • the obtained SiC single crystal substrate is subjected to chemical mechanical polishing (CMP) to remove damage caused by processing, and finished to a flat mirror surface.
  • CMP chemical mechanical polishing
  • a (0001) plane having an off angle is used as the plane orientation of the substrate.
  • An off angle of 0.4 ° to 8 ° can be used, and a 4 ° off, that is, an off angle of 3.5 ° to 4.5 ° is preferably used.
  • an epitaxial layer is epitaxially grown on the SiC single crystal substrate to produce a SiC epitaxial wafer.
  • the epitaxial layer is obtained by step flow growth (atomic step to lateral growth) of SiC on the growth surface of the SiC single crystal substrate by, for example, a low pressure chemical vapor deposition (CVD) method.
  • a raw material gas for SiC epitaxial growth silane or silane chloride is used as a silane-based gas, and a hydrocarbon such as ethylene or propane is used as a carbon-based gas. Further, nitrogen gas or the like is added as a dopant.
  • an inert gas such as hydrogen or Ar is used.
  • HCl may be added as a chlorine-based gas for the purpose of improving the growth rate.
  • the ratio of Si and C on the surface during crystal growth has a great influence on impurity uptake, growth morphology, etc., so the C / Si ratio of the source gas is an important parameter to be controlled. .
  • a parameter called Cl / Si ratio is also important.
  • the C / Si ratio is a ratio of the C element and the Si element in the growth space, and is obtained from the silane-based gas and the carbon-based gas.
  • the Cl / Si ratio is the ratio of the Cl element and the Si element in the growth space, and is determined from the chlorine gas or the total of the silane gas and the chlorine gas, and the silane gas.
  • the Cl element in the silane gas also contributes to the Cl / Si ratio, so the Cl ratio in the Cl / Si ratio is The total amount of Cl element in the silane-based gas and Cl element in the Cl source gas is obtained.
  • FIG. 3 is a diagram schematically showing changes in the C / Si ratio and the Cl / Si ratio when an epitaxial layer is epitaxially grown on a SiC single crystal substrate.
  • the graph shown by the solid line represents the change in the C / Si ratio
  • the graph shown by the alternate long and short dash line represents the change in the Cl / Si ratio.
  • Buffer corresponds to the growth condition when growing the buffer layer
  • Shift corresponds to the growth condition when growing the drift layer
  • the buffer layer is a layer that alleviates the difference in carrier concentration between the drift layer and the SiC single crystal substrate.
  • the drift layer is a portion where an active layer is formed when a device is formed, and the thickness and carrier concentration are selected depending on the device to be manufactured. Since SiC is used in high voltage devices, the carrier concentration of the drift layer is as low as about 1 ⁇ 10 16 cm ⁇ 3 , for example. On the other hand, the SiC single crystal substrate has a high carrier concentration of about 1 ⁇ 10 18 cm ⁇ 3 or more. Therefore, it is common to provide a buffer layer having an intermediate carrier concentration.
  • the thickness of the buffer layer is not particularly limited, but about 0.3 ⁇ m to 1 ⁇ m is often used in consideration of economy. Since the active layer of the device is formed in the drift layer, crystallinity and surface morphology are important, and the growth condition of the drift layer, for example, the C / Si ratio is determined with priority on the characteristics of the drift layer. On the other hand, the growth conditions of the buffer layer only have to have a constant carrier concentration without affecting the drift layer, and the degree of freedom in selecting the growth conditions is great.
  • the SiC epitaxial wafer manufacturing method forms a part of the epitaxial layer under the first condition at the beginning of crystal growth when the epitaxial layer is crystal-grown. And forming a part of the SiC epitaxial layer under a second condition in which the Cl / Si ratio is decreased and the C / Si ratio is increased as compared with the first condition.
  • ramping is performed to gradually decrease the C / Si ratio and gradually increase the Cl / Si ratio from the first condition to the second condition.
  • ramping means that the growth conditions are gradually changed, and includes those that change the growth conditions stepwise and those that change the slope.
  • the ramping process is preferably performed during the growth of the buffer layer so as not to affect the drift layer.
  • the C / Si ratio and the Cl / Si ratio can be controlled by controlling the supply amount of silane-based gas, carbon-based gas, and chlorine-based gas.
  • SiH 4 , SiHCl 3 , SiH 2 Cl 2 , SiH 3 Cl, SiCl 4, etc. can be used as the silane-based gas. Since SiHCl 3 , SiH 2 Cl 2 , SiH 3 Cl, and SiCl 4 contain a Cl element, they also function as a chlorine-based gas. In addition to this, HCl can also be used as the chlorine-based gas.
  • alkanes such as propane can be used.
  • the Cl / Si ratio can be controlled by controlling the C / Si ratio with SiH 2 Cl 2 gas and C 3 H 8 gas and changing the supply amount of HCl gas.
  • the first condition for starting crystal growth is that the C / Si ratio is 0.6 or less and the Cl / Si ratio is 5.0 or more.
  • the C / Si ratio in the first condition is preferably 0.4 to 0.6, and the Cl / Si ratio is preferably 5.0 to 8.0.
  • the epitaxial layer preferably undergoes crystal growth while gradually changing the growth condition from the first condition to the second condition.
  • the background carrier concentration means the carrier concentration of the epitaxial layer when no doping gas (for example, nitrogen or trimethylaluminum) is supplied.
  • the carrier concentration is stably controlled, the background carrier concentration needs to be low.
  • it is important to lower the background carrier concentration that is, a SiC epitaxial wafer having a high background carrier concentration cannot be suitably used for a SiC device. Therefore, by gradually increasing the C / Si ratio from the first condition in the ramping step, an increase in the background carrier concentration in the region (drift layer) used for the SiC device of the epitaxial layer can be suppressed.
  • the growth rate of epitaxial growth cannot be increased.
  • the gas containing Cl element etches SiC and contributes to cleaning of the growth surface.
  • the Cl ratio in the growth atmosphere is too high, epitaxial growth proceeds and the growth surface is etched. As a result, the growth rate of the epitaxial layer becomes slow. The decrease in the growth rate leads to an increase in the manufacturing cost of the SiC epitaxial wafer.
  • the C / Si ratio is gradually increased from the first condition. Therefore, the growth atmosphere approaches a condition in which Si droplets are hardly generated. That is, as the ramping process proceeds, it is not necessary to increase the Cl ratio in the growth atmosphere. Therefore, the growth rate can be increased while suppressing the generation of Si droplets by gradually decreasing the Cl / Si ratio in conjunction with the increase in the C / Si ratio in the ramping process.
  • the growth conditions are gradually changed.
  • the growth condition is suddenly changed from the first condition to the second condition, the growth atmosphere changes abruptly. Therefore, there is a portion where the Si concentration is high although the Cl concentration is locally low. It tends to occur.
  • the ramping process it is possible to avoid the occurrence of portions where the Si concentration and the Cl concentration are locally increased or decreased, and the generation of Si droplets can be further suppressed.
  • the growth condition is gradually switched from the first condition to the second condition to prevent the occurrence of overshoot, the C / Si ratio becomes excessively high, or the Cl / Si ratio is increased. It can suppress more becoming low too much.
  • the rate of the C / Si ratio the possibility of carbon deposition can be reduced, and by suppressing the Cl / Si ratio from becoming excessively low, the cleanliness of the growth surface is reduced. In addition, it is possible to further suppress the generation of foreign matters and the like.
  • the ramping process may be changed stepwise.
  • the C / Si ratio in the second condition after changing the growth conditions is preferably 0.8 to 1.5, more preferably 0.9 to 1.2, and 0.95 to More preferably, 1.1.
  • the second condition is within this range, the background carrier concentration in the drift layer can be reduced to such an extent that it is used for the SiC device. Further, the growth rate of the epitaxial layer is not significantly reduced.
  • the time required for growing the buffer layer and the time for performing the ramping process are not necessarily matched.
  • FIG. 4 is a diagram schematically showing changes in the C / Si ratio and the Cl / Si ratio when the epitaxial layer is epitaxially grown on the SiC single crystal substrate.
  • a graph indicated by a solid line represents a change in the C / Si ratio
  • a graph indicated by a one-dot chain line represents a change in the Cl / Si ratio.
  • Buffer corresponds to the growth condition when growing the buffer layer
  • Shift corresponds to the growth condition when growing the drift layer.
  • the time required for the ramping process may be 1/5 or more of the time required for forming the buffer layer. This may be 0.1 ⁇ m or more in terms of the thickness of the epitaxial layer. If the ramping process is performed within this range, the occurrence of carrot defects and Si droplets can be suppressed at the same time.
  • the ramping process is preferably started simultaneously with the start of growth of the epitaxial layer.
  • the carrot defect is caused by a small lattice disorder due to threading dislocations or surface damage, and is generated from the interface between the substrate and the epitaxial layer. That is, in order to suppress the occurrence of carrot defects, it is important immediately after the start of growth, and the influence of subsequent growth conditions is smaller. In the manufacturing method of the SiC epitaxial wafer according to the present embodiment, this is confirmed by ramping the growth conditions. For example, even when the period during which an epitaxial layer having a thickness of 0.1 ⁇ m is grown is changed by ramping, the effect of reducing carrot defects can be obtained effectively. This indicates that growth conditions at the very beginning of growth are important in the occurrence of carrot defects.
  • the C / Si ratio can be lowered immediately after the start of the growth of the SiC epitaxial layer, the C / Si can be raised thereafter, and the Cl / Si ratio can be lowered in the latter half of the growth. While the C / Si ratio is low, Si droplets are likely to be generated, and this tendency is the same even during epitaxial growth. Therefore, Si droplets continue to be generated when the C / Si ratio remains low. Therefore, it is desirable to increase the C / Si ratio promptly except for the necessary growth period. As the C / Si ratio increases, the Cl / Si ratio can be lowered accordingly.
  • the C / Si ratio immediately after the crystal growth can be lowered, and the Cl / Si can be lowered at an early stage, thereby increasing the growth rate of the epitaxial layer. be able to. If the ramping period can be shortened and ramping growth can be accommodated within the growth range of the buffer layer, the device layer conditions do not need to be changed, and the growth conditions of the device layer can be arbitrarily selected.
  • Example 1 As the SiC single crystal substrate, a sliced SiC ingot produced by a sublimation method was used. The size of the SiC single crystal substrate was 3 inches. The surface of the SiC single crystal after slicing was subjected to rough polishing and precision polishing with diamond abrasive grains to flatten the growth surface for epitaxial growth. The polytype of the SiC single crystal substrate is 4H, and has an offset angle of 4 ° with respect to the ⁇ 11-20> direction with respect to the c-axis. Carrot defects are related to the threading dislocation density of the substrate. Therefore, in order to increase the accuracy of comparison of the effects, the examples and comparative examples use the same defect density obtained from the same ingot in each of the study of the 3-inch substrate and the study of the 4-inch substrate. It was.
  • the SiC single crystal substrate was introduced into the growth furnace, and the epitaxial layer was grown to 10.5 ⁇ m while supplying dichlorosilane, propane, and HCl as the etching gas to the surface of the 4H—SiC single crystal substrate.
  • the C / Si ratio was changed by changing the flow rates of dichlorosilane and propane, and the Cl / Si ratio was changed by adjusting the flow rate of HCl correspondingly.
  • the epitaxial layer was a buffer layer having a high carrier concentration of 0.5 ⁇ m (thickness including a ramping process) and a drift layer having a low carrier concentration of 10 ⁇ m, and these were continuously grown. Nitrogen was used as the dopant.
  • the growth conditions of the epitaxial layer were as follows. Growth pressure: 15 kPa Growth temperature: 1600 ° C Crystal growth conditions (C / Si ratio, Cl / Si ratio) First condition: C / Si ratio 0.6, Cl / Si ratio 5.0 Second condition: C / Si ratio 1.0, Cl / Si ratio 3.0 Epitaxial layer thickness formed in the ramping process: 0.5 ⁇ m Buffer layer thickness: 0.5 ⁇ m
  • the foreign matter on the surface of the epitaxial layer of the obtained SiC epitaxial wafer was measured.
  • the foreign matter was measured using Candela CS20 manufactured by KLA Tencor, and the size of the foreign matter was specified from the scattering cross section of the scattered light. It was confirmed in advance that there was a correlation between the size measured by candela evaluation using the scattering cross section and the type of foreign matter.
  • FIG. 5 shows a map of carrot defects on the surface of the epitaxial layer of the SiC epitaxial wafer of Example 1.
  • Comparative Example 1 a SiC epitaxial wafer was produced under the same conditions as Example 1 except that the epitaxial growth conditions were changed. In Comparative Example 1, the following conditions were used without changing the crystal growth conditions (C / Si ratio, Cl / Si ratio) on the way. Crystal growth conditions: C / Si ratio 1.0, Cl / Si ratio 3.0
  • FIG. 6 shows a map of carrot defects on the surface of the epitaxial layer of the SiC epitaxial wafer of Comparative Example 1.
  • Comparative Example 2 a SiC epitaxial wafer was manufactured under the same conditions as in Example 1 except that the C / Si ratio and Cl / Si ratio conditions at the beginning of epitaxial growth were changed.
  • the first condition of crystal growth conditions was as follows. Crystal growth conditions (C / Si ratio, Cl / Si ratio) First condition: C / Si ratio 0.60, Cl / Si ratio 3.0
  • FIG. 7 shows a map of carrot defects on the surface of the epitaxial layer of the SiC epitaxial wafer of Comparative Example 2.
  • FIG. 8 shows a map of Si droplet-induced defects on the surface of the epitaxial layer of the SiC epitaxial wafer.
  • Example 2 ⁇ 4 inch substrate> (Example 2) In Example 2, the SiC single crystal substrate was changed to 4 inches. Other conditions were the same as in Example 1.
  • FIG. 9 shows a map of carrot defects on the surface of the epitaxial layer of the SiC epitaxial wafer of Example 2.
  • Example 3 The third embodiment is different from the second embodiment in that the time required for the ramping process is reduced to 1/5. Other conditions were the same as in Example 2. Crystal growth conditions (C / Si ratio, Cl / Si ratio) First condition: C / Si ratio 0.6, Cl / Si ratio 5.0 Second condition: C / Si ratio 1.0, Cl / Si ratio 3.0 Epitaxial layer thickness deposited in the ramping process: 0.1 ⁇ m Buffer layer thickness: 0.5 ⁇ m
  • FIG. 10 shows a map of carrot defects on the surface of the epitaxial layer of the SiC epitaxial wafer of Example 3.
  • Comparative Example 3 an SiC epitaxial wafer was produced under the same conditions as in Example 2 except that the crystal growth conditions were changed.
  • the crystal growth conditions (C / Si ratio, Cl / Si ratio) were set as follows without changing the conditions on the way. Crystal growth conditions: C / Si ratio 1.0, Cl / Si ratio 3.0 That is, Comparative Example 3 is different from Comparative Example 1 in that the size of the SiC single crystal substrate is changed.
  • FIG. 11 shows a map of carrot defects on the surface of the epitaxial layer of the SiC epitaxial wafer of Comparative Example 3.

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Abstract

このＳｉＣエピタキシャルウェハの製造方法は、ＳｉＣ単結晶基板上にエピタキシャル層を有するＳｉＣエピタキシャルウェハの製造方法であって、前記エピタキシャル層を結晶成長する際に、結晶成長を開始する初期に第１の条件でエピタキシャル層の一部を形成する工程と、前記第１の条件よりもＣｌ／Ｓｉ比を減少させ、かつ、Ｃ／Ｓｉ比を増加させた第２の条件でＳｉＣエピタキシャル層の一部を形成する工程と、を有し、前記第１の条件におけるＣ／Ｓｉ比は０．６以下であり、Ｃｌ／Ｓｉ比は５．０以上である。

Description

ＳｉＣエピタキシャルウェハの製造方法
　本発明は、ＳｉＣエピタキシャルウェハの製造方法に関する。本願は、２０１５年１２月２４日に、日本に出願された特願２０１５－２５０９４２に基づき優先権を主張し、その内容をここに援用する。
　炭化珪素（ＳｉＣ）は、多くの優れた特性を有する。例えば、シリコン（Ｓｉ）に比べて絶縁破壊電界は１桁大きく、バンドギャップは３倍大きく、さらに、熱伝導率が３倍程度高い。炭化珪素（ＳｉＣ）は、パワーデバイス、高周波デバイス、高温動作デバイス等への応用が期待されている。
　ＳｉＣデバイスの実用化の促進には、高品質のＳｉＣエピタキシャルウェハ及び高品質のエピタキシャル成長技術の確立が不可欠である。
　ＳｉＣデバイスは、ＳｉＣエピタキシャルウェハを用いて作製される。ＳｉＣエピタキシャルウェハは、昇華再結晶法等で成長させたＳｉＣのバルク単結晶から加工して得られたＳｉＣ単結晶基板上に、化学的気相成長法（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ）等によってデバイスの活性領域となるエピタキシャル層（膜）を成長させて得られる。
　例えば、（０００１）面から＜１１－２０＞方向にオフ角を有する面を成長面とするＳｉＣ単結晶基板上に、ＳｉＣをステップフロー成長（原子ステップからの横方向成長）させて、４Ｈのエピタキシャル層を成長させる。
　ＳｉＣエピタキシャルウェハに含まれる欠陥には、エピタキシャル層表面に表出した特徴的な形状をもつキャロット欠陥（キャロット型欠陥、ニンジン状欠陥）と呼ばれる欠陥がある。キャロット欠陥は、エピタキシャル層表面に現れる欠陥として、三角欠陥、コメット欠陥等と並んで代表的なものである。キャロット欠陥は、数が多くまた形状的にも数十μｍと大きいため、結晶の完全性を求める半導体デバイス用エピウェハ製造において、低減することが望まれている（特許文献１～３）。
　キャロット欠陥の構造は、基底面積層欠陥とプリズム型積層欠陥によって構成されることが解明されおり、ＳｉＣエピタキシャル成長の分野では識別可能な欠陥として定義されている。キャロット欠陥は、基板内の貫通転位等がエピ成長時に転換することで生成すると考えられている。
　キャロット欠陥密度を低減させる方法として、いくつかの方法が提案されている。特許文献１には、第１のエピタキシャル層を成長した後、成長を停止して表面のエッチングを行った後、第２のエピタキシャル層を成長させる方法が記載されている。特許文献２には、低いＣ／Ｓｉ比をもつ原料ガス組成の抑止層を設ける方法が記載されている。特許文献３には、ＣＭＰ加工で特定のらせん転位によるピットを一定形状にした基板を用いる方法が記載されている。
特表２００７－５２５４０２号公報 特開２００８－７４６６４号公報 国際公開第２０１４／１９６３９４号
　しかし、Ｃ／Ｓｉ比を低くしすぎると、エピタキシャル成長中にＳｉドロップレットが発生しやすくなるという問題がある。Ｓｉドロップレットは、過剰なＳｉ原子が基板表面に凝縮したもので、それに起因する結晶欠陥を発生させる。
　例えば、特許文献２のＣ／Ｓｉ比が低い条件でＳｉＣエピタキシャル層を実際に成長させると、キャロット欠陥の抑制とドロプレットの発生の抑制とを両立させることができなかった。つまり、安定的にキャロット欠陥の少ないエピタキシャルウェハを得る方法は知られていない。
　上述の通り、キャロット欠陥を減少させようとしてＣ／Ｓｉ比を低下させると、Ｓｉドロップレットが発生しやすくなってしまう。そのため、キャロット欠陥及びＳｉドロップレットの発生を共に抑制できるＳｉＣエピタキシャルウェハの製造方法が求められている。
　本発明は上記問題に鑑みてなされたものであり、キャロット欠陥及びＳｉドロップレットの発生を同時に抑制できるＳｉＣエピタキシャルウェハの製造方法を得ることを目的とする。
　本発明者らは、鋭意検討の結果、結晶成長初期におけるＣ／Ｓｉ比を小さくかつＣｌ／Ｓｉを高くし、それぞれの成長条件を成長過程で徐々に変化させることで、キャロット欠陥及びＳｉドロップレットの発生を同時に抑制できることを見出し、発明を完成させた。
　すなわち、本発明は、上記課題を解決するため、以下の手段を提供する。
（１）本発明の一態様に係るＳｉＣエピタキシャルウェハの製造方法は、ＳｉＣ単結晶基板上にエピタキシャル層を有するＳｉＣエピタキシャルウェハの製造方法であって、前記エピタキシャル層を結晶成長する際に、結晶成長を開始する初期に第１の条件でエピタキシャル層の一部を形成する工程と、前記第１の条件よりもＣｌ／Ｓｉ比を減少させ、かつ、Ｃ／Ｓｉ比を増加させた第２の条件でＳｉＣエピタキシャル層の一部を形成する工程と、を有し、前記第１の条件におけるＣ／Ｓｉ比は０．６以下であり、Ｃｌ／Ｓｉ比は５．０以上である。
（２）上記（１）に記載のＳｉＣエピタキシャルウェハの製造方法における前記第１の条件において、Ｃｌ元素の供給源として塩化シラン（ＳｉＨ４－ｎＣｌｎ：ｎ＝０～４）と塩化水素（ＨＣｌ）とを共に用いてもよい。
（３）上記（１）又は（２）のいずれかに記載のＳｉＣエピタキシャルウェハの製造方法において、前記第２の条件におけるＣ／Ｓｉ比は０．８～１．５であり、Ｃｌ／Ｓｉ比は０～４であってもよい。
（４）上記（１）～（３）のいずれか一つに記載のＳｉＣエピタキシャルウェハの製造方法において、前記エピタキシャル層を結晶成長する際に、前記第１の条件から前記第２の条件に向かって、Ｃ／Ｓｉ比を徐々に減少させると共にＣｌ／Ｓｉ比を徐々に増加させるランピング工程を行ってもよい。
（５）上記（４）に記載のＳｉＣエピタキシャルウェハの製造方法において、前記エピタキシャル層が、前記ＳｉＣ単結晶基板側から順にバッファ層とドリフト層とを有し、前記バッファ層を成長させる際に前記ランピング工程を行ってもよい。
（６）上記（５）に記載のＳｉＣエピタキシャルウェハの製造方法において、前記ランピング工程に要する時間が、前記バッファ層を成膜するのに要する時間の１／５以上であってもよい。
（７）上記（５）又は（６）のいずれかに記載のエピタキシャルウェハの製造方法において、前記ランピング工程で結晶成長するエピタキシャル層の層厚が、０．１μｍ以上であってもよい。
（８）上記（５）～（７）のいずれか一つに記載のエピタキシャルウェハの製造方法において、前記ランピング工程が、前記エピタキシャル層の成長開始と同時に開始されてもよい。
　本発明の一態様に係るＳｉＣエピタキシャルウェハの製造方法によれば、キャロット欠陥及びＳｉドロップレットの発生を同時に抑制することができる。
共焦点微分干渉光学系を用いた表面検査装置である共焦点顕微鏡によって得られたキャロット欠陥の像である。 キャロット欠陥近傍のＳｉＣエピタキシャルウェハの断面模式図である。 ＳｉＣ単結晶基板上にエピタキシャル層をエピタキシャル成長させる際のＣ／Ｓｉ比及びＣｌ／Ｓｉ比の変化を模式的に示した図である。 ＳｉＣ単結晶基板上にエピタキシャル層をエピタキシャル成長させる際のＣ／Ｓｉ比及びＣｌ／Ｓｉ比の変化を模式的に示した図である。 実施例１のＳｉＣエピタキシャルウェハのエピタキシャル層表面のキャロット欠陥のマップである。 比較例１のＳｉＣエピタキシャルウェハのエピタキシャル層表面のキャロット欠陥のマップである。 比較例２のＳｉＣエピタキシャルウェハのエピタキシャル層表面のキャロット欠陥のマップである。 比較例２のＳｉＣエピタキシャルウェハのエピタキシャル層表面のＳｉドロップレット起因欠陥のマップである。 実施例２のＳｉＣエピタキシャルウェハのエピタキシャル層表面のキャロット欠陥のマップである。 実施例３のＳｉＣエピタキシャルウェハのエピタキシャル層表面のキャロット欠陥のマップである。 比較例３のＳｉＣエピタキシャルウェハのエピタキシャル層表面のキャロット欠陥のマップである。
　以下、本実施形態にかかるＳｉＣエピタキシャルウェハの製造方法について、図を適宜参照しながら詳細に説明する。以下の説明で用いる図面は、本発明の特徴をわかりやすくするために便宜上特徴となる部分を拡大して示している場合があり、各構成要素の寸法比率などは実際とは異なっていることがある。以下の説明において例示される材質、寸法等は一例であって、本発明はそれらに限定されるものではなく、その要旨を変更しない範囲で適宜変更して実施することが可能である。
（キャロット欠陥）
　図１は、共焦点微分干渉光学系を用いた表面検査装置である共焦点顕微鏡（レーザーテック株式会社製、ＳＩＣＡ６Ｘ）によって得られたキャロット欠陥の像である。また図２は、キャロット欠陥近傍のＳｉＣエピタキシャルウェハの断面模式図である。図１及び図２において、図示左側がステップフロー上流側であり、図示右側がステップフロー下流側である。
　キャロット欠陥は、ＳｉＣ単結晶基板に存在した貫通転位や基板上の傷を起点に発生する。基板上の傷は加工条件の最適化で無くすことができる。そのため、ＳｉＣ基板に存在する貫通転位は、キャロット欠陥を低減するために解決すべき発生起因として重要である。図２におけるキャロット欠陥は、ＳｉＣ単結晶基板内の貫通螺旋転位１Ａを起点としてプリズム面積層欠陥２Ａが形成されている。その結果、エピタキシャル層２の表面側から見て、キャロット状となっている。キャロット欠陥は、ＳｉＣデバイス内に組み込まれると、リーク電流の増大等の原因となるデバイスキラー欠陥となる場合がある。
（Ｓｉドロップレット、Ｓｉドロプレット起因欠陥）
　Ｓｉドロップレットとは、エピタキシャル成長中に過剰なＳｉ原子が基板表面に凝縮した異物であり、これを起因としてＳｉドロプレット起因欠陥が形成される。Ｓｉドロップレットは異物の一態様であり、それを起点として結晶成長の乱れが生じ、エピタキシャル表面で小型のピットやバンプの形状を持つ欠陥が発生する。起点が異物である点が、起点が転位等であるキャロット欠陥とは異なる。実際にエピタキシャル成長させる場合は極端にＳｉ過剰な条件はとらないため、Ｓｉドロプレットは小型であり、Ｓｉドロプレット起因欠陥も小型のものとなる。Ｓｉドロプレット欠陥は、大きさや形態上の特徴で、他欠陥と識別することができる。Ｓｉドロプレット起因欠陥も、結晶性や結晶成長表面の乱れであり、また発生する場合は一気に多数発生する傾向があるため、デバイス制作に悪影響を与える。
　このように、キャロット欠陥及びＳｉドロップレットはＳｉＣデバイスの不良を生み出す原因であり、低減が求められる。
（ＳｉＣエピタキシャル層の製造方法）
　本実施形態に係るＳｉＣエピタキシャルウェハの製造方法は、ＳｉＣ単結晶基板上にエピタキシャル層を有するＳｉＣエピタキシャルウェハの製造方法であって、エピタキシャル層を結晶成長する際に、結晶成長を開始する初期に第１の条件でエピタキシャル層の一部を形成する工程と、第１の条件よりもＣｌ／Ｓｉ比を減少させ、かつ、Ｃ／Ｓｉ比を増加させた第２の条件でＳｉＣエピタキシャル層の一部を形成する工程と、を有する。この際、第１の条件におけるＣ／Ｓｉ比は０．６以下であり、Ｃｌ／Ｓｉ比は５．０以上である。
　以下、具体的に本発明の一態様に係るＳｉＣエピタキシャルウェハの製造方法について説明する。
　ＳｉＣエピタキシャルウェハは、ＳｉＣ単結晶基板上にエピタキシャル層を形成して得られる。そのため、まずＳｉＣ単結晶基板を準備する。
　ＳｉＣ単結晶基板の作製方法は特に問わない。例えば、昇華法等で得られたＳｉＣインゴットをスライスして得られる。
　得られたＳｉＣ単結晶基板は、表面を化学的機械研磨（ＣＭＰ）することにより加工により発生したダメージを除去し、平坦な鏡面に仕上げられる。
　基板の面方位としては、（０００１）面で、オフ角度が設けられたものを使用する。オフ角度は０．４°～８°の物が用いることができ、４°オフすなわちオフ角度が３．５°～４．５°のものが好適に用いられる。
　次いで、ＳｉＣ単結晶基板上にエピタキシャル層をエピタキシャル成長させ、ＳｉＣエピタキシャルウェハを作製する。
　エピタキシャル層は、例えば減圧の化学気相成長（ＣＶＤ）法等によりＳｉＣ単結晶基板の成長面上に、ＳｉＣがステップフロー成長（原子ステップから横方向成長）して得られる。
　ＳｉＣエピタキシャル成長の原料ガスとしては、シラン系ガスとしてシランや塩化シランが用いられ、炭素系ガスとしてエチレンやプロパンなどの炭化水素が用いられる。さらにドーパントとし窒素ガスなどが添加される。これらの原料ガスを運ぶキャリアガスとしては、水素やＡｒなどの不活性ガスが用いられる。この他、成長速度の改善等の目的で塩素系ガスとしてＨＣｌを添加してもよい。
　ＳｉＣの成長では、結晶成長時の表面のＳｉとＣの比が不純物の取り込みや成長モフォロジー等に大きな影響を与えるため、原料ガスのＣ／Ｓｉ比が、制御すべき重要なパラメーターとなっている。また、結晶成長表面近傍のＣｌの存在が、結晶成長に影響を与えるためＣｌ／Ｓｉ比というパラメーターも重要である。
　Ｃ／Ｓｉ比は、成長空間中におけるＣ元素とＳｉ元素の比であり、シラン系ガスと炭素系ガスから求められる。Ｃｌ／Ｓｉ比は、成長空間中におけるＣｌ元素とＳｉ元素の比であり、塩素系ガスまたはシラン系ガスと塩素系ガスの合計と、シラン系ガスと、から求められる。シラン系ガスとして塩化シラン（ＳｉＨ４－ｎＣｌｎ：ｎ＝０～４）を用いる場合は、シラン系ガス中のＣｌ元素もＣｌ／Ｓｉ比に寄与するため、Ｃｌ／Ｓｉ比におけるＣｌ比は、シラン系ガス中のＣｌ元素とＣｌ原料ガス中のＣｌ元素の合計から求める。
　図３は、ＳｉＣ単結晶基板上にエピタキシャル層をエピタキシャル成長させる際のＣ／Ｓｉ比及びＣｌ／Ｓｉ比の変化を模式的に示した図である。図３において、実線で示したグラフがＣ／Ｓｉ比の変化を表しており、一点鎖線で示したグラフがＣｌ／Ｓｉ比の変化を表している。
　また図３において、Ｂｕｆｆｅｒはバッファ層を成長する際の成長条件に対応し、Ｄｒｉｆｔはドリフト層を成長する際の成長条件に対応する。ここでバッファ層は、ドリフト層とＳｉＣ単結晶基板のキャリア濃度の違いを緩和する層である。ドリフト層はデバイスを形成する際に能動層が形成される部分で、作製されるデバイスによってそれぞれ厚さやキャリア濃度が選択される。ＳｉＣは高耐圧デバイスに用いられるため、ドリフト層のキャリア濃度は、たとえば１×１０１６ｃｍ－３程度と低い。一方、ＳｉＣ単結晶基板はキャリア濃度が高く１×１０１８ｃｍ－３程度以上である。そのため、その中間的なキャリア濃度のバッファ層を設けることが一般的である。バッファ層の厚さは特に限定されるものではないが、経済性も考慮して０．３μｍ～１μｍ程度が用いられることが多い。
　ドリフト層はデバイスの能動層が形成されるため、結晶性や表面モフォロジーが重要であり、ドリフト層の成長条件、たとえばＣ／Ｓｉ比は、ドリフト層の特性を優先して決定される。一方、バッファ層の成長条件は、ドリフト層に影響を与えずに一定のキャリア濃度になればよく、成長条件の選定の自由度は大きい。
　図３に示すように、本実施形態に係るＳｉＣエピタキシャルウェハの製造方法は、エピタキシャル層を結晶成長する際に、結晶成長を開始する初期に第１の条件でエピタキシャル層の一部を形成する工程と、第１の条件よりもＣｌ／Ｓｉ比を減少させ、かつ、Ｃ／Ｓｉ比を増加させた第２の条件でＳｉＣエピタキシャル層の一部を形成する工程と、を有する。また第１の条件から第２の条件に向かって、Ｃ／Ｓｉ比を徐々に減少すると共にＣｌ／Ｓｉ比を徐々に増加するランピングを行っている。ここでランピングは、成長条件を徐々に変化させることを意味し、成長条件を階段状に変化させるものも、スロープ状に変化させるものも含む。ランピング工程は、ドリフト層に影響を与えない様に、バッファ層の成長中に行われることが好ましい。
　Ｃ／Ｓｉ比及びＣｌ／Ｓｉ比の制御は、シラン系ガス、炭素系ガス、塩素系ガスの供給量を制御することで行うことができる。シラン系ガスとしては、ＳｉＨ４、ＳｉＨＣｌ３、ＳｉＨ２Ｃｌ２、ＳｉＨ３Ｃｌ、ＳｉＣｌ４等を用いることができる。ＳｉＨＣｌ３、ＳｉＨ２Ｃｌ２、ＳｉＨ３Ｃｌ、ＳｉＣｌ４は、Ｃｌ元素を含むため、塩素系ガスとしても機能する。塩素系ガスとしては、この他にＨＣｌも用いることができる。また炭素系ガスとしては、プロパン等のアルカンを用いることができる。
　例えば、ＳｉＨ２Ｃｌ２ガスとＣ３Ｈ８ガスでＣ／Ｓｉ比を制御し、ＨＣｌガスの供給量を変化することで、Ｃｌ／Ｓｉ比を制御することができる。
　ランピング工程において、結晶成長を開始する際の第１の条件は、Ｃ／Ｓｉ比が０．６以下であり、Ｃｌ／Ｓｉ比が５．０以上である。また第１の条件のＣ／Ｓｉ比は０．４～０．６であることが好ましく、Ｃｌ／Ｓｉ比は５．０～８．０であることが好ましい。
　Ｃ／Ｓｉ比及びＣｌ／Ｓｉ比のいずれか一方の条件を制御したのみでは、キャロット欠陥及びＳｉドロップレットのいずれも同時に抑制することができない。
　例えば、Ｃ／Ｓｉ比を０．６以下としＣｌ／Ｓｉ比を制御しない場合、キャロット欠陥の発生は抑制することができる。しかしながら、成長雰囲気中のＳｉの比率が高くなり、Ｓｉドロップレットが発生してしまう。
　一方で、Ｃｌ／Ｓｉ比を５．０以上としＣ／Ｓｉ比を制御しない場合、キャロット欠陥が発生してしまう。
　これに対し、第１の条件のＣ／Ｓｉ比及びＣｌ／Ｓｉ比をこの範囲内にすることで、キャロット欠陥とＳｉドロップレットの発生を同時に抑制することができる。結晶成長を開始する際のＣ／Ｓｉ比を０．６以下とすることで、キャロット欠陥の発生が抑制される。
さらに、成長雰囲気中のＣｌ比率を高めることで、成長面においてＳｉＣｌｘが形成され、Ｓｉ同士が凝集、核成長することを抑制できる。すなわち、Ｓｉドロップレットの発生を抑制することができる。
　エピタキシャル層は、成長条件を第１の条件から第２の条件に徐々に変化させながら結晶成長を行うことが好ましい。
　Ｃ／Ｓｉ比を第１の条件のまま結晶成長を進めると、得られるエピタキシャル層のバックグラウンドキャリア濃度が高くなる。バックグラウンドキャリア濃度とは、ドーピングガス（例えば、窒素やトリメチルアルミニウム）を供給しないときのエピタキシャル層のキャリア濃度を意味する。安定的にキャリア濃度を制御する場合、バックグラウンドキャリア濃度が低い必要がある。特に低いキャリア濃度の制御を行う場合には、バックグラウンドキャリア濃度を低くすることが重要である。すなわち、バックグラウンドキャリア濃度が高いＳｉＣエピタキシャルウェハは、ＳｉＣデバイスに好適に利用することができない。そのためランピング工程において、第１の条件からＣ／Ｓｉ比を徐々に増加させることで、エピタキシャル層のＳｉＣデバイスに用いられる領域（ドリフト層）におけるバックグラウンドキャリア濃度の増加を抑えることができる。
　一方でＣｌ／Ｓｉ比を第１の条件のまま結晶成長を進めると、エピタキシャル成長の成長速度を高めることができない。Ｃｌ元素を含むガスは、ＳｉＣをエッチングし、成長面の清浄化に寄与する。しかしながら、成長雰囲気中のＣｌ比が高すぎると、エピタキシャル成長が進むと共に、成長表面がエッチングされる。その結果、エピタキシャル層の成長速度が遅くなる。成長速度の低下は、ＳｉＣエピタキシャルウェハの製造コストの増加に繋がる。
　Ｃ／Ｓｉ比は第１の条件から徐々に増加させる。そのため、成長雰囲気は、Ｓｉドロップレットが発生し難い条件に近づいていく。すなわち、ランピング工程が進むにつれて、成長雰囲気におけるＣｌ比を高める必要が無くなる。そこで、ランピング工程でＣ／Ｓｉ比の増加に連動させて、Ｃｌ／Ｓｉ比を徐々に減少させていくことで、Ｓｉドロップレットの発生を抑制しつつ、成長速度を高めることができる。
　またランピング工程では、徐々に成長条件を変化させる。実際の装置において成長条件を第１の条件から第２の条件に急激に変化させると、成長雰囲気が急激に変化するため、局所的にＣｌ濃度が低いにも関わらずＳｉ濃度が高い部分等が生じやすくなる。ランピング工程を行うことで、局所的にＳｉ濃度及びＣｌ濃度が濃くなる又は薄くなる部分の発生を避けることができ、Ｓｉドロップレットの発生をより抑制することができる。
　また現実の装置の制御において、成長条件を第１の条件から第２の条件に徐々に切り替えることで、オーバーシュートの発生を防ぎ、Ｃ／Ｓｉ比が過剰に高くなったり、Ｃｌ／Ｓｉ比が過剰に低くなることをより抑制することができる。Ｃ／Ｓｉ比が過剰に高まることを抑制することで、炭素析出の可能性を低減することができ、Ｃｌ／Ｓｉ比が過剰に低くなることを抑制することで、成長面の清浄性が低下し、異物等が発生することをより抑制することができる。オーバーシュートが生じないようにした場合、ランピング工程を階段状に変化させてもよい。
　成長条件を変化させた後の第２の条件におけるＣ／Ｓｉ比は、０．８～１．５であることが好ましく、０．９～１．２であることがより好ましく、０．９５～１．１であることがさらに好ましい。また、Ｃｌ／Ｓｉ比は、０～４であることが好ましく、１～３であることがより好ましく、２～３であることがさらに好ましい。すなわち、十分に時間をかけて変化させれば、最終的にＳｉ原料としてシランを用い、ＨＣｌを使用しないＣｌ／Ｓｉ＝０とすることもできる。また、ＨＣｌを用いずにＳｉＨＣｌ３を用いればＣｌ／Ｓｉ＝３であり、ＳｉＨ２Ｃｌ２を用いればＣｌ／Ｓｉ＝２となり、単一の原料でＳｉとＣｌを供給できる。すなわち、Ｃｌ元素とＳｉ元素を安定的に供給できる。
　第２の条件がこの範囲内であれば、ドリフト層におけるバックグラウンドキャリア濃度をＳｉＣデバイスに用いる程度に低減することができる。またエピタキシャル層の成長速度が著しく低下することもない。
　また第１の条件を含むエピタキシャル層を成長する際には、Ｓｉ原料として、塩化シランを用いることが望ましい。単一の原料にＳｉとＣｌを含むため、基板表面でのＣｌ／Ｓｉを安定的に維持することができ、また腐食性が強く取り扱いにくいＨＣｌの使用を減らすことができる。
　また第１の条件において、Ｃｌ／Ｓｉ比は５以上である。Ｓｉ原料として塩化シランの中で最もＣｌ／Ｓｉ比が高いＳｉＨＣｌ３を用いた場合でも、Ｃｌ／Ｓｉ＝３であり、さらにＨＣｌを加える必要がある。ＳｉＣのＣＶＤ原料としてＳｉＣｌ４を用いることもできるが、この場合でもＣｌ／Ｓｉ＝４である。すなわち、第１の条件において塩素を含むＳｉ原料を用いた場合、ＨＣｌを合わせて使用することで、所定のＣｌ／Ｓｉ比が実現される。
　またバッファ層を成長するのに要する時間と、ランピング工程を行う時間は必ずしも一致させる必要はない。
　図４は、ＳｉＣ単結晶基板上にエピタキシャル層をエピタキシャル成長させる際のＣ／Ｓｉ比及びＣｌ／Ｓｉ比の変化を模式的に示した図である。図４において、実線で示したグラフがＣ／Ｓｉ比の変化を表しており、一点鎖線で示したグラフがＣｌ／Ｓｉ比の変化を表している。Ｂｕｆｆｅｒはバッファ層を成長する際の成長条件に対応し、Ｄｒｉｆｔはドリフト層を成長する際の成長条件に対応する。
　図４に示すように、ランピング工程に要する時間は、バッファ層を成膜するのに要する時間の１／５以上であればよい。これは、エピタキシャル層の層厚に換算すると、０．１μｍ以上であればよい。この範囲でランピング工程を行えば、キャロット欠陥とＳｉドロップレットの発生を同時に抑制することができる。
　またランピング工程は、エピタキシャル層の成長開始と同時に開始されることが好ましい。キャロット欠陥は、貫通転位や表面のダメージによる微小な格子乱れが原因となり、基板とエピタキシャル層の界面を起点として発生する。すなわち、キャロット欠陥の発生を抑制するためには、成長開始直後が重要であり、その後の成長条件の影響はより小さい。本実施形態に係るＳｉＣエピタキシャルウェハの製造方法では、成長条件をランピングさせることでそのことを確認した。例えば、０．１μｍの厚さ分のエピタキシャル層を成長させる期間をランピングにより変化させた場合でも、有効にキャロット欠陥の低減効果が得られた。これは、成長のごく初期の成長条件が、キャロット欠陥の発生において重要であることを示している。そのため、ＳｉＣエピタキシャル層の成長開始直後においてＣ／Ｓｉ比を低くし、その後はＣ／Ｓｉを高くすることができ、成長後半においてＣｌ／Ｓｉ比を低くすることができる。Ｃ／Ｓｉ比が低い間はＳｉドロプレットが発生する可能性が高く、この傾向はエピタキシャル成長中でも同様である。そのため、Ｃ／Ｓｉ比が低いままの場合、Ｓｉドロプレットが発生し続ける。したがって、必要な成長期間を除いてはＣ／Ｓｉ比は速やかにあげることが望ましい。Ｃ／Ｓｉ比が高くなれば、Ｃｌ／Ｓｉ比もそれに応じて下げることができる。すなわち、エピタキシャル層の成長開始と同時にランピング工程を行うことで、結晶成長直後のＣ／Ｓｉ比を低くしつつ、Ｃｌ／Ｓｉを早い段階で低くし始めることができ、エピタキシャル層の成長速度を高めることができる。
　また、ランピング期間を短くし、バッファ層の成長範囲内でランピング成長を収めることができれば、デバイス層の条件を変更しなくてもよく、デバイス層の成長条件を任意に選ぶことができる。
　上述のように、本発明の一態様に係るＳｉＣエピタキシャルウェハの製造方法によれば、キャロット欠陥及びＳｉドロップレットの発生を共に抑制することができる。
　以下、本発明の実施例について説明する。なお、本発明は以下の実施例のみに限定されるものではない。
　＜３インチ基板＞
　（実施例１）
　ＳｉＣ単結晶基板は昇華法で作製されたＳｉＣインゴットをスライスしたものを使用した。ＳｉＣ単結晶基板のサイズは３インチとした。スライス後のＳｉＣ単結晶の表面は、粗研磨とダイアモンド砥粒による精密研磨を行い、エピタキシャル成長を行うための成長面を平坦化した。ＳｉＣ単結晶基板のポリタイプは４Ｈであり、ｃ軸に対して＜１１－２０＞方向に対して４°のオフセット角を有する。
　キャロット欠陥は、基板の貫通転位密度と関係する。その為、効果の比較の精度を高めるために、実施例と比較例は、３インチ基板の検討と４インチ基板の検討のそれぞれにおいて、同じインゴットから得られた欠陥密度が同じレベルの物を用いた。
　次いで、ＳｉＣ単結晶基板を成長炉内に導入し、４Ｈ－ＳｉＣ単結晶基板の表面に対して、原料ガスとしてジクロロシラン、プロパン、エッチングガスとしてＨＣｌを供給しながら、エピタキシャル層を１０．５μｍ成長させた。ジクロロシランとプロパンの流量を変えることによりＣ／Ｓｉ比を変化させ、それに対応してＨＣｌの流量を調整することでＣｌ／Ｓｉ比を変化させた。エピタキシャル層は、キャリア濃度の高いバッファ層０．５μｍ（ランピング工程を含む厚さ）とキャリア濃度の低いドリフト層１０μｍとし、これらを連続して成長した。ドーパントは窒素を用いた。
　エピタキシャル層の成長条件は以下とした。
　成長圧力：１５ｋＰａ
　成長温度：１６００℃
　結晶成長条件（Ｃ／Ｓｉ比、Ｃｌ／Ｓｉ比）
　第１条件：Ｃ／Ｓｉ比　０．６、Ｃｌ／Ｓｉ比　５．０
　第２条件：Ｃ／Ｓｉ比　１．０、Ｃｌ／Ｓｉ比　３．０
　ランピング工程で成膜したエピタキシャル層の層厚：０．５μｍ
　バッファ層の層厚：０．５μｍ
　得られたＳｉＣエピタキシャルウェハのエピタキシャル層表面の異物を測定した。異物は、ＫＬＡテンコール社製のＣａｎｄｅｌａ　ＣＳ２０を用いて測定し、散乱光の散乱断面積から異物のサイズを特定した。散乱断面積を用いたカンデラ評価で測定したサイズと異物種に相関があることは事前に確認した。
　その結果、キャロット欠陥は１０個であり、Ｓｉドロップレットはほとんど見当たらなかった。Ｓｉドロップレットが発生した場合は、多数発生するため、数は数えなかった。またＳｉドロップレットは、エピタキシャル層表面では、Ｓｉドロップレット起因欠陥として観察される。以下、Ｓｉドロップレットそのもの及びＳｉドロップレット起因欠陥を含めて、Ｓｉドロップレットと表す。図５に、実施例１のＳｉＣエピタキシャルウェハのエピタキシャル層表面のキャロット欠陥のマップを示す。
　（比較例１）
　比較例１では、実施例１とエピタキシャル成長条件を変更した点以外、同様の条件でＳｉＣエピタキシャルウェハを作製した。
　比較例１では、結晶成長条件（Ｃ／Ｓｉ比、Ｃｌ／Ｓｉ比）を途中で変更することなく以下の条件とした。
　結晶成長条件：Ｃ／Ｓｉ比　１．０、Ｃｌ／Ｓｉ比　３．０
　得られたＳｉＣエピタキシャルウェハの表面を実施例１と同様の手段で測定した。その結果、キャロット欠陥は３１個であり、Ｓｉドロップレットはほとんど見当たらなかった。図６に、比較例１のＳｉＣエピタキシャルウェハのエピタキシャル層表面のキャロット欠陥のマップを示す。
　（比較例２）
　比較例２では、実施例１とエピタキシャル成長開始初期のＣ／Ｓｉ比とＣｌ／Ｓｉ比条件を変更した点以外、同様の条件でＳｉＣエピタキシャルウェハを作製した。
　比較例２では、結晶成長条件の第１条件を以下の条件とした。
　結晶成長条件（Ｃ／Ｓｉ比、Ｃｌ／Ｓｉ比）
　第１条件：Ｃ／Ｓｉ比　０．６０、Ｃｌ／Ｓｉ比　３．０
　得られたＳｉＣエピタキシャルウェハの表面を実施例１と同様の手段で測定した。その結果、キャロット欠陥は１１個であり、Ｓｉドロップレットは大量に確認された。図７に、比較例２のＳｉＣエピタキシャルウェハのエピタキシャル層表面のキャロット欠陥のマップを示す。図８に、ＳｉＣエピタキシャルウェハのエピタキシャル層表面のＳｉドロップレット起因欠陥のマップを示す。
　＜４インチ基板＞
　（実施例２）
　実施例２では、ＳｉＣ単結晶基板を変更し、４インチのものとした。その他の条件は実施例１と同一とした。
　得られたＳｉＣエピタキシャルウェハの表面を実施例１と同様の手段で測定した。その結果、キャロット欠陥は１９４個であり、Ｓｉドロップレットはほとんど確認されなかった。図９に、実施例２のＳｉＣエピタキシャルウェハのエピタキシャル層表面のキャロット欠陥のマップを示す。
　（実施例３）
　実施例３では、ランピング工程にかける時間を１／５にした点が実施例２と異なる。その他の条件は実施例２と同一とした。
　結晶成長条件（Ｃ／Ｓｉ比、Ｃｌ／Ｓｉ比）
　第１条件：Ｃ／Ｓｉ比　０．６、Ｃｌ／Ｓｉ比　５．０
　第２条件：Ｃ／Ｓｉ比　１．０、Ｃｌ／Ｓｉ比　３．０
　ランピング工程で成膜したエピタキシャル層の層厚：０．１μｍ
　バッファ層の層厚：０．５μｍ
　得られたＳｉＣエピタキシャルウェハの表面を実施例１と同様の手段で測定した。その結果、キャロット欠陥は１６４個であり、Ｓｉドロップレットはほとんど確認されなかった。図１０に、実施例３のＳｉＣエピタキシャルウェハのエピタキシャル層表面のキャロット欠陥のマップを示す。
　（比較例３）
　比較例３では、実施例２と結晶成長条件を変更した点以外、同様の条件でＳｉＣエピタキシャルウェハを作製した。
　比較例３では、結晶成長条件（Ｃ／Ｓｉ比、Ｃｌ／Ｓｉ比）を途中で変更することなく以下の条件とした。
　結晶成長条件：Ｃ／Ｓｉ比　１．０、Ｃｌ／Ｓｉ比　３．０
　すなわち、比較例３は比較例１とＳｉＣ単結晶基板のサイズを変更した点が異なる。
　得られたＳｉＣエピタキシャルウェハの表面を実施例１と同様の手段で測定した。その結果、キャロット欠陥は２７７個と実施例２に比較して多く、Ｓｉドロップレットはほとんど見当たらなかった。図１１に、比較例３のＳｉＣエピタキシャルウェハのエピタキシャル層表面のキャロット欠陥のマップを示す。
　実施例１～３及び比較例１～３の結果を以下の表１に示す。
Figure JPOXMLDOC01-appb-T000001
　初期のＣ／Ｓｉ比を低減することで、キャロット欠陥の数が３０～４０％低減した。また成長途中でＣ／Ｓｉ比及びＣｌ／Ｓｉ比を変更することで、キャロット欠陥の発生を抑制しつつ、Ｓｉドロップレットの発生も抑制できる。
１…ＳｉＣ単結晶基板、２…エピタキシャル層、１Ａ…基底面転位、２Ａ…プリズム面積層欠陥

Claims (8)

  1. 　ＳｉＣ単結晶基板上にエピタキシャル層を有するＳｉＣエピタキシャルウェハの製造方法であって、
    　前記エピタキシャル層を結晶成長する際に、結晶成長を開始する初期に第１の条件でエピタキシャル層の一部を形成する工程と、前記第１の条件よりもＣｌ／Ｓｉ比を減少させ、かつ、Ｃ／Ｓｉ比を増加させた第２の条件でＳｉＣエピタキシャル層の一部を形成する工程と、を有し、
    　前記第１の条件におけるＣ／Ｓｉ比は０．６以下であり、Ｃｌ／Ｓｉ比は５．０以上であるＳｉＣエピタキシャルウェハの製造方法。
  2. 　前記第１の条件において、Ｃｌ元素の供給源として塩化シラン（ＳｉＨ４－ｎＣｌｎ：ｎ＝０～４）と塩化水素（ＨＣｌ）とを共に用いる請求項１に記載のＳｉＣエピタキシャルウェハの製造方法。
  3. 　前記第２の条件において、Ｃ／Ｓｉ比は０．８～１．５であり、Ｃｌ／Ｓｉ比は０～４である請求項１または２のいずれかに記載のＳｉＣエピタキシャルウェハの製造方法。
  4. 　前記エピタキシャル層を結晶成長する際に、前記第１の条件から前記第２の条件に向かって、Ｃ／Ｓｉ比を徐々に減少させると共にＣｌ／Ｓｉ比を徐々に増加させるランピング工程を行う請求項１～３のいずれか一項に記載のＳｉＣエピタキシャルウェハの製造方法。
  5. 　前記エピタキシャル層が、前記ＳｉＣ単結晶基板側から順にバッファ層とドリフト層とを有し、
    　前記バッファ層を成長させる際に前記ランピング工程を行う請求項４に記載のＳｉＣエピタキシャルウェハの製造方法。
  6. 　前記ランピング工程に要する時間が、前記バッファ層を成膜するのに要する時間の１／５以上である請求項５に記載のＳｉＣエピタキシャルウェハの製造方法。
  7. 　前記ランピング工程で結晶成長するエピタキシャル層の層厚が、０．１μｍ以上である請求項４～６のいずれか一項に記載のＳｉＣエピタキシャルウェハの製造方法。
  8. 　前記ランピング工程が、前記エピタキシャル層の成長開始と同時に開始される請求項４～７のいずれかに記載のＳｉＣエピタキシャルウェハの製造方法。
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