WO2017110179A1 - 回路基板、フィルタ回路およびキャパシタンス素子 - Google Patents

回路基板、フィルタ回路およびキャパシタンス素子 Download PDF

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    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H1/00—Constructional details of impedance networks whose electrical mode of operation is not specified or applicable to more than one type of network
    • H03H2001/0021—Constructional details
    • H03H2001/0085—Multilayer, e.g. LTCC, HTCC, green sheets
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H2210/00—Indexing scheme relating to details of tunable filters
    • H03H2210/02—Variable filter component
    • H03H2210/025—Capacitor

Definitions

  • the present invention relates to a circuit board, a filter circuit, and a capacitance element, and more particularly, to a circuit board on which a capacitance element is mounted, a filter circuit on which the capacitance element is mounted, and a capacitance element.
  • Filter circuits are often used for noise suppression in electronic equipment.
  • This filter circuit includes, for example, an EMI (Electro-Magnetic Interference) removal filter and the like, and removes unnecessary components from the current flowing through the conductor.
  • a capacitor that is a capacitance element may be used for the circuit configuration of the filter circuit.
  • ESL equivalent series inductance
  • the parasitic inductance of the capacitor when the parasitic inductance of the capacitor is canceled by using the impedance conversion circuit shown in Patent Document 1, the parasitic inductance of the capacitor may not be sufficiently canceled even if the impedance conversion circuit is simply used in the filter circuit. there were.
  • a capacitor whose parasitic inductance has been canceled using a filter circuit may be used as a decoupling capacitor.
  • an electronic component such as an IC
  • the electric charge of the capacitor can be supplied to the electronic component even when the current supplied to the electronic component is insufficient and the voltage drops. Is possible.
  • a coil is used to cancel the parasitic inductance of the capacitor, the charge supplied from the capacitor to the electronic component is delayed due to the influence of the coil. Due to the delay in the charge supplied to the electronic component, there is a problem that the charge supply performance of the capacitor is lowered and the driving of the electronic component becomes unstable.
  • an object of the present invention is to provide a circuit board, a filter circuit, and a capacitance element that can cancel the parasitic inductance of the capacitance element and maintain the charge supply performance for the electronic component.
  • a circuit board is a circuit board on which a capacitance element is mounted, and an electrode for connecting one terminal of the capacitance element and an area for mounting the capacitance element from one end connected to the first electrode.
  • a first inductance element having a first wiring extending across to the other end, and a second wiring extending from the opposite side of the first wiring to the other end across the region where the capacitance element is mounted from one end connected to the first electrode
  • a filter circuit includes the above circuit board and a capacitor mounted on the circuit board as a capacitance element.
  • a capacitance element includes a ceramic element body including a plurality of laminated ceramic layers and having a pair of main surfaces facing each other and a side surface connecting the main surfaces, and an interior of the ceramic element body A plurality of internal electrodes disposed on the side surface of the ceramic body, and a plurality of external electrodes electrically connected to the plurality of internal electrodes, respectively.
  • the first internal electrode disposed on the first side surface, the second internal electrode disposed on the second side surface of the ceramic body opposite to the first side surface, and the ceramic element not opposed to the first side surface A ceramic body including a third internal electrode disposed on the third side surface of the body and a fourth internal electrode disposed on the fourth side surface of the ceramic body opposite to the third side surface, A height that connects between a pair of main surfaces facing each other
  • a first functional unit, a second functional unit, and a third functional unit are arranged along the direction, and the first functional unit is connected to the first internal electrode from one end to the third functional unit.
  • the second functional unit includes a first planar electrode connected to the first internal electrode and a second planar electrode connected to the second internal electrode
  • the third functional unit includes: The capacitance formed by the third functional portion is greater than or equal to the capacitance formed by the second functional portion, including the two planar electrodes and the third planar electrode connected to the third internal electrode.
  • the first inductance element and the second inductance element are provided, and the capacitance formed by the output terminal and the second electrode is equal to or greater than the capacitance of the capacitance element. It is possible to maintain the charge supply performance for the component.
  • FIG. 1 is a circuit diagram of a filter circuit according to a first embodiment of the present invention. It is a circuit diagram at the time of changing the capacity
  • FIG. 1 is a plan view of a filter circuit according to Embodiment 1 of the present invention.
  • FIG. 2 is a circuit diagram of the filter circuit 1 according to the first embodiment of the present invention.
  • Filter circuit 1 is, for example, an EMI removal filter, and is a fifth-order T-type LC filter circuit.
  • a description will be given using a fifth-order T-type LC filter circuit as a configuration of the filter circuit, but for a third-order T-type LC filter circuit or a higher-order T-type LC filter circuit.
  • the filter circuit 1 includes capacitors C1 and C2, electrodes T1 to T3, a ground electrode GND, and inductors L1 to L3 and L6.
  • the capacitor C1 has one terminal connected to the electrode T1 (first electrode) and the other terminal connected to the ground electrode GND.
  • the capacitor C1 has an inductor L4 as a parasitic inductance (equivalent series inductance (ESL)) and a resistor R1 as a parasitic resistance (equivalent series resistance (ESR)).
  • the inductor L4 and the resistor R1 are in series with the capacitor C1a. It is equivalent to the connected circuit configuration.
  • an inductor L1 and an inductor L2 are connected to the electrode T1.
  • the inductor L1 and the inductor L2 are tightly coupled, and a pseudo negative inductance component is generated.
  • This negative inductance component can cancel the parasitic inductance of the capacitor C1 (inductor L4), and the inductance component of the capacitor C1 can be apparently reduced.
  • the filter circuit has a parasitic inductance (inductor L4) due to a negative inductance component between the inductor L1 and the inductor L2.
  • the capacitor C2 has one terminal connected to the electrode T2 and the other terminal connected to the ground electrode GND.
  • the capacitor C2 has an inductor L5 as a parasitic inductance and a resistor R2 as a parasitic resistance, and is equivalent to a circuit configuration in which the inductor L5 and the resistor R2 are connected in series to the capacitor C2a.
  • an inductor L3 and an inductor L6 are connected to the electrode T2.
  • the inductor L3 and the inductor L6 are tightly coupled, and a pseudo negative inductance component is generated. This negative inductance component can cancel the parasitic inductance of the capacitor C2 (inductor L5), and the inductance component of the capacitor C2 can be apparently reduced.
  • the filter circuit When a circuit composed of the capacitor C2, the inductor L3, and the inductor L6 is considered as a third-order T-type LC filter circuit, the filter circuit has a parasitic inductance (inductor L5) due to a negative inductance component between the inductor L3 and the inductor L6. By canceling out, the noise suppression effect in the high frequency band is improved.
  • the filter circuit 1 is connected to an electronic component such as an IC using the electrode T3 as an output terminal.
  • an electronic component such as an IC using the electrode T3 as an output terminal.
  • the capacitor in the filter circuit 1 is used to charge the electronic component. Can be supplied.
  • the charge of the capacitor C1 is supplied to the electronic component, the charge is supplied to the electronic component via the inductor L1, the charge supplied to the electronic component is delayed, and the charge supply performance is degraded. Therefore, in the filter circuit 1, a capacitor C3 is configured between the ground electrode GND (second electrode) and the electrode T3.
  • the capacitor C3 has an inductor L8 as a parasitic inductance and a resistor R3 as a parasitic resistance.
  • the filter circuit 1 By providing a capacitor C3 formed between the electrode T3 and the ground electrode GND that can supply electric charges to the electronic component from the electrode T3 (output terminal) without passing through the inductor L1, the filter circuit 1 A delay in charge supplied to the electronic component can be suppressed. That is, the filter circuit 1 can improve the noise suppression effect in the high frequency band by canceling the parasitic inductance while maintaining the charge supply performance.
  • a capacitor C ⁇ b> 1 and a capacitor C ⁇ b> 2 are mounted in parallel to the circuit board 2. Electrodes T1 to T4 are formed on the surface of the circuit board 2 on which the capacitors C1 and C2 are mounted.
  • the circuit board 2 is a multilayer board made of a glass epoxy board and has a plurality of layers.
  • An electrode T1 and an electrode T2 are formed on the first layer, which is a surface on which the capacitor C1 and the capacitor C2 are mounted.
  • electrodes different from the electrodes T1 and T2 on which the capacitors C1 and C2 are mounted are formed.
  • a coil-shaped wiring pattern of the inductor L1 and the inductor L6 is formed on the second layer located below the first layer, and the electrodes T3 and T4 to which one terminal of the inductor L1 and the inductor L6 is connected are provided. Is formed.
  • the electrode T3 has an electrode that can be connected to an electronic component on the first layer as an output terminal
  • the electrode T4 has an electrode on the first layer as an input terminal.
  • coil-shaped wiring patterns of the inductor L2 and the inductor L3 are formed, and the ground electrode GND that constitutes the electrode T3 and the capacitor C3 is formed.
  • the coil-shaped wiring pattern of the inductor L1 is connected to the electrode T1 as shown in FIG. 1, and the linear wiring pattern extending along the long side direction of the capacitor C1 and the hatched portion crossing the capacitor C1 and reaching the electrode T3. Wiring pattern.
  • the coil-shaped wiring pattern of the inductor L2 is connected to the electrode T1 as shown in FIG. 1, and the wiring pattern of the linear portion extending along the long side direction of the capacitor C1 is opposite to the wiring pattern of the inductor L1. And the wiring pattern of the hatched portion extending from the side to the direction of the capacitor C2.
  • the coil-shaped wiring pattern of the inductor L1 and the coil-shaped wiring pattern of the inductor L2 have the same shape and are line-symmetric with respect to the electrode T1.
  • the wiring pattern of the hatched portion of the inductor L1 and the wiring pattern of the hatched portion of the inductor L2 intersect at a position where the capacitor C1 is mounted in plan view, and the wiring pattern of the hatched portion of the inductor L1 and the hatched portion of the inductor L2
  • the angles formed with the wiring pattern are all angles other than a right angle. That is, the wiring pattern in the shaded portion of the inductor L1 and the wiring pattern in the shaded portion of the inductor L2 are not orthogonal.
  • the plan view is a visual field viewed from the normal direction of the surface of the circuit board 2 on which the capacitors C1 and C2 are mounted.
  • the coil-shaped wiring pattern of the inductor L6 is connected to the electrode T2 as shown in FIG. 1, and the linear wiring pattern extending along the long side direction of the capacitor C2 and the capacitor C2 are crossed to the electrode T4. Including the wiring pattern of the hatched portion.
  • the coil-shaped wiring pattern of the inductor L3 is connected to the electrode T2 as shown in FIG. 1, and the wiring pattern of the linear portion extending along the long side direction of the capacitor C2 is opposite to the wiring pattern of the inductor L6. And the wiring pattern of the hatched portion extending from the side to the direction of the capacitor C1.
  • the coil-shaped wiring pattern of the inductor L6 and the wiring pattern of the inductor L3 coil shape have the same shape and are line-symmetric with respect to the electrode T2. Further, the wiring pattern of the hatched portion of the inductor L6 and the wiring pattern of the hatched portion of the inductor L3 intersect at a position where the capacitor C2 is mounted in plan view, and the wiring pattern of the hatched portion of the inductor L6 and the hatched portion of the inductor L3.
  • the angles formed with the wiring pattern are all angles other than a right angle. That is, the wiring pattern of the shaded portion of the inductor L6 and the wiring pattern of the shaded portion of the inductor L3 are not orthogonal.
  • the coil-shaped wiring patterns of the inductor L2 and the inductor L3 are formed continuously as shown in FIG. 1, and can be considered as one inductance element. That is, the left half of the drawing of one inductance element functions as the inductor L2, and the right half of the drawing of one inductance element functions as the inductor L3. Thereby, the manufacturing cost of the inductor L2 and the inductor L3 can be reduced. Of course, the inductor L2 and the inductor L3 may be formed separately.
  • the wiring pattern of the inductor L1 has a coil shape in which the winding direction is counterclockwise from one electrode T3 to the electrode T1, and the wiring pattern of the inductor L2 has the winding direction counterclockwise from the electrode T1 to the inductor L3. Coil shape. Therefore, the coil winding directions of the inductor L1 and the inductor L2 are the same counterclockwise.
  • the wiring pattern of the inductor L6 has a coil shape in which the winding direction is clockwise from the electrode T2 to the other electrode T4, and the wiring pattern of the inductor L3 is that the winding direction is clockwise from the inductor L2 side to the electrode T2. Coil shape. Therefore, the winding directions of the inductors L3 and L6 are the same clockwise.
  • the winding direction of the inductor L1 and the inductor L2 is different from the winding direction of the inductor L3 and the inductor L6.
  • the inductor L1 and the inductor L2 are electrically connected by a common via provided in the electrode T1.
  • the inductor L3 and the inductor L6 are electrically connected by a common via provided in the electrode T2.
  • a capacitor C3 is constituted by the electrode T3 and the ground electrode GND sandwiching the electrode.
  • the capacity of the capacitor C3 varies depending on the amount of electric charge required for the electronic component connected to the output terminal, but may be at least greater than the capacity of the capacitor C1.
  • the capacitor C3 constituted by the electrode T3 and the ground electrode GND has been described, the capacitor C3 may be configured by directly connecting a capacitance element without constituting the capacitor C3 by the electrode T3 and the ground electrode GND.
  • electrodes may be formed on the upper and lower surfaces of the circuit board 2, and both electrodes may constitute the capacitor C ⁇ b> 3 via the circuit board 2.
  • FIG. 3 is a circuit diagram when the capacitances of the capacitors C1 and C3 are changed in the filter circuit 1 according to the first embodiment of the present invention. In FIG. 3, the parasitic resistances in the capacitors C1 and C3 are omitted.
  • an inductor L1 and an inductor L2 are connected to one electrode T1 of a capacitor C1.
  • the capacitor C1 has a circuit configuration in which an inductor L4, which is a parasitic inductance, is connected in series to the capacitor C1a.
  • the capacitance of the capacitor C1a is 1 ⁇ F, and the inductance component of the inductor L4 is 0.3 nH.
  • Inductor L1 and inductor L2 can cancel the parasitic inductance (inductor L4) of capacitor C1 if their inductance components are 1.0 nH and coupling coefficient K is 0.3.
  • the capacitor C3 including the electrode T3 that is an output terminal and the ground electrode GND also has a circuit configuration in which an inductor L8 that is a parasitic inductance is connected in series to the capacitor C3a.
  • the capacitance of the capacitor C3a is 1 ⁇ F, and the inductance component of the inductor L8 is 0.3 nH. That is, in the filter circuit 1a, the capacitance of the capacitor C3 and the capacitance of the capacitor C1 are the same in a one-to-one relationship.
  • the filter circuit 1b shown in FIG. 3B has the same configuration except that the capacitors C1a and C3a of the filter circuit 1a have different capacities. Therefore, the filter circuit 1b attaches
  • the capacitance of the capacitor C3b is 1.4 ⁇ F
  • the capacitance of the capacitor C1b is 0.6 ⁇ F
  • the capacitance of the capacitor C3 and the capacitance of the capacitor C1 are in a 7-to-3 relationship.
  • the filter circuit 1c shown in FIG. 3C has the same configuration except that the capacitors C1a and C3a of the filter circuit 1a have different capacities. Therefore, the filter circuit 1c attaches
  • the capacitance of the capacitor C3c is 1.8 ⁇ F
  • the capacitance of the capacitor C1c is 0.2 ⁇ F
  • the capacitance of the capacitor C3 and the capacitance of the capacitor C1 are 9: 1.
  • the filter circuit 100 shown in FIG. 3D is described as a comparison object with the filter circuits 1a to 1c.
  • the filter circuit 100 has a configuration in which the inductor L1 and the inductor L2 are deleted from the filter circuit 1c, and is a circuit that does not cancel the parasitic inductance.
  • FIG. 4 is a graph showing transmission characteristics with respect to frequency of the filter circuit 1 according to Embodiment 1 of the present invention.
  • FIG. 4 is a graph showing a result of performing a circuit simulation on the filter circuits 1a to 1c and 100 shown in FIG. 3 and showing transmission characteristics with respect to frequency.
  • the horizontal axis is the frequency Freq (GHz) and the vertical axis is the transmission characteristic S (dB).
  • the results shown in FIG. 4 are the results of circuit simulation with the resistance of the coil, which is an inductor, set to 0.01 ⁇ / nH.
  • the graph shown in FIG. 4A is a graph showing the transmission characteristics in which the filter circuit 1a and the filter circuit 100 are compared.
  • the transmission characteristic S rapidly increases at a frequency Freq of 0.020 GHz or higher (graph (d) in the figure), and noise in a high frequency band cannot be suppressed.
  • the transmission characteristic S is sufficiently lowered at a frequency Freq of 0.010 GHz or more (graph (a) in the figure), and the noise suppression effect in the high frequency band can be improved.
  • the graph shown in FIG. 4B is a graph showing the transmission characteristics comparing the filter circuit 1b and the filter circuit 100.
  • FIG. In the filter circuit 1b the transmission characteristic S is sufficiently lowered at a frequency Freq of 0.010 GHz or more (graph (b) in the figure), and the noise suppression effect in the high frequency band can be improved. Furthermore, since the capacitance of the capacitor C1 and the capacitance of the capacitor C3 are different, the self-resonant frequencies of the two capacitors are also different. Therefore, although resonance occurs between the self-resonance frequency of the capacitor C1 and the self-resonance frequency of the capacitor C3, the transmission characteristic S is high between 0.004 GHz and 0.005 GHz as shown in the graph of FIG. Resonance does not occur.
  • the graph shown in FIG. 4C is a graph showing the transmission characteristics comparing the filter circuit 1 c and the filter circuit 100.
  • the filter circuit 1c has a sufficiently reduced transmission characteristic S at a frequency Freq of 0.010 GHz or more (graph (c) in the figure), and can improve the noise suppression effect in the high frequency band.
  • the capacitance of the capacitor C1 and the capacitance of the capacitor C3 are different, the self-resonant frequencies of the two capacitors are also different. Therefore, although resonance occurs between the self-resonance frequency of the capacitor C1 and the self-resonance frequency of the capacitor C3, the transmission characteristic S is high between 0.004 GHz and 0.005 GHz as shown in the graph of FIG. Resonance does not occur.
  • resonance having a high transmission characteristic S occurs in the vicinity of 0.010 GHz.
  • the filter circuit 1 can sufficiently reduce the transmission characteristics at a high frequency while maintaining the charge supply performance supplied to the electronic component.
  • the capacitance of the capacitor C1 and the capacitance of the capacitor C3 are 7 to 3 or more, resonance with a high transmission characteristic S does not occur between 0.004 GHz and 0.005 GHz.
  • the inductor L1 and the inductor L2 are connected to the electrode T1 that connects one terminal of the capacitor C1, and a capacitance is provided between the electrode T3 that is the output terminal. Since the ground electrode GND (second electrode) to be formed is provided, it is possible to cancel the parasitic inductance (inductor L4) of the capacitor C1 and to maintain the charge supply performance for the electronic component.
  • the circuit board 2 further includes an electrode (third electrode) that forms a capacitance with the electrode T4 that is an input terminal, and a capacitor is formed by the electrode T4 and the third electrode. May be.
  • the circuit board 2 can be used even if the electrode T4 is replaced with the output terminal and the electrode T3 is replaced with the input terminal.
  • the capacitance of the capacitor C3 formed by the electrode T3 and the ground electrode GND (second electrode) is different from that of the capacitor formed by the electrode T4 and the electrode (third electrode), thereby outputting the electrode T3.
  • the charge supply performance for the electronic component can be varied.
  • the angle formed between the wiring pattern of the hatched portion of the inductor L1 and the wiring pattern of the hatched portion of the inductor L2 is an angle other than a right angle. Therefore, even if the circuit board is misaligned due to manufacturing variations, the influence on the negative inductance component for canceling the parasitic inductance of the capacitors C1 and C2 is small.
  • capacitors C1 and C2 have been described as multilayer ceramic capacitors, not only multilayer ceramic capacitors mainly composed of BaTiO3 (barium titanate) but also multilayer ceramic capacitors mainly composed of other materials may be used. Furthermore, the capacitors C1 and C2 are not limited to multilayer ceramic capacitors, and may be other types of capacitors such as aluminum electrolytic capacitors.
  • the present invention is not limited to this.
  • the sizes of the inductors L1 and L2 and the shape of the wiring pattern may be different.
  • the inductor L1 is formed on the second layer of the multilayer substrate and the inductor L2 is formed on the third layer, the present invention is not limited to this.
  • the inductor L2 is formed on the second layer.
  • the inductor L1 may be formed in the third layer.
  • the circuit board 2 has been described as a glass epoxy board multilayer board, it is not limited to this.
  • the circuit board 2 may be a single-layer board, and the electrode T1 and the electrode T2, the coil-shaped wiring pattern of the inductor L1 and the inductor L6, and the coil-shaped wiring pattern of the inductor L2 and the inductor L3 are the same. It may be formed on a plane.
  • the coil-shaped wiring pattern of the inductor L1 and the coil-shaped wiring pattern of the inductor L2 have the same shape and are symmetrical with respect to the electrode T1. It is not limited.
  • FIG. 5 is a perspective view of a capacitor according to Embodiment 2 of the present invention.
  • a capacitor C1A shown in FIG. 5 is a multilayer ceramic capacitor, in which a plurality of internal electrodes for obtaining capacitance and dielectric ceramic layers are alternately stacked.
  • the internal electrodes to be stacked are alternately drawn out at one end and the other end of the capacitor C1A.
  • the internal electrodes drawn out at the respective ends are connected to external electrodes 4a and 4b provided at the respective ends of the capacitor C1A.
  • the capacitor C1A has inductors L1 and L2 formed therein for canceling the parasitic inductance, and a capacitor C3 formed therein for supplying electric charges.
  • FIG. 6 is a circuit diagram showing an equivalent circuit of the capacitor C1A according to the second embodiment of the present invention.
  • capacitor C1 which is the original capacity of the capacitor C1A
  • inductors L1 and L2 are connected to the external electrode 4a to which one of the capacitors C1 is connected.
  • One end of the capacitor C3 is connected to the external electrode 4b to which the other end of the capacitor C1 is connected.
  • the other of the inductor L1 and the capacitor C3 is connected to the external electrode 4c corresponding to the output terminal.
  • An inductor L2 is connected to the external electrode 4d corresponding to the input terminal.
  • the inductors L1 and L2 are formed on the upper layer side of the capacitor C1A in the drawing, and are formed on the upper side of the dielectric ceramic layer on which the capacitor C1 is formed.
  • the inductor L1 is a wiring pattern that connects to the external electrode 4a (corresponding to the electrode T1 shown in FIG. 1) and reaches the external electrode 4c.
  • the inductor L2 is a wiring pattern that is connected to the same external electrode 4a as the inductor L1, reaches the external electrode 4d, and intersects the inductor L1.
  • the external electrode 4d is formed on the surface opposite to the external electrode 4c of the capacitor C1A connected to the inductor L1.
  • a capacitor C3 is formed on the lower layer side in the figure, and a capacitor C3 is formed below the dielectric ceramic layer on which the capacitor C1 is formed.
  • FIG. 7 is an exploded plan view showing the configuration of the capacitor C1A according to the second embodiment of the present invention.
  • a conductive paste Ni paste
  • barium titanate ceramic green sheets for example, ceramic green sheets (ceramic body) having a thickness of 3 ⁇ m after firing
  • An electrode pattern is formed by printing by a screen printing method.
  • internal electrode patterns 4a1 to 4d1 connected to the external electrodes 4a to 4d, respectively, are formed.
  • the ceramic green sheet 3a is formed with a wiring-shaped internal electrode pattern that connects the internal electrode pattern 4a1 and the internal electrode pattern 4c1.
  • internal electrode patterns 4a1 to 4d1 connected to the external electrodes 4a to 4d are formed on the ceramic green sheet 3b. Further, in order to constitute the inductor L2, the ceramic green sheet 3b is formed with a wiring-shaped internal electrode pattern that connects the internal electrode pattern 4a1 and the internal electrode pattern 4d1.
  • the ceramic green sheets 3a and 3b constitute first functional portions of the inductors L1 and L2.
  • the ceramic green sheet 3f shown in FIG. 7 (f) internal electrode patterns 4a1 to 4d1 connected to the external electrodes 4a to 4d are formed. Furthermore, a planar electrode pattern 2b having a planar shape connected to the internal electrode pattern 4b1 is formed on the ceramic green sheet 3f to constitute the other electrode of the capacitor C3.
  • a necessary capacity is ensured by the capacitor C3.
  • the ceramic green sheets 3e and 3f constitute the third functional part of the capacitor C3.
  • the ceramic green sheet 3f has the same electrode pattern as the ceramic green sheet 3d.
  • a plurality of ceramic green sheets 3a to 3f are stacked, and a plurality of layers (for example, 25 layers) of ceramic green sheets (dummy layers) on which the internal electrode pattern is not printed are stacked.
  • a plurality of ceramic green sheets 3 including the dummy layer are pressure-bonded to form an unfired laminate.
  • a large number of capacitors C1A are divided from the formed laminate by a method such as dicing.
  • the divided laminate is baked, and external electrodes 4a and 4b are formed by baking copper electrodes so as to be electrically connected to the internal electrode patterns 4a1 and 4b1 outside the baked laminate, and the internal electrode patterns 4c1 and 4d1 are formed on the side portions.
  • the copper electrodes are baked so as to be conductive with each other to form the external electrodes 4c and 4d.
  • the capacity of the capacitor C1 and the capacity of the capacitor C3 can be adjusted by the number of ceramic green sheets 3c to 3f to be stacked. By stacking the same number of sheets, the capacity of the capacitor C1 and the capacity of the capacitor C3 are the same capacity. It becomes.
  • the number of ceramic green sheets 3c to 3f to be stacked may be adjusted so that the capacity of the capacitor C3 is equal to or greater than the capacity of the capacitor C1.
  • the capacitor C1A includes the first functional unit, the second functional unit, and the third functional unit.
  • the first functional part includes an inductor L1 having a first wiring extending from one end connected to the internal electrode pattern 4a1 to the internal electrode pattern 4c1, a first functional unit extending from the one end connected to the internal electrode pattern 4a1 to the internal electrode pattern 4d1, and And an inductor L2 having a second wiring crossing the first wiring.
  • the second functional unit includes a planar electrode pattern 2a connected to the internal electrode pattern 4a1 and a planar electrode pattern 2b connected to the internal electrode pattern 4b1, and the third functional unit is a plane connected to the internal electrode pattern 4b1.
  • the capacitor C1A can cancel the parasitic inductance (inductor L4) of the capacitor C1 and maintain the charge supply performance for the electronic component.
  • a capacitor may be formed between the external electrode 4d that is an input terminal and the external electrode 4b.
  • the capacitor C1A can be used even if the external electrode 4d is replaced with an output terminal and the external electrode 4c is replaced with an input terminal.
  • the capacitance of the capacitor C3 formed between the external electrode 4c and the external electrode 4b is different from that of the capacitor formed between the external electrode 4d and the external electrode 4b, whereby the external electrode 4c is connected to the output terminal.
  • the charge supply performance for the electronic component can be varied.
  • the capacitor C3 is formed on the lower layer side, and the capacitor C3 is formed under the dielectric ceramic layer where the capacitor C1 is formed. Therefore, the capacitor C3 is hardly affected by the inductors L1 and L2, and can suppress a delay in charge supplied to the electronic device connected to the output terminal. Further, in the capacitor C1A according to the embodiment of the present invention, the same configuration as that of the inductors L1 and L2 described in the first embodiment can be employed.
  • the capacitor C1A is formed by laminating three types of ceramic green sheets 3c to 3d having different electrode patterns as shown in FIG.
  • the number of types of electrode patterns to be formed is reduced, and a capacitor is formed by laminating two types of ceramic green sheets on which different electrode patterns are formed.
  • FIG. 8 is an exploded plan view showing the configuration of capacitor C1B according to Embodiment 3 of the present invention. As shown in FIG. 8, a conductive paste (Ni paste) is printed on the barium titanate ceramic green sheets 3g to 3k by a screen printing method to form an electrode pattern.
  • capacitor C1B shown in FIG. 8 the same components as those of capacitor C1A according to the second embodiment are denoted by the same reference numerals and detailed description thereof will not be repeated.
  • the angle formed by the wiring pattern of the hatched portion of the inductor L1 formed on the ceramic green sheet 3g shown in FIG. 8A and the wiring pattern of the hatched portion of the inductor L2 formed on the ceramic green sheet 3h shown in FIG. Are all angles other than a right angle. Therefore, even if the ceramic green sheet 3 is misaligned due to manufacturing variations, the influence on the negative inductance component for canceling the parasitic inductance of the capacitor C1 is small.
  • the ceramic green sheets 3a and 3b shown in FIG. 7 may be used.
  • the ceramic green sheet 3i shown in FIG. 8C electrode patterns such as the internal electrode patterns 4a1 and 4b1 and the internal electrode patterns 4c1 and 4d1 are not formed.
  • the ceramic green sheet 3i has a configuration for forming a dummy layer for providing a gap between the layer forming the inductors L1 and L2 and the layer forming the capacitor.
  • the inductors L1 and L2 and the capacitor electrodes are close to each other, the Q values of the inductors L1 and L2 decrease due to the influence of the capacitor electrodes. Therefore, a decrease in the Q value is suppressed by forming a dummy layer with the ceramic green sheet 3i.
  • an internal electrode pattern 4a1 connected to the external electrode 4a and internal electrode patterns 4c1 and 4d1 connected to the external electrodes 4c and 4d are formed on the ceramic green sheet 3j. Furthermore, in order to constitute one electrode of the capacitor C3, the ceramic green sheet 3j is formed with a planar electrode pattern 2d having a planar shape connected to the internal electrode pattern 4c1, and constitutes one electrode of the capacitor C1. A planar electrode pattern 2e having a planar shape connected to the internal electrode pattern 4a1 is formed. That is, the electrode pattern formed on the ceramic green sheet 3j includes the planar electrode pattern 2a formed on the ceramic green sheet 3c shown in FIG. 7 and the planar electrode pattern 2c formed on the ceramic green sheet 3e. Two electrode patterns are formed by dividing a region in one ceramic green sheet 3j.
  • an internal electrode pattern 4b1 connected to the external electrode 4b is formed in the ceramic green sheet 3k shown in FIG. 8 (e). Furthermore, a planar electrode pattern 2b having a planar shape connected to the internal electrode pattern 4b1 is formed on the ceramic green sheet 3k to constitute the other electrode of the capacitors C1 and C3. By repeatedly laminating (for example, 200 layers) in units of the ceramic green sheets 3j and 3k, the capacitors C1 and C3 secure the necessary capacity.
  • a plurality of ceramic green sheets 3g to 3k shown in FIG. 8 are stacked, and a plurality of layers (for example, 25 layers) of ceramic green sheets (dummy layers) on which the internal electrode pattern is not printed are stacked on both upper and lower surfaces.
  • a plurality of ceramic green sheets 3g to 3k including the dummy layer are pressure-bonded to form an unfired laminate.
  • a large number of capacitors C1B are divided from the formed laminate by a method such as dicing.
  • the divided laminate is baked, and external electrodes 4a and 4b are formed by baking copper electrodes so as to be electrically connected to the internal electrode patterns 4a1 and 4b1 outside the baked laminate, and the internal electrode patterns 4c1 and 4d1 are formed on the side portions.
  • the copper electrodes are baked so as to be conductive with each other to form the external electrodes 4c and 4d.
  • the capacitance of the capacitor C1 and the capacitance of the capacitor C3 can be adjusted by the area ratio between the planar electrode pattern 2d and the planar electrode pattern 2e formed in one ceramic green sheet 3j, and the area ratio is 1: 1. Then, the capacity of the capacitor C1 and the capacity of the capacitor C3 are the same.
  • the area ratio between the planar electrode pattern 2d and the planar electrode pattern 2e is adjusted so that the capacitance of the capacitor C3 and the capacitance of the capacitor C1 have a relationship of 7 to 3 or more. Is possible.
  • the area ratio between the planar electrode pattern 2d and the planar electrode pattern 2e may be adjusted so that the capacitance of the capacitor C3 is equal to or greater than the capacitance of the capacitor C1.
  • the parasitic inductance (inductor L4) of the capacitor C1 is canceled and the charge to the electronic component is reduced even if the types of electrode patterns formed on the ceramic green sheet 3 are reduced. Supply performance can be maintained.
  • a capacitor may be formed between the external electrode 4d and the external electrode 4b which are input terminals. Further, the capacitance of the capacitor C3 formed between the external electrode 4c and the external electrode 4b is different from that of the capacitor formed between the external electrode 4d and the external electrode 4b, whereby the external electrode 4c is connected to the output terminal. Depending on whether the external electrode 4d is used as an output terminal, the charge supply performance for the electronic component can be varied. Furthermore, the capacitor C1B according to the embodiment of the present invention can employ the same configuration as the inductors L1 and L2 described in the first embodiment.
  • FIG. 9 is a perspective view of a capacitor according to Embodiment 4 of the present invention.
  • a capacitor C1C shown in FIG. 9 is a multilayer ceramic capacitor, and a plurality of internal electrodes for obtaining capacitance and dielectric ceramic layers are alternately stacked in the horizontal direction in the figure.
  • the internal electrodes to be stacked are alternately drawn out at one end and the other end of the capacitor C1C.
  • the internal electrodes drawn out at the respective ends are connected to external electrodes 4a and 4b provided at the respective ends of the capacitor C1C.
  • the capacitor C1C has inductors L1 and L2 formed therein for canceling the parasitic inductance, and a capacitor C3 formed therein for supplying charges.
  • capacitor C1C the same components as those of capacitor C1A according to the second embodiment are denoted by the same reference numerals, and detailed description thereof will not be repeated. Since the equivalent circuit of capacitor C1C is the same as that of capacitor C1A according to the second embodiment shown in FIG. 6, detailed description will not be repeated.
  • the inductors L1 and L2 are formed on the left layer side of the capacitor C1C in the drawing, and are formed on the left side of the dielectric ceramic layer on which the capacitor C1 is formed.
  • the inductor L1 is a wiring pattern that connects to the external electrode 4a and reaches the external electrode 4c.
  • the inductor L2 is a wiring pattern that is connected to the same external electrode 4a as the inductor L1, reaches the external electrode 4d, and intersects the inductor L1.
  • the external electrode 4d is formed on the lower surface in the figure of the same capacitor C1C as the external electrode 4c, but is formed on the opposite side of the external electrode 4c in the longitudinal direction of the capacitor C1C.
  • the external electrode 4b is formed on the lower surface of the same capacitor C1C as the external electrodes 4c and 4d in the figure, but is formed between the external electrode 4c and the external electrode 4d.
  • a capacitor C3 is formed on the right layer side in the figure, and a capacitor C3 is formed on the right side of the dielectric ceramic layer on which the capacitor C1 is formed.
  • FIG. 10 is an exploded perspective view showing the main configuration of the capacitor C1C according to the fourth embodiment of the present invention.
  • a conductive paste Ni paste
  • Internal electrode patterns 4a1 and 4c1 connected to the external electrodes 4a and 4c, respectively, are formed on the first ceramic green sheet 3m from the left side in the drawing.
  • the ceramic green sheet 3m is formed with a wiring-shaped internal electrode pattern that connects the internal electrode pattern 4a1 and the internal electrode pattern 4c1.
  • the ceramic green sheet 3n In the second ceramic green sheet 3n from the left side in the figure, internal electrode patterns 4a1 and 4d1 connected to the external electrodes 4a and 4d are formed. Furthermore, in order to form the inductor L2, the ceramic green sheet 3n is formed with a wiring-shaped internal electrode pattern that connects the internal electrode pattern 4a1 and the internal electrode pattern 4d1.
  • the ceramic green sheets 3m and 3n constitute first functional parts of the inductors L1 and L2.
  • an internal electrode pattern 4a1 connected to the external electrode 4a is formed in the third ceramic green sheet 3o from the left side in the figure. Furthermore, a planar electrode pattern 2a having a planar shape connected to the internal electrode pattern 4a1 is formed on the ceramic green sheet 3o to constitute one electrode of the capacitor C1.
  • an internal electrode pattern 4b1 connected to the external electrode 4b is formed. Further, a planar electrode pattern 2b having a planar shape connected to the internal electrode pattern 4b1 is formed on the ceramic green sheet 3p to constitute the other electrode of the capacitor C1.
  • a necessary capacity is ensured by the capacitor C1.
  • the ceramic green sheets 3o and 3p constitute the second functional part of the capacitor C1.
  • an internal electrode pattern 4c1 connected to the external electrode 4c is formed. Furthermore, a planar electrode pattern 2c having a planar shape connected to the internal electrode pattern 4c1 is formed on the ceramic green sheet 3q to constitute one electrode of the capacitor C3.
  • the ceramic green sheet 3q is drawn out in addition to the ceramic green sheet 3q illustrated alongside other ceramic green sheets. Show.
  • the internal electrode pattern 4b1 connected to the external electrode 4b is formed on the sixth ceramic green sheet 3r from the left side in the figure. Furthermore, a planar electrode pattern 2b having a planar shape connected to the internal electrode pattern 4b1 is formed on the ceramic green sheet 3r to constitute the other electrode of the capacitor C3. By repeatedly laminating (for example, 200 layers) in units of the ceramic green sheets 3q and 3r, a necessary capacity is ensured by the capacitor C3.
  • the ceramic green sheets 3q and 3r constitute the third functional part of the capacitor C3.
  • a plurality of ceramic green sheets 3m to 3r shown in FIG. 10 are laminated, and a plurality of ceramic green sheets (dummy layers) on which the internal electrode pattern is not printed are laminated on each of the left and right sides.
  • a plurality of ceramic green sheets 3 including the dummy layer are pressure-bonded to form an unfired laminate.
  • a large number of capacitors C1C are divided from the formed laminate by a method such as dicing. The divided laminate is fired, and the copper electrode is baked on the upper surface of the fired laminate so as to be electrically connected to the internal electrode pattern 4a1 to form the external electrode 4a, and the lower electrode is electrically connected to the internal electrode patterns 4b1 to 4d1. In this manner, the copper electrodes are baked to form the external electrodes 4b to 4d.
  • the capacity of the capacitor C1 and the capacity of the capacitor C3 can be adjusted by the number of ceramic green sheets 3o to 3r stacked in the horizontal direction. When the same number of the sheets is stacked, the capacity of the capacitor C1 and the capacity of the capacitor C3 are the same. It becomes capacity.
  • adjustment is made by the number of ceramic green sheets 3o to 3r stacked in the horizontal direction so that the capacity of the capacitor C3 and the capacity of the capacitor C1 have a relationship of 7 to 3 or more. Is possible.
  • the number of ceramic green sheets 3o to 3r stacked in the horizontal direction may be adjusted so that the capacity of the capacitor C3 is equal to or greater than the capacity of the capacitor C1.
  • the capacitor C1C according to the embodiment of the present invention is a capacitor in which a plurality of dielectric ceramic layers are stacked in the horizontal direction, and includes a first functional unit, a second functional unit, and a third functional unit. Therefore, it is possible to cancel the parasitic inductance (inductor L4) of the capacitor C1 and maintain the charge supply performance for the electronic component.
  • a capacitor may be formed between the external electrode 4d and the external electrode 4b that are input terminals. Further, the capacitance of the capacitor C3 formed between the external electrode 4c and the external electrode 4b is different from that of the capacitor formed between the external electrode 4d and the external electrode 4b, whereby the external electrode 4c is connected to the output terminal. Depending on whether the external electrode 4d is used as an output terminal, the charge supply performance for the electronic component can be varied. Furthermore, in the capacitor C1C according to the embodiment of the present invention, the inductors L1 and L2 are formed on the left layer side, and the capacitor C3 is formed on the right layer side.
  • the capacitor C3 is hardly affected by the inductors L1 and L2, and can suppress a delay in charge supplied to the electronic device connected to the output terminal. Further, in the capacitor C1C according to the embodiment of the present invention, the same configuration as that of the inductors L1 and L2 described in the first embodiment can be employed. Furthermore, in the capacitor C1C according to the embodiment of the present invention, the types of electrode patterns formed on the ceramic green sheets 3o to 3r may be reduced as in the capacitor C1B according to the third embodiment.

Landscapes

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Abstract

本発明は、コンデンサを実装する回路基板（２）である。回路基板（２）は、コンデンサ（Ｃ１）を接続するための電極（Ｔ１）と、電極（Ｔ１）と接続するインダクタ（Ｌ１）と、電極（Ｔ１）と接続するインダクタ（Ｌ２）と、インダクタ（Ｌ２）と接続される電極（Ｔ４）と、インダクタ（Ｌ１）と接続される電極（Ｔ３）と、電極（Ｔ３）との間で容量を形成する接地電極（ＧＮＤ）とを備えている。電極（Ｔ３）と接地電極（ＧＮＤ）とで形成される容量がコンデンサ（Ｃ１）の容量以上である。

Description

回路基板、フィルタ回路およびキャパシタンス素子
　本発明は、回路基板、フィルタ回路およびキャパシタンス素子に関し、特に、キャパシタンス素子を実装する回路基板、キャパシタンス素子を実装したフィルタ回路およびキャパシタンス素子に関する。
　電子機器のノイズ対策には、よくフィルタ回路が用いられる。このフィルタ回路には、例えばＥＭＩ（Electro-Magnetic　Interference）除去フィルタなどがあり、導体を流れる電流のうち、必要な成分を通し、不要な成分を除去する。フィルタ回路の回路構成には、キャパシタンス素子であるコンデンサが使用される場合がある。コンデンサを使用したフィルタ回路では、当該コンデンサの寄生インダクタンスである等価直列インダクタンス（ESL：Equivalent　Series　Inductance）によりノイズ抑制効果が低下することが知られている。
　一方、アンテナ装置において、インピーダンス変換回路の擬似的な負のインダクタンス成分を用いて、アンテナ素子の実効的なインダクタンス成分を抑制する構成が知られている（例えば、特許文献１）。
特開２０１２－８５２５１号公報
　しかし、特許文献１で示したインピーダンス変換回路を用いて、コンデンサの寄生インダクタンスを打ち消す場合に、当該インピーダンス変換回路を単純にフィルタ回路に用いてもコンデンサの寄生インダクタンスを十分に打ち消すことができない場合があった。
　また、フィルタ回路を用いて寄生インダクタンスをキャンセルしたコンデンサを、デカップリングコンデンサとして使用する場合がある。当該コンデンサをデカップリングコンデンサとして電子部品（例えば、ＩＣなど）に接続した場合、電子部品に供給される電流が不足して電圧が低下しても、当該コンデンサの電荷を電子部品に供給することが可能である。しかし、コンデンサの寄生インダクタンスを打ち消すためにコイルを用いた場合、当該コンデンサから電子部品に供給する電荷は、コイルの影響を受けて供給が遅れる。電子部品に供給する電荷が遅れることで、当該コンデンサの電荷供給性能が低下し、電子部品の駆動が不安定になる問題があった。
　そこで、本発明の目的は、キャパシタンス素子の寄生インダクタンスを打ち消すとともに、電子部品に対する電荷供給性能を維持することが可能な回路基板、フィルタ回路およびキャパシタンス素子を提供することである。
　本発明の一形態に係る回路基板は、キャパシタンス素子を実装する回路基板であって、キャパシタンス素子の一方の端子を接続するための電極と、第１電極と接続する一端からキャパシタンス素子を実装する領域を横切り他端へと延びる第１配線を有する第１インダクタンス素子と、第１電極と接続する一端からキャパシタンス素子を実装する領域を第１配線とは反対側から横切り他端へと延びる第２配線を有する第２インダクタンス素子と、第２配線の他端と接続される入力端子と、第１配線の他端と接続される出力端子と、出力端子との間で容量を形成する第２電極とを備え、出力端子と第２電極とで形成される容量がキャパシタンス素子の容量以上である。
　本発明の一形態に係るフィルタ回路は、上記の回路基板と、キャパシタンス素子として、回路基板に実装するコンデンサとを備える。
　本発明の一形態に係るキャパシタンス素子は、複数の積層されたセラミック層からなり、互いに対向する１対の主面と主面間を結ぶ側面とを有する、セラミック素体と、セラミック素体の内部に配置された複数の内部電極と、セラミック素体の側面に配置され、複数の内部電極にそれぞれ電気的に接続された、複数の外部電極とを備え、複数の内部電極は、セラミック素体の第１の側面に配置された第１の内部電極と、第１の側面と対向するセラミック素体の第２の側面に配置された第２の内部電極と、第１の側面と対向しないセラミック素体の第３の側面に配置された第３の内部電極と、第３の側面と対向するセラミック素体の第４の側面に配置された第４の内部電極とを含み、セラミック素体は、互いに対向する１対の主面間を結ぶ高さ方向に沿うように第１の機能部と、第２の機能部と、第３の機能部が配置されており、第１の機能部は、第１の内部電極と接続する一端から第３の内部電極へと延びる第１配線を有する第１インダクタンス素子と、第１の内部電極と接続する一端から第４の内部電極へと延び、かつ第１配線と交差する第２配線を有する第２インダクタンス素子とを含み、第２の機能部は、第１の内部電極と接続する第１平面電極と、第２の内部電極と接続する第２平面電極とを含み、第３の機能部は、第２平面電極と、第３の内部電極と接続する第３平面電極とを含み、第３の機能部で形成される容量が第２の機能部で形成される容量以上である。
　本発明によれば、第１インダクタンス素子および第２インダクタンス素子を備え、出力端子と第２電極とで形成される容量がキャパシタンス素子の容量以上であるので、キャパシタンス素子の寄生インダクタンスを打ち消すとともに、電子部品に対する電荷供給性能を維持することが可能である。
本発明の実施の形態１に係るフィルタ回路の平面図である。 本発明の実施の形態１に係るフィルタ回路の回路図である。 本発明の実施の形態１に係るフィルタ回路でコンデンサの容量を変更した場合の回路図である。 本発明の実施の形態１に係るフィルタ回路の周波数に対する伝送特性を示すグラフである。 本発明の実施の形態２に係るコンデンサの斜視図である。 本発明の実施の形態２に係るコンデンサの等価回路を示す回路図である。 本発明の実施の形態２に係るコンデンサの構成を示す分解平面図である。 本発明の実施の形態３に係るコンデンサの要部構成を示す分解平面図である。 本発明の実施の形態４に係るコンデンサの斜視図である。 本発明の実施の形態４に係るコンデンサの要部構成を示す分解斜視図である。
　以下に、本発明の実施の形態に係る回路基板、フィルタ回路およびキャパシタ素子について説明する。
　（実施の形態１）
　以下に、本発明の実施の形態１に係る回路基板およびフィルタ回路について図面を参照しながら説明する。図１は、本発明の実施の形態１に係るフィルタ回路の平面図である。図２は、本発明の実施の形態１に係るフィルタ回路１の回路図である。
　フィルタ回路１は、例えば、ＥＭＩ除去フィルタであり、５次のＴ型ＬＣフィルタ回路である。なお、本実施の形態１では、フィルタ回路の構成として５次のＴ型ＬＣフィルタ回路を用いて説明するが、３次のＴ型ＬＣフィルタ回路や、より高次のＴ型ＬＣフィルタ回路に対しても同様に適用することができる。まず、フィルタ回路１は、図２に示すように、コンデンサＣ１，Ｃ２、電極Ｔ１～Ｔ３、接地電極ＧＮＤ、インダクタＬ１～Ｌ３，Ｌ６を備えている。
　コンデンサＣ１は、図２に示すように一方の端子を電極Ｔ１（第１電極）に接続し、他方の端子を接地電極ＧＮＤに接続している。コンデンサＣ１は、寄生インダクタンス（等価直列インダクタンス（ESL））としてインダクタＬ４、および寄生抵抗（等価直列抵抗（ESR））として抵抗Ｒ１とを有しており、インダクタＬ４および抵抗Ｒ１がキャパシタＣ１ａに直列に接続された回路構成と等価である。電極Ｔ１には、コンデンサＣ１の他にインダクタＬ１およびインダクタＬ２が接続されている。インダクタＬ１とインダクタＬ２とは密結合しており、擬似的に負のインダクタンス成分が生じている。この負のインダクタンス成分は、コンデンサＣ１の寄生インダクタンス（インダクタＬ４）を打ち消すことができ、コンデンサＣ１のインダクタンス成分を見かけ上小さくすることができる。コンデンサＣ１、インダクタＬ１およびインダクタＬ２で構成される回路を３次のＴ型ＬＣフィルタ回路と考えた場合、当該フィルタ回路は、インダクタＬ１とインダクタＬ２との負のインダクタンス成分により寄生インダクタンス（インダクタＬ４）を打ち消すことで、高周波帯のノイズ抑制効果を向上させる。
　コンデンサＣ２は、一方の端子を電極Ｔ２に接続し、他方の端子を接地電極ＧＮＤに接続している。コンデンサＣ２は、寄生インダクタンスとしてインダクタＬ５、および寄生抵抗として抵抗Ｒ２とを有しており、インダクタＬ５および抵抗Ｒ２がキャパシタＣ２ａに直列に接続された回路構成と等価である。電極Ｔ２には、コンデンサＣ２の他にインダクタＬ３およびインダクタＬ６が接続されている。インダクタＬ３とインダクタＬ６とは密結合しており、擬似的に負のインダクタンス成分が生じている。この負のインダクタンス成分は、コンデンサＣ２の寄生インダクタンス（インダクタＬ５）を打ち消すことができ、コンデンサＣ２のインダクタンス成分を見かけ上小さくすることができる。コンデンサＣ２、インダクタＬ３およびインダクタＬ６で構成される回路を３次のＴ型ＬＣフィルタ回路と考えた場合、当該フィルタ回路は、インダクタＬ３とインダクタＬ６との負のインダクタンス成分により寄生インダクタンス（インダクタＬ５）を打ち消すことで、高周波帯のノイズ抑制効果を向上させる。
　フィルタ回路１は、電極Ｔ３を出力端子としてＩＣ等の電子部品に接続される。特に、フィルタ回路１に実装したコンデンサをデカップリングコンデンサとして使用する場合、電子部品に供給される電流が不足し電圧が低下したときでも、フィルタ回路１内のコンデンサを利用して電子部品に電荷を供給することができる。しかし、コンデンサＣ１の電荷を電子部品に供給した場合、インダクタＬ１を介して電子部品に電荷を供給することになり、電子部品に供給する電荷が遅れ、電荷供給性能が低下する。そこで、フィルタ回路１では、接地電極ＧＮＤ（第２電極）と電極Ｔ３との間でコンデンサＣ３を構成している。コンデンサＣ３は、寄生インダクタンスとしてインダクタＬ８、および寄生抵抗として抵抗Ｒ３とを有している。
　インダクタＬ１を通らずに電極Ｔ３（出力端子）から電子部品に電荷を供給することが可能な、電極Ｔ３と接地電極ＧＮＤとの間に形成されるコンデンサＣ３を設けることで、フィルタ回路１は、電子部品に供給する電荷の遅れを抑制することができる。つまり、フィルタ回路１は、電荷供給性能を維持したまま、寄生インダクタンスをキャンセルして高周波帯のノイズ抑制効果を向上させることができる。
　フィルタ回路１は、図１に示すように、回路基板２に対してコンデンサＣ１およびコンデンサＣ２が並列に実装されている。コンデンサＣ１およびコンデンサＣ２を実装する回路基板２に面に電極Ｔ１～電極Ｔ４が形成されている。
　回路基板２は、ガラスエポキシ基板の多層基板であり、複数の層を有している。コンデンサＣ１およびコンデンサＣ２を実装する面である第１層目には、電極Ｔ１および電極Ｔ２が形成されている。その他、第１層目には、コンデンサＣ１およびコンデンサＣ２を実装する電極Ｔ１および電極Ｔ２とは別の電極が形成されている。第１層目の下層に位置する第２層目には、インダクタＬ１およびインダクタＬ６のコイル形状の配線パターンが形成されており、インダクタＬ１およびインダクタＬ６の一方の端子が接続する電極Ｔ３および電極Ｔ４が形成されている。図示していないが、電極Ｔ３は、出力端子として第１層目に電子部品と接続可能な電極を形成してあり、電極Ｔ４も、入力端子として第１層目に電極を形成してある。さらに下層の第３層目には、インダクタＬ２およびインダクタＬ３のコイル形状の配線パターンが形成されており、電極Ｔ３とコンデンサＣ３を構成する接地電極ＧＮＤが形成されている。
　インダクタＬ１のコイル形状の配線パターンは、図１に示すように電極Ｔ１と接続し、コンデンサＣ１の長辺方向に沿って延びる直線部分の配線パターンと、コンデンサＣ１を横切り電極Ｔ３に至る斜線部分の配線パターンとを含む。インダクタＬ２のコイル形状の配線パターンは、図１に示すように電極Ｔ１と接続し、コンデンサＣ１の長辺方向に沿って延びる直線部分の配線パターンと、コンデンサＣ１をインダクタＬ１の配線パターンとは反対側から横切りコンデンサＣ２の方向に至る斜線部分の配線パターンとを含む。インダクタＬ１のコイル形状の配線パターンと、インダクタＬ２のコイル形状の配線パターンとは同じ形状であり、電極Ｔ１を挟んで線対称である。また、インダクタＬ１の斜線部分の配線パターンとインダクタＬ２の斜線部分の配線パターンとは、平面視においてコンデンサＣ１を実装する位置で交差し、インダクタＬ１の斜線部分の配線パターンとインダクタＬ２の斜線部分の配線パターンとの成す角がいずれも直角以外の角度である。つまり、インダクタＬ１の斜線部分の配線パターンとインダクタＬ２の斜線部分の配線パターンとは、直交しない。ここで、平面視とは、コンデンサＣ１，Ｃ２を実装する回路基板２の面の法線方向から見た視野のことである。
　同様に、インダクタＬ６のコイル形状の配線パターンは、図１に示すように電極Ｔ２と接続し、コンデンサＣ２の長辺方向に沿って延びる直線部分の配線パターンと、コンデンサＣ２を横切り電極Ｔ４に至る斜線部分の配線パターンとを含む。インダクタＬ３のコイル形状の配線パターンは、図１に示すように電極Ｔ２と接続し、コンデンサＣ２の長辺方向に沿って延びる直線部分の配線パターンと、コンデンサＣ２をインダクタＬ６の配線パターンとは反対側から横切りコンデンサＣ１の方向に至る斜線部分の配線パターンとを含む。インダクタＬ６のコイル形状の配線パターンと、インダクタＬ３コイル形状の配線パターンとは同じ形状であり、電極Ｔ２を挟んで線対称である。また、インダクタＬ６の斜線部分の配線パターンとインダクタＬ３の斜線部分の配線パターンとは、平面視においてコンデンサＣ２を実装する位置で交差し、インダクタＬ６の斜線部分の配線パターンとインダクタＬ３の斜線部分の配線パターンとの成す角がいずれも直角以外の角度である。つまり、インダクタＬ６の斜線部分の配線パターンとインダクタＬ３の斜線部分の配線パターンとは、直交しない。
　インダクタＬ２およびインダクタＬ３のコイル形状の配線パターンは、図１に示すように、連続して形成されており、１つのインダクタンス素子と考えることができる。つまり、１つのインダクタンス素子の図面の左側半分がインダクタＬ２として機能し、１つのインダクタンス素子の図面の右側半分がインダクタＬ３として機能している。これにより、インダクタＬ２およびインダクタＬ３の製造コストを低減することができる。もちろん、インダクタＬ２およびインダクタＬ３を別々に形成してもよい。
　インダクタＬ１の配線パターンは、巻き方向を一方の電極Ｔ３から電極Ｔ１へ反時計回りにしたコイル形状であり、インダクタＬ２の配線パターンは、巻き方向を電極Ｔ１からインダクタＬ３側へ反時計回りにしたコイル形状である。そのため、インダクタＬ１とインダクタＬ２とのコイルの巻き方向は、同じ反時計回りである。一方、インダクタＬ６の配線パターンは、巻き方向を電極Ｔ２から他方の電極Ｔ４へ時計回りにしたコイル形状であり、インダクタＬ３の配線パターンは、巻き方向をインダクタＬ２側から電極Ｔ２へ時計回りにしたコイル形状である。そのため、インダクタＬ３とインダクタＬ６とのコイルの巻き方向は、同じ時計回りである。そして、インダクタＬ１およびインダクタＬ２の巻き方向と、インダクタＬ３およびインダクタＬ６の巻き方向とは異なる方向となっている。
　インダクタＬ１とインダクタＬ２とは、電極Ｔ１に設けた共通のビアによって電気的に接続されている。同様に、インダクタＬ３とインダクタＬ６とは、電極Ｔ２に設けた共通のビアによって電気的に接続されている。
　電極Ｔ３と接地電極ＧＮＤとの間には、回路基板２の第２層目と第３層目との間のガラスエポキシ基板（回路基板２の一部）が配置されており、当該ガラスエポキシ基板を挟む電極Ｔ３と接地電極ＧＮＤとでコンデンサＣ３を構成している。コンデンサＣ３の容量は、出力端子に接続する電子部品に必要な電荷量により異なるが、少なくともコンデンサＣ１の容量以上であればよい。なお、電極Ｔ３と接地電極ＧＮＤとで構成するコンデンサＣ３について説明したが、電極Ｔ３と接地電極ＧＮＤとでコンデンサＣ３を構成せずに、直接キャパシタンス素子を接続してコンデンサＣ３を構成でもよい。また、回路基板２の上面と下面とに電極を形成して、両電極が回路基板２を介してコンデンサＣ３を構成でもよい。
　次に、フィルタ回路１におけるコンデンサＣ１の容量とコンデンサＣ３の容量との関係について詳しく説明する。なお、以下で説明するフィルタ回路１は、説明を簡単にするため、コンデンサＣ１、およびインダクタＬ１，Ｌ２で構成される３次のＴ型ＬＣフィルタ回路として説明する。図３は、本発明の実施の形態１に係るフィルタ回路１でコンデンサＣ１，Ｃ３の容量を変更した場合の回路図である。なお、図３では、コンデンサＣ１，Ｃ３内にある寄生抵抗を省略して説明する。
　まず、図３（ａ）に示すフィルタ回路１ａは、コンデンサＣ１の一方の電極Ｔ１にインダクタＬ１およびインダクタＬ２が接続されている。コンデンサＣ１は、キャパシタＣ１ａに寄生インダクタンスであるインダクタＬ４が直列に接続された回路構成である。キャパシタＣ１ａの容量は１μＦで、インダクタＬ４のインダクタンス成分は０．３ｎＨである。インダクタＬ１およびインダクタＬ２は、それぞれのインダクタンス成分が１．０ｎＨで、結合係数Ｋが０．３であれば、コンデンサＣ１の寄生インダクタンス（インダクタＬ４）を打ち消すことができる。出力端子である電極Ｔ３と接地電極ＧＮＤとで構成されるコンデンサＣ３も、キャパシタＣ３ａに寄生インダクタンスであるインダクタＬ８が直列に接続された回路構成である。キャパシタＣ３ａの容量は１μＦで、インダクタＬ８のインダクタンス成分は０．３ｎＨである。つまり、フィルタ回路１ａでは、コンデンサＣ３の容量とコンデンサＣ１の容量とが１対１の関係で同じ容量である。
　図３（ｂ）に示すフィルタ回路１ｂは、フィルタ回路１ａのキャパシタＣ１ａ，Ｃ３ａの容量が異なる以外、他の構成は同じである。そのため、フィルタ回路１ｂは、フィルタ回路１ａと同じ構成について同じ符号を付して詳細な説明を省略する。フィルタ回路１ｂでは、キャパシタＣ３ｂの容量が１．４μＦ、キャパシタＣ１ｂの容量が０．６μＦで、コンデンサＣ３の容量とコンデンサＣ１の容量とが７対３の関係である。
　図３（ｃ）に示すフィルタ回路１ｃは、フィルタ回路１ａのキャパシタＣ１ａ，Ｃ３ａの容量が異なる以外、他の構成は同じである。そのため、フィルタ回路１ｃは、フィルタ回路１ａと同じ構成について同じ符号を付して詳細な説明を省略する。フィルタ回路１ｃでは、キャパシタＣ３ｃの容量が１．８μＦ、キャパシタＣ１ｃの容量が０．２μＦで、コンデンサＣ３の容量とコンデンサＣ１の容量とが９対１の関係である。なお、図３（ｄ）に示すフィルタ回路１００は、フィルタ回路１ａ～１ｃとの比較対象として記載してある。フィルタ回路１００は、フィルタ回路１ｃからインダクタＬ１およびインダクタＬ２を削除した構成であり、寄生インダクタンスを打ち消さない回路である。
　図４は、本発明の実施の形態１に係るフィルタ回路１の周波数に対する伝送特性を示すグラフである。図３に示すフィルタ回路１ａ～１ｃ，１００に対して回路シミュレーションを行い、周波数に対する伝送特性を示した結果が図４に示すグラフである。図４に示すグラフは、横軸を周波数Ｆｒｅｑ（ＧＨｚ）とし、縦軸を伝送特性Ｓ（ｄＢ）としている。なお、図４に示す結果は、インダクタであるコイルの抵抗を０．０１Ω／ｎＨとして回路シミュレーションを行った結果である。
　まず、図４（ａ）に示すグラフは、フィルタ回路１ａとフィルタ回路１００とを比較した伝送特性を示すグラフである。インダクタＬ１およびインダクタＬ２を備えていないフィルタ回路１００では、０．０２０ＧＨｚ以上の周波数Ｆｒｅｑにおいて伝送特性Ｓが急激に高くなり（図中（ｄ）のグラフ）、高周波帯のノイズを抑制することができない。一方、フィルタ回路１ａは、０．０１０ＧＨｚ以上の周波数Ｆｒｅｑにおいて伝送特性Ｓが十分に低下し（図中（ａ）のグラフ）、高周波帯のノイズ抑制効果を向上させることができる。しかし、コンデンサＣ１の容量とコンデンサＣ３の容量とが同じであるため、２つのコンデンサの自己共振周波数が一致して共振が生じる。図４（ａ）に示すグラフでは、０．００４ＧＨｚ～０．００５ＧＨｚの間で共振が生じている。
　次に、図４（ｂ）に示すグラフは、フィルタ回路１ｂとフィルタ回路１００とを比較した伝送特性を示すグラフである。フィルタ回路１ｂは、０．０１０ＧＨｚ以上の周波数Ｆｒｅｑにおいて伝送特性Ｓが十分に低下し（図中（ｂ）のグラフ）、高周波帯のノイズ抑制効果を向上させることができる。さらに、コンデンサＣ１の容量とコンデンサＣ３の容量とが異なるため、２つのコンデンサの自己共振周波数も異なる。そのため、コンデンサＣ１の自己共振周波数とコンデンサＣ３の自己共振周波数との間で共振は生じるが、図４（ａ）に示すグラフのような０．００４ＧＨｚ～０．００５ＧＨｚの間で伝送特性Ｓが高い共振は生じない。
　次に、図４（ｃ）に示すグラフは、フィルタ回路１ｃとフィルタ回路１００とを比較した伝送特性を示すグラフである。フィルタ回路１ｃは、０．０１０ＧＨｚ以上の周波数Ｆｒｅｑにおいて伝送特性Ｓが十分に低下し（図中（ｃ）のグラフ）、高周波帯のノイズ抑制効果を向上させることができる。さらに、コンデンサＣ１の容量とコンデンサＣ３の容量とが異なるため、２つのコンデンサの自己共振周波数も異なる。そのため、コンデンサＣ１の自己共振周波数とコンデンサＣ３の自己共振周波数との間で共振は生じるが、図４（ａ）に示すグラフのような０．００４ＧＨｚ～０．００５ＧＨｚの間で伝送特性Ｓが高い共振は生じない。逆に、図４（ｂ）に示すグラフでは、０．０１０ＧＨｚ付近で伝送特性Ｓが高い共振が生じている。
　このように、フィルタ回路１は、コンデンサＣ３の容量がコンデンサＣ１の容量以上であれば、電子部品に供給する電荷供給性能を維持しつつ、高い周波数において伝送特性が十分に低下させることができる。なお、２つのコンデンサの自己共振周波数が一致して伝送特性Ｓの高い共振を生じさせないためには、コンデンサＣ１の容量とコンデンサＣ３の容量とを異ならせる必要がある。特に、コンデンサＣ３の容量とコンデンサＣ１の容量とが７対３以上の関係であれば、０．００４ＧＨｚ～０．００５ＧＨｚの間で伝送特性Ｓが高い共振は生じない。
　以上のように、本発明の実施の形態に係るフィルタ回路１では、コンデンサＣ１一方の端子を接続する電極Ｔ１にインダクタＬ１およびインダクタＬ２を接続し、出力端子である電極Ｔ３との間で容量を形成する接地電極ＧＮＤ（第２電極）を備えるので、コンデンサＣ１の寄生インダクタンス（インダクタＬ４）を打ち消すとともに、電子部品に対する電荷供給性能を維持することが可能となる。
　（変形例）
　なお、本発明の実施の形態に係る回路基板２では、入力端子である電極Ｔ４との間で容量を形成する電極（第３電極）をさらに備え、電極Ｔ４と第３電極とでコンデンサを形成してもよい。これにより、回路基板２は、電極Ｔ４を出力端子、電極Ｔ３を入力端子に入れ替えても用いることが可能になる。また、電極Ｔ３と接地電極ＧＮＤ（第２電極）とで形成されるコンデンサＣ３と、電極Ｔ４と電極（第３電極）とで形成されるコンデンサとで容量を異ならせることで、電極Ｔ３を出力端子にするのか、電極Ｔ４を出力端子にするのかで電子部品に対する電荷供給性能を異ならせることができる。
　また、本発明の実施の形態に係る回路基板２では、図１に示すようにインダクタＬ１の斜線部分の配線パターンとインダクタＬ２の斜線部分の配線パターンとの成す角がいずれも直角以外の角度であるので、製造バラツキにより回路基板に積みズレが生じてもコンデンサＣ１，Ｃ２の寄生インダクタンスを打ち消すための負のインダクタンス成分への影響が小さい。
　コンデンサＣ１，Ｃ２は、積層セラミックコンデンサであると説明したが、BaTiO3（チタン酸バリウム）を主成分とした積層セラミックコンデンサだけでなく、他の材料を主成分とした積層セラミックコンデンサでもよい。さらに、コンデンサＣ１，Ｃ２は、積層セラミックコンデンサに限定されるものではなく、例えばアルミ電解コンデンサなどの他の種類のコンデンサでもよい。
　図１に示すように、コンデンサＣ１，Ｃ２のそれぞれに設けるインダクタＬ１，Ｌ２の大きさは同じである場合を説明したが、これに限定されるものではない。例えば、コンデンサＣ１，Ｃ２のそれぞれに対して打ち消す寄生インダクタンスが異なる場合、インダクタＬ１，Ｌ２を大きさや配線パターンの形状をそれぞれ異ならせてもよい。また、多層基板の第２層目にインダクタＬ１を形成し、第３層目にインダクタＬ２を形成すると記載したが、これに限定されるものではなく、例えば第２層目にインダクタＬ２を形成し、第３層目にインダクタＬ１を形成してもよい。
　さらに、回路基板２は、ガラスエポキシ基板の多層基板であると説明したが、これに限定されるものではない。例えば、回路基板２は、単層基板であってもよく、電極Ｔ１および電極Ｔ２と、インダクタＬ１およびインダクタＬ６のコイル形状の配線パターンと、インダクタＬ２およびインダクタＬ３のコイル形状の配線パターンとが同じ平面上に形成されてもよい。なお、インダクタＬ１とインダクタＬ２との交差部１２やインダクタＬ６とインダクタＬ３との交差部には、互いの配線パターンが電気的に接触しないように絶縁膜を形成する必要がある。
　さらに、実施の形態１では、インダクタＬ１のコイル形状の配線パターンと、インダクタＬ２のコイル形状の配線パターンとは同じ形状であり、電極Ｔ１を挟んで線対称である場合について説明したが、これに限定されるものではない。
　（実施の形態２）
　本発明の実施の形態１では、図１に示すように回路基板２にインダクタＬ１～Ｌ３，Ｌ６、およびコンデンサＣ３を形成し、回路基板２にコンデンサＣ１，Ｃ２を実装するフィルタ回路１について説明した。しかし、回路基板２に形成したインダクタおよびコンデンサを、キャパシタンス素子の内部に形成してもよい。そこで、本発明の実施の形態２では、インダクタおよびコンデンサの部分を含むキャパシタンス素子について説明する。図５は、本発明の実施の形態２に係るコンデンサの斜視図である。
　図５に示すコンデンサＣ１Ａは、積層セラミックコンデンサであり、静電容量を取得するための複数の内部電極と、誘電体セラミック層が交互に積層されている。積層する内部電極は、コンデンサＣ１Ａの一方の端部と他方の端部とで交互に引き出されている。それぞれの端部に引き出された内部電極は、コンデンサＣ１Ａのそれぞれの端部に設けられた外部電極４ａ，４ｂに接続されている。さらに、コンデンサＣ１Ａは、寄生インダクタンスを打ち消すためにインダクタＬ１，Ｌ２を内部に形成し、電荷供給のためにコンデンサＣ３も内部に形成している。図６は、本発明の実施の形態２に係るコンデンサＣ１Ａの等価回路を示す回路図である。図６に示す等価回路は、本来のコンデンサＣ１Ａの容量であるコンデンサＣ１と、インダクタＬ１，Ｌ２と、電荷供給のコンデンサＣ３とで構成されている。コンデンサＣ１の一方が接続される外部電極４ａには、インダクタＬ１，Ｌ２がそれぞれ接続されている。コンデンサＣ１の他方が接続される外部電極４ｂには、コンデンサＣ３の一方が接続されている。出力端子に対応する外部電極４ｃには、インダクタＬ１およびコンデンサＣ３の他方が接続されている。入力端子に対応する外部電極４ｄには、インダクタＬ２が接続されている。
　インダクタＬ１，Ｌ２は、コンデンサＣ１Ａの図中上層側に形成され、コンデンサＣ１が形成される誘電体セラミック層の上側に形成される。インダクタＬ１は、外部電極４ａ（図１に示す電極Ｔ１に対応）と接続し、外部電極４ｃに至る配線パターンである。インダクタＬ２は、インダクタＬ１と同じ外部電極４ａと接続し、外部電極４ｄに至る配線パターンで、かつインダクタＬ１と交差する配線パターンである。外部電極４ｄは、インダクタＬ１と接続したコンデンサＣ１Ａの外部電極４ｃと反対面に形成してある。なお、コンデンサＣ１Ａには、後述するように図中下層側にコンデンサＣ３が形成され、コンデンサＣ１が形成される誘電体セラミック層の下側にコンデンサＣ３を形成している。
　図７は、本発明の実施の形態２に係るコンデンサＣ１Ａの構成を示す分解平面図である。図７に示すように、チタン酸バリウム系のセラミックグリーンシート（例えば、焼成後の厚みが３μｍとなるようなセラミックグリーンシート（セラミック素体））３ａ～３ｆに、導電性ペースト（Ｎｉペースト）をスクリーン印刷法により印刷して電極パターンを形成する。図７（ａ）に示すセラミックグリーンシート３ａには、外部電極４ａ～４ｄのそれぞれに接続する内部電極パターン４ａ１～４ｄ１が形成されている。さらに、セラミックグリーンシート３ａには、インダクタＬ１を構成するため、内部電極パターン４ａ１と内部電極パターン４ｃ１を接続する配線形状の内部電極パターンが形成されている。
　図７（ｂ）に示すセラミックグリーンシート３ｂには、外部電極４ａ～４ｄのそれぞれに接続する内部電極パターン４ａ１～４ｄ１が形成されている。さらに、セラミックグリーンシート３ｂには、インダクタＬ２を構成するため、内部電極パターン４ａ１と内部電極パターン４ｄ１を接続する配線形状の内部電極パターンが形成されている。セラミックグリーンシート３ａ，３ｂでインダクタＬ１，Ｌ２の第１の機能部を構成している。
　図７（ｃ）に示すセラミックグリーンシート３ｃには、外部電極４ａ～４ｄのそれぞれに接続する内部電極パターン４ａ１～４ｄ１が形成されている。さらに、セラミックグリーンシート３ｃには、コンデンサＣ１の一方の電極を構成するため、内部電極パターン４ａ１に接続された平面形状の平面電極パターン２ａが形成されている。
　図７（ｄ）に示すセラミックグリーンシート３ｄには、外部電極４ａ～４ｄのそれぞれに接続する内部電極パターン４ａ１～４ｄ１が形成されている。さらに、セラミックグリーンシート３ｄには、コンデンサＣ１の他方の電極を構成するため、内部電極パターン４ｂ１に接続された平面形状の平面電極パターン２ｂが形成されている。セラミックグリーンシート３ｃ、３ｄの単位で繰り返し積層（例えば１００層）することで、コンデンサＣ１で必要な容量を確保する。セラミックグリーンシート３ｃ、３ｄでコンデンサＣ１の第２の機能部を構成している。
　図７（ｅ）に示すセラミックグリーンシート３ｅには、外部電極４ａ～４ｄのそれぞれに接続する内部電極パターン４ａ１～４ｄ１が形成されている。さらに、セラミックグリーンシート３ｅには、コンデンサＣ３の一方の電極を構成するため、内部電極パターン４ｃ１に接続された平面形状の平面電極パターン２ｃが形成されている。
　図７（ｆ）に示すセラミックグリーンシート３ｆには、外部電極４ａ～４ｄのそれぞれに接続する内部電極パターン４ａ１～４ｄ１が形成されている。さらに、セラミックグリーンシート３ｆには、コンデンサＣ３の他方の電極を構成するため、内部電極パターン４ｂ１に接続された平面形状の平面電極パターン２ｂが形成されている。セラミックグリーンシート３ｅ，３ｆの単位で繰り返し積層（例えば２００層）することで、コンデンサＣ３で必要な容量を確保する。セラミックグリーンシート３ｅ，３ｆでコンデンサＣ３の第３の機能部を構成している。なお、セラミックグリーンシート３ｆは、セラミックグリーンシート３ｄと電極パターンが共通である。
　複数のセラミックグリーンシート３ａ～３ｆを積層するとともに、その上下両面側に内部電極パターンが印刷されていないセラミックグリーンシート（ダミー層）を複数層（例えば２５層）ずつ積層する。ダミー層を含め複数のセラミックグリーンシート３を圧着することにより、未焼成の積層体を形成する。形成した積層体から、ダイシングなどの方法により多数個のコンデンサＣ１Ａを分割する。分割した積層体を焼成し、焼成した積層体の外部に、内部電極パターン４ａ１，４ｂ１と導通するように銅電極を焼き付けて外部電極４ａ，４ｂを形成し、側面部に内部電極パターン４ｃ１，４ｄ１と導通するように銅電極を焼き付けて外部電極４ｃ，４ｄを形成する。
　コンデンサＣ１の容量およびコンデンサＣ３の容量は、積層するセラミックグリーンシート３ｃ～３ｆの枚数による調整することが可能であり、それぞれ同数枚積層することでコンデンサＣ１の容量とコンデンサＣ３の容量とは同じ容量となる。もちろん、実施の形態１で説明したようにコンデンサＣ３の容量とコンデンサＣ１の容量とが７対３以上の関係となるように、積層するセラミックグリーンシート３ｃ～３ｆの枚数を調整することは可能である。なお、コンデンサＣ１Ａでは、コンデンサＣ３の容量がコンデンサＣ１の容量以上になるように、積層するセラミックグリーンシート３ｃ～３ｆの枚数を調整すればよい。
　以上のように、本発明の実施の形態に係るコンデンサＣ１Ａでは、第１の機能部と、第２の機能部と、第３の機能部とを含んでいる。第１の機能部は、内部電極パターン４ａ１と接続する一端から内部電極パターン４ｃ１へと延びる第１配線を有するインダクタＬ１と、内部電極パターン４ａ１と接続する一端から内部電極パターン４ｄ１へと延び、かつ第１配線と交差する第２配線を有するインダクタＬ２とを含む。第２の機能部は、内部電極パターン４ａ１と接続する平面電極パターン２ａと、内部電極パターン４ｂ１と接続する平面電極パターン２ｂとを含み、第３の機能部は、内部電極パターン４ｂ１と接続する平面電極パターン２ｂと、内部電極パターン４ｃ１と接続する平面電極パターン２ｃとを含む。そのため、本発明の実施の形態に係るコンデンサＣ１Ａは、コンデンサＣ１の寄生インダクタンス（インダクタＬ４）を打ち消すとともに、電子部品に対する電荷供給性能を維持することが可能となる。
　（変形例）
　なお、本発明の実施の形態に係るコンデンサＣ１Ａでは、入力端子である外部電極４ｄと外部電極４ｂとの間にコンデンサを形成してもよい。これにより、コンデンサＣ１Ａは、外部電極４ｄを出力端子、外部電極４ｃを入力端子に入れ替えても用いることが可能になる。また、外部電極４ｃと外部電極４ｂとの間に形成されるコンデンサＣ３と、外部電極４ｄと外部電極４ｂとの間に形成されるコンデンサとで容量を異ならせることで、外部電極４ｃを出力端子にするのか、外部電極４ｄを出力端子にするのかで電子部品に対する電荷供給性能を異ならせることができる。さらに、本発明の実施の形態に係るコンデンサＣ１Ａでは、下層側にコンデンサＣ３が形成され、コンデンサＣ１が形成される誘電体セラミック層の下にコンデンサＣ３を形成している。そのため、コンデンサＣ３は、インダクタＬ１，Ｌ２の影響を受けにくく、出力端子に接続した電子機器に供給する電荷の遅延を抑制することができる。また、本発明の実施の形態に係るコンデンサＣ１Ａでは、実施の形態１で説明したインダクタＬ１，Ｌ２と同様の構成を採用することができる。
　（実施の形態３）
　本発明の実施の形態２では、図７に示すように異なる電極パターンを形成した３種類のセラミックグリーンシート３ｃ～３ｄを積層することでコンデンサＣ１Ａを形成している。本発明の実施の形態３では、形成する電極パターンの種類を減らし、異なる電極パターンを形成した２種類のセラミックグリーンシートを積層することでコンデンサを形成する。図８は、本発明の実施の形態３に係るコンデンサＣ１Ｂの構成を示す分解平面図である。図８に示すように、チタン酸バリウム系のセラミックグリーンシート３ｇ～３ｋに、導電性ペースト（Ｎｉペースト）をスクリーン印刷法により印刷して電極パターンを形成する。なお、図８に示すコンデンサＣ１Ｂでは、実施の形態２に係るコンデンサＣ１Ａと同じ構成について同じ符号を用いて詳しい説明を繰返さない。
　図８（ａ）に示すセラミックグリーンシート３ｇに形成したインダクタＬ１の斜線部分の配線パターンと、図８（ｂ）に示すセラミックグリーンシート３ｈに形成したインダクタＬ２の斜線部分の配線パターンとの成す角がいずれも直角以外の角度である。そのため、製造バラツキによりセラミックグリーンシート３に積みズレが生じてもコンデンサＣ１の寄生インダクタンスを打ち消すための負のインダクタンス成分への影響が小さい。なお、インダクタＬ１，Ｌ２を形成するために、図７に示したセラミックグリーンシート３ａ，３ｂを用いてもよい。
　図８（ｃ）に示すセラミックグリーンシート３ｉは、内部電極パターン４ａ１，４ｂ１、内部電極パターン４ｃ１，４ｄ１などの電極パターンが形成されていない。つまり、セラミックグリーンシート３ｉは、インダクタＬ１，Ｌ２を形成する層と、コンデンサを形成する層との間をあけるためのダミー層を形成するための構成である。インダクタＬ１，Ｌ２とコンデンサの電極とが近い位置にあると、コンデンサの電極の影響を受けインダクタＬ１，Ｌ２のＱ値が低下する。そこで、セラミックグリーンシート３ｉでダミー層を形成することでＱ値の低下を抑制している。
　図８（ｄ）に示すセラミックグリーンシート３ｊには、外部電極４ａに接続する内部電極パターン４ａ１、外部電極４ｃ，４ｄのそれぞれに接続する内部電極パターン４ｃ１，４ｄ１が形成されている。さらに、セラミックグリーンシート３ｊには、コンデンサＣ３の一方の電極を構成するため、内部電極パターン４ｃ１に接続された平面形状の平面電極パターン２ｄが形成され、コンデンサＣ１の一方の電極を構成するため、内部電極パターン４ａ１に接続された平面形状の平面電極パターン２ｅが形成されている。つまり、セラミックグリーンシート３ｊに形成した電極パターンは、図７に示すセラミックグリーンシート３ｃに形成した平面電極パターン２ａと、セラミックグリーンシート３ｅに形成した平面電極パターン２ｃとが形成してある。１枚のセラミックグリーンシート３ｊ内に領域を分けて２つの電極パターンを形成してある。
　図８（ｅ）に示すセラミックグリーンシート３ｋには、外部電極４ｂに接続する内部電極パターン４ｂ１が形成されている。さらに、セラミックグリーンシート３ｋには、コンデンサＣ１，Ｃ３の他方の電極を構成するため、内部電極パターン４ｂ１に接続された平面形状の平面電極パターン２ｂが形成されている。セラミックグリーンシート３ｊ，３ｋの単位で繰り返し積層（例えば２００層）することで、コンデンサＣ１，Ｃ３で必要な容量を確保する。
　図８に示す複数のセラミックグリーンシート３ｇ～３ｋを積層するとともに、その上下両面側に内部電極パターンが印刷されていないセラミックグリーンシート（ダミー層）を複数層（例えば２５層）ずつ積層する。ダミー層を含め複数のセラミックグリーンシート３ｇ～３ｋを圧着することにより、未焼成の積層体を形成する。形成した積層体から、ダイシングなどの方法により多数個のコンデンサＣ１Ｂを分割する。分割した積層体を焼成し、焼成した積層体の外部に、内部電極パターン４ａ１，４ｂ１と導通するように銅電極を焼き付けて外部電極４ａ，４ｂを形成し、側面部に内部電極パターン４ｃ１，４ｄ１と導通するように銅電極を焼き付けて外部電極４ｃ，４ｄを形成する。
　コンデンサＣ１の容量およびコンデンサＣ３の容量は、１枚のセラミックグリーンシート３ｊ内で形成する平面電極パターン２ｄと平面電極パターン２ｅとの面積比で調整することが可能であり、面積比を１対１にするとコンデンサＣ１の容量とコンデンサＣ３の容量とは同じ容量となる。もちろん、実施の形態１で説明したようにコンデンサＣ３の容量とコンデンサＣ１の容量とが７対３以上の関係となるように、平面電極パターン２ｄと平面電極パターン２ｅとの面積比を調整することは可能である。なお、コンデンサＣ１Ｂでは、コンデンサＣ３の容量がコンデンサＣ１の容量以上になるように、平面電極パターン２ｄと平面電極パターン２ｅとの面積比を調整すればよい。
　以上のように、本発明の実施の形態に係るコンデンサＣ１Ｂでは、セラミックグリーンシート３に形成する電極パターンの種類を減らしても、コンデンサＣ１の寄生インダクタンス（インダクタＬ４）を打ち消すとともに、電子部品に対する電荷供給性能を維持することが可能となる。
　（変形例）
　なお、本発明の実施の形態に係るコンデンサＣ１Ｂでも、入力端子である外部電極４ｄと外部電極４ｂとの間にコンデンサを形成してもよい。また、外部電極４ｃと外部電極４ｂとの間に形成されるコンデンサＣ３と、外部電極４ｄと外部電極４ｂとの間に形成されるコンデンサとで容量を異ならせることで、外部電極４ｃを出力端子にするのか、外部電極４ｄを出力端子にするのかで電子部品に対する電荷供給性能を異ならせることができる。さらに、本発明の実施の形態に係るコンデンサＣ１Ｂでも、実施の形態１で説明したインダクタＬ１，Ｌ２と同様の構成を採用することができる。
　（実施の形態４）
　本発明の実施の形態２では、図５に示すように複数の誘電体セラミック層を図中垂直方向に積層したコンデンサＣ１Ａについて説明した。しかし、誘電体セラミック層を積層する方向は垂直方向に限定されない。そこで、本発明の実施の形態４では、複数の誘電体セラミック層を水平方向に積層したコンデンサについて説明する。図９は、本発明の実施の形態４に係るコンデンサの斜視図である。
　図９に示すコンデンサＣ１Ｃは、積層セラミックコンデンサであり、静電容量を取得するための複数の内部電極と、誘電体セラミック層が交互に図中水平方向に積層されている。積層する内部電極は、コンデンサＣ１Ｃの一方の端部と他方の端部とで交互に引き出されている。それぞれの端部に引き出された内部電極は、コンデンサＣ１Ｃのそれぞれの端部に設けられた外部電極４ａ，４ｂに接続されている。さらに、コンデンサＣ１Ｃは、寄生インダクタンスを打ち消すためにインダクタＬ１，Ｌ２を内部に形成し、電荷供給のためにコンデンサＣ３も内部に形成している。なお、図９に示すコンデンサＣ１Ｃでは、実施の形態２に係るコンデンサＣ１Ａと同じ構成について同じ符号を用いて詳しい説明を繰返さない。また、コンデンサＣ１Ｃの等価回路は、図６に示す実施の形態２に係るコンデンサＣ１Ａと同じであるため詳しい説明を繰返さない。
　インダクタＬ１，Ｌ２は、コンデンサＣ１Ｃの図中左層側に形成され、コンデンサＣ１が形成される誘電体セラミック層の左側に形成される。インダクタＬ１は、外部電極４ａと接続し、外部電極４ｃに至る配線パターンである。インダクタＬ２は、インダクタＬ１と同じ外部電極４ａと接続し、外部電極４ｄに至る配線パターンで、かつインダクタＬ１と交差する配線パターンである。外部電極４ｄは、外部電極４ｃと同じコンデンサＣ１Ｃの図中下面に形成されているが、コンデンサＣ１Ｃの長手方向において外部電極４ｃと反対側に形成してある。また、外部電極４ｂは、外部電極４ｃ，４ｄと同じコンデンサＣ１Ｃの図中下面に形成されているが、外部電極４ｃと外部電極４ｄとの間に形成してある。なお、コンデンサＣ１Ｃには、後述するように図中右層側にコンデンサＣ３が形成され、コンデンサＣ１が形成される誘電体セラミック層の右側にコンデンサＣ３を形成している。
　図１０は、本発明の実施の形態４に係るコンデンサＣ１Ｃの要部構成を示す分解斜視図である。図１０に示すように、チタン酸バリウム系のセラミックグリーンシート３ｍ～３ｒに、導電性ペースト（Ｎｉペースト）をスクリーン印刷法により印刷して電極パターンを形成する。図中左側から１枚目のセラミックグリーンシート３ｍには、外部電極４ａ，４ｃのそれぞれに接続する内部電極パターン４ａ１，４ｃ１が形成されている。さらに、セラミックグリーンシート３ｍには、インダクタＬ１を構成するため、内部電極パターン４ａ１と内部電極パターン４ｃ１を接続する配線形状の内部電極パターンが形成されている。
　図中左側から２枚目のセラミックグリーンシート３ｎには、外部電極４ａ，４ｄのそれぞれに接続する内部電極パターン４ａ１，４ｄ１が形成されている。さらに、セラミックグリーンシート３ｎには、インダクタＬ２を構成するため、内部電極パターン４ａ１と内部電極パターン４ｄ１を接続する配線形状の内部電極パターンが形成されている。セラミックグリーンシート３ｍ，３ｎでインダクタＬ１，Ｌ２の第１の機能部を構成している。
　図中左側から３枚目のセラミックグリーンシート３ｏには、外部電極４ａに接続する内部電極パターン４ａ１が形成されている。さらに、セラミックグリーンシート３ｏには、コンデンサＣ１の一方の電極を構成するため、内部電極パターン４ａ１に接続された平面形状の平面電極パターン２ａが形成されている。
　図中左側から４枚目のセラミックグリーンシート３ｐには、外部電極４ｂに接続する内部電極パターン４ｂ１が形成されている。さらに、セラミックグリーンシート３ｐには、コンデンサＣ１の他方の電極を構成するため、内部電極パターン４ｂ１に接続された平面形状の平面電極パターン２ｂが形成されている。セラミックグリーンシート３ｏ，３ｐの単位で繰り返し積層（例えば１００層）することで、コンデンサＣ１で必要な容量を確保する。セラミックグリーンシート３ｏ，３ｐでコンデンサＣ１の第２の機能部を構成している。
　図中左側から５枚目のセラミックグリーンシート３ｑには、外部電極４ｃに接続する内部電極パターン４ｃ１が形成されている。さらに、セラミックグリーンシート３ｑには、コンデンサＣ３の一方の電極を構成するため、内部電極パターン４ｃ１に接続された平面形状の平面電極パターン２ｃが形成されている。なお、図１０では、内部電極パターン４ｃ１が接続している外部電極４ｃを図示するため、他のセラミックグリーンシートと並んで図示されているセラミックグリーンシート３ｑ以外に、引き出してセラミックグリーンシート３ｑを図示している。
　図中左側から６枚目のセラミックグリーンシート３ｒには、外部電極４ｂに接続する内部電極パターン４ｂ１が形成されている。さらに、セラミックグリーンシート３ｒには、コンデンサＣ３の他方の電極を構成するため、内部電極パターン４ｂ１に接続された平面形状の平面電極パターン２ｂが形成されている。セラミックグリーンシート３ｑ，３ｒの単位で繰り返し積層（例えば２００層）することで、コンデンサＣ３で必要な容量を確保する。セラミックグリーンシート３ｑ，３ｒでコンデンサＣ３の第３の機能部を構成している。
　図１０に示す複数のセラミックグリーンシート３ｍ～３ｒを積層するとともに、その左右両面側に内部電極パターンが印刷されていないセラミックグリーンシート（ダミー層）を複数層（例えば２５層）ずつ積層する。ダミー層を含め複数のセラミックグリーンシート３を圧着することにより、未焼成の積層体を形成する。形成した積層体から、ダイシングなどの方法により多数個のコンデンサＣ１Ｃを分割する。分割した積層体を焼成し、焼成した積層体の上面部に、内部電極パターン４ａ１と導通するように銅電極を焼き付けて外部電極４ａを形成し、下面部に内部電極パターン４ｂ１～４ｄ１と導通するように銅電極を焼き付けて外部電極４ｂ～４ｄを形成する。
　コンデンサＣ１の容量およびコンデンサＣ３の容量は、水平方向に積層するセラミックグリーンシート３ｏ～３ｒの枚数による調整することが可能であり、それぞれ同数枚積層するとコンデンサＣ１の容量とコンデンサＣ３の容量とは同じ容量となる。もちろん、実施の形態１で説明したようにコンデンサＣ３の容量とコンデンサＣ１の容量とが７対３以上の関係となるように、水平方向に積層するセラミックグリーンシート３ｏ～３ｒの枚数による調整することは可能である。なお、コンデンサＣ１Ｃでは、コンデンサＣ３の容量がコンデンサＣ１の容量以上になるように、水平方向に積層するセラミックグリーンシート３ｏ～３ｒの枚数を調整すればよい。
　以上のように、本発明の実施の形態に係るコンデンサＣ１Ｃでは、複数の誘電体セラミック層を水平方向に積層したコンデンサであって、第１の機能部と、第２の機能部と、第３の機能部とを含んでいるので、コンデンサＣ１の寄生インダクタンス（インダクタＬ４）を打ち消すとともに、電子部品に対する電荷供給性能を維持することが可能となる。
　（変形例）
　なお、本発明の実施の形態に係るコンデンサＣ１Ｃでは、入力端子である外部電極４ｄと外部電極４ｂとの間にコンデンサを形成してもよい。また、外部電極４ｃと外部電極４ｂとの間に形成されるコンデンサＣ３と、外部電極４ｄと外部電極４ｂとの間に形成されるコンデンサとで容量を異ならせることで、外部電極４ｃを出力端子にするのか、外部電極４ｄを出力端子にするのかで電子部品に対する電荷供給性能を異ならせることができる。さらに、本発明の実施の形態に係るコンデンサＣ１Ｃでは、左層側にインダクタＬ１，Ｌ２、右層側にコンデンサＣ３が形成されている。そのため、コンデンサＣ３は、インダクタＬ１，Ｌ２の影響を受けにくく、出力端子に接続した電子機器に供給する電荷の遅延を抑制することができる。また、本発明の実施の形態に係るコンデンサＣ１Ｃでは、実施の形態１で説明したインダクタＬ１，Ｌ２と同様の構成を採用することができる。さらに、本発明の実施の形態に係るコンデンサＣ１Ｃでは、実施の形態３に係るコンデンサＣ１Ｂのように、セラミックグリーンシート３ｏ～３ｒに形成する電極パターンの種類を減らしてもよい。
　今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した説明ではなく、請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
　１　フィルタ回路、２　回路基板、Ｃ１，Ｃ２　コンデンサ、Ｌ１～Ｌ６　インダクタ、Ｒ１，Ｒ２　抵抗、Ｔ１～Ｔ４　電極。

Claims (7)

  1. 　キャパシタンス素子を実装する回路基板であって、
    　前記キャパシタンス素子の一方の端子を接続するための第１電極と、
    　前記第１電極と接続する一端から前記キャパシタンス素子を実装する領域を横切り他端へと延びる第１配線を有する第１インダクタンス素子と、
    　前記第１電極と接続する一端から前記キャパシタンス素子を実装する領域を前記第１配線とは反対側から横切り他端へと延びる第２配線を有する第２インダクタンス素子と、
    　前記第２配線の他端と接続される入力端子と、
    　前記第１配線の他端と接続される出力端子と、
    　前記出力端子との間で容量を形成する第２電極とを備え、
    　前記出力端子と前記第２電極とで形成される容量が前記キャパシタンス素子の容量以上である、回路基板。
  2. 　前記第１インダクタンス素子の形状と前記第２インダクタンス素子の形状とは同じ形状であり、前記第１電極を挟んで線対称の形状である、請求項１に記載の回路基板。
  3. 　平面視において前記第１配線と前記第２配線とが交差し、前記第１配線と前記第２配線との成す角がいずれも直角以外の角度である、請求項１または請求項２に記載の回路基板。
  4. 　前記出力端子と前記第２電極とで形成される容量と前記キャパシタンス素子の容量との比が、７対３以上である、請求項１～請求項３のいずれか１項に記載の回路基板。
  5. 　前記入力端子との間で容量を形成する第３電極をさらに備え、
    　前記入力端子と前記第３電極とで形成される容量は、前記出力端子と前記第２電極とで形成される容量と同じである、請求項１～請求項４のいずれか１項に記載の回路基板。
  6. 　請求項１～請求項５のいずれか１項に記載の前記回路基板と、
    　前記キャパシタンス素子として、前記回路基板に実装するコンデンサとを備える、フィルタ回路。
  7. 　複数の積層されたセラミック層からなり、互いに対向する１対の主面と前記主面間を結ぶ側面とを有する、セラミック素体と、
    　前記セラミック素体の内部に配置された複数の内部電極と、
    　前記セラミック素体の前記側面に配置され、前記複数の内部電極にそれぞれ電気的に接続された、複数の外部電極とを備え、
    　前記複数の内部電極は、
    　　前記セラミック素体の第１の側面に配置された第１の内部電極と、
    　　前記第１の側面と対向する前記セラミック素体の第２の側面に配置された第２の内部電極と、
    　　前記第１の側面と対向しない前記セラミック素体の第３の側面に配置された第３の内部電極と、
    　　前記第３の側面と対向する前記セラミック素体の第４の側面に配置された第４の内部電極とを含み、
    　前記セラミック素体は、互いに対向する１対の前記主面間を結ぶ高さ方向に沿うように第１の機能部と、第２の機能部と、第３の機能部が配置されており、
    　前記第１の機能部は、
    　　前記第１の内部電極と接続する一端から前記第３の内部電極へと延びる第１配線を有する第１インダクタンス素子と、
    　　前記第１の内部電極と接続する一端から前記第４の内部電極へと延び、かつ前記第１配線と交差する第２配線を有する第２インダクタンス素子とを含み、
    　前記第２の機能部は、
    　　前記第１の内部電極と接続する第１平面電極と、
    　　前記第２の内部電極と接続する第２平面電極とを含み、
    　前記第３の機能部は、
    　　前記第２平面電極と、
    　　前記第３の内部電極と接続する第３平面電極とを含み、
    　前記第３の機能部で形成される容量が前記第２の機能部で形成される容量以上である、キャパシタンス素子。
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