WO2016199556A1 - メモリデバイスおよびメモリシステム - Google Patents

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electrode
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memory
memory device
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晴彦 寺田
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Definitions

  • the present disclosure relates to a memory device and a memory system including a plurality of nonvolatile storage units.
  • JP 2011-222994 A International Publication 2012/070236 Specification JP 2011-1114011 A
  • a memory device includes n memory cell units stacked in order from the first to the n-th in the first direction on a substrate.
  • Each of these n memory cell units includes one or more first electrodes, a plurality of second electrodes provided so as to intersect with each of the first electrodes, one or more first electrodes, and a plurality of second electrodes.
  • a plurality of memory cells provided at respective intersections with the electrodes and respectively connected to both the first electrode and the second electrode; and one or more memory cells connected to the first electrode to form one or more connection portions And a lead wire.
  • connection portion in the (m + 1) th (m is a natural number equal to or less than n) memory cell unit is an mth memory cell region surrounded by a plurality of memory cells in the mth memory cell unit. It is in the position which overlaps in the 1st direction. That is, this memory device is configured such that the projection image of the mth memory cell region in the first direction and the projection image of the connection portion in the (m + 1) th memory cell unit in the first direction overlap. Has been.
  • a memory system as an embodiment of the present disclosure includes the memory device described above and a control unit that controls the memory device.
  • connection portion in the (m + 1) th memory cell unit is provided at a position overlapping the memory cell region in the mth memory cell unit. Yes. Therefore, the entire memory device can have more memory cells in a predetermined space.
  • FIG. 1 is a perspective view illustrating an overall configuration example of a memory device according to a first embodiment of the present disclosure.
  • FIG. 2 is an equivalent circuit diagram illustrating a part of the memory device illustrated in FIG. 1.
  • FIG. 2 is an enlarged perspective view illustrating an example of a selection transistor applied to the memory device illustrated in FIG. 1 in an enlarged manner.
  • FIG. 2 is an enlarged perspective view showing an enlarged memory cell applied to the memory device shown in FIG. 1 and an equivalent circuit diagram thereof.
  • FIG. 4 is an enlarged perspective view showing another memory cell applied to the memory device shown in FIG. 1 and an equivalent circuit diagram thereof.
  • FIG. 3 is a perspective view illustrating a step in the method for manufacturing the memory device illustrated in FIG. 1. It is sectional drawing showing the 1 process following FIG. 5A.
  • FIG. 5A FIG.
  • FIG. 5C is a cross-sectional view illustrating a process following FIG. 5B. It is sectional drawing showing the 1 process following FIG. 5C. It is sectional drawing showing the 1 process following FIG. 5D.
  • FIG. 28 is a perspective view illustrating a first modification example of the memory device according to the first embodiment of the disclosure.
  • FIG. 7 is an equivalent circuit diagram illustrating a part of the memory device illustrated in FIG. 6.
  • FIG. 7 is an enlarged perspective view illustrating an example of a memory cell applied to the memory device illustrated in FIG. 6 in an enlarged manner.
  • FIG. 7 is a perspective view illustrating a part of the memory device illustrated in FIG. 6.
  • 12 is a perspective view illustrating a second modification example of the memory device according to the first embodiment of the disclosure.
  • FIG. 3 is a perspective view illustrating an overall configuration example of a memory device according to a second embodiment of the present disclosure.
  • FIG. FIG. 12 is an enlarged perspective view illustrating an enlarged memory cell applied to the memory device illustrated in FIG. 11 and an equivalent circuit diagram thereof.
  • FIG. 12 is a cross-sectional view schematically showing a cross-section of the main part of the memory device shown in FIG. 11.
  • FIG. 12 is a perspective view illustrating a step in the method for manufacturing the memory device illustrated in FIG. 11. It is sectional drawing showing the 1 process following FIG. 14A. It is sectional drawing showing the 1 process following FIG. 14B.
  • FIG. 14C is a cross-sectional view illustrating a process following FIG. 14C. It is sectional drawing showing the 1 process following FIG. 14D.
  • FIG. 14F is a cross-sectional view illustrating a process following FIG. 14F. It is sectional drawing showing the 1 process following FIG. 14G.
  • FIG. 14F is a cross-sectional view illustrating a process following FIG. 14H.
  • FIG. 14D is a cross-sectional view illustrating a process following FIG. 14J.
  • FIG. 14D is a cross-sectional view illustrating a process following FIG. 14K.
  • FIG. 14 is a perspective view illustrating an overall configuration example of a memory device according to a third embodiment of the present disclosure.
  • FIG. 16 is an enlarged perspective view illustrating an enlarged memory cell applied to the memory device shown in FIG. 15 and an equivalent circuit diagram thereof.
  • FIG. 16 is an enlarged perspective view illustrating an enlarged memory cell applied to the memory device shown in FIG. 15 and an equivalent circuit diagram thereof.
  • FIG. 16 is a perspective view illustrating a process in a method for manufacturing the memory device illustrated in FIG. 15.
  • FIG. 17B is a cross-sectional view illustrating a process following FIG. 17A.
  • FIG. 17B is a cross-sectional view illustrating a process following FIG. 17B.
  • FIG. 17D is a cross-sectional view illustrating a process following FIG. 17C.
  • FIG. 17D is a cross-sectional view illustrating a process following FIG. 17D.
  • FIG. 17D is a cross-sectional view illustrating a process following FIG. 17F.
  • FIG. 16 is a cross sectional view schematically showing a cross section of a main part of the memory device shown in FIG. 15.
  • FIG. 16 is another cross-sectional view schematically showing a cross-section of the main part of the memory device shown in FIG. 15. It is explanatory drawing showing schematic structure of the memory system provided with the memory device of this
  • First embodiment a memory device in which a plurality of WLs are arranged in a staircase pattern
  • Modified example 1 first modified example of the first embodiment
  • Modification 2 Second Embodiment
  • Second Embodiment a memory device including a resistance change element having substantially the same planar shape as WL
  • Third embodiment another memory device including a variable resistance element having a planar shape substantially the same as WL
  • Application example memory system with memory device
  • FIG. 1 is a perspective view illustrating an overall configuration example of a memory device 1 according to the first embodiment of the present disclosure.
  • FIG. 2 is an equivalent circuit diagram showing a part of the memory device 1 of FIG.
  • the memory device 1 is a non-volatile storage device having a three-dimensional structure, and is formed on a semiconductor substrate 2 (hereinafter simply referred to as a substrate 2) having a main surface extending in the X-axis direction and the Y-axis direction in the Z-axis direction.
  • a semiconductor substrate 2 hereinafter simply referred to as a substrate 2 having a main surface extending in the X-axis direction and the Y-axis direction in the Z-axis direction.
  • Each of the n memory cell units MU includes one plate electrode WL, a plurality of columnar electrodes BL provided so as to intersect with each plate electrode WL, a plate electrode WL, and a plurality of columnar electrodes BL. And a plurality of memory cells MC respectively connected to both the plate-like electrode WL and the columnar electrode BL, and lead lines 4 that are connected to the plate-like electrode WL and form the connection portion 3. have.
  • the plate-like electrode WL extends along the XY plane, and is provided in common to the plurality of columnar electrodes BL constituting each memory cell unit MU.
  • the plurality of columnar electrodes BL are erected from the plate-shaped electrode WL toward the substrate 2.
  • the columnar electrodes BL at positions overlapping each other in the Z-axis direction are connected through the plate-shaped electrode WL.
  • the occupied area of the plate electrode WL (m + 1) in the (m + 1) th memory cell unit MU (m + 1) is larger than the occupied area of the plate electrode WLm in the mth memory cell unit MUm. Is also small. That is, the occupied area of the plate electrode WL2 in the memory cell unit MU2 is smaller than the occupied area of the plate electrode WL1 in the memory cell unit MU1.
  • the occupied area of the plate electrode WL3 in the memory cell unit MU3 is smaller than the occupied area of the plate electrode WL2 in the memory cell unit MU2.
  • the occupied area of the plate electrode WL3 in the memory cell unit MU3 is smaller than the occupied area of the plate electrode WL2 in the memory cell unit MU2.
  • the occupied area of the plate electrode WL4 in the memory cell unit MU4 is smaller than the occupied area of the plate electrode WL3 in the memory cell unit MU3.
  • FIG. 3 shows an enlarged perspective view (right side in the figure) showing an example of the configuration of the selection transistor Tr, and an equivalent circuit diagram (left side in the figure) corresponding thereto.
  • the memory cell unit MU1 below the memory cell unit MU1, there are provided a plurality of gate selection lines GSL extending in the X-axis direction and arranged in the Y-axis direction.
  • a plurality of source lines SL extending in the Y-axis direction and arranged in the X-axis direction are provided below the plurality of gate selection lines GSL.
  • a contact line CL that connects the gate selection line GSL and the source line SL is provided at each intersection of the plurality of gate selection lines GSL and the plurality of source lines SL.
  • the columnar electrode BL1 of the lowermost memory cell unit MU1 passes through the gate selection line GSL and is connected to the contact line CL.
  • the columnar electrode BL1 and the gate selection line GSL are electrically insulated from each other by an insulating layer Z1 provided therebetween.
  • the constituent material of the source line SL for example, a metal containing Cu, Al, W or the like is preferable.
  • a conductive material containing one or more elements of C, Si, Ge, In, and Ga for example, carbon nanotubes or activated polysilicon
  • other various wirings and various electrodes such as the gate selection line GSL, the plate-like electrode WL, and the columnar electrode BL may be configured using the same material as the constituent material of the source line SL unless otherwise specified. it can.
  • each of the plurality of memory cell units MU has a memory cell region MR (MR1 to MR4) and a peripheral region PR (PR1 to PR4).
  • the memory cell region MR is a region occupied by a plurality of memory cells MC. More specifically, among all the memory cells MC included in each memory cell unit MU, an area surrounded by a virtual line that sequentially connects several memory cells MC located on the outermost side in the XY plane (FIG. 1). The area surrounded by a broken line in FIG.
  • the peripheral region PR refers to the remaining region excluding the memory cell region MR among the regions occupied by the plate-like electrodes WL constituting each memory cell unit MU.
  • FIG. 4A shows an enlarged perspective view (right side in the figure) showing an example of the configuration of the memory cell MC in an enlarged manner and an equivalent circuit diagram (left side in the figure) corresponding thereto.
  • FIG. 4A representatively shows the vicinity of an arbitrary memory cell MC in the first memory cell unit MU1.
  • the columnar electrode BL1 of the lowermost memory cell unit MU1 penetrates the plate electrode WL1 in the Z-axis direction.
  • the other memory cell units MU2 to MU4 have the same configuration.
  • each memory cell MC mounted on the memory device 1 may have a selection element SEL inserted between the columnar electrode BL1 and the resistance change element VR.
  • an access voltage is applied between the source line SL and the plate electrode WL, and the voltage of the gate selection line GSL is controlled to access the resistance change element VR.
  • a pulse can be applied to change its resistance state or read its resistance state.
  • a non-selected resistance change element VR is erroneously accessed by flowing a current to the resistance change element VR only when an access pulse larger than a certain voltage is applied. Has a role to prevent.
  • the resistance change element VR has, for example, a stacked structure of an ion supply layer and an insulating layer.
  • the material of the ion supply layer include a metal film containing one or more metal elements selected from Cu, Ag, Zr, and Al, an alloy film (for example, a CuTe alloy film), a metal compound film, and the like.
  • metal elements other than Cu, Ag, Zr, and Al may be used as long as they have the property of being easily ionized.
  • the element combined with at least one of Cu, Ag, Zr, and Al is preferably at least one element of S, Se, and Te.
  • examples of the constituent material of the insulating layer in the resistance change element VR include SiN, SiO 2 , Gd 2 O 3, and the like.
  • the size of the (m + 1) th memory cell region MR (m + 1) in the (m + 1) th memory cell unit MU (m + 1) is smaller than the size of the mth memory cell region MRm. It has become.
  • the number of memory cells MC (the number of columnar electrodes BL (m + 1)) in the (m + 1) th memory cell unit MU (m + 1) is equal to the number of memory cells MC in the mth memory cell unit MUm. It is smaller than the number (the number of columnar electrodes BLm).
  • a total of 80 memory cells MC and columnar electrodes BL1 (10 in the X direction and 8 in the Y direction) are arranged in the memory cell region MR1 in the memory cell unit MU1.
  • a total of 70 (10 in the X direction and 7 in the Y direction) memory cells MC and columnar electrodes BL2 are arranged in the memory cell region MR2 of the memory cell unit MU2.
  • a total of 60 (10 in the X direction and 6 in the Y direction) memory cells MC and columnar electrodes BL3 are arranged in the memory cell region MR3 of the memory cell unit MU3.
  • a total of 50 (10 in the X direction and 5 in the Y direction) memory cells MC and columnar electrodes BL4 are arranged in the memory cell region MR4 of the memory cell unit MU4.
  • the lead lines LL form a connection portion 3 with the first electrode WL, and contact pillars CP (CP1 to CP4) extending upward from the connection portion 3, that is, away from the substrate 2, It has a beam CB (CB1 to CB4) connected to the upper end of the contact pillar CP (CP1 to CP4) and extending in the XY plane (Y-axis direction in FIG. 1). The other end of the beam CB is connected to the drive circuit 4.
  • the drive circuit 4 is embedded in, for example, the substrate 2 and executes a write operation to a desired memory cell MC and a read operation from the desired memory cell MC.
  • the drive circuit 4 adjusts the voltage applied to the plate electrode WL, the columnar electrode BL, the gate selection line of the selection transistor Tr, and the like corresponding to the desired memory cell MC based on, for example, an external control signal.
  • a plurality of lead lines LL (LL1 to LL4) may be provided for one plate electrode WL (WL1 to WL4).
  • At least one connection unit 3 in the (m + 1) th memory cell unit MU (m + 1) is the mth memory cell MC surrounded by the plurality of memory cells MC in the mth memory cell unit MUm in the peripheral region PR (m + 1).
  • the memory cell region MRm overlaps with the Z-axis direction. That is, the connection part 3 in the memory cell unit MU2 is in a position overlapping the memory cell region MR1 in the Z-axis direction in the peripheral region PR2.
  • the connection portion 3 in the memory cell unit MU3 is in a position overlapping with the memory cell region MR2 in the Z-axis direction in the peripheral region PR3.
  • connection part 3 in the memory cell unit MU4 is in a position overlapping with the memory cell region MR3 in the Z-axis direction in the peripheral region PR4.
  • the connection part 3 in the (m + 1) th memory cell unit MU (m + 1) is at a position overlapping with any one of the plurality of memory cells MC in the mth memory cell unit MUm in the Z-axis direction. .
  • the memory device 1 can be manufactured as follows, for example.
  • FIG. 5A to 5E show a part of the manufacturing method of the memory device 1 in the order of steps.
  • a substrate 2 having a main surface 2S along the XY plane is prepared, and a drive circuit 4 (not shown here) is formed on the main surface 2S.
  • a plurality of source lines SL extending in the Y-axis direction are formed on the substrate 2 so as to be arranged in the X-axis direction.
  • an insulating layer (not shown) made of SiO2 or the like is formed over the entire surface so as to cover the plurality of source lines SL, and then, as shown in FIG. 5B, X intersects with the plurality of source lines SL.
  • a plurality of gate selection lines GSL extending in the axial direction and arranged in the Y-axis direction are formed. Further, at each intersection of the plurality of source lines SL and the plurality of gate selection lines GSL that overlap in the Z-axis direction, the gate selection line GSL and an insulating layer immediately below the gate selection line GSL are sandwiched between the source line SL and the gate selection line GSL. Through-holes K penetrating each other are formed.
  • Each through hole reaches the upper surface of the source line SL.
  • an insulating layer Z1 (see FIG. 3) is formed so as to cover the inner wall surfaces of the through holes K, and then the inside is filled with a predetermined conductive material, thereby forming the contact line CL.
  • the plate-like electrode WL1 is formed so as to cover all the columnar electrodes BL1.
  • the plate-like electrode WL1 has a size including the peripheral region PR1 around the memory cell region MR1 in which the plurality of memory cells MC are to be formed.
  • through holes are provided at positions corresponding to the plurality of contact lines CL located below the plate-like electrode WL1.
  • the variable resistance element VR is formed so as to cover the inner wall surfaces of the through holes, and the interior thereof is filled with a predetermined conductive material, so that a plurality of columnar electrodes BL1 are connected to the contact lines CL, respectively.
  • Form see FIG. 4A.
  • the plate electrode WL2 is formed above the plate electrode WL1.
  • the dimension in the Y-axis direction of the plate electrode WL2 is made smaller than the dimension in the Y-axis direction of the plate electrode WL1 so as not to overlap with the peripheral region PR1.
  • through-holes are respectively provided at positions corresponding to the plurality of columnar electrodes BL1 positioned below the plate-like electrode WL2.
  • the resistance change element VR is formed so as to cover the inner wall surfaces of the through holes, and the interior thereof is filled with a predetermined conductive material, so that the columnar electrodes BL2 are connected to the respective columnar electrodes BL1.
  • a plurality are formed.
  • a memory cell unit MU2 in which a plurality of memory cells MC are arranged in the memory cell region MR2 is completed.
  • the memory cell unit MU3 and the memory cell unit MU4 are formed in order as shown in FIG. 5E.
  • the contact pillars CP1 to CP4 are collectively formed so as to stand in the peripheral regions PR1 to PR4 of the plate electrodes WL1 to WL4, respectively.
  • the beams CB1 to CB4 are collectively formed so as to be connected to the upper ends of the contact pillars CP1 to CP4.
  • the lead lines LL1 to LL4 are obtained.
  • the memory device 1 is completed.
  • connection portion 3 in the (m + 1) th memory cell unit MU (m + 1) is provided at a position overlapping the memory cell region MRm in the mth memory cell unit Mm in the Z-axis direction. That is, the memory cells MC constituting the memory cell unit MUm are also arranged below the peripheral region PR (m + 1) where the connection part 3 is provided in the memory cell unit MU (m + 1). Therefore, the memory device 1 as a whole can use the space efficiently and have more memory cells MC in the predetermined space. Therefore, high integration can be achieved.
  • FIG. 6 is a perspective view illustrating an overall configuration example of a memory device 1A that is a second modification of the memory device 1 described above.
  • FIG. 7 is an equivalent circuit diagram showing a part of the memory device 1A of FIG.
  • FIG. 8 shows an enlarged perspective view (right side in the figure) showing an enlarged configuration example of the memory cell MC and an equivalent circuit diagram (left side in the figure) corresponding thereto.
  • the memory device 1B includes a first linear electrode 21 and a second line that extend in the Y-axis direction and are alternately arranged in the X-axis direction instead of the plate-like electrode WL.
  • Each has a plurality of electrode 22.
  • the columnar electrodes BL (BL1 to BL4) are sandwiched between the first linear electrode 21 and the second linear electrode 22 adjacent to each other in the X-axis direction in each of the memory cell units MU1 to MU4.
  • the memory cell MC has resistances sandwiched between the columnar electrode BL and the first linear electrode 21 and between the columnar electrode BL and the second linear electrode 22, respectively.
  • the change element VR is configured. In FIG. 6, the variable resistance element VR is not shown.
  • lead lines 25 and 28 are provided as shown in FIG.
  • the lead wire 25 is connected to the first linear electrode 21 to form the first connection portion 3A, and is connected to the upper end of the first contact pillar 23 and extends, for example, in the X-axis direction. And a first beam 24.
  • the lead line 28 is connected to the second linear electrode 22 to form the second connection portion 3B, and is connected to the upper end of the second contact pillar 26 and extends, for example, in the X-axis direction.
  • the second beam 27 is present.
  • the plurality of first contact pillars 23 connected to the plurality of first linear electrodes 21 are connected in common to one first beam 24.
  • a plurality of second contact pillars 26 connected to the plurality of second linear electrodes 22 are connected in common to one second beam 27, respectively. .
  • This memory device 1B has a plurality of gate selection lines GSL arranged in the Y-axis direction and extending in the X-axis direction, and each of the plurality of gate selection lines GSL is arranged in the X-axis direction. Are connected to the columnar electrode BL.
  • FIG. 9 shows a main configuration of the memory device 1B in which the first beam 24 and the second beam 27 are omitted.
  • the first linear electrode 21 and the second linear electrode 22 are arranged in a staircase pattern. That is, the dimension in the Y-axis direction of the first linear electrode 21 in the (m + 1) th memory cell unit MU (m + 1) is the same as that in the Y-axis direction of the first linear electrode 21 in the mth memory cell unit MUm. It is shorter than the dimensions. Similarly, the dimension in the Y-axis direction of the second linear electrode 22 in the memory cell unit MU (m + 1) is shorter than the dimension in the Y-axis direction of the second linear electrode 22 in the memory cell unit MUm.
  • FIG. 10 is a perspective view showing an overall configuration example of a memory device 1B which is a second modification of the memory device 1 described above.
  • a through-hole is formed in the plate-like electrode WL to form the memory cell MC and the columnar electrode BL.
  • a plurality of plate electrodes WL are stacked, and then a common through hole is formed for the plurality of plate electrodes WL. Also good.
  • the formation of the memory cells MC and the columnar electrodes BL can be collectively formed over a plurality of memory cell units MU.
  • FIG. 10 after laminating two plate electrodes WL, through holes are collectively formed in the two plate electrodes WL, and further, the memory cells MC and the columnar electrodes are filled so as to fill the through holes.
  • BL is formed.
  • a common through hole may be formed for three or more plate-like electrodes WL.
  • FIG. 11 is a perspective view illustrating an overall configuration example of a memory device 1B according to the second embodiment of the present disclosure.
  • FIG. 12 is an enlarged perspective view showing the vicinity of the memory cell MC applied to the memory device 1B shown in FIG. 11 and an equivalent circuit diagram thereof.
  • FIG. 13 is a cross-sectional view schematically showing a cross-section of the main part of the memory device 1B.
  • the memory device 1B includes a plurality of bit lines BL, a plurality of memory cells MC, and a plurality of word lines WL on the side of the substrate 2 (shown only in FIG. 13) in the Z-axis direction.
  • the memory cell MC has a stacked structure in which a selection element SEL and a resistance change element VR are sequentially stacked from the substrate 2 side.
  • the resistance change element VR has substantially the same planar shape as the word line WL or bit line BL immediately above it.
  • the plurality of word lines WL are arranged so as to extend approximately in the X-axis direction and are aligned in the Y-axis direction, and the plurality of bit lines BL extend approximately in the Y-axis direction and are aligned in the X-axis direction. Is arranged.
  • a plurality of selection elements SEL in the memory cell MC are arranged so as to be aligned in both the X-axis direction and the Y-axis direction.
  • One resistance change element VR is provided in common to a plurality of selection elements SEL arranged in the X-axis direction, or is provided in common to a plurality of selection elements SEL arranged in the Y-axis direction.
  • the (m + 1) th memory cell region MR (m + 1) surrounded by the plurality of memory cells MC in the (m + 1) th memory cell unit is narrower than the mth memory cell region MRm.
  • a first contact pillar 31 that is connected to the word line WL as a lead line and forms a first connection portion 30A as a connection portion and extends away from the substrate 2, and a bit line BL that is connected to the bit line BL as a connection portion.
  • the second contact pillar 32 is formed to form the second connection portion 30B and extend away from the substrate 2.
  • the upper end of the first contact pillar 31 is connected to the drive circuit 4 by a wiring 41 including a beam 41A and a pillar 41B.
  • the upper end of the second contact pillar 32 is connected to the drive circuit 4 by a wiring 42 including a beam 42A and a pillar 42B.
  • This memory device 1B can be manufactured as follows, for example.
  • FIG. 14A to 14L show a part of the manufacturing method of the memory device 1B in the order of steps.
  • a substrate 2 having a main surface 2S along the XY plane is prepared, and a drive circuit 4 (not shown here) is formed on the main surface 2S.
  • a plurality of contact lines CL are erected on the substrate 2, a plurality of bit lines BL0 extending in the Y-axis direction are arranged in the X-axis direction so as to be connected to the contact lines CL.
  • a plurality of selection elements SEL are formed so as to form a matrix as a whole in the memory cell region MR (MR1).
  • a plurality of selection elements SEL are erected on one bit line BL0 so as to be arranged at equal intervals in the Y-axis direction, for example.
  • a region extending from the memory cell region MR to both sides along the Y-axis direction is referred to as a peripheral region (or contact region) PR (PR1).
  • PR1 PR peripheral region PR
  • a part of the bit line BL0 has a wide bent portion. This is because a contact line CL having a larger diameter than the width of the bit line BL0 can be arranged.
  • the bit line BL0 is disconnected in FIGS.
  • bit line BL0 in the two memory cell units is driven by one contact line CL.
  • FIG. 14A eight bit lines BL0 are drawn, whereas the contact lines are arranged only on four bit lines BL0.
  • the remaining four bit lines BL0 where the contact lines CL are not arranged are connected to and driven by the bit lines BL0 extending from the adjacent memory cell block MB.
  • FIG. 14C After the resistance change element VR and the word line WL0 are sequentially stacked over the entire surface as the upper layer of the selection element SEL, a plurality of layers (FIG. 14C) extending approximately in the X-axis direction.
  • patterning is performed so as to form a linear pattern of 8) as an example.
  • the laminated pattern P0 having a laminated structure of the resistance change element VR and the word line WL0 extending in the X-axis direction is connected in common to the plurality of selection elements SEL arranged in the X-axis direction.
  • the stacked structure of the resistance change element VR and the word line WL0 is drawn for only one of the 8 stacked patterns P0, but the structure is the same for the other stacked patterns P0.
  • FIG. 14D shows an example in which four selection elements SEL are arranged on each stacked pattern P0.
  • the memory cell region MR2 is narrower than the memory cell region MR1 (FIG. 14B).
  • the resistance change element VR and the bit line BL1 are sequentially stacked over the entire surface as the upper layer of the selection element SEL, and then a plurality of them extending in the Y-axis direction (see FIG. 14E).
  • patterning is performed so as to form a linear pattern of 4) as an example.
  • the laminated pattern P1 that is a laminated structure of the resistance change element VR and the bit line BL1 extending in the Y-axis direction is connected in common to the plurality of selection elements SEL arranged in the Y-axis direction.
  • the laminated structure of the resistance change element VR and the bit line BL1 is drawn for only one of the four laminated patterns P1, but the other laminated patterns P1 have the same structure.
  • FIG. 14F shows an example in which four selection elements SEL are arranged on each stacked pattern P1.
  • the memory cell region MR3 is narrower than the memory cell region MR2 (FIG. 14D).
  • the resistance change element VR and the word line WL1 are sequentially stacked over the entire surface as the upper layer of the selection element SEL, a plurality of layers extending in the X-axis direction (see FIG. 14G).
  • patterning is performed so as to form a linear pattern of 4) as an example.
  • the stacked pattern P2 that is a stacked structure of the resistance change element VR extending in the X-axis direction and the word line WL1 is commonly connected to the plurality of selection elements SEL arranged in the X-axis direction.
  • the laminated structure of the resistance change element VR and the word line WL1 is drawn for only one of the four laminated patterns P2, but the other laminated patterns P2 have the same structure.
  • FIG. 14H shows an example in which four selection elements SEL are arranged on each stacked pattern P2.
  • the memory cell region MR4 at this time is equivalent to the memory cell region MR3 (FIG. 14F).
  • a variable resistance element VR and a bit line BL2 are sequentially stacked over the entire surface as an upper layer of the selection element SEL, and then a plurality of layers (FIG. 14J) extend approximately in the Y-axis direction.
  • patterning is performed so as to form a linear pattern of 4) as an example.
  • the stacked pattern P3 that is a stacked structure of the resistance change element VR extending in the X-axis direction and the bit line BL2 is connected in common to the plurality of selection elements SEL arranged in the Y-axis direction.
  • the laminated structure of the resistance change element VR and the bit line BL2 is depicted for only one of the four laminated patterns P3, but the other laminated patterns P3 have the same structure.
  • a plurality of first contact pillars 31 extending upward from the word lines WL and a plurality of second contact pillars 32 extending upward from the bit lines BL are formed.
  • a plurality of pillars 41B and a plurality of pillars 42B connected to the drive circuit 4 are formed.
  • the substrate 2 and the drive circuit 4 shown in FIG. 11 are omitted.
  • a plurality of beams 41A are formed so as to connect the first contact pillar 31 and the pillar 41B, and the beam 42A is connected so as to connect the second contact pillar 32 and the pillar 42B.
  • a plurality are formed.
  • the substrate 2 and the drive circuit 4 shown in FIG. 11 are omitted.
  • the memory device 1B is completed.
  • the peripheral region PR and the memory cell region MR of a different hierarchy are configured to overlap each other, so that the space is efficiently used and more memory cells MC in the predetermined space. Can have. Therefore, high integration can be achieved.
  • the resistance change element VR has substantially the same planar shape as the word line WL or the bit line BL immediately above the resistance change element VR, the manufacturing process can be simplified.
  • FIG. 15 is a perspective view illustrating an overall configuration example of a memory device 1C according to the third embodiment of the present disclosure.
  • FIG. 16 is an enlarged perspective view showing the vicinity of the memory cell MC applied to the memory device 1C shown in FIG. 15 and an equivalent circuit diagram thereof.
  • the memory device 1B of the second embodiment four layers of memory cells MC are formed between the three layers of bit lines BL and the two layers of word lines WL.
  • the three layers of the word line WL0, the bit line BL1, and the word line WL1 are connected to the two layers of memory cells MC.
  • a leak current also flows through unselected memory cells MC.
  • the memory cells MC, the bit lines BL, and the word lines WL have the same number of layers, and each bit line BL and the word line WL are connected only to one layer of memory cells MC. The structure is realized.
  • the memory device 1C includes the word line WL0, the memory cell MC, the bit line BL0, the insulating layer, and the word line WL1 on the substrate 2 in the Z-axis direction.
  • the memory cell MC and the bit line BL1 are sequentially stacked.
  • the memory cell MC has a stacked structure in which a selection element SEL and a resistance change element VR are sequentially stacked from the substrate 2 side.
  • the resistance change element VR has substantially the same planar shape as the bit line BL immediately above it.
  • the memory device 1C includes a contact pillar 51 that is connected to the word line WL1 and extends downward (toward the substrate 2). Except for these points, the rest has substantially the same configuration as the memory device 1B of the second embodiment.
  • the memory device 1C can be manufactured as follows, for example.
  • 17A to 17G show a part of the manufacturing method of the memory device 1C in the order of steps.
  • a plurality of contact lines CL are erected, a plurality of word lines WL0 extending in the Y-axis direction are connected in the X-axis direction so as to be connected to the contact lines CL.
  • a plurality of selection elements SEL are formed so as to form a matrix as a whole in the memory cell region MR (MR1).
  • MR memory cell region
  • a plurality of (four in the example of FIG. 17B) selection elements SEL are erected on one bit line BL0 so as to be arranged at equal intervals in the Y-axis direction, for example.
  • a region extending from the memory cell region MR to both sides along the Y-axis direction is referred to as a peripheral region (or contact region) PR (PR1).
  • PR1 peripheral region PR
  • a part of the word line WL0 has a wide bent portion. This is because a contact line CL having a larger diameter than the width of the word line WL0 can be arranged.
  • the resistance change element VR and the bit line BL0 are sequentially stacked over the entire surface as the upper layer of the selection element SEL, and then a plurality of lines extending approximately in the X-axis direction. Batch patterning is performed to form a pattern.
  • the resistance change element VR extending in the X-axis direction is commonly connected to a plurality of selection elements SEL arranged in the X-axis direction. Further, a contact pillar 51 for connecting to the word line WL1 to be formed later is formed.
  • a plurality of word lines WL1 extending approximately in the Y-axis direction are formed.
  • the word line WL1 is formed so as to be connected to the upper end of the contact pillar 51.
  • a plurality of selection elements SEL are arranged in a matrix on each word line WL1.
  • the resistance change element VR and the bit line BL1 are sequentially stacked over the entire surface as the upper layer of the selection element SEL, and then a plurality of lines extending approximately in the X-axis direction. Batch patterning is performed to form a pattern.
  • the resistance change element VR extending in the X-axis direction is commonly connected to a plurality of selection elements SEL arranged in the X-axis direction.
  • a plurality of pillars 53A and 53B connected to the drive circuit 4 are formed.
  • a plurality of beams 54A are formed so as to connect the contact pillars 52A and the pillars 53A, and a plurality of beams 54B are formed so as to connect the contact pillars 52B and the pillars 53B.
  • the memory device 1C is completed.
  • FIGS. 18A and 18B show the peripheral region PR and the memory cell region MR of a different hierarchy overlap with each other, so that space is efficiently used. , It is possible to have more memory cells MC in a predetermined space. Therefore, high integration can be achieved.
  • the resistance change element VR has substantially the same planar shape as the word line WL or the bit line BL immediately above the resistance change element VR, the manufacturing process can be simplified.
  • 18A is a YZ cross section along the word line WL
  • FIG. 18B is an XZ cross section along the bit line BL.
  • each word line WL has a peripheral region PR at both ends in the Y-axis direction, and is connected to the drive circuit 4 (not shown) by contact pillars 51 extending downward. .
  • the word line WL has an overhang structure in which the dimension of the word line WL in the Y-axis direction is increased toward the upper layer.
  • the bit line BL has a staircase structure in which the dimension in the X-axis direction is reduced toward the upper layer. For this reason, the contact pillars 52 and the like for the respective bit lines BL can be formed collectively.
  • FIG. 19 a memory including memory devices 1, 1A, 1B, and 1C (hereinafter collectively referred to as memory device 1) described in the first to third embodiments.
  • the system will be described.
  • the memory system shown in FIG. 19 includes a controller 7 and a host 8 in addition to the memory device 1.
  • the controller 7 has a function for controlling the overall operation of the memory device 1 as a control unit.
  • the host 8 is an external device that issues a command to the controller 7.
  • the memory device 1 includes a memory cell block MB, a drive circuit 4, and an interface unit 5.
  • the interface unit 5 has a data transmission / reception function with the controller 7.
  • the memory cell block MB refers to one unit in which a plurality of memory cells MC shown in FIG. 1 and the like are integrated.
  • a plurality of memory cell blocks MB are connected to one drive circuit 4.
  • a plurality of memory cell blocks MB connected to one drive circuit 4 are collectively referred to as a memory cell block array 6.
  • one columnar electrode BL that penetrates the memory cell units MU1 to MU4 in the Z-axis direction.
  • Four memory cells are always arranged in (vertical wiring selected by GSL and SL).
  • the region overlapping any of the peripheral regions (contact regions) PR1 to PR4 only 1 to 3 memory cells MC are arranged for one columnar electrode BL. Therefore, in an area overlapping any of the peripheral areas (contact areas) PR1 to PR4, an invalid address in which the memory cell MC does not exist is generated depending on the combination of the selection lines, and a discontinuous address area is generated in the physical address space.
  • peripheral memory cells MC arranged in a region overlapping any of the peripheral regions PR (PR1 to PRn) are not used, and other memory cells MC are accessed for example.
  • the controller 7 preferably has an address conversion table.
  • the address conversion table is implemented as a function that returns an alternative address if substitution processing is performed, and returns 0 if substitution processing is not performed.
  • the resistance change element VR when used as the memory cell MC, depending on the characteristics, it is necessary to perform an initialization process called forming before first writing after manufacturing. More specifically, as forming, (1) a high voltage is applied, (2) a long period of time is applied, and (3) a plurality of pulses are continuously applied, rather than a pulse applied to the memory cell MC in a normal writing process. One or more processes of applying are performed. It is desirable that the peripheral memory cells MC used for the above-described substitution processing are formed during substitution. This is because even if the memory cell used for the alternative processing is not directly accessed, the leakage current also flows into the memory cell by selecting the plate electrode WL or the columnar electrode BL for accessing another memory cell. This is because there is a possibility that the characteristics as a memory cell deteriorate. A memory cell that has not been formed (the state in which no forming has been performed after manufacturing) is preferable because this deterioration is smaller than that of a formed memory cell.
  • a plurality of memory cells MC formed in a normal thin film process tend to exhibit stable characteristics when formed at positions other than the center of the other than those at both ends in a certain direction. From this point, in this memory system, a more stable operation can be expected by using the other memory cells MC without using the peripheral memory cells MC during normal operation.
  • the configuration of the memory device 1 and the memory system has been specifically described in the above embodiment, but it is not necessary to include all the components, and other components may be further included.
  • a resistance change element (resistance change memory) is used as a memory cell.
  • the present technology is not limited to this, and for example, a phase change memory (PCM), an MRAM, Other types of memory such as STTRAM can be used.
  • n memory cell units are sequentially stacked from the first to the nth in the first direction, The n memory cell units are respectively One or more first electrodes; A plurality of second electrodes provided so as to cross the first electrodes, A plurality of memory cells provided at respective intersections of the first electrode and the plurality of second electrodes, respectively connected to both the first electrode and the second electrode; One or more lead lines connected to the first electrode to form one or more connection portions; At least one of the connection portions in the (m + 1) th (m is a natural number equal to or less than n) memory cell unit is the mth memory cell region surrounded by the plurality of memory cells in the mth memory cell unit.
  • a memory device in an overlapping position in the first direction (2) The memory device according to (1), wherein the connection portion in the (m + 1) th memory cell unit is in a position overlapping with the plurality of memory cells in the mth memory cell unit in the first direction. (3) The (m + 1) th memory cell region surrounded by the plurality of memory cells in the (m + 1) th memory cell unit is narrower than the mth memory cell region. (1) or (2) Memory devices. (4) The number of the plurality of memory cells in the (m + 1) th memory cell unit is smaller than the number of the plurality of memory cells in the mth memory cell unit. Any one of (1) to (3) The memory device according to one.
  • the memory cell includes a resistance change element having a laminated structure of an ion supply layer and an insulating layer, The memory device according to any one of (1) to (4), wherein the variable resistance element is sandwiched between the first electrode and the second electrode. (6) The memory device according to any one of (1) to (5), further including a drive circuit connected to the lead line.
  • the memory device As the first electrode, a plate-like electrode extending along a first surface orthogonal to the first direction, As the plurality of second electrodes, there are a plurality of columnar electrodes respectively erected from the plate electrode toward the substrate, The area occupied by the plate-like electrode in the (m + 1) th memory cell unit is smaller than the area occupied by the plate-like electrode in the m-th memory cell unit.
  • First lines extending in a second direction along a first surface orthogonal to the first direction and alternately arranged in a third direction along the first surface as the first electrode
  • As the plurality of second electrodes a plurality of columnar electrodes sandwiched between the adjacent first linear electrodes and the second linear electrodes, respectively,
  • the plurality of memory cells are sandwiched between the plurality of columnar electrodes and the plurality of first linear electrodes and the plurality of second linear electrodes, respectively, facing each other across the plurality of columnar electrodes.
  • a first contact pillar that is connected to the first linear electrode to form a first connection portion as the connection portion, and a second contact pole that is connected to the second linear electrode as the connection portion.
  • the memory device according to any one of (1) to (6), further including a second contact pillar that forms a connection portion.
  • the dimension of the first linear electrode in the (m + 1) th memory cell unit in the second direction is the dimension of the first linear electrode in the mth memory cell unit in the second direction. Shorter than The dimension of the second linear electrode in the (m + 1) th memory cell unit in the second direction is the dimension of the second linear electrode in the mth memory cell unit in the second direction.
  • the memory device wherein the memory device is shorter.
  • the plurality of first contact pillars connected to the plurality of first linear electrodes in the mth memory cell unit are commonly connected to one first beam,
  • the plurality of second contact pillars connected to the plurality of second linear electrodes in the m-th memory cell unit are connected in common to one second beam (8) or
  • the memory device according to 9 (1) A plurality of selection lines arranged in a second direction along the first surface and extending in a third direction intersecting the second direction along the first surface;
  • the memory device according to (7), wherein each of the plurality of selection lines is connected to the plurality of second electrodes arranged in the third direction.
  • the plurality of second electrodes, the plurality of memory cells, and the plurality of first electrodes are sequentially stacked from the substrate side,
  • Each of the plurality of memory cells has a stacked structure in which a resistance change element and a selection element are sequentially stacked on the plurality of second electrodes,
  • the memory device according to any one of (1) to (6), wherein the variable resistance element has substantially the same planar shape as any one of the plurality of first electrodes.
  • the plurality of first electrodes extend in a second direction along the first surface and are arranged in a third direction orthogonal to the second direction,
  • the plurality of second electrodes extend in the third direction and are arranged in the second direction,
  • a plurality of the selection elements are arranged so as to be aligned in both the second direction and the third direction,
  • the (m + 1) th memory cell region surrounded by the plurality of memory cells in the (m + 1) th memory cell unit is narrower than the mth memory cell region,
  • a first contact pillar connected to the first electrode to form a first connection portion as the connection portion and extending away from the substrate, and connected to the second electrode as the connection portion
  • a drive circuit provided between the substrate and the first memory cell unit; A first wiring connecting the upper end of the first contact pillar and the drive circuit;
  • a first contact pillar connected to the first electrode to form a first connection portion as the connection portion and extending away from the substrate, and connected to the second electrode as the connection portion
  • the memory device according to (12) or (13) further including a second contact pillar that forms a second connection portion of the first contact pillar and extends toward the substrate.
  • a drive circuit provided between the substrate and the first memory cell unit; A first wiring connecting the upper end of the first contact pillar and the drive circuit; The memory device according to (16), further including: a second wiring that connects a lower end of the second contact pillar and the drive circuit.
  • a memory device A control unit for controlling the memory device, The memory device is On the substrate, n memory cell units are sequentially stacked from the first to the nth in the first direction, The n memory cell units are respectively One or more first electrodes; A plurality of second electrodes provided so as to cross the first electrodes, A plurality of memory cells provided at respective intersections of the first electrode and the plurality of second electrodes, respectively connected to both the first electrode and the second electrode; One or more lead lines connected to the first electrode to form one or more connection portions; At least one of the connection portions in the (m + 1) th (m is a natural number equal to or less than n) memory cell unit is the mth memory cell region surrounded by the plurality of memory cells in the mth memory cell unit.

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Abstract

製造上の容易性を担保しつつ、より高集積化に適した構造を有するメモリデバイスを提供する。このメモリデバイスは、基板の上に、第１の方向において第１番目から第ｎ番目まで順に積層されたｎ個のメモリセルユニットを備える。ｎ個のメモリセルユニットは、それぞれ、１以上の第１電極と、この第１電極と各々交差するように設けられた複数の第２電極と、第１電極と複数の第２電極との各々の交差点に設けられ、第１電極と第２電極との双方にそれぞれ接続された複数のメモリセルと、第１電極に接続されて１以上の接続部を形成する１以上の引き出し線とを有する。第（ｍ＋１）番目のメモリセルユニットにおける少なくとも１つの接続部は、第ｍ番目のメモリセルユニットにおいて複数のメモリセルが取り囲む第ｍ番目のメモリセル領域と第１の方向において重なり合う位置にある。

Description

メモリデバイスおよびメモリシステム
　本開示は、不揮発性の記憶部を複数備えたメモリデバイスおよびメモリシステムに関する。
　これまでに、不揮発性のメモリセルを複数備えたメモリデバイスにおいて、そのメモリセルの集積度向上の検討が進められている。近年、メモリセルのさらなる高集積化に対応するため、複数のメモリセルを３次元的に配列したメモリデバイスが提案されている（例えば特許文献１～３参照）。
特開２０１１－２２２９９４号公報 国際公開２０１２／０７０２３６号明細書 特開２０１１－１１４０１１号公報
　ところで最近では、メモリセルの高集積化に対するニーズがさらに高まっている。
　したがって、製造上の容易性を担保しつつ、より高集積化に適した構造を有するメモリデバイスを提供することが望ましい。さらに、そのようなメモリデバイスを備えたメモリシステムを提供することが望ましい。
　本開示の一実施形態としてのメモリデバイスは、基板の上に、第１の方向において第１番目から第ｎ番目まで順に積層されたｎ個のメモリセルユニットを備える。これらｎ個のメモリセルユニットは、それぞれ、１以上の第１電極と、この第１電極と各々交差するように設けられた複数の第２電極と、１以上の第１電極と複数の第２電極との各々の交差点に設けられ、第１電極と第２電極との双方にそれぞれ接続された複数のメモリセルと、記第１電極に接続されて１以上の接続部を形成する１以上の引き出し線とを有する。ここで、第（ｍ＋１）番目（ｍはｎ以下の自然数）のメモリセルユニットにおける少なくとも１つの接続部は、第ｍ番目のメモリセルユニットにおいて複数のメモリセルが取り囲む第ｍ番目のメモリセル領域と第１の方向において重なり合う位置にある。すなわち、このメモリデバイスでは、第１の方向における第ｍ番目のメモリセル領域の投影像と、第（ｍ＋１）番目のメモリセルユニットにおける接続部の第１の方向における投影像とが重なり合うように構成されている。
　本開示の一実施形態としてのメモリシステムは、上記のメモリデバイスと、そのメモリデバイスの制御を行う制御部とを備えたものである。
　本開示の一実施形態としてのメモリデバイスおよびメモリシステムでは、第（ｍ＋１）番目のメモリセルユニットにおける少なくとも１つの接続部は、第ｍ番目のメモリセルユニットにおけるメモリセル領域と重なり合う位置に設けられている。このため、メモリデバイス全体として、所定の空間内においてより多くのメモリセルを有することができる。
　本開示の一実施形態としてのメモリデバイスおよびメモリシステムによれば、高集積化を図ることができる。なお、本開示の効果はこれに限定されるものではなく、以下の記載のいずれの効果であってもよい。
本開示の第１の実施の形態に係るメモリデバイスの全体構成例を表す斜視図である。 図１に示したメモリデバイスの一部を表す等価回路図である。 図１に示したメモリデバイスに適用される選択トランジスタの一例を拡大して表す拡大斜視図である。 図１に示したメモリデバイスに適用されるメモリセルを拡大して表す拡大斜視図およびその等価回路図である。 図１に示したメモリデバイスに適用される他のメモリセルを拡大して表す拡大斜視図およびその等価回路図である。 図１に示したメモリデバイスの製造方法における一工程を表す斜視図である。 図５Ａに続く一工程を表す断面図である。 図５Ｂに続く一工程を表す断面図である。 図５Ｃに続く一工程を表す断面図である。 図５Ｄに続く一工程を表す断面図である。 本開示の第１の実施の形態に係るメモリデバイスの第１の変形例を表す斜視図である。 図６に示したメモリデバイスの一部を表す等価回路図である。 図６に示したメモリデバイスに適用されるメモリセルの一例を拡大して表す拡大斜視図である。 図６に示したメモリデバイスの一部を表す斜視図である。 本開示の第１の実施の形態に係るメモリデバイスの第２の変形例を表す斜視図である。 本開示の第２の実施の形態に係るメモリデバイスの全体構成例を表す斜視図である。 図１１に示したメモリデバイスに適用されるメモリセルを拡大して表す拡大斜視図およびその等価回路図である。 図１１に示したメモリデバイスの要部断面を概略的に表す断面図である。 図１１に示したメモリデバイスの製造方法における一工程を表す斜視図である。 図１４Ａに続く一工程を表す断面図である。 図１４Ｂに続く一工程を表す断面図である。 図１４Ｃに続く一工程を表す断面図である。 図１４Ｄに続く一工程を表す断面図である。 図１４Ｅに続く一工程を表す断面図である。 図１４Ｆに続く一工程を表す断面図である。 図１４Ｇに続く一工程を表す断面図である。 図１４Ｈに続く一工程を表す断面図である。 図１４Ｊに続く一工程を表す断面図である。 図１４Ｋに続く一工程を表す断面図である。 本開示の第３の実施の形態に係るメモリデバイスの全体構成例を表す斜視図である。 図１５に示したメモリデバイスに適用されるメモリセルを拡大して表す拡大斜視図およびその等価回路図である。 図１５に示したメモリデバイスの製造方法における一工程を表す斜視図である。 図１７Ａに続く一工程を表す断面図である。 図１７Ｂに続く一工程を表す断面図である。 図１７Ｃに続く一工程を表す断面図である。 図１７Ｄに続く一工程を表す断面図である。 図１７Ｅに続く一工程を表す断面図である。 図１７Ｆに続く一工程を表す断面図である。 図１５に示したメモリデバイスの要部断面を概略的に表す断面図である。 図１５に示したメモリデバイスの要部断面を概略的に表す他の断面図である。 本開示のメモリデバイスを備えたメモリシステムの概略構成を表す説明図である。
　以下、本開示の実施の形態について図面を参照して詳細に説明する。なお、説明は以下の順序で行う。
１．第１の実施の形態（複数のＷＬが階段状に配置されたメモリデバイス）
２．変形例１（第１の実施の形態の第１の変形例）
３．変形例２（第１の実施の形態の第２の変形例）
４．第２の実施の形態（ＷＬと実質的に同一の平面形状を有する抵抗変化素子を備えたメモリデバイス）
５．第３の実施の形態（ＷＬと実質的に同一の平面形状を有する抵抗変化素子を備えた他のメモリデバイス）
６．適用例（メモリデバイスを備えたメモリシステム）
＜１．第１の実施の形態＞
［メモリデバイス１の構成］
　図１は、本開示の第１の実施の形態としてのメモリデバイス１の全体構成例を表す斜視図である。また、図２は、図１のメモリデバイス１の一部を表す等価回路図である。
　メモリデバイス１は、３次元構造を有する不揮発性の記憶装置であり、Ｘ軸方向およびＹ軸方向に広がる主面を有する半導体基板２（以下、単に基板２という）の上に、Ｚ軸方向において第１番目から第ｎ番目まで順に積層されたｎ個のメモリセルユニットＭＵを備えている。図１および図２では、ｎ＝４の場合、すなわち４つのメモリセルユニットＭＵ１～ＭＵ４が順に積層された場合を例示している。また、図２では、４つのメモリセルユニットＭＵ１～ＭＵ４のうちの一部のみを表している。
　ｎ個のメモリセルユニットＭＵは、それぞれ、１つの板状電極ＷＬと、この板状電極ＷＬと各々交差するように設けられた複数の柱状電極ＢＬと、板状電極ＷＬと複数の柱状電極ＢＬとの各々の交差点に設けられ、板状電極ＷＬと柱状電極ＢＬとの双方にそれぞれ接続された複数のメモリセルＭＣと、板状電極ＷＬに接続されて接続部３を形成する引き出し線４とを有している。板状電極ＷＬはＸＹ平面に沿って広がり、各メモリセルユニットＭＵを構成する複数の柱状電極ＢＬに対して共通に設けられている。複数の柱状電極ＢＬは、板状電極ＷＬから基板２へ向けてそれぞれ立設されている。なお、ここでは、メモリセルユニットＭＵ１～ＭＵ４に設けられた複数の柱状電極ＢＬのうち、Ｚ軸方向において互いに重なり合う位置にある柱状電極ＢＬ同士は板状電極ＷＬを貫通して繋がっている。また、ＸＹ平面内において、第（ｍ＋１）番目のメモリセルユニットＭＵ（ｍ＋１）における板状電極ＷＬ（ｍ＋１）の占有面積は、第ｍ番目のメモリセルユニットＭＵｍにおける板状電極ＷＬｍの占有面積よりも小さい。すなわち、メモリセルユニットＭＵ２における板状電極ＷＬ２の占有面積は、メモリセルユニットＭＵ１における板状電極ＷＬ１の占有面積よりも小さい。メモリセルユニットＭＵ３における板状電極ＷＬ３の占有面積は、メモリセルユニットＭＵ２における板状電極ＷＬ２の占有面積よりも小さい。メモリセルユニットＭＵ３における板状電極ＷＬ３の占有面積は、メモリセルユニットＭＵ２における板状電極ＷＬ２の占有面積よりも小さい。メモリセルユニットＭＵ４における板状電極ＷＬ４の占有面積は、メモリセルユニットＭＵ３における板状電極ＷＬ３の占有面積よりも小さい。このように、全体として階段構造を構成するように、基板２から遠ざかるほど板状電極ＷＬの占有面積は徐々に小さくなっている。
　第１番目の（すなわち最下層の）メモリセルユニットＭＵ１と基板２との間には、ディプレション（Depletion）型トランジスタとして機能する複数の選択トランジスタＴｒが、各柱状電極ＢＬの延長上に設けられている。図３には、選択トランジスタＴｒの一構成例を拡大して表す拡大斜視図（図中右側）と、それに対応する等価回路図（図中左側）とを示す。図３に示したように、メモリセルユニットＭＵ１の下方には、Ｘ軸方向に延在すると共にＹ軸方向に並ぶ複数のゲート選択線ＧＳＬが設けられている。さらに、複数のゲート選択線ＧＳＬの下方には、Ｙ軸方向に延在すると共にＸ軸方向に並ぶ複数のソース線ＳＬが設けられている。複数のゲート選択線ＧＳＬと複数のソース線ＳＬとの各交差点には、ゲート選択線ＧＳＬとソース線ＳＬとをつなぐコンタクト線ＣＬがそれぞれ設けられている。また、最下層のメモリセルユニットＭＵ１の柱状電極ＢＬ１はゲート選択線ＧＳＬを貫き、コンタクト線ＣＬと接続されている。但し、柱状電極ＢＬ１とゲート選択線ＧＳＬとは、それらの間に設けられた絶縁層Ｚ１により互いに電気的に絶縁されている。
　ソース線ＳＬの構成材料としては、例えばＣｕ，ＡｌもしくはＷなどを含む金属が好ましい。または、Ｃ，Ｓｉ，Ｇｅ，ＩｎおよびＧａのうちの１以上の元素を含んで導電性を有する材料（例えば、カーボンナノチューブや活性化ポリシリコンなど）を用いてもよい。また、ゲート選択線ＧＳＬ、板状電極ＷＬ、柱状電極ＢＬなど、他の各種配線および各種電極についても、特に記載のない限り、ソース線ＳＬの構成材料と同様の材料を用いて構成することができる。
　図１に示したように、複数のメモリセルユニットＭＵ（ＭＵ１～ＭＵ４）は、それぞれ、メモリセル領域ＭＲ（ＭＲ１～ＭＲ４）と周辺領域ＰＲ（ＰＲ１～ＰＲ４）とを有している。メモリセル領域ＭＲとは、複数のメモリセルＭＣが占める領域である。より具体的には、各メモリセルユニットＭＵに含まれる全てのメモリセルＭＣのうち、ＸＹ平面内において最も外側に位置するいくつかのメモリセルＭＣを順次繋ぐ仮想線によって取り囲まれた領域（図１において破線で取り囲まれた領域）をいう。一方、周辺領域ＰＲは、各メモリセルユニットＭＵを構成する板状電極ＷＬが占める領域のうち、メモリセル領域ＭＲを除いた残りの領域をいう。
　図４Ａに、メモリセルＭＣの一構成例を拡大して表す拡大斜視図（図中右側）と、それに対応する等価回路図（図中左側）とを示す。図４Ａでは、第１番目のメモリセルユニットＭＵ１における任意の１つのメモリセルＭＣの近傍を代表して示している。図４Ａに示したように、最下層のメモリセルユニットＭＵ１の柱状電極ＢＬ１は板状電極ＷＬ１をＺ軸方向に貫いている。他のメモリセルユニットＭＵ２～ＭＵ４についても同様の構成を有する。すなわち、柱状電極ＢＬ２は板状電極ＷＬ２をＺ軸方向に貫き、柱状電極ＢＬ３は板状電極ＷＬ３をＺ軸方向に貫き、柱状電極ＢＬ４は板状電極ＷＬ４をＺ軸方向に貫いている。但し、柱状電極ＢＬ１～ＢＬ４と板状電極ＷＬ１～ＢＬとは、それらの間に挟まれるように設けられたメモリセルＭＣとしての抵抗変化素子ＶＲによりそれぞれ互いに分離されている。なお、メモリデバイス１に搭載される各メモリセルＭＣは、図４Ｂに示したように、柱状電極ＢＬ１と抵抗変化素子ＶＲとの間に、選択素子ＳＥＬが挿入されたものであってもよい。図４Ａおよび図４Ｂに示したいずれのメモリセルＭＣにおいても、ソース線ＳＬと板状電極ＷＬとの間にアクセス電圧を印加し、ゲート選択線ＧＳＬの電圧を制御して抵抗変化素子ＶＲにアクセスパルスを与え、その抵抗状態を変化させる、あるいはその抵抗状態を読み取ることができる。但し、図４Ｂにおける選択素子ＳＥＬは、一定の電圧より大きなアクセスパルスが印加されたときにのみ、抵抗変化素子ＶＲへ電流を流すことで、非選択の抵抗変化素子ＶＲが誤ってアクセスされるのを防ぐ役割を有する。
　抵抗変化素子ＶＲは、例えばイオン供給層と絶縁層との積層構造からなる。このイオン供給層の材料としては、例えば、Ｃｕ，Ａｇ，Ｚｒ、Ａｌから選ばれる１つ以上の金属元素を含有する金属膜、合金膜（例えばＣｕＴｅ合金膜）、金属化合物膜等が挙げられる。なお、イオン化しやすい性質を有するならば、Ｃｕ，Ａｇ，Ｚｒ，Ａｌ以外の金属元素を用いてもよい。また、Ｃｕ，Ａｇ，Ｚｒ，Ａｌの少なくとも一つと組み合わされる元素は、Ｓ，Ｓｅ，Ｔｅのうちの少なくとも一つの元素であることが望ましい。また、抵抗変化素子ＶＲにおける絶縁層の構成材料としては、例えば、ＳｉＮ，ＳｉＯ2 ，Ｇｄ2 Ｏ3 等が挙げられる。
　メモリデバイス１では、第（ｍ＋１）番目のメモリセルユニットＭＵ（ｍ＋１）における第（ｍ＋１）番目のメモリセル領域ＭＲ（ｍ＋１）の大きさは、第ｍ番目のメモリセル領域ＭＲｍの大きさよりも狭くなっている。また、第（ｍ＋１）番目のメモリセルユニットＭＵ（ｍ＋１）における複数のメモリセルＭＣの数（柱状電極ＢＬ（ｍ＋１）の数）は、第ｍ番目のメモリセルユニットＭＵｍにおける複数のメモリセルＭＣの数（柱状電極ＢＬｍの数）よりも少なくなっている。図１の例では、メモリセルユニットＭＵ１におけるメモリセル領域ＭＲ１には、メモリセルＭＣおよび柱状電極ＢＬ１が合計８０個（Ｘ方向に１０個、Ｙ方向に８個）配置されている。これに対し、メモリセルユニットＭＵ２のメモリセル領域ＭＲ２には、合計７０個（Ｘ方向に１０個、Ｙ方向に７個）のメモリセルＭＣおよび柱状電極ＢＬ２が配置されている。また、メモリセルユニットＭＵ３のメモリセル領域ＭＲ３には、合計６０個（Ｘ方向に１０個、Ｙ方向に６個）のメモリセルＭＣおよび柱状電極ＢＬ３が配置されている。さらに、メモリセルユニットＭＵ４のメモリセル領域ＭＲ４には、合計５０個（Ｘ方向に１０個、Ｙ方向に５個）のメモリセルＭＣおよび柱状電極ＢＬ４が配置されている。
　引き出し線ＬＬ（ＬＬ１～ＬＬ４）は、第１電極ＷＬとの接続部３を形成すると共に、その接続部３から上方、すなわち基板２から遠ざかる方向へ伸びるコンタクトピラーＣＰ（ＣＰ１～ＣＰ４）と、そのコンタクトピラーＣＰ（ＣＰ１～ＣＰ４）の上端と接続されてＸＹ面内（図１ではＹ軸方向）に伸びるビームＣＢ（ＣＢ１～ＣＢ４）とを有する。ビームＣＢの他端は駆動回路４と接続されている。駆動回路４は、例えば基板２に埋設されており、所望のメモリセルＭＣへの書き込み動作および所望のメモリセルＭＣからの読み出し動作を実行するものである。駆動回路４は、例えば外部からの制御信号に基づき、その所望のメモリセルＭＣに対応する板状電極ＷＬ、柱状電極ＢＬ、選択トランジスタＴｒのゲート選択線などへの印加電圧を調整する。なお、引き出し線ＬＬ（ＬＬ１～ＬＬ４）は、１つの板状電極ＷＬ（ＷＬ１～ＷＬ４）に対して複数設けられていてもよい。
　第（ｍ＋１）番目のメモリセルユニットＭＵ（ｍ＋１）における少なくとも１つの接続部３は、周辺領域ＰＲ（ｍ＋１）のうち第ｍ番目のメモリセルユニットＭＵｍにおいて複数のメモリセルＭＣが取り囲む第ｍ番目のメモリセル領域ＭＲｍとＺ軸方向において重なり合う位置にある。すなわち、メモリセルユニットＭＵ２における接続部３は、周辺領域ＰＲ２のうちメモリセル領域ＭＲ１とＺ軸方向において重なり合う位置にある。メモリセルユニットＭＵ３における接続部３は、周辺領域ＰＲ３のうちメモリセル領域ＭＲ２とＺ軸方向において重なり合う位置にある。メモリセルユニットＭＵ４における接続部３は、周辺領域ＰＲ４のうちメモリセル領域ＭＲ３とＺ軸方向において重なり合う位置にある。図１では、特に、第（ｍ＋１）番目のメモリセルユニットＭＵ（ｍ＋１）における接続部３が、第ｍ番目のメモリセルユニットＭＵｍにおける複数のメモリセルＭＣのいずれかとＺ軸方向において重なり合う位置にある。
［メモリデバイス１の製造方法］
　このメモリデバイス１は、例えば次のようにして製造することができる。
　図５Ａ～図５Ｅは、メモリデバイス１の製造方法の一部を工程順に表したものである。まず、図５Ａに示したように、ＸＹ平面に沿った主面２Ｓを有する基板２を用意し、この主面２Ｓに、駆動回路４（ここでは図示せず）を形成する。そののち、基板２の上に、Ｙ軸方向に延在する複数のソース線ＳＬを、Ｘ軸方向に並べるように形成する。
　次に、複数のソース線ＳＬを覆うようにＳｉＯ2などからなる絶縁層（図示せず）を全面的に形成したのち、図５Ｂに示したように、複数のソース線ＳＬと交差するようにＸ軸方向へ延在すると共にＹ軸方向に並ぶ複数のゲート選択線ＧＳＬを形成する。さらに、Ｚ軸方向において重なり合う複数のソース線ＳＬと複数のゲート選択線ＧＳＬとの各交差点において、ゲート選択線ＧＳＬと、その直下の絶縁層（ソース線ＳＬとゲート選択線ＧＳＬとの間に挟まれた絶縁層）とを貫く貫通孔Ｋをそれぞれ形成する。各貫通孔はソース線ＳＬの上面まで到達している。そののち、それらの貫通孔Ｋの内壁面を覆うように絶縁層Ｚ１（図３参照）を形成したのち、その内部を所定の導電性材料により充填することにより、コンタクト線ＣＬを形成する。
　続いて、図５Ｃに示したように、すべての柱状電極ＢＬ１を覆うように、板状電極ＷＬ１を形成する。その際、板状電極ＷＬ１を、複数のメモリセルＭＣを形成することとなるメモリセル領域ＭＲ１の周辺に、周辺領域ＰＲ１を含む大きさとする。さらに、板状電極ＷＬ１の、下方に位置する複数のコンタクト線ＣＬと対応する位置にそれぞれ貫通孔（図示せず）を設ける。そののち、それらの貫通孔の内壁面を覆うように抵抗変化素子ＶＲを形成し、その内部を所定の導電性材料により充填することにより、それぞれコンタクト線ＣＬと接続するように柱状電極ＢＬ１を複数形成する（図４Ａ参照）。これにより、メモリセル領域ＭＲ１に複数のメモリセルＭＣが配設されたメモリセルユニットＭＵ１が完成する。
　続いて、図５Ｄに示したように、板状電極ＷＬ１の上方に、板状電極ＷＬ２を形成する。その際、周辺領域ＰＲ１と重ならないように、板状電極ＷＬ２のＹ軸方向の寸法を板状電極ＷＬ１のＹ軸方向の寸法よりも小さくする。さらに、板状電極ＷＬ２の、下方に位置する複数の柱状電極ＢＬ１と対応する位置にそれぞれ貫通孔を設ける。そののち、それらの貫通孔の内壁面を覆うように抵抗変化素子ＶＲを形成し、その内部を所定の導電性材料により充填することにより、それぞれの柱状電極ＢＬ１と接続するように柱状電極ＢＬ２を複数形成する。これにより、メモリセル領域ＭＲ２に複数のメモリセルＭＣが配設されたメモリセルユニットＭＵ２が完成する。
　こののち、同様の操作を繰り返すことにより、図５Ｅに示したように、メモリセルユニットＭＵ３とメモリセルユニットＭＵ４とを順に形成する。このように、板状電極ＷＬ１～ＷＬ４を階段状に形成したのち、板状電極ＷＬ１～ＷＬ４の周辺領域ＰＲ１～ＰＲ４にそれぞれ立設するように、コンタクトピラーＣＰ１～ＣＰ４を一括形成する。さらに、それらのコンタクトピラーＣＰ１～ＣＰ４の上端と接続されるように、ビームＣＢ１～ＣＢ４を一括形成する。これにより、引き出し線ＬＬ１～ＬＬ４が得られる。
　以上により、メモリデバイス１が完成する。
［メモリデバイス１の作用効果］
　メモリデバイス１では、第（ｍ＋１）番目のメモリセルユニットＭＵ（ｍ＋１）における接続部３は、第ｍ番目のメモリセルユニットＭｍにおけるメモリセル領域ＭＲｍとＺ軸方向において重なり合う位置に設けられている。すなわち、メモリセルユニットＭＵ（ｍ＋１）において接続部３が設けられた周辺領域ＰＲ（ｍ＋１）の下方にも、メモリセルユニットＭＵｍを構成するメモリセルＭＣを配置するようにしている。このため、メモリデバイス１全体として、空間を効率的に利用し、所定の空間内においてより多くのメモリセルＭＣを有することができる。よって、高集積化を図ることができる。
＜２．変形例１＞
　図６は、上記したメモリデバイス１の第２の変形例であるメモリデバイス１Ａの全体構成例を表した斜視図である。また、図７は、図６のメモリデバイス１Ａの一部を表す等価回路図である。さらに、図８は、メモリセルＭＣの一構成例を拡大して表す拡大斜視図（図中右側）と、それに対応する等価回路図（図中左側）とを示したものである。
　このメモリデバイス１Ｂは、メモリセルユニットＭＵ１～ＭＵ４の各々において、板状電極ＷＬの代わりに、Ｙ軸方向にそれぞれ延在すると共にＸ軸方向において交互に並ぶ第１線状電極２１と第２線状電極２２とをそれぞれ複数有している。また、柱状電極ＢＬ（ＢＬ１～ＢＬ４）は、メモリセルユニットＭＵ１～ＭＵ４の各々における、Ｘ軸方向に隣り合う第１線状電極２１と第２線状電極２２との間にそれぞれ挟まれている。また、図８に示したように、メモリセルＭＣは、柱状電極ＢＬと第１線状電極２１との間、およびその柱状電極ＢＬと第２線状電極２２との間にそれぞれ挟まれた抵抗変化素子ＶＲにより構成されている。なお、図６では、抵抗変化素子ＶＲの図示を省略している。
　また、引き出し線ＬＬの代わりに、図６に示したように、引き出し線２５，２８が設けられている。引き出し線２５は、第１線状電極２１と接続されて第１接続部分３Ａを形成する第１コンタクトピラー２３と、その第１コンタクトピラー２３の上端と接続されて例えばＸ軸方向へ延在する第１ビーム２４とを有している。一方、引き出し線２８は、第２線状電極２２と接続されて第２接続部分３Ｂを形成する第２コンタクトピラー２６と、その第２コンタクトピラー２６の上端と接続されて例えばＸ軸方向へ延在する第２ビーム２７とを有している。なお、メモリセルユニットＭＵ１～ＭＵ４の各々において、複数の第１線状電極２１とそれぞれ接続された複数の第１コンタクトピラー２３は、一の第１ビーム２４に対して共通に接続されている。同様に、メモリセルユニットＭＵ１～ＭＵ４の各々において、複数の第２線状電極２２とそれぞれ接続された複数の第２コンタクトピラー２６は、一の第２ビーム２７に対して共通に接続されている。
　このメモリデバイス１Ｂは、Ｙ軸方向に並び、かつ、Ｘ軸方向に延在する複数のゲート選択線ＧＳＬを有しており、それら複数のゲート選択線ＧＳＬの各々は、Ｘ軸方向に並ぶ複数の柱状電極ＢＬと接続されている。
　図９に、第１ビーム２４および第２ビーム２７を省略したメモリデバイス１Ｂの要部構成を示す。図９に示したように、第１線状電極２１および第２線状電極２２は、階段状に配置されている。すなわち、第（ｍ＋１）番目のメモリセルユニットＭＵ（ｍ＋１）における第１線状電極２１のＹ軸方向の寸法は、第ｍ番目のメモリセルユニットＭＵｍにおける第１線状電極２１のＹ軸方向の寸法よりも短くなっている。同様に、メモリセルユニットＭＵ（ｍ＋１）における第２線状電極２２のＹ軸方向の寸法は、メモリセルユニットＭＵｍにおける第２線状電極２２のＹ軸方向の寸法よりも短い。このような構成により、複数の第１コンタクトピラー２３および複数の第２コンタクトピラー２６が立設する領域は、メモリセルＭＣが設けられたメモリセル領域とＺ軸方向において重なり合うこととなる。よって、このメモリデバイス１Ａにおいても、上記第１の実施の形態のメモリデバイス１と同様、高集積化を図ることができる。
＜３．変形例２＞
　図１０は、上記したメモリデバイス１の第２の変形例であるメモリデバイス１Ｂの全体構成例を表した斜視図である。上記第１の実施の形態のメモリデバイス１では、板状電極ＷＬを１層積層するたびに、その板状電極ＷＬに貫通孔を開け、メモリセルＭＣおよび柱状電極ＢＬの形成を行うようにした。これに対し、本変形例のように、より製造工程を簡略化するために、複数の板状電極ＷＬを積層したのち、複数の板状電極ＷＬに対する共通の貫通孔の形成を行うようにしてもよい。その場合、メモリセルＭＣおよび柱状電極ＢＬの形成を、複数のメモリセルユニットＭＵに亘って一括形成することができる。図１０では、２つの板状電極ＷＬを積層したのち、それら２つの板状電極ＷＬに対して一括して貫通孔の形成を行い、さらに、その貫通孔を埋めるようにメモリセルＭＣおよび柱状電極ＢＬの形成を行うようにしたものである。なお、３層以上の板状電極ＷＬに対して共通の貫通孔の形成を行うようにしてもよい。
＜４．第２の実施の形態＞
［メモリデバイス１Ｂの構成］
　図１１は、本開示の第２の実施の形態としてのメモリデバイス１Ｂの全体構成例を表す斜視図である。図１２は、図１１に示したメモリデバイス１Ｂに適用されるメモリセルＭＣの近傍を拡大して表す拡大斜視図およびその等価回路図である。また、図１３は、メモリデバイス１Ｂの要部断面を概略的に表す断面図である。
　図１１～図１３に示したように、メモリデバイス１Ｂは、Ｚ軸方向において、複数のビット線ＢＬと複数のメモリセルＭＣと複数のワード線ＷＬとが基板２（図１３のみ示す）の側から順に積層されている。より具体的には、基板２の上に、ビット線ＢＬ０、メモリセルＭＣ、ワード線ＷＬ０、メモリセルＭＣ、ビット線ＢＬ１、メモリセルＭＣ、ワード線ＷＬ１、メモリセルＭＣ、ビット線ＢＬ２・・・が順に積層されている。メモリセルＭＣは、基板２の側から選択素子ＳＥＬと抵抗変化素子ＶＲとが順に積層された積層構造を有する。また、抵抗変化素子ＶＲは、その直上のワード線ＷＬもしくはビット線ＢＬと実質的に同じ平面形状を有する。
　複数のワード線ＷＬは、おおよそＸ軸方向へそれぞれ延在すると共にＹ軸方向に並ぶように配置され、複数のビット線ＢＬは、おおよそＹ軸方向へそれぞれ延在すると共にＸ軸方向に並ぶように配置されている。メモリセルＭＣにおける選択素子ＳＥＬは、Ｘ軸方向およびＹ軸方向の双方において並ぶように複数配置されている。１つの抵抗変化素子ＶＲは、Ｘ軸方向に並ぶ複数の選択素子ＳＥＬに対し共通に設けられ、もしくはＹ軸方向に並ぶ複数の選択素子ＳＥＬに対し共通に設けられている。
　本実施の形態においても、第（ｍ＋１）番目のメモリセルユニットにおいて複数のメモリセルＭＣが取り囲む第（ｍ＋１）番目のメモリセル領域ＭＲ（ｍ＋１）は、第ｍ番目のメモリセル領域ＭＲｍよりも狭い。また、引き出し線として、ワード線ＷＬと接続されて接続部としての第１接続部分３０Ａを形成し基板２から遠ざかるように伸びる第１コンタクトピラー３１と、ビット線ＢＬと接続されて接続部としての第２接続部分３０Ｂを形成し基板２から遠ざかるように伸びる第２コンタクトピラー３２とを有する。
　第１コンタクトピラー３１の上端は、ビーム４１Ａおよびピラー４１Ｂを含む配線４１により駆動回路４と接続されている。また、第２コンタクトピラー３２の上端は、ビーム４２Ａおよびピラー４２Ｂを含む配線４２により駆動回路４と接続されている。
［メモリデバイス１Ｂの製造方法］
　このメモリデバイス１Ｂは、例えば次のようにして製造することができる。
　図１４Ａ～図１４Ｌは、メモリデバイス１Ｂの製造方法の一部を工程順に表したものである。まず、図１４Ａに示したように、ＸＹ平面に沿った主面２Ｓを有する基板２を用意し、この主面２Ｓに、駆動回路４（ここでは図示せず）を形成する。そののち、基板２の上に、コンタクト線ＣＬを複数立設させたのち、そのコンタクト線ＣＬと接続されるように、Ｙ軸方向に延在する複数のビット線ＢＬ０を、Ｘ軸方向に並べるように形成する。
　次に、図１４Ｂに示したように、メモリセル領域ＭＲ（ＭＲ１）において全体としてマトリックス状をなすように複数の選択素子ＳＥＬを形成する。ここでは、１つのビット線ＢＬ０に対し複数の選択素子ＳＥＬをＹ軸方向において例えば等間隔で並ぶように立設させる。メモリセル領域ＭＲからＹ軸方向に沿って両隣に延在する領域を周辺領域（もしくはコンタクト領域）ＰＲ（ＰＲ１）と呼ぶ。周辺領域ＰＲにおいて、ビット線ＢＬ０の一部は幅の広い屈曲部分を有している。これは、ビット線ＢＬ０の幅に対してより大きな径を有するコンタクト線ＣＬを配置可能とするためである。なお、ビット線ＢＬ０は、図１４Ａ～図１４Ｌでは途切れているが、隣接配置された他のメモリセルブロックＭＢ（後出）に接続される。基本的に１つのコンタクト線ＣＬにより、２つのメモリセルユニットにあるビット線ＢＬ０が駆動される。例えば図１４Ａなどでは８本のビット線ＢＬ０が描かれるのに対し、コンタクト線はそのうちの4本のビット線ＢＬ０にしか配置されていないのはこのためである。コンタクト線ＣＬの配置されていない残り４本のビット線ＢＬ０は、隣接するメモリセルブロックＭＢから延びるビット線ＢＬ０に接続され、駆動される。
　次に、図１４Ｃに示したように、選択素子ＳＥＬの上層として、抵抗変化素子ＶＲとワード線ＷＬ０とを順に全面に亘って積層したのち、それらがおおよそＸ軸方向に延在する複数（図１４Ｃでは例として８つ）の線状パターンとなるように一括パターニングする。この際、Ｘ軸方向に伸びる抵抗変化素子ＶＲとワード線ＷＬ０との積層構造である積層パターンＰ０が、Ｘ軸方向に並ぶ複数の選択素子ＳＥＬに対して共通に接続されるようにする。なお、図１４Ｃでは、８つの積層パターンＰ０のうちの１つのみについて抵抗変化素子ＶＲとワード線ＷＬ０との積層構造を描いているが、他の積層パターンＰ０についての同様の構造である。
　次に、図１４Ｄに示したように、各積層パターンＰ０の上に、複数の選択素子ＳＥＬをマトリックス状に配設する。図１４Ｄでは、各積層パターンＰ０の上にそれぞれ４つの選択素子ＳＥＬを配設する例を示している。このときのメモリセル領域ＭＲ２はメモリセル領域ＭＲ１（図１４Ｂ）よりも狭くなっている。
　次に、図１４Ｅに示したように、選択素子ＳＥＬの上層として、抵抗変化素子ＶＲとビット線ＢＬ１とを順に全面に亘って積層したのち、それらがおおよそＹ軸方向に延在する複数（図１４Ｅでは例として４つ）の線状パターンとなるように一括パターニングする。この際、Ｙ軸方向に伸びる抵抗変化素子ＶＲとビット線ＢＬ１との積層構造である積層パターンＰ１が、Ｙ軸方向に並ぶ複数の選択素子ＳＥＬに対して共通に接続されるようにする。なお、図１４Ｅでは、４つの積層パターンＰ１のうちの１つのみについて抵抗変化素子ＶＲとビット線ＢＬ１との積層構造を描いているが、他の積層パターンＰ１についても同様の構造である。
　次に、図１４Ｆに示したように、各積層パターンＰ１の上に、複数の選択素子ＳＥＬをマトリックス状に配設する。図１４Ｆでは、各積層パターンＰ１の上にそれぞれ４つの選択素子ＳＥＬを配設する例を示している。このときのメモリセル領域ＭＲ３はメモリセル領域ＭＲ２（図１４Ｄ）よりもさらに狭くなっている。
　次に、図１４Ｇに示したように、選択素子ＳＥＬの上層として、抵抗変化素子ＶＲとワード線ＷＬ１とを順に全面に亘って積層したのち、それらがおおよそＸ軸方向に延在する複数（図１４Ｇでは例として４つ）の線状パターンとなるように一括パターニングする。この際、Ｘ軸方向に伸びる抵抗変化素子ＶＲとワード線ＷＬ１との積層構造である積層パターンＰ２が、Ｘ軸方向に並ぶ複数の選択素子ＳＥＬに対して共通に接続されるようにする。なお、図１４Ｇでは、４つの積層パターンＰ２のうちの１つのみについて抵抗変化素子ＶＲとワード線ＷＬ１との積層構造を描いているが、他の積層パターンＰ２についても同様の構造である。
　次に、図１４Ｈに示したように、各積層パターンＰ２の上に、複数の選択素子ＳＥＬをマトリックス状に配設する。図１４Ｈでは、各積層パターンＰ２の上にそれぞれ４つの選択素子ＳＥＬを配設する例を示している。このときのメモリセル領域ＭＲ４はメモリセル領域ＭＲ３（図１４Ｆ）と同等である。
　次に、図１４Ｊに示したように、選択素子ＳＥＬの上層として、抵抗変化素子ＶＲとビット線ＢＬ２とを順に全面に亘って積層したのち、それらがおおよそＹ軸方向に延在する複数（図１４Ｊでは例として４つ）の線状パターンとなるように一括パターニングする。この際、Ｘ軸方向に伸びる抵抗変化素子ＶＲとビット線ＢＬ２との積層構造である積層パターンＰ３が、Ｙ軸方向に並ぶ複数の選択素子ＳＥＬに対して共通に接続されるようにする。なお、図１４Ｊでは、４つの積層パターンＰ３のうちの１つのみについて抵抗変化素子ＶＲとビット線ＢＬ２との積層構造を描いているが、他の積層パターンＰ３についても同様の構造である。
　次に、図１４Ｋに示したように、ワード線ＷＬから上方に伸びる第１コンタクトピラー３１と、ビット線ＢＬから上方に伸びる第２コンタクトピラー３２とをそれぞれ複数形成する。併せて、駆動回路４（図１１参照）と接続されたピラー４１Ｂおよびピラー４２Ｂをそれぞれ複数形成する。なお、図１４Ｋでは、図１１で示した基板２および駆動回路４を省略している。
　最後に、図１４Ｌに示したように、第１コンタクトピラー３１とピラー４１Ｂとをそれぞれつなぐようにビーム４１Ａを複数形成すると共に、第２コンタクトピラー３２とピラー４２Ｂとをそれぞれつなぐようにビーム４２Ａを複数形成する。なお、図１４Ｌでは、図１１で示した基板２および駆動回路４を省略している。
　以上により、メモリデバイス１Ｂが完成する。
［メモリデバイス１Ｂの作用効果］
　メモリデバイス１Ｂにおいても、周辺領域ＰＲと、それと異なる階層のメモリセル領域ＭＲとが重複するように構成されているので、空間を効率的に利用し、所定の空間内においてより多くのメモリセルＭＣを有することができる。よって、高集積化を図ることができる。また、抵抗変化素子ＶＲは、その直上のワード線ＷＬもしくはビット線ＢＬと実質的に同じ平面形状を有するので、製造工程の簡略化を図ることができる。
＜５．第３の実施の形態＞
［メモリデバイス１Ｃの構成］
　図１５は、本開示の第３の実施の形態としてのメモリデバイス１Ｃの全体構成例を表す斜視図である。図１６は、図１５に示したメモリデバイス１Ｃに適用されるメモリセルＭＣの近傍を拡大して表す拡大斜視図およびその等価回路図である。上記第２の実施の形態のメモリデバイス１Ｂでは、３層のビット線ＢＬと２層のワード線ＷＬとの間に、４層のメモリセルＭＣが形成されるようにした。このような構成の場合、ワード線ＷＬ０、ビット線ＢＬ１およびワード線ＷＬ１の３つの層は、２層のメモリセルＭＣに接続される。クロスポイントメモリにおいては、選択されないメモリセルＭＣにもリーク電流が流れるので、メモリセルＭＣの層数が増加すると、駆動回路４に加わる負荷が大きくなるおそれがある。そこで、本実施の形態のメモリデバイス１Ｃでは、メモリセルＭＣ、ビット線ＢＬおよびワード線ＷＬを同層数有するようにし、各ビット線ＢＬおよびワード線ＷＬは１層のメモリセルＭＣにのみ接続する構造を実現している。
　具体的には、図１５～図１６に示したように、メモリデバイス１Ｃは、Ｚ軸方向において、基板２の上に、ワード線ＷＬ０、メモリセルＭＣ、ビット線ＢＬ０、絶縁層、ワード線ＷＬ１、メモリセルＭＣ、ビット線ＢＬ１が順に積層されている。メモリセルＭＣは、基板２の側から選択素子ＳＥＬと抵抗変化素子ＶＲとが順に積層された積層構造を有する。また、抵抗変化素子ＶＲは、その直上のビット線ＢＬと実質的に同じ平面形状を有する。さらに、メモリデバイス１Ｃは、ワード線ＷＬ１と接続されて下方へ（基板２へ）向かうように伸びるコンタクトピラー５１を有する。これらの点を除き、他は実質的に第２の実施の形態のメモリデバイス１Ｂと同様の構成を有している。
［メモリデバイス１Ｃの製造方法］
　このメモリデバイス１Ｃは、例えば次のようにして製造することができる。
　図１７Ａ～図１７Ｇは、メモリデバイス１Ｃの製造方法の一部を工程順に表したものである。まず、図１７Ａに示したように、コンタクト線ＣＬを複数立設させたのち、そのコンタクト線ＣＬと接続されるように、Ｙ軸方向に延在する複数のワード線ＷＬ０を、Ｘ軸方向に並べるように形成する。
　次に、図１７Ｂに示したように、メモリセル領域ＭＲ（ＭＲ１）において全体としてマトリックス状をなすように複数の選択素子ＳＥＬを形成する。ここでは、１つのビット線ＢＬ０に対し複数（図１７Ｂの例では４つ）の選択素子ＳＥＬをＹ軸方向において例えば等間隔で並ぶように立設させる。メモリセル領域ＭＲからＹ軸方向に沿って両隣に延在する領域を周辺領域（もしくはコンタクト領域）ＰＲ（ＰＲ１）と呼ぶ。周辺領域ＰＲにおいて、ワード線ＷＬ０の一部は幅の広い屈曲部分を有している。これは、ワード線ＷＬ０の幅に対してより大きな径を有するコンタクト線ＣＬを配置可能とするためである。
　次に、図１７Ｃに示したように、選択素子ＳＥＬの上層として、抵抗変化素子ＶＲとビット線ＢＬ０とを順に全面に亘って積層したのち、それらがおおよそＸ軸方向に延在する複数の線状パターンとなるように一括パターニングする。この際、Ｘ軸方向に伸びる抵抗変化素子ＶＲが、Ｘ軸方向に並ぶ複数の選択素子ＳＥＬに対して共通に接続されるようにする。さらに、のちに形成されるワード線ＷＬ１と接続するためのコンタクトピラー５１を形成する。
　次に、絶縁層（図示せず）を全面的に形成したのち、図１７Ｄに示したように、おおよそＹ軸方向に延在する複数のワード線ＷＬ１を形成する。その際、コンタクトピラー５１の上端と接続されるように、ワード線ＷＬ１を形成する。
　次に、図１７Ｅに示したように、各ワード線ＷＬ１の上に、複数の選択素子ＳＥＬをマトリックス状に配設する。
　次に、図１７Ｆに示したように、選択素子ＳＥＬの上層として、抵抗変化素子ＶＲとビット線ＢＬ１とを順に全面に亘って積層したのち、それらがおおよそＸ軸方向に延在する複数の線状パターンとなるように一括パターニングする。この際、Ｘ軸方向に伸びる抵抗変化素子ＶＲが、Ｘ軸方向に並ぶ複数の選択素子ＳＥＬに対して共通に接続されるようにする。
　次に、図１７Ｇに示したように、ビット線ＢＬ０，ＢＬ１からそれぞれ上方に伸びるコンタクトピラー５２Ａ，５２Ｂをそれぞれ複数形成する。併せて、駆動回路４と接続されたピラー５３Ａ，５３Ｂをそれぞれ複数形成する。
　最後に、図１５に示したように、コンタクトピラー５２Ａとピラー５３Ａとをつなぐようにビーム５４Ａを複数形成すると共に、コンタクトピラー５２Ｂとピラー５３Ｂとをつなぐようにビーム５４Ｂを複数形成する。
　以上により、メモリデバイス１Ｃが完成する。
［メモリデバイス１Ｃの作用効果］
　メモリデバイス１Ｂにおいても、例えば図１８Ａおよび図１８Ｂに示したように、周辺領域ＰＲと、それと異なる階層のメモリセル領域ＭＲとが重複するように構成されているので、空間を効率的に利用し、所定の空間内においてより多くのメモリセルＭＣを有することができる。よって、高集積化を図ることができる。また、抵抗変化素子ＶＲは、その直上のワード線ＷＬもしくはビット線ＢＬと実質的に同じ平面形状を有するので、製造工程の簡略化を図ることができる。なお、図１８Ａは、ワード線ＷＬに沿ったＹＺ断面であり、図１８Ｂは、ビット線ＢＬに沿ったＸＺ断面である。
　図１８Ａに示したように、各ワード線ＷＬは、Ｙ軸方向の両端に周辺領域ＰＲを有しており、各々下方へ伸びるコンタクトピラー５１により駆動回路４（図示せず）と接続されている。本実施の形態のメモリデバイス１Ｃでは、ワード線ＷＬに関し、上層へ向かうほどワード線ＷＬのＹ軸方向の寸法が拡大するオーバーハング構造となっている。一方、図１８Ｂに示したように、ビット線ＢＬは上層へ向かうほどＸ軸方向の寸法が縮小する階段構造となっている。このため、各ビット線ＢＬに対するコンタクトピラー５２等は一括して形成可能である。
＜６．適用例＞
　次に、図１９を参照して、上記第１から第３の実施の形態で説明したメモリデバイス１，１Ａ，１Ｂ，１Ｃ（以下、ここではまとめてメモリデバイス１と記載する）を備えたメモリシステムについて説明する。図１９に示したメモリシステムは、メモリデバイス１のほか、コントローラ７とホスト８とを備える。コントローラ７は、制御部としてメモリデバイス１の動作の全般を司る機能を有するものである。ホスト８は、コントローラ７に対して指令を出す外部装置である。
　メモリデバイス１は、メモリセルブロックＭＢと、駆動回路４と、インターフェイス部５とを有する。インターフェイス部５はコントローラ７とのデータ送受信機能を有する。メモリセルブロックＭＢとは、図１などに示した複数のメモリセルＭＣが集積された１つのまとまりをいう。メモリデバイス１では、１つの駆動回路４に対し、複数のメモリセルブロックＭＢが接続されている。１つの駆動回路４に対し接続される複数のメモリセルブロックＭＢをまとめてメモリセルブロックアレイ６と呼ぶ。
　例えば図１に示したメモリデバイス１において、周辺領域（コンタクト領域）ＰＲと重ならない（メモリセル領域ＭＲ４と重なる）領域では、メモリセルユニットＭＵ１～ＭＵ４をＺ軸方向に貫く１本の柱状電極ＢＬ（ＧＳＬとＳＬにより選択される垂直配線）には必ず４個のメモリセルが配置される。これに対し、周辺領域（コンタクト領域）ＰＲ１～ＰＲ４のいずれかと重なる領域では、１本の柱状電極ＢＬに対して１～３個のメモリセルＭＣのみ配置される。したがって、周辺領域（コンタクト領域）ＰＲ１～ＰＲ４のいずれかと重なる領域では、選択線の組み合わせによってはメモリセルＭＣが存在しない無効なアドレスが生じ、物理アドレス空間において不連続なアドレス領域が生じる。
　そこで、本メモリシステムにおいては、通常動作時においては、周辺領域ＰＲ（ＰＲ１～ＰＲｎ）のいずれかと重なる領域に配置された周辺のメモリセルＭＣを使用せず、その他のメモリセルＭＣに例えばアクセス不良が生じた場合に、その代替として使用するようにしている。そのような代替処理を行うため、コントローラ７はアドレス変換テーブルを有することが望ましい。アドレス変換テーブルは例えば、アクセス対象のアドレスを入力すると、代替処理が行われていれば代替先のアドレスを返し、代替処理が行われていなければ０を返す関数として実装される。このように代替処理に用いるアドレスとして周辺のメモリセルＭＣを割当てることで、ホスト８から見てメモリデバイスを連続したアドレス
領域として認識させることができ、容易に扱うことができる。
　また、抵抗変化素子ＶＲをメモリセルＭＣとして用いる場合、その特性によっては、製造後、最初に書き込みを行う前に、フォーミングと呼ばれる初期化処理を行う必要がある。より具体的には、フォーミングとしては、通常の書き込み処理においてメモリセルＭＣに印加されるパルスよりも、（１）高電圧を印加する、（２）長期間印加する、（３）複数パルスを連続印加する、のうち１つ以上の処理を行う。上記の代替処理に用いられる周辺のメモリセルＭＣは、代替時にフォーミングを行うことが望ましい。なぜならば、代替処理に用いるメモリセルに直接アクセスが行われなくても、他のメモリセルへのアクセスのために板状電極ＷＬや柱状電極ＢＬが選択されることで、そのメモリセルにもリーク電流が流れメモリセルとしての特性が劣化する可能性があるからである。未フォーミング（製造後一度もフォーミングを行っていない状態）のメモリセルは、この劣化がフォーミング済のメモリセルに比べて小さいので好ましい。
　また、通常の薄膜プロセスにおいて形成される複数のメモリセルＭＣは、ある方向における両端のものに比べ、それ以外の中央に近い位置に形成されたもののほうが、安定した特性を示す傾向にある。この点から、本メモリシステムにおいては、通常動作時においては周辺のメモリセルＭＣを使用せず、それ以外のメモリセルＭＣを使用することにより、より安定した動作が期待できる。
　以上、実施の形態を挙げて本開示を説明したが、本開示は上記実施の形態に限定されるものではなく、種々の変形が可能である。
　例えば、上記実施の形態においてメモリデバイス１およびメモリシステム等の構成を具体的に挙げて説明したが、全ての構成要素を備える必要はなく、また、他の構成要素を更に備えていてもよい。
　また、上記実施の形態等では、メモリセルとして抵抗変化素子（抵抗変化メモリ）を用いるようにしたが、本技術はこれに限定されるものではなく、例えば相変化メモリ（ＰＣＭ）、ＭＲＡＭ、またはＳＴＴＲＡＭなど他の種類のメモリを用いることができる。
　また、上記実施の形態等で説明した各構成要素の数は、あくまでも例示である。よって、本技術はその数に限定されるものではなく、他の数をも取りうるものである。
　なお、本明細書中に記載された効果はあくまで例示であってその記載に限定されるものではなく、他の効果があってもよい。また、本技術は以下のような構成を取り得るものである。
（１）
　基板の上に、第１の方向において第１番目から第ｎ番目まで順に積層されたｎ個のメモ
リセルユニットを備え、
　前記ｎ個のメモリセルユニットは、それぞれ、
　１以上の第１電極と、
　前記第１電極と各々交差するように設けられた複数の第２電極と、
　前記第１電極と前記複数の第２電極との各々の交差点に設けられ、前記第１電極と前記第２電極との双方にそれぞれ接続された複数のメモリセルと、
　前記第１電極に接続されて１以上の接続部を形成する１以上の引き出し線と
　を有し、
　第（ｍ＋１）番目（ｍはｎ以下の自然数）の前記メモリセルユニットにおける少なくとも１つの前記接続部は、第ｍ番目の前記メモリセルユニットにおいて前記複数のメモリセルが取り囲む第ｍ番目のメモリセル領域と前記第１の方向において重なり合う位置にある
　メモリデバイス。
（２）
　前記第（ｍ＋１）番目のメモリセルユニットにおける前記接続部は、前記第ｍ番目のメモリセルユニットにおける前記複数のメモリセルと前記第１の方向において重なり合う位置にある
　上記（１）記載のメモリデバイス。
（３）
　前記第（ｍ＋１）番目のメモリセルユニットにおいて前記複数のメモリセルが取り囲む第（ｍ＋１）番目のメモリセル領域は、前記第ｍ番目のメモリセル領域よりも狭い
　上記（１）または（２）に記載のメモリデバイス。
（４）
　前記第（ｍ＋１）番目のメモリセルユニットにおける前記複数のメモリセルの数は、前記第ｍ番目のメモリセルユニットにおける前記複数のメモリセルの数よりも少ない
　上記（１）から（３）のいずれか１つに記載のメモリデバイス。
（５）
　前記メモリセルは、イオン供給層と絶縁層との積層構造からなる抵抗変化素子を含み、
　前記抵抗変化素子は、前記第１電極と前記第２電極との間に挟まれている
　上記（１）から（４）のいずれか１つに記載のメモリデバイス。
（６）
　前記引き出し線と接続された駆動回路をさらに有する
　上記（１）から（５）のいずれか１つに記載のメモリデバイス。
（７）
　前記第１電極として、前記第１の方向と直交する第１の面に沿って広がる板状電極を有し、
　前記複数の第２電極として、前記板状電極から前記基板へ向けてそれぞれ立設された複数の柱状電極を有し、
　前記第（ｍ＋１）番目のメモリセルユニットにおける前記板状電極の占有面積は、前記第ｍ番目のメモリセルユニットにおける前記板状電極の占有面積よりも小さい
　上記（１）から（６）のいずれか１つに記載のメモリデバイス。
（８）
　前記第１電極として、前記第１の方向と直交する第１の面に沿った第２の方向にそれぞれ延在すると共に前記第１の面に沿った第３の方向において交互に並ぶ第１線状電極と第２線状電極とをそれぞれ複数有し、
　前記複数の第２電極として、隣り合う前記第１線状電極と前記第２線状電極との間にそれぞれ挟まれた複数の柱状電極を有し、
　前記複数のメモリセルとして、前記複数の柱状電極と、前記複数の柱状電極をそれぞれ挟んで対向する前記複数の第１線状電極および前記複数の第２線状電極との間にそれぞれ挟まれた複数の記憶層を有し、
　前記引き出し線として、前記第１線状電極と接続されて前記接続部としての第１接続部分を形成する第１コンタクトピラーと、前記第２線状電極と接続されて前記接続部としての第２接続部分を形成する第２コンタクトピラーとを有する
　上記（１）から（６）のいずれか１つに記載のメモリデバイス。
（９）
　前記第（ｍ＋１）番目のメモリセルユニットにおける前記第１線状電極の前記第２の方向の寸法は、前記第ｍ番目のメモリセルユニットにおける前記第１線状電極の前記第２の方向の寸法よりも短く、
　前記第（ｍ＋１）番目のメモリセルユニットにおける前記第２線状電極の前記第２の方向の寸法は、前記第ｍ番目のメモリセルユニットにおける前記第２線状電極の前記第２の方向の寸法よりも短い
　上記（８）記載のメモリデバイス。
（１０）
　前記第ｍ番目のメモリセルユニットにおける複数の前記第１線状電極と接続された複数の前記第１コンタクトピラーは、一の第１ビームに対して共通に接続されており、
　前記第ｍ番目のメモリセルユニットにおける複数の前記第２線状電極と接続された複数の前記第２コンタクトピラーは、一の第２ビームに対して共通に接続されている
　上記（８）または（９）に記載のメモリデバイス。
（１１）
　前記第１の面に沿った第２の方向に並び、かつ、前記第１の面に沿って前記第２の方向と交差する第３の方向に延在する複数の選択線を有し、
　前記複数の選択線の各々は、前記第３の方向に並ぶ前記複数の第２電極と接続されている
　上記（７）記載のメモリデバイス。
（１２）
　前記第１の方向において、前記複数の第２電極と前記複数のメモリセルと複数の前記第１電極とが前記基板の側から順に積層され、
　前記複数のメモリセルは、それぞれ、前記複数の第２電極の上に抵抗変化素子と選択素子とが順に積層された積層構造を有し、
　前記抵抗変化素子は、前記複数の第１電極のうちのいずれか１つと実質的に同じ平面形状を有する
　上記（１）から（６）のいずれか１つに記載のメモリデバイス。
（１３）
　前記複数の第１電極は、前記第１の面に沿った第２の方向へそれぞれ延在すると共に前記第２の方向と直交する第３の方向に並ぶように配置され、
　前記複数の第２電極は、前記第３の方向へそれぞれ延在すると共に前記第２の方向に並ぶように配置され、
　前記選択素子は、前記第２の方向および前記第３の方向の双方において並ぶように複数配置され、
　前記第２の方向または前記第３の方向に並ぶ複数の前記選択素子に対し、１つの前記抵抗変化素子が共通に接続されている
　上記（１２）記載のメモリデバイス。
（１４）
　前記第（ｍ＋１）番目のメモリセルユニットにおいて前記複数のメモリセルが取り囲む第（ｍ＋１）番目のメモリセル領域は、前記第ｍ番目のメモリセル領域よりも狭く、
　前記引き出し線として、前記第１電極と接続されて前記接続部としての第１接続部分を形成し前記基板から遠ざかるように伸びる第１コンタクトピラーと、前記第２電極と接続されて前記接続部としての第２接続部分を形成し前記基板から遠ざかるように伸びる第２コンタクトピラーとを有する
　上記（１２）または（１３）に記載のメモリデバイス。
（１５）
　前記基板と第１番目の前記メモリセルユニットとの間に設けられた駆動回路と、
　前記第１コンタクトピラーの上端と前記駆動回路とを接続する第１配線と、
　前記第２コンタクトピラーの上端と前記駆動回路とを接続する第２配線と
　をさらに有する
　上記（１４）記載のメモリデバイス。
（１６）
　前記引き出し線として、前記第１電極と接続されて前記接続部としての第１接続部分を
形成し前記基板から遠ざかるように伸びる第１コンタクトピラーと、前記第２電極と接続されて前記接続部としての第２接続部分を形成し前記基板へ向かうように伸びる第２コンタクトピラーとを有する
　上記（１２）または（１３）に記載のメモリデバイス。
（１７）
　前記基板と第１番目の前記メモリセルユニットとの間に設けられた駆動回路と、
　前記第１コンタクトピラーの上端と前記駆動回路とを接続する第１配線と、
　前記第２コンタクトピラーの下端と前記駆動回路とを接続する第２配線と
　をさらに有する
　上記（１６）記載のメモリデバイス。
（１８）
　メモリデバイスと、
　前記メモリデバイスの制御を行う制御部と
　を備え、
　前記メモリデバイスは、
　基板の上に、第１の方向において第１番目から第ｎ番目まで順に積層されたｎ個のメモリセルユニットを備え、
　前記ｎ個のメモリセルユニットは、それぞれ、
　１以上の第１電極と、
　前記第１電極と各々交差するように設けられた複数の第２電極と、
　前記第１電極と前記複数の第２電極との各々の交差点に設けられ、前記第１電極と前記第２電極との双方にそれぞれ接続された複数のメモリセルと、
　前記第１電極に接続されて１以上の接続部を形成する１以上の引き出し線と
　を有し、
　第（ｍ＋１）番目（ｍはｎ以下の自然数）の前記メモリセルユニットにおける少なくとも１つの前記接続部は、第ｍ番目の前記メモリセルユニットにおいて前記複数のメモリセルが取り囲む第ｍ番目のメモリセル領域と前記第１の方向において重なり合う位置にある
　メモリシステム。
（１９）
　前記第ｍ番目のメモリセル領域のうち、前記第（ｍ＋１）番目のメモリセルユニットにおいて前記複数のメモリセルが取り囲む第（ｍ＋１）番目のメモリセル領域と前記第１の方向において重なり合う領域以外の周辺領域に設けられた前記メモリセルが、予備メモリセルとして機能する
　上記（１８）記載のメモリシステム。
　本出願は、日本国特許庁において２０１５年６月１０日に出願された日本特許出願番号２０１５－１１７２２８号を基礎として優先権を主張するものであり、この出願のすべての内容を参照によって本出願に援用する。
　当業者であれば、設計上の要件や他の要因に応じて、種々の修正、コンビネーション、サブコンビネーション、および変更を想到し得るが、それらは添付の請求の範囲やその均等物の範囲に含まれるものであることが理解される。

Claims (19)

  1. 　基板の上に、第１の方向において第１番目から第ｎ番目まで順に積層されたｎ個のメモリセルユニットを備え、
    　前記ｎ個のメモリセルユニットは、それぞれ、
    　１以上の第１電極と、
    　前記第１電極と各々交差するように設けられた複数の第２電極と、
    　前記第１電極と前記複数の第２電極との各々の交差点に設けられ、前記第１電極と前記第２電極との双方にそれぞれ接続された複数のメモリセルと、
    　前記第１電極に接続されて１以上の接続部を形成する１以上の引き出し線と
    　を有し、
    　第（ｍ＋１）番目（ｍはｎ以下の自然数）の前記メモリセルユニットにおける少なくとも１つの前記接続部は、第ｍ番目の前記メモリセルユニットにおいて前記複数のメモリセルが取り囲む第ｍ番目のメモリセル領域と前記第１の方向において重なり合う位置にある
    　メモリデバイス。
  2. 　前記第（ｍ＋１）番目のメモリセルユニットにおける前記接続部は、前記第ｍ番目のメモリセルユニットにおける前記複数のメモリセルと前記第１の方向において重なり合う位置にある
    　請求項１記載のメモリデバイス。
  3. 　前記第（ｍ＋１）番目のメモリセルユニットにおいて前記複数のメモリセルが取り囲む第（ｍ＋１）番目のメモリセル領域は、前記第ｍ番目のメモリセル領域よりも狭い
    　請求項１記載のメモリデバイス。
  4. 　前記第（ｍ＋１）番目のメモリセルユニットにおける前記複数のメモリセルの数は、前記第ｍ番目のメモリセルユニットにおける前記複数のメモリセルの数よりも少ない
    　請求項１記載のメモリデバイス。
  5. 　前記メモリセルは、イオン供給層と絶縁層との積層構造からなる抵抗変化素子を含み、
    　前記抵抗変化素子は、前記第１電極と前記第２電極との間に挟まれている
    　請求項１記載のメモリデバイス。
  6. 　前記引き出し線と接続された駆動回路をさらに有する
    　請求項１記載のメモリデバイス。
  7. 　前記第１電極として、前記第１の方向と直交する第１の面に沿って広がる板状電極を有し、
    　前記複数の第２電極として、前記板状電極から前記基板へ向けてそれぞれ立設された複数の柱状電極を有し、
    　前記第（ｍ＋１）番目のメモリセルユニットにおける前記板状電極の占有面積は、前記第ｍ番目のメモリセルユニットにおける前記板状電極の占有面積よりも小さい
    　請求項１記載のメモリデバイス。
  8. 　前記第１電極として、前記第１の方向と直交する第１の面に沿った第２の方向にそれぞれ延在すると共に前記第１の面に沿った第３の方向において交互に並ぶ第１線状電極と第２線状電極とをそれぞれ複数有し、
    　前記複数の第２電極として、隣り合う前記第１線状電極と前記第２線状電極との間にそれぞれ挟まれた複数の柱状電極を有し、
    　前記複数のメモリセルとして、前記複数の柱状電極と、前記複数の柱状電極をそれぞれ挟んで対向する前記複数の第１線状電極および前記複数の第２線状電極との間にそれぞれ挟まれた複数の記憶層を有し、
    　前記引き出し線として、前記第１線状電極と接続されて前記接続部としての第１接続部分を形成する第１コンタクトピラーと、前記第２線状電極と接続されて前記接続部としての第２接続部分を形成する第２コンタクトピラーとを有する
    　請求項１記載のメモリデバイス。
  9. 　前記第（ｍ＋１）番目のメモリセルユニットにおける前記第１線状電極の前記第２の方向の寸法は、前記第ｍ番目のメモリセルユニットにおける前記第１線状電極の前記第２の方向の寸法よりも短く、
    　前記第（ｍ＋１）番目のメモリセルユニットにおける前記第２線状電極の前記第２の方向の寸法は、前記第ｍ番目のメモリセルユニットにおける前記第２線状電極の前記第２の方向の寸法よりも短い
    　請求項８記載のメモリデバイス。
  10. 　前記第ｍ番目のメモリセルユニットにおける複数の前記第１線状電極と接続された複数の前記第１コンタクトピラーは、一の第１ビームに対して共通に接続されており、
    　前記第ｍ番目のメモリセルユニットにおける複数の前記第２線状電極と接続された複数の前記第２コンタクトピラーは、一の第２ビームに対して共通に接続されている
    　請求項８記載のメモリデバイス。
  11. 　前記第１の面に沿った第２の方向に並び、かつ、前記第１の面に沿って前記第２の方向と交差する第３の方向に延在する複数の選択線を有し、
    　前記複数の選択線の各々は、前記第３の方向に並ぶ前記複数の第２電極と接続されている
    　請求項７記載のメモリデバイス。
  12. 　前記第１の方向において、前記複数の第２電極と前記複数のメモリセルと複数の前記第１電極とが前記基板の側から順に積層され、
    　前記複数のメモリセルは、それぞれ、前記複数の第２電極の上に抵抗変化素子と選択素子とが順に積層された積層構造を有し、
    　前記抵抗変化素子は、前記複数の第１電極のうちのいずれか１つと実質的に同じ平面形状を有する
    　請求項１記載のメモリデバイス。
  13. 　前記複数の第１電極は、前記第１の面に沿った第２の方向へそれぞれ延在すると共に前記第２の方向と直交する第３の方向に並ぶように配置され、
    　前記複数の第２電極は、前記第３の方向へそれぞれ延在すると共に前記第２の方向に並ぶように配置され、
    　前記選択素子は、前記第２の方向および前記第３の方向の双方において並ぶように複数配置され、
    　前記第２の方向または前記第３の方向に並ぶ複数の前記選択素子に対し、１つの前記抵抗変化素子が共通に接続されている
    　請求項１２記載のメモリデバイス。
  14. 　前記第（ｍ＋１）番目のメモリセルユニットにおいて前記複数のメモリセルが取り囲む第（ｍ＋１）番目のメモリセル領域は、前記第ｍ番目のメモリセル領域よりも狭く、
    　前記引き出し線として、前記第１電極と接続されて前記接続部としての第１接続部分を形成し前記基板から遠ざかるように伸びる第１コンタクトピラーと、前記第２電極と接続されて前記接続部としての第２接続部分を形成し前記基板から遠ざかるように伸びる第２コンタクトピラーとを有する
    　請求項１２記載のメモリデバイス。
  15. 　前記基板と第１番目の前記メモリセルユニットとの間に設けられた駆動回路と、
    　前記第１コンタクトピラーの上端と前記駆動回路とを接続する第１配線と、
    　前記第２コンタクトピラーの上端と前記駆動回路とを接続する第２配線と
    　をさらに有する
    　請求項１４記載のメモリデバイス。
  16. 　前記引き出し線として、前記第１電極と接続されて前記接続部としての第１接続部分を形成し前記基板から遠ざかるように伸びる第１コンタクトピラーと、前記第２電極と接続されて前記接続部としての第２接続部分を形成し前記基板へ向かうように伸びる第２コンタクトピラーとを有する
    　請求項１２記載のメモリデバイス。
  17. 　前記基板と第１番目の前記メモリセルユニットとの間に設けられた駆動回路と、
    　前記第１コンタクトピラーの上端と前記駆動回路とを接続する第１配線と、
    　前記第２コンタクトピラーの下端と前記駆動回路とを接続する第２配線と
    　をさらに有する
    　請求項１６記載のメモリデバイス。
  18. 　メモリデバイスと、
    　前記メモリデバイスの制御を行う制御部と
    　を備え、
    　前記メモリデバイスは、
    　基板の上に、第１の方向において第１番目から第ｎ番目まで順に積層されたｎ個のメモリセルユニットを備え、
    　前記ｎ個のメモリセルユニットは、それぞれ、
    　１以上の第１電極と、
    　前記第１電極と各々交差するように設けられた複数の第２電極と、
    　前記第１電極と前記複数の第２電極との各々の交差点に設けられ、前記第１電極と前記第２電極との双方にそれぞれ接続された複数のメモリセルと、
    　前記第１電極に接続されて１以上の接続部を形成する１以上の引き出し線と
    　を有し、
    　第（ｍ＋１）番目（ｍはｎ以下の自然数）の前記メモリセルユニットにおける少なくとも１つの前記接続部は、第ｍ番目の前記メモリセルユニットにおいて前記複数のメモリセルが取り囲む第ｍ番目のメモリセル領域と前記第１の方向において重なり合う位置にある
    　メモリシステム。
  19. 　前記第ｍ番目のメモリセル領域のうち、前記第（ｍ＋１）番目のメモリセルユニットにおいて前記複数のメモリセルが取り囲む第（ｍ＋１）番目のメモリセル領域と前記第１の方向において重なり合う領域以外の周辺領域に設けられた前記メモリセルが、予備メモリセルとして機能する
    　請求項１８記載のメモリシステム。
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