WO2016157518A1 - 窒化物半導体紫外線発光素子及び窒化物半導体紫外線発光装置 - Google Patents

窒化物半導体紫外線発光素子及び窒化物半導体紫外線発光装置 Download PDF

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平野　光
一本松　正道
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創光科学株式会社
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Definitions

  • the present invention relates to a nitride semiconductor ultraviolet light-emitting device and a nitride semiconductor ultraviolet light-emitting device on which the nitride semiconductor ultraviolet light-emitting device is mounted, and in particular, a flip for extracting light having a light emission center wavelength of about 355 nm or less from the substrate side.
  • the present invention relates to a technique for improving an electrode structure of a nitride semiconductor ultraviolet light emitting device for chip mounting.
  • an AlGaN-based nitride semiconductor is based on an GaN or an AlGaN layer having a relatively small AlN molar fraction (also called an AlN mixed crystal ratio or Al composition ratio), and a light emitting element or a light receiving element having a multilayer structure thereon.
  • FIG. 16 shows a crystal layer structure of a typical conventional AlGaN light emitting diode. In the light-emitting diode shown in FIG.
  • a base layer 102 including an AlN layer is formed on a sapphire substrate 101, and an n-type AlGaN n-type cladding layer 103 and an AlGaN / GaN multiple quantum well active layer are formed on the base layer 102.
  • 104, a p-type AlGaN electron block layer 105, a p-type AlGaN p-type cladding layer 106, and a p-type GaN contact layer 107 are sequentially laminated.
  • the multiple quantum well active layer 104 has a structure in which a plurality of structures in which a GaN well layer is sandwiched between AlGaN barrier layers are stacked.
  • the multiple quantum well active layer 104, the electron block layer 105, the p-type cladding layer 106, and the p-type contact layer 107 are etched away until a partial surface of the n-type cladding layer 103 is exposed.
  • a Ni / Au p-electrode 108 is formed on the surface of the p-type contact layer 107, and a Ti / Al / Ti / Au n-electrode 109 is formed on the exposed surface of the n-type cladding layer 103. ing.
  • the emission wavelength is shortened by changing the AlN mole fraction and film thickness, or the emission wavelength is lengthened by adding In, and the wavelength is increased from 200 nm.
  • a light emitting diode having an ultraviolet region of about 400 nm can be manufactured.
  • the luminous efficiency of the AlGaN-based semiconductor ultraviolet light-emitting device is as low as about one-half to one-half that of the InGaN-based semiconductor blue light-emitting device.
  • the shorter the emission wavelength the higher the AlN mole fraction of the AlGaN-based semiconductor must be increased to increase the band gap energy.
  • the difference in lattice constant between the semiconductor and the sapphire substrate increases.
  • the AlGaN-based semiconductor ultraviolet light-emitting device has a problem that the density of threading dislocations in the AlGaN-based semiconductor thin film increases because the lattice mismatch increases as the emission wavelength becomes shorter. Is a factor that reduces the internal quantum efficiency of the AlGaN-based semiconductor light-emitting device.
  • the blue light emitting element does not require a large band gap energy as compared with the ultraviolet light emitting element, the decrease in internal quantum efficiency due to the lattice mismatch is not remarkable, and the internal quantum efficiency is about 90%. Is achievable.
  • the nitride semiconductor has a wurtzite type crystal structure and is asymmetric in the c-axis direction, it has a strong polarity, and an electric field due to spontaneous polarization is generated in the c-axis direction.
  • a nitride semiconductor is a material having a large piezoelectric effect.
  • an AlGaN-based semiconductor grown on a sapphire substrate in the c-axis direction generates an electric field (piezoelectric field) due to piezoelectric polarization in the normal direction of the interface.
  • the well layer of the quantum well active layer includes both sides of the hetero interface between the well layer and the barrier layer.
  • An internal electric field is generated in which the electric field due to the difference in spontaneous polarization and the piezoelectric field due to compressive strain are combined along the same c-axis direction.
  • AlGaN-based semiconductor due to this internal electric field, the potential of both the valence band and the conduction band in the well layer of the active layer decreases from the n-type cladding layer side to the p-type cladding layer side.
  • the fluctuation of the composition in which the In composition is unevenly distributed in the nanometer order in the crystal growth process occurs spontaneously.
  • (In composition modulation effect) mitigates a decrease in light emission efficiency due to an internal electric field generated in the well layer of the quantum well active layer. That is, the light emitting efficiency of the ultraviolet light emitting diode is basically lower than that of an InGaN-based semiconductor blue light emitting diode in which the nitride semiconductor in the well layer contains a large amount of In.
  • the nitride semiconductor ultraviolet light-emitting device has a light emission efficiency that is suppressed to about one-half to one-half that of the blue light-emitting device, and the forward voltage applied between the electrodes is The voltage is about twice as high as that of the blue light emitting element.
  • the electric power that did not contribute to light emission among the input electric power is consumed as waste heat, in order to suppress the increase in the junction temperature due to the waste heat, the waste heat is efficiently discharged out of the element. Heat dissipation treatment is required.
  • the necessity of the heat dissipation treatment is extremely higher than that of the blue light emitting device, and particularly, in the deep ultraviolet region where the emission wavelength is 300 nm or less, it becomes more remarkable.
  • flip-chip mounting is generally employed (for example, see FIG. 4 of Patent Document 1 above).
  • light emitted from the active layer passes through an AlGaN nitride semiconductor and a sapphire substrate having a band gap energy larger than that of the active layer, and is extracted outside the device.
  • the sapphire substrate faces upward, the p-side and n-side electrode surfaces formed toward the upper surface of the chip face downward, and each chip-side electrode surface and a package such as a submount
  • the electrode pads on the component side are electrically and physically bonded via metal bumps formed on each electrode surface.
  • Electrodes and the package component side has the advantage of high light extraction efficiency and no light absorption in a large layer, and also in terms of heat dissipation compared to the face-up type mounting form using conventional wire bonding This is advantageous because the electrode pads are connected via thick, short, low thermal resistance metal bumps rather than elongated wires.
  • the metal bumps are generally arranged in a spherical shape by dispersing a plurality of bumps in accordance with the electrode shape, it is difficult to form the metal bumps uniformly over the entire surface of each electrode. From the viewpoint of conduction, it was not ideal and there was room for improvement.
  • nitride semiconductor ultraviolet light emitting devices particularly deep ultraviolet light emitting devices with short emission wavelengths
  • the junction temperature rises abnormally, resulting in a decrease in light output and further reliability of the device. Therefore, there is a need for a light-emitting element that can dissipate heat more efficiently.
  • the present invention has been made in view of the above-described problems, and an object thereof is to provide a nitride semiconductor light emitting device capable of efficiently dissipating waste heat accompanying light emission.
  • the present invention provides a first semiconductor layer composed of one or more n-type AlGaN based semiconductor layers and an active layer composed of one or more AlGaN based semiconductor layers having an AlN molar fraction of 0 or more.
  • a semiconductor laminated portion formed by laminating a second semiconductor layer including one or more p-type AlGaN-based semiconductor layers, an n electrode made of one or more metal layers, a p electrode made of one or more metal layers, and A nitride semiconductor ultraviolet light emitting device comprising a protective insulating film, A first plating electrode in contact with an exposed surface of the p-electrode that is not covered with the protective insulating film;
  • a region occupied by one nitride semiconductor ultraviolet light-emitting element in a plane parallel to the surface of the semiconductor multilayer portion is defined as an element region, and in a part of the first region in the element region, An active layer and the second semiconductor layer are stacked on the first semiconductor layer, and in the second region other than the first region in the element region, the active layer and the second semiconductor layer are the first semiconductor layer.
  • the first region has a concave portion surrounding the second region from three sides in a plan view shape
  • the second region is constituted by a concave region surrounded by the concave portion of the first region and a peripheral region other than the concave region
  • the n-electrode is formed on the first semiconductor layer in the second region across the recessed region and the peripheral region,
  • the p-electrode is formed on an uppermost surface of the second semiconductor layer;
  • the protective insulating film includes an entire outer peripheral side surface of the first region of the semiconductor stacked portion, an upper surface of the first semiconductor layer between the first region and the n electrode, and an outer peripheral edge of the n electrode.
  • the first plating electrode is made of copper or a copper-based alloy formed by a wet plating method, and is spaced apart from the exposed surface of the n electrode that is not covered with the protective insulating film.
  • a nitride semiconductor ultraviolet light-emitting device having a first characteristic that it is formed so as to cover a border region in contact therewith.
  • a current flows from the p-electrode toward the n-electrode via the second semiconductor layer, the active layer, and the first semiconductor layer, so that ultraviolet rays are emitted from the active layer.
  • the power that did not contribute to the light emission in the active layer is converted into heat and becomes waste heat, and waste heat is also generated in the parasitic resistance of the first semiconductor layer and the second semiconductor layer. Therefore, most of the waste heat is generated in the first region of the semiconductor stack.
  • the AlN molar fraction needs to be higher than that of the active layer, for example, 20% or more.
  • the n-type AlGaN-based semiconductor layer has a higher specific resistance than the n-type GaN when the AlN molar fraction is high, the distance from the n-electrode to the interface between the n-type AlGaN-based semiconductor layer and the active layer It is necessary to suppress the voltage drop due to the parasitic resistance in the first semiconductor layer.
  • the first region is formed in a planar view shape having a concave portion surrounding the second region from three sides, for example, in a planar view comb shape, etc.
  • region can make the surrounding length of a 1st area
  • the contact area between the first layer and the second layer is referred to as a “covered surface” for convenience, and the first region has a shape in plan view having the concave portion. Since the distance between the generated position and the coated surface is shortened, the waste heat can be propagated to the first plating electrode side through the coated surface with high efficiency, greatly increasing the heat dissipation effect of the light emitting element. Can be improved.
  • the separation distance between the first plated electrode and the exposed surface of the n electrode is not formed in the first plated electrode.
  • the distance between the n-electrode and the p-electrode can be made longer, and when flip chip mounting is performed, the electric field applied to the sealing resin filled between the first plating electrode and the n-electrode can be reduced. Accordingly, when the short circuit phenomenon between the electrodes due to the photochemical reaction of the sealing resin with ultraviolet rays and the diffusion of the metal (metal migration) caused by the electric field is concerned by the composition of the sealing resin, the short circuit phenomenon. It is possible to greatly reduce the occurrence of.
  • the above-mentioned Patent Document 1 has a detailed report on the short circuit phenomenon between the electrodes.
  • Patent Document 1 a binding amorphous fluororesin having a reactive functional group whose terminal functional group exhibits binding properties to a metal is used in a place where a pad electrode of a nitride semiconductor ultraviolet light emitting element is covered.
  • the forward voltage is applied between the metal electrode wirings connected to the p-electrode and the n-electrode of the ultraviolet light emitting element to perform the ultraviolet light emitting operation, the electrical characteristics of the ultraviolet light emitting element are deteriorated.
  • the forward voltage is applied between the metal electrode wirings connected to the p-electrode and the n-electrode of the ultraviolet light emitting element to perform the ultraviolet light emitting operation, the electrical characteristics of the ultraviolet light emitting element are deteriorated.
  • the amorphous fluororesin when the amorphous fluororesin is a binding amorphous fluororesin, the binding amorphous fluororesin irradiated with high energy ultraviolet rays reacts with a photochemical reaction. It is considered that the functional terminal functional group is separated and radicalized to cause a coordinate bond with the metal atom constituting the pad electrode, and the metal atom is separated from the pad electrode. Further, during the light emission operation, an electric field is generated between the pad electrodes. As a result, it is considered that the metal atom undergoes migration, forms a resistive leak current path, and shorts between the p electrode and the n electrode of the ultraviolet light emitting element.
  • the area of the upper surface of the first plating electrode can be significantly larger than the area of the upper surface of the p electrode, and between the first plating electrode and the package-side electrode pad when flip-chip mounting is performed. The contact area is greatly expanded, and the heat dissipation effect is further improved.
  • the first plating electrode is separated by 75 ⁇ m or more from the exposed surface of the n electrode not covered with the protective insulating film. According to the preferred embodiment, the first plating electrode can be formed with a high yield without contacting the exposed surface of the n-electrode.
  • the protective insulating film is an upper surface and a side surface of an outer peripheral edge of the p electrode, and the p electrode on the uppermost surface of the second semiconductor layer. It is preferred to further coat the uncoated exposed surface. According to the preferred embodiment, since there is an alignment margin between the end portion of the protective insulating film on the p-electrode and the outer periphery of the first region, the protective insulating film covers the entire outer peripheral side surface of the first region of the semiconductor stacked portion.
  • the first plating electrode can cover the outer peripheral side surface of the first region of the semiconductor stacked portion. It can coat
  • the nitride semiconductor ultraviolet light-emitting device is mainly composed of copper or copper formed by the wet plating method on at least an exposed surface of the n electrode that is not covered with the protective insulating film.
  • a second feature is that a second plating electrode made of an alloy is further provided, and the first plating electrode and the second plating electrode are spaced apart from each other.
  • the second feature makes it possible to make the heights of the upper surfaces of the first plating electrode and the second plating electrode uniform, and the first plating electrode and the second plating electrode correspond to the package side during flip chip mounting. Since the connection between the electrode pads can be realized by the same connection means, for example, soldering, the flip chip mounting process can be simplified.
  • the second plating electrode can be formed in the same process as the first plating electrode.
  • each surface of the first plating electrode and the second plating electrode is flattened, and each surface is perpendicular to the surface of the semiconductor stacked portion. It is preferable that the height positions in various directions are aligned.
  • a separation distance between the first plating electrode and the second plating electrode is 75 ⁇ m or more.
  • the first plating electrode and the second plating electrode can be formed with high yield without contacting each other.
  • a single-layer or multi-layer plated metal film containing gold at least on the uppermost surface is formed on each surface of the first plating electrode and the second plating electrode. It is preferable. According to the preferred embodiment, even when the time until the flip chip mounting is long after the formation of the first plating electrode and the second plating electrode, the oxidation of the surfaces of the first plating electrode and the second plating electrode is prevented. Therefore, the connection with the corresponding electrode pad on the package side by soldering or the like can be reliably performed. Furthermore, it is also suitable for forming a gold (Au) bump or the like on the plated metal film.
  • the entire outer periphery of the first plating electrode is located on the n-electrode via the protective insulating film. Furthermore, in the nitride semiconductor ultraviolet light-emitting device according to the first or second feature, the first plating electrode fills a recess surrounded by an outer peripheral side surface of the first region of the semiconductor stacked portion in the recess region. Preferably, the entire upper surface of the first plating electrode is flat. According to the preferred embodiment, a larger area can be secured between the first plating electrode and the package-side electrode pad by, for example, soldering during flip chip mounting. Heat dissipation through the first plating electrode close to the active layer, which is a large heat generation source, is promoted, and the heat dissipation effect is further improved.
  • the wet plating method is an electrolytic plating method, and the electrolytic plating method is used between the protective insulating film and the first plating electrode. It is preferable that a seed film for power supply is formed.
  • the protective insulating film is a transparent insulating film formed of an insulating material that transmits ultraviolet light emitted from the active layer, and the protective insulating film It is preferable that an ultraviolet reflecting layer that reflects the ultraviolet rays is provided between the film and the seed film with a reflectance higher than that of the seed film.
  • the protective insulating film is a transparent insulating film
  • the ultraviolet light is transmitted through the transparent insulating film and incident on the seed film. Since the ultraviolet light is only reflected to the semiconductor laminated portion side with the ultraviolet reflectance corresponding to the emission wavelength, the unreflected ultraviolet light is not effectively used.
  • the ultraviolet light incident on the seed film can be used more effectively. The external quantum efficiency of can be improved.
  • the protective insulating film is a transparent insulating film formed of an insulating material that transmits ultraviolet light emitted from the active layer, It is preferable that an opaque insulating film made of an insulating material that does not transmit ultraviolet rays emitted from the active layer is formed on at least a part of the protective insulating film between the plating electrode and the exposed surface of the n electrode. .
  • the protective insulating film is an opaque insulating film formed of an insulating material that does not transmit ultraviolet light emitted from the active layer.
  • the protective insulating film is a transparent insulating film
  • a part of the ultraviolet light reflected at the interface on the back surface side of the semiconductor laminate where light is extracted proceeds toward the active layer side.
  • a part of the light enters the part (gap part) where the first plating electrode is not formed on the protective insulating film and is emitted to the outside of the element through the gap part.
  • Ultraviolet rays emitted outside the element through the gap portion enter the sealing resin filled in the flip chip mounting in the n electrode or the gap between the second plating electrode connected to the n electrode and the first plating electrode.
  • the opaque insulating film the entry of the ultraviolet rays is suppressed, and deterioration of the sealing resin due to the entry of the ultraviolet rays can be prevented or suppressed.
  • the present invention provides the nitriding of at least one of the first and second features described above on a base in which a metal film having a predetermined planar view shape including two or more electrode pads is formed on the surface of the insulating base.
  • a physical semiconductor ultraviolet light emitting element is placed such that the first plating electrode faces the electrode pad, and the electrode pad facing the first plating electrode is electrically and physically connected.
  • a nitride semiconductor ultraviolet light emitting device having the first feature is provided.
  • the nitride semiconductor ultraviolet light emitting device having the first characteristic is realized by flip-chip mounting the nitride semiconductor ultraviolet light emitting element having the above characteristic, and has the same effects as the nitride semiconductor ultraviolet light emitting element having the above characteristic. .
  • the nitride semiconductor ultraviolet light emitting element is formed at least on the exposed surface of the n electrode not covered with the protective insulating film by the wet plating method.
  • a second plated electrode made of copper or a copper-based alloy, wherein the first plated electrode and the second plated electrode are spaced apart from each other, and the single nitride semiconductor ultraviolet light emitting device.
  • the first plating electrode and one electrode pad are electrically and physically connected, and the second plating electrode and the other one electrode pad are electrically and physically connected.
  • the second feature makes it possible to make the heights of the upper surfaces of the first plating electrode and the second plating electrode uniform.
  • the first plating electrode and the second plating electrode correspond to the base side. Since the connection between the electrode pads can be realized by the same connection means, for example, soldering, the flip chip mounting process can be simplified.
  • the base comprises a set of the first electrode pad and at least one second plating electrode electrically separated from the first electrode pad.
  • a plurality of electrode pads are provided, a plurality of the nitride semiconductor ultraviolet light emitting elements are mounted on the base, and the first plating electrode of one nitride semiconductor ultraviolet light emitting element is the one set of the electrode pads.
  • the first electrode pad of the first and the second plating electrode of the one nitride semiconductor ultraviolet light emitting element are electrically and physically connected to the second electrode pad of the one set of the electrode pads, respectively. Preferably it is.
  • the height of the upper surface of each electrode can be made uniform, and the flip
  • the connection between the first plating electrode and the second plating electrode and the corresponding electrode pad on the package side for the plurality of nitride semiconductor ultraviolet light emitting elements is the same connecting means, for example, soldering Therefore, the mounting process of a plurality of chips by flip chip mounting can be simplified.
  • the nitride semiconductor ultraviolet light-emitting element and device having the above characteristics, it is possible to efficiently dissipate the waste heat accompanying light emission, thereby improving the light emission output and the reliability and lifetime of the element and device. be able to.
  • Sectional drawing which shows typically an example of the element structure in the AA 'cross section before protective insulating film in 1st thru
  • FIG. 3 is a main part sectional view schematically showing main parts of the element structure shown in FIGS. 1 and 2.
  • Sectional drawing which shows typically an example of the element structure in the AA 'cross section after formation of the protective insulating film in the 1st and 5th embodiment of the nitride semiconductor ultraviolet light emitting element which concerns on this invention, and 1st and 2nd plating electrode It is.
  • Sectional drawing which shows typically an example of the element structure in the BB 'cross section after forming the protective insulating film in the 1st and 5th embodiment of the nitride semiconductor ultraviolet light emitting element which concerns on this invention, and 1st and 2nd plating electrode It is.
  • the planar structure of the nitride semiconductor ultraviolet light emitting device before the formation of the p electrode, the n electrode, the first and second plating electrodes, and the plan view pattern of the first region and the second region. It is a top view which shows an example typically.
  • the top view which shows typically an example of the planar structure before 1st and 2nd plating electrode formation in the 1st thru
  • FIG. 6 is a plan view schematically showing an example of a planar structure before forming the first and second plating electrodes and a plan view pattern of the protective insulating film in the first to fifth embodiments of the nitride semiconductor ultraviolet light emitting element according to the present invention. . It is a top view which shows typically an example of the planar view pattern of the 1st and 2nd plating electrode in the 1st thru
  • FIG. 6 is a cross-sectional view schematically showing an example of an element structure in the B-B ′ cross section in the second embodiment of the nitride semiconductor ultraviolet light emitting element according to the present invention.
  • FIG. 10 is a cross-sectional view schematically showing an example of an element structure in the B-B ′ cross section in the fourth embodiment of the nitride semiconductor ultraviolet light emitting element according to the present invention.
  • It is the top view and sectional drawing which show typically the planar view shape and cross-sectional shape of the submount used with the nitride semiconductor ultraviolet light-emitting device shown in FIG.
  • It is sectional drawing which shows typically the structure of the principal part of the nitride semiconductor ultraviolet light-emitting device shown in FIG.
  • the present light emitting device Embodiments of a nitride semiconductor ultraviolet light emitting device according to the present invention (hereinafter referred to as “the present light emitting device” as appropriate) will be described with reference to the drawings.
  • the present light emitting device for easy understanding of the description, the main part is emphasized and the contents of the invention are schematically shown. Therefore, the dimensional ratio of each part is not necessarily the actual element and the part to be used. The dimensional ratio is not the same.
  • the light emitting element is a light emitting diode
  • the light emitting device 1 uses a substrate obtained by growing an AlN layer 3 and an AlGaN layer 4 on a sapphire (0001) substrate 2 as a template 5.
  • N-type cladding layer 6 made of AlGaN, active layer 7, p-type AlGaN electron blocking layer 8 having an AlN molar fraction larger than that of active layer 7, p-type AlGaN p-type cladding layer 9, and p-type GaN p-type contact layer
  • stacked 10 in order is provided.
  • the n-type cladding layer 6 corresponds to the first semiconductor layer
  • the electron block layer 8, the p-type cladding layer 9, and the p-type contact layer 10 correspond to the second semiconductor layer.
  • a part of the active layer 7, the electron block layer 8, the p-type cladding layer 9, and the p-type contact layer 10 in a plan view region (second region R ⁇ b> 2) above the n-type cladding layer 6 is one of the n-type cladding layers 6.
  • a layered structure from the active layer 7 to the p-type contact layer 10 is formed in the first region R1 on the n-type cladding layer 6 by removing by reactive ion etching or the like until the part surface is exposed.
  • the active layer 7 has a single-layer quantum well structure including an n-type AlGaN barrier layer 7a having a thickness of 10 nm and an AlGaN or GaN well layer 7b having a thickness of 3.5 nm.
  • the active layer 7 may be a double heterojunction structure sandwiched between n-type and p-type AlGaN layers having a large AlN mole fraction between the lower layer and the upper layer, and the single quantum well structure is multilayered.
  • a multiple quantum well structure may be used.
  • Each AlGaN layer is formed by a well-known epitaxial growth method such as a metal organic compound vapor phase growth (MOVPE) method or a molecular beam epitaxy (MBE) method.
  • MOVPE metal organic compound vapor phase growth
  • MBE molecular beam epitaxy
  • Si is used as a donor impurity of an n-type layer
  • Mg is used as the acceptor impurity of the p-type layer.
  • the AlN layer and the AlGaN layer whose conductivity type is not specified are undoped layers into which impurities are not implanted.
  • each AlGaN layer other than the active layer 7 is, for example, 2000 nm for the n-type cladding layer 6, 2 nm for the electron blocking layer 8, 540 nm for the p-type cladding layer 9, and 200 nm for the p-type contact layer 10.
  • the film thickness of each AlGaN layer is not limited to the value illustrated above.
  • a Ni / Au p-electrode 12 is formed on the surface of the p-type contact layer 10
  • a Ti / Al / Ti / Au n-electrode 13 is formed on the surface of the second region R 2 of the n-type cladding layer 6.
  • the number, material, and film thickness of the metal layers constituting the p electrode 12 and the n electrode 13 are not limited to the above-described number of layers, material, and film thicknesses exemplified below.
  • the device region is defined as the first region. It is composed of R1 and the second region R2.
  • a scribe region serving as a cutting allowance when dicing a plurality of main light emitting devices 1 arranged in a matrix in a wafer state into individual chips is excluded from the device region.
  • FIG. 1 shows a cross-sectional view of the light-emitting element 1 parallel to the XZ plane along AA ′ in the plan view of FIG. 8 described later
  • FIG. 6 shows a cross-sectional view of the light-emitting element 1 parallel to the XZ plane along ⁇ B ′.
  • FIG. 1 and 2 respectively show a state in which a semiconductor laminated portion 11 is formed on a template 5 and a p-electrode 12 and an n-electrode 13 are formed, and a protective insulating film 14 and a first plating electrode to be described later.
  • 15 and the element structure before the second plating electrode 16 is formed are schematically shown.
  • the element structure of the light-emitting element 1 before the protective insulating film 14 and the first and second plating electrodes 15 and 16 are formed is referred to as “pre-plating element structure”.
  • FIG. 3 schematically shows a cross-sectional view of the main part of the pre-plating element structure of the light-emitting element 1 shown in FIGS. 1 and 2.
  • the semiconductor stacked portion 11 in the first region R1 has a multilayer structure from the n-type cladding layer 6 to the p-type contact layer 10, and the n-type cladding layer 6 in the second region R2 Projecting in the Z direction from the exposed surface.
  • the semiconductor stacked portion 11 in the first region R1 is referred to as “mesa” for convenience.
  • the outermost surface of the mesa is the upper surface of the p-type contact layer 10, and the difference in the Z direction between the outermost surface of the mesa (first region R1) and the exposed surface of the n-type cladding layer 6 (second region R2).
  • (Mesa level difference) is a value obtained by adding the depth of the surface of the n-type cladding layer 6 receding in the ⁇ Z direction by the above etching to the total film thickness from the active layer 7 to the p-type contact layer 10. It is about 800 nm. Assuming that the dimensions (chip size) in the X and Y directions of the element region are about 0.8 to 1.5 mm, the step is extremely small, 0.1% or less of the chip size, and is schematically illustrated. It is very different from dimensional ratio.
  • FIGS. 4 and 5 schematically show an example of the element structure of the light-emitting element 1 in which the protective insulating film 14, the first plating electrode 15, and the second plating electrode 16 are formed.
  • 4 is a cross-sectional view parallel to the XZ plane along AA ′ in the plan view of FIG. 8
  • FIG. 5 is a main light emitting element parallel to the XZ plane along BB ′ of the plan view.
  • FIG. The hatched portions in FIGS. 1 to 5 are the p electrode 12 and the n electrode 13, and the portions with the dot pattern in FIGS. 4 and 5 are the first and second plating electrodes 15 and 16 (FIG. 10). (The same applies to FIGS. 12 and 15).
  • FIG. 6 shows an example of a plan view pattern of the first region R1 and the second region R2 before the p electrode 12, the n electrode 13, the first plating electrode 15, and the second plating electrode 16 are formed.
  • the hatched portion is the first region R1.
  • the first region R ⁇ b> 1 has a comb-like shape having recesses at four locations on the upper side of the drawing (Y> 0) and four locations on the lower side of the drawing (Y ⁇ 0). I am doing.
  • a dot pattern is attached to two of the recess regions R3 surrounded by the recesses in the second region R2, and a peripheral region that is a second region other than the recess region R3. Distinguish.
  • the second region R2 includes eight recessed regions R3 and a peripheral region R4 surrounding the recessed region R3 and the first region R1.
  • the boundary between the recessed region R3 and the peripheral region R4 is indicated by a broken line C.
  • a straight line passing through any point in the concave region R3 always crosses the first region R1, and a part of the straight line sandwiches the point.
  • the first region R1 is crossed on both sides, and the other part of the straight line crosses the first region R1 on one side across the point and does not cross the first region R1 on the other side.
  • FIG. 7 shows an example of a plan view pattern of the p electrode 12 and the n electrode 13 before forming the first plating electrode 15 and the second plating electrode 16.
  • the hatched portions are the p electrode 12 and the n electrode 13, respectively.
  • a boundary line BL between the first region R1 and the second region R2 is shown for reference. From FIG. 7, it can be seen that the n-electrode 13 is formed continuously over the recessed region R ⁇ b> 3 and the peripheral region R ⁇ b> 4 and formed in an annular shape so as to surround the first region R ⁇ b> 1 in comparison with FIG. 6.
  • the p-electrode 12 has a comb shape having concave portions on the upper side and the lower side of the drawing, similarly to the first region R1.
  • the outer peripheral line of the p-electrode 12 recedes from the outer peripheral line of the first region R1 (the boundary line between the first region R1 and the second region R2) to the inside of the first region R1, for example, by about 10 ⁇ m.
  • the inner peripheral line of the n electrode 13 is retreated about 10 ⁇ m to the second region side from the outer peripheral line of the first region R1, and the outer peripheral line of the n electrode 13 is retreated inward from the outer peripheral line of the element region.
  • the inner surface of the protective insulating film 14 recedes, for example, about 10 ⁇ m.
  • FIG. 8 shows an example of a plan view pattern of the protective insulating film 14 before the first plating electrode 15 and the second plating electrode 16 are formed.
  • the protective insulating film 14 is provided on substantially the entire surface of the element region, and the outer peripheral line thereof is the same as the outer peripheral line of the element region, or slightly recedes inward by, for example, about 10 ⁇ m from the outer peripheral line of the element region. Also good.
  • the protective insulating film 14 further has a first opening 17 in the first region R1 and second openings 18 at four corners in the peripheral region R4. The electrode 12 is exposed through the second opening 18 without the n-electrode 13 being covered with the protective insulating film 14.
  • the n electrode 13 is covered with the protective insulating film 14 except for the portion exposed through the second opening 18.
  • the outer peripheral line of the first opening 17 recedes from the outer peripheral line of the first region R1 to the inside of the first region R1, for example, by about 5 to 15 ⁇ m. However, the outer peripheral line of the first opening 17 may be located at the same position, the outer side, or the inner side with respect to the outer peripheral line of the p-electrode 12.
  • the portion with the dot pattern is the protective insulating film 14, and the hatched portions are the p electrode 12 exposed through the first opening 17 and the n electrode 13 exposed through the second opening 18. .
  • a boundary line BL between the first region R1 and the second region R2 is shown for reference.
  • the protective insulating film 14 is chemical vapor deposition (CVD) in the formed SiO 2 film or an Al 2 O 3 film or the like, about 100 nm ⁇ 1 [mu] m, more preferably about 150 nm ⁇ 350 nm The film thickness is formed.
  • the protective insulating film 14 includes the entire outer peripheral side surface (side wall surface of the step portion of the mesa), the first region R ⁇ b> 1, and the n electrode in the first region R ⁇ b> 1. 13 is formed so as to cover at least the exposed surface of the n-type cladding layer 6 and the upper and side surfaces including at least the portion facing the first region R1 in the outer peripheral edge of the n-electrode 13.
  • the protective insulating film 14 is not covered with at least part of the surface of the p-electrode 12 and is not covered with at least part of the surface of the n-electrode 13 so as to be exposed through the first opening 17.
  • Two openings 18 are formed so as to be exposed.
  • the first plating electrode 15 and the p-electrode 12 are brought into contact with and electrically connected through the first opening 17 via a seed film 19 described later, and the second plating electrode 16 and the n-electrode 13 are connected to the second opening. Through the part 18, they are contacted and electrically connected through a seed film 19 described later.
  • the protective insulating film 14 is formed so that the first plating electrode 15 is in direct contact with the exposed surface of the n-type cladding layer 6 and the side end surface of the p-type cladding layer 9, and the active layer 7 passes through the p-type cladding layer 9. It is provided in order to prevent the formation of a detour for the current path reaching the n-type cladding layer 6.
  • the protective insulating film 14 is temporarily retracted downward from the upper end of the stepped portion of the mesa, and a part of the upper end of the side wall surface of the stepped portion of the mesa, that is, the side end surface of the p-type contact layer 10 is partially Even if it is exposed to light and directly contacts the first plating electrode 15, the detour is not formed, so that no problem occurs in the light emitting operation. Therefore, in FIGS. 4, 5, and 8, the protective insulating film 14 covers the exposed surface of the p-type contact layer 10 that is not covered with the p-electrode 12, but the exposed surface of the p-type contact layer 10 is not necessarily the same. The protective insulating film 14 need not be covered. On the contrary, in FIGS. 4, 5 and 8, the protective insulating film 14 does not cover the outer peripheral end of the p electrode 12, but may cover the outer peripheral end of the p electrode 12.
  • FIG. 9 shows an example of a plan view pattern of the first plating electrode 15 and the second plating electrode 16.
  • the portion with the dot pattern is the first plating electrode 15, and the hatched portion is the second plating electrode 16.
  • a boundary line BL between the first region R1 and the second region R2 is shown for reference.
  • the outer peripheral lines of the first plating electrode 15 and the second plating electrode 16 are respectively located on the protective insulating film 14 in the second region R2, and are separated by 75 ⁇ m or more at locations close to each other.
  • the separation distance is preferably 100 ⁇ m or more, and more preferably about 100 to 150 ⁇ m.
  • the outer peripheral line of the first plating electrode 15 is preferably located on the n electrode 13 via the protective insulating film 14, but depending on the planar shape of the n electrode 13, it is located on the n electrode 13. It does not matter if there are parts that are not. Furthermore, in FIG. 9, the outer peripheral line of the first plating electrode 15 is located in the peripheral region R4 in the second region R2, but depending on the shape or size of the concave region R3, the outer periphery of the first plating electrode 15 A part of the line may be in the recessed area R3.
  • the outer peripheral line of the second plating electrode 16 is preferably positioned outside the outer peripheral line of the second opening 18 of the protective insulating film 14 by, for example, about 0 to 30 ⁇ m.
  • the second region R2 inside the outer peripheral line of the first plating electrode 15 corresponds to a boundary region that is a part of the second region R2 in the formation region of the first plating electrode 15 and is in contact with the first region R1.
  • the first and second plating electrodes 15 and 16 are each formed of copper and manufactured by a well-known electrolytic plating method.
  • the first and second plating electrodes 15 and 16 are mainly composed of copper, and lead (Pb), iron (Fe), zinc (Zn), manganese (Mn), nickel (Ni), cobalt (Co), although it may be formed of an alloy containing a metal such as beryllium (Be), it is preferably formed of copper because thermal conductivity is lowered by using the alloy.
  • the first plating electrode 15 includes a protective insulating film, the entire uppermost surface of the first region R ⁇ b> 1 including the exposed surface that is not covered with the protective insulating film 14 of the p electrode 12. 14, the entire outer peripheral side surface (side wall surface of the step portion of the mesa) of the semiconductor stacked portion 11 in the first region R1 covered with the first region R1 that is a part of the second region R2 and is in contact with the first region R1. It is formed so as to cover the boundary region surrounding the region R1.
  • the second plating electrode 16 is formed on at least the n-electrode 13 exposed through the second opening 18 of the protective insulating film 14, and preferably protects the periphery of the second opening 18. It is also formed on the insulating film 14.
  • the second plating electrode 16 has a circular shape in plan view. Therefore, the outer peripheral line of the first plating electrode 15 that faces and is opposed to the second plating electrode 16 has an arc shape.
  • the distance between the first plating electrode 15 and the second plating electrode 16 in the section is designed to be constant. That is, the local concentration of electric field between the first plating electrode 15 and the second plating electrode 16 is avoided. Therefore, from this point of view, the shape of the second plating electrode 16 in plan view may be a fan shape other than a circle, and may be a rectangle whose corner facing at least the first plating electrode 15 is an arc.
  • the thickness of the first and second plating electrodes 15 and 16 is preferably 45 ⁇ m or more, or more than a half of the distance between the first plating electrodes 15 facing each other across the recessed region R3, and particularly about 45 to 100 ⁇ m. More preferably, about 50 to 75 ⁇ m is preferable in the manufacturing process. If the film thickness is too thin, it will be easily affected by the warp of the wafer, and it will be difficult to planarize the surface of each plating electrode 15, 16, so 45 ⁇ m or more is preferable.
  • the first and second plating electrodes 15 and 16 are not formed by a dry plating method such as vapor deposition used in the wafer manufacturing process, but by an electrolytic plating method that is a wet plating method. It can be easily formed into a thick film of 45 ⁇ m or more. If electrodes having a thick film similar to the first and second plating electrodes 15 and 16 are formed by vapor deposition or the like, the film formation takes too much time, so that the efficiency is extremely low and it is not practical. On the contrary, if the first and second plating electrodes 15 and 16 are not formed by the electrolytic plating method and are formed within a practical time by vapor deposition or the like, the film thickness is about the same as that of the p electrode 12 and the n electrode 13.
  • the shape of the top surface of the first plating electrode 15 in plan view is the plan view of the first region R1.
  • the shape is substantially the same, and the contact area with the electrode pad on the package side when flip-chip mounting is not possible. Therefore, with the thin first plating electrode 15, the intended purpose of efficiently dissipating the waste heat accompanying light emission cannot be achieved sufficiently only by making the electrode structure complicated.
  • the power supply seed film 19 for electrolytic plating is formed of a Ni film or a Ti / Cu film having a thickness of about 10 to 100 nm.
  • the seed film 19 is limited to a Ni film or a Ti / Cu film as long as it is a conductive material having adhesion to the lower protective insulating film 14 and the upper first and second plating electrodes 15 and 16. It is not something.
  • the first and second regions R1 and R2, the protective insulating film 14, and the first and second plating electrodes 15 and 16 have a planar view shape.
  • the shape is symmetrical with respect to the X axis and the Y axis, respectively, the shape is not necessarily symmetrical with respect to the X axis and the Y axis.
  • the second plating electrode 16 and the second opening 18 are not necessarily provided at the four corners of the element region, and an arbitrary number, for example, a diagonal of the peripheral region R4 is provided at an arbitrary location in the peripheral region R4. You may provide in two corners.
  • the shape of the first region R1, the p-electrode 12, and the first opening 17 in plan view is not limited to the comb shape as shown in FIGS.
  • the above-described template 5 and each layer from the n-type cladding layer 6 to the p-type contact layer 10 are formed on the sapphire (0001) substrate 2 by a known growth method such as the MOVPE method.
  • heat treatment is performed at 800 ° C., for example, to activate acceptor impurities.
  • the first region R1 on the surface of the p-type contact layer 10 is covered with, for example, a Ni mask by a known photolithography technique, and the active layer 7 other than the first region R1 above the n-type cladding layer 6 is p
  • the layers up to the type contact layer 10 are removed by reactive ion etching or the like until the surface of the n-type cladding layer 6 is exposed, and then the Ni mask is removed.
  • the semiconductor stacked portion 11 from the n-type cladding layer 6 to the p-type contact layer 10 is formed on the template 5, and the surface of the second region R2 on the template 5 is the surface.
  • An exposed n-type cladding layer 6 is formed.
  • a photoresist serving as an inverted pattern of the n electrode 13 is formed on the entire surface of the substrate, and a Ti / Al / Ti / Au four-layer metal film serving as the n electrode 13 is formed thereon by an electron beam evaporation method or the like. Evaporation is performed, the photoresist is removed by lift-off, the four-layer metal film on the photoresist is peeled off, and heat treatment is applied by RTA (instantaneous thermal annealing) or the like, if necessary, on the n-type cladding layer 6 An n electrode 13 is formed on the substrate.
  • the film thickness of the four-layer metal film of Ti / Al / Ti / Au is, for example, 20 nm / 100 nm / 50 nm / 100 nm in the order of description.
  • a photoresist serving as a reverse pattern of the p electrode 12 is formed on the entire surface of the substrate, and a Ni / Au two-layer metal film serving as the p electrode 12 is deposited thereon by an electron beam deposition method or the like.
  • the photoresist is removed by lift-off, the two-layer metal film on the photoresist is peeled off, and a heat treatment of, eg, 450 ° C. is applied by RTA or the like to form the p-electrode 12 on the surface of the p-type contact layer 10.
  • the film thickness of the Ni / Au two-layer metal film is, for example, 60 nm / 50 nm in the order of description.
  • the pre-plating element structure of the light emitting element 1 shown in FIGS. 1 and 2 is completed in the manner described above.
  • the pre-plating element structure shown in FIGS. 1 and 2 includes the semiconductor laminated portion 11, the p-electrode 12, and the n-electrode 13 that are necessary as a light-emitting element. By mounting and resin sealing, it can function as a light emitting element.
  • the protective insulating film 14 and the first plating electrode 15 are further added to the pre-plating device structure shown in FIGS. And the 2nd plating electrode 16 is formed.
  • the manufacturing process of the protective insulating film 14, the first plating electrode 15, and the second plating electrode 16 will be described.
  • a protective insulating film 14 such as a SiO 2 film or an Al 2 O 3 film is formed on the entire surface of the substrate by a CVD method as an example.
  • the thickness of the protective insulating film 14 is, for example, about 150 to 350 nm.
  • the deposition temperature of the protective insulating film 14 is suppressed to a temperature lower than the minimum of the deposition temperature and the heat treatment temperature applied until the pre-plating element structure shown in FIGS.
  • the protective insulating film 14 formed on the entire surface of the substrate is removed by etching.
  • the protective insulating film 14 formed on the entire surface of the substrate is covered by a well-known photolithography technique by covering the first opening 17, the second opening 18, and the region excluding the scribe region with a mask layer.
  • the mask layer is removed by dry etching such as reactive ion etching.
  • the first opening 17 and the second opening 18 are formed in the protective insulating film 14 in the element region.
  • the nitride semiconductor wafer manufacturing process is followed by the plating manufacturing process, which lowers the alignment accuracy.
  • the plating manufacturing process described below is performed in a wafer state following the wafer manufacturing process.
  • Ni is deposited on the entire surface of the substrate by sputtering or the like to form a seed film 19 for power supply for electrolytic plating.
  • a photosensitive sheet film for plating is pasted on the seed film 19, and the film where the first plating electrode 15 and the second plating electrode 16 are formed is removed by exposure and development by photolithography technology, The seed film 19 is exposed.
  • power is supplied to the seed film 19, and the first plating electrode 15 and the second plating electrode 16 are formed on the exposed seed film 19 by electrolytic plating.
  • the sheet film not covered with the first plating electrode 15 and the second plating electrode 16 is removed with an organic solvent or the like, and the seed film 19 not covered with the first plating electrode 15 and the second plating electrode 16 is wetted. It is removed by etching or the like.
  • the film thickness of the first plating electrode 15 and the second plating electrode 16 immediately after the film formation is substantially uniform, the first plating electrode 15 is formed over the first region R1 and a part of the second region R2. Under the first plating electrode 15, there are steps in the mesa, the p-electrode 12, the n-electrode 13, and the first opening of the protective insulating film 14. Furthermore, in the above-described electrolytic plating method, the strength of the electric field applied to the seed film 19 may be uneven, so that the film immediately after the first plating electrode 15 and the second plating electrode 16 are formed. There may be variations in thickness.
  • the upper surface of the first plating electrode 15 immediately after the film formation may have irregularities as much as the steps, and the first plating electrode 15 and the second plating electrode 15 There is a possibility that the height of the upper surface of the plating electrode 16 is not uniform.
  • the “height” means a distance in the Z direction based on an arbitrary position in the Z direction (for example, the surface of the substrate 2).
  • the unevenness on the upper surfaces of the first and second plating electrodes 15 and 16 is continuously removed and flattened, and the heights of the upper surfaces of the first and second plating electrodes 15 and 16 are made uniform. Therefore, the upper surfaces of the first and second plating electrodes 15 and 16 are polished by a known polishing method such as a CMP (Chemical Mechanical Polishing) method.
  • a suitable film thickness (height from the upper surface of the seed film 19 on the second region R2) of the first plating electrode 15 and the second plating electrode 16 after polishing is about 50 to 75 ⁇ m. The removal of the sheet film and the seed film 19 can also be performed after the polishing step.
  • the first plating electrode 15 and the second plating electrode 16 are formed through the above steps. At this time, since the light-emitting element 1 is in a wafer state, the light-emitting element 1 in a chip state can be obtained by cutting or cleaving a scribe region of the wafer by a known dicing technique after a predetermined inspection process. .
  • the first plating electrode 15 is electrically connected to the surface of the p-electrode 12 exposed through the first opening 17 of the protective insulating film 14 through the seed film 19 immediately below the first plating electrode 15.
  • the second plating electrode 16 is electrically connected to the surface of the n electrode 13 exposed through the second opening 18 of the protective insulating film 14 through the seed film 19 immediately below the second plating electrode 16.
  • the semiconductor stacked portion 11 (mesa) of the first region R1, particularly in the active layer 7, and thus the semiconductor stacked portion.
  • the waste heat can be efficiently discharged to the outside through the first plating electrode 15 mainly composed of copper having high thermal conductivity that completely covers the upper surface and the side surface of the metal. Further, since the first plating electrode 15 occupies a large area covering not only the first region R1 but also a part of the second region R2 in plan view, the first plating electrode 15 when flip-chip mounting is used.
  • the heat dissipation effect is greater than when the p-electrode and the package-side electrode pads are connected by flip-chip mounting without providing the first plating electrode 15. Can be greatly improved.
  • FIG. 10 schematically shows an example of the element structure of the right half (X ⁇ 0 region) in the Y direction of the light emitting element 1 according to the second embodiment.
  • FIG. 10 is a cross-sectional view of the light-emitting element 1 parallel to the XZ plane along BB ′ in the plan view of FIG.
  • the light emitting element 1 includes a plated metal film 20 covering the surface (exposed surface) of the first plated electrode 15 and the surface (exposed surface) of the second plated electrode 16.
  • a plating metal film 21 is further provided.
  • a metal for example, gold (Au)
  • Au gold
  • the plating metal films 20 and 21 are not necessarily provided.
  • plated metal films 20 and 21 made of a three-layer metal film of Ni / Pd / Au are formed by a well-known electroless plating method which is a wet plating method. .
  • each Ni / Pd / Au layer of the plated metal films 20 and 21 is, for example, 3 to 7.5 ⁇ m / 5 to 15 nm / 5 to 15 nm in order from the bottom.
  • the plated metal films 20 and 21 do not necessarily need to be formed of a three-layer metal film, and may be a single-layer metal film or a multilayer metal film other than three layers. Further, the material constituting the plated metal films 20 and 21 is not limited to the above, but the uppermost layer is preferably gold (Au).
  • the second embodiment and the first embodiment differ only in whether the surfaces of the first and second plating electrodes 15 and 16 are covered with the plated metal films 20 and 21, so the second embodiment.
  • the planar view patterns of the plated metal films 20 and 21 in the present light emitting element 1 are the same as the planar view patterns of the first and second plated electrodes 15 and 16 in the present light emitting element 1 of the first embodiment shown in FIG. Only by increasing the film thicknesses of the films 20 and 21, the shapes are substantially the same in plan view, and the illustration is omitted.
  • the separation distance between the plating metal film 20 covering the first plating electrode 15 and the plating metal film 21 covering the second plating electrode 16 is between the first and second plating electrodes 15 and 16. Therefore, the distance between the first and second plating electrodes 15 and 16 is set to be smaller than the desired distance by the plating metal film 20. , 21 is preferably set in advance to be longer than twice the film thickness.
  • FIG. 11 schematically shows an example of the element structure of the right half (X ⁇ 0 region) in the Y direction of the light emitting element 1 according to the third embodiment.
  • FIG. 11 is a cross-sectional view of the light-emitting element 1 parallel to the XZ plane along BB ′ in the plan view of FIG.
  • the element structure shown in FIG. 11 shows an element structure as a modification of the first embodiment, and the plated metal films 20 and 21 described in the second embodiment are not shown.
  • the light emitting element 1 includes a seed film 19 on the first plating electrode 15 side, more specifically, between the first plating electrode 15 and the protective insulating film 14.
  • An ultraviolet reflection layer 22 that reflects ultraviolet rays emitted from the active layer 7 of the light emitting element 1 is further provided between the protective insulating films 14.
  • the protective insulating film 14 is formed of a SiO 2 film or an Al 2 O 3 film that transmits ultraviolet rays.
  • Ni or Ti / Cu which is a component of the seed film 19 that covers the mesa from the upper surface and the side surface, is reflected with an ultraviolet reflectance (for example, about 33% for copper) corresponding to the emission wavelength of the light emitting element 1.
  • an ultraviolet reflectance for example, about 33% for copper
  • the ultraviolet reflectance of the component constituting the ultraviolet reflective layer 22 is higher than the ultraviolet reflectance of the seed film 19, the ultraviolet light emitted from the active layer 7 passes through the protective insulating film 14 and is then protected from the ultraviolet reflective layer 22.
  • the protective insulating film 14 it is reflected toward the semiconductor multilayer portion 11 with a higher reflectance than the seed film 19, so that a part of the reflected ultraviolet light passes through the substrate 2 and goes outside the light emitting element 1. It is taken out. Therefore, in the light emitting element 1 of the third embodiment, the light emission efficiency is improved.
  • the ultraviolet reflective layer 22 is, for example, a single layer or a multilayer film including any one of aluminum (Al), rhodium (Rh), and iridium (Ir) having a higher ultraviolet reflectance than the seed film 19. Composed.
  • the film thickness of the ultraviolet reflecting layer 22 is, for example, about 100 nm in the case of an aluminum single layer film.
  • the ultraviolet reflecting layer 22 is formed on the entire surface of the substrate after the first opening 17 and the second opening 18 are formed in the protective insulating film 14 and before the seed film 19 is formed on the entire surface of the substrate.
  • a photoresist to be an inverted pattern of the ultraviolet reflecting layer 22 is formed, and a single layer or a multilayer metal film to be the ultraviolet reflecting layer 22 is formed thereon by sputtering or electron beam evaporation, and the photoresist. Is removed by lift-off, and the metal film on the photoresist is peeled off to form an ultraviolet reflecting layer 22 as shown in FIG.
  • the first plating electrode 15 and the second plating electrode 16 are formed by performing the steps after the step of forming the seed film 19 on the entire surface of the substrate.
  • the first plating electrode 15 and the second plating electrode 16 are formed, and after the polishing process, the plated metal films 20 and 21 described in the second embodiment are formed as necessary. You may do it.
  • the third embodiment differs from the first embodiment only in whether or not the ultraviolet reflective layer 22 is formed between the seed film 19 and the protective insulating film 14, and thus the light emitting element of the third embodiment
  • the plan view pattern of the first plating electrode 15 in No. 1 is the same as or substantially the same as the plan view pattern of the first plating electrode 15 in the main light emitting device 1 of the first embodiment shown in FIG.
  • the plan view pattern of the second plating electrode 16 in the main light emitting element 1 of the embodiment is the same as the plan view pattern of the second plating electrode 16 in the main light emitting element 1 of the first embodiment shown in FIG. To do.
  • the ultraviolet reflective layer 22 formed in the side wall portion of the mesa and the second region R2 basically does not affect the outer peripheral line of the first plating electrode 15.
  • the n-electrode 13 exists below the first plating electrode 15 in the second region R ⁇ b> 2 via the protective insulating film 14. Accordingly, when an Al layer having a high ultraviolet reflectance is included in a part of the metal multilayer film constituting the n-electrode 13, it is expected that the ultraviolet-reflecting layer 22 is formed above the n-electrode 13. The effect of can not be demonstrated. Therefore, it is not always necessary to provide the ultraviolet reflecting layer 22 between the seed film 19 on the first plating electrode 15 side and the protective insulating film 14, and it is not necessary to provide at least a portion overlapping the n electrode 13.
  • the ultraviolet reflection layer 22 is present. May be provided between the seed film 19 and the protective insulating film 14 on the first plating electrode 15 side.
  • FIG. 12 schematically shows the element structure of the right half of the light-emitting element 1 in the Y direction (region where X ⁇ 0) according to the fourth embodiment.
  • FIG. 12 is a cross-sectional view of the light-emitting element 1 parallel to the XZ plane along BB ′ in the plan view of FIG.
  • the element structure shown in FIG. 12 shows an element structure as a modification of the first embodiment.
  • the plated metal films 20 and 21 described in the second embodiment and the ultraviolet reflection described in the third embodiment. Layer 22 is not shown.
  • the light emitting element 1 is exposed at the bottom of the gap 23 between the first plating electrode 15 and the second plating electrode 16 after the plating sheet film and the seed film 19 are removed.
  • An opaque insulating film 24 that does not transmit ultraviolet rays emitted from the active layer 7 of the light emitting element 1 is locally provided on the protective insulating film 14.
  • the protective insulating film 14 is formed of an SiO 2 film or an Al 2 O 3 film that transmits ultraviolet rays. Accordingly, a part of the ultraviolet light emitted from the active layer 7 of the light emitting element 1 is reflected from the back surface of the substrate 2 to the semiconductor laminated portion 11 side without being emitted to the outside, and is exposed to the bottom of the gap portion 23. The light passes through the protective insulating film 14 and enters the gap 23.
  • the resin may be deteriorated by being exposed to the ultraviolet light incident on the gap 23, and further, the photochemical reaction and the first
  • the solder component such as tin adhering to the first and second plating electrodes 15 and 16 is diffused by the electric field applied between the first and second plating electrodes 15 and 16, so that the first and second plating electrodes 15 and 16 are connected.
  • by providing the opaque insulating film 24 covering the bottom of the gap 23 it is possible to prevent ultraviolet rays from entering the resin filled between the first and second plating electrodes 15 and 16, and as a result, the above-described deterioration And inconveniences such as short circuit can be prevented.
  • the opaque insulating film 24 is an insulating film such as GaP, GaN, GaAs, SiC, or SiN, and is formed by a film forming method according to the material to be used.
  • the opaque insulating film 24 made of GaP is formed by sputtering, and GaN, GaAs, SiC, SiN, etc. are formed by CVD.
  • the film thickness of the opaque insulating film 24 is, for example, about 300 nm, and a thicker film is preferable as the light shielding film.
  • the opaque insulating film 24 forms the first and second plating electrodes 15 and 16, removes the plating sheet film and the seed film 19, and then the upper surfaces of the first and second plating electrodes 15 and 16.
  • GaP is deposited on the front surface of the substrate by sputtering.
  • polishing such as CMP performed in the first embodiment is performed.
  • GaP formed on the upper surfaces of the first and second plating electrodes 15 and 16 is removed by the polishing, and then the upper surfaces of the first and second plating electrodes 15 and 16 are polished and flattened.
  • the heights of the upper surfaces of the first and second plating electrodes 15 and 16 are made uniform.
  • the deposited GaP remains without being polished, so that an opaque insulating film 24 is formed.
  • GaP adhering to the side wall surfaces of the first and second plating electrodes 15 and 16 may remain without being polished. Since these steps are performed in a wafer state, the gap 23 between the first and second plating electrodes 15 and 16 is the gap between the first and second plating electrodes 15 and 16 in the same element region.
  • a gap between the plating electrode 15 and the other second plating electrode 16 is included, and an opaque insulating film 24 is formed on the bottom surface of all these gaps 23.
  • the first plating electrode 15 and the second plating electrode 16 are formed, and after the polishing process, the plated metal films 20 and 21 described in the second embodiment are formed as necessary. Also good. Further, also in the fourth embodiment, after the first opening 17 and the second opening 18 are formed in the protective insulating film 14 and before the seed film 19 is formed on the entire surface of the substrate, the third embodiment The described ultraviolet reflecting layer 22 may be formed as necessary. Also in the fourth embodiment, both the plated metal films 20 and 21 described in the second embodiment and the ultraviolet reflecting layer 22 described in the third embodiment may be formed in the same manner.
  • the n electrode 13 exists below the protective insulating film 14 exposed in the gap 23 between the first and second plating electrodes 15 and 16, and constitutes the n electrode 13.
  • the ultraviolet light incident toward the gap 23 is reflected by the Al layer in the n electrode 13. Since the light does not enter the gap 23, it is not necessary to provide the opaque insulating film 24 at the bottom of the gap 23.
  • the outer peripheral line of the first plating electrode 15 is not necessarily limited to the case where the outer peripheral line is positioned on the n electrode 13 via the protective insulating film 14 as illustrated in FIG. The effect of providing the opaque insulating film 24 exists for the portion 23.
  • the protective insulating film 14 is formed of an SiO 2 film or an Al 2 O 3 film that transmits ultraviolet rays.
  • the protective insulating film 14 is formed of a material that transmits ultraviolet light, the light emitting efficiency can be improved by providing the ultraviolet reflective layer 22 described in the third embodiment.
  • the inconvenience described in the fourth embodiment may occur. Therefore, the inconvenience can be prevented by providing the opaque insulating film 24.
  • the protective insulating film 14 is not formed of a material that transmits ultraviolet light, and is the same material that does not transmit ultraviolet light as the opaque insulating film 24 described in the fourth embodiment, that is, GaP, GaN.
  • GaAs, SiC, SiN, or the like is formed by a known film formation method such as CVD or sputtering.
  • the protective insulating film 14 is formed to a thickness of about 100 nm to 1 ⁇ m, more preferably about 150 nm to 350 nm, as in the first embodiment.
  • the protective insulating film 14 is made of a material that does not transmit ultraviolet light, the ultraviolet light emitted from the active layer 7 of the light emitting element 1 passes through the protective insulating film 14 and passes through the gap 23. Therefore, it is not necessary to separately provide the opaque insulating film 24 described in the fourth embodiment at the bottom of the gap 23. Furthermore, in the fifth embodiment, the ultraviolet reflection layer 22 described in the third embodiment is not necessary because the effect cannot be exhibited even if it is provided.
  • the first plating electrode 15 and the second plating electrode 16 are formed, and after the polishing process, the plated metal films 20 and 21 described in the second embodiment are formed as necessary. You may do it.
  • the protective insulating film 14 may transmit ultraviolet rays when the film thickness is thin, and can be a translucent film against ultraviolet rays.
  • the ultraviolet reflective layer 22 described in the third embodiment, the opaque insulating film 24 described in the fourth embodiment, or both, as necessary. Can be adopted.
  • FIG. 13 shows a structure of a nitride semiconductor ultraviolet light emitting device (hereinafter referred to as “the present light emitting device” as appropriate) in which the light emitting element 1 is mounted on a submount 30 (corresponding to a base) by a flip chip mounting method.
  • the present light emitting device The schematic sectional drawing of an example is shown typically.
  • the light emitting element 1 is placed on the submount 30 with the top and bottom inverted, that is, the upper surfaces of the first and second plating electrodes 15 and 16 facing downward.
  • the light-emitting element 1 has the element structure described in the first to fifth embodiments or an element structure that combines them, and is diced into a chip state.
  • FIG. 13 shows a structure of a nitride semiconductor ultraviolet light emitting device (hereinafter referred to as “the present light emitting device” as appropriate) in which the light emitting element 1 is mounted on a submount 30 (corresponding to a base) by a flip chip mounting method.
  • FIG. 13 exemplifies a cross-sectional structure (a cross section parallel to the XZ plane along the line BB ′ in the plan view of FIG. 8) when using the light-emitting element 1 described in the first embodiment as an example. ing. Further, since the XYZ coordinate axes shown in FIG. 13 and FIGS. 14 and 15 described later are displayed with reference to the light emitting element 1, the + Z direction is downward in the drawing.
  • FIG. 14 is a plan view (A) showing a plan view shape of the submount 30 and a sectional view (B) showing a cross-sectional shape parallel to the XZ plane passing through the center of the submount 30 in the plan view (A). ).
  • the submount 30 is formed by forming a first metal electrode wiring 32 on the anode side and a second metal electrode wiring 33 on the cathode side on a part of the surface of the base material 31 made of an insulating material.
  • the thickness D1 of the portion 34 is larger than the thickness D2 of the central portion inside the side wall portion 34, and the sealing resin 35 for sealing the light emitting element 1 can be accommodated in the space surrounded by the side wall portion 34. ing.
  • a condensing lens 36 made of hemispherical quartz glass that transmits ultraviolet light emitted from the light emitting element 1 is fixed to the upper surface of the side wall 34.
  • the sealing resin 35 is fixed in the space surrounded by the side wall portion 34 by being covered with the lens 36.
  • the first and second metal electrode wirings 32 and 33 are connected to lead terminals 37 and 38 provided on the back surface side of the base material 31 through through electrodes (not shown) provided in the base material 31. Connected.
  • the lead terminals 37 and 38 cover substantially the entire back surface of the base material 31 and serve as a heat sinker.
  • the base material 31 of the submount 30 is formed of an insulating material such as AlN.
  • the base material 31 is preferably AlN in terms of heat dissipation, but may be ceramics such as alumina (Al 2 O 3 ).
  • the first and second metal electrode wirings 32 and 33 are composed of a thick copper plating film and a three-layer metal film of Ni / Pd / Au formed thereon by an electroless plating method. In the above example, the first and second metal electrode wirings 32 and 33 have the same configuration as the first and second plating electrodes 15 and 16 and the plating metal films 20 and 21 on the light emitting element 1 side.
  • the ultraviolet transmission characteristics of the lens 36 may be adapted to the emission wavelength of the light emitting element 1 to be used.
  • the lens 36 may be formed, for example, by molding the surface of the sealing resin 35 into a condensing curved surface such as a spherical surface. Further, the lens 36 may be a lens that diffuses light according to the purpose of use other than the condensing lens, and is not necessarily provided.
  • the first and second metal electrode wirings 32 and 33 are formed so as to be exposed on the surface of the central portion of the base material 31 surrounded by the side wall portion 34, and are arranged apart from each other. It is electrically separated.
  • the first metal electrode wiring 32 includes a first electrode pad 32a and a first wiring portion 32b connected to the first electrode pad 32a.
  • the second metal electrode wiring 33 is composed of four second electrode pads 33a and a second wiring portion 33b connected to them.
  • the first electrode pad 32 a has a plan view shape slightly larger than the plan view shape of the first plating electrode 15 of the light emitting element 1, and is located at the center of the central portion of the base material 31.
  • the shape and arrangement of the second electrode pads 33a in plan view are such that when the light emitting element 1 is arranged so that the first plating electrodes 15 face the first electrode pads 32a, the four second plating electrodes 16 have four The two electrode pads 33a are set to face each other.
  • the first electrode pad 32a and the second electrode pad 33a are hatched.
  • the light emitting element 1 includes the first plating electrode 15 and the first electrode pad 32a, the four second plating electrodes 16 and the four second electrode pads, with the upper surfaces of the first and second plating electrodes 15 and 16 facing downward. 33a are electrically opposed and physically connected to each other by soldering, and are placed and fixed on the central portion of the base material 31. In the present embodiment, the light emitting element 1 is so-called flip chip mounted on the submount 30.
  • Fluorine-based resins are known to have excellent heat resistance and high UV resistance, but general fluorine resins such as polytetrafluoroethylene are opaque. Since the fluororesin has a linear and rigid polymer chain and is easily crystallized, a crystalline part and an amorphous part are mixed, and light is scattered at the interface to become opaque.
  • an amorphous fluororesin excellent in heat resistance, ultraviolet resistance, and ultraviolet transparency is used as the sealing resin 35.
  • a crystalline polymer fluororesin is copolymerized and made amorphous as a polymer alloy, or a perfluorodioxole copolymer (trade name Teflon AF (made by DuPont) ( Registered trademark)) and cyclized polymers of perfluorobutenyl vinyl ether (trade name Cytop (registered trademark) manufactured by Asahi Glass Co., Ltd.).
  • the latter cyclized polymer fluororesin has a cyclic structure in the main chain, and therefore tends to be amorphous and has high transparency.
  • Amorphous fluororesins can be broadly classified as binding fluororesins having reactive functional groups capable of binding to metals and non-bonding having nonreactive functional groups that do not exhibit binding to metals. There are two types of fluororesins.
  • the main light emitting element 1 described in the first to fifth embodiments is mounted on the submount 30, there is a gap between the base material 31 of the submount 30 and the main light emitting element 1. Therefore, when the light emitting element 1 described in the first to fifth embodiments is sealed with the amorphous fluororesin sealing resin 35, the sealing resin 35 is also injected into the gap.
  • the binding amorphous fluororesin is irradiated with high energy ultraviolet light during the light emitting operation of the ultraviolet light emitting element, the photochemical reaction in the amorphous fluororesin and the electric field applied between the electrodes.
  • the non-binding amorphous fluororesin is an amorphous fluororesin composed of a polymer or copolymer having the non-reactive terminal functional group. More specifically, in the non-bonding amorphous fluororesin, the structural unit constituting the polymer or copolymer has a fluorine-containing aliphatic ring structure, and the terminal functional group is a par 3 such as CF 3. A fluoroalkyl group; That is, the non-binding amorphous fluororesin does not have a reactive terminal functional group that exhibits binding properties to metals.
  • FIG. 15 shows a location where the first and second plating electrodes 15 and 16 and the first and second metal electrode wirings 32 and 33 of the light emitting device shown in FIG. 13 are connected by solder 39 (plan view of FIG. 8).
  • FIG. 6 is a cross-sectional view of an essential part schematically showing a part of a cross section parallel to the XZ plane along BB ′.
  • the diced bare chip of the light emitting element 1 is fixed on the first and second metal electrode wirings 32 and 33 of the submount 30 by known flip chip mounting.
  • the first plating electrode 15 and the first metal electrode wiring 32 are physically and electrically connected via the solder 39
  • the second plating electrode 16 and the second metal electrode wiring 33 are connected to the solder 39.
  • step 1 the p-electrode 12 and the first metal electrode wiring 32 of the light-emitting element 1 are electrically connected to the n-electrode 13 and the second metal electrode wiring 33 of the light-emitting element 1, respectively.
  • Soldering can be performed by a known soldering method such as a reflow method, and a detailed description thereof is omitted.
  • a coating solution obtained by dissolving the non-bonding amorphous fluororesin in a fluorine-containing solvent, preferably an aprotic fluorine-containing solvent, is placed in a space surrounded by the side wall portion 34 of the submount 30. Then, after injecting using a Teflon needle having good releasability, the solvent is volatilized while gradually heating the coating solution, and the inner wall surface of the side wall portion 34 of the submount 30 and the first and second metal electrode wirings 32. , 33, the exposed surface of the base material 31 between the first and second metal electrode wirings 32, 33, the upper surface and side surfaces of the light emitting element 1, and the gap between the light emitting element 1 and the upper surface of the submount 30.
  • a fluorine-containing solvent preferably an aprotic fluorine-containing solvent
  • a first resin film of non-bonding amorphous fluororesin is formed therein (step 2).
  • a low temperature range for example, around room temperature
  • a high temperature range for example, 200
  • solid non-bonding amorphous fluororesin is placed in the space inside and above the first resin film formed in step 2 in the space surrounded by the side wall 34 of the submount 30. Then, for example, it is melted at a high temperature of 250 ° C. to 300 ° C., and then gradually cooled to mold the second resin film (step 3).
  • the lens 36 is fixed to the upper surface of the side wall portion 34 (step 4), and the light emitting device shown in FIG. 13 is manufactured.
  • the sealing resin 35 is composed of the first and second resin films.
  • the lens 36 is fixed to the upper surface of the side wall portion 34 with an adhesive, or the lens 36 and the side wall portion by a fitting structure provided on the side wall portion 34. 34 is fixed to the upper surface.
  • the method for forming the sealing resin 35 and the method for fixing the lens 36 are not limited to the methods exemplified above. Further, the lens 36 is not necessarily provided.
  • the soldering area of the first plating electrode 15 and the first metal electrode wiring 32 is set so that the p-shaped electrode 12 and the first metal of the light emitting element 1 are not provided with the first plating electrode 15.
  • the connection area in the conventional connection form in which the electrode wirings 32 are connected via a plurality of small bump materials the waste heat associated with the light emitting operation of the light emitting element 1 is reduced by the first plating electrode 15.
  • the heat is efficiently conducted to the lead terminal 37 side via the first metal electrode wiring 32, and the heat radiation efficiency is greatly improved.
  • the form in which the first region is surrounded by the second region in the plan view shape of the light-emitting element 1 is illustrated.
  • the first region is divided into a plurality of sub-regions. It may be divided and each of the plurality of sub-regions may be surrounded by the second region. That is, there may be a plurality of mesas in one element region, and the first plating electrode 15 may be individually formed on each of the plurality of mesas, or one first plating electrode 15 may have a plurality of mesas. You may form so that it may cover.
  • the unevenness on the upper surfaces of the first and second plating electrodes 15 and 16 is removed and planarized, and the height is increased.
  • the polishing process for aligning is performed, but the unevenness and the height difference of the upper surfaces of the first and second plating electrodes 15 and 16 before polishing are caused by soldering when the light emitting element 1 is flip-chip mounted. In the case where there is no problem, the polishing step may be omitted.
  • ⁇ 3> As a method for forming the opaque insulating film 24 at the bottom of the gap 23 between the first and second plating electrodes 15 and 16, after the opaque insulating film 24 is deposited on the front surface of the substrate, A method of partially removing the opaque insulating film 24 deposited on the upper surfaces of the first and second plating electrodes 15 and 16 by using a polishing process on the upper surfaces of the first and second plating electrodes 15 and 16 is adopted.
  • an etching process for patterning the opaque insulating film 24 is not required, a mask for the etching is not required, and the process can be simplified.
  • the patterning of the opaque insulating film 24 may be performed by photolithography and etching, if necessary, for example, before or after the polishing step of the first and second plating electrodes 15 and 16.
  • the light-emitting element 1 is different from the pre-plating element structure before the protective insulating film 14 and the first and second plating electrodes 15 and 16 are formed in the semiconductor stacked portion 11 (mesa) in the first region R1.
  • the first plating electrode 15 having an upper surface area larger than the p-electrode 12 so as to completely cover the entire p-electrode 12 and the p-electrode 12 thereon, so that the waste heat accompanying the light-emitting operation of the light-emitting element 1 generated in the mesa Is efficiently released to the outside.
  • the light-emitting element 1 has the configuration including both the first and second plating electrodes 15 and 16, but efficiently discharges the waste heat described above. Even if the second plating electrode 16 is not provided, the effect can be obtained in substantially the same manner.
  • the first plating electrode 15 and the n-electrode 13 are connected to the first and second electrode pads on the base side of the submount 30 or the like.
  • the connection is made using gold bumps or the like, but the difference in height between the upper surface of the first plating electrode 15 and the upper surface of the n electrode 13 is used. Therefore, it is necessary to significantly reduce the thickness of the first plating electrode 15 as compared with the case where both the first and second plating electrodes 15 and 16 are formed.
  • the present light emitting device in which one main light emitting element 1 is mounted on the submount 30 has been described.
  • the present light emitting device is mounted on a base such as a submount or a printed circuit board.
  • a plurality of the main light emitting elements 1 may be mounted.
  • the plurality of light emitting elements 1 may be sealed together with the sealing resin 35 or may be individually sealed one by one.
  • a resin dam surrounding one or more main light emitting elements 1 as a unit to be sealed is formed on the surface of the base, and the region surrounded by the resin dam is, for example, the first The sealing resin 35 is formed as described in the sixth embodiment.
  • the top surface of the first and second plating electrodes 15 and 16 can be flattened and the height of the light emitting element 1 can be made uniform, other surface-mounted electronic devices or electric elements (resistance elements, capacitors, diodes) Like a transistor, etc., it can be mounted directly on a printed circuit board by soldering. Accordingly, a plurality of the light emitting elements 1 can be mounted on one base, and further, can be mounted on the same base together with other surface-mount type electronic devices or electric elements.
  • the base on which the light emitting element 1 is placed is not limited to the submount and the printed board.
  • the light-emitting element 1 has a semiconductor stacked portion 11 (mesa) in the first region R1 with respect to the pre-plating element structure before the protective insulating film 14 and the first and second plating electrodes 15 and 16 are formed. And the first plating electrode 15 having an upper surface area larger than the p-electrode 12 so as to completely cover the entire p-electrode 12 and the p-electrode 12 thereon, so that the waste heat accompanying the light-emitting operation of the light-emitting element 1 generated in the mesa Is efficiently released to the outside.
  • the pre-plating element structure of the light-emitting element 1 is the same as the pre-plating element structure configured by the laminated structure, material, film thickness, AlN mole fraction, and the like illustrated in FIGS. 1 and 2 and described in the first embodiment.
  • the present invention is not limited, and various modifications can be made to the pre-plating element structure.
  • the template 5 shown in FIG. 1 is taken as an example.
  • the template 5 is not limited thereto.
  • the AlN layer 3 may be an ELO-AlN layer formed by an epitaxial lateral growth method. 4 may be omitted, and another substrate may be used instead of the sapphire substrate 2.
  • the film thickness and AlN mole fraction of each layer of AlGaN or GaN constituting the light emitting element 1 exemplified in the above embodiment are merely examples, and can be appropriately changed according to the specifications of the element.
  • the electronic block layer 8 was provided was illustrated in the said embodiment, the electronic block layer 8 does not necessarily need to be provided.
  • the pre-plating element structure of the light-emitting element 1 is assumed to have an emission center wavelength of 355 nm or less, at least a first semiconductor layer composed of one or more n-type AlGaN-based semiconductor layers and one or more From an active layer made of an AlGaN-based semiconductor layer having an AlN molar fraction of 0 or more and a semiconductor stacked portion formed by laminating a second semiconductor layer including one or more p-type AlGaN-based semiconductor layers, from one or more metal layers An n electrode and a p electrode made of one or a plurality of metal layers are provided. Further, the first region R1 has a concave portion surrounding the second region R2 from three sides in a plan view shape.
  • the second region R2 includes a concave region R3 surrounded by the concave portion of the first region R1, and a concave region R3.
  • the n-electrode 13 is formed on the first semiconductor layer in the second region R2 across the recessed region R3 and the peripheral region R4, and the p-electrode 12 Preferably, it is formed on the uppermost surface of the second semiconductor layer.
  • the nitride semiconductor ultraviolet light-emitting device according to the present invention can be used for a light-emitting diode having an emission center wavelength of about 355 nm or less, and is effective in improving heat dissipation efficiency.
  • Nitride semiconductor ultraviolet light emitting element 2 Sapphire substrate 3: AlN layer 4: AlGaN layer 5: Template 6: n-type cladding layer (n-type AlGaN) 7: Active layer 7a: Barrier layer 7b: Well layer 8: Electron block layer (p-type AlGaN) 9: p-type cladding layer (p-type AlGaN) 10: p contact layer (p-type GaN) DESCRIPTION OF SYMBOLS 11: Semiconductor laminated part 12: P electrode 13: N electrode 14: Protective insulating film 15: 1st plating electrode 16: 2nd plating electrode 17: 1st opening part 18: 2nd opening part 19: Seed film 20, 21: Plating metal film 22: UV reflection layer 23: Gap between first plating electrode and second plating electrode 24: Opaque insulating film 30: Submount 31: Base material 32: First metal electrode wiring 32a: First electrode pad 32b: First wiring portion 33: Second metal electrode wiring 33a: Second electrode pad 34b: Third

Abstract

紫外線発光動作に伴う廃熱を効率的に放熱可能な窒化物半導体発光素子を提供する。ｎ型ＡｌＧａＮ層６とＡｌＧａＮ層からなる活性層７とｐ型ＡｌＧａＮ層９，１０を備える半導体積層部１１、ｎ電極１３、ｐ電極１２、保護絶縁膜１４、湿式メッキ法により形成された銅または銅を主成分とする合金からなる第１メッキ電極１５を備えてなる窒化物半導体紫外線発光素子であって、第１領域Ｒ１において半導体積層部１１が形成され、その上面にｐ電極が形成され、第２領域においてｎ型ＡｌＧａＮ系半導体層６の上面が露出し、その上にｎ電極１３が形成され、保護絶縁膜１４は、ｎ電極１３の少なくとも一部とｐ電極１２の少なくとも一部が露出する開口部を有し、第１メッキ電極１５が、ｎ電極１３の露出面から離間して、第１領域Ｒ１の上面及び外周側面の全面、第１領域Ｒ１と接する第２領域Ｒ２の一部を被覆するように形成されている。

Description

窒化物半導体紫外線発光素子及び窒化物半導体紫外線発光装置
　本発明は、窒化物半導体紫外線発光素子、及び、当該窒化物半導体紫外線発光素子を実装してなる窒化物半導体紫外線発光装置に関し、特に、発光中心波長が約３５５ｎｍ以下の発光を基板側から取り出すフリップチップ実装用の窒化物半導体紫外線発光素子の電極構造の改善技術に関する。
　従来から、ＡｌＧａＮ系窒化物半導体はＧａＮや比較的ＡｌＮモル分率（ＡｌＮ混晶比率またはＡｌ組成比とも呼ばれる。）の小さいＡｌＧａＮ層をベースとして、その上に多層構造から成る発光素子や受光素子が作製されている（例えば、非特許文献１、非特許文献２参照）。図１６に、典型的な従来のＡｌＧａＮ系発光ダイオードの結晶層構造を示す。図１６に示す発光ダイオードは、サファイア基板１０１上に、ＡｌＮ層を含む下地層１０２を形成し、当該下地層１０２上に、ｎ型ＡｌＧａＮのｎ型クラッド層１０３、ＡｌＧａＮ／ＧａＮ多重量子井戸活性層１０４、ｐ型ＡｌＧａＮの電子ブロック層１０５、ｐ型ＡｌＧａＮのｐ型クラッド層１０６、ｐ型ＧａＮのコンタクト層１０７を順番に積層した積層構造を有している。多重量子井戸活性層１０４は、ＧａＮ井戸層をＡｌＧａＮバリア層で挟んだ構造を複数積層した構造を有している。結晶成長後、ｎ型クラッド層１０３の一部表面が露出するまで、その上の多重量子井戸活性層１０４、電子ブロック層１０５、ｐ型クラッド層１０６、及び、ｐ型コンタクト層１０７をエッチング除去し、ｐ型コンタクト層１０７の表面に、例えば、Ｎｉ／Ａｕのｐ電極１０８が形成され、露出したｎ型クラッド層１０３の表面に、例えば、Ｔｉ／Ａｌ／Ｔｉ／Ａｕのｎ電極１０９が形成されている。ＧａＮ井戸層をＡｌＧａＮ井戸層として、ＡｌＮモル分率や膜厚を変化させることにより発光波長の短波長化を行い、或いは、Ｉｎを添加することで発光波長の長波長化を行い、波長２００ｎｍから４００ｎｍ程度の紫外領域の発光ダイオードが作製できる。
国際公開第２０１４／１７８２８８号
Ｋｅｎｔａｒｏ　Ｎａｇａｍａｔｓｕ，ｅｔａｌ．，"Ｈｉｇｈ－ｅｆｆｉｃｉｅｎｃｙ　ＡｌＧａＮ－ｂａｓｅｄ　ＵＶ　ｌｉｇｈｔ－ｅｍｉｔｔｉｎｇ　ｄｉｏｄｅ　ｏｎ　ｌａｔｅｒａｌｌｙ　ｏｖｅｒｇｒｏｗｎ　ＡｌＮ"，Ｊｏｕｒｎａｌ　ｏｆ　Ｃｒｙｓｔａｌ　Ｇｒｏｗｔｈ，２００８，３１０，ｐｐ．２３２６－２３２９ Ｓｈｉｇｅａｋｉ　Ｓｕｍｉｙａ，ｅｔａｌ．，"ＡｌＧａＮ－Ｂａｓｅｄ　Ｄｅｅｐ　Ｕｌｔｒａｖｉｏｌｅｔ　Ｌｉｇｈｔ－Ｅｍｉｔｔｉｎｇ　Ｄｉｏｄｅｓ　Ｇｒｏｗｎ　ｏｎ　Ｅｐｉｔａｘｉａｌ　ＡｌＮ／Ｓａｐｐｈｉｒｅ　Ｔｅｍｐｌａｔｅｓ"，Ｊａｐａｎｅｓｅ Ｊｏｕｒｎａｌ　ｏｆ　Ａｐｐｌｉｅｄ　Ｐｈｙｓｉｃｓ，Ｖｏｌ．４７，　Ｎｏ．１，　２００８，ｐｐ．４３－４６
　ＡｌＧａＮ系半導体の紫外線発光素子の発光効率は、ＩｎＧａＮ系半導体の青色発光素子に比べて、数分の１乃至２分の１程度と低い。
　例えば、サファイア基板上にＡｌＧａＮ系半導体を成長させて発光素子を形成する場合、発光波長が短くなるほど、ＡｌＧａＮ系半導体のＡｌＮモル分率を増加させてバンドギャップエネルギを大きくする必要があるため、ＡｌＧａＮ系半導体とサファイア基板との格子定数の差が拡大する。このように、ＡｌＧａＮ系半導体紫外線発光素子では、発光波長が短くなるに従い格子不整合が大きくなることから、ＡｌＧａＮ系半導体薄膜中の貫通転位の密度が高くなるという問題があり、当該貫通転位の密度の高さが、ＡｌＧａＮ系半導体発光素子の内部量子効率を低下させる要因となっている。これに対して、青色発光素子では、紫外線発光素子に比べて、大きなバンドギャップエネルギを必要としないため、上記格子不整合に伴う内部量子効率の低下は顕著ではなく、９０％程度の内部量子効率が達成可能である。
　更に、窒化物半導体は、ウルツ鉱型の結晶構造を有しｃ軸方向に非対称性を有するため、強い極性を有し、自発分極による電界がｃ軸方向に発生する。また、窒化物半導体は、圧電効果の大きい材料であり、例えばサファイア基板上にｃ軸方向に成長させたＡｌＧａＮ系半導体では、界面の法線方向に圧電分極による電界（ピエゾ電界）が発生する。ここで、上記ｃ軸方向に結晶成長を行い、上述の積層構造を有する発光ダイオードを作製する場合を考えると、量子井戸活性層の井戸層内には、井戸層とバリア層のヘテロ界面の両側での自発分極の差による電界と圧縮歪みによるピエゾ電界が同じｃ軸方向に沿って合成された内部電界が発生する。ＡｌＧａＮ系半導体では、この内部電界によって、活性層の井戸層内では価電子帯も伝導帯もポテンシャルがｎ型クラッド層側からｐ型クラッド層側に向けて下降する。この結果、井戸層内において、電子はｐ型クラッド層側に偏って分布し、正孔（ホール）はｎ型クラッド層側に偏って分布することになるため、電子と正孔が空間的に分離され、再結合が阻害されるため、内部量子効率が低下する。
　一方、井戸層内のＡｌＧａＮ系半導体にＩｎ（インジウム）を数％程度以上添加することで、結晶成長行程でＩｎ組成がナノメートルオーダーで不均一に分布する組成の揺らぎが自然発生的に生じる効果（Ｉｎ組成変調効果）により、量子井戸活性層の井戸層内に発生する内部電界による発光効率の低下が緩和されることが知られている。つまり、紫外線発光ダイオートは、井戸層内の窒化物半導体にＩｎを多く含むＩｎＧａＮ系半導体の青色発光ダイオードに比べ、基本的に発光効率が低く抑えられる。
　以上説明したように、窒化物半導体紫外線発光素子は、青色発光素子に比べて発光効率が数分の１乃至２分の１程度に低く抑えられ、更に、電極間に印加する順方向電圧も、青色発光素子に比べて２倍程度高電圧である。一方、投入した電力の内の発光に寄与しなかった電力は廃熱として消費されるため、当該廃熱によるジャンクション温度の上昇を抑えるために、当該廃熱を効率的に素子外に放出するための放熱処理が必要となる。窒化物半導体紫外線発光素子では、当該放熱処理の必要性が、青色発光素子に比べて極めて高く、特に、発光波長が３００ｎｍ以下の深紫外領域では、一層顕著となる。
　窒化物半導体紫外線発光素子の実装形態として、フリップチップ実装が一般的に採用されている（例えば、上記特許文献１の図４等参照）。フリップチップ実装では、活性層からの発光が、活性層よりバンドギャップエネルギの大きいＡｌＧａＮ系窒化物半導体及びサファイア基板等を透過して、素子外に取り出される。このため、フリップチップ実装では、サファイア基板が上向きになり、チップ上面側に向けて形成されたｐ側及びｎ側の各電極面が下向きになり、チップ側の各電極面とサブマウント等のパッケージ部品側の電極パッドとが、各電極面上に形成された金属バンプを介して、電気的及び物理的に接合される。
　フリップチップ実装では、上述のように、活性層からの発光が、活性層よりバンドギャップエネルギの大きいＡｌＧａＮ系半導体及びサファイア基板等を透過して、素子外に取り出されるため、これらのバンドギャップエネルギの大きい層での光吸収がなく光の取り出し効率が高いという利点があるとともに、放熱効果の点でも、従来のワイヤーボンディングを使用するフェースアップ型の実装形態に比べて、各電極面とパッケージ部品側の電極パッドとが、細長いワイヤーではなく、太くて短い低熱抵抗の金属バンプを介して接続されるため、有利である。
　しかしながら、金属バンプは、一般的に球状のものを、電極形状に合わせて複数個を分散させて配置するため、各電極面の全面に対して一様に形成するのが困難であり、必ずしも熱伝導の観点からは、理想的とは言えず、改善の余地があった。
　窒化物半導体紫外線発光素子、特に、発光波長の短い深紫外線発光素子では、上記の放熱処理が不十分であると、ジャンクション温度が異常に上昇して、発光出力の低下、更には、素子の信頼性や寿命の低下を招く虞があるため、より効率的に放熱可能な発光素子が求められる。
　本発明は、上述の問題点に鑑みてなされたものであり、その目的は、発光に伴う廃熱を効率的に放熱可能な窒化物半導体発光素子を提供することにある。
　上記目的を達成するために、本発明は、１または複数のｎ型ＡｌＧａＮ系半導体層からなる第１半導体層と、１または複数のＡｌＮモル分率が０以上のＡｌＧａＮ系半導体層からなる活性層と、１または複数のｐ型ＡｌＧａＮ系半導体層を含む第２半導体層を積層してなる半導体積層部、１または複数の金属層からなるｎ電極、１または複数の金属層からなるｐ電極、及び、保護絶縁膜を備えてなる窒化物半導体紫外線発光素子であって、
　前記ｐ電極の前記保護絶縁膜で被覆されていない露出面と接触する第１メッキ電極を、更に備え、
　前記半導体積層部は、前記半導体積層部の表面と平行な面内において１つの前記窒化物半導体紫外線発光素子が占有する領域を素子領域とし、前記素子領域内の一部の第１領域において、前記活性層と前記第２半導体層が前記第１半導体層上に積層し、前記素子領域内の前記第１領域以外の第２領域において、前記活性層と前記第２半導体層が前記第１半導体層上に積層しないように形成され、
　前記第１領域は、平面視形状において、三方から前記第２領域を囲む凹部を有し、
　前記第２領域は、前記第１領域の前記凹部に囲まれた凹部領域と、前記凹部領域以外の周辺領域が連続して構成され、
　前記ｎ電極は、前記第２領域内の前記第１半導体層上に、前記凹部領域及び前記周辺領域にまたがって形成され、
　前記ｐ電極は、前記第２半導体層の最上面に形成され、
　前記保護絶縁膜は、前記半導体積層部の前記第１領域の外周側面の全面、前記第１領域と前記ｎ電極の間の前記第１半導体層の上面、及び、前記ｎ電極の外周端縁部の内の少なくとも前記第１領域と対向する部分を含む上面と側面を、少なくとも被覆し、且つ、前記ｎ電極の表面の少なくとも一部及び前記ｐ電極の表面の少なくとも一部を被覆せず露出するように、形成され、
　前記第１メッキ電極は、湿式メッキ法により形成された銅または銅を主成分とする合金からなり、且つ、前記保護絶縁膜に被覆されていない前記ｎ電極の露出面から離間して、前記ｐ電極の露出面を含む前記第１領域の上面の全面、前記保護絶縁膜に被覆された前記第１領域の外周側面の全面、及び、前記第２領域の一部であって前記第１領域と接する境界領域を被覆するように形成されていることを第１の特徴とする窒化物半導体紫外線発光素子を提供する。
　尚、本発明では、ＡｌＧａＮ系半導体は、一般式ＡｌｘＧａ１－ｘＮ（ｘはＡｌＮモル分率、０≦ｘ≦１）で表わされる３元（または２元）加工物を基本とし、そのバンドギャップエネルギがＧａＮ（ｘ＝０）のバンドギャップエネルギ（約３．４ｅＶ）以上の３族窒化物半導体であり、当該バンドギャップエネルギに関する条件を満たす限りにおいて、微量のＩｎが含有されている場合も含まれる。
　上記第１の特徴の窒化物半導体紫外線発光素子では、ｐ電極からｎ電極に向けて、第２半導体層と活性層と第１半導体層を経由して電流が流れることで、活性層から紫外線が発光されると同時に、活性層において発光に寄与しなかった電力が熱に変換され廃熱となり、第１半導体層及び第２半導体層の寄生抵抗においても廃熱が生じる。従って、廃熱の大部分は、半導体積層部の第１領域において発生する。ここで、ｎ型ＡｌＧａＮ系半導体層は、ｎ型クラッド層として機能するため、ＡｌＮモル分率は、活性層より高くする必要があり、例えば、２０％以上となる。しかし、ｎ型ＡｌＧａＮ系半導体層は、ＡｌＮモル分率が高いと、ｎ型ＧａＮと比較して、比抵抗が高いため、ｎ電極から、ｎ型ＡｌＧａＮ系半導体層と活性層の界面までの距離を短くして、第１半導体層内での寄生抵抗による電圧降下を抑制する必要がある。そこで、上記第１の特徴の窒化物半導体紫外線発光素子では、第１領域を三方から第２領域を囲む凹部を有する平面視形状、例えば平面視櫛形状等に形成することで、ｎ電極を第２領域内の第１半導体層上に、凹部領域と周辺領域にまたがって形成することで、ｎ電極と上記界面間の距離を短縮して、寄生抵抗による電圧降下を抑制している。更に、第１領域は、上記凹部を有する平面視形状とすることで、第１領域の周囲長を長くすることができる。つまり、半導体積層部の外周側面の面積を大きくすることができる。
　これにより、上記第１の特徴の窒化物半導体紫外線発光素子では、第１メッキ電極と、第１メッキ電極に被覆された、前記ｐ電極の露出面を含む前記第１領域の上面の全面、前記保護絶縁膜に被覆された前記第１領域の外周側面の全面、及び、前記第２領域の一部であって前記第１領域と接する境界領域（以下、第１メッキ電極により被覆された面を総合して、便宜的に「被覆面」と称する）との間の接触面積を大きくでき、且つ、第１領域が上記凹部を有する平面視形状となっているので、半導体積層部内で廃熱の発生する位置と、上記被覆面との距離が短くなるので、当該廃熱を、上記被覆面を介して、第１メッキ電極側に高効率に伝播することができ、発光素子の放熱効果を大幅に改善することができる。
　更に、保護絶縁膜に被覆されていないｎ電極の露出面が第１領域から離間するため、第１メッキ電極とｎ電極の露出面との間の離間距離を、第１メッキ電極を形成しない場合におけるｎ電極とｐ電極間の離間距離より、長くすることができ、フリップチップ実装した場合に、第１メッキ電極とｎ電極間に充填される封止樹脂に掛かる電界を緩和することができる。これにより、封止樹脂の紫外線との光化学反応と当該電界によって生じる金属の拡散（金属マイグレーション）に起因する電極間の短絡現象が、当該封止樹脂の組成よって懸念される場合において、当該短絡現象の発生を大幅に低減することが可能となる。尚、上記電極間の短絡現象については、上記特許文献１に詳細な報告がある。
　上記特許文献１では、末端官能基が金属に対して結合性を呈する反応性官能基を有する結合性の非晶質フッ素樹脂を、窒化物半導体の紫外線発光素子のパッド電極を被覆する箇所に使用した場合に、紫外線発光素子のｐ電極及びｎ電極に夫々接続する金属電極配線間に順方向電圧を印加して紫外線発光動作を行うと、紫外線発光素子の電気的特性に劣化の生じることが報告されている。上記特許文献１によれば、非晶質フッ素樹脂が、結合性の非晶質フッ素樹脂であると、高エネルギの紫外線が照射された当該結合性の非晶質フッ素樹脂において、光化学反応により反応性の末端官能基が分離してラジカル化し、パッド電極を構成する金属原子と配位結合を起こして、当該金属原子がパッド電極から分離すると考えられ、更に、発光動作中はパッド電極間に電界が印加される結果、当該金属原子がマイグレーションを起こして、抵抗性のリーク電流経路が形成され、紫外線発光素子のｐ電極及びｎ電極間が短絡するものと考えられている。
　更に、上記第１の特徴の窒化物半導体紫外線発光素子は、前記第２領域の前記凹部領域の全てが、前記保護絶縁膜を介して、前記第１メッキ電極で被覆されていることが好ましい。当該好適な態様により、第１メッキ電極の上面の面積を、ｐ電極の上面の面積より大幅に拡大することができ、フリップチップ実装した場合の第１メッキ電極とパッケージ側の電極パッドとの間の接触面積が大幅に拡大し、放熱効果が更に一層改善される。
　更に、上記第１の特徴の窒化物半導体紫外線発光素子は、前記第１メッキ電極が、前記保護絶縁膜に被覆されていない前記ｎ電極の露出面から、７５μｍ以上離間していることが好ましい。当該好適な態様により、第１メッキ電極を、ｎ電極の露出面と接触することなく、高歩留りで形成することができる。
　更に、上記第１の特徴の窒化物半導体紫外線発光素子は、前記保護絶縁膜は、前記ｐ電極の外周端縁部の上面と側面、及び、前記第２半導体層の最上面の前記ｐ電極で被覆されていない露出面を、更に被覆することが好ましい。当該好適な態様により、ｐ電極上の保護絶縁膜の端部と第１領域の外周との間にアライメント余裕ができるため、保護絶縁膜が、半導体積層部の第１領域の外周側面の全面を確実に被覆することができ、第１メッキ電極が、半導体積層部の第１半導体層と活性層と第２半導体層の間を短絡することなく、半導体積層部の第１領域の外周側面を、保護絶縁膜を介して被覆することができる。
　更に、上記第１の特徴の窒化物半導体紫外線発光素子は、少なくとも前記保護絶縁膜に被覆されていない前記ｎ電極の露出面上に、前記湿式メッキ法により形成された銅または銅を主成分とする合金からなる第２メッキ電極を更に備え、前記第１メッキ電極と前記第２メッキ電極が相互に離間していることを第２の特徴とする。当該第２の特徴により、第１メッキ電極と第２メッキ電極の上面の高さを揃えることが可能となり、フリップチップ実装時において、第１メッキ電極及び第２メッキ電極と、パッケージ側の対応する電極パッドとの間の接続が、同じ接続手段、例えば、はんだ付けによって実現可能となるため、フリップチップ実装の工程が簡易化できる。また、第２メッキ電極は、第１メッキ電極と同一工程で形成可能である。
　更に、上記第２の特徴の窒化物半導体紫外線発光素子は、前記第１メッキ電極と前記第２メッキ電極の各表面が夫々平坦化されており、前記各表面の前記半導体積層部の表面に垂直な方向の高さ位置が揃っていることが好ましい。
　更に、上記第２の特徴の窒化物半導体紫外線発光素子は、前記第１メッキ電極と前記第２メッキ電極間の離間距離が７５μｍ以上であることが好ましい。当該好適な態様により、第１メッキ電極と第２メッキ電極を、互いに接触することなく、高歩留りで形成することができる。
　更に、上記第２の特徴の窒化物半導体紫外線発光素子は、前記第１メッキ電極と前記第２メッキ電極の各表面に、少なくとも最上面に金を含む１層または多層のメッキ金属膜が形成されていることが好ましい。当該好適な態様により、第１メッキ電極と第２メッキ電極の形成後、フリップチップ実装を行うまでの時間が長い場合であっても、第１メッキ電極と第２メッキ電極の表面の酸化が防止されるため、パッケージ側の対応する電極パッドとの間のはんだ付け等による接続が、確実に行える。更に、メッキ金属膜上に金（Ａｕ）バンプ等を形成する場合にも好適である。
　更に、上記第１または第２の特徴の窒化物半導体紫外線発光素子は、前記第１メッキ電極の外周の全てが、前記保護絶縁膜を介して前記ｎ電極上に位置していることが好ましい。更に、上記第１または第２の特徴の窒化物半導体紫外線発光素子は、前記第１メッキ電極は、前記凹部領域の前記半導体積層部の前記第１領域の外周側面で囲まれた窪み内を充填して形成され、前記第１メッキ電極の上面の全面が平坦であることが好ましい。当該好適な態様により、フリップチップ実装時において、第１メッキ電極とパッケージ側の電極パッドとの間の、例えばはんだ付け等により接続される面積を更に大きく確保でき、フリップチップ実装した際に、最も大きな発熱源である活性層に近接している第１メッキ電極を介する放熱が促進され、放熱効果が更に改善される。
　更に、上記第１または第２の特徴の窒化物半導体紫外線発光素子は、前記湿式メッキ法が電解メッキ法であり、前記保護絶縁膜と前記第１メッキ電極の間に前記電解メッキ法で使用した給電用のシード膜が形成されていることが好ましい。
　更に、上記第１または第２の特徴の窒化物半導体紫外線発光素子は、前記保護絶縁膜が、前記活性層から出射する紫外線を透過する絶縁材料で形成された透明絶縁膜であり、前記保護絶縁膜と前記シード膜の間に、前記シード膜の紫外線反射率より高い反射率で、前記紫外線を反射する紫外線反射層が設けられていることが好ましい。
　保護絶縁膜が透明絶縁膜の場合は、半導体積層部の活性層から出射された紫外光の内、当該透明絶縁膜を透過して上記シード膜に入射した場合、当該シード膜では、当該紫外光の発光波長に応じた紫外線反射率でしか、当該紫外光は半導体積層部側に反射されないため、反射されなかった紫外光は有効に利用されない。しかし、保護絶縁膜とシード膜の間に紫外線反射率のより高い紫外線反射層を設けることで、シード膜に向けて入射してくる紫外光をより有効に利用することができ、当該紫外線発光素子の外部量子効率を改善することができる。
　更に、上記第１または第２の特徴の窒化物半導体紫外線発光素子は、前記保護絶縁膜が、前記活性層から出射する紫外線を透過する絶縁材料で形成された透明絶縁膜であり、前記第１メッキ電極と前記ｎ電極の露出面の間の前記保護絶縁膜上の少なくとも一部に、前記活性層から出射する紫外線を透過しない絶縁材料で形成された不透明絶縁膜が形成されていることが好ましい。
　更に、上記第１または第２の特徴の窒化物半導体紫外線発光素子は、前記保護絶縁膜が、前記活性層から出射する紫外線を透過しない絶縁材料で形成された不透明絶縁膜であることが好ましい。
　保護絶縁膜が透明絶縁膜の場合は、半導体積層部の光を取り出す側の裏面側の界面で反射した一部の紫外線が、活性層側に向けて進行してくるが、更に、その内の一部が、保護絶縁膜上に第１メッキ電極が形成されていない部分（隙間部分）に入射して、当該隙間部分を介して素子の外部に出射する可能性が僅かにある。当該隙間部分を介して素子外に出射された紫外線は、ｎ電極またはｎ電極と接続する第２メッキ電極と第１メッキ電極の間の空隙にフリップチップ実装に充填される封止樹脂内に進入する。しかし、上記不透明絶縁膜を設けることで、当該紫外線の進入が抑制され、当該紫外線の進入による封止樹脂の劣化を防止或いは抑制することができる。
　更に、本発明は、絶縁性基材の表面に２以上の電極パッドを含む所定の平面視形状の金属膜が形成された基台上に、少なくとも１つの上記第１または第２の特徴の窒化物半導体紫外線発光素子を、前記第１メッキ電極が前記電極パッドと対向するように載置して、前記第１メッキ電極と対向する前記電極パッドの間が電気的且つ物理的に接続していることを第１の特徴とする窒化物半導体紫外線発光装置を提供する。つまり、当該第１の特徴の窒化物半導体紫外線発光装置は、上記特徴の窒化物半導体紫外線発光素子をフリップチップ実装して実現され、上記特徴の窒化物半導体紫外線発光素子と同様の作用効果を奏する。
　更に、上記第１の特徴の窒化物半導体紫外線発光装置は、前記窒化物半導体紫外線発光素子が、少なくとも前記保護絶縁膜に被覆されていない前記ｎ電極の露出面上に、前記湿式メッキ法により形成された銅または銅を主成分とする合金からなる第２メッキ電極を更に備え、前記第１メッキ電極と前記第２メッキ電極が相互に離間しており、１つの前記窒化物半導体紫外線発光素子において、前記第１メッキ電極と１つの前記電極パッドの間が電気的且つ物理的に接続し、前記第２メッキ電極と他の１つの前記電極パッドの間が電気的且つ物理的に接続していることを第２の特徴とする。当該第２の特徴により、第１メッキ電極と第２メッキ電極の上面の高さを揃えることが可能となり、フリップチップ実装時において、第１メッキ電極及び第２メッキ電極と、基台側の対応する電極パッドとの間の接続が、同じ接続手段、例えば、はんだ付けによって実現可能となるため、フリップチップ実装の工程が簡易化できる。
　更に、上記第２の特徴の窒化物半導体紫外線発光装置は、前記基台が、第１電極パッドと前記第１電極パッドと電気的に分離した少なくとも１つの第２メッキ電極からなる１組の前記電極パッドを複数組備え、前記基台上に、前記窒化物半導体紫外線発光素子が複数載置され、１つの前記窒化物半導体紫外線発光素子の前記第１メッキ電極は、前記１組の前記電極パッドの前記第１電極パッドと、１つの前記窒化物半導体紫外線発光素子の前記第２メッキ電極は、前記１組の前記電極パッドの前記第２電極パッドと、夫々電気的且つ物理的に接続していることが好ましい。当該好適な態様により、基台上に載置する複数の窒化物半導体紫外線発光素子が第１メッキ電極と第２メッキ電極を備えるため、各電極の上面の高さを揃えることが可能となり、フリップチップ実装時において、複数の窒化物半導体紫外線発光素子に対して、第１メッキ電極及び第２メッキ電極と、パッケージ側の対応する電極パッドとの間の接続が、同じ接続手段、例えば、はんだ付けによって実現可能となるため、フリップチップ実装による複数チップの実装工程が簡易化できる。
　上記特徴の窒化物半導体紫外線発光素子及び装置によれば、発光に伴う廃熱を効率的に放熱可能となり、延いては、当該素子及び装置の発光出力の向上及び信頼性及び寿命の改善も図ることができる。
本発明に係る窒化物半導体紫外線発光素子の第１乃至第５実施形態における保護絶縁膜、第１及び第２メッキ電極形成前のＡ－Ａ’断面における素子構造の一例を模式的に示す断面図である。 本発明に係る窒化物半導体紫外線発光素子の第１乃至第５実施形態における保護絶縁膜、第１及び第２メッキ電極形成前のＢ－Ｂ’断面における素子構造の一例を模式的に示す断面図である。 図１及び図２に示す素子構造の要部を模式的に示す要部断面図である。 本発明に係る窒化物半導体紫外線発光素子の第１及び第５実施形態における保護絶縁膜、第１及び第２メッキ電極形成後のＡ－Ａ’断面における素子構造の一例を模式的に示す断面図である。 本発明に係る窒化物半導体紫外線発光素子の第１及び第５実施形態における保護絶縁膜、第１及び第２メッキ電極形成後のＢ－Ｂ’断面における素子構造の一例を模式的に示す断面図である。 本発明に係る窒化物半導体紫外線発光素子の第１乃至第５実施形態におけるｐ電極、ｎ電極、第１及び第２メッキ電極形成前の平面構造及び第１領域と第２領域の平面視パターンの一例を模式的に示す平面図である。 本発明に係る窒化物半導体紫外線発光素子の第１乃至第５実施形態における第１及び第２メッキ電極形成前の平面構造及びｐ電極とｎ電極の平面視パターンの一例を模式的に示す平面図である。 本発明に係る窒化物半導体紫外線発光素子の第１乃至第５実施形態における第１及び第２メッキ電極形成前の平面構造及び保護絶縁膜の平面視パターンの一例を模式的に示す平面図である。 本発明に係る窒化物半導体紫外線発光素子の第１乃至第５実施形態における第１及び第２メッキ電極の平面視パターンの一例を模式的に示す平面図である。 本発明に係る窒化物半導体紫外線発光素子の第２実施形態におけるＢ－Ｂ’断面における素子構造の一例を模式的に示す断面図である。 本発明に係る窒化物半導体紫外線発光素子の第３実施形態におけるＢ－Ｂ’断面における素子構造の一例を模式的に示す断面図である。 本発明に係る窒化物半導体紫外線発光素子の第４実施形態におけるＢ－Ｂ’断面における素子構造の一例を模式的に示す断面図である。 本発明に係る窒化物半導体紫外線発光装置の一構成例を模式的に示す断面図である。 図１３に示す窒化物半導体紫外線発光装置で使用されるサブマウントの平面視形状と断面形状を模式的に示す平面図と断面図である。 図１３に示す窒化物半導体紫外線発光装置の要部の構造を模式的に示す断面図である。 従来のＡｌＧａＮ系発光ダイオードの結晶層構造を模式的に示す断面図である。
　本発明に係る窒化物半導体紫外線発光素子（以下、適宜「本発光素子」と称する）の実施の形態につき、図面に基づいて説明する。尚、以下の説明で使用する図面では、説明の理解の容易のために、要部を強調して発明内容を模式的に示しているため、各部の寸法比は必ずしも実際の素子及び使用する部品と同じ寸法比とはなっていない。以下、本発光素子が発光ダイオードの場合を想定して説明する。
　〈第１実施形態〉
　図１～図３に示すように、本発光素子１は、サファイア（０００１）基板２上にＡｌＮ層３とＡｌＧａＮ層４を成長させた基板をテンプレート５として用い、当該テンプレート５上に、ｎ型ＡｌＧａＮからなるｎ型クラッド層６、活性層７、ＡｌＮモル分率が活性層７より大きいｐ型ＡｌＧａＮの電子ブロック層８、ｐ型ＡｌＧａＮのｐ型クラッド層９、ｐ型ＧａＮのｐ型コンタクト層１０を順番に積層した半導体積層部１１を有している。ｎ型クラッド層６が第１半導体層に相当し、電子ブロック層８、ｐ型クラッド層９、及び、ｐ型コンタクト層１０が第２半導体層に相当する。ｎ型クラッド層６より上部の活性層７、電子ブロック層８、ｐ型クラッド層９、ｐ型コンタクト層１０の一部の平面視領域（第２領域Ｒ２）が、ｎ型クラッド層６の一部表面が露出するまで反応性イオンエッチング等により除去され、ｎ型クラッド層６上の第１領域Ｒ１に活性層７からｐ型コンタクト層１０までの積層構造が形成されている。活性層７は、一例として、膜厚１０ｎｍのｎ型ＡｌＧａＮのバリア層７ａと膜厚３．５ｎｍのＡｌＧａＮまたはＧａＮの井戸層７ｂからなる単層の量子井戸構造となっている。活性層７は、下側層と上側層にＡｌＮモル分率の大きいｎ型及びｐ型ＡｌＧａＮ層で挟持されるダブルヘテロジャンクション構造であれば良く、また、上記単層の量子井戸構造を多層化した多重量子井戸構造であっても良い。
　各ＡｌＧａＮ層は、有機金属化合物気相成長（ＭＯＶＰＥ）法、或いは、分子線エピタキシ（ＭＢＥ）法等の周知のエピタキシャル成長法により形成されており、ｎ型層のドナー不純物として例えばＳｉを使用し、ｐ型層のアクセプタ不純物として例えばＭｇを使用する。尚、導電型を明記していないＡｌＮ層及びＡｌＧａＮ層は、不純物注入されないアンドープ層である。活性層７以外の各ＡｌＧａＮ層の膜厚は、例えば、ｎ型クラッド層６が２０００ｎｍ、電子ブロック層８が２ｎｍ、ｐ型クラッド層９が５４０ｎｍ、ｐ型コンタクト層１０が２００ｎｍである。尚、各ＡｌＧａＮ層の膜厚は、上記例示した値に限定されるものではない。
　ｐ型コンタクト層１０の表面に、例えば、Ｎｉ／Ａｕのｐ電極１２が、ｎ型クラッド層６の第２領域Ｒ２の表面に、例えば、Ｔｉ／Ａｌ／Ｔｉ／Ａｕのｎ電極１３が形成されている。尚、ｐ電極１２及びｎ電極１３を構成する金属層の層数、材質及び膜厚は、上記例示した層数、材質、及び、以降で例示する膜厚に限定されるものではない。
　以下、便宜的に、基板２の表面と平行な面内において、本発光素子１の一単位（１つの発光素子）が占有する領域を素子領域と定義すると、当該素子領域は、上記第１領域Ｒ１と第２領域Ｒ２で構成される。尚、以下の説明では、ウェハ状態のマトリクス状に配列した複数の本発光素子１を個々のチップにダイシングする際の切断代となるスクライブ領域は、素子領域から除外される。また、便宜的に直交座標系ＸＹＺを想定し、基板２の表面と平行な面をＸＹ面として、素子の厚み方向をＺ方向とし、本発光素子１の素子領域の中心のＸＹ座標を（０，０）とした場合、図１は、後述する図８の平面図のＡ－Ａ’に沿ったＸＺ面に平行な本発光素子１の断面図を示し、図２は、同平面図のＢ－Ｂ’に沿ったＸＺ面に平行な本発光素子１の断面図を示す。図１及び図２は、夫々、テンプレート５上に半導体積層部１１が形成され、更に、ｐ電極１２及びｎ電極１３が形成された状態であって、後述する保護絶縁膜１４、第１メッキ電極１５、及び、第２メッキ電極１６が形成される前の素子構造を模式的に示している。以下、説明の便宜上、保護絶縁膜１４、第１及び第２メッキ電極１５，１６が形成される前の本発光素子１の素子構造を、「メッキ前素子構造」と称する。図３は、図１及び図２に示す本発光素子１のメッキ前素子構造の要部断面図を模式的に示す。
　図１～図３に示すように、第１領域Ｒ１の半導体積層部１１は、ｎ型クラッド層６からｐ型コンタクト層１０までの多層構造であり、第２領域Ｒ２のｎ型クラッド層６の露出面からＺ方向に突出している。以下、第１領域Ｒ１の半導体積層部１１を、便宜的に「メサ」と称する。当該メサの最表面はｐ型コンタクト層１０の上面であり、当該メサの最表面（第１領域Ｒ１）とｎ型クラッド層６の露出面（第２領域Ｒ２）との間のＺ方向の差異（メサの段差）は、活性層７からｐ型コンタクト層１０までの膜厚の合計に、ｎ型クラッド層６の表面が上記エッチングで－Ｚ方向に後退した深さを加えた値となり、約８００ｎｍ程度である。素子領域のＸ及びＹ方向の寸法（チップサイズ）が、仮に０．８～１．５ｍｍ程度とすると、上記段差は、チップサイズの０．１％以下と極めて小さく、模式的に図示されている寸法比とは大きく異なる。
　図４及び図５に、保護絶縁膜１４、第１メッキ電極１５、及び、第２メッキ電極１６が形成された本発光素子１の素子構造の一例を模式的に示す。図４は、図８の平面図のＡ－Ａ’に沿ったＸＺ面に平行な断面図であり、図５は、同平面図のＢ－Ｂ’に沿ったＸＺ面に平行な本発光素子１の断面図である。図１～図５においてハッチングを施した部分はｐ電極１２とｎ電極１３であり、図４、図５においてドットパターンを付した部分が第１及び第２メッキ電極１５，１６である（図１０～図１２、図１５において同様である）。
　図６に、ｐ電極１２、ｎ電極１３、第１メッキ電極１５、及び、第２メッキ電極１６を形成する前の第１領域Ｒ１と第２領域Ｒ２の平面視パターンの一例を示す。図６においてハッチングを施した部分が第１領域Ｒ１である。図４に例示する平面視パターンでは、第１領域Ｒ１は、図面上側（Ｙ＞０）の４か所と図面下側（Ｙ＜０）の４か所に、夫々、凹部を備えた櫛形形状をしている。図６では、第２領域Ｒ２の内の当該凹部で三方を囲まれた凹部領域Ｒ３の内の２つに、ドットパターンを付して、当該凹部領域Ｒ３以外の第２領域である周辺領域と区別している。第２領域Ｒ２は、８か所の凹部領域Ｒ３と、凹部領域Ｒ３と第１領域Ｒ１を取り囲む周辺領域Ｒ４で構成される。図６中、凹部領域Ｒ３と周辺領域Ｒ４の境界を破線Ｃで示す。尚、図６において、凹部で三方を囲まれた凹部領域Ｒ３では、凹部領域Ｒ３内の任意の点を通過する直線が必ず第１領域Ｒ１を横切り、当該直線の一部は、当該点を挟んで両側で第１領域Ｒ１を横切り、当該直線の他の一部は、当該点を挟んで一方側で第１領域Ｒ１を横切り、他方側で第１領域Ｒ１を横切らない場合がある。
　図７に、第１メッキ電極１５及び第２メッキ電極１６を形成する前のｐ電極１２及びｎ電極１３の平面視パターンの一例を示す。図７において、ハッチングを施した部分が、夫々、ｐ電極１２とｎ電極１３である。また、第１領域Ｒ１と第２領域Ｒ２の境界線ＢＬを参照用に示している。図７より、図６との対比において、ｎ電極１３が、凹部領域Ｒ３及び周辺領域Ｒ４にまたがって連続的に形成され、第１領域Ｒ１を取り囲むように環状に形成されていることが分かる。また、ｐ電極１２は、第１領域Ｒ１と同様に、図面上側と図面下側に凹部を有する櫛形形状となっている。ｐ電極１２の外周ラインは、例えば、第１領域Ｒ１の外周ライン（第１領域Ｒ１と第２領域Ｒ２の境界線）より、例えば１０μｍ程度第１領域Ｒ１の内側に後退している。また、ｎ電極１３の内周ラインは、第１領域Ｒ１の外周ラインより第２領域側に１０μｍ程度後退しており、ｎ電極１３の外周ラインは、素子領域の外周ラインより内側に後退しており、更に、保護絶縁膜１４の外周ラインより、例えば１０μｍ程度内側に後退している。
　図８に、第１メッキ電極１５及び第２メッキ電極１６を形成する前の保護絶縁膜１４の平面視パターンの一例を示す。保護絶縁膜１４は素子領域の略全面に設けられており、その外周ラインは、素子領域の外周ラインと同じか、或いは、素子領域の外周ラインより僅かに、例えば１０μｍ程度内側に後退していても良い。保護絶縁膜１４は、更に、第１領域Ｒ１内に第１開口部１７を、周辺領域Ｒ４内の４隅に、第２開口部１８を、夫々有しており、第１開口部１７を通してｐ電極１２が、第２開口部１８を通してｎ電極１３が、保護絶縁膜１４に被覆されずに露出する。従って、ｎ電極１３は、第２開口部１８を通して露出する部分以外は、保護絶縁膜１４によって被覆されている。第１開口部１７の外周ラインは、第１領域Ｒ１の外周ラインより、例えば５～１５μｍ程度第１領域Ｒ１の内側に後退している。但し、第１開口部１７の外周ラインは、ｐ電極１２の外周ラインに対して同位置、外側、或いは、内側の何れに位置しても良い。図８において、ドットパターンを付した部分が保護絶縁膜１４であり、ハッチングを施した部分が、第１開口部１７を通して露出したｐ電極１２と第２開口部１８を通して露出したｎ電極１３である。また、第１領域Ｒ１と第２領域Ｒ２の境界線ＢＬを参照用に示している。
　本実施形態では、保護絶縁膜１４は、化学的気相成長（ＣＶＤ）法で成膜されたＳｉＯ２膜またはＡｌ２Ｏ３膜等であり、１００ｎｍ～１μｍ程度、より好ましくは１５０ｎｍ～３５０ｎｍ程度の膜厚に形成される。図４、図５及び図８に示すように、保護絶縁膜１４は、第１領域Ｒ１の半導体積層部１１の外周側面の全面（メサの段差部の側壁面）、第１領域Ｒ１とｎ電極１３の間のｎ型クラッド層６の露出面、及び、ｎ電極１３の外周端縁部の内の少なくとも第１領域Ｒ１と対向する部分を含む上面と側面を、少なくとも被覆するように形成されている。但し、保護絶縁膜１４は、ｐ電極１２の表面の少なくとも一部が被覆されず、第１開口部１７を通して露出するように、更に、ｎ電極１３の表面の少なくとも一部が被覆されず、第２開口部１８を通して露出するように、形成されている。これにより、第１メッキ電極１５とｐ電極１２が第１開口部１７を通して、後述するシード膜１９を介して接触して電気的に接続され、第２メッキ電極１６とｎ電極１３が第２開口部１８を通して、後述するシード膜１９を介して接触して電気的に接続される。
　尚、保護絶縁膜１４は、第１メッキ電極１５がｎ型クラッド層６の露出面とｐ型クラッド層９の側方端面と直接接触して、ｐ型クラッド層９から活性層７を介してｎ型クラッド層６に至る電流経路に対する迂回路が形成されるのを防止するために設けられている。従って、保護絶縁膜１４が、仮にメサの段差部の上端から僅かに下方に後退して、メサの段差部の側壁面の上端の一部、つまり、ｐ型コンタクト層１０の側方端面が部分的に露出して、第１メッキ電極１５と直接接触しても、上記迂回路は形成されないので、発光動作に問題は生じない。従って、図４，５及び８では、保護絶縁膜１４は、ｐ型コンタクト層１０のｐ電極１２で被覆されていない露出面も被覆しているが、当該ｐ型コンタクト層１０の露出面は必ずしも保護絶縁膜１４で被覆される必要はない。逆に、図４，５及び８では、保護絶縁膜１４は、ｐ電極１２の外周端部を被覆していないが、当該ｐ電極１２の外周端部を被覆しても良い。
　図９に、第１メッキ電極１５及び第２メッキ電極１６の平面視パターンの一例を示す。図９において、ドットパターンを付した部分が第１メッキ電極１５であり、ハッチングを施した部分が第２メッキ電極１６である。また、第１領域Ｒ１と第２領域Ｒ２の境界線ＢＬを参照用に示している。第１メッキ電極１５及び第２メッキ電極１６の各外周ラインは、夫々、第２領域Ｒ２内の保護絶縁膜１４上に位置しており、互いに近接する箇所では、７５μｍ以上離間している。当該離間距離は１００μｍ以上が好ましく、１００～１５０μｍ程度であるのがより好ましい。更に、第１メッキ電極１５の外周ラインは、保護絶縁膜１４を介してｎ電極１３上に位置しているのが好ましいが、ｎ電極１３の平面視形状によっては、ｎ電極１３上に位置していない部分があっても構わない。更に、図９では、第１メッキ電極１５の外周ラインは、第２領域Ｒ２内の周辺領域Ｒ４に位置しているが、凹部領域Ｒ３の形状或いは大きさによっては、第１メッキ電極１５の外周ラインの一部が、凹部領域Ｒ３内に入っていても良い。第２メッキ電極１６の外周ラインは、保護絶縁膜１４の第２開口部１８の外周ラインより、例えば０～３０μｍ程度、外側に位置しているのが好ましい。但し、第２メッキ電極１６の外周ラインの一部または全部が、保護絶縁膜１４の第２開口部１８の外周ラインと一致、或いは、内側に位置していても、第２メッキ電極１６に被覆されていないｎ電極１３が第２開口部１８から露出するだけであるので、当該露出したｎ電極１３と第１メッキ電極１５間の離間距離を、上述の第１メッキ電極１５及び第２メッキ電極１６間の離間距離と同様に確保できれば、また、第２メッキ電極１６の上面の面積が、後述するはんだ付けに必要な面積を確保できれば、特に問題はない。第１メッキ電極１５の外周ラインの内側の第２領域Ｒ２が、第１メッキ電極１５の形成領域の内の第２領域Ｒ２の一部であって第１領域Ｒ１と接する境界領域に相当する。
　本実施形態では、第１及び第２メッキ電極１５，１６は、夫々、銅で形成され、周知の電解メッキ法で作製される。尚、第１及び第２メッキ電極１５，１６は、銅を主成分とし、鉛（Ｐｂ）、鉄（Ｆｅ）、亜鉛（Ｚｎ）、マンガン（Ｍｎ）、ニッケル（Ｎｉ）、コバルト（Ｃｏ）、ベリリウム（Ｂｅ）等の金属を含む合金で形成しても良いが、合金とすることで熱伝導率が低下するため、銅で形成するのが好ましい。
　図４、図５及び図９に示すように、第１メッキ電極１５は、ｐ電極１２の保護絶縁膜１４で被覆されていない露出面を含む第１領域Ｒ１の最上面の全面、保護絶縁膜１４で被覆された第１領域Ｒ１の半導体積層部１１の外周側面の全面（メサの段差部の側壁面）、及び、第２領域Ｒ２の一部であって第１領域Ｒ１と接して第１領域Ｒ１を取り囲む境界領域を被覆するように形成されている。更に、同図に示すように、第２メッキ電極１６は、少なくとも保護絶縁膜１４の第２開口部１８を通して露出したｎ電極１３上に形成され、好ましくは、第２開口部１８の周囲の保護絶縁膜１４上にも形成される。第２メッキ電極１６は、図９に示す例では、平面視円形であるので、第２メッキ電極１６と近接して対向する第１メッキ電極１５の外周ラインは円弧状になっており、当該近接区間における第１メッキ電極１５と第２メッキ電極１６の間の離間距離が一定になるように設計している。つまり、第１メッキ電極１５と第２メッキ電極１６の間で局所的に電界集中が生じるのを回避している。従って、当該観点から、第２メッキ電極１６の平面視形状は、円形以外に扇型でも良く、更に、少なくとも第１メッキ電極１５と対向する角が円弧状の矩形でも構わない。
　第１及び第２メッキ電極１５，１６の厚みは、４５μｍ以上、或いは、第１メッキ電極１５同士が凹部領域Ｒ３を挟んで対向する距離の２分の１以上が好ましく、特に、４５～１００μｍ程度、より好ましくは、５０～７５μｍ程度が、製造工程上好ましい。膜厚は、薄過ぎると、ウェハの反りの影響を受け易くなり、各メッキ電極１５，１６の表面の平坦化処理が困難となるため、４５μｍ以上が好ましい。
　更に、第１及び第２メッキ電極１５，１６は、ウェハ製造工程で使用する蒸着等の乾式メッキ法に分類される成膜法ではなく、湿式メッキ法である電解メッキ法で作製することで、容易に４５μｍ以上の厚膜に形成することができる。第１及び第２メッキ電極１５，１６と同様の厚膜の電極を蒸着等で形成すると、成膜に時間が掛かり過ぎるため、極めて効率が悪く、現実的ではない。逆に、第１及び第２メッキ電極１５，１６を、電解メッキ法で作製せずに、蒸着等で現実的な時間内で成膜すると、膜厚がｐ電極１２及びｎ電極１３と同等程度の薄さの膜厚となるため、第１メッキ電極１５を全面に亘って平坦面とすることができないため、第１メッキ電極１５の最上面の平面視形状が、第１領域Ｒ１の平面視形状と略同じとなり、フリップチップ実装した場合の、パッケージ側の電極パッドとの間の接触面積を拡大できない。よって、薄膜の第１メッキ電極１５では、電極構造を複雑化しただけで、発光に伴う廃熱を効率的に放熱可能とするという所期の目的が十分に達成できない。
　図４及び図５では、電解メッキ法で作製した第１メッキ電極１５と第２メッキ電極１６の断面構造を示しており、第１メッキ電極１５と第２メッキ電極１６の下側に、電解メッキの給電用のシード膜１９が形成されている。尚、電解メッキの給電用のシード膜１９は膜厚が約１０～１００ｎｍのＮｉ膜またはＴｉ／Ｃｕ膜で形成される。尚、シード膜１９は、下側の保護絶縁膜１４及び上側の第１及び第２メッキ電極１５、１６に対する接着性を備えた導電性材料であれば、Ｎｉ膜やＴｉ／Ｃｕ膜に限定されるものではない。
　尚、本実施形態では、図６～図９に例示するように、第１及び第２領域Ｒ１，Ｒ２、保護絶縁膜１４、及び、第１及び第２メッキ電極１５、１６の平面視形状は、Ｘ軸及びＹ軸に対して夫々線対称となる形状となっているが、必ずしもＸ軸及びＹ軸に対して線対称となる形状である必要はない。例えば、第２メッキ電極１６と第２開口部１８は、必ずしも素子領域の４隅に設ける必要はなく、周辺領域Ｒ４内の任意の場所に任意の個数、例えば、周辺領域Ｒ４内の対角の２隅に設けても良い。更に、第１領域Ｒ１、ｐ電極１２、及び、第１開口部１７の平面視形状も、図６～図８に示すような櫛形形状に限定されるものではない。
　次に、本発光素子１の製造方法について説明する。先ず、保護絶縁膜１４、第１メッキ電極１５、及び、第２メッキ電極１６が形成されるまでの図１及び図２に示すメッキ前素子構造の製造工程を簡単に説明する。
　先ず、サファイア（０００１）基板２上に、上述したテンプレート５、及び、ｎ型クラッド層６からｐ型コンタクト層１０までの各層を、ＭＯＶＰＥ法等の周知の成長方法により形成する。ｐ型コンタクト層１０の形成後、アクセプタ不純物の活性化のため、例えば８００℃で熱処理を施す。次に、周知のフォトリソグラフィ技術により、ｐ型コンタクト層１０の表面の第１領域Ｒ１を、例えばＮｉマスクで被覆し、ｎ型クラッド層６より上部の第１領域Ｒ１以外の活性層７からｐ型コンタクト層１０までの各層を、ｎ型クラッド層６の表面が露出するまで反応性イオンエッチング等により除去し、その後、Ｎｉマスクを除去する。この結果、第１領域Ｒ１には、テンプレート５上に、ｎ型クラッド層６からｐ型コンタクト層１０までの半導体積層部１１が形成され、第２領域Ｒ２には、テンプレート５上に、表面が露出したｎ型クラッド層６が形成される。
　引き続き、基板全面にｎ電極１３の反転パターンとなるフォトレジストを形成しておき、その上に、ｎ電極１３となるＴｉ／Ａｌ／Ｔｉ／Ａｕの４層金属膜を、電子ビーム蒸着法等により蒸着し、当該フォトレジストをリフトオフにより除去して、当該フォトレジスト上の４層金属膜を剥離し、必要に応じて、ＲＴＡ（瞬間熱アニール）等により熱処理を加えて、ｎ型クラッド層６上にｎ電極１３を形成する。Ｔｉ／Ａｌ／Ｔｉ／Ａｕの４層金属膜の膜厚は、例えば、記載順に、２０ｎｍ／１００ｎｍ／５０ｎｍ／１００ｎｍである。
　引き続き、基板全面にｐ電極１２の反転パターンとなるフォトレジストを形成しておき、その上に、ｐ電極１２となるＮｉ／Ａｕの２層金属膜を、電子ビーム蒸着法等により蒸着し、当該フォトレジストをリフトオフにより除去して、当該フォトレジスト上の２層金属膜を剥離し、ＲＴＡ等により例えば４５０℃の熱処理を加えて、ｐ型コンタクト層１０の表面にｐ電極１２を形成する。Ｎｉ／Ａｕの２層金属膜の膜厚は、例えば、記載順に、６０ｎｍ／５０ｎｍである。
　以上の要領で、図１及び図２に示す本発光素子１のメッキ前素子構造が完成する。図１及び図２に示すメッキ前素子構造は、発光素子として必要な半導体積層部１１、ｐ電極１２、及び、ｎ電極１３を備えているため、この段階でフリップチップ実装等によりサブマウント等に実装し、樹脂封止することで、発光素子として機能し得る。
　しかし、本発光素子１では、発光動作に伴う廃熱を効率的に放熱するために、図１及び図２に示すメッキ前素子構造に対して、更に、保護絶縁膜１４、第１メッキ電極１５、及び、第２メッキ電極１６が形成される。次に、保護絶縁膜１４、第１メッキ電極１５、及び、第２メッキ電極１６の製造工程を説明する。
　引き続き、基板全面に、ＳｉＯ２膜またはＡｌ２Ｏ３膜等の保護絶縁膜１４を、一例としてＣＶＤ法で成膜する。保護絶縁膜１４の膜厚は、例えば、１５０～３５０ｎｍ程度である。尚、保護絶縁膜１４の成膜温度は、図１及び図２に示すメッキ前素子構造が形成されるまでに施した成膜温度及び熱処理温度の最低温度以下、例えば、６００℃程度に抑える。
　引き続き、基板全面に成膜された保護絶縁膜１４の一部をエッチングで除去する。具体的には、周知のフォトリソグラフィ技術により、第１開口部１７と第２開口部１８とスクライブ領域を除く領域をマスク層で被覆し、基板全面に成膜された保護絶縁膜１４を周知の反応性イオンエッチング等のドライエッチングにより除去し、その後、当該マスク層を除去する。これにより、素子領域内において、保護絶縁膜１４に第１開口部１７と第２開口部１８が形成される。ここまでが、窒化物半導体のウェハ製造プロセスで、これ以降がメッキ製造プロセスとなり、位置合わせ精度が低くなる。但し、以下に説明するメッキ製造プロセスは、上記ウェハ製造プロセスに引き続いて、ウェハ状態において実施される。
　引き続き、基板全面に例えばＮｉをスパッタリング等で成膜して、電解メッキの給電用のシード膜１９を形成する。
　引き続き、シード膜１９上にメッキ用の感光性シートフィルムを貼付し、第１メッキ電極１５と第２メッキ電極１６を形成する箇所のフィルムを、フォトリソグラフィ技術により露光と現像を行って除去し、シード膜１９を露出させる。引き続き、シード膜１９に給電して、電解メッキ法により、露出したシード膜１９上に、第１メッキ電極１５と第２メッキ電極１６を形成する。引き続き、第１メッキ電極１５と第２メッキ電極１６で覆われていないシートフィルムを有機溶剤等で除去し、第１メッキ電極１５と第２メッキ電極１６で覆われていないシード膜１９を、ウェットエッチング等により除去する。
　第１メッキ電極１５と第２メッキ電極１６の成膜直後の膜厚は概ね均一であるが、第１メッキ電極１５は、第１領域Ｒ１上と第２領域Ｒ２の一部領域を跨って形成されており、第１メッキ電極１５の下には、メサ、ｐ電極１２、ｎ電極１３、及び、保護絶縁膜１４の第１開口部の各段差が存在する。更に、上述の電解メッキ法では、シード膜１９に対して印加される電界の強さが不均等となる場合もあり得るため、第１メッキ電極１５と第２メッキ電極１６の成膜直後の膜厚にバラツキが生じる場合もある。従って、当該各段差や膜厚のバラツキによって、成膜直後の第１メッキ電極１５の上面には、当該各段差分程度の凹凸が生じている可能性があり、第１メッキ電極１５と第２メッキ電極１６の上面の高さが揃っていない可能性がある。尚、本実施形態では、「高さ」とは、Ｚ方向の任意の位置（例えば、基板２の表面）を基準とするＺ方向の距離を意味する。
　従って、第１実施形態では、引き続き、第１及び第２メッキ電極１５，１６の上面の凹凸を除去して平坦化するとともに、第１及び第２メッキ電極１５，１６の上面の高さを揃えるために、ＣＭＰ（化学機械研磨）法等の周知の研磨方法で、第１及び第２メッキ電極１５，１６の上面を研磨する。研磨後の第１メッキ電極１５と第２メッキ電極１６の好適な膜厚（第２領域Ｒ２上のシード膜１９の上面からの高さ）は、上述の通り、５０～７５μｍ程度である。尚、上述のシートフィルムとシード膜１９の除去は、上記研磨工程後に行うこともできる。
　以上の工程を経て、第１メッキ電極１５と第２メッキ電極１６が形成される。この時点では、本発光素子１はウェハ状態であるので、所定の検査工程を経て、周知のダイシング技術によって、ウェハのスクライブ領域を切断または割断することで、チップ状態の本発光素子１が得られる。
　第１メッキ電極１５は、第１メッキ電極１５直下のシード膜１９を介して、保護絶縁膜１４の第１開口部１７を通して露出したｐ電極１２の表面と電気的に接続される。更に、第２メッキ電極１６は、第２メッキ電極１６直下のシード膜１９を介して、保護絶縁膜１４の第２開口部１８を通して露出したｎ電極１３の表面と電気的に接続される。
　上述したように、本発光素子１の発光動作に伴う廃熱の大部分は、第１領域Ｒ１の半導体積層部１１（メサ）の内部、特に、活性層７において発生するため、当該半導体積層部１１を上面及び側面から完全に覆う熱伝導率の高い銅を主成分とする第１メッキ電極１５を介して、当該廃熱を効率良く外部に放出することができる。また、第１メッキ電極１５は、平面視において、第１領域Ｒ１のみならず、第２領域Ｒ２の一部も覆う大きな面積を占めているため、フリップチップ実装した場合の第１メッキ電極１５とパッケージ側の電極パッドとの間の接触面積が大きく確保できるため、放熱効果が、第１メッキ電極１５を設けずに、ｐ電極とパッケージ側の電極パッドをフリップチップ実装により接続する場合に比べて、大幅に改善することができる。
　〈第２実施形態〉
　次に、上記第１実施形態の一変形例として、本発光素子１の第２実施形態について説明する。図１０に、第２実施形態に係る本発光素子１のＹ方向視右半分（Ｘ≧０の領域）の素子構造の一例を模式的に示す。図１０は、図８の平面図のＢ－Ｂ’に沿ったＸＺ面に平行な本発光素子１の断面図である。
　第２実施形態では、図１０に示すように、本発光素子１は、第１メッキ電極１５の表面（露出面）を被覆するメッキ金属膜２０と第２メッキ電極１６の表面（露出面）を被覆するメッキ金属膜２１を更に備える。メッキ金属膜２０，２１の少なくとも最表面を、第１及び第２メッキ電極１５，１６を構成する銅よりイオン化傾向の小さい金属（例えば、金（Ａｕ））で構成することで、本発光素子１がフリップ実装されるまでの期間、酸素雰囲気中に保管されたとしても、第１及び第２メッキ電極１５，１６の表面（メッキ金属膜２０，２１による被覆面）が、メッキ金属膜２０，２１で被覆されていない場合より酸化し難くなる。更に、フリップ実装時のはんだ付け処理中の高温処理において当該被覆面が酸化するのも防止できる。尚、上述のような第１及び第２メッキ電極１５，１６の表面が酸化する可能性が無い或いは極めて低く実質的に無い場合は、必ずしもメッキ金属膜２０，２１を設ける必要はない。
　第２実施形態では、上述の第１実施形態の保護絶縁膜１４、第１メッキ電極１５、及び、第２メッキ電極１６の製造工程に引き続き、研磨後の第１メッキ電極１５と第２メッキ電極１６の各露出面上に、例えば、下から順に、Ｎｉ／Ｐｄ／Ａｕの３層の金属膜からなるメッキ金属膜２０，２１を、湿式メッキ法である周知の無電解メッキ法で成膜する。
　メッキ金属膜２０，２１のＮｉ／Ｐｄ／Ａｕの各層の膜厚は、例えば、下から順に、３～７．５μｍ／５～１５ｎｍ／５～１５ｎｍである。尚、メッキ金属膜２０，２１は、必ずしも、３層金属膜で構成される必要はなく、単層金属膜或いは３層以外の多層金属膜であっても良い。更に、メッキ金属膜２０，２１を構成する材料は上記のものに限定されないが、最上層は金（Ａｕ）であるのが好ましい。
　第２実施形態と第１実施形態は、第１及び第２メッキ電極１５，１６の各表面がメッキ金属膜２０，２１で被覆されているか否かで相違するだけであるので、第２実施形態の本発光素子１におけるメッキ金属膜２０，２１の平面視パターンは、図９に示す第１実施形態の本発光素子１における第１及び第２メッキ電極１５，１６の平面視パターンを、メッキ金属膜２０，２１の膜厚分だけ大きくしただけで、略同じ平面視形状であり、図示は省略する。
　但し、第２実施形態では、第１メッキ電極１５を覆うメッキ金属膜２０と第２メッキ電極１６を覆うメッキ金属膜２１の間の離間距離は、第１及び第２メッキ電極１５，１６の間の離間距離より、メッキ金属膜２０，２１の膜厚の２倍分だけ短くなるので、第１及び第２メッキ電極１５，１６の間の離間距離を、所望の離間距離より上記メッキ金属膜２０，２１の膜厚の２倍分以上、予め長く設定しておくのが好ましい。
　〈第３実施形態〉
　次に、上記第１または第２実施形態の一変形例として、本発光素子１の第３実施形態について説明する。図１１に、第３実施形態に係る本発光素子１のＹ方向視右半分（Ｘ≧０の領域）の素子構造の一例を模式的に示す。図１１は、図８の平面図のＢ－Ｂ’に沿ったＸＺ面に平行な本発光素子１の断面図である。尚、図１１に示す素子構造は、第１実施形態の一変形例としての素子構造を示しており、第２実施形態で説明したメッキ金属膜２０，２１は図示されていない。
　第３実施形態では、図１１に示すように、本発光素子１は、第１メッキ電極１５と保護絶縁膜１４の間に、より具体的には、第１メッキ電極１５側のシード膜１９と保護絶縁膜１４の間に、本発光素子１の活性層７から出射される紫外線を反射する紫外線反射層２２を更に備える。第１～第３実施形態の本発光素子１では、保護絶縁膜１４は、紫外線を透過するＳｉＯ２膜またはＡｌ２Ｏ３膜等で形成されている。一方、メサを上面及び側面から被覆するシード膜１９の成分であるＮｉまたはＴｉ／Ｃｕは、本発光素子１の発光波長に応じた紫外線反射率（例えば、銅では３３％程度）で反射するが、紫外線反射層２２を構成する成分の紫外線反射率がシード膜１９の紫外線反射率より高ければ、活性層７から出射された紫外線が、保護絶縁膜１４を通過した後、紫外線反射層２２と保護絶縁膜１４の界面で、シード膜１９より高い反射率で半導体積層部１１側に反射されるため、当該反射された紫外線の一部が、基板２を通過して、本発光素子１の外部に取り出される。従って、本第３実施形態の本発光素子１では、発光効率が改善される。
　本実施形態では、紫外線反射層２２は、一例として、シード膜１９より紫外線反射率の高いアルミニウム（Ａｌ），ロジウム（Ｒｈ），イリジウム（Ｉｒ）の何れか１つを含む単層または多層膜で構成される。紫外線反射層２２の膜厚は、アルミニウムの単層膜の場合、例えば、１００ｎｍ程度である。
　次に、紫外線反射層２２の作製手順について説明する。紫外線反射層２２は、第１実施形態において、保護絶縁膜１４に第１開口部１７と第２開口部１８が形成された後、基板全面にシード膜１９を成膜する前に、基板全面に紫外線反射層２２の反転パターンとなるフォトレジストを形成しておき、その上に、紫外線反射層２２となる単層または多層の金属膜をスパッタリング或いは電子ビーム蒸着法等により成膜し、当該フォトレジストをリフトオフにより除去して、当該フォトレジスト上の当該金属膜を剥離し、図１１に示すように、紫外線反射層２２が形成される。
　紫外線反射層２２の形成後は、第１実施形態で説明したように、基板全面にシード膜１９を成膜する工程以降を行い、第１メッキ電極１５と第２メッキ電極１６を形成する。尚、本第３実施形態においても、第１メッキ電極１５と第２メッキ電極１６を形成し、研磨工程を経た後に、第２実施形態で説明したメッキ金属膜２０，２１を必要に応じて形成しても良い。
　第３実施形態と第１実施形態は、シード膜１９と保護絶縁膜１４の間に、紫外線反射層２２が形成されているか否かで相違するだけであるので、第３実施形態の本発光素子１における第１メッキ電極１５の平面視パターンは、図９に示す第１実施形態の本発光素子１における第１メッキ電極１５の平面視パターンと同じか略同じ平面視形状であり、第３実施形態の本発光素子１における第２メッキ電極１６の平面視パターンは、図９に示す第１実施形態の本発光素子１における第２メッキ電極１６の平面視パターンと同じであるので、図示は省略する。メサの側壁部及び第２領域Ｒ２内に形成される紫外線反射層２２は、基本的に、第１メッキ電極１５の外周ラインに影響を与えない。
　ところで、図１１に示す素子構造では、第２領域Ｒ２内の第１メッキ電極１５の下方には、保護絶縁膜１４を介してｎ電極１３が存在している。従って、当該ｎ電極１３を構成する金属多層膜の一部に紫外線反射率の高いＡｌ層が含まれている場合には、ｎ電極１３の上方に、紫外線反射層２２を形成しても所期の効果を発揮し得ない。従って、紫外線反射層２２は、必ずしも、第１メッキ電極１５側のシード膜１９と保護絶縁膜１４の間の全てに設ける必要はなく、ｎ電極１３と重なり合う箇所には少なくとも設ける必要はない。但し、第２領域Ｒ２内の第１メッキ電極１５の下方に、保護絶縁膜１４を介してｎ電極１３が存在している箇所と存在しない箇所が混在している場合には、紫外線反射層２２を、第１メッキ電極１５側のシード膜１９と保護絶縁膜１４の間の全てに設けても良い。
　〈第４実施形態〉
　次に、上記第１乃至第３実施形態の一変形例として、本発光素子１の第４実施形態について説明する。図１２に、第４実施形態に係る本発光素子１のＹ方向視右半分（Ｘ≧０の領域）の素子構造を模式的に示す。図１２は、図８の平面図のＢ－Ｂ’に沿ったＸＺ面に平行な本発光素子１の断面図である。尚、図１２に示す素子構造は、第１実施形態の一変形例としての素子構造を示しており、第２実施形態で説明したメッキ金属膜２０，２１及び第３実施形態で説明した紫外線反射層２２は図示されていない。
　第４実施形態では、図１２に示すように、本発光素子１は、メッキシートフィルムとシード膜１９を除去後において、第１メッキ電極１５と第２メッキ電極１６の間隙部２３の底部に露出している保護絶縁膜１４上に、本発光素子１の活性層７から出射する紫外線を透過しない不透明絶縁膜２４を局所的に備える。
　上記第１～第４実施形態の本発光素子１では、保護絶縁膜１４は、紫外線を透過するＳｉＯ２膜またはＡｌ２Ｏ３膜等で形成されている。従って、本発光素子１の活性層７から出射した紫外線の一部は、基板２の裏面から外部に出射せずに半導体積層部１１側に反射して、上記間隙部２３の底部に露出している保護絶縁膜１４を通過して、上記間隙部２３に入射する。ここで、当該間隙部２３に充填される樹脂の組成によっては、当該樹脂が間隙部２３に入射した紫外線に曝されることで、当該樹脂が劣化する可能性、更には、光化学反応と第１及び第２メッキ電極１５，１６間に印加される電界によって、第１及び第２メッキ電極１５，１６に付着したスズ等のはんだ成分が拡散して、第１及び第２メッキ電極１５，１６間が短絡する可能性等が懸念される。しかし、間隙部２３の底部を覆う不透明絶縁膜２４を設けることで、第１及び第２メッキ電極１５，１６間に充填された樹脂に紫外線が入射するのを防止でき、その結果、上述の劣化や短絡等の不都合を予防できる。
　本実施形態では、不透明絶縁膜２４は、ＧａＰ、ＧａＮ、ＧａＡｓ、ＳｉＣ、ＳｉＮ等の絶縁膜で、使用する材料に応じた成膜方法で形成される。例えば、ＧａＰからなる不透明絶縁膜２４は、スパッタリングで成膜し、ＧａＮ、ＧａＡｓ、ＳｉＣ、ＳｉＮ等はＣＶＤで成膜する。不透明絶縁膜２４の膜厚は、例えば、約３００ｎｍ程度であり、厚い方が遮光膜としては好ましい。
　次に、不透明絶縁膜２４の作製手順について説明する。不透明絶縁膜２４は、第１実施形態において、第１及び第２メッキ電極１５，１６を形成し、メッキシートフィルムとシード膜１９を除去した後、第１及び第２メッキ電極１５，１６の上面を研磨する前に、一例として、基板前面にＧａＰをスパッタリングで堆積させる。引き続き、第１実施形態で実施したＣＭＰ等の研磨を行う。当該研磨により、先ず、第１及び第２メッキ電極１５，１６の上面に形成されたＧａＰが除去され、次に、第１及び第２メッキ電極１５，１６の上面が研磨されて平坦化されるとともに、第１及び第２メッキ電極１５，１６の上面の高さが揃えられる。一方、第１及び第２メッキ電極１５，１６の間隙部２３の底面には、成膜されたＧａＰが研磨されずに残ることで、不透明絶縁膜２４が形成される。尚、第１及び第２メッキ電極１５，１６の側壁面に付着したＧａＰは研磨されずに残っていても構わない。尚、これらの工程は、ウェハ状態で実施されるため、第１及び第２メッキ電極１５，１６の間隙部２３は、同じ素子領域内の第１及び第２メッキ電極１５，１６の間の間隙部だけでなく、隣接する素子領域の第１メッキ電極１５同士の間の間隙部、隣接する素子領域の第２メッキ電極１６同士の間の間隙部、及び、隣接する素子領域の一方の第１メッキ電極１５と他方の第２メッキ電極１６の間の間隙部が含まれ、これら全ての間隙部２３の底面に不透明絶縁膜２４が形成される。
　本第４実施形態においても、第１メッキ電極１５と第２メッキ電極１６を形成し、研磨工程を経た後に、第２実施形態で説明したメッキ金属膜２０，２１を必要に応じて形成しても良い。更に、本第４実施形態においても、保護絶縁膜１４に第１開口部１７と第２開口部１８が形成された後、基板全面にシード膜１９を成膜する前に、第３実施形態で説明した紫外線反射層２２を必要に応じて形成しても良い。また、本第４実施形態においても、第２実施形態で説明したメッキ金属膜２０，２１と第３実施形態で説明した紫外線反射層２２の両方を同様に形成しても良い。
　ところで、図１２に示す素子構造では、第１及び第２メッキ電極１５，１６の間隙部２３に露出した保護絶縁膜１４の下方には、ｎ電極１３が存在し、当該ｎ電極１３を構成する金属多層膜の一部に紫外線反射率の高いＡｌ層が含まれている場合には、当該間隙部２３に向かって入射してくる紫外線は、ｎ電極１３中の当該Ａｌ層で反射されるため、当該間隙部２３には入射しないため、当該間隙部２３の底部には不透明絶縁膜２４をわざわざ設ける必要はない。しかし、第１メッキ電極１５の外周ラインは、必ずしも、図９に例示したように保護絶縁膜１４を介してｎ電極１３上に位置する場合に限定されないので、下方にｎ電極１３が存在しない間隙部２３に対しては、不透明絶縁膜２４を設ける効果は存在する。
　〈第５実施形態〉
　次に、上記第１または第２実施形態の一変形例として、本発光素子１の第５実施形態について説明する。上記第１または第２実施形態の本発光素子１では、保護絶縁膜１４は、紫外線を透過するＳｉＯ２膜またはＡｌ２Ｏ３膜等で形成されている。しかし、保護絶縁膜１４が紫外線を透過する材質で形成されている場合は、第３実施形態で説明した紫外線反射層２２を設けることで、発光効率が改善され得るが、一方、第１メッキ電極１５と第２メッキ電極１６の間隙部２３に充填される樹脂の組成によっては、第４実施形態で説明した不都合が生じ得るため、不透明絶縁膜２４を設けることで当該不都合を予防し得る。
　従って、第５実施形態では、保護絶縁膜１４を、紫外線を透過する材料で形成せずに、第４実施形態で説明した不透明絶縁膜２４と同様の紫外線を透過しない材料、即ち、ＧａＰ、ＧａＮ、ＧａＡｓ、ＳｉＣ、ＳｉＮ等を、ＣＶＤ法やスパッタリング等の周知の成膜方法により形成する。この場合の保護絶縁膜１４は、第１実施形態と同様に、１００ｎｍ～１μｍ程度、より好ましくは１５０ｎｍ～３５０ｎｍ程度の膜厚に形成される。
　第５実施形態では、保護絶縁膜１４が紫外線を透過しない材料で形成されているため、本発光素子１の活性層７から出射した紫外線が、保護絶縁膜１４を通過して、上記間隙部２３に入射することが防止されるため、第４実施形態で説明した不透明絶縁膜２４を当該間隙部２３の底部に別途設ける必要はない。更に、第５実施形態では、第３実施形態で説明した紫外線反射層２２は、設けてもその効果を発揮し得ないので、不要である。尚、本第５実施形態においても、第１メッキ電極１５と第２メッキ電極１６を形成し、研磨工程を経た後に、第２実施形態で説明したメッキ金属膜２０，２１を必要に応じて形成しても良い。
　しかし、保護絶縁膜１４に使用する材料によっては、例えば、ＳｉＮ等は、膜厚が薄いと紫外線を透過する可能性があり、紫外線に対して半透明膜となり得る。斯かる場合には、上述の第１実施形態と同様に、必要に応じて、第３実施形態で説明した紫外線反射層２２、第４実施形態で説明した不透明絶縁膜２４、または、その両方を、採用することができる。
　〈第６実施形態〉
　図１３に、サブマウント３０（基台に相当）に本発光素子１をフリップチップ実装方法により載置してなる窒化物半導体紫外線発光装置（以下、適宜「本発光装置」と称する）の一構成例の概略断面図を模式的に示す。図１３において、本発光素子１は、上下が反転して、つまり、第１及び第２メッキ電極１５，１６の各上面が下向きになって、サブマウント３０上に載置されている。本発光素子１は、上記第１乃至第５実施形態で説明した素子構造またはそれらを組み合わせた素子構造を有し、ダイシングされチップ状態となったものを使用する。尚、図１３では、一例として第１実施形態で説明した本発光素子１を使用する場合の断面構造（図８の平面図のＢ－Ｂ’に沿ったＸＺ面に平行な断面）を例示している。また、図１３及び後述する図１４及び図１５に示すＸＹＺ座標軸は、本発光素子１を基準に表示しているため、＋Ｚ方向が図中下向きとなっている。
　図１４は、サブマウント３０の平面視形状を示す平面図（Ａ）と、当該平面図（Ａ）におけるサブマウント３０の中心を通過するＸＺ面に平行な断面の断面形状を示す断面図（Ｂ）である。サブマウント３０は、絶縁材料からなる基材３１の表面の一部に、アノード側の第１金属電極配線３２とカソード側の第２金属電極配線３３が夫々形成されてなり、基材３１の側壁部３４の厚みＤ１が、側壁部３４より内側の中央部分の厚みＤ２より大きく、側壁部３４に囲まれた空間内に、本発光素子１を封止する封止樹脂３５を収容可能に構成されている。更に、側壁部３４の上面に、本発光素子１から出射される紫外線を透過する半球状の石英ガラスからなる集光性のレンズ３６が固定されている。封止樹脂３５は、レンズ３６によって覆われることで、側壁部３４に囲まれた空間内に固定される。また、第１及び第２金属電極配線３２，３３は、上記基材３１に設けられた貫通電極（図示せず）を介して、基材３１の裏面側に設けられたリード端子３７，３８と接続している。サブマウント３０を別のプリント基板等の上に載置する場合に、当該プリント基板上の金属配線とリード端子３７，３８との間で電気的な接続が形成される。また、リード端子３７，３８は、基材３１の裏面の略全面を覆い、ヒートシンカーの機能を果たしている。本実施形態では、サブマウント３０の基材３１はＡｌＮ等の絶縁材料で形成される。尚、基材３１は、放熱性の点でＡｌＮが好ましいが、アルミナ（Ａｌ２Ｏ３）等のセラミックスであっても良い。第１及び第２金属電極配線３２，３３は、一例として、銅の厚膜メッキ膜とその上に無電解メッキ法で形成されたＮｉ／Ｐｄ／Ａｕの３層の金属膜で構成される。上記一例では、第１及び第２金属電極配線３２，３３は、本発光素子１側の第１及び第２メッキ電極１５，１６とメッキ金属膜２０，２１と同じ構成となる。尚、レンズ３６の紫外線透過特性は使用する本発光素子１の発光波長に適合していれば良い。また、レンズ３６は、石英ガラス製以外に、例えば、封止樹脂３５の表面を例えば球面等の集光性曲面に成形して構成しても良い。更に、レンズ３６は、集光性レンズ以外に、使用目的に応じて光を拡散させるレンズであっても良く、また、必ずしも設ける必要はない。
　第１及び第２金属電極配線３２，３３は、図１４に示すように、側壁部３４に囲まれた基材３１の中央部分の表面に露出するように形成され、互いに離間して配置され、電気的に分離している。第１金属電極配線３２は、第１電極パッド３２ａとそれに接続する第１配線部３２ｂで構成される。また、第２金属電極配線３３は、４つの第２電極パッド３３ａとそれらに接続する第２配線部３３ｂで構成される。第１電極パッド３２ａは、本発光素子１の第１メッキ電極１５の平面視形状より僅かに大きい平面視形状を有し、基材３１の中央部分の中心に位置している。第２電極パッド３３ａの平面視形状及び配置は、第１メッキ電極１５が第１電極パッド３２ａと対面するように本発光素子１を配置した場合に、４つの第２メッキ電極１６が４つの第２電極パッド３３ａと夫々対面するように設定されている。図１４（Ａ）において、第１電極パッド３２ａと第２電極パッド３３ａに夫々ハッチングを付している。
　本発光素子１は、第１及び第２メッキ電極１５，１６の各上面を下向きにして、第１メッキ電極１５と第１電極パッド３２ａ、４つの第２メッキ電極１６と４つの第２電極パッド３３ａが、夫々対向してはんだ付けにより電気的及び物理的に接続して、基材３１の中央部分上に載置され固定されている。本実施形態では、本発光素子１は、サブマウント３０に所謂フリップチップ実装されている。
　紫外線発光素子の封止樹脂として、フッ素系樹脂及びシリコーン樹脂等の使用が提案されているが、シリコーン樹脂は、紫外線を多量に被爆すると劣化が進むことが分かっている。特に、紫外線発光素子の高出力化が進められており、出射光のエネルギ密度が上昇する傾向にあり、また、それに伴う消費電力の増加により発熱も増加して、当該発熱や高エネルギ密度の紫外線による封止樹脂の劣化が問題となる。
　また、フッ素系樹脂は、耐熱性に優れ、紫外線耐性も高いことが知られているが、ポリテトラフルオロエチレン等の一般的なフッ素樹脂は、不透明である。当該フッ素系樹脂は、ポリマー鎖が直線的で剛直であり、容易に結晶化するため、結晶質部分と非晶質部分が混在し、その界面で光が散乱して不透明となる。
　そこで、本実施形態では、封止樹脂３５として、耐熱性、紫外線耐性、及び、紫外線透過性に優れた非晶質フッ素樹脂を使用する。非晶質フッ素樹脂としては、結晶性ポリマーのフッ素樹脂を共重合化してポリマーアロイとして非晶質化させたものや、パーフルオロジオキソールの共重合体（デュポン社製の商品名テフロンＡＦ（登録商標））やパーフルオロブテニルビニルエーテルの環化重合体（旭硝子社製の商品名サイトップ（登録商標））が挙げられる。後者の環化重合体のフッ素樹脂は、主鎖に環状構造を持つため非晶質となり易く、透明性が高い。また、非晶質フッ素樹脂は、大別して、金属に対して結合可能な反応性の官能基を有する結合性フッ素樹脂と金属に対して結合性を呈しない非反応性の官能基を有する非結合性フッ素樹脂の２種類がある。
　第１乃至第５実施形態で説明した本発光素子１がサブマウント３０上に載置されている場合、サブマウント３０の基材３１と本発光素子１の間に空隙が存在する。従って、当該第１乃至第５実施形態で説明した本発光素子１を非晶質フッ素樹脂の封止樹脂３５で封止すると、当該空隙にも封止樹脂３５が注入される。一方、上述したように、紫外線発光素子の発光動作中に結合性の非晶質フッ素樹脂に高エネルギの紫外線が照射されると、非晶質フッ素樹脂における光化学反応と電極間に印加される電界によって、パッド電極を構成する金属原子やはんだ材料中の金属原子が分離してマイグレーションを起こして、紫外線発光素子の電極間が短絡する可能性が無いとは言えない。よって、当該短絡の発生を未然に防止するために、上述の非結合性の非晶質フッ素樹脂を封止樹脂３５として使用するのが好ましい。
　上記非結合性の非晶質フッ素樹脂は、上記非反応性の末端官能基を備えた重合体または共重合体で構成される非晶質フッ素樹脂である。当該非結合性の非晶質フッ素樹脂は、より具体的には、重合体または共重合体を構成する構造単位が含フッ素脂肪族環構造を有し、上記末端官能基がＣＦ３等のパーフルオロアルキル基である。つまり、非結合性の非晶質フッ素樹脂は、金属に対して結合性を呈する反応性の末端官能基を有していない。
　次に、本発光装置の作製方法の概略を、図１５を参照して簡単に説明する。図１５は、図１３に示す本発光装置の第１及び第２メッキ電極１５，１６と第１及び第２金属電極配線３２，３３間がはんだ３９で接続されている箇所（図８の平面図のＢ－Ｂ’に沿ったＸＺ面に平行な断面の一部）を模式的に示す要部断面図である。
　先ず、ダイシングされた本発光素子１のベアチップをサブマウント３０の第１及び第２金属電極配線３２，３３上に、周知のフリップチップ実装により固定する。具体的には、第１メッキ電極１５と第１金属電極配線３２が、はんだ３９を介して、物理的且つ電気的に接続し、第２メッキ電極１６と第２金属電極配線３３が、はんだ３９を介して、物理的且つ電気的に接続する（工程１）。これにより、本発光素子１のｐ電極１２と第１金属電極配線３２が、本発光素子１のｎ電極１３と第２金属電極配線３３が、夫々電気的に接続される。はんだ付けは、リフロー方式等の周知のはんだ付け方法で実施可能であり、詳細な説明は割愛する。
　次に、上記非結合性の非晶質フッ素樹脂を、含フッ素溶媒、好ましくは、非プロトン性含フッ素溶媒に溶解した塗工液を、サブマウント３０の側壁部３４に囲まれた空間内に、剥離性の良いテフロンニードル等を用いて注入した後、塗工液を徐々に加熱しながら溶媒を揮発させて、サブマウント３０の側壁部３４の内壁面、第１及び第２金属電極配線３２，３３の上面、第１及び第２金属電極配線３２，３３の間の基材３１の露出面、本発光素子１の上面及び側面、本発光素子１とサブマウント３０の上面との間の間隙内に、夫々、非結合性の非晶質フッ素樹脂の第１の樹脂膜が形成される（工程２）。尚、工程２における溶媒の揮発に当たっては、第１の樹脂膜内に気泡が残らないように、溶媒の沸点以下の低温域（例えば、室温付近）から溶媒の沸点以上の高温域（例えば、２００℃付近）まで徐々に加熱して、溶媒を揮発させる。
　次に、サブマウント３０の側壁部３４に囲まれた空間内の工程２で形成された第１の樹脂膜の内側及び上方の空間内に、固体状の非結合性の非晶質フッ素樹脂を入れて、例えば、２５０℃～３００℃の高温で溶融させ、その後徐々に冷却して第２の樹脂膜を成型する（工程３）。
　最後に、レンズ３６を側壁部３４の上面に固定して（工程４）、図１３に示す本発光装置が作製される。上述の作製方法では、封止樹脂３５は、第１及び第２の樹脂膜で構成される。レンズ３６は、例えば、上記特許文献１に開示されているように、接着剤により側壁部３４の上面に固定されるか、或いは、レンズ３６と側壁部３４に設けられた嵌合構造により側壁部３４の上面に固定される。尚、封止樹脂３５の形成方法及びレンズ３６の固定方法は、上記の例示した方法に限定されるものではない。また、レンズ３６は必ずしも設ける必要はない。
　本発光装置によれば、第１メッキ電極１５と第１金属電極配線３２のはんだ付け面積を、第１メッキ電極１５を設けずに、本発光素子１の櫛形形状のｐ電極１２と第１金属電極配線３２の間を複数の小さなバンプ材料を介して接続する従来の接続形態における接続面積に比べて大幅に拡大できるため、本発光素子１の発光動作に伴う廃熱が、第１メッキ電極１５と第１金属電極配線３２を介して、リード端子３７側に効率良く伝導され、放熱効率が大幅に向上する。
　〈別の実施形態〉
　以下に、上記第１乃至第６実施形態の変形例につき説明する。
　〈１〉上記第１乃至第５実施形態では、本発光素子１の平面視形状において、一つの第１領域が第２領域によって囲まれる形態を例示したが、第１領域が複数のサブ領域に分割され、当該複数のサブ領域の夫々が第２領域によって囲まれる形態であっても良い。つまり、１つの素子領域内に複数のメサが存在し、その複数のメサの夫々に第１メッキ電極１５が個別に形成されても良く、或いは、１つの第１メッキ電極１５が複数のメサを覆うように形成されても良い。
　〈２〉上記第１乃至第５実施形態では、本発光素子１の製造工程のメッキ製造プロセスにおいて、第１及び第２メッキ電極１５，１６の上面の凹凸を除去して平坦化し、高さを揃えるための研磨工程を実施しているが、研磨前の第１及び第２メッキ電極１５，１６の上面の凹凸や高さの違いが、本発光素子１をフリップチップ実装する際のはんだ付け等において支障がない場合は、当該研磨工程を省略しても良い。
　〈３〉上記第４実施形態では、第１及び第２メッキ電極１５，１６間の間隙部２３の底部に不透明絶縁膜２４を形成する手法として、基板前面に不透明絶縁膜２４を堆積させた後、第１及び第２メッキ電極１５，１６の上面の研磨処理を用いて、第１及び第２メッキ電極１５，１６の上面に堆積した不透明絶縁膜２４を部分的に除去する手法を採用することで、不透明絶縁膜２４のパターニングのためのエッチング工程が不要となり、当該エッチング用のマスクも不要となり、工程の簡略化が図れるという利点があった。
　しかし、不透明絶縁膜２４のパターニングを、必要に応じて、例えば、第１及び第２メッキ電極１５，１６の研磨工程より前或いは後に行う場合には、フォトリソグラフィとエッチングにより行っても構わない。
　〈４〉本発光素子１は、保護絶縁膜１４、第１及び第２メッキ電極１５，１６が形成される前のメッキ前素子構造に対して、第１領域Ｒ１の半導体積層部１１（メサ）とその上のｐ電極１２の全体を完全に覆って、上面の面積がｐ電極１２より大きい第１メッキ電極１５を備えることで、メサ内で発生した本発光素子１の発光動作に伴う廃熱を効率良く外部に放出することを特徴とする。従って、上記第１乃至第５実施形態では、本発光素子１は、第１及び第２メッキ電極１５，１６の両方を備えた構成であったが、上述の廃熱を効率良く外部に放出する効果は、第２メッキ電極１６を備えていなくても、概ね同様に奏することができる。
　但し、第２メッキ電極１６を設けずに、第１メッキ電極１５だけを設けた場合、第１メッキ電極１５及びｎ電極１３を、サブマウント３０等の基台側の第１及び第２電極パッド３２ａ，３３ａと夫々接続するには、従来のフリップチップ実装と同様に、金バンプ等を用いて接続することになるが、第１メッキ電極１５の上面とｎ電極１３の上面の高さの差を抑えるため、第１メッキ電極１５の厚みを、第１及び第２メッキ電極１５，１６の両方を形成する場合と比較して、大幅に抑える必要がある。
　〈５〉上記第６実施形態では、１つの本発光素子１をサブマウント３０上に載置した本発光装置について説明したが、本発光装置は、サブマウントまたはプリント基板等の基台上に、複数の本発光素子１を載置して構成しても良い。この場合、複数の本発光素子１を封止樹脂３５で、まとめて封止しても良く、また、１つずつ個別に封止しても良い。この場合、例えば、基台の表面に、封止する単位の１または複数の本発光素子１の周りを囲む樹脂ダムを形成しておき、その樹脂ダムで囲まれた領域に、例えば、上記第６実施形態で説明した要領で、封止樹脂３５を形成する。
　本発光素子１は、第１及び第２メッキ電極１５，１６の上面が平坦化され、高さを揃えることができるため、他の表面実装型の電子デバイス或いは電気素子（抵抗素子、コンデンサ、ダイオード、トランジスタ等）と同様に、プリント基板等に直接はんだ付けにより実装可能である。従って、本発光素子１は、１つの基台上に複数搭載することができ、更には、他の表面実装型の電子デバイス或いは電気素子とともに同じ基台上に載置することができる。尚、本発光素子１を載置する基台は、サブマウント及びプリント基板に限定されるものではない。
　〈６〉本発光素子１は、保護絶縁膜１４、第１及び第２メッキ電極１５，１６が形成される前のメッキ前素子構造に対して、第１領域Ｒ１の半導体積層部１１（メサ）とその上のｐ電極１２の全体を完全に覆って、上面の面積がｐ電極１２より大きい第１メッキ電極１５を備えることで、メサ内で発生した本発光素子１の発光動作に伴う廃熱を効率良く外部に放出することを特徴とする。
　従って、本発光素子１のメッキ前素子構造は、図１及び図２に例示され第１実施形態で説明した積層構造、材料、膜厚、ＡｌＮモル分率等で構成されたメッキ前素子構造に限定されるものではなく、当該メッキ前素子構造に対しては種々の変更が可能である。例えば、図１に示すテンプレート５を一例としたが、当該テンプレート５に限定されるものではなく、例えば、ＡｌＮ層３をエピタキシャル横方向成長法で形成されるＥＬＯ－ＡｌＮ層としても良く、ＡｌＧａＮ層４を省略して良く、更には、サファイア基板２に代えて他の基板を用いても良い。更に、上記実施形態で例示した本発光素子１を構成するＡｌＧａＮまたはＧａＮの各層の膜厚及びＡｌＮモル分率は、一例であり、素子の仕様に応じて適宜変更可能である。また、上記実施形態では、電子ブロック層８を設ける場合を例示したが、電子ブロック層８は必ずしも設けなくても構わない。
　但し、本発光素子１のメッキ前素子構造は、発光中心波長が３５５ｎｍ以下を想定しているため、少なくとも、１または複数のｎ型ＡｌＧａＮ系半導体層からなる第１半導体層と、１または複数のＡｌＮモル分率が０以上のＡｌＧａＮ系半導体層からなる活性層と、１または複数のｐ型ＡｌＧａＮ系半導体層を含む第２半導体層を積層してなる半導体積層部、１または複数の金属層からなるｎ電極、１または複数の金属層からなるｐ電極を備えて構成される。更に、第１領域Ｒ１は、平面視形状において、三方から第２領域Ｒ２を囲む凹部を有し、第２領域Ｒ２は、第１領域Ｒ１の凹部に囲まれた凹部領域Ｒ３と、凹部領域Ｒ３以外の周辺領域Ｒ４が連続して構成され、ｎ電極１３は、第２領域Ｒ２内の上記第１半導体層上に、凹部領域Ｒ３及び周辺領域Ｒ４にまたがって形成され、ｐ電極１２は、上記第２半導体層の最上面に形成されることが好ましい。
　本発明に係る窒化物半導体紫外線発光素子は、発光中心波長が約３５５ｎｍ以下の発光ダイオードに利用可能であり、放熱効率の改善に有効である。
　１：　　　　窒化物半導体紫外線発光素子
　２：　　　　サファイア基板
　３：　　　　ＡｌＮ層
　４：　　　　ＡｌＧａＮ層
　５：　　　　テンプレート
　６：　　　　ｎ型クラッド層（ｎ型ＡｌＧａＮ）
　７：　　　　活性層
　７ａ：　　　バリア層
　７ｂ：　　　井戸層
　８：　　　　電子ブロック層（ｐ型ＡｌＧａＮ）
　９：　　　　ｐ型クラッド層（ｐ型ＡｌＧａＮ）
　１０：　　　ｐコンタクト層（ｐ型ＧａＮ）
　１１：　　　半導体積層部
　１２：　　　ｐ電極
　１３：　　　ｎ電極
　１４：　　　保護絶縁膜
　１５：　　　第１メッキ電極
　１６：　　　第２メッキ電極
　１７：　　　第１開口部
　１８：　　　第２開口部
　１９：　　　シード膜
　２０，２１：メッキ金属膜
　２２：　　　紫外線反射層
　２３：　　　第１メッキ電極と第２メッキ電極の間隙部
　２４：　　　不透明絶縁膜
　３０：　　　サブマウント
　３１：　　　基材
　３２：　　　第１金属電極配線
　３２ａ：　　第１電極パッド
　３２ｂ：　　第１配線部
　３３：　　　第２金属電極配線
　３３ａ：　　第２電極パッド
　３４ｂ：　　第３配線部
　３４：　　　側壁部
　３５：　　　封止樹脂
　３６：　　　レンズ
　３７，３８：リード端子
　１０１：　　サファイア基板
　１０２：　　下地層（ＡｌＮ）
　１０３：　　ｎ型クラッド層（ｎ型ＡｌＧａＮ）
　１０４：　　多重量子井戸活性層
　１０５：　　電子ブロック層（ｐ型ＡｌＧａＮ）
　１０６：　　ｐ型クラッド層（ｐ型ＡｌＧａＮ）
　１０７：　　ｐコンタクト層（ｐ型ＧａＮ）
　１０８：　　ｐ電極
　１０９：　　ｎ電極
　ＢＬ：　　　第１領域と第２領域の境界線
　Ｃ：　　　　凹部領域と周辺領域の境界
　Ｒ１：　　　第１領域
　Ｒ２：　　　第２領域
　Ｒ３：　　　凹部領域
　Ｒ４：　　　周辺領域 
 

Claims (17)

  1. 　１または複数のｎ型ＡｌＧａＮ系半導体層からなる第１半導体層と、１または複数のＡｌＮモル分率が０以上のＡｌＧａＮ系半導体層からなる活性層と、１または複数のｐ型ＡｌＧａＮ系半導体層からなる第２半導体層を積層してなる半導体積層部、１または複数の金属層からなるｎ電極、１または複数の金属層からなるｐ電極、及び、保護絶縁膜を備えてなる窒化物半導体紫外線発光素子であって、
    　前記ｐ電極の前記保護絶縁膜で被覆されていない露出面と接触する第１メッキ電極を、更に備え、
    　前記半導体積層部は、前記半導体積層部の表面と平行な面内において１つの前記窒化物半導体紫外線発光素子が占有する領域を素子領域とし、前記素子領域内の一部の第１領域において、前記活性層と前記第２半導体層が前記第１半導体層上に積層し、前記素子領域内の前記第１領域以外の第２領域において、前記活性層と前記第２半導体層が前記第１半導体層上に積層しないように形成され、
    　前記第１領域は、平面視形状において、三方から前記第２領域を囲む凹部を有し、
    　前記第２領域は、前記第１領域の前記凹部に囲まれた凹部領域と、前記凹部領域以外の周辺領域が連続して構成され、
    　前記ｎ電極は、前記第２領域内の前記第１半導体層上に、前記凹部領域及び前記周辺領域にまたがって形成され、
    　前記ｐ電極は、前記第２半導体層の最上面に形成され、
    　前記保護絶縁膜は、前記半導体積層部の前記第１領域の外周側面の全面、前記第１領域と前記ｎ電極の間の前記第１半導体層の上面、及び、前記ｎ電極の外周端縁部の内の少なくとも前記第１領域と対向する部分を含む上面と側面を、少なくとも被覆し、且つ、前記ｎ電極の表面の少なくとも一部及び前記ｐ電極の表面の少なくとも一部を被覆せず露出するように、形成され、
    　前記第１メッキ電極は、湿式メッキ法により形成された銅または銅を主成分とする合金からなり、且つ、前記保護絶縁膜に被覆されていない前記ｎ電極の露出面から離間して、前記ｐ電極の露出面を含む前記第１領域の上面の全面、前記保護絶縁膜に被覆された前記第１領域の外周側面の全面、及び、前記第２領域の一部であって前記第１領域と接する境界領域を被覆するように形成されていることを特徴とする窒化物半導体紫外線発光素子。
  2. 　前記第２領域の前記凹部領域の全てが、前記保護絶縁膜を介して、前記第１メッキ電極で被覆されていることを特徴とする請求項１に記載の窒化物半導体紫外線発光素子。
  3. 　前記第１メッキ電極は、前記保護絶縁膜に被覆されていない前記ｎ電極の露出面から、７５μｍ以上離間していることを特徴とする請求項１または２に記載の窒化物半導体紫外線発光素子。
  4. 　前記保護絶縁膜は、前記ｐ電極の外周端縁部の上面と側面、及び、前記第２半導体層の最上面の前記ｐ電極で被覆されていない露出面を、更に被覆することを特徴とする請求項１～３の何れか１項に記載の窒化物半導体紫外線発光素子。
  5. 　少なくとも前記保護絶縁膜に被覆されていない前記ｎ電極の露出面上に、前記湿式メッキ法により形成された銅または銅を主成分とする合金からなる第２メッキ電極を更に備え、
    　前記第１メッキ電極と前記第２メッキ電極が相互に離間していることを特徴とする請求項１～４の何れか１項に記載の窒化物半導体紫外線発光素子。
  6. 　前記第１メッキ電極と前記第２メッキ電極の各表面が夫々平坦化されており、前記各表面の前記半導体積層部の表面に垂直な方向の高さ位置が揃っていることを特徴とする請求項５に記載の窒化物半導体紫外線発光素子。
  7. 　前記第１メッキ電極と前記第２メッキ電極間の離間距離が７５μｍ以上であることを特徴とする請求項５または６に記載の窒化物半導体紫外線発光素子。
  8. 　前記第１メッキ電極と前記第２メッキ電極の各表面に、少なくとも最上面に金を含む１層または多層のメッキ金属膜が形成されていることを特徴とする請求項５～７の何れか１項に記載の窒化物半導体紫外線発光素子。
  9. 　前記第１メッキ電極の外周の全てが、前記保護絶縁膜を介して前記ｎ電極上に位置していることを特徴とする請求項１～８の何れか１項に記載の窒化物半導体紫外線発光素子。
  10. 　前記第１メッキ電極は、前記凹部領域の前記半導体積層部の前記第１領域の外周側面で囲まれた窪み内を充填して形成され、前記第１メッキ電極の上面の全面が平坦であることを特徴とする請求項１～９の何れか１項に記載の窒化物半導体紫外線発光素子。
  11. 　前記湿式メッキ法が電解メッキ法であり、前記保護絶縁膜と前記第１メッキ電極の間に前記電解メッキ法で使用した給電用のシード膜が形成されていることを特徴とする請求項１～１０の何れか１項に記載の窒化物半導体紫外線発光素子。
  12. 　前記保護絶縁膜が、前記活性層から出射する紫外線を透過する絶縁材料で形成された透明絶縁膜であり、
    　前記保護絶縁膜と前記シード膜の間に、前記シード膜の紫外線反射率より高い反射率で、前記紫外線を反射する紫外線反射層が設けられていることを特徴とする請求項１１に記載の窒化物半導体紫外線発光素子。
  13. 　前記保護絶縁膜が、前記活性層から出射する紫外線を透過する絶縁材料で形成された透明絶縁膜であり、
    　前記第１メッキ電極と前記ｎ電極の露出面の間の前記保護絶縁膜上の少なくとも一部に、前記活性層から出射する紫外線を透過しない絶縁材料で形成された不透明絶縁膜が形成されていることを特徴とする請求項１～１２の何れか１項に記載の窒化物半導体紫外線発光素子。
  14. 　前記保護絶縁膜が、前記活性層から出射する紫外線を透過しない絶縁材料で形成された不透明絶縁膜であることを特徴とする請求項１～１１の何れか１項に記載の窒化物半導体紫外線発光素子。
  15. 　絶縁性基材の表面に２以上の電極パッドを含む所定の平面視形状の金属膜が形成された基台上に、請求項１～１４の何れか１項に記載の少なくとも１つの窒化物半導体紫外線発光素子を、前記第１メッキ電極が前記電極パッドと対向するように載置して、前記第１メッキ電極と対向する前記電極パッドの間が電気的且つ物理的に接続していることを特徴とする窒化物半導体紫外線発光装置。
  16. 　前記窒化物半導体紫外線発光素子が、少なくとも前記保護絶縁膜に被覆されていない前記ｎ電極の露出面上に、前記湿式メッキ法により形成された銅または銅を主成分とする合金からなる第２メッキ電極を更に備え、
    　前記第１メッキ電極と前記第２メッキ電極が相互に離間しており、
    　１つの前記窒化物半導体紫外線発光素子において、前記第１メッキ電極と１つの前記電極パッドの間が電気的且つ物理的に接続し、前記第２メッキ電極と他の１つの前記電極パッドの間が電気的且つ物理的に接続していることを特徴とする請求項１５に記載の窒化物半導体紫外線発光装置。
  17. 　前記基台が、第１電極パッドと前記第１電極パッドと電気的に分離した少なくとも１つの第２メッキ電極からなる１組の前記電極パッドを複数組備え、
    　前記基台上に、前記窒化物半導体紫外線発光素子が複数載置され、
    　１つの前記窒化物半導体紫外線発光素子の前記第１メッキ電極は、前記１組の前記電極パッドの前記第１電極パッドと、１つの前記窒化物半導体紫外線発光素子の前記第２メッキ電極は、前記１組の前記電極パッドの前記第２電極パッドと、夫々電気的且つ物理的に接続していることを特徴とする請求項１６に記載の窒化物半導体紫外線発光装置。
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