WO2016110981A1 - 柱状半導体装置と、その製造方法 - Google Patents

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舛岡　富士雄
原田　望
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    • H10D84/0172—Manufacturing their gate conductors

Definitions

  • the present invention relates to a columnar semiconductor device and a manufacturing method thereof.
  • SGT Shorting Gate MOS Transistor
  • the channel exists in the horizontal direction along the upper surface of the semiconductor substrate.
  • the channel of SGT exists in the direction perpendicular
  • FIG. 7 shows a structural schematic diagram of an N-channel SGT.
  • Si pillars When one of the Si pillars 100 (hereinafter referred to as “silicon pillars”) having a P-type or i-type (intrinsic) conductivity type (hereinafter referred to as “Si pillar”) is a source, the other is a drain.
  • N + regions 101a and 101b hereinafter, a semiconductor region containing a high concentration of donor impurities is referred to as an “N + region”.
  • the Si pillar 100 between the N + regions 101 a and 101 b serving as the source and drain becomes the channel region 102.
  • a gate insulating layer 103 is formed so as to surround the channel region 102, and a gate conductor layer 104 is formed so as to surround the gate insulating layer 103.
  • N + regions 101 a and 101 b that become sources and drains, a channel region 102, a gate insulating layer 103, and a gate conductor layer 104 are formed in a single Si pillar 100.
  • the area of the SGT in plan view corresponds to the area of a single source or drain N + region of the planar MOS transistor. Therefore, the circuit chip having SGT can realize further reduction of the chip size as compared with the circuit chip having a planar type MOS transistor.
  • the circuit area can be reduced by forming two SGTs 116 a and 116 b at the upper and lower positions of one Si pillar 115.
  • FIG. 8 is a schematic structural diagram of a circuit in which an N channel SGT 116a is formed below the Si pillar 115 and a P channel SGT 116b is formed above the N channel SGT 116a.
  • Si pillar 115 is formed on P layer substrate 117 (hereinafter, a semiconductor layer containing acceptor impurities is referred to as “P layer”).
  • An SiO 2 layer 118 is formed on the outer periphery of the Si pillar 115 and on the P layer substrate 117.
  • a gate insulating layer 119a of the N channel SGT 116a and a gate insulating layer 119b of the P channel SGT 116b are formed so as to surround the Si pillar 115.
  • a gate conductor layer 120a of the N-channel SGT 116a and a gate conductor layer 120b of the P-channel SGT 116b are formed on the outer periphery of the Si pillar 115 so as to surround the gate insulating layers 119a and 119b.
  • An N + region 121 a is formed in the surface layer portion of the P layer substrate 117 connected to the bottom portion of the Si pillar 115.
  • an N + region 121b, an SiO 2 layer 130 connected to the N + region 121b, and a P + region 122a connected to the SiO 2 layer 130 (hereinafter, containing an acceptor impurity at a high concentration).
  • the semiconductor region is referred to as a “P + region”.
  • a P + region 122 b is formed at the top of the Si pillar 115.
  • the N + region 121a is the source of the N channel SGT 116a, and the N + region 121b is the drain of the N channel SGT 116a.
  • Si pillar 115 between N + regions 121a and 121b is channel region 123a of N channel SGT 116a.
  • the P + region 122b is the drain of the P channel SGT 116b, and the P + region 122a is the source of the P channel SGT 116b.
  • Si pillar 115 between P + regions 122a and 122b is channel region 123b of P channel SGT 116b.
  • a nickel silicide layer (NiSi layer) 125 a is formed on the surface layer portion of the N + region 121 a connected to the bottom of the Si pillar 115.
  • a NiSi layer 125b is formed on the outer periphery of the N + region 121b in the central portion of the Si pillar 115
  • a NiSi layer 125c is formed on the outer periphery of the P + region 122a, and the upper surface layer of the P + region 122b on the top of the Si pillar 115 is formed.
  • a NiSi layer 125d is formed.
  • a source wiring metal layer 126a is formed so as to be connected to the NiSi layer 125a in the N + region 121a, and the source wiring metal layer 126a is connected to the VS1 terminal.
  • a drain wiring metal layer 126b is formed so as to be connected to the NiSi layer 125b, and the drain wiring metal layer 126b is connected to the drain terminal VD1.
  • a source wiring metal layer 126c is formed so as to be connected to the NiSi layer 125c in the P + region 122a, and the source wiring metal layer 126c is connected to the VS2 terminal.
  • a drain wiring metal layer 126d is formed so as to be connected to the NiSi layer 125d, and the drain wiring metal layer 126d is connected to the VD2 terminal.
  • Gate wiring metal layers 127a and 127b are formed so as to be connected to the gate conductor layers 120a and 120b, and the gate wiring metal layers 127a and 127b are connected to gate terminals VG1 and VG2, respectively. Thereby, two SGTs 116 a and 116 b separated by the SiO 2 layer 130 are formed on the Si pillar 115.
  • the linear thermal expansion coefficient of NiSi (12 ⁇ 10 ⁇ 6 / K) and the linear thermal expansion coefficient of Si (2.4 ⁇ 10 ⁇ 6 / K) It is difficult to prevent the Si pillar 115 from bending or falling due to the difference.
  • NiSi layers 125b and 125c are accurately and easily formed on the outer periphery of the N + region 121b and the P + region 122a, 3.
  • the connection between the NiSi layer 125b and the drain wiring metal layer 126b, and the connection between the NiSi layer 125c and the source wiring metal layer 126c are accurately and easily formed. 4).
  • the linear thermal expansion coefficient of NiSi (12 ⁇ 10 ⁇ 6 / K) and the linear thermal expansion coefficient of Si (2.4 ⁇ 10 ⁇ 6 / K) It is required to prevent the Si pillar 115 from bending or falling due to the difference.
  • a columnar semiconductor device is: On a semiconductor substrate, a semiconductor pillar standing in a direction perpendicular to the semiconductor substrate plane; A first interlayer insulating layer formed in the semiconductor pillar; A first impurity region containing donor or acceptor atoms formed in the semiconductor pillar and in contact with the first interlayer insulating layer and below the first interlayer insulating layer; A second impurity region containing donor or acceptor atoms formed in the semiconductor pillar and in contact with the first interlayer insulating layer and above the first interlayer insulating layer; A first alloy layer in contact with a side surface of the first impurity region and formed in the semiconductor pillar and an outer periphery of the semiconductor pillar; A second alloy layer that is in contact with the side surface of the second impurity region and is formed in the semiconductor pillar and on the outer periphery of the semiconductor pillar; A second interlayer insulating layer between the first alloy layer and the second alloy layer and having a side surface formed away from the semiconductor
  • the semiconductor pillar standing in a direction perpendicular to the semiconductor substrate plane; A gate insulating layer surrounding the semiconductor pillar; A gate conductor layer surrounding the gate insulating layer; A third impurity region formed at the bottom of the semiconductor pillar and having the same conductivity as the first impurity region; A fourth impurity region in the semiconductor pillar above the second impurity region and having the same conductivity as the second impurity region; A third interlayer insulating layer in contact with the lower surface of the first alloy layer; A fourth interlayer insulating layer in contact with the upper surface of the second alloy layer; One of the first impurity region and the third impurity region is a source, the other is a drain, a portion of the semiconductor pillar between the first impurity region and the third impurity region is a channel,
  • the gate conductor layer functions as a gate to form a first SGT (Surrounding Gate MOS Transistor), One of the second impurity region and the fourth impurity region serves as a source, the
  • the first alloy layer and the second alloy layer are formed to the center of the semiconductor pillar in a plan view. It is desirable.
  • the first alloy layer and the second alloy layer are wiring conductor material layers, It is desirable.
  • the first alloy layer and the second alloy layer pass through the second alloy layer and the second interlayer insulating layer, and the bottom is on the upper surface, the inside, or the lower surface of the first alloy layer. It is connected to the wiring metal layer formed on the upper part of the contact hole through the contact hole that reaches, It is desirable.
  • stress is formed downward from the fourth impurity region. It is desirable.
  • a space is provided between the first alloy layer, the second alloy layer, and the gate conductor layer. It is desirable.
  • a method for manufacturing a columnar semiconductor device includes: A semiconductor pillar forming step of forming a semiconductor pillar on the semiconductor substrate in a direction perpendicular to the semiconductor substrate plane and having a first interlayer insulating layer therein; The first metal layer, the first semiconductor layer containing donor or acceptor atoms, and the first interlayer insulating layer in the vertical direction at the outer periphery of the semiconductor pillar and away from the side face of the semiconductor pillar.
  • a second interlayer insulating layer at a height, a second metal layer, a second semiconductor layer containing donor or acceptor atoms, and a third interlayer insulating layer are arranged in a direction perpendicular to the plane of the semiconductor substrate.
  • the semiconductor column includes a first impurity region in contact with the first alloy layer and a second impurity region in contact with the second alloy layer, which includes the donor or acceptor atom. Alloy layer / impurity region forming step, Comprising It is characterized by that.
  • the first metal layer, the first semiconductor layer, the second interlayer insulating layer, and the second metal layer are formed on the fifth interlayer insulating layer.
  • One of the first impurity region and the third impurity region is a source, the other is a drain, a portion of the semiconductor pillar between the first impurity region and the third impurity region is a channel,
  • the gate conductor layer functions as a gate to form a first SGT (Surrounding Gate MOS Transistor), One of the second impurity region and the fourth impurity region serves as a source, the other serves as a drain, and a portion of the semiconductor column between the second impurity region and
  • the first alloy layer and the second alloy layer are made to reach the center of the semiconductor pillar in plan view. It is desirable.
  • the laminated material layer forming step Forming the first metal layer and a third semiconductor layer not including donor and acceptor atoms; and implanting donor or acceptor atoms into the third semiconductor layer; Forming, On the second interlayer insulating layer, the second metal layer and a fourth semiconductor layer that does not contain donor and acceptor atoms are formed, and donor or acceptor atoms are ion-implanted into the fourth semiconductor layer. And forming the second semiconductor layer, It is desirable.
  • the first metal layer, the fifth semiconductor layer containing donor and acceptor atoms, the second interlayer insulating layer, the second metal layer, and the fifth semiconductor layer have the same conductivity.
  • a sixth semiconductor layer, and donor or acceptor atoms that produce conductivity different from that of the fifth semiconductor layer are formed on one or both of the fifth semiconductor layer and the sixth semiconductor layer.
  • More ions than donor or acceptor atoms contained in the fifth semiconductor layer are ion-implanted to form the first semiconductor layer and the second semiconductor layer. It is desirable.
  • Forming the fourth impurity region generating a stress directed downward of the semiconductor pillar It is desirable.
  • the insulating layer formed at the center of the semiconductor pillar can be easily formed with high accuracy with respect to the position of the gate conductor layer. Further, according to the present invention, the bending or the collapse of the semiconductor pillar that occurs when the alloy layer is formed in the semiconductor area that is the source or drain of the SGT that exists in the central part of the semiconductor pillar, It becomes possible to ensure the connection with the wiring metal layer connected to the alloy layer.
  • They are a top view (a) for explaining a manufacturing method of a columnar semiconductor device which has SGT concerning a 1st embodiment, a sectional structure figure (b), (c), and an enlarged sectional view (d). They are a top view (a) for explaining a manufacturing method of a columnar semiconductor device which has SGT concerning a 1st embodiment, a sectional structure figure (b), (c), and an enlarged sectional view (d). It is the top view (a) and sectional structure drawing (b), (c) for demonstrating the manufacturing method of the columnar semiconductor device which has SGT which concerns on 1st Embodiment.
  • FIG. 1A shows a plan view and a cross-sectional view for explaining a first step of a columnar semiconductor device having an SGT.
  • (A) is a plan view
  • (b) is a cross-sectional structure diagram taken along line X-X 'in (a)
  • (c) is a cross-sectional structure diagram along line Y-Y' in (a).
  • the other drawings referred to below also have the same relationship between the drawings shown in (a), (b), and (c).
  • an SiO 2 layer (not shown) is formed on the i-layer substrate 1 by a thermal oxidation method. Then, the SiO 2 layer 5a provided with holes for injecting oxygen ions (O + ) is formed by lithography and RIE (Reactive Ion Etching). The hole may be rectangular or circular in plan view. Next, oxygen ions are ion-implanted from the upper surface of the i-layer substrate 1 at an acceleration voltage of 100 to 200 KV and a dose of 2 ⁇ 10 18 / cm 2 , for example. Then, for example, heat treatment at 1150 ° C. is performed to form the SiO 2 region 4 in the i-layer substrate 1 (see, for example, Non-Patent Document 2 for the formation of the SiO 2 region 4).
  • an SiO 2 layer 5b is deposited on the exposed i-layer substrate 1 and the SiO 2 layer 5a.
  • the SiO 2 layer 5c is formed by etching the SiO 2 layer 5b using a lithography method and an RIE method. Further, by etching the i-layer substrate 1 by the RIE method using the SiO 2 layer 5c as a mask, a Si pillar having a SiO 2 layer 4a extending in the vertical (up and down) direction with respect to the surface of the i-layer substrate 1 and having the SiO 2 layer 4a at the center. 6 is formed.
  • the cross-sectional shape of the Si pillar 6 is preferably a circle smaller than the hole of the SiO 2 layer 5a, as shown in FIG. 1C (a).
  • the angle of the side surface of the Si pillar 6 is preferably substantially perpendicular to the upper surface of the i-layer substrate 1.
  • an N + region 7 is formed on the upper surface layer of the i-layer substrate 1 on the outer periphery of the Si pillar 6 by ion implantation.
  • an SiO 2 film (not shown) is deposited using a CVD (Chemical Vapor Deposition) method, and the upper surface of the SiO 2 film is planarized using an MCP (Mechanical Chemical Polishing) method, followed by an etch back method. Is used to etch the SiO 2 film.
  • the SiO 2 layer 8 remains on the i-layer substrate 1 and the N + region 7 on the outer periphery of the Si pillar 6.
  • the entire Si pillar 6 and the SiO 2 layer 8 are sequentially covered with a hafnium oxide (HfO 2 ) layer 9 and a titanium nitride (TiN) layer 10 by an ALD (Atomic Layer Deposition) method.
  • HfO 2 hafnium oxide
  • TiN titanium nitride
  • ALD Atomic Layer Deposition
  • the Si pillar 6 and the entire periphery of the Si pillar 6 are covered with the SiO 2 layer 11 by the CVD method.
  • the HfO 2 layer 9 becomes an SGT gate insulating layer
  • the TiN layer 10 becomes an SGT gate conductor layer.
  • the SiO 2 layer 11 and the TiN layer 10 are etched by the RIE method, so that the SiO 2 layer 8 is formed from the upper surface of the Si pillar 6.
  • An SiO 2 layer 11a and a TiN layer 10a are formed over the upper surface.
  • a silicon nitride (SiN) layer 12 a is formed on the outer periphery of the Si pillar 6.
  • a resist layer 13 is formed on the SiN layer 12a.
  • the resist layer 13 is formed so that the position of the SiO 2 layer 4a in the vertical direction is the center of the resist layer 13.
  • the resist layer 13 is formed by applying a resist material to the entire upper surface of the i-layer substrate 1 and then performing a heat treatment at, for example, 200 ° C. to increase the fluidity of the resist material. It forms so that it may accumulate uniformly above.
  • hydrogen fluoride gas hereinafter referred to as “HF gas” is supplied to the whole.
  • the HF gas is ionized by moisture contained in the resist layer 13, and hydrogen fluoride ions (HF 2 + ) (hereinafter referred to as “HF ions”).
  • HF ions hydrogen fluoride ions
  • This HF ion diffuses in the resist layer 13 and etches the SiO 2 layer 11a in contact with the resist layer 13 (see Non-Patent Document 3 for the etching mechanism here).
  • the SiO 2 layer 11a not in contact with the resist layer 13 remains almost unetched. Thereafter, the resist layer 13 is removed.
  • the SiO 2 layer 11a is separated into the SiO 2 layer 11b in the region covered with the SiN layer 12a and the SiO 2 layer 11c in the upper region of the Si pillar 6. Subsequently, by using the SiO 2 layers 11b and 11c as a mask, the TiN layer 10a is etched, so that the TiN layer 10a is separated from the TiN layer 10b covered with the SiO 2 layer 11b in the lower region of the Si pillar 6, and the Si pillar 6 is separated into a TiN layer 10c covered with the SiO 2 layer 11c.
  • the HfO 2 layer 9 is etched, so that the HfO 2 layer 9 is separated from the Si pillar 6 by the TiN layer 10b.
  • the HfO 2 layer 9a partially covered and the HfO 2 layer 9b covered with the TiN layer 10c in the upper region of the Si pillar 6 are separated.
  • an opening 30a is formed on the side surface of the Si pillar 6.
  • the exposed portions of the TiN layers 10b and 10c are oxidized to form TiO (titanium oxide) layers 14a and 14b.
  • N + region 7 a As atoms in the N + region 7 are diffused into the i-layer substrate by heat treatment to form the N + region 7 a. Then, for example, a substrate metal plate on which the i-layer substrate 1 is arranged and a counter metal plate spaced from the substrate metal plate are prepared, a DC voltage is applied to the substrate metal plate, and RF is applied to these two parallel metal plates. Ni atoms are incident on the upper surface of the i-layer substrate 1 from a direction perpendicular to each other by using a bias sputtering method in which the material atoms of the opposing metal plate are sputtered and deposited on the i-layer substrate 1 by applying a high-frequency voltage.
  • the Ni layer 15a is formed on the SiN layer 12a, and the Ni layer 15c is formed on the Si pillar 6.
  • a poly-Si layer 16a containing arsenic (As) impurities is formed on the Ni layer 15a by bias sputtering, and a poly-Si layer 16c containing arsenic (As) atoms serving as donor impurities on the Ni layer 15c.
  • SiO 2 atoms are incident from a direction perpendicular to the upper surface of the i-layer substrate 1 to form an SiO 2 layer 17a on the poly Si layer 16a, and on the poly Si layer 16c.
  • a SiO 2 layer 17c is formed.
  • the Ni layer 15a, the poly Si layer 16a, and the SiO 2 layer 17a by using the same method as the Ni layer 15a, the poly Si layer 16a, and the SiO 2 layer 17a, the Ni layer 15b and the poly Si layer 16b containing boron (B) atoms serving as acceptor impurities on the SiO 2 layer 17a, The SiO 2 layer 17b is formed, and the Ni layer 15d, the poly Si layer 16d containing boron (B) atoms, and the SiO 2 layer 17d are formed on the SiO 2 layer 17c.
  • Ni atoms, poly Si atoms, and SiO 2 atoms are incident from a direction perpendicular to the upper surface of the i-layer substrate 1, the side surfaces of the Si pillar 6 outer periphery, the Ni layers 15a and 15b, the poly Si layers 16a and 16b, A space 18 is formed between the SiO 2 layer 17a.
  • FIG. 1H (d) shows an enlarged view in the dotted line frame A of FIG. 1H (b).
  • the upper surface position of the SiO 2 layer 17 b is formed to be above the upper end position of the space 18. Since the SiO 2 layer 17b is in contact with the SiO 2 layer 11c, a sealed space 18 is formed.
  • NiSi layers 15a and 15b are diffused into the poly-Si layers 16a and 16b, thereby forming nickel silicide (NiSi) layers 20a and 20b.
  • the NiSi layers 20a and 20b expand from the volume of the poly-Si layers 16a and 16b (refer to Non-Patent Document 4 for the volume expansion). Since the poly Si layer 16a is sandwiched between the SiN layer 12a and the SiO 2 layer 17a, and the poly Si layer 16b is sandwiched between the SiO 2 layers 17a and 17b, the NiSi layers 20a and 20b mainly project into the space 18. .
  • Non-Patent Document 4 for the sweep-out phenomenon.
  • projections 21a and 21b containing a large amount of impurity atoms are formed on the side surface layers of the NiSi layers 20a and 20b protruding into the space 18.
  • the side surfaces of the protrusions 21a and 21b are in contact with the surface of the Si pillar 6. Thereafter, the NiSi layers 20c and 20d, the protrusions 21c and 21d, and the SiO 2 layers 17c and 17d on the Si pillar 6 are removed.
  • FIG. 1I (d) shows an enlarged view in the dotted line frame A of FIG. 1I (b).
  • the side surfaces of the projection 21a containing a lot of donor impurity As atoms and the projection 21b containing a lot of acceptor impurity B atoms are in contact with the side surface of the Si pillar 6.
  • the upper surface position of the SiO 2 layer 17 b is formed to be above the upper end position of the space 18.
  • the thermal diffusion of donor and acceptor impurity atoms is suppressed, and at the same time silicidation is also suppressed, so that the N + region 2a and the P + region 3a are separated by the SiO 2 layer 4a.
  • the NiSi layers 20a and 20b and the SiO 2 layers 17a and 17b using the lithography method and the RIE method, the NiSi layers 20aa and 20bb, the SiO 2 layer 17aa, 17bb is formed.
  • NiSi layer 20b and the SiO 2 layer 17b using a lithography method and an RIE method, the NiSi layer 20aa and the SiO 2 layer 17aa in the XX ′ axis direction. Then, a NiSi layer 20bc and a SiO 2 layer 17bc which are further receded to the Si pillar 6 side are formed.
  • the SiN layer 12b is formed so that its upper surface is located in the middle of the TiN layer 10c in the height direction.
  • the opening 30b is formed on the outer periphery of the TiN layer 10c by using the same method as the method of forming the opening 30a.
  • a NiSi layer 22 in contact with the TiN layer 10c is formed.
  • the SiO 2 layer 12 c is formed such that the position of the upper surface is higher than the surface of the NiSi layer 22 and lower than the top of the Si pillar 6.
  • the SiO 2 layer 11c, the TiN layer 10c, and the HfO 2 layer 9b are etched to form the SiO 2 layer 11d, the TiN layer 10d, and the HfO 2 layer 9c.
  • a boron (B) ion implantation method is used to form a P + region 24 on the top of the Si pillar 6.
  • the SiO 2 layer 12d is formed entirely by the CVD method and the MCP method. Subsequently, using the lithography method and the RIE method, the SiO 2 layers 12d and 12c and the SiN layers 12b and 12a are penetrated to form the contact hole 28a on the TiN layer 10b, and the SiO 2 layers 12d and 12c are penetrated.
  • a contact hole 28b on the NiSi layer 22 Te by penetrating the SiO 2 layer 12d to form a contact hole 28c on top of the Si pillar 6, the SiO 2 layer 12d, 12c, SiN layer 12b, the SiO 2 layer 17bc It was allowed to penetrate to form the contact holes 28d on the NiSi layer 20bc, SiO 2 layer 12d, 12c, SiN layer 12b, to form a contact hole 28e on the NiSi layer 20aa by penetrating the SiO 2 layer 17aa, SiO 2 layer 12d, 12c, SiN layers 12b, 12a, HfO 2 layer 9a, and SiO 2 layer 8 are penetrated.
  • Contact hole 28f is formed on N + region 7a.
  • a gate wiring metal layer Vg1 electrically connected to the TiN layer 10b through the contact hole 28a is formed, and a gate wiring metal layer Vg2 electrically connected to the NiSi layer 22 through the contact hole 28b is formed.
  • a drain wiring metal layer Vd2 electrically connected to the P + region 24 at the top of the Si pillar 6 through the contact hole 28c is formed, and a source wiring metal electrically connected to the NiSi layer 20bc through the contact hole 28d.
  • a layer Vs2 is formed, a drain wiring metal layer Vd1 electrically connected to the NiSi layer 20aa via the contact hole 28e is formed, and a source wiring metal layer electrically connected to the N + region 7a via the contact hole 28f Vs1 is formed.
  • NiSi layers 20aa and 20bc are separated by the space 18 and the SiO 2 layer 17aa. Moreover, it is preferable that a space remains between the NiSi layers 20aa and 20bc and the TiO layers 14a and 14b. This improves the electrical insulation between the TiN layers 10b and 10d, which are gate conductor layers, and the NiSi layers 20aa and 20bc.
  • the i layer 1a below the Si pillar 6 is the channel
  • the HfO 2 layer 9a surrounding the outer periphery of the i layer 1a is the gate insulating layer
  • the TiN layer 10b surrounding the outer periphery of the HfO 2 layer 9a is the gate conductor layer
  • An N channel type SGT that functions as an N + region 7a positioned below the i layer 1a as a source and an N + region 2a positioned above the i layer 1a as a drain
  • an i layer 1b above the Si pillar 6 as a channel
  • the HfO 2 layer 9c surrounding the outer periphery of the i layer 1b is the gate insulating layer
  • the TiN layer 10d surrounding the outer periphery of the HfO 2 layer 9c is the gate conductor layer
  • the P + region 3a located below the i layer 1b is the source
  • the i layer 1b P channel type SGTs are formed, each of which functions as a drain of the P + region
  • the N channel type SGT and the P channel type SGT are separated by the SiO 2 layer 4a.
  • the drain N + region 2a of the N-channel SGT below the Si pillar 6 and the source P + region 3a of the P-channel SGT above are electrically independent of the drain wiring metal layer Vd1.
  • the source wiring metal layer Vs2 is taken out.
  • the N channel SGT is formed at the lower part of the Si pillar 6 and the P channel SGT is formed at the upper part.
  • the donor or acceptor impurity included in the poly Si layers 16a and 16b in FIG. 1H is selected. By doing so, the channel type of the upper and lower SGTs can be changed to either the N channel or the P channel.
  • the expansion of the NiSi layers 20a and 20b into the space 18 and the connection of the protrusions 21a and 21b containing a large amount of donor or acceptor impurity atoms to the side surfaces of the Si pillar 6 were performed. , It may be performed in subsequent steps. Up to the final step, the structure shown in FIG. 1N may be obtained.
  • the NiSi layers 31a, 31b, the N + region 2a, and the P + region 3a are formed by a single heat treatment.
  • the NiSi layers 31a, 31b, and the N + region are not formed by forming the + region 2a and the P + region 3a but before the final step of manufacturing the SGT by a plurality of heat treatments in the steps illustrated in FIGS. 1I to 1L.
  • the formation of the 2a and P + regions 3a may be performed.
  • the columnar semiconductor device manufacturing method has the following effects.
  • two electrically independent SGTs separated by the SiO 2 layer 4a and the SiO 2 layer 17aa are formed above and below the Si pillar 6.
  • the channel types of the upper and lower SGTs can be independently N-channel type or P-channel type depending on circuit design. Thereby, a high-density SGT circuit can be realized.
  • the N + region 2a is formed using the NiSi layer 20a whose lower end position is at the upper end position of the TiN layer 10b serving as the gate of the lower SGT as a diffusion source of donor impurity As atoms.
  • the drain N + region 2a and the gate TiN layer 10b are formed by self-alignment.
  • the P + region 3a is formed using the NiSi layer 20b whose upper surface position is the lower end position of the TiN layer 10c serving as the gate of the upper SGT as a diffusion source of acceptor impurity B atoms.
  • the drain P + region 3a and the gate TiN layer 10c are formed by self-alignment.
  • the self-alignment formation of the N + regions 2a and P + regions 3a of the two drains and the gate TiN layers 10b and 10c is performed at the same time.
  • the drain N + region 2a and the P + region 3a are not formed separately, but are formed simultaneously. This leads to cost reduction of manufacturing an IC (Integrated Circuit) on which the SGT circuit is mounted. In addition, this has an advantage that a circuit with less performance variation can be formed because the positional relationship between the drain N + region 2a and the P + region 3a can be accurately formed. 4).
  • NiSi is an impurity diffusion source of P + region 3a forming layer 20a, 20b is, the drain N + region 2a, a lead wiring material layer of P + region 3a. This leads to a reduction in cost of manufacturing an IC on which SGT is mounted. 5.
  • the NiSi layers 20a, 20b, 20aa, and 20bb remain from the process of forming the NiSi layers 31a and 31b in the Si pillar 6 and in the subsequent processes.
  • the NiSi layers 20a, 20b, 20aa, and 20bb have a structure that supports the Si pillar 6, and play a role of preventing the Si pillar 6 from falling or bending. 6). In FIG.
  • a space remains between the NiSi layers 20aa and 20bc and the TiO layers 14a and 14b, thereby improving the electrical insulation between the TiN layers 10b and 10d, which are gate conductor layers, and the NiSi layers 20aa and 20bc. To do.
  • material atoms are made incident on the surface of the i-layer substrate 1 from the vertical direction by sputtering, so that the SiN layer 12a is exposed. Then, the Ni layer 15a, the poly Si layer 29a not containing impurity atoms, and the SiO 2 layer 17a are deposited. Thereafter, As atoms are implanted into the poly-Si layer 29a by ion implantation.
  • material atoms are made incident on the surface of the i-layer substrate 1 from the vertical direction by sputtering to form a Ni layer 15b on the SiO 2 layer 17a and a polycrystal containing no impurity atoms.
  • the Si layer 29b and the SiO 2 layer 17b are deposited.
  • B atoms are implanted into the poly-Si layer 29b by ion implantation.
  • a poly Si layer 29a containing donor impurity As atoms and a poly Si layer 29b containing acceptor impurity B atoms are formed.
  • donor and acceptor impurity atoms are introduced into the poly-Si layers 29a and 29b by an ion implantation method.
  • a circuit is formed by lithography and ion implantation.
  • N-channel or P-channel SGTs can be easily formed above and below a plurality of Si pillars.
  • FIGS. 3A and 3B a method for manufacturing a columnar semiconductor device having SGTs according to a third embodiment of the present invention will be described with reference to FIGS. 3A and 3B.
  • the columnar semiconductor device of the third embodiment is manufactured by a process similar to the process shown in FIGS. 1A to 1N of the first embodiment except that the structural differences described below occur.
  • material atoms are made incident from a direction perpendicular to the upper surface of the i-layer substrate 1 by using a bias sputtering method, and NiN is formed on the SiN layer 12a.
  • the layer 15a, the N-type poly-Si layer 29aa containing arsenic (As) impurities, the SiO 2 layer 17a, the Ni layer 15b, the N-type poly-Si layer 29bb containing arsenic (As) impurities, and the SiO 2 layer 17b are formed.
  • acceptor impurity B atoms are implanted into the poly-Si layer 29bb at a concentration higher than the donor impurity concentration previously contained in the poly-Si layer 29bb by ion implantation. Thereby, a P-type poly-Si layer 29bb is formed. Thereafter, the steps of FIGS. 1I to 1N are performed.
  • the poly Si layer 29aa is converted into a P-type.
  • the poly Si layer 29bb can be made N-type.
  • both layers 29aa and 29bb can be P-type.
  • both the poly Si layers 29aa and 29bb can be made N-type.
  • N-channel or P-channel SGTs can be easily formed above and below the plurality of Si pillars according to circuit design by lithography and ion implantation.
  • the ion implantation process can be reduced by half compared to the second embodiment.
  • the Si 1-x Ge x layer 33 becomes a drain layer of the P channel type SGT corresponding to the P + region 24 in FIG. 1L.
  • the Si 1-x Ge x layer 33 generates stress from the Si 1-x Ge x layer 33 toward the lower side of the Si column 6 due to the difference in the interstitial distance of the Si atoms of the Si column 6.
  • the P + region 3a in the middle of the Si pillar 6 receives compressive stress from the NiSi layers 20aa and 20bb protruding and connected to the outer periphery of the Si pillar 6. This compressive stress has a stress component directed upward from the P + region 3a to the Si pillar 6.
  • the channel i layer 1b of the P-channel type SGT of the Si pillar 6 sandwiched between the Si 1-x Ge x layer 33 and the P + region 3a is the Si 1-x Ge x layer 33.
  • silicided NiSi layers 31 c and 31 d are formed from the side surfaces of the NiSi layers 20 aa and 20 bb to the center of the cross section in the N + regions 2 a and the P + regions 3 a in the Si pillar 6.
  • the NiSi layers 31c and 31d are separated by the SiO 2 layer 4a.
  • the NiSi layers 31a and 31b were formed on the side surface layer of the Si pillar 6, but in the fifth embodiment, the NiSi layers 31c and 31d corresponding to the NiSi layers 31a and 31b are cross-sections of the Si pillar 6. Silicided to the center and formed. According to the fifth embodiment, the Si pillar 6 falls or bends due to the formation of NiSi layers 31c and 31d having different expansion coefficients in the entire cross section at the intermediate portion of the Si pillar 6, and the outer periphery of the NiSi layers 31c and 31d. The surrounding NiSi layers 20aa and 20bc can be prevented by remaining without being removed. This is more effective when the cross-sectional diameter of the Si pillar 6 is small.
  • the upward stress from the NiSi layer 31d compared to the case where the NiSi layers 31a and 31b shown in FIG. Can be increased.
  • the hole mobility is improved, and the current driving capability of the P-channel SGT can be further increased.
  • a NiSi layer 31c is formed in the Si pillar 6 connected to the N + region 2a.
  • a NiSi layer 20aa is formed so as to be connected to the NiSi layer 31c and surround the Si pillar 6.
  • a NiSi layer 31d is formed in the Si pillar 6 connected to the P + region 3a.
  • a NiSi layer 20bb is formed so as to surround the Si pillar 6 connected to the NiSi layer 31d.
  • the NiSi layer 20aa, the SiO 2 layer 17aa, the NiSi layer 20bb, and the SiO 2 layer 17bb are formed in the same shape in plan view.
  • a contact hole 28c is formed on the SiN layer 12a through the SiO 2 layers 12d and 12c, the SiN layer 12b, the NiSi layer 20aa, the SiO 2 layer 17aa, the NiSi layer 20bb, and the SiO 2 layer 17bb (the contact hole 28c).
  • the bottom surface may be the top surface or the middle part of the NiSi layer 20aa).
  • the NiSi layer 22a connected to the TiN layer 10d is formed in the same shape as the TiN layer 10b.
  • a contact hole 28a is formed on the TiN layer 10b through the SiO 2 layers 12d and 12c, the NiSi layer 22a, and the SiN layers 12b and 12a.
  • the input wiring metal layer Vin is formed through the contact hole 28a
  • the power supply wiring metal layer Vdd is formed through the contact hole 28b
  • the output wiring metal layer Vout is formed through the contact hole 28c
  • the contact hole 28d is formed through the contact hole 28d.
  • a ground wiring metal layer Vss is formed via
  • the NiSi layers 20aa and 20bb are electrically connected via the output wiring metal layer Vout.
  • the NiSi layer 22a and the TiN layer 10b are electrically connected via the input wiring metal layer Vin.
  • a CMOS inverter circuit having an N channel type SGT in the lower part and a P channel type SGT in the upper part is formed in the Si pillar 6.
  • material atoms are incident from a direction perpendicular to the upper surface of the i-layer substrate 1 by using a bias sputtering method, whereby Ni layers 15a and 15b, poly Si layers 16a and 16b, SiO Two layers 17a and 17b were formed.
  • a bias sputtering method Any method other than the bias sputtering method may be used as long as the material atoms can be incident from a direction perpendicular to the upper surface of the i-layer substrate 1. This is similarly applicable to other embodiments according to the present invention.
  • the NiSi layers 20a and 20b are projected into the space 18 along with the silicidation of the poly-Si layers 16a and 16b.
  • another metal layer such as titanium (Ti) or cobalt (Co) may be used to project the silicide layer into the space 18. This is similarly applicable to other embodiments according to the present invention.
  • the Ni layers 15a and 15b are formed in the lower layer, and the poly Si layers 16a and 16b containing donor or acceptor impurities are formed in the upper layer.
  • the Ni layers 15a and 15b are formed in the upper layer, Poly Si layers 16a and 16b containing donor or acceptor impurities may be formed in the lower layer. This is similarly applicable to other embodiments according to the present invention.
  • the NiSi layers 20a and 20b are formed by the subsequent heat treatment from the two layers of the Ni layer 15a and the poly-Si layer 16a and the two layers of the Ni layer 15b and the poly-Si layer 16b.
  • the layers 15a and 15b may be formed either above or below the poly-Si layers 16a and 16b.
  • the NiSi layers 20a and 20b may be formed from a plurality of Ni layers and a plurality of poly-Si layers, respectively. This is similarly applicable to other embodiments according to the present invention.
  • the Si pillar 6 having a side surface angle of approximately right angle (about 90 degrees) with respect to the upper surface of the i-layer substrate 1 is formed, and the material atoms are i-layered by bias sputtering.
  • Ni layers 15a and 15b, poly Si layers 16a and 16b, and SiO 2 layers 17a and 17b were formed by incidence from a direction perpendicular to the upper surface of the substrate 1.
  • the side surface angle of the Si pillar 6 may be smaller than 90 degrees as long as Ni, Si, and SiO 2 material atoms are not deposited on the side surface of the SiO 2 layer 11c surrounding the outer periphery of the Si pillar 6.
  • the bias voltage applied between the substrate electrode plate on which the i-layer substrate 1 is disposed and the counter electrode plate spaced from the i-layer substrate 1 is controlled, so that the SiO 2 layer 11c side It is possible to prevent Ni, Si, and SiO 2 material atoms from being deposited on the surface of the part (refer to Non-Patent Document 6 for the basic method for this).
  • the side surface of the Si pillar 6 and the NiSi layers 20a and 20b are connected, the NiSi layers 31a and 31b are formed in the Si pillar 6, and the N + region 2a and the P + region 3a are formed.
  • the heat treatment in FIG. 1J was performed.
  • the connection between the side surface of the Si pillar 6 and the NiSi layers 20a and 20b, the formation of the NiSi layers 31a and 31b in the Si pillar 6, and the formation of the N + region 2a and the P + region 3a are performed until the final step of manufacturing the SGT. It only has to be done. This is also applicable to other embodiments according to the present invention.
  • the poly Si layers 20a and 20b are used, but an amorphous layer may be used. This is also applicable to other embodiments according to the present invention.
  • the single material layer of the SiN layers 12a and 12b has been described.
  • an SiO 2 layer may be used for the lower portion and an SiN layer may be used for the upper portion.
  • the SiN layers 12a and 12b may be used instead.
  • An insulating material layer having a small diffusion coefficient of HF ions may be used. This is also applicable to other embodiments according to the present invention.
  • the NiSi layers 31c and 31d are formed by silicidation up to the center of the cross section of the Si pillar 6. This is applicable to the other embodiments because there is no problem in the SGT operation in the other embodiments according to the present invention.
  • the present invention is not limited to this, and the technical idea of the present invention can also be applied to a semiconductor device having an SGT using a semiconductor pillar made of a semiconductor material other than silicon.
  • each of the above embodiments has been described using a method for manufacturing a semiconductor device in which two SGTs are formed on one Si pillar.
  • the present invention is not limited to this, and the technical idea of the present invention can also be applied to a method of manufacturing a semiconductor device having one semiconductor pillar or three or more SGTs.
  • the N channel type SGT is formed in the lower portion and the P channel type SGT is formed in the upper portion.
  • the P channel type SGT is formed in the lower portion, and the N channel type SGT is formed in the upper portion.
  • the technical idea of the present invention can also be applied to a circuit in which is formed. Further, the technical idea of the present invention can be applied to the formation of a circuit using N-channel or P-channel SGT both in the upper and lower sides. This is also applicable to other embodiments according to the present invention.
  • the SGT has the HfO 2 layer (gate insulating layer) 9c formed on the outer periphery of the semiconductor column such as the Si column 6, and the TiN layer (gate conductor layer) 10d formed on the outer periphery of the HfO 2 layer 9c. It has a formed structure.
  • the present invention is not limited to this, and a non-volatile memory element having a conductive layer electrically floating between the gate insulating layer and the gate conductive layer or a charge storage layer such as a SiN layer is also a kind of SGT.
  • the technical idea of the present invention can also be applied to such a nonvolatile memory element. In this case, it is preferable to use a SiO 2 layer as a tunnel oxide film instead of the HfO 2 layer.
  • the gate insulating layer is formed of an HfO 2 layer.
  • the present invention is not limited to this, and the gate insulating layer may be formed of another insulating material.
  • the gate conductive layer is composed of the TiN layers 10b and 10d.
  • the present invention is not limited to this, and the gate conductive layer may be formed of another metal material.
  • the gate conductive layer may have a multilayer structure including a metal layer and, for example, a poly-Si layer.
  • the impurity region composed of the N + region 2a and the P + region 3a may be composed of impurity layers having different conductivity types as described above, or may be composed of impurity layers having the same conductivity type.
  • the impurity regions are of the same conductivity type, the two impurity layers constitute one impurity region having the same type of conductivity as a whole.
  • the impurity regions are of different conductivity types, similarly, the two impurity layers constitute one impurity region as a whole.
  • Such a configuration can be similarly applied to other embodiments according to the present invention.
  • the exposed portions of the TiN layers 10b and 10c are oxidized to form the insulating TiO layers 14a and 14b. Since the insulating TiO layers 14a and 14b are obtained by oxidizing the TiN layers 10b and 10c, they contain N atoms. Therefore, the insulating TiO layers 14a and 14b may be insulating layers containing Ti atoms. This is also applicable to other embodiments according to the present invention.
  • the insulating TiO layers 14a and 14b may not be provided. This is also applicable to other embodiments according to the present invention.
  • the exposed portions of the TiN layers 10b and 10c are oxidized to form the insulating TiO layers 14a and 14b.
  • another insulating layer such as a SiO 2 layer may be covered.
  • the entire Si pillar 6 is covered by the ALD method to cover the SiO 2 film, and then the opening 30a shown in FIG. 1E is used to form the TiN layers 10b and 10c.
  • the opening may be formed with the exposed portion covered with the SiO 2 layer.
  • an SOI (Silicon on Insulator) substrate may be used instead of the i-layer substrate 1, and the SiO 2 layer of the SOI substrate may be used as the SiO 2 region 4 in FIG. 1B.
  • the same SiO 2 layer and the SiO 2 layer 4a is formed to other Si pillar formed on the i-layer substrate 1. This is also applicable to other embodiments according to the present invention.
  • the SiO 2 layer 5b is, for example SiN It may be another insulating layer such as a layer. This applies to other embodiments of the invention as well.
  • the Si 1-x Ge x layer 33 that generates stress below the Si column 6 is used at the top of the Si column 6, but stress is generated below the Si column 6 and P Another material layer may be used as long as it is a material layer that becomes a source or drain of the channel type SGT.
  • one or two of the two SGTs formed above and below the Si pillar 6 have a source current and a drain current generated by a voltage applied to the gate conductor layer, and the N + region 2a. , 7a and P + regions 3a, 24 may be used. This applies to other embodiments of the invention as well.
  • the present invention is capable of various embodiments and modifications without departing from the broad spirit and scope of the present invention. Further, the above-described embodiment is for explaining an example of the present invention, and does not limit the scope of the present invention. The said Example and modification can be combined arbitrarily. Furthermore, even if a part of the structural requirements of the above-described embodiment is removed as necessary, it is within the scope of the technical idea of the present invention.
  • the columnar semiconductor device manufacturing method according to the present invention provides a highly integrated semiconductor device.

Landscapes

  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Thin Film Transistor (AREA)

Abstract

　Ｓｉ柱（６）の中間位置にＳｉＯ２層（４ａ）を形成する。ＳｉＯ２層（４ａ）側面を含む外周部にゲート絶縁層、ゲート導体層の開口部を形成する。この開口部の外周部にＮｉ層、ドナーまたはアクセプタ不純物原子を含んだポリＳｉ層、ＳｉＯ２層を各２つ重ねた積層層を形成し、熱処理を行い、ポリＳｉ層のシリサイド化を行う。このシリサイド化により突き出てＳｉ柱（６）側面に接触したＮｉＳｉ層からドナーまたはアクセプタ不純物原子をＳｉ柱（６）内へ拡散させることによりＳＧＴのソースまたはドレインとなるＮ＋領域（２ａ）、Ｐ＋領域（３ａ）を、ＳｉＯ２層（４ａ）の上下に形成する。

Description

柱状半導体装置と、その製造方法
　本発明は、柱状半導体装置と、その製造方法に関する。
　近年、代表的な柱状半導体装置であるＳＧＴ（Surrounding Gate MOS Transistor）は、高集積な半導体装置を提供する半導体素子として注目されている。また、ＳＧＴを有する半導体装置の更なる高集積化が求められている。
　通常のプレナー型ＭＯＳトランジスタでは、チャネルが半導体基板の上表面に沿う水平方向に存在する。これに対して、ＳＧＴのチャネルは、半導体基板の上表面に対して垂直な方向に存在する（例えば、特許文献１、非特許文献１を参照）。このため、ＳＧＴはプレナー型ＭＯＳトランジスタと比べ、半導体装置の高密度化が可能である。
　図７に、ＮチャネルＳＧＴの構造模式図を示す。Ｐ型又はｉ型（真性型）の導電型を有するＳｉ柱１００（以下、シリコン半導体柱を「Ｓｉ柱」と称する。）の上下の位置に、一方がソースとなる場合に、他方がドレインとなるＮ＋領域１０１ａ、１０１ｂ（以下、ドナー不純物を高濃度で含む半導体領域を「Ｎ＋領域」と称する。）が形成されている。このソース、ドレインとなるＮ＋領域１０１ａ、１０１ｂ間のＳｉ柱１００がチャネル領域１０２となる。このチャネル領域１０２を囲むようにゲート絶縁層１０３が形成され、このゲート絶縁層１０３を囲むようにゲート導体層１０４が形成されている。ＳＧＴでは、ソース、ドレインとなるＮ＋領域１０１ａ、１０１ｂ、チャネル領域１０２、ゲート絶縁層１０３、ゲート導体層１０４が、単一のＳｉ柱１００内に形成される。このため、ＳＧＴの平面視での面積は、プレナー型ＭＯＳトランジスタの単一のソース又はドレインＮ＋領域面積に相当する。そのため、ＳＧＴを有する回路チップは、プレナー型ＭＯＳトランジスタを有する回路チップと比較して、更なるチップサイズの縮小化が実現できる。
　例えば、図８の構造模式図に示すように、１つのＳｉ柱１１５の上下の位置に２つのＳＧＴ１１６ａ、１１６ｂを形成することにより、回路面積が縮小できることが予測される。
　図８に、Ｓｉ柱１１５の下方にＮチャネルＳＧＴ１１６ａが形成され、このＮチャネルＳＧＴ１１６ａの上方にＰチャネルＳＧＴ１１６ｂが形成された回路の模式構造図を示す。Ｐ層基板１１７（以下、アクセプタ不純物を含む半導体層を「Ｐ層」と称する。）上にＳｉ柱１１５が形成されている。Ｓｉ柱１１５の外周かつＰ層基板１１７上にＳｉＯ２層１１８が形成されている。また、Ｓｉ柱１１５を囲むように、ＮチャネルＳＧＴ１１６ａのゲート絶縁層１１９ａと、ＰチャネルＳＧＴ１１６ｂのゲート絶縁層１１９ｂが形成されている。ゲート絶縁層１１９ａ、１１９ｂを囲むように、Ｓｉ柱１１５の外周に、ＮチャネルＳＧＴ１１６ａのゲート導体層１２０ａと、ＰチャネルＳＧＴ１１６ｂのゲート導体層１２０ｂが形成されている。Ｓｉ柱１１５の底部に繋がるＰ層基板１１７の表層部にＮ＋領域１２１ａが形成されている。Ｓｉ柱１１５の中間部に、Ｎ＋領域１２１ｂと、Ｎ＋領域１２１ｂ上に繋がったＳｉＯ２層１３０と、ＳｉＯ２層１３０上に繋がったＰ＋領域１２２ａ（以下、アクセプタ不純物を高濃度で含む半導体領域を「Ｐ＋領域」と称する。）とが形成されている。Ｓｉ柱１１５の頂部にはＰ＋領域１２２ｂが形成されている。Ｎ＋領域１２１ａは、ＮチャネルＳＧＴ１１６ａのソースであり、Ｎ＋領域１２１ｂは、ＮチャネルＳＧＴ１１６ａのドレインである。Ｎ＋領域１２１ａ、１２１ｂの間にあるＳｉ柱１１５は、ＮチャネルＳＧＴ１１６ａのチャネル領域１２３ａである。Ｐ＋領域１２２ｂは、ＰチャネルＳＧＴ１１６ｂのドレインであり、Ｐ＋領域１２２ａは、ＰチャネルＳＧＴ１１６ｂのソースである。Ｐ＋領域１２２ａ、１２２ｂの間のＳｉ柱１１５は、ＰチャネルＳＧＴ１１６ｂのチャネル領域１２３ｂである。Ｓｉ柱１１５の底部に繋がるＮ＋領域１２１ａの表層部にニッケルシリサイド層（ＮｉＳｉ層）１２５ａが形成されている。また、Ｓｉ柱１１５の中央部にあるＮ＋領域１２１ｂの外周にＮｉＳｉ層１２５ｂ、Ｐ＋領域１２２ａの外周にＮｉＳｉ層１２５ｃが形成され、Ｓｉ柱１１５の頂部にあるＰ＋領域１２２ｂの上部表層にＮｉＳｉ層１２５ｄが形成されている。Ｎ＋領域１２１ａ内のＮｉＳｉ層１２５ａに繋がるようにソース配線金属層１２６ａが形成され、ソース配線金属層１２６ａはＶＳ１端子に接続されている。ＮｉＳｉ層１２５ｂに繋がるようにドレイン配線金属層１２６ｂが形成され、ドレイン配線金属層１２６ｂはドレイン端子ＶＤ１に接続されている。Ｐ＋領域１２２ａ内のＮｉＳｉ層１２５ｃに繋がるようにソース配線金属層１２６ｃが形成され、ソース配線金属層１２６ｃはＶＳ２端子に接続されている。ＮｉＳｉ層１２５ｄに繋がるようにドレイン配線金属層１２６ｄが形成され、ドレイン配線金属層１２６ｄはＶＤ２端子に接続されている。ゲート導体層１２０ａ、１２０ｂに繋がるようにゲート配線金属層１２７ａ、１２７ｂが形成され、ゲート配線金属層１２７ａ、１２７ｂはそれぞれゲート端子ＶＧ１、ＶＧ２に接続されている。これにより、Ｓｉ柱１１５にＳｉＯ２層１３０により分離された２つのＳＧＴ１１６ａ、１１６ｂが形成される。
　図８に示したように、Ｓｉ柱１１５にＳｉＯ２層１３０により分離された２つのＳＧＴ１１６ａ、１１６ｂを形成する場合、以下の問題点があった。
１．Ｓｉ柱１１５の中間部に、ＳｉＯ２層１３０により分離されたＮ＋領域１２１ｂと、Ｐ＋領域１２２ａとを、精度よく、且つ容易に形成することが難しい。
２．Ｎ＋領域１２１ｂと、Ｐ＋領域１２２ａとの外周部に、ＮｉＳｉ層１２５ｂ、１２５ｃを、精度よく、且つ容易に形成することが難しい。
３．ＮｉＳｉ層１２５ｂとドレイン配線金属層１２６ｂの接続、ＮｉＳｉ層１２５ｃとソース配線金属層１２６ｃの接続を、精度よく、且つ容易に形成することが難しい。
４．Ｓｉ柱１１５内へのＮｉＳｉ層１２５ｂ、１２５ｃの形成において、ＮｉＳｉの線熱膨張係数（１２×１０－６／Ｋ）と、Ｓｉの線熱膨張係数（２．４×１０－６／Ｋ）の違いに起因するＳｉ柱１１５の曲がり又は倒れを防止することが難しい。
特開平２－１８８９６６号公報
Hiroshi Takato, Kazumasa Sunouchi, Naoko Okabe, Akihiro Nitayama, Katsuhiko Hieda, Fumio Horiguchi, and Fujio Masuoka: IEEE Transaction on Electron Devices, Vol.38, No.3, pp.573-578 (1991) Hon Wai Lam : "SIMOX SOI for Integrated Circuit Fablication", IEEE Circuit and Devices Magazine, pp.6-11 ( July 1987) Tadashi Shibata, Susumu Kohyama and Hisakazu Iizuka: "A New Field Isolation Technology for High Density MOS LSI", Japanese Journal of Applied Physics, Vol.18, pp.263-267 (1979) T.Morimoto, T.Ohguro, H.Sasaki, M.S.Momose, T.Iinuma, I.Kunishima, K.Suguro, I.Katakabe, H.Nakajima, M.Tsuchiaki, M.Ono, Y.Katsumata, and H.Iwai: "Self-Aligned Nickel-Mono-Silicide Technology for High-Speed Deep Submicrometer Logic CMOS ULSI" IEEE Transaction on Electron Devices, Vol.42, No.5, pp.915-922 (1995) S.E.Thompson, G.Sun, Y.S.Choi, and T.Nishida: "Uniaxial-Process-Induced Strained-Si: Extending the CMOS Roadmap", IEEE Transaction on Electron Devices, Vol.53, No.5, pp.1010-1020 (1995) C.Y.Ting, V.J.Vivalda, and H.G.Schaefer:"Study of planarized sputter-deposited SiO2"J.Vac.Sci.Technol, 15(3), May/Jun (1978)
　以上のとおり、図８に示すＳＧＴを有する柱状半導体装置においては、
１．Ｓｉ柱１１５の中間部に、ＳｉＯ２層１３０により分離されたＮ＋領域１２１ｂと、Ｐ＋領域１２２ａとを、精度よく、且つ容易に形成し、
２．Ｎ＋領域１２１ｂと、Ｐ＋領域１２２ａとの外周部に、ＮｉＳｉ層１２５ｂ、１２５ｃを、精度よく、且つ容易に形成し、
３．ＮｉＳｉ層１２５ｂとドレイン配線金属層１２６ｂの接続、ＮｉＳｉ層１２５ｃとソース配線金属層１２６ｃの接続を、精度よく、且つ容易に形成し、
４．Ｓｉ柱１１５内へのＮｉＳｉ層１２５ｂ、１２５ｃの形成において、ＮｉＳｉの線熱膨張係数（１２×１０－６／Ｋ）と、Ｓｉの線熱膨張係数（２．４×１０－６／Ｋ）の違いに起因するＳｉ柱１１５の曲がり又は倒れを防止することが求められている。
　本発明の第１の観点に係る、柱状半導体装置は、
　半導体基板上に、前記半導体基板平面に対して垂直方向に立った半導体柱と、
　前記半導体柱内に形成された、第１の層間絶縁層と、
　前記半導体柱内に、前記第１の層間絶縁層に接して、且つ前記第１の層間絶縁層の下方に形成された、ドナー又はアクセプタ原子を含む第１の不純物領域と、
　前記半導体柱内に、前記第１の層間絶縁層に接して、且つ前記第１の層間絶縁層の上方に形成された、ドナー又はアクセプタ原子を含む第２の不純物領域と、
　前記第１の不純物領域の側面に接し、前記半導体柱内と、前記半導体柱の外周とに形成されている第１の合金層と、
　前記第２の不純物領域の側面に接し、前記半導体柱内と、前記半導体柱の外周とに形成されている第２の合金層と、
　前記第１の合金層と前記第２の合金層との間にあり、且つ側面が前記半導体柱側面と離れて形成された、第２の層間絶縁層とを有する、
　ことを特徴とする。
　前記半導体基板上に、前記半導体基板平面に対して垂直方向に立った前記半導体柱と、
　前記半導体柱を囲むゲート絶縁層と、
　前記ゲート絶縁層を囲むゲート導体層と、
　前記半導体柱の底部に形成された、前記第１の不純物領域と同じ導電性を有する第３の不純物領域と、
　前記第２の不純物領域の上方の前記半導体柱内にある、前記第２の不純物領域と同じ導電性を有する第４の不純物領域と、
　　前記第１の合金層の下面に接した第３の層間絶縁層と、
　　前記第２の合金層の上面に接した第４の層間絶縁層と、
　　前記第１の不純物領域と前記第３の不純物領域の一方がソースとして、他方がドレインとして、前記第１の不純物領域と前記第３の不純物領域の間の前記半導体柱の部分がチャネルとして、前記ゲート導体層がゲートとして機能することで第１のＳＧＴ（Surrounding Gate MOS Transistor）が形成され、
　前記第２の不純物領域と前記第４の不純物領域の一方がソースとして、他方がドレインとして、前記第２の不純物領域と前記第４の不純物領域との間の前記半導体柱の部分がチャネルとして、前記ゲート導体層がゲートとして機能することで第２のＳＧＴとが形成される、
　ことが望ましい。
　前記第１の合金層と前記第２の合金層は平面視で前記半導体柱の中心まで形成されている、
　ことが望ましい。
　前記第１の合金層と前記第２の合金層は配線導体材料層である、
　ことが望ましい。
　前記第１の合金層と前記第２の合金層は、前記第２の合金層と前記第２の層間絶縁層とを貫通し、底部が前記第１の合金層の上面、内部、または下面に達するコンタクトホールを介して、前記コンタクトホールの上部に形成した配線金属層に接続されている、
　ことが望ましい。
　前記半導体柱にあって、前記第４の不純物領域から下方に向けて応力が形成されている、
　ことが望ましい。
　前記第１の合金層、及び前記第２の合金層と、前記ゲート導体層との間に、空間を有する、
　ことが望ましい。
　本発明の第２の観点に係る、柱状半導体装置の製造方法は、
　半導体基板上に、前記半導体基板平面に対して垂直方向に立ち、且つ内部に第１の層間絶縁層を有する半導体柱を形成する半導体柱形成工程と、
　前記半導体柱の外周部にあり、且つ前記半導体柱側面から離れて、第１の金属層と、ドナー又はアクセプタ原子を含む第１の半導体層と、垂直方向において前記第１の層間絶縁層と同じ高さにある第２の層間絶縁層と、第２の金属層と、ドナー又はアクセプタ原子を含む第２の半導体層と、第３の層間絶縁層とを、前記半導体基板平面に対して垂直方向に積層材料層を積層することで形成する積層材料層形成工程と、
　熱処理により、前記第１の金属層と前記第１の半導体層とを反応させた第１の合金層と、前記第２の金属層と前記第２の半導体層とを反応させた第２の合金層とを、形成する第１・第２合金層形成工程と、
　熱処理により前記第１の合金層と前記第２の合金層とを、前記半導体柱側面に向けて突出させて、前記第１の合金層と前記第２の合金層とを前記半導体柱の側面に接触させる合金層・半導体柱側面接触工程と、
　前記合金層・半導体柱側面接触工程に続き、熱処理により、前記第１の合金層及び前記第２の合金層内の金属原子を前記半導体柱の半導体原子と反応させて前記半導体柱内に前記第１の合金層と前記第２の合金層を広げると共に、前記第１の合金層と、前記第２の合金層から掃き出された前記ドナー又はアクセプタ原子を前記半導体柱内に拡散させて、前記半導体柱内に前記ドナー又はアクセプタ原子を含む、前記第１の合金層に接した第１の不純物領域と、前記第２の合金層に接した第２の不純物領域とを形成する、半導体柱内合金層・不純物領域形成工程と、
　を備える、
　ことを特徴とする。
　前記半導体柱形成工程の後に、
　前記半導体柱を囲むゲート絶縁層を形成するゲート絶縁層形成工程と、
　前記ゲート絶縁層を囲むゲート導体層を形成するゲート導体層形成工程と、
　前記ゲート導体層を囲む第４の層間絶縁層を形成する第４層間絶縁層形成工程と、
　前記半導体柱の底部にドナー又はアクセプタ原子を含む第３の不純物領域を形成する第３不純物領域形成工程と、
　前記半導体柱の外周部にあり、且つ垂直方向における前記第１の層間絶縁層の下面位置より下方に上面を有する第５の層間絶縁層を形成する第５層間絶縁層形成工程と、
　前記半導体柱の外周に、前記第５の層間絶縁層の上面位置を下方端として、且つ垂直方向における前記第１の層間絶縁層の上面位置より上方に上方端を有した空孔を、前記第４の層間絶縁層と、前記ゲート導体層と、前記ゲート絶縁層との側面を除去して形成し、前記半導体柱の側面を露出させる半導体柱側面露出工程と、を行い、
　前記積層材料層形成工程において、前記第５の層間絶縁層上に、前記第１の金属層と、前記第１の半導体層と、前記第２の層間絶縁層と、前記第２の金属層と、前記第２の半導体層と、前記第３の層間絶縁層との材料原子を、前記半導体基板平面に対して垂直方向から入射させて、前記積層材料層を形成し、
　前記積層材料層形成工程の後に、前記合金層・半導体柱側面接触工程と、前記半導体柱内合金層・不純物領域形成工程とを行い、
　前記第２の不純物領域の上方の前記半導体柱内に、前記第２の不純物領域と同じ導電性を有する第４の不純物領域を形成する第４不純物領域形成工程をさらに有し、
　前記第１の不純物領域と前記第３の不純物領域の一方がソースとして、他方がドレインとして、前記第１の不純物領域と前記第３の不純物領域の間の前記半導体柱の部分がチャネルとして、前記ゲート導体層がゲートとして機能することで第１のＳＧＴ（Surrounding Gate MOS Transistor）が形成され、
　前記第２の不純物領域と前記第４の不純物領域の一方がソースとして、他方がドレインとして、前記第２の不純物領域と前記第４の不純物領域との間の前記半導体柱の部分がチャネルとして、前記ゲート導体層がゲートとして機能することで第２のＳＧＴとが形成される、
　ことが望ましい。
　前記半導体柱内合金層・不純物領域形成工程において、平面視で前記第１の合金層と前記第２の合金層とを前記半導体柱の中心に到達させる、
　ことが望ましい。
　前記積層材料層形成工程において、
　前記第１の金属層と、ドナー及びアクセプタ原子を含まない第３の半導体層とを、形成し、前記第３の半導体層にドナー又はアクセプタ原子をイオン注入して、前記第１の半導体層を形成し、
　前記第２の層間絶縁層上に、前記第２の金属層と、ドナー及びアクセプタ原子を含まない第４の半導体層とを、形成し、前記第４の半導体層にドナー又はアクセプタ原子をイオン注入して、前記第２の半導体層を形成する、
　ことが望ましい。
　前記積層材料層形成工程において、
　前記第１の金属層と、ドナー及びアクセプタ原子を含む第５の半導体層と、前記第２の層間絶縁層と、前記第２の金属層と、前記第５の半導体層と同じ導電性を有する第６の半導体層とを形成し、前記第５の半導体層と前記第６の半導体層の、いずれか一方、または両方に、前記第５の半導体層と異なる導電性を生じるドナーまたはアクセプタ原子を、前記第５の半導体層に含まれるドナー又はアクセプタ原子よりも多くイオン注入して、前記第１の半導体層と、前記第２の半導体層とを形成する、
　ことが望ましい。
　前記第２の合金層と前記第２の層間絶縁層とを貫通し、底部が前記第１の合金層の上面、内部、または下面に達するコンタクトホールを形成するコンタクトホール形成工程と、
　前記コンタクトホールを埋めて、前記第１の合金層と前記第２の合金層とを電気的に接続する配線金属層を形成する配線金属層形成工程と、をさらに有する、
　ことが望ましい。
　前記半導体柱の下方に向いた応力を発生する前記第４の不純物領域を形成する、
　ことが望ましい。
　前記第１の合金層、及び前記第２の合金層と、前記ゲート導体層との間に、空間を形成する
　ことが望ましい。
　本発明によれば、１つの半導体柱の上下に半導体柱の中央部の絶縁層により分離された２つのＳＧＴが形成されているＳＧＴを有する半導体装置において、半導体柱の中央部に形成した絶縁層の上下に形成する、ＳＧＴのソースまたはドレインとなる半導体領域が、ゲート導体層の位置に対して、高精度に、且つ容易に形成することが可能となる。また、本発明によれば、半導体柱の中央部に存在する、ＳＧＴのソースまたはドレインとなる半導体領域内に合金層を形成する場合に発生する半導体柱の曲がり又は倒れを抑制し、半導体領域と、合金層に繋がる配線金属層との接続を確実にすることが可能となる。
本発明の第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図（ａ）と断面構造図（ｂ）、（ｃ）である。 第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図（ａ）と断面構造図（ｂ）、（ｃ）である。 第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図（ａ）と断面構造図（ｂ）、（ｃ）である。 第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図（ａ）と断面構造図（ｂ）、（ｃ）である。 第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図（ａ）と断面構造図（ｂ）、（ｃ）である。 第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図（ａ）と断面構造図（ｂ）、（ｃ）である。 第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図（ａ）と断面構造図（ｂ）、（ｃ）である。 第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図（ａ）と、断面構造図（ｂ）、（ｃ）と、断面拡大図（ｄ）である。 第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図（ａ）と、断面構造図（ｂ）、（ｃ）と、断面拡大図（ｄ）である。 第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図（ａ）と断面構造図（ｂ）、（ｃ）である。 第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図（ａ）と断面構造図（ｂ）、（ｃ）である。 第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図（ａ）と断面構造図（ｂ）、（ｃ）である。 第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図（ａ）と断面構造図（ｂ）、（ｃ）である。 第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図（ａ）と断面構造図（ｂ）、（ｃ）である。 本発明の第２実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図（ａ）と断面構造図（ｂ）、（ｃ）である。 第２実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図（ａ）と断面構造図（ｂ）、（ｃ）である。 本発明の第３実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図（ａ）と断面構造図（ｂ）、（ｃ）である。 第３実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図（ａ）と断面構造図（ｂ）、（ｃ）である。 本発明の第４実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図（ａ）と断面構造図（ｂ）、（ｃ）である。 本発明の第５実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図（ａ）と断面構造図（ｂ）、（ｃ）である。 本発明の第６実施形態に係るＳＧＴを有する半導体装置の製造方法を説明するためのＣＭＯＳインバータ回路の平面図（ａ）と断面構造図（ｂ）、（ｃ）である。 従来例のＳＧＴを示す構造模式図である。 従来例の単一のＳｉ柱に、下方にＮチャネルＳＧＴを形成し、上方にＰチャネルＳＧＴを形成した回路の構造模式図である。
　以下、本発明の実施形態に係る、ＳＧＴを有する柱状半導体装置の製造方法について、図面を参照しながら説明する。
（第１実施形態）
　以下、図１Ａ～図１Ｎを参照しながら、本発明の第１実施形態に係る、ＳＧＴを有する柱状半導体装置の製造方法について説明する。
　図１Ａに、ＳＧＴを有する柱状半導体装置の最初の工程を説明するための、平面図及び断面図を示す。（ａ）は平面図、（ｂ）は（ａ）のＸ－Ｘ’線に沿う断面構造図、（ｃ）は（ａ）のＹ－Ｙ’線に沿う断面構造図を示す。以下に参照するその他の図面も、（ａ）、（ｂ）、（ｃ）で示す各図の関係はこれと同様である。
　図１Ａに示すように、ｉ層基板１上に、熱酸化法によりＳｉＯ２層（図示せず）を形成する。そして、リソグラフィ法とＲＩＥ（Reactive Ion Etching）法を用いて、酸素イオン（Ｏ＋）を注入するための孔を設けたＳｉＯ２層５ａを形成する。この孔は、平面視において、矩形であってもよいし、円形であってもよい。次に、酸素イオンを、ｉ層基板１上面より、例えば加速電圧１００～２００ＫＶ、ドーズ量２×１０１８／ｃｍ２にて、イオン注入する。そして、例えば１１５０℃の熱処理を行い、ｉ層基板１内にＳｉＯ２領域４を形成する（ＳｉＯ２領域４形成については、例えば非特許文献２を参照）。
　次に、図１Ｂに示すように、露出しているｉ層基板１上と、ＳｉＯ２層５ａ上にＳｉＯ２層５ｂを堆積させる。
　次に、図１Ｃに示すように、リソグラフィ法とＲＩＥ法とを用いて、ＳｉＯ２層５ｂをエッチングすることで、ＳｉＯ２層５ｃを形成する。さらにＳｉＯ２層５ｃをマスクとして用いたＲＩＥ法によってｉ層基板１をエッチングすることで、ｉ層基板１表面に対して垂直（上下）方向に延び且つ中央部にＳｉＯ２層４ａを有するＳｉ柱６を形成する。ここでＳｉ柱６の断面形状は、好ましくは、図１Ｃ（ａ）に示すように、ＳｉＯ２層５ａの孔より小さい円形である。また、Ｓｉ柱６の側面の角度は、好ましくは、ｉ層基板１の上表面に対して略直角である。
　次に、図１Ｄに示すように、Ｓｉ柱６の外周におけるｉ層基板１の上表面表層に、イオン注入法によってＮ＋領域７を形成する。続いて、ＣＶＤ（Chemical Vapor Deposition）法を用いてＳｉＯ２膜（図示せず）を堆積し、ＳｉＯ２膜の上表面をＭＣＰ（Mechanical Chemical Polishing）法を用いて平坦化した後、エッチバック法を用いてＳｉＯ２膜をエッチングする。これにより、Ｓｉ柱６の外周におけるｉ層基板１及びＮ＋領域７上にＳｉＯ２層８を残存させる。続いて、ＡＬＤ（Atomic Layer Deposition）法により、Ｓｉ柱６及びＳｉＯ２層８の全体を、酸化ハフニウム（ＨｆＯ２）層９と窒化チタン（ＴｉＮ）層１０とによって、順次、被覆する。その後、ＣＶＤ法によって、Ｓｉ柱６及びＳｉ柱６の周辺全体をＳｉＯ２層１１で覆う。最終的に、ＨｆＯ２層９はＳＧＴのゲート絶縁層となり、ＴｉＮ層１０はＳＧＴのゲート導体層となる。
　次に、リソグラフィ法により形成したレジストをマスクとして用い、図１Ｅに示すように、ＳｉＯ２層１１、ＴｉＮ層１０をＲＩＥ法によってエッチングすることで、Ｓｉ柱６の上表面からＳｉＯ２層８の上表面に亘って、ＳｉＯ２層１１ａとＴｉＮ層１０ａとを形成する。
　次に、図１Ｆに示すように、Ｓｉ柱６の外周に窒化シリコン（ＳｉＮ）層１２ａを形成する。続いて、ＳｉＮ層１２ａ上にレジスト層１３を形成する。ＳｉＯ２層４ａの垂直方向での位置がレジスト層１３の中央部になるように、レジスト層１３を形成する。レジスト層１３は、レジスト材料をｉ層基板１の上表面全体に塗布した後、例えば２００℃の熱処理を行ってレジスト材料の流動性を大きくし、レジスト材料がＳｉ柱６の外側のＳｉＮ層１２ａ上で均質に溜まるようにして形成する。続いて、フッ化水素ガス（以下、「ＨＦガス」と称する。）を全体に供給する。続いて、例えば１８０℃の加熱環境とすることで、ＨＦガスをレジスト層１３内に含まれた水分によって電離し、フッ化水素イオン（ＨＦ２ ＋）（以下、「ＨＦイオン」と称する。）を形成する。このＨＦイオンがレジスト層１３内を拡散して、レジスト層１３に接触するＳｉＯ２層１１ａをエッチングする（ここでのエッチングのメカニズムは非特許文献３を参照のこと。）。一方、レジスト層１３に接触していないＳｉＯ２層１１ａは、殆どエッチングされずに残存する。その後、レジスト層１３を除去する。
　以上によって、図１Ｇに示すように、ＳｉＯ２層１１ａは、ＳｉＮ層１２ａで覆われた領域のＳｉＯ２層１１ｂと、Ｓｉ柱６の上部領域のＳｉＯ２層１１ｃとに分離される。続いて、ＳｉＯ２層１１ｂ、１１ｃをマスクとして用い、ＴｉＮ層１０ａをエッチングすることで、ＴｉＮ層１０ａを、Ｓｉ柱６の下方領域でＳｉＯ２層１１ｂで覆われたＴｉＮ層１０ｂと、Ｓｉ柱６の上方領域でＳｉＯ２層１１ｃで覆われたＴｉＮ層１０ｃとに分離する。続いて、ＳｉＯ２層１１ｂ、１１ｃと、ＴｉＮ層１０ｂ、１０ｃとをマスクとして用い、ＨｆＯ２層９をエッチングすることで、ＨｆＯ２層９を、Ｓｉ柱６の下方領域でＴｉＮ層１０ｂによりその一部が覆われたＨｆＯ２層９ａと、Ｓｉ柱６の上部領域でＴｉＮ層１０ｃに覆われたＨｆＯ２層９ｂとに分離する。こうして、Ｓｉ柱６の側面に開口部３０ａが形成される。その後、ＴｉＮ層１０ｂ、１０ｃの露出部を酸化することで、ＴｉＯ（酸化チタン）層１４ａ、１４ｂを形成する。
　次に、図１Ｈに示すように、熱処理により、Ｎ＋領域７のＡｓ原子をｉ層基板内に拡散させて、Ｎ＋領域７ａを形成する。そして、例えば、ｉ層基板１を配置した基板金属板と、この基板金属板から離間した対向金属板とを用意し、基板金属板に直流電圧を印加し、これら２枚の平行金属板にＲＦ高周波電圧を印加することで対向金属板の材料原子をスパッタしてｉ層基板１上に堆積させるバイアス・スパッタ法を用いて、Ｎｉ原子をｉ層基板１の上表面に垂直な方向から入射させ、ＳｉＮ層１２ａ上にＮｉ層１５ａを形成し、Ｓｉ柱６上にＮｉ層１５ｃを形成する。次に、バイアス・スパッタ法により砒素（Ａｓ）不純物を含んだポリＳｉ層１６ａをＮｉ層１５ａ上に形成し、Ｎｉ層１５ｃ上にドナー不純物となる砒素（Ａｓ）原子を含んだポリＳｉ層１６ｃを形成する。次に、バイアス・スパッタ法を用いて、ＳｉＯ２原子をｉ層基板１の上表面に垂直な方向から入射させ、ポリＳｉ層１６ａ上にＳｉＯ２層１７ａを形成し、ポリＳｉ層１６ｃ上にＳｉＯ２層１７ｃを形成する。そして、Ｎｉ層１５ａ、ポリＳｉ層１６ａ、ＳｉＯ２層１７ａと同じ方法を用いて、ＳｉＯ２層１７ａ上に、Ｎｉ層１５ｂ、アクセプタ不純物となるボロン（Ｂ）原子を含んだポリＳｉ層１６ｂ、ＳｉＯ２層１７ｂを形成し、ＳｉＯ２層１７ｃ上に、Ｎｉ層１５ｄ、ボロン（Ｂ）原子を含んだポリＳｉ層１６ｄ、ＳｉＯ２層１７ｄを形成する。
　Ｎｉ原子、ポリＳｉ原子、ＳｉＯ２原子は、ｉ層基板１の上表面に対して垂直な方向から入射するので、Ｓｉ柱６外周部側面とＮｉ層１５ａ、１５ｂ、ポリＳｉ層１６ａ、１６ｂ、ＳｉＯ２層１７ａとの間に、空間１８が形成される。
　図１Ｈ（ｄ）に、図１Ｈ（ｂ）の点線枠Ａ内の拡大図を示す。ＳｉＯ２層１７ｂ上方表面位置は、空間１８の上端位置より上方にあるように形成される。そして、ＳｉＯ２層１７ｂはＳｉＯ２層１１ｃと接触しているので、密閉された空間１８が形成される。
　次に、図１Ｉに示すように、例えば５５０℃の熱処理を行うことで、Ｎｉ層１５ａ、１５ｂのＮｉ原子をポリＳｉ層１６ａ、１６ｂ内に拡散させてニッケルシリサイド（ＮｉＳｉ）層２０ａ、２０ｂを形成する。ＮｉＳｉ層２０ａ、２０ｂは、ポリＳｉ層１６ａ、１６ｂの体積より膨張する（この体積膨張については非特許文献４を参照のこと）。ポリＳｉ層１６ａはＳｉＮ層１２ａ、ＳｉＯ２層１７ａにより挟まれ、ポリＳｉ層１６ｂはＳｉＯ２層１７ａ、１７ｂにより挟まれているので、ＮｉＳｉ層２０ａ、２０ｂは、主に空間１８内に突出する。ポリＳｉ層１６ａに含まれているＡｓ原子と、ポリＳｉ層１６ｂとに含まれているＢ原子は、ＮｉＳｉ層２０ａ、２０ｂより外側に掃き出される（この掃き出し現象については非特許文献４を参照のこと）。この不純物原子掃き出し効果により、ＮｉＳｉ層２０ａ、２０ｂの形成過程で、空間１８内に突き出したＮｉＳｉ層２０ａ、２０ｂの側面表層に不純物原子を多く含んだ突起部２１ａ、２１ｂが形成される。そして、突起部２１ａ、２１ｂ側面がＳｉ柱６表面に接触する。その後、Ｓｉ柱６上の、ＮｉＳｉ層２０ｃ、２０ｄ、突起部２１ｃ、２１ｄ、ＳｉＯ２層１７ｃ、１７ｄを除去する。
　図１Ｉ（ｄ）に、図１Ｉ（ｂ）の点線枠Ａ内の拡大図を示す。ドナー不純物Ａｓ原子を多く含んだ突起部２１ａと、アクセプタ不純物Ｂ原子を多く含んだ突起部２１ｂとの側面は、Ｓｉ柱６側面表面に接触する。ＳｉＯ２層１７ｂ上方表面位置は、空間１８の上端位置より上方にあるように形成される。これにより、ＮｉＳｉ層２０ａはＳｉＮ層１２ａとＳｉＯ２層１７ａに挟まれ、ＮｉＳｉ層２０ｂはＳｉＯ２層１７ａ、１７ｂに挟まれる。
　次に、図１Ｊに示すように、熱処理を行って、ＮｉＳｉ層２０ａ、２０ｂのシリサイド化を拡張すると共に、不純物掃き出し効果により突起部２１ａ、２１ｂからＡｓ原子、Ｂ原子がＳｉ柱６内に拡散される。そして、ＮｉＳｉ層２０ａ、２０ｂに接したＳｉ柱６の側面表層にＮｉＳｉ層３１ａ、３１ｂが形成されると共に、Ａｓ原子、Ｂ原子が不純物掃き出し効果によりＳｉ柱６内部に拡散され、Ｎ＋領域２ａ、Ｐ＋領域３ａが形成される。ＳｉＯ２層４ａでは、ドナー及びアクセプタ不純物原子の熱拡散が抑えられ、同時にシリサイド化も抑えられるので、Ｎ＋領域２ａ、Ｐ＋領域３ａは、ＳｉＯ２層４ａで分離される。
　次に、図１Ｋに示すように、リソグラフィ法とＲＩＥ法とを用いて、ＮｉＳｉ層２０ａ、２０ｂ、ＳｉＯ２層１７ａ、１７ｂをパターン加工することで、ＮｉＳｉ層２０ａａ、２０ｂｂ、ＳｉＯ２層１７ａａ、１７ｂｂを形成する。
　次に、図１Ｌに示すように、リソグラフィ法とＲＩＥ法とを用いて、ＮｉＳｉ層２０ｂ、ＳｉＯ２層１７ｂをパターン加工することで、Ｘ－Ｘ‘軸方向においてＮｉＳｉ層２０ａａ及びＳｉＯ２層１７ａａよりＳｉ柱６側に後退したＮｉＳｉ層２０ｂｃ、ＳｉＯ２層１７ｂｃ、を形成する。
　次に、図１Ｍに示すように、ＳｉＮ層１２ａを形成した方法と同じ方法を用いることで、その上表面が、ＴｉＮ層１０ｃの高さ方向の中間に位置するように、ＳｉＮ層１２ｂを形成する。続いて、開口部３０ａを形成した方法と同じ方法を用いることで、ＴｉＮ層１０ｃの外周に開口部３０ｂを形成する。続いて、ＴｉＮ層１０ｃに接触したＮｉＳｉ層２２を形成する。次に、ＳｉＯ２層１２ｃを、その上表面の位置がＮｉＳｉ層２２の表面よりも高く、かつＳｉ柱６の頂部よりも低くなるように形成する。その後、ＳｉＯ２層１２ｃをマスクとして用い、ＳｉＯ２層１１ｃ、ＴｉＮ層１０ｃ、ＨｆＯ２層９ｂをエッチングすることで、ＳｉＯ２層１１ｄ、ＴｉＮ層１０ｄ、ＨｆＯ２層９ｃを形成する。次に、ＳｉＯ２層１１ｄ、１２ｃ、ＴｉＮ層１０ｄ、ＨｆＯ２層９ｃをマスクとして用い、ボロン（Ｂ）イオン注入法を用いることで、Ｓｉ柱６の頂部にＰ＋領域２４を形成する。
　次に、図１Ｎに示すように、ＳｉＯ２層１２ｄをＣＶＤ法、ＭＣＰ法によって全体に形成する。続いて、リソグラフィ法とＲＩＥ法とを用いて、ＳｉＯ２層１２ｄ、１２ｃ、ＳｉＮ層１２ｂ、１２ａを貫通させてＴｉＮ層１０ｂ上にコンタクトホール２８ａを形成し、ＳｉＯ２層１２ｄ、１２ｃを貫通させてＮｉＳｉ層２２上にコンタクトホール２８ｂを形成し、ＳｉＯ２層１２ｄを貫通させてＳｉ柱６の頂部上にコンタクトホール２８ｃを形成し、ＳｉＯ２層１２ｄ、１２ｃ、ＳｉＮ層１２ｂ、ＳｉＯ２層１７ｂｃを貫通させてＮｉＳｉ層２０ｂｃ上にコンタクトホール２８ｄを形成し、ＳｉＯ２層１２ｄ、１２ｃ、ＳｉＮ層１２ｂ、ＳｉＯ２層１７ａａを貫通させてＮｉＳｉ層２０ａａ上にコンタクトホール２８ｅを形成し、ＳｉＯ２層１２ｄ、１２ｃ、ＳｉＮ層１２ｂ、１２ａ、ＨｆＯ２層９ａ、ＳｉＯ２層８を貫通させてＮ＋領域７ａ上にコンタクトホール２８ｆを形成する。次に、コンタクトホール２８ａを介してＴｉＮ層１０ｂに電気的に接続するゲート配線金属層Ｖｇ１を形成し、コンタクトホール２８ｂを介してＮｉＳｉ層２２に電気的に接続するゲート配線金属層Ｖｇ２を形成し、コンタクトホール２８ｃを介してＳｉ柱６の頂部のＰ＋領域２４に電気的に接続するドレイン配線金属層Ｖｄ２を形成し、コンタクトホール２８ｄを介してＮｉＳｉ層２０ｂｃに電気的に接続するソース配線金属層Ｖｓ２を形成し、コンタクトホール２８ｅを介してＮｉＳｉ層２０ａａに電気的に接続するドレイン配線金属層Ｖｄ１を形成し、コンタクトホール２８ｆを介してＮ＋領域７ａに電気的に接続するソース配線金属層Ｖｓ１を形成する。そして、ＮｉＳｉ層２０ａａ、２０ｂｃは、空間１８とＳｉＯ２層１７ａａにより分離されている。また、ＮｉＳｉ層２０ａａ、２０ｂｃ、とＴｉＯ層１４ａ、１４ｂとの間に空間が残っているのが好ましい。これにより、ゲート導体層であるＴｉＮ層１０ｂ、１０ｄとＮｉＳｉ層２０ａａ、２０ｂｃとの電気的絶縁性が向上される。
　上記した製造方法により、Ｓｉ柱６の下部のｉ層１ａをチャネル、ｉ層１ａの外周を囲むＨｆＯ２層９ａをゲート絶縁層、ＨｆＯ２層９ａの外周を囲むＴｉＮ層１０ｂをゲート導体層、ｉ層１ａの下方に位置するＮ＋領域７ａをソース、ｉ層１ａ上に位置するＮ＋領域２ａをドレインとしてそれぞれ機能させるＮチャネル型ＳＧＴと、Ｓｉ柱６の上部のｉ層１ｂをチャネル、ｉ層１ｂの外周を囲むＨｆＯ２層９ｃをゲート絶縁層、ＨｆＯ２層９ｃの外周を囲むＴｉＮ層１０ｄをゲート導体層、ｉ層１ｂの下方に位置するＰ＋領域３ａをソース、ｉ層１ｂ上に位置するＰ＋領域２４をドレインとしてそれぞれ機能させるＰチャネル型ＳＧＴと、が形成される。そして、これらＮチャネル型ＳＧＴとＰチャネル型ＳＧＴは、ＳｉＯ２層４ａにより分離される。そして、Ｓｉ柱６の下方にあるＮチャネル型ＳＧＴのドレインＮ＋領域２ａと、上方にあるＰチャネル型ＳＧＴのソースＰ＋領域３ａとは、電気的に独立に、それぞれ、ドレイン配線金属層Ｖｄ１、ソース配線金属層Ｖｓ２により取り出される。
　本実施形態の説明では、Ｓｉ柱６の下部にＮチャネルＳＧＴが形成され、上部にＰチャネルＳＧＴが形成されたが、図１ＨのポリＳｉ層１６ａ、１６ｂに含まれるドナー、またはアクセプタ不純物を選択することにより、上下ＳＧＴのチャネル型を、Ｎチャネル、Ｐチャネルのどちらにも変えることができる。
　図１Ｉで示した工程において、ＮｉＳｉ層２０ａ、２０ｂの空間１８内への膨張と、ドナー、又はアクセプタ不純物原子を多く含んだ突起部２１ａ、２１ｂのＳｉ柱６側面への接続とを行ったが、それ以後の工程で行ってもよい。最終工程までにおいて、図１Ｎで示した構造が得られればよい。
　同様に、図１Ｉで示した工程では、ＮｉＳｉ層３１ａ、３１ｂ、Ｎ＋領域２ａ、Ｐ＋領域３ａの形成を１度の熱処理により行ったが、しかしながら、このように１回のみの熱処理によってＮ＋領域２ａ及びＰ＋領域３ａの形成を行うのでなく、図１Ｉ～図１Ｌで示した工程における、複数回の熱処理によって、ＳＧＴを製造する最終工程までに、ＮｉＳｉ層３１ａ、３１ｂ、Ｎ＋領域２ａ、Ｐ＋領域３ａの形成が行われればよい。
　第１実施形態の柱状半導体装置の製造方法によれば、以下の効果が奏される。
１．図１Ｎに示したように、ＳｉＯ２層４ａとＳｉＯ２層１７ａａとで分離された、電気的に独立な２つのＳＧＴがＳｉ柱６内の上下に形成される。そして、上下ＳＧＴのチャネル型は、回路設計に応じて、独立して、Ｎチャネル型又はＰチャネル型とすることができる。これにより、高密度なＳＧＴ回路が実現できる。
２．図１Ｊで示したように、Ｎ＋領域２ａは、下方端位置が下方ＳＧＴのゲートとなるＴｉＮ層１０ｂ上端位置にあるＮｉＳｉ層２０ａをドナー不純物Ａｓ原子の拡散源として、形成される。これにより、下方ＳＧＴにおいて、ドレインＮ＋領域２ａとゲートＴｉＮ層１０ｂが自己整合により形成される。同様に、Ｐ＋領域３ａは、上面位置が上方ＳＧＴのゲートとなるＴｉＮ層１０ｃ下方端位置にあるＮｉＳｉ層２０ｂをアクセプタ不純物Ｂ原子の拡散源として、形成される。これにより、上方ＳＧＴにおいて、ドレインＰ＋領域３ａとゲートＴｉＮ層１０ｃが自己整合により形成される。そして、２つのドレインのＮ＋領域２ａ、Ｐ＋領域３ａとゲートＴｉＮ層１０ｂ、１０ｃの自己整合形成が同時に行われる特徴を有する。これは、ドレインＮ＋領域２ａ、ゲートＴｉＮ層１０ｂ間と、ドレインＰ＋領域３ａ、ゲートＴｉＮ層１０ｃ間との低容量化と、ＳＧＴ特性バラツキ低減に繋がる。
３．ドレインＮ＋領域２ａ、Ｐ＋領域３ａが、別々に形成されないで、同時に形成される特徴を有する。これは、ＳＧＴ回路を搭載するＩＣ（Integrated Circuit）製造の低コスト化に繋がる。また、これは、ドレインＮ＋領域２ａ、Ｐ＋領域３ａの位置関係を正確に形成できることによる性能バラツキの少ない回路を形成できる利点がある。
４．ドレインＮ＋領域２ａ、Ｐ＋領域３ａ形成の不純物拡散源であるＮｉＳｉ層２０ａ、２０ｂが、ドレインＮ＋領域２ａ、Ｐ＋領域３ａの引き出し配線材料層となる。これは、ＳＧＴを搭載するＩＣ製造の低コスト化に繋がる。
５．ＮｉＳｉ層２０ａ、２０ｂ、２０ａａ、２０ｂｂは、Ｓｉ柱６内にＮｉＳｉ層３１ａ、３１ｂが形成される工程から、そしてその後の工程においても、残存する。ＮｉＳｉ層２０ａ、２０ｂ、２０ａａ、２０ｂｂはＳｉ柱６を支える構造になっており、Ｓｉ柱６の倒れまたは曲がり発生を防止する役割を担う。
６．図１Ｎにおいて、ＮｉＳｉ層２０ａａ、２０ｂｃ、とＴｉＯ層１４ａ、１４ｂとの間に空間が残ることにより、ゲート導体層であるＴｉＮ層１０ｂ、１０ｄとＮｉＳｉ層２０ａａ、２０ｂｃとの電気的絶縁性が向上する。
（第２実施形態）
　以下、図２Ａ、図２Ｂを参照しながら、本発明の第２実施形態に係る、ＳＧＴを有する柱状半導体装置の製造方法について説明する。第２実施形態の製造方法は、以下に説明する構造上の相違点が生じたこと以外は、第１実施形態の図１Ａ～図１Ｎに示す工程と同様な工程によって製造される。
　図１Ａ～図１Ｇに示した工程と同様な工程を行った後に、図２Ａに示すように、スパッタ法によりｉ層基板１表面に対して垂直方向から材料原子を入射させて、ＳｉＮ層１２ａ上に、Ｎｉ層１５ａと、不純物原子を含んでいないポリＳｉ層２９ａと、ＳｉＯ２層１７ａとを、堆積させる。その後、イオン注入法により、ポリＳｉ層２９ａ内にＡｓ原子を注入する。
　次に、図２Ｂに示すように、スパッタ法により材料原子をｉ層基板１表面に対して、垂直方向から入射させて、ＳｉＯ２層１７ａ上に、Ｎｉ層１５ｂと、不純物原子を含んでないポリＳｉ層２９ｂと、ＳｉＯ２層１７ｂとを、堆積させる。そして、イオン注入法により、ポリＳｉ層２９ｂ内にＢ原子を注入する。これにより、図１Ｈと同様に、ドナー不純物Ａｓ原子を含んだポリＳｉ層２９ａと、アクセプタ不純物Ｂ原子を含んだポリＳｉ層２９ｂが形成される。
　本実施形態では、ポリＳｉ層２９ａ、２９ｂへのドナー及びアクセプタ不純物原子の導入をイオン注入法により行っている。これにより、Ｓｉ柱６と同じ複数のＳｉ柱（図示せず）をｉ層基板１上に形成して、同じくこれらＳｉ柱の上下にＳＧＴを形成する場合、リソグラフィ法とイオン注入法により、回路設計に応じてＮチャネル型またはＰチャネル型のＳＧＴが、複数のＳｉ柱の上下に容易に形成できる。
（第３実施形態）
　以下、図３Ａ、図３Ｂを参照しながら、本発明の第３実施形態に係る、ＳＧＴを有する柱状半導体装置の製造方法について説明する。第３実施形態の柱状半導体装置は、以下に説明する構造上の相違点が生じたこと以外は、第１実施形態の図１Ａ～図１Ｎに示す工程と同様な工程によって製造される。
　図１Ｈで示した工程と同じ工程において、図３Ａに示すように、バイアス・スパッタ法を用いて、材料原子をｉ層基板１の上表面に垂直な方向から入射させ、ＳｉＮ層１２ａ上にＮｉ層１５ａ、砒素（Ａｓ）不純物を含んだＮ型ポリＳｉ層２９ａａ、ＳｉＯ２層１７ａ、Ｎｉ層１５ｂ、砒素（Ａｓ）不純物を含んだＮ型ポリＳｉ層２９ｂｂ、ＳｉＯ２層１７ｂを形成する。
　次に、図３Ｂに示すように、イオン注入法により、アクセプタ不純物Ｂ原子を、先にポリＳｉ層２９ｂｂに含まれているドナー不純物濃度より多くの濃度をポリＳｉ層２９ｂｂに注入する。これにより、Ｐ型のポリＳｉ層２９ｂｂを形成する。その後、図１Ｉから図１Ｎの工程を行う。
　また、図３Ｂに示した工程で、Ｂ原子のイオン注入加速電圧を制御することにより、例えば下層ポリＳｉ層２９ａａに注入Ｂ原子分布のピークを持ってくることにより、ポリＳｉ層２９ａａをＰ型、ポリＳｉ層２９ｂｂをＮ型にできる。さらに、図３Ｂに示した工程で、注入Ｂ原子分布のピークをＳｉＯ２層１７ａに持ってきて、ポリＳｉ層２９ａａ、２９ｂｂに同程度Ｂ原子が注入されるようにすれば、２つのポリＳｉ層２９ａａ、２９ｂｂ共にＰ型にすることができる。そして、Ｂ原子のイオン注入を行わないと、ポリＳｉ層２９ａａ、２９ｂｂ共にＮ型にすることができる。これにより、リソグラフィ法とイオン注入法により、回路設計に応じてＮチャネル型またはＰチャネル型のＳＧＴが、複数のＳｉ柱の上下に容易に形成できる。このように、第３実施形態では、第２実施形態と比べてイオン注入工程を半分に減らすことができる。
（第４実施形態）
　以下、図４を参照しながら、本発明の第４実施形態に係る、ＳＧＴを有する柱状半導体装置について説明する。
　図４に示すように、Ｓｉ柱６頂部にアクセプタ原子を含むＳｉ１－ｘＧｅｘ層３３（例えば、ｘ＝０．１７）が形成される。Ｓｉ１－ｘＧｅｘ層３３は、図１ＬにおけるＰ＋領域２４に対応したＰチャネル型ＳＧＴのドレイン層となる。Ｓｉ１－ｘＧｅｘ層３３は、Ｓｉ柱６のＳｉ原子の格子間距離の違いにより、Ｓｉ１－ｘＧｅｘ層３３からＳｉ柱６下方に向けて応力を生じる。そして、Ｓｉ柱６中間にあるＰ＋領域３ａは、突き出てＳｉ柱６外周部に接続したＮｉＳｉ層２０ａａ、２０ｂｂよりの圧縮応力を受ける。この圧縮応力はＰ＋領域３ａからＳｉ柱６上方に向いた応力成分を持つ。
　第４実施形態によれば、Ｓｉ１－ｘＧｅｘ層３３と、Ｐ＋領域３ａとで挟まれたＳｉ柱６のＰチャネル型ＳＧＴのチャネルｉ層１ｂは、Ｓｉ１－ｘＧｅｘ層３３、Ｐ＋領域３ａからの圧縮応力を受ける。これにより、ホール移動度が向上して、Ｐチャネル型ＳＧＴの電流駆動能力を増加できる（圧縮応力によるＰチャネル型ＭＯＳトランジスタのホール移動度増加現象については、例えば非特許文献５を参照）。
（第５実施形態）
　以下、図５を参照しながら、本発明の第５実施形態に係る、ＳＧＴを有する柱状半導体装置について説明する。
　図５に示すように、Ｓｉ柱６内のＮ＋領域２ａ、Ｐ＋領域３ａ内に、ＮｉＳｉ層２０ａａ、２０ｂｂ側面から、断面中心までシリサイド化されたＮｉＳｉ層３１ｃ、３１ｄを形成する。ＮｉＳｉ層３１ｃ、３１ｄはＳｉＯ２層４ａにより分離される。
　図１Ｌでは、ＮｉＳｉ層３１ａ、３１ｂは、Ｓｉ柱６の側面表層に形成されていたが、第５実施形態においては、ＮｉＳｉ層３１ａ、３１ｂに対応するＮｉＳｉ層３１ｃ、３１ｄがＳｉ柱６の断面中心までシリサイド化されて、形成される。第５実施形態によれば、Ｓｉ柱６の中間部に断面全体に膨張係数の異なるＮｉＳｉ層３１ｃ、３１ｄが形成されることによるＳｉ柱６の倒れまたは曲がりを、ＮｉＳｉ層３１ｃ、３１ｄの外周を囲んだＮｉＳｉ層２０ａａ、２０ｂｃが除去されることなく残存することにより、防止することができる。これは、Ｓｉ柱６の断面直径の小さい場合に、さらに効果がある。また、本実施形態を第４実施形態へ適応した場合、図４に示したＮｉＳｉ層３１ａ、３１ｂがＳｉ柱６の外周部に形成されている場合と比べて、ＮｉＳｉ層３１ｄから上方への応力が大きくできる。これにより、ホール移動度が向上して、Ｐチャネル型ＳＧＴの電流駆動能力を更に増加できる。
（第６実施形態）
　以下、図６を参照しながら、本発明の第６実施形態に係る、ＳＧＴを有するＣＭＯＳインバータ回路について説明する。
　図６に示すように、Ｎ＋領域２ａに繋がってＳｉ柱６内にＮｉＳｉ層３１ｃが形成されている。ＮｉＳｉ層３１ｃに繋がってＳｉ柱６を囲んでＮｉＳｉ層２０ａａが形成されている。Ｐ＋領域３ａに繋がってＳｉ柱６内にＮｉＳｉ層３１ｄが形成されている。ＮｉＳｉ層３１ｄに繋がってＳｉ柱６を囲んでＮｉＳｉ層２０ｂｂが形成されている。ＮｉＳｉ層２０ａａ、ＳｉＯ２層１７ａａ、ＮｉＳｉ層２０ｂｂ、ＳｉＯ２層１７ｂｂは、平面視において同一形状に形成されている。ＳｉＯ２層１２ｄ、１２ｃ、ＳｉＮ層１２ｂ、ＮｉＳｉ層２０ａａ、ＳｉＯ２層１７ａａ、ＮｉＳｉ層２０ｂｂ、ＳｉＯ２層１７ｂｂを貫通してＳｉＮ層１２ａ上にコンタクトホール２８ｃが形成されている（コンタクトホール２８ｃの底面はＮｉＳｉ層２０ａａの上面または中間部であってもよい）。そして、平面視において、ＴｉＮ層１０ｄに接続したＮｉＳｉ層２２ａが、ＴｉＮ層１０ｂと同一形状に形成されている。そして、ＳｉＯ２層１２ｄ、１２ｃ、ＮｉＳｉ層２２ａ、ＳｉＮ層１２ｂ、１２ａを貫通して、ＴｉＮ層１０ｂ上にコンタクトホール２８ａが形成されている。そして、コンタクトホール２８ａを介して入力配線金属層Ｖｉｎが形成され、コンタクトホール２８ｂを介して電源配線金属層Ｖｄｄが形成され、コンタクトホール２８ｃを介して出力配線金属層Ｖｏｕｔが形成され、コンタクトホール２８ｄを介してアース配線金属層Ｖｓｓが形成される。ＮｉＳｉ層２０ａａ、２０ｂｂは、出力配線金属層Ｖｏｕｔを介して、電気的に接続される。そして、ＮｉＳｉ層２２ａとＴｉＮ層１０ｂは、入力配線金属層Ｖｉｎを介して、電気的に接続される。これにより、Ｓｉ柱６に下部にＮチャネル型ＳＧＴ、上部にＰチャネル型ＳＧＴを有したＣＭＯＳインバータ回路が形成される。
　このように、ＮｉＳｉ層２０ａａ、２０ｂｂを貫通するコンタクトホール２８ｃを形成し、このコンタクトホール２８ｃを介して出力配線金属層Ｖｏｕｔを形成することにより、平面視における１つのコンタクトホール２８ｃだけにより、これまでＳｉＯ２層１７ａａにより電気的に分離されていたＮｉＳｉ層２０ａａ、２０ｂｂが接続される。これにより、ＳＧＴを有したＣＭＯＳインバータ回路のｉ層基板１上での占有面積を小さくできる。
　なお、第１実施形態では、材料原子をバイアス・スパッタ法を用いてｉ層基板１の上表面に対して垂直な方向から入射することでＮｉ層１５ａ、１５ｂ、ポリＳｉ層１６ａ、１６ｂ、ＳｉＯ２層１７ａ、１７ｂを形成した。材料原子をｉ層基板１の上表面に対して垂直な方向から入射できる方法であれば、バイアス・スパッタ法以外の方法を用いてもよい。このことは、本発明に係るその他の実施形態においても同様に適用可能である。
　また、第１実施形態では、ポリＳｉ層１６ａ、１６ｂのシリサイド化に伴ってＮｉＳｉ層２０ａ、２０ｂを空間１８内へ突起させた。このＮｉ層１５ａ、１５ｂの代わりに、チタン（Ｔｉ）、コバルト（Ｃｏ）などの他の金属層を用いてシリサイド層の空間１８内への突起を行ってもよい。このことは、本発明に係るその他の実施形態においても同様に適用可能である。
　また、第１実施形態では、下層にＮｉ層１５ａ、１５ｂを形成し、上層にドナーまたはアクセプタ不純物を含んだポリＳｉ層１６ａ、１６ｂを形成したが、上層にＮｉ層１５ａ、１５ｂを形成し、下層にドナーまたはアクセプタ不純物を含んだポリＳｉ層１６ａ、１６ｂを形成してもよい。このことは、本発明に係るその他の実施形態においても同様に適用可能である。
　また、第１実施形態では、Ｎｉ層１５ａとポリＳｉ層１６ａの２層及びＮｉ層１５ｂとポリＳｉ層１６ｂの２層から、その後の熱処理によって、ＮｉＳｉ層２０ａ、２０ｂをそれぞれ形成したが、Ｎｉ層１５ａ、１５ｂはポリＳｉ層１６ａ、１６ｂの上下のどちらに形成しても良い。また複数層のＮｉ層と複数層のポリＳｉ層からＮｉＳｉ層２０ａ、２０ｂをそれぞれ形成してもよい。このことは、本発明に係るその他の実施形態においても同様に適用可能である。
　また、第１実施形態では、ｉ層基板１の上表面に対して側面の角度が略直角（約９０度）であるＳｉ柱６を形成し、材料原子をバイアス・スパッタ法を用いてｉ層基板１の上表面に対して垂直な方向から入射することでＮｉ層１５ａ、１５ｂ、ポリＳｉ層１６ａ、１６ｂ、ＳｉＯ２層１７ａ、１７ｂを形成した。ここでは、Ｓｉ柱６の側面の角度を、ｉ層基板１の上表面に対して略直角とすることにより、Ｓｉ柱６の外周を囲むＳｉＯ２層１１ｃの側部表面へのＮｉ、Ｓｉ、ＳｉＯ２材料原子の堆積が防止されている。このＳｉ柱６の側面の角度は、Ｓｉ柱６の外周を囲むＳｉＯ２層１１ｃの側部表面にＮｉ、Ｓｉ、ＳｉＯ２材料原子が堆積されない限り、９０度よりも小さくともよい。例えば、バイアス・スパッタ法では、ｉ層基板１を配置する基板電極板と、ｉ層基板１から離間した対抗電極板との間に印加するバイアス電圧を制御することで、ＳｉＯ２層１１ｃの側部表面にＮｉ、Ｓｉ、ＳｉＯ２材料原子が堆積されることが防止できる（これについて基本的な方法に関しては、非特許文献６を参照のこと。）。また、ＳｉＯ２層１１ｃの側部表面にＮｉ、Ｓｉ、ＳｉＯ２材料原子が堆積されても、例えば希釈フッ酸溶液などで簡単にエッチング除去可能なものであれば問題はない。このことは、本発明に係るその他の実施形態においても適用可能である。
　また、第１実施形態では、Ｓｉ柱６側面表面と、ＮｉＳｉ層２０ａ、２０ｂとの接続、Ｓｉ柱６内でのＮｉＳｉ層３１ａ、３１ｂの形成、Ｎ＋領域２ａ、Ｐ＋領域３ａの形成は、図１Ｊにおける熱処理によって行った。これら、Ｓｉ柱６側面表面とＮｉＳｉ層２０ａ、２０ｂとの接続、Ｓｉ柱６内のＮｉＳｉ層３１ａ、３１ｂの形成、Ｎ＋領域２ａ、Ｐ＋領域３ａの形成は、ＳＧＴを製造する最終工程までに行われればよい。このことは、本発明に係るその他の実施形態においても適用可能である。
　また、第１実施形態では、ポリＳｉ層２０ａ、２０ｂを用いたが、アモルファス層であってもよい。このことは、本発明に係るその他の実施形態においても適用可能である。
　また、第１実施形態では、ＳｉＮ層１２ａ、１２ｂの単体材料層を用いて説明したが、下部にＳｉＯ２層、上部にＳｉＮ層を用いてもよい、また、ＳｉＮ層１２ａ、１２ｂに換えて、ＨＦイオンの拡散係数が小さい絶縁材料層を用いてもよい。このことは、本発明に係るその他の実施形態においても適用可能である。
　第５実施形態では、Ｓｉ柱６の断面中心までシリサイド化されてＮｉＳｉ層３１ｃ、３１ｄが形成された。このことは、本発明に係るその他の実施形態においても、なんらＳＧＴ動作に不都合を生じないので、その他の実施形態に適用可能である。
　また、上記各実施形態では、半導体柱としてＳｉ（シリコン）柱を用いた例について説明した。しかしこれに限られず、本発明の技術思想は、シリコン以外の半導体材料からなる半導体柱を用いた、ＳＧＴを有する半導体装置にも適用可能である。
　また、上記各実施形態は、１つのＳｉ柱に２個のＳＧＴが形成されている半導体装置の製造方法を用いて説明した。しかしこれに限られず、本発明の技術思想は、１個の半導体柱に１個、または３個以上のＳＧＴを有する半導体装置の製造方法にも適用可能である。
　第１実施形態では、Ｓｉ柱６において、下部にＮチャネル型ＳＧＴが形成され、上部にＰチャネル型ＳＧＴが形成されている形態としたが、下部にＰチャネル型ＳＧＴ、上部にＮチャネル型ＳＧＴが形成された回路に対しても、本発明の技術的思想が適用可能である。また、上下共にＮチャネル又はＰチャネル型ＳＧＴを用いた回路の形成にも本発明の技術思想は適用可能である。このことは、本発明に係るその他の実施形態においても適用可能である。
　また、上記各実施形態では、ＳＧＴは、Ｓｉ柱６などの半導体柱の外周にＨｆＯ２層（ゲート絶縁層）９ｃが形成され、ＨｆＯ２層９ｃの外周にＴｉＮ層（ゲート導体層）１０ｄが形成されている構造を有する。しかしこれに限られず、ゲート絶縁層とゲート導体層との間に電気的に浮遊した導体層、又は、例えばＳｉＮ層などの電荷蓄積層を有する不揮発性メモリ素子もＳＧＴの１種であるので、このような不揮発性メモリ素子にも、本発明の技術思想を適用することができる。この場合、ＨｆＯ２層の代わりにトンネル酸化膜としてＳｉＯ２層を用いることが好ましい。
　また、第１実施形態では、ゲート絶縁層がＨｆＯ２層からなる形態とした。しかしこれに限られず、ゲート絶縁層は他の絶縁材料からなる形態でもよい。
　また、上記各実施形態では、本発明の技術思想は、その他の回路、装置、素子などの半導体装置にも適用可能である。
　また、第１実施形態では、ゲート導電層がＴｉＮ層１０ｂ、１０ｄからなる形態とした。しかしこれに限られず、ゲート導電層は、他の金属材料からなる形態でもよい。また、ゲート導電層は、金属層と例えばポリＳｉ層などからなる多層構造からなる形態でもよい。また、Ｎ＋領域２ａ及びＰ＋領域３ａからなる不純物領域は、このように異なる導電型からなる不純物層から構成されるものでも、同じ導電型からなる不純物層から構成されるものでもよい。不純物領域が同じ導電型からなる場合は、２つの不純物層が全体として同種の導電型からなる１つの不純物領域を構成する。一方、不純物領域が異なる導電型からなる場合でも、これと同様に、２つの不純物層が全体として一つの不純物領域を構成する。このような構成は、本発明に係るその他の実施形態においても同様に適用可能である。
　また、第１実施形態では、図１Ｆにおいて、Ｓｉ柱６側面に開口部３０ａを形成した後、ＴｉＮ層１０ｂ、１０ｃの露出部を酸化して、絶縁ＴｉＯ層１４ａ、１４ｂを形成した。絶縁ＴｉＯ層１４ａ、１４ｂはＴｉＮ層１０ｂ、１０ｃを酸化したものであるので、Ｎ原子が含まれている。したがって、絶縁ＴｉＯ層１４ａ、１４ｂはＴｉ原子を含む絶縁層としても良い。このことは、本発明に係るその他の実施形態においても適用可能である。
　また、第１実施形態において、ＮｉＳｉ層２０ａａ、２０ｂｂと、ゲート導体層のＴｉＮ層１０ｂ、１０ｄの間に空間が形成されている場合は、絶縁ＴｉＯ層１４ａ、１４ｂはなくてもよい。このことは、本発明に係るその他の実施形態においても適用可能である。
　また、第１実施形態では、図１Ｆにおいて、Ｓｉ柱６側面に開口部３０ａを形成した後、ＴｉＮ層１０ｂ、１０ｃの露出部を酸化して、絶縁ＴｉＯ層１４ａ、１４ｂを形成したが、絶縁ＴｉＯ層１４ａ、１４ｂの替わりに、例えばＳｉＯ２層などの他の絶縁層が被覆されてもよい。例えば、図１ＦにおいてＡＬＤ法によりＳｉ柱６全体を覆ってＳｉＯ２膜を被覆し、そのあと、図１Ｅで示した開口部３０ａを形成したのと同じ方法を用いて、ＴｉＮ層１０ｂ、１０ｃの露出部をＳｉＯ２層で覆った状態で、開口部の形成を行ってもよい。
　また、上記各実施形態において、ｉ層基板１の代わりに、ＳＯＩ（Silicon on Insulator）基板を用いて、このＳＯＩ基板のＳｉＯ２層を、図１ＢにおけるＳｉＯ２領域４としてもよい。この場合、ｉ層基板１上に形成される他のＳｉ柱にもＳｉＯ２層４ａと同じＳｉＯ２層が形成される。このことは、本発明に係るその他の実施形態においても適用可能である。
　また、第１実施形態では、Ｎ＋領域２ａとＰ＋領域３ａとをＳｉＯ２層４ａで分離した場合について説明したが、他の絶縁材料層が形成されている場合にも本発明の技術思想は適用可能である。このことは、本発明のその他の実施形態においても同様に適用される。
　また、第１実施形態の図１Ｂを用いた説明では、ＳｉＯ２層５ｂを露出しているｉ層基板１上と、ＳｉＯ２層５ａ上に堆積させたが、ＳｉＯ２層５ｂは、例えばＳｉＮ層などの他の絶縁層であってもよい。このことは、本発明のその他の実施形態においても同様に適用される。
　また、第５実施形態では、Ｓｉ柱６の頂部に、Ｓｉ柱６の下方に応力を発生するＳｉ１－ｘＧｅｘ層３３を用いたが、Ｓｉ柱６の下方に応力を発生し、Ｐチャネル型ＳＧＴのソース、またはドレインになる材料層であれば、他の材料層であってもよい。
　また、第１実施形態において、Ｓｉ柱６の上下に形成した２個のＳＧＴの内１個又は２個のＳＧＴが、ゲート導体層に印加される電圧によるソース電流及びドレイン電流がＮ＋領域２ａ、７ａ間及びＰ＋領域３ａ、２４間を流れるトンネル現象によって動作されるトンネル型ＳＧＴであってもよい。このことは、本発明のその他の実施形態においても同様に適用される。
　本発明は、本発明の広義の精神と範囲を逸脱することなく、様々な実施形態及び変形が可能とされるものである。また、上述した実施形態は、本発明の一実施例を説明するためのものであり、本発明の範囲を限定するものではない。上記実施例及び変形例は任意に組み合わせることができる。さらに、必要に応じて上記実施形態の構成要件の一部を除いても本発明の技術思想の範囲内となる。
　本発明に係る、柱状半導体装置の製造方法によれば、高集積度な半導体装置が得られる。
１　ｉ層基板
１ａ、１ｂ　ｉ層
２ａ、７、７ａ　Ｎ＋領域
３ａ、２４　Ｐ＋領域
４　ＳｉＯ２領域
４ａ、５ａ、５ｂ、５ｃ、８、１１、１１ａ、１１ｂ、１１ｃ、１１ｄ、１７ａ、１７ｂ、１７ｃ、１７ｄ、１７ａａ、１７ｂｂ、１７ｃ、１２ｃ、１２ｄ　ＳｉＯ２層
６　Ｓｉ柱
９、９ａ、９ｂ、９ｃ　ＨｆＯ２層
１０、１０ａ、１０ｂ、１０ｃ、１０ｄ　ＴｉＮ層
１２ａ、１２ｂ　ＳｉＮ層
１３　レジスト層
１４ａ、１４ｂ　ＴｉＯ層
１５ａ、１５ｂ、１５ｃ、１５ｄ　Ｎｉ層
１６ａ、１６ｂ、１６ｃ、１６ｄ、２９ａ、２９ｂ、２９ａａ、２９ｂｂ　ポリＳｉ層
１８　空間
２０ａ、２０ｂ、２０ｃ、２０ｄ、２０ａａ、２０ｂｂ、２０ｂｃ、２２、３１ａ、３１ｂ、３１ｃ、３１ｄ　ＮｉＳｉ層
２１ａ、２１ｂ、２１ｃ、２１ｄ　ドナーまたはアクセプタ不純物を多く含んだ突起部
３０ａ、３０ｂ　開口部
３３　Ｓｉ１－ｘＧｅｘ層
２８ａ、２８ｂ、２８ｃ、２８ｄ、２８ｅ、２８ｆ　コンタクトホール
Ｖｇ１、Ｖｇ２　ゲート配線金属層
Ｖｄ１、Ｖｄ２　ドレイン配線金属層
Ｖｓ１、Ｖｓ２　ソース配線金属層

Claims (15)

  1. 　半導体基板上に、前記半導体基板平面に対して垂直方向に立った半導体柱と、
    　前記半導体柱内に形成された、第１の層間絶縁層と、
    　前記半導体柱内に、前記第１の層間絶縁層に接して、且つ前記第１の層間絶縁層の下方に形成された、ドナー又はアクセプタ原子を含む第１の不純物領域と、
    　前記半導体柱内に、前記第１の層間絶縁層に接して、且つ前記第１の層間絶縁層の上方に形成された、ドナー又はアクセプタ原子を含む第２の不純物領域と、
    　前記第１の不純物領域の側面に接し、前記半導体柱内と、前記半導体柱の外周とに形成されている第１の合金層と、
    　前記第２の不純物領域の側面に接し、前記半導体柱内と、前記半導体柱の外周とに形成されている第２の合金層と、
    　前記第１の合金層と前記第２の合金層との間にあり、且つ側面が前記半導体柱側面と離れて形成された、第２の層間絶縁層とを有する、
    　ことを特徴とする柱状半導体装置。
  2. 　前記半導体基板上に、前記半導体基板平面に対して垂直方向に立った前記半導体柱と、
    　前記半導体柱を囲むゲート絶縁層と、
    　前記ゲート絶縁層を囲むゲート導体層と、
    　前記半導体柱の底部に形成された、前記第１の不純物領域と同じ導電性を有する第３の不純物領域と、
    　前記第２の不純物領域の上方の前記半導体柱内にある、前記第２の不純物領域と同じ導電性を有する第４の不純物領域と、
    　　前記第１の合金層の下面に接した第３の層間絶縁層と、
    　　前記第２の合金層の上面に接した第４の層間絶縁層と、
    　　前記第１の不純物領域と前記第３の不純物領域の一方がソースとして、他方がドレインとして、前記第１の不純物領域と前記第３の不純物領域の間の前記半導体柱の部分がチャネルとして、前記ゲート導体層がゲートとして機能することで第１のＳＧＴ（Surrounding Gate MOS Transistor）が形成され、
    　前記第２の不純物領域と前記第４の不純物領域の一方がソースとして、他方がドレインとして、前記第２の不純物領域と前記第４の不純物領域との間の前記半導体柱の部分がチャネルとして、前記ゲート導体層がゲートとして機能することで第２のＳＧＴとが形成される、
    　ことを特徴とする請求項１に記載の柱状半導体装置。
  3. 　前記第１の合金層と前記第２の合金層は平面視で前記半導体柱の中心まで形成されている、
    　ことを特徴とする請求項１に記載の柱状半導体装置。
  4. 　前記第１の合金層と前記第２の合金層は配線導体材料層である、
    　ことを特徴とする請求項１に記載の柱状半導体装置。
  5. 　前記第１の合金層と前記第２の合金層は、前記第２の合金層と前記第２の層間絶縁層とを貫通し、底部が前記第１の合金層の上面、内部、または下面に達するコンタクトホールを介して、前記コンタクトホールの上部に形成した配線金属層に接続されている、
    　ことを特徴とする請求項１に記載の柱状半導体装置。
  6. 　前記半導体柱にあって、前記第４の不純物領域から下方に向けて応力が形成されている、
    　ことを特徴とする請求項２に記載の柱状半導体装置。
  7. 　前記第１の合金層及び前記第２の合金層と、前記ゲート導体層との間に、空間を有する、
    　ことを特徴とする請求項２に記載の柱状半導体装置。
  8. 　半導体基板上に、前記半導体基板平面に対して垂直方向に立ち、且つ内部に第１の層間絶縁層を有する半導体柱を形成する半導体柱形成工程と、
    　前記半導体柱の外周部にあり、且つ前記半導体柱側面から離れて、第１の金属層と、ドナー又はアクセプタ原子を含む第１の半導体層と、垂直方向において前記第１の層間絶縁層と同じ高さにある第２の層間絶縁層と、第２の金属層と、ドナー又はアクセプタ原子を含む第２の半導体層と、第３の層間絶縁層とを、前記半導体基板平面に対して垂直方向に積層材料層を積層することで形成する積層材料層形成工程と、
    　熱処理により、前記第１の金属層と前記第１の半導体層とを反応させた第１の合金層と、前記第２の金属層と前記第２の半導体層とを反応させた第２の合金層とを、形成する第１・第２合金層形成工程と、
    　熱処理により前記第１の合金層と前記第２の合金層とを、前記半導体柱側面に向けて突出させて、前記第１の合金層と前記第２の合金層とを前記半導体柱の側面に接触させる合金層・半導体柱側面接触工程と、
    　前記合金層・半導体柱側面接触工程に続き、熱処理により、前記第１の合金層及び前記第２の合金層内の金属原子を前記半導体柱の半導体原子と反応させて前記半導体柱内に前記第１の合金層と前記第２の合金層を広げると共に、前記第１の合金層と、前記第２の合金層から掃き出された前記ドナー又はアクセプタ原子を前記半導体柱内に拡散させて、前記半導体柱内に前記ドナー又はアクセプタ原子を含む、前記第１の合金層に接した第１の不純物領域と、前記第２の合金層に接した第２の不純物領域とを形成する、半導体柱内合金層・不純物領域形成工程と、
    　を備える、
    　ことを特徴とする柱状半導体装置の製造方法。
  9. 　前記半導体柱形成工程の後に、
    　前記半導体柱を囲むゲート絶縁層を形成するゲート絶縁層形成工程と、
    　前記ゲート絶縁層を囲むゲート導体層を形成するゲート導体層形成工程と、
    　前記ゲート導体層を囲む第４の層間絶縁層を形成する第４層間絶縁層形成工程と、
    　前記半導体柱の底部にドナー又はアクセプタ原子を含む第３の不純物領域を形成する第３不純物領域形成工程と、
    　前記半導体柱の外周部にあり、且つ垂直方向における前記第１の層間絶縁層の下面位置より下方に上面を有する第５の層間絶縁層を形成する第５層間絶縁層形成工程と、
    　前記半導体柱の外周に、前記第５の層間絶縁層の上面位置を下方端として、且つ垂直方向における前記第１の層間絶縁層の上面位置より上方に上方端を有した空孔を、前記第４の層間絶縁層と、前記ゲート導体層と、前記ゲート絶縁層との側面を除去して形成し、前記半導体柱の側面を露出させる半導体柱側面露出工程と、を行い、
    　前記積層材料層形成工程において、前記第５の層間絶縁層上に、前記第１の金属層と、前記第１の半導体層と、前記第２の層間絶縁層と、前記第２の金属層と、前記第２の半導体層と、前記第３の層間絶縁層との材料原子を、前記半導体基板平面に対して垂直方向から入射させて、前記積層材料層を形成し、
    　前記積層材料層形成工程の後に、前記合金層・半導体柱側面接触工程と、前記半導体柱内合金層・不純物領域形成工程とを行い、
    　前記第２の不純物領域の上方の前記半導体柱内に、前記第２の不純物領域と同じ導電性を有する第４の不純物領域を形成する第４不純物領域形成工程をさらに有し、
    　前記第１の不純物領域と前記第３の不純物領域の一方がソースとして、他方がドレインとして、前記第１の不純物領域と前記第３の不純物領域の間の前記半導体柱の部分がチャネルとして、前記ゲート導体層がゲートとして機能することで第１のＳＧＴ（Surrounding Gate MOS Transistor）が形成され、
    　前記第２の不純物領域と前記第４の不純物領域の一方がソースとして、他方がドレインとして、前記第２の不純物領域と前記第４の不純物領域との間の前記半導体柱の部分がチャネルとして、前記ゲート導体層がゲートとして機能することで第２のＳＧＴとが形成される、
    　ことを特徴とする請求項８に記載の柱状半導体装置の製造方法。
  10. 　前記半導体柱内合金層・不純物領域形成工程において、平面視で前記第１の合金層と前記第２の合金層とを前記半導体柱の中心に到達させる、
    　ことを特徴とする請求項８に記載の柱状半導体装置の製造方法。
  11. 　前記積層材料層形成工程において、
    　前記第１の金属層と、ドナー及びアクセプタ原子を含まない第３の半導体層とを、形成し、前記第３の半導体層にドナー又はアクセプタ原子をイオン注入して、前記第１の半導体層を形成し、
    　前記第２の層間絶縁層上に、前記第２の金属層と、ドナー及びアクセプタ原子を含まない第４の半導体層とを、形成し、前記第４の半導体層にドナー又はアクセプタ原子をイオン注入して、前記第２の半導体層を形成する、
    　ことを特徴とする請求項８に記載の柱状半導体装置の製造方法。
  12. 　前記積層材料層形成工程において、
    　前記第１の金属層と、ドナー及びアクセプタ原子を含む第５の半導体層と、前記第２の層間絶縁層と、前記第２の金属層と、前記第５の半導体層と同じ導電性を有する第６の半導体層とを形成し、前記第５の半導体層と前記第６の半導体層の、いずれか一方、または両方に、前記第５の半導体層と異なる導電性を生じるドナーまたはアクセプタ原子を、前記第５の半導体層に含まれるドナー又はアクセプタ原子よりも多くイオン注入して、前記第１の半導体層と、前記第２の半導体層とを形成する、
    　ことを特徴とする請求項８に記載の柱状半導体装置の製造方法。
  13. 　前記第２の合金層と前記第２の層間絶縁層とを貫通し、底部が前記第１の合金層の上面、内部、または下面に達するコンタクトホールを形成するコンタクトホール形成工程と、
    　前記コンタクトホールを埋めて、前記第１の合金層と前記第２の合金層とを電気的に接続する配線金属層を形成する配線金属層形成工程と、をさらに有する、
    　ことを特徴とする請求項８に記載の柱状半導体装置の製造方法。
  14. 　前記半導体柱の下方に向いた応力を発生する前記第４の不純物領域を形成する、
    　ことを特徴とする請求項９に記載の柱状半導体装置の製造方法。
  15. 　前記第１の合金層、及び前記第２の合金層と、前記ゲート導体層との間に、空間を形成する、
    　ことを特徴とする請求項９に記載の柱状半導体装置の製造方法。
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