WO2016002508A1 - 半導体集積回路装置 - Google Patents

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    • H10D84/856—Complementary IGFETs, e.g. CMOS the complementary IGFETs having different architectures than each other, e.g. high-voltage and low-voltage CMOS

Definitions

  • the present invention relates to a semiconductor integrated circuit device.
  • HVIC high voltage integrated circuit
  • FIG. 10 is a circuit diagram showing a connection configuration of the high voltage integrated circuit device.
  • FIG. 10 shows a power converter including a half bridge circuit in which two switching power devices (IGBTs 114 and 115) are connected in series.
  • the power conversion device shown in FIG. 10 is an HVIC, low voltage power supplies (first and second low voltage power supplies) 112 and 113, IGBTs 114 and 115, free wheeling diodes (FWD: Free Wheel Diode) 116 and 117, L load (inductive load) 118 and a capacitor 119.
  • This power conversion device alternately outputs a high potential or a low potential from the output terminal Vs terminal 111 by alternately turning on the IGBT 115 which is the upper arm and the IGBT 114 which is the lower arm of the half bridge circuit. AC power is supplied to 118 (is flowing).
  • the HVIC is a drive element that complementarily turns on and off the IGBT 115 which is the upper arm of the half bridge circuit and the IGBT 114 which is the lower arm.
  • the IGBTs 114 and 115 are operated by the HVIC so that the IGBT 115 of the upper arm is turned on and the IGBT 114 of the lower arm is turned off.
  • the IGBTs 114 and 115 are operated by the HVIC so that the IGBT 115 in the upper arm is turned off and the IGBT 114 in the lower arm is turned on.
  • the HVIC outputs the gate signal of the lower arm IGBT 114 from L-OUT with reference to the potential of GND (ground potential). Further, the HVIC outputs a gate signal of the IGBT 115 of the upper arm from H-OUT with reference to the potential of the Vs terminal 111.
  • the HVIC outputs a level shift function (level shift circuit (level up circuit or level down circuit): not shown) in order to output the gate signal of the upper arm IGBT 115 from H-OUT with reference to the potential of the Vs terminal 111.
  • the level-up circuit raises the logic level input signal input from H-IN to generate a gate signal of the IGBT 115.
  • the level down circuit receives an abnormal signal 110 such as overheat or overcurrent of the IGBT 115, forms an alarm signal based on the abnormal signal 110, and reduces the level of the alarm signal.
  • Connected to H-IN is the gate of a complementary metal oxide semiconductor (CMOS) circuit (low side circuit unit: not shown) as a peripheral circuit on the low side (preceding stage) of the level-up circuit.
  • CMOS complementary metal oxide semiconductor
  • H-IN is an input terminal for receiving an input of an input signal to be transmitted to the low side circuit section at the front stage of the level up circuit.
  • CMOS circuit high side circuit unit: not shown
  • H-OUT is connected to the gate of the IGBT 115 of the upper arm disposed at the rear stage of the HVIC.
  • H-OUT is an output terminal for supplying a gate signal to the IGBT 115.
  • L-IN is an input terminal that receives an input of an input signal transmitted to a CMOS circuit that supplies a gate signal to the IGBT 114.
  • the CMOS circuit that supplies the gate signal to the IGBT 114 generates a gate signal of the IGBT 114 based on the input signal of the logic level input from the L-IN.
  • the output terminal of a CMOS circuit that supplies a gate signal to the IGBT 114 is connected to L-OUT.
  • the L-OUT is connected to the gate of the lower arm IGBT 114 disposed at the rear stage of the HVIC.
  • L-OUT is an output terminal for supplying a gate signal to the IGBT 114.
  • ALM-IN indicates the input of the abnormal signal 110 of the IGBT 115.
  • the abnormal signal 110 is input to a detection circuit (not shown) that forms an alarm signal based on the abnormal signal 110.
  • Connected to ALM-OUT is an output terminal of a CMOS circuit (low side circuit unit: not shown) which is a peripheral circuit on the low side (next stage) of the level down circuit.
  • ALM-OUT is an output terminal for outputting an alarm signal leveled down by the level down circuit.
  • H-VDD is a terminal connected to the high potential side of the low voltage power supply 113 based on the potential of Vs.
  • L-VDD is a terminal connected to the high potential side of the low voltage power supply 112 with reference to the potential of GND.
  • Vs is a terminal of an intermediate potential (floating potential) that changes from the potential of the high potential side Vss of the high voltage power supply (main circuit power supply) to the potential of GND, and is the same potential as the Vs terminal 111.
  • GND is a ground (ground) terminal.
  • the low voltage power supply 112 is a low side drive power supply connected between L-VDD and GND of the HVIC.
  • the low voltage power supply 113 is a high side drive power supply connected between H-VDD and Vs of the HVIC.
  • low voltage power supply 113 is connected to an external capacitor (not shown) charged by an external bootstrap diode (not shown) connected between L-VDD and H-VDD.
  • the emitter of the IGBT 114 is connected to GND, which is the low potential side of the high voltage power supply, and the collector is connected to the emitter of the IGBT 115.
  • the collector of the IGBT 115 is connected to the high potential side Vss of the high voltage power supply.
  • FWDs 116 and 117 are connected in anti-parallel to the IGBTs 114 and 115, respectively.
  • the connection point between the collector of the IGBT 114 and the emitter of the IGBT 115 (that is, the output terminal of the half bridge circuit) is connected to the Vs terminal 111.
  • the Vs terminal 111 is connected to the Vs and L load 118 of the HVIC.
  • the L load 118 is, for example, an AC resistance (reactance) such as a motor or a lighting that operates using a bridge circuit configured by combining half bridge circuits (IGBTs 114 and 115).
  • the capacitor 119 is connected between L-VDD and GND.
  • FIG. 11 is a circuit diagram showing a configuration of the level up circuit.
  • FIG. 12 is a circuit diagram showing the configuration of the level down circuit. 11 and 12 show, as peripheral circuits of the level shift circuit, a CMOS circuit transmitting an input signal to the level shift circuit, and a CMOS circuit transmitting an output signal of the level shift circuit to a subsequent stage.
  • H-IN, H-OUT, ALM-IN, ALM-OUT, H-VDD, L-VDD, Vs and GND shown in FIGS. 11 and 12 are H-IN, H-OUT and ALM shown in FIG. 10, respectively. -IN, ALM-OUT, H-VDD, L-VDD, Vs and GND.
  • the level-up circuit 210 shown in FIG. 11 includes an n-channel insulated gate field effect transistor (MOSFET: Metal Oxide Semiconductor Field Effect Transistor) 211, a level shift resistor 212, and a diode 213.
  • the level-up circuit 210 is required when the IGBT 115 of the upper arm of the half bridge circuit is an n-channel type.
  • the drain of the n-channel MOSFET 211 is connected to one end of the level shift resistor 212, and the source is grounded.
  • the n-channel MOSFET 211 incorporates a body diode 214 connected in antiparallel to the n-channel MOSFET 211.
  • a connection point between the n-channel MOSFET 211 and the level shift resistor 212 is an output section 215 of the level up circuit 210.
  • the other end of the level shift resistor 212 is connected to H-VDD.
  • a diode 213 is connected in parallel to the level shift resistor 212.
  • the diode 213 is heated by the heat generated when the potential of H-VDD becomes significantly lower than the potential of GND (when an excessive negative surge voltage (hereinafter referred to as negative surge voltage) is applied).
  • negative surge voltage an excessive negative surge voltage
  • the diode 213 has a function of preventing application of an excessive voltage to the gate of the CMOS circuit of the high side circuit unit 217 described later when an overvoltage is applied to H-VDD when the n-channel MOSFET 211 is on. Have.
  • a Zener diode is frequently used for the diode 213.
  • the low side circuit unit 216 is disposed in the front stage of the leveling circuit 210, and the high side circuit unit 217 is disposed in the subsequent stage.
  • the low side circuit unit 216 and the high side circuit unit 217 both include a CMOS circuit in which ap channel MOSFET (PMOS) and an n channel MOSFET (NMOS) are connected complementarily.
  • the gate of the CMOS circuit of the low side circuit unit 216 is connected to H-IN and receives an input signal transmitted from the HVIC.
  • the source of the p-channel MOSFET of the CMOS circuit of the low side circuit unit 216 is connected to L-VDD, and the source of the n-channel MOSFET is grounded.
  • the low side circuit unit 216 and the high side circuit 217 may be provided with transmission circuits other than CMOS circuits.
  • connection point (output terminal) of the p-channel MOSFET and the n-channel MOSFET constituting the CMOS circuit of the low side circuit unit 216 is connected to the gate of the n-channel MOSFET 211 and transmits the input signal to the level up circuit 210.
  • the gate of the CMOS circuit of the high side circuit unit 217 is connected to the output unit 215 of the level up circuit 210, and receives an input of the input signal transmitted from the level up circuit 210.
  • the source of the p-channel MOSFET (hereinafter referred to as a second p-channel MOSFET) 130a of the CMOS circuit (hereinafter referred to as a second CMOS circuit) of the high side circuit unit 217 is connected to H-VDD, and an n-channel MOSFET (hereinafter referred to as a second n-channel MOSFET)
  • the source of the channel MOSFET 130b is connected to Vs.
  • the connection point between the second p-channel MOSFET 130a and the second n-channel MOSFET 130b that constitute the CMOS circuit of the high side circuit unit 217 is connected to H-OUT, and transmits an input signal to the HVIC.
  • a level up circuit 210 when the input signal from H-IN is input to the gate of the CMOS circuit of the low side circuit unit 216, the signal passes through the CMOS circuit of the low side circuit unit 216 and the level up circuit 210. Is input to the gate of the n-channel MOSFET 211. In response to the input of the input signal, the n-channel MOSFET 211 is turned on / off, and an output signal is outputted from the output unit 215 of the level up circuit 210 and inputted to the gate of the CMOS circuit of the high side circuit unit 217.
  • the CMOS circuit of the high side circuit unit 217 In response to the input of this input signal, the CMOS circuit of the high side circuit unit 217 is turned on / off, and the output signal of the CMOS circuit of the high side circuit unit 217 (the signal raised by the level up circuit 210) starts from H-OUT. It is output. This output signal is converted into a signal based on the potential of the Vs terminal 111 and is input to the gate of the IGBT 115 in the upper arm. In response to the input of this input signal, the IGBT 115 of the upper arm of the half bridge circuit is turned on / off.
  • the level down circuit 220 includes a p-channel MOSFET 221, a level shift resistor 222 and a diode 223.
  • the drain of the p-channel MOSFET 221 is connected to one end of the level shift resistor 222, and the source is connected to H-VDD.
  • the p-channel MOSFET 221 incorporates a body diode 224 connected in antiparallel to the p-channel MOSFET 221.
  • a connection point between the p-channel MOSFET 221 and the level shift resistor 222 is an output section 225 of the level down circuit 220.
  • the other end of the level shift resistor 222 is grounded.
  • a diode 223 is connected in parallel to the level shift resistor 222.
  • the diode 223 has a function of preventing the level shift resistor 222 from generating heat and breaking due to heat generated when the potential of H-VDD becomes significantly lower than the potential of GND.
  • the diode 223 has a function of preventing application of an overvoltage to the gate of the CMOS circuit of the low side circuit unit 227 described later when the overvoltage is applied to H-VDD when the p-channel MOSFET 221 is turned on.
  • the high side circuit unit 226 is disposed in the front stage of the level down circuit 220, and the low side circuit unit 227 is disposed in the subsequent stage.
  • the high side circuit unit 226 and the low side circuit unit 227 both include a CMOS circuit in which ap channel MOSFET (PMOS) and an n channel MOSFET (NMOS) are connected in a complementary manner.
  • the gate of the CMOS circuit of the high side circuit unit 226 receives an input of an alarm signal formed based on the abnormality signal 110.
  • the source of the p-channel MOSFET of the CMOS circuit of the high side circuit unit 226 is connected to H-VDD, and the source of the n-channel MOSFET is connected to Vs.
  • the low side circuit unit 227 and the high side circuit 226 may include a transmission circuit other than a CMOS circuit.
  • connection point (output terminal) of the p-channel MOSFET and the n-channel MOSFET constituting the CMOS circuit of the high side circuit unit 226 is connected to the gate of the p-channel MOSFET 221 and transmits the input signal to the level down circuit 220.
  • the gate of the CMOS circuit of the low side circuit unit 227 is connected to the output unit 225 of the level down circuit 220, and receives an input of the input signal transmitted from the level down circuit 220.
  • the source of the p-channel MOSFET of the CMOS circuit of the low side circuit unit 227 is connected to L-VDD, and the source of the n-channel MOSFET is grounded.
  • the connection point between the p-channel MOSFET and the n-channel MOSFET constituting the CMOS circuit of the low side circuit unit 227 is connected to ALM-OUT, and an output signal is output from ALM-OUT to the outside.
  • a level down circuit 220 when an alarm signal based on the abnormal signal 110 is input to the gate of the CMOS circuit of the high side circuit unit 226, the signal is level down via the CMOS circuit of the high side circuit unit 226.
  • the signal is input to the gate of the p-channel MOSFET 221 of the circuit 220.
  • the p-channel MOSFET 221 is turned on / off, and an output signal is outputted from the output section 225 of the level down circuit 220 and inputted to the gate of the CMOS circuit of the low side circuit section 227.
  • the CMOS circuit of the low side circuit unit 227 is turned on / off, and the output signal of the CMOS circuit of the low side circuit unit 227 (alarm signal leveled down by the level down circuit 220) is output from ALM-OUT. Be done.
  • FIG. 13 is a cross-sectional view showing the structure of a conventional high voltage integrated circuit device.
  • H-IN, H-OUT, H-VDD, L-VDD, Vs and GND are respectively H-IN, H-OUT, H-VDD, L-VDD, Vs and GND of the HVIC shown in FIG. And corresponding terminals.
  • n ⁇ type well regions 102 and 104, n type well region 103 and p type are provided on the surface layer of the front surface of the p type semiconductor substrate 101 connected to GND.
  • Well regions 105 are selectively provided, respectively.
  • the n ⁇ -type well region 104 surrounds the n-type well region 103, and the n ⁇ -type well region 102 is provided outside the n ⁇ -type well region 104 (on the chip outer peripheral side).
  • p-type well region 105, n - is provided between the type well region 104, n - - -type well region 102 and n contact with the type well region 104 - -type well region 102 and n.
  • FIG. 13 shows a first CMOS circuit (p-channel MOSFET (hereinafter, referred to as first p-channel MOSFET) 120a and n-channel MOSFET (hereinafter, referred to as first n-channel MOSFET) 120b) constituting the low side circuit unit 216.
  • first CMOS circuit p-channel MOSFET (hereinafter, referred to as first p-channel MOSFET) 120a and n-channel MOSFET (hereinafter, referred to as first n-channel MOSFET) 120b) constituting the low side circuit unit 216.
  • first n-channel MOSFET p-channel MOSFET
  • first n-channel MOSFET n-channel MOSFET
  • the 1p channel MOSFET120a is, n - -type well region 102, n + -type contact region 122, p + -type source region 123, p + -type drain region 124 and a gate electrode 125 common lateral MOS gate (metal - oxide A film-insulated gate formed of a semiconductor), a source electrode 161, and a drain electrode 162 are provided.
  • the gate electrode 125 is connected to H-IN.
  • the source electrode 161 is connected to L-VDD.
  • the drain electrode 162 is connected to the drain electrode 164 of the first n-channel MOSFET 120b.
  • the first n-channel MOSFET 120 b has a general lateral MOS gate structure including a p-type offset region 121, an n + -type drain region 126, an n + -type source region 127, a p + -type contact region 128 and a gate electrode 129. , Drain electrode 164.
  • the gate electrode 129 is connected to the gate electrode 125 of the first p-channel MOSFET 120a and is connected to H-IN.
  • the source electrode 163 is connected to GND.
  • the drain electrode 164 is connected to the drain electrode 162 of the first p-channel MOSFET 120a.
  • the second p-channel MOSFET 130 a has a general lateral MOS gate structure including an n-type well region 103, an n + -type contact region 132, a p + -type source region 133, a p + -type drain region 134 and a gate electrode 135. , Drain electrode 166.
  • the gate electrode 135 is connected to the output unit 215 of the level up circuit 210.
  • a level shift resistor 212 and a diode 213 are connected in parallel between H-VDD and the output unit 215.
  • the source electrode 165 is connected to H-VDD.
  • the drain electrode 166 is connected to H-OUT.
  • the second n-channel MOSFET 130 b has a general lateral MOS gate structure including a p-type offset region 131, an n + -type drain region 136, an n + -type source region 137, a p + -type contact region 138 and a gate electrode 139. , Drain electrode 168.
  • the gate electrode 139 is connected to the gate electrode 135 of the second p-channel MOSFET 130a (not shown).
  • the source electrode 167 is connected to Vs.
  • the drain electrode 168 is connected to the drain electrode 166 of the second p-channel MOSFET 130a and is connected to H-OUT.
  • the n-channel MOSFET 211 constituting the level-up circuit 210 is arranged from the n-type well region 103 to the n ⁇ -type well region 104 and the p-type well region 105 in contact with the n ⁇ -type well region 104.
  • the n-channel MOSFET 211 constituting the level-up circuit 210 includes an n-type well region 103, an n -- type well region 104, a p-type well region 105, an n + -type source region 141, an n + -type drain region 142, and a p + -type contact region 143, a gate electrode 144, a source electrode 145 and a drain electrode 146 are provided.
  • the p-type well region 105 functions as a base region.
  • an n + -type source region 141 and a p + -type contact region 143 are selectively provided inside the n-type well region 103. Inside the n-type well region 103, an n + -type drain region is selectively provided.
  • a gate electrode 144 is provided on the surface of a portion of the p-type well region 105 sandwiched by the n + -type source region 141 and the n ⁇ -type well region 104 via a gate insulating film. The gate electrode 144 is connected to the drain electrode 162 of the first p-channel MOSFET 120 a and the drain electrode 164 of the first n-channel MOSFET 120 b.
  • Source electrode 145 is in contact with n + -type source region 141 and p + -type contact region 143. In addition, the source electrode 145 is connected to GND.
  • the drain electrode 146 is in contact with the n + -type drain region. Further, the drain electrode 146 is connected to the level shift resistor 212 by a surface metal wiring (not shown), and is connected to H-VDD via the level shift resistor 212.
  • the connection portion between the drain electrode 146 and the level shift resistor 212 serves as the output portion 215 of the level up circuit 210.
  • the output from the output unit 215 is a low potential when the n-channel MOSFET 211 is on, and is a high potential when the n-channel MOSFET 211 is off. Therefore, the HVIC 200 can perform a level shift operation which is signal transmission between different reference potentials.
  • Reference numeral 147 denotes ap + -type contact region
  • reference numeral 148 denotes a pickup electrode.
  • the source electrode (hereinafter referred to as a first pickup electrode) 145 of the n-channel MOSFET 211 uses electrons injected into the p-type well region 105 at the time of negative surge voltage generation as ap + -type contact region (hereinafter referred to as a first high concentration region). ) Functions as a pickup electrode pulled out from 143).
  • an n + -type contact region (hereinafter referred to as a second high concentration region) 151 is formed near the boundary with the n ⁇ -type well region 104. It is provided.
  • the second pickup electrode 152 is in contact with the second high concentration region 151.
  • the second pickup electrode 152 is connected to H-VDD and has a function of extracting holes injected into the n-type well region 103 from the second high concentration region 151 when a negative surge voltage is generated.
  • a bridge circuit configured by combining half-bridge circuits configured with switching power devices (IGBTs 114 and 115) using such an HVIC 200 as a drive element is a large capacity plasma display panel (PDP) in addition to an inverter for motor control. It is widely used in many fields such as plasma display panel), power source applications such as liquid crystal panels, and inverters for home appliances such as air conditioners and lighting. In addition to the IGBTs, power MOSFETs are also used as switching power devices forming the half bridge circuit. These motors, lighting, etc. become the L load 118 as described above. Therefore, Vs and H-VDD of the HVIC 200 are adversely affected by the parasitic inductance component and the like due to the wiring on the printed circuit board and the cable up to the L load 118.
  • V S0 L 0 ⁇ dI / dt (1)
  • the parasitic pn diode 171 is composed of a p-type semiconductor substrate 101 and an n-type well region 103.
  • the parasitic pn diode 172 is composed of a p-type well region 105 and an n ⁇ -type well region 104.
  • V supply is a battery voltage across the low voltage power supply 113 or a bootstrap capacitor (not shown).
  • V fd is a forward voltage drop of the parasitic pn diodes 171 and 172.
  • the negative surge voltage V S0 applied to the Vs terminal 111 is, for example, about -30 V, and the application period thereof is about several hundred ns to about 500 ns.
  • FIG. 14 is a plan view showing a planar layout of the high voltage integrated circuit device of FIG.
  • a high potential region in which the high side circuit units 217 and 226 are disposed a low potential region in which the low side circuit units 216 and 227 are disposed, and a region to which a common potential (GND potential) is applied (hereinafter referred to as Shows a HVJT 201 including a common potential region).
  • GND potential common potential
  • FIG. 14 shows a Vs potential region 181 connected to the Vs pad and an H-VDD potential region 182 connected to the H-VDD pad.
  • the Vs potential region 181 is a region which is electrically connected to the Vs pad and to which a potential of Vs is applied. Specifically, the Vs potential region 181 is the p-type offset region 131 and the p + -type drain region 134 of the second n-channel MOSFET 130 b constituting the logic unit of the high side circuit unit 217.
  • the H-VDD potential region 182 is a region which is electrically connected to the H-VDD pad and to which the H-VDD potential is applied.
  • the H-VDD potential region 182 is a region in which the n + -type contact region 132 and the p + -type source region 133 of the second p-channel MOSFET 130a of the high side circuit unit 217 are arranged.
  • an n ⁇ -type well region 104 which is a breakdown voltage region, is disposed in contact with the n-type well region 103 and surrounding the n-type well region 103.
  • a second high concentration region 151 which is an n + -type contact region is provided annularly along the outer periphery of the n-type well region 103. .
  • the second high concentration region 151 is disposed apart from the n ⁇ -type well region 104.
  • the second pickup electrode 152 is disposed on the second high concentration region 151.
  • the second pickup electrode 152 is connected to the H-VDD pad.
  • a first high concentration region 143 which is a p + -type contact region, is disposed annularly along the outer periphery of the n ⁇ -type well region 104.
  • the first pickup electrode 145 is disposed on the first high concentration region 143.
  • the black squares respectively arranged as the first and second pickup electrodes 145 and 152 are the first and second pickup electrodes 145 deposited on an interlayer insulating film or a protective film (not shown) covering the front surface of the chip. , 152, which are embedded in the contact holes. That is, black squares indicating the first and second pickup electrodes 145 and 152 are contacts (electrical contact portions) with the first and second high concentration regions 143 and 151.
  • the first and second pickup electrodes 145 and 152 are annularly disposed on the first and second high concentration regions 143 and 151, respectively.
  • the HVJT 201 is configured.
  • a level shift circuit extends from the n-type well region 103 to the n - type well region 104 and the p-type well region 105 in a region including the corner portion of the n - type well region 104 having a substantially rectangular annular planar shape. It is arranged.
  • FIG. 14 shows the n + -type drain region 142, the gate electrodes 144 (144a and 144b) and the drain electrode 146 of the n-channel MOSFET 211 of the level-up circuit 210.
  • the n-channel MOSFET 211 constitutes an RS (Reset-Set) flip-flop that holds the output signal (gate signal) to the IGBT 115 in a low level or a high level.
  • the n-type well region 103 has a substantially concave square planar shape in which one corner is recessed inward (toward the chip center), and the n-type well region 103 of the n ⁇ -type well region 104 is recessed.
  • An n + -type drain region 142 is disposed in the ridge portion.
  • a drain electrode 146 is disposed on the n + -type drain region 142.
  • the n + -type drain region 142 and the drain electrode 146 are disposed for each of the set and reset n-channel MOSFETs 211.
  • gate electrodes 144a and 144b receiving the input of the set signal and the reset signal are arranged.
  • the gate electrodes 144a and 144b are disposed on straight portions corresponding to two consecutive sides sharing one corner of the substantially rectangular annular p-type well region 105, respectively.
  • an n -- type well region 102 which is a low potential region, is disposed in contact with the p-type well region 105 and surrounding the p-type well region 105.
  • a logic unit (not shown) of the low side circuit unit 216, a GND pad, an H-IN pad, and an L-VDD pad are arranged in the n ⁇ -type well region 102.
  • a broken line surrounding the periphery of each pad indicates a region into which the current flowing through the parasitic pn diode flows (the same applies to FIGS. 1, 3 to 5).
  • the region indicated by a broken line finer than the broken line surrounding each pad is the drain region 146 of the n-channel MOSFET 211 and the pickup electrode It is a wiring layer connecting the 152 and the H-VDD pad.
  • the Vs potential region 181 is located near the outer periphery of the n-type well region 103. It is disposed close to the second high concentration region 151. That is, one side 185 of the substantially rectangular Vs potential region 181 opposes one side of the inner periphery of the substantially rectangular second high concentration region 151 surrounding the periphery of the n-type well region 103. As a result, the distance between the Vs potential region 181 and the HVJT 201 can be minimized on one side (hereinafter referred to as an opposing location) 185 of the second high concentration region 151 facing the Vs potential region 181.
  • a parasitic diode in the HVIC chip is used to protect the HVIC driving the half bridge type power transistor in anticipation of an excessive negative swing (a negative surge voltage is applied) at the output node. And in series with, and between the substrate of the HVIC chip and the ground potential terminal, during a negative voltage spike (negative surge) flowing to the parasitic diode of the HVIC due to a negative voltage transient at the output node.
  • a circuit provided with a resistor for limiting current has been proposed (see, for example, Patent Document 1 below).
  • a level shift resistor As another HVIC, a level shift resistor, a current limiting resistor, and a level up circuit between the high potential side of the high voltage power supply and the low potential (ground potential) side from the high potential side of the high voltage power supply.
  • a device has been proposed in which the switching elements (the drain is on the high potential side) in series are connected in series in the order, and the portion between the level shift resistor and the current limiting resistor is the output of the leveling circuit (see, for example, Patent Document 3 below).
  • a current limiting resistor is connected to the current path between the high potential side (H-VDD) and the low potential side (GND) of the low voltage power supply of the level shift circuit based on the potential of the Vs terminal.
  • the body diode of the n-channel MOSFET constituting the level-up circuit or the parasitic pn diode itself of the HVIC may be destroyed by an overcurrent, or the place where the current capacity of the level shift circuit is small may be destroyed by an overcurrent. It is preventing.
  • a device has been proposed in which a high breakdown voltage diode is provided between the common ground node and the virtual ground (intermediate potential) node of the high potential side reference potential using a common substrate region inside the HVIC.
  • a virtual ground node of a high potential side reference potential is provided by providing a high breakdown voltage diode between a terminal (Vs terminal) of a high potential side reference potential and a substrate region at a common ground potential (GND potential).
  • the double resurf structure is partially formed by thinning the contact of the HVJT at a location close to the high potential side reference potential region (Vs potential region) or widening the withstand voltage region constituting the HVJT.
  • Vs potential region the high potential side reference potential region
  • Patent Document 5 the amount of carriers injected into the high potential side reference potential region is reduced as the high potential side power supply voltage decreases due to the undershoot of the negative voltage.
  • an n -- type diffusion region which is a low breakdown voltage region is annularly formed on the p -- type semiconductor substrate, and an n-type diffusion region constituting the HVJT is annularly formed in contact with the inner side.
  • a device provided with an island-like n-type diffusion region which is a high withstand voltage region sandwiching a p ⁇ -type semiconductor substrate having a predetermined width on the inner side is proposed (for example, Patent Document 6 (paragraph 0045, eighth See Figure).
  • Patent Document 6 proposes a structure in which an n-type diffusion layer constituting an HVJT and an n-type diffusion layer in which a high side circuit portion is arranged are divided by a ring p -- type diffusion layer.
  • the above-described conventional HVIC has the following problems.
  • the high potential side Vss of the high voltage power supply (main circuit power supply) is about 1200 V, The case where the potential is higher by about 15 V than the potential of Vs will be described as an example.
  • the L load 118 tries to maintain the current flowing to the power conversion device (the L load 118 delays the current phase with respect to the AC voltage).
  • a current flows in the L load 118 via the FWD 116 connected in parallel to the IGBT 114 in the lower arm.
  • the potential of the Vs terminal 111 becomes lower than the GND potential, and becomes, for example, about -30V.
  • the p-type semiconductor substrate 101 and the p-type well region 105 are at the GND potential. Therefore, the potential of the Vs terminal 111 decreases until both the n-type well region 103 and the n ⁇ -type well region 104 constituting the CMOS circuit of the logic portion of the high side circuit portion 217 of the level up circuit 210 become lower than the GND potential. In this case, the parasitic pn diodes 171 and 172 become forward biased and a large current flows.
  • This current is input from the high side circuit unit 217 to the IGBT 115 through the n-type well region 103, and flows to the L load 118 through the gate-emitter capacitance of the IGBT 115. Since there is no resistance component for limiting the current in this current path (path), an extremely large pulse current is obtained. This pulse current may cause the HVIC 200 to be broken or malfunction.
  • the cathode is removed from the p-type well region 105 that constitutes the anode of the parasitic pn diode 172. Holes are injected into the n -- type well region 104 to be formed.
  • the resistance of the n ⁇ type well region 104 sandwiched between the Vs potential region 181 and the p type well region 105 (parasitic pn diode 172
  • the cathode resistance is smaller than the other parts of the n ⁇ -type well region 104. Therefore, in the opposite portion 185 where the distance between the HVJT 201 and the Vs potential region 181 is narrow, the amount of hole injection from the p-type well region 105 to the n ⁇ -type well region 104 is the same as that of the n ⁇ -type well region 104. There will be more than places.
  • the p-type offset region which is a Vs potential region 181 having a negative potential with respect to the GND potential, passes directly under the second high concentration region 151 (on the back surface side of the substrate) of holes entering the n ⁇ type well region 104. 131 and flows toward the p + -type drain region 134. The holes that have entered the p-type offset region 131 are extracted from the p + -type contact region 138 to the Vs terminal 111.
  • n + -type source region 137 composed of n + -type source region 137, p-type offset region 131 and the n-type well region 103 It becomes the gate current of the parasitic npn transistor. Therefore, there is a possibility that the parasitic npn transistor is turned on to cause the logic unit of the high side circuit unit 217 to malfunction.
  • n + holes flowed down to just below the source regions 137, n + -type source region 137, p-type offset region 131, n-type well region 103 and p-type parasitic thyristor ON comprising a semiconductor substrate 101 (latch If the high side circuit portion 217 is broken, the high side circuit portion 217 may be broken.
  • the high side circuit unit 217 may malfunction.
  • the parasitic pn diode 171 has a high anode resistance because the specific resistance of the p-type semiconductor substrate 101 to be the anode is high. Therefore, the injection of holes from the p-type semiconductor substrate 101 to the n-type well region 103 is very small.
  • Patent Document 1 the amount of current is suppressed by connecting a resistor that limits current between the substrate and the ground terminal, but other points There is no mention of connecting a resistor to. Also, since this resistor is formed of a polysilicon layer, when a large pulse current (several amps to several tens of amps) due to a negative surge voltage transiently flows to the parasitic diode between the Vs terminal and the ground terminal. In addition, the polysilicon layer constituting the resistor may be thermally melted and destroyed due to an overcurrent.
  • Patent Document 2 describes a resistor and a layout for limiting the current of the body diode of the MOSFET constituting the level shift circuit and the parasitic pn diode of the HVIC when the potential of H-VDD becomes a negative potential due to the L load.
  • Patent Document 3 does not describe preventing a malfunction (incorrect inversion) due to a parasitic operation of the high side circuit unit based on the potential of the Vs terminal.
  • Patent Document 4 describes the provision of a high breakdown voltage diode between a node (potential point) of a bootstrap power supply potential (potential of H-VDD) and a substrate region at a common ground potential (GND potential). Absent.
  • Patent Document 5 when the negative surge voltage is high or when the application period of the negative surge voltage is long, a large amount of carriers are injected also into the Vs potential region, so malfunction of the high side circuit or The effect of preventing destruction can not be obtained. For this reason, the effect is limited.
  • a high breakdown voltage n-channel RESURF MOSFET constituting a level shift circuit is disposed in an n-type diffusion layer constituting an HVJT, and this n-type diffusion layer is a drain drift region or a drain It corresponds to the area. For this reason, holes (current) are injected from the n-type diffusion layer constituting the HVJT into the level shift circuit by the negative surge voltage, and the internal devices and interconnections of the level shift circuit are heated due to excess current and are destroyed. Excessive injection of holes may destabilize the potential of the drain node (the drain potential point of the high breakdown voltage n-channel resurf MOSFET), which may cause the level shift circuit to malfunction.
  • An object of the present invention is to provide a semiconductor integrated circuit device capable of preventing a malfunction or destruction in order to solve the above-mentioned problems of the prior art.
  • a semiconductor integrated circuit device has the following features.
  • a first second conductivity type well region is provided in a surface layer on one surface of the first conductivity type semiconductor layer.
  • a potential equal to or higher than a second potential is supplied to the first second conductivity type well region.
  • a second second conductivity type well region is provided in contact with the first second conductivity type well region in a surface layer on one surface of the first conductivity type semiconductor layer.
  • the second second conductivity type well region surrounds the periphery of the first second conductivity type well region.
  • the impurity concentration of the second second conductivity type well region is lower than the impurity concentration of the first second conductivity type well region.
  • a first conductivity type well region is provided in contact with the second second conductivity type well region in a surface layer on one surface of the first conductivity type semiconductor layer.
  • the first conductivity type well region surrounds the periphery of the second conductivity type well region.
  • a separation region is provided which electrically separates a predetermined region in the first second conductivity type well region and a region outside the predetermined region.
  • a first second conductivity type high concentration region is provided outside the separation region inside the first second conductivity type well region or the second second conductivity type well region.
  • the impurity concentration of the first second conductivity type high concentration region is higher than the impurity concentration of the first second conductivity type well region.
  • a second high conductivity region of the second conductivity type is provided inside the first second conductivity type well region or the second second conductivity type well region inside the separation region.
  • the impurity concentration of the second second conductivity type high concentration region is higher than the impurity concentration of the first second conductivity type well region.
  • the first electrode is in contact with the first second conductivity type high concentration region, and the first second conductivity type well region or the second second conductivity type region via the first second conductivity type high concentration region.
  • a third potential higher than the second potential is applied to the conductive well region.
  • the second electrode is in contact with the second high conductivity region of the second conductive type, and the first well region of the second conductive type or the second second conductive region through the high concentration region of the second second conductive type.
  • the third potential is applied to the conductive well region.
  • a semiconductor integrated circuit device is characterized in that, in the above-mentioned invention, the separation region is disposed in a ring shape surrounding the predetermined region.
  • the isolation region passes between the predetermined region and the first second conductivity type high concentration region, and the second second It is arranged to cross the conductive well region to reach the first conductive well region, and separate the predetermined region from the region outside the first second conductive high concentration region.
  • a semiconductor integrated circuit device is characterized in that, in the above-mentioned invention, the separation region is a first conductivity type semiconductor region or a dielectric region.
  • the semiconductor integrated circuit device further has the following features in the above-described invention.
  • a third second conductivity type well region is provided on the opposite side to the first second conductivity type well region with the first conductivity type well region interposed therebetween. It is provided.
  • a first circuit portion is provided in the third region of the second conductivity type.
  • a fourth electric potential higher than the first electric potential is supplied to the first circuit unit from a first low voltage power supply based on the first electric potential.
  • a second circuit portion is provided in the first second conductivity type well region. The third potential is supplied to the second circuit unit from a second low voltage power source based on the second potential.
  • a third circuit portion is provided in the second conductive well region and the first conductive well region.
  • the third circuit unit is connected between the first circuit unit and the second circuit unit, converts a voltage level of a signal input from the first circuit unit, and outputs the voltage level to the second circuit unit. .
  • the second circuit unit outputs a gate signal of the high potential side of the two transistors connected in series based on the signal output from the third circuit unit.
  • the second potential is between the high potential side potential of the main circuit power supply of the two transistors connected in series and the first potential. It is characterized by having a floating potential.
  • a semiconductor integrated circuit device is characterized in that, in the above-described invention, the second potential is supplied to the predetermined region.
  • the second potential drops in the negative direction, and the predetermined region where the second circuit on the high side is disposed and the second region of the second conductivity type that constitutes the high withstand voltage junction termination region are transient.
  • Parasitic pn diode having the first conductivity type well region constituting the high breakdown voltage junction termination region as an anode and the second second conductivity type well region as a cathode when the potential is lower than the first potential (minimum potential).
  • Current injection hole carrier injection
  • transient injection of holes into the predetermined region of the second potential can be suppressed.
  • the semiconductor integrated circuit device of the present invention it is possible to reduce the amount of hole injection due to negative surge voltage and prevent malfunction or destruction of the high side circuit portion without increasing the chip area. Play.
  • FIG. 1 is a plan view showing a planar structure of the high voltage integrated circuit device according to the first embodiment.
  • FIG. 2 is a cross-sectional view showing a cross-sectional structure taken along line AA ′ and line CC ′ of FIG.
  • FIG. 3 is an explanatory view showing the behavior of carriers when a negative surge voltage is applied to the high voltage integrated circuit device of FIG.
  • FIG. 4 is a cross-sectional view showing the structure of the main part of the high voltage integrated circuit device according to the second embodiment.
  • FIG. 5 is a cross-sectional view showing the structure of the main part of another example of the high voltage integrated circuit device according to the second embodiment.
  • FIG. 6 is a cross-sectional view showing the structure of the main part of the high voltage integrated circuit device according to the third embodiment.
  • FIG. 1 is a plan view showing a planar structure of the high voltage integrated circuit device according to the first embodiment.
  • FIG. 2 is a cross-sectional view showing a cross-sectional structure taken along line
  • FIG. 7 is a cross-sectional view showing the structure of the main part of the high voltage integrated circuit device according to the fourth embodiment.
  • FIG. 8 is a cross-sectional view showing a cross-sectional structure taken along line BB 'in FIG.
  • FIG. 9 is a cross-sectional view showing the structure of the main part of the high voltage integrated circuit device according to the fifth embodiment.
  • FIG. 10 is a circuit diagram showing a connection configuration of the high voltage integrated circuit device.
  • FIG. 11 is a circuit diagram showing a configuration of the level up circuit.
  • FIG. 12 is a circuit diagram showing the configuration of the level down circuit.
  • FIG. 13 is a cross-sectional view showing the structure of a conventional high voltage integrated circuit device.
  • FIG. 14 is a plan view showing a planar layout of the high voltage integrated circuit device of FIG.
  • n and p in the layer or region having n or p, it is meant that electrons or holes are majority carriers, respectively.
  • + and-attached to n and p mean that the impurity concentration is higher and the impurity concentration is lower than that of the layer or region to which it is not attached, respectively.
  • Embodiment 1 The structure of the semiconductor integrated circuit device according to the first embodiment will be described with reference to FIGS. 1, 2, 7 to 9 by taking a self isolated high breakdown voltage integrated circuit device (HVIC) as an example.
  • FIG. 1 is a view showing a planar structure of the high voltage integrated circuit device according to the first embodiment.
  • FIG. 2 is a cross-sectional view showing a cross-sectional structure taken along line AA ′ and line CC ′ of FIG.
  • the HVIC 50 according to the first embodiment is a drive element corresponding to the HVIC constituting the power conversion device shown in FIG. 10, and has a function of controlling on / off of the IGBTs (transistors) 114 and 115 of the half bridge circuit.
  • connection configuration of the HVIC 50 (circuit configuration of the power conversion device), the circuit configuration of the level shift function (level shift circuit) of the HVIC 50, and the method of driving the IGBTs 114 and 115 by the HVIC 50 may be the same as, for example, conventional (See the description of Figures 10-12).
  • the HVIC 50 includes a high potential region, a low potential region, and a high voltage junction termination region (HVJT) 21 on a p-type semiconductor substrate (first conductive semiconductor layer) 1.
  • the high potential region is a region to which the H-VDD potential (third potential) of the HVIC 50 and the potential (second potential) of Vs are applied.
  • the high potential region is the n-type well region (first second conductivity type well region) 3 disposed on the front surface side of the p-type semiconductor substrate 1.
  • a high side circuit unit (second circuit unit) which is a peripheral circuit of the level shift circuit is arranged.
  • the low potential region is a region to which L-VDD (fourth potential) of the HVIC 50 or the potential (first potential) of GND is applied.
  • the low potential region is an n ⁇ -type well region (third second conductivity-type well region) 2 disposed outside the n-type well region 3 (on the chip outer peripheral side).
  • a low side circuit unit (first circuit unit) which is a peripheral circuit of the level shift circuit is arranged.
  • the HVJT 21 is a region including a withstand voltage region and a common potential region, and may be provided with, for example, a level shift circuit.
  • the breakdown voltage region is an n ⁇ -type well region (second second conductivity type well region) 4 disposed between the n-type well region 3 and the n ⁇ -type well region 2.
  • the common potential area is an area to which a common potential (for example, GND potential (ground potential)) is applied.
  • the common potential region is the p-type well region (first conductivity type well region) 5 disposed between the n ⁇ -type well region 4 and the n ⁇ -type well region 2.
  • the common potential will be described as the GND potential.
  • the cross-sectional structure of the level shift circuit and the peripheral circuit of the level shift circuit is, for example, similar to that of the conventional HVIC (see FIG. 13).
  • the HVIC 50 includes the level up circuit (third circuit) 210 and its peripheral circuits (the high side circuit unit 217 and the low side circuit unit 216) will be described as an example here, even though the HVIC 50 includes the level down circuit. Good.
  • H-VDD is a terminal connected to the high potential side of the low voltage power supply 113 which is a high side drive power supply based on the potential of the Vs.
  • L-VDD is a terminal connected to the high potential side of the low voltage power supply 112 which is a low side drive power supply based on the potential of GND.
  • Vs is a terminal of an intermediate potential (floating potential) that fluctuates from the potential of the high potential side Vss of the high voltage power supply (main circuit power supply) to the potential of GND.
  • GND is a ground (ground) terminal.
  • H-VDD, L-VDD, Vs and GND in FIG. 1 are terminals corresponding to H-VDD, L-VDD, Vs and GND shown in FIG. 10, respectively (the same applies to FIGS. 3 to 5).
  • n-type well region 3 which is a high potential region, for example, the high-side circuit portions 217 and 226 of the level-up circuit 210, H-VDD pads (terminals), H-OUT pads, Vs pads, n + -type contact regions
  • the second and third high concentration regions (first and second second conductivity type high concentration regions) 51 and 54 and the second and third pickup electrodes (first and second electrodes) 52 and 55 are disposed.
  • a Vs potential region (predetermined region) 81 is a region which is electrically connected to the Vs pad and to which a potential of Vs is applied.
  • a wiring layer connecting the Vs potential region 81 and the Vs pad is indicated by a broken line connecting the Vs potential region 81 and the Vs pad.
  • the Vs potential region 81 includes the p-type offset region 131, the n + -type drain region 136, the n + -type source region 137, and the p + -type contact region 138 of the second n-channel MOSFET 130b constituting the high side circuit unit 217. And a region where the p + -type drain region 134 and the like of the second p-channel MOSFET 130 a are disposed.
  • the H-VDD potential region 82 is a region electrically connected to the H-VDD pad and to which the H-VDD potential is applied.
  • the potential of the H-VDD pad is the power supply voltage of the circuit disposed in the n-type well region 3.
  • the H-VDD potential region 82 is a region in which the n + -type contact region 132, the p + -type source region 133, and the like of the second p-channel MOSFET 130a of the high side circuit unit 217 are disposed.
  • the Vs potential region 81 and the H-VDD potential region 82 are in a direction along one side 13 a of the outer periphery of the n-type well region 3 having a substantially rectangular planar shape (hereinafter referred to as a first direction). In the form of a straight line extending in Further, in FIG. 1, the Vs potential region 81 and the H-VDD potential region 82 are disposed in parallel in the first direction and in a direction orthogonal to the first direction (hereinafter, referred to as a second direction). The state is illustrated. Although the Vs potential region 81 and the H-VDD potential region 82 are shown separately in FIG. 1, in actuality, each region disposed in the Vs potential region 81 and the H-VDD potential region 82 is an n-type well region 3 is placed on top of the other.
  • H-VDD pad, H-OUT Pads and Vs pads are arranged on the outer periphery of the n-type well area 3.
  • H-VDD pad, H-OUT pad, and Vs pad are sequentially arranged in parallel in the first direction.
  • Each pad (H-VDD pad, H-OUT) is provided on the side 13b opposite to the side 13a on the side where the Vs potential area 81 and the H-VDD potential area 82 are disposed on the outer periphery of the n-type well area 3.
  • a third high concentration region 54 is disposed outside the pad and the Vs pad) and facing each pad.
  • the third high concentration region 54 has a linear planar shape extending in a direction (first direction) along one side 13 b of the outer periphery of the n-type well region 3.
  • a third side 13c is provided along one side 13c facing the Vs pad.
  • a high concentration region 54 is disposed.
  • the third high concentration region 54 disposed along one side 13 c of the outer periphery of the n-type well region 3 is disposed not to face, for example, the Vs potential region 81.
  • the third high concentration regions 54 disposed along the two sides 13 b and 13 c of the outer periphery of the n-type well region 3 are disposed apart from each other.
  • the third high concentration region 54 is not disposed at one corner (corner) shared by the two sides 13 b and 13 c on the outer periphery of the n-type well region 3.
  • the third pickup electrode 55 is arranged annularly along the third high concentration region 54 on the third high concentration region 54.
  • the third pickup electrode 55 is connected to the H-VDD pad.
  • the third high concentration region 54 is formed for the purpose of stabilizing the potential of the n-type well region 3 and is desirably formed as much as possible in a region where a circuit is not formed. In addition, the third high concentration region 54 may not be provided.
  • ap ⁇ -type region (hereinafter referred to as “p ⁇ -type separation region”) 53 is disposed annularly along the outer periphery of the n-type well region 3.
  • the p ⁇ -type separation region 53 joins and separates the inside of the n-type well region 3.
  • p - type isolation region 53, the n-type well region 3, Vs potential region 81, H-VDD potential region 82, like the third high concentration region 54 and the respective pads are arranged p - type isolation
  • the part on the inner side (the chip center side) than the region 53 and the part on the outer side (the chip outer peripheral side) than the p ⁇ -type separation area 53 are bonded and separated.
  • the p ⁇ -type separation region 53 is preferably arranged as close to the interface with the n ⁇ -type well region 4 as possible. The reason is that a region surrounded by the p ⁇ -type separation region 53 in which holes are not substantially injected, that is, a region in which the Vs potential region 81, the H-VDD potential region 82, and the like are arranged can be secured as large as possible. It is.
  • the second high concentration region 51 is selectively Is located in The second high concentration region 51 is not in contact with the p ⁇ -type separation region 53.
  • the second high concentration regions 51 are disposed apart from each other along the sides 13 a to 13 d of the outer periphery of the n-type well region 3, and arranged at the corner portions of the n-type well region 3. It has not been.
  • the second pickup electrodes 52 are disposed on the respective second high concentration regions 51 along the second high concentration regions 51 respectively.
  • the second pickup electrode 52 is connected to the H-VDD pad in the same manner as the second pickup electrode of the conventional HVIC.
  • two n + -type drain regions 142a and 142b arranged along the side 13a of the outer periphery of the n-type well region 3 form a level-up circuit 210 with the n ⁇ -type well region 4 as a drift region. It is an n + -type drain region of the n-channel MOSFET 211 for reset and reset.
  • the two n + -type drain regions 142a and 142b disposed along the side 13a of the outer periphery of the n-type well region 3 are sides of the outer periphery of the n-type well region 3 via the level shift resistors 212a and 212b, respectively. It is connected to a second high concentration region 51 disposed along the sides 13c and 13d continuous to 13a.
  • Level shift resistance 212 (212 a, 212 b) is a second high concentration region arranged along n + type drain region 142 of n type well region 3 and sides 13 c and 13 d of the outer periphery of n type well region 3. It is an internal resistance comprised by the part pinched
  • Each n + -type drain region 142a, On 142b, respectively n + -type drain region 142a, the drain electrode 146a along 142b, 146b are arranged.
  • the drain electrodes 146a and 146b are connected to the output unit 215 in the same manner as the conventional drain electrode 146.
  • the source region of the n-channel MOSFET 211 is formed inside the p-type well region 5 (not shown) in the same manner as the conventional n + -type source region 141.
  • a level shift circuit can be operated by turning on the n-channel MOSFET 211 and supplying a current to the level shift resistors 212 (212 a and 212 b) to lower the voltage of the output unit 215.
  • the level shift resistance 212 is not limited to the internal resistance, and may be another resistance element, for example, a polycrystalline silicon layer formed on the n-type well region 3 via an insulating film.
  • n ⁇ -type well region 4 is disposed around the n-type well region 3 so as to be in contact with the n-type well region 3 and to surround the n-type well region 3.
  • p-type well region 5 is disposed a common potential region.
  • the p + -type contact region (first high concentration region) 143 is disposed annularly along the outer periphery of the n ⁇ -type well region 4.
  • the first pickup electrode 145 is disposed annularly along the first high concentration region 143 above the first high concentration region 143.
  • the first pickup electrode 145 is connected to GND.
  • the n + -type source region 141 of the n-channel MOSFET 211 is also connected to the first pickup electrode 145.
  • the first and second pickup electrodes 145 and 52 are simplified, and contacts of the first and second pickup electrodes 145 and 52 deposited on an interlayer insulating film or a protective film (not shown) covering the chip front surface are illustrated.
  • the part embedded in the hole is shown by a black square. That is, each black square indicating the first and second pickup electrodes 145 and 52 is a contact (electrical contact portion) with the first and second high concentration regions 143 and 51, respectively.
  • the first and second high concentration regions 143 and 51 may be used.
  • An extending strip of contacts may be provided.
  • the HVJT 21 is formed by the portion between the second high concentration region 51 and the p ⁇ -type separation region 53). That is, the HVJT 21 is formed of portions of the first and second high concentration regions 143 and 51, the n ⁇ -type well region 4, and the p-type well region 5 inside the first high concentration region 143.
  • the n + -type drain region 142 (142a, 142b), the gate electrode (indicated by reference numerals 144a, 144b), and the level shift resistor 212 (212a, 212b) of the n-channel MOSFET 211 of the level-up circuit 210 of FIG. Show.
  • n-channel MOSFETs 211 for setting and resetting are respectively arranged.
  • the n + -type drain regions 142 a and 142 b of the set and reset n-channel MOSFETs 211 are both arranged on the n ⁇ -type well region 4.
  • Gate electrodes 144a and 144b receiving the input of the set signal and the reset signal are disposed on the n ⁇ -type well region 4 and the p-type well region 5, respectively.
  • Gate electrodes 144a and 144b are disposed on the surface of p type well region 5 via an insulating film (not shown) so as to face n + type drain regions 142a and 142b, respectively.
  • an n ⁇ -type well region 2 which is a low potential region is arranged in contact with the p-type well region 5 and surrounding the p-type well region 5.
  • a logic portion (not shown) of the low side circuit portion 216 of the level-up circuit 210, a GND pad, an H-IN pad, an L-VDD pad, and the like are arranged in the n ⁇ -type well region 2.
  • a region shown by a broken line (broken line surrounding the second high concentration region 51 and the H-VDD pad) finer than the broken line surrounding the periphery of each pad is a wiring layer connecting the pickup electrode 52 and the H-VDD pad .
  • an n ⁇ -type well region is formed on the surface layer of the front surface of the p-type semiconductor substrate (semiconductor chip) 1 connected to GND. 2, 4, the n-type well region 3 and the p-type well region 5 are selectively provided.
  • the impurity concentration of the p-type semiconductor substrate 1 is preferably about 2.0 ⁇ 10 13 / cm 3 or more and 1.0 ⁇ 10 15 / cm 3 or less.
  • the impurity concentration of the p-type well region 5 is preferably in the range of about 2.0 ⁇ 10 15 / cm 3 or more and 5.0 ⁇ 10 18 / cm 3 or less.
  • a Vs potential region 81 constituting the high side circuit portion 217 and an H-VDD potential region 82 (not shown) are provided on the front surface side of the n-type well region 3.
  • the second high concentration region 51 is selectively provided outside the Vs potential region 81 (n - type well region 4 side, ie, the chip outer side) in the surface layer of the substrate front surface of the n-type well region 3.
  • the remaining portion of the p-type semiconductor substrate 1 is penetrated from the front surface of the substrate to the n-type well region 3 (n ⁇ -type well region 2 on the back side of the p-type semiconductor substrate 1, A p ⁇ -type isolation region 53 is provided which reaches the portion where the 4 and n-type well regions 3 are not provided.
  • the p ⁇ -type separation region 53 is provided between the Vs potential region 81 and the second high concentration region 51.
  • the width (width in the direction from the inside to the outside) w1 of the p ⁇ -type isolation region 53 is a width that can maintain the withstand voltage characteristics even when the potential of the H-VDD pad jumps to a high potential of about 1200 V. .
  • the depletion layers respectively extending from the pn junction (outer peripheral side) between the n-type well region 3 and the outer n-type well region 3 are in contact with each other in the p ⁇ -type isolation region 53.
  • the width w1 of the type isolation region 53, p - -type isolation region 53 is set to be depleted. More specifically, the width w 1 of the p ⁇ -type separation region 53 may be, for example, about 10 ⁇ m or more and 30 ⁇ m or less.
  • P-type well region 5 is provided in contact with the remaining portion of p-type semiconductor substrate 1.
  • the p-type well region 5 is a fixed potential region electrically connected to GND via the first high concentration region 143 and the first pickup electrode 145 and fixing the potential of the p-type semiconductor substrate 1 to the GND potential. That is, p-type well region 5 functions as a self-separation region which electrically separates n ⁇ -type well region 2 from n-type well region 3 and n ⁇ -type well region 4.
  • the p-type well region 5 is an n - type well than a region provided with the low side circuit portion 216 of one continuous n ⁇ -type well region (epitaxial layer) provided instead of the n ⁇ -type well regions 2 and 4. It is provided on the region 3 side so as to be apart from the n-type well region 3 and penetrate the n ⁇ -type well region from the front surface of the substrate in the depth direction to contact the remaining portion of the p-type semiconductor substrate 1 Just do it.
  • a first high concentration region 143 is selectively provided in the surface layer on the front surface side of the p-type well region 5.
  • a field oxide film 8 such as LOCOS (Local Oxidation of Silicon) or the like is provided other than the portion of the front surface of the substrate where a contact with the electrode is formed, such as the first and second high concentration regions 143 and 51.
  • An interlayer insulating film 6 is provided on field oxide film 8 so as to cover the front surface of the substrate.
  • the first pickup electrode 145 is in ohmic contact with the first high concentration region 143 via a contact hole penetrating the interlayer insulating film 6 in the depth direction (substrate depth direction).
  • the second pickup electrode 52 is in ohmic contact with the second high concentration region 51 through a contact hole penetrating the interlayer insulating film 6 in the depth direction (substrate depth direction).
  • a protective film 7 is provided on the interlayer insulating film 6 so as to cover the first pickup electrodes 145 and 52.
  • n ⁇ well regions 2 and 4 n well region 3, p well region 5, p ⁇ isolation region 53, first and second high concentration regions 143 and 51, n + source region 141, n
  • a method of forming the + type drain region 142 (142a, 142b) and the first and second pickup electrodes 145 and 52 will be described.
  • the method of forming the other components of the HVIC 50 for example, the components such as the high side circuit unit 217, the low side circuit unit 216, and the level shift circuit
  • the general method is used on the substrate at predetermined timing. It should be formed.
  • n ⁇ -type well regions 2 and 4 and n-type well region 3 are formed in the surface layer on the front surface of p-type semiconductor substrate 1 respectively. Introduce selectively.
  • the impurity for forming the n ⁇ -type well regions 2 and 4 and the n-type well region 3 is formed by ion implantation of phosphorus (P), for example.
  • the n ⁇ -type well regions 2 and 4 may be simultaneously formed, for example, by one ion implantation.
  • the order of forming the n ⁇ -type well regions 2 and 4 and the n-type well region 3 can be variously changed.
  • heat treatment is performed, for example, at a high temperature (about 1100 ° C. or more and about 1200 ° C. or less), and the introduced impurities are diffused to a predetermined depth to form the n ⁇ -type well regions 2 and 4 and the n-type well region 3.
  • This heat treatment may be performed for each ion implantation for forming the n ⁇ -type well regions 2 and 4 and the n-type well region 3.
  • an impurity for forming the p-type well region 5 is selectively introduced into the surface layer on the front surface of the p-type semiconductor substrate 1 by photolithography and ion implantation.
  • the impurity for forming the p-type well region 5 is formed, for example, by ion implantation of boron (B).
  • heat treatment is performed at a high temperature (about 1100 ° C. or more and about 1200 ° C. or less), the introduced impurity is diffused to a predetermined depth, and the p-type well region 5 is formed.
  • an impurity for forming the p ⁇ -type isolation region 53 is selectively introduced on the surface of the n-type well region 3 by photolithography and ion implantation. Specifically, for example, a portion where n-type well region 3 is not formed (ie, n-type well region) using a photomask or a nitride film mask opened at a portion corresponding to the formation region of p ⁇ -type isolation region 53 Ion implantation of boron is performed in a portion where ion implantation of phosphorus is not performed to form (3). Next, the impurity introduced by heat treatment is diffused to a predetermined depth to form the p ⁇ -type separation region 53.
  • the p ⁇ -type separation region 53 may be formed simultaneously with the p-type well region 5 by, eg, single ion implantation.
  • a second high concentration region 51, an n + type source region 141, an n + type drain region, which is an n + type contact region is formed on the surface layer of the n type well region 3 by photolithography and ion implantation of arsenic (As). Impurities for forming 142 are selectively introduced.
  • the introduced impurity is diffused to a predetermined depth by heat treatment at a temperature of about 750 ° C. to 900 ° C., for example, to form a second high concentration region 51, an n + type source region 141, an n + type drain region 142.
  • the surface impurity concentration of the second high concentration region 51, the n + -type source region 141, and the n + -type drain region 142 may be about 1 ⁇ 10 20 / cm 3 .
  • an impurity for forming a first high concentration region 143 which is ap + -type contact region is selectively selected in the surface layer of the p-type well region 5.
  • the introduced impurity is diffused to a predetermined depth by heat treatment at a temperature of about 750 ° C. to 900 ° C., for example, to form a first high concentration region 143.
  • the surface impurity concentration of the first high concentration region 143 may be approximately 1 ⁇ 10 20 / cm 3 .
  • the field oxide film 8 is formed, the interlayer insulating film 6 is formed, the contact hole is formed, and sputtering for depositing a metal layer to be a metal electrode is performed by a general method to fill the contact hole with metal.
  • First and second pickup electrodes 145 and 52 formed of layers are formed.
  • a protective film 7 such as a passivation film covering the front surface of the substrate is formed by a general method, whereby the HVIC 50 shown in FIG. 1 is completed.
  • the time negative surge voltage occurs for example, the potential of the Vs pin 111 is lowered in the negative direction, constituting the n-type well region 3 and HVJT21 was placed high side circuit portion 217 connected to the H-VDD n - In this case, the mold well region 4 transiently becomes lower than the GND potential.
  • the first high concentration region 143 (and the p-type well region 5), which is the p + -type contact region, has the second high-concentration region 51 which is the n + -type contact region as a cathode.
  • a parasitic pn diode 31 is formed, which serves as an anode and in which the n -- type well region 4 sandwiched between the cathode and the anode drifts.
  • holes are transferred from the first high concentration region 143 to the second high concentration region 51 connected to the second pickup electrode 52 at the H-VDD potential. Be injected.
  • electrons flowing through the parasitic pn diode 31 are connected to the first pickup electrode 145 at the GND potential via the second high concentration region 51 through the n ⁇ -type well region 4 (and p It is injected into the mold well region 5).
  • a high-side circuit portion 217 including the Vs potential region 81 and the H-VDD potential region 82 of the n-type well region 3 is formed by the p ⁇ -type isolation region 53 disposed inside the second high concentration region 51.
  • the arranged inner portion and the outer (pressure-resistant region side) portion where the second high concentration region 51 is arranged are joined and separated.
  • p - for type isolation region 53 is a potential barrier
  • p - the current flowing through the parasitic pn diode 31 formed on the outside of the mold separation region 53 (holes) is dominant (Arrow indicated by reference numeral 32).
  • FIG. 3 is an explanatory view showing the behavior of carriers when a negative surge voltage is applied to the high voltage integrated circuit device of FIG.
  • an arrow from the p-type well region 5 toward the second high concentration region 51 is a flow 32 of holes dominated by the parasitic pn diode 31 shown in FIG.
  • the diode described on the p-type well region 5 and the n ⁇ -type well region 4 is the parasitic pn diode 31 of FIG.
  • Arrows with crosses indicate states in which the flow of holes 33 from the n -- type well region 4 to the Vs potential region 81 is suppressed by the p -- type separation region 53 serving as a potential barrier as shown in FIG. .
  • the H-OUT pad, the Vs pad, and the GND pad (hereinafter referred to as a parasitic pn diode region) surrounded by a broken line actively flow into the second pickup electrode 52 of the H-VDD potential (symbol Arrow shown in 32). This can suppress the inflow of holes to the Vs potential region 81 disposed inside the p ⁇ -type separation region 53.
  • the p ⁇ -type isolation region is formed so as to surround the logic portion of the high side circuit unit including the respective regions arranged in the Vs potential region and the H-VDD potential region.
  • a second high concentration region and a second high concentration region separated from the logic region of the high side circuit portion and the withstand voltage region and fixed to the potential of H-VDD outside the p - type isolation region (the withstand voltage region side);
  • the current (holes) flowing to the second pickup electrode becomes dominant, the amount of hole injection flowing into the drain of the n-channel MOSFET constituting the level-up circuit arranged in the HVJT. Can be reduced. For this reason, even if the reduction is performed to such an extent that the opposing portion where the distance between the HVJT and the Vs potential region where the high side circuit portion is arranged is narrow occurs, the malfunction of the logic portion of the high side circuit portion ( Signal transmission) and latch-up damage can be made less likely to occur. Therefore, it is possible to provide the HVIC in which the malfunction or destruction of the logic part of the high side circuit part due to the negative surge voltage is prevented without increasing the chip area.
  • FIG. 4 is a cross-sectional view showing the structure of the main part of the high voltage integrated circuit device according to the second embodiment.
  • FIG. 5 is a cross-sectional view showing the structure of the main part of another example of the high voltage integrated circuit device according to the second embodiment.
  • the HVIC according to the second embodiment is different from the HVIC according to the first embodiment in that ap -- type separation region 53 is disposed in contact with the n -- type well region 4. Specifically, as shown in FIG.
  • the separation area 53 may be arranged. Also, instead of the p ⁇ type isolation region 53, as shown in FIG. 4B, the n type well region 3 and the n ⁇ type well region 4 are formed so as not to be in contact with each other and the p type semiconductor substrate 1 is exposed on the surface.
  • the p-type isolation region 153 may be formed by the above configuration. Further, as shown in FIG.
  • the p ⁇ -type isolation region 53 is formed to penetrate the n ⁇ -type well region 4 from the front surface of the substrate to reach the remaining portion of the p-type semiconductor substrate 1.
  • the p ⁇ -type separation region 53 may be arranged so as to be sandwiched between the n ⁇ -type well regions 4 arranged on the side.
  • n + -type drain region 142 of the n-channel MOSFET211 constituting a level-up circuit 210 p - the second heavily doped region 51 disposed along the outer periphery of the mold separation region 53, n - -type well region 4 Will be placed.
  • the width of p - type separation region 53 is a depletion layer extending from the pn junction (inner peripheral side) with n type well region 3 and the pn junction (outer peripheral side) with n - type well region 4. It may be set so as to be in contact with each other in the p - type separation region 53.
  • the p-type isolation region 153 is formed between the n-type well region 3 and the n ⁇ -type well region 4, but the n-type well region 3 or the n ⁇ -type well region 4 can also be formed separately.
  • FIG. 6 is a cross-sectional view showing the structure of the main part of the high voltage integrated circuit device according to the third embodiment.
  • the difference between the HVIC 60 according to the third embodiment and the HVIC according to the first embodiment is that the p -- type separation region (separation region) 63 is arranged to connect and separate the inside of the n -- type well region 4 which is a breakdown voltage region. It is a point that Specifically, the p ⁇ -type separation region 63 separates junctions of the n-channel MOSFET 211 on the set side and the reset side from the Vs potential region 81 and the H-VDD potential region 82.
  • the first and second p - type separation regions 63a and 63b respectively separate the junction of the second high concentration region 51 opposed to the n-channel MOSFET 211 and the n-channel MOSFET 211 from the Vs potential region 81 and the H-VDD potential region 82.
  • the first p ⁇ -type isolation region 63 a is disposed in a substantially U shape surrounding the set n-channel MOSFET 211, and both ends thereof contact the p-type well region 5 across the n ⁇ -type well region 4.
  • the 2p - type isolation region 63b is first 1p - are arranged in the same manner as type isolation region 63a in a substantially U shape, in contact with the p-type well region 5, surrounding the n-channel MOSFET211 for reset.
  • the third p ⁇ -type separation region 63 c joins the second high concentration regions 51 arranged along the sides 13 b to 13 d of the outer periphery of the n-type well region 3 with the Vs potential region 81 and the H-VDD potential region 82. To separate.
  • the third p ⁇ -type separation region 63 c includes the respective second high concentration regions 51 disposed along the three sides 13 b to 13 d of the outer periphery of the n-type well region 3, the third high concentration region 54, Vs It is arranged in a substantially U shape surrounding the second high concentration region 51 passing between the potential region 81 and the H-VDD potential region 82, and its both ends cross the n -- type well region 4 and the p-type well region Touch 5 That is, the third p ⁇ -type separation region 63 c is in contact with the p-type well region 5 and surrounds the second high concentration region 51 arranged along the sides 13 b to 13 c of the outer periphery of the n-type well region 3.
  • the width of the p ⁇ -type isolation region 63 is such that the breakdown voltage characteristics can be maintained even when the potential of the H-VDD pad jumps to a high potential of about 600 V.
  • pn junction inner periphery between The depletion layers extending from the pn junction (peripheral side) between the pn junction (peripheral side) between the p - type isolation region 63 and the n-type region outside the p ⁇ -type isolation region 63 may be set in contact with each other in the p ⁇ -type isolation region 63.
  • the width of the type isolation region 63, p - -type isolation region 63 is set to be depleted. More specifically, the width of the p ⁇ -type separation region 63 is preferably, for example, about 10 ⁇ m to 20 ⁇ m.
  • the n + -type drain region 142 (142a, 142b) of the n-channel MOSFET 211, the H-VDD pad or the third is formed by a polysilicon resistor disposed on the substrate (n-type well region 3) via the insulating film.
  • the high concentration region 54 is connected.
  • FIG. 7 is a cross-sectional view showing the structure of the main part of the high voltage integrated circuit device according to the fourth embodiment.
  • FIG. 8 is a cross-sectional view showing a cross-sectional structure taken along line BB 'in FIG.
  • the HVIC 70 according to the fourth embodiment differs from the HVIC according to the first embodiment in that the n-type isolation region 73 separates the p - type isolation region for junction isolation in the n-type well region 3. This is the point of dielectric isolation in the well region 3.
  • the dielectric region 73 is formed, for example, by burying a general dielectric material film 72 such as an oxide film (SiO 2 ) in the inside of the trench 71 deeper than the depth of the n-type well region 3.
  • the dielectric region 73 is annularly disposed along the outer periphery of the n-type well region 3 of the n-type well region 3 as in the first embodiment, and a portion on the inner side (chip central portion side) of the n-type well region 3 And the portion outside the chip (on the outer peripheral side of the chip) than the p ⁇ -type separation region 53 is bonded and separated.
  • dielectric region 73 for example, after n-type well region 3 is formed, a trench is formed through the n-type well region 3 from the front surface of the substrate by etching to reach the remaining portion of p-type semiconductor substrate 1 71 may be formed, and then the dielectric material film 72 may be embedded in the inside of the trench 71.
  • n-type well region 3 and the n - between the type well region 4, n-type well region 3 and the n - placing the dielectric region 73 in contact with the type well region 4 You may
  • a trench 71 is formed to penetrate the n ⁇ -type well region 4 from the front surface of the substrate to reach the remaining portion of the p-type semiconductor substrate 1 to embed the dielectric material film 72 and arrange it on the inner and outer peripheral sides.
  • the dielectric region 73 may be disposed so as to be sandwiched between the n -- type well regions 4.
  • the fourth embodiment is applied to the second and third embodiments described above and the dielectric region 73 is provided instead of the p ⁇ -type separation region, the same effect as the fourth embodiment can be obtained. .
  • the HVIC according to the fifth embodiment differs from the HVIC according to the first embodiment in the high potential region, the low potential region, and the n-type region constituting the HVJT (the n-type well region 3 and the n ⁇ -type well region in FIG. Instead of 2, 4), an epitaxial substrate (semiconductor chip) formed by laminating an n-type epitaxial growth layer on a p-type semiconductor substrate 1 or a buried epitaxial substrate comprising a p ⁇ -type epitaxial layer and a buried n + -type semiconductor layer This is the point of using the HVIC.
  • the p-type well region 5 may be provided at a depth which penetrates the n-type epitaxial growth layer and reaches the lower p-type semiconductor layer (p-type semiconductor substrate 1 or p ⁇ -type epitaxial layer).
  • FIG. 9 is a cross-sectional view showing the structure of the main part of the high voltage integrated circuit device according to the fifth embodiment.
  • epitaxial layer 4 a is stacked on p-type semiconductor substrate 1 and epitaxially formed on n + -type buried layer 3 a
  • This is an example of a buried epitaxial growth substrate in which an n-type well region 3b formed of a diffusion layer formed from the surface of the layer 4a is formed.
  • the p ⁇ -type isolation region 83 is formed of a diffusion layer so as to reach the p-type semiconductor substrate 1 from the surface of the epitaxial layer 4 a.
  • the epitaxial substrate or the buried epitaxial substrate is used by applying the fifth embodiment to the second to fourth embodiments described above, the same effect as the fifth embodiment can be obtained.
  • the present invention is applicable to various integrated circuits in which a parasitic pn junction (parasitic pn diode) is formed between the high side circuit portion and the HVJT, not limited to the above-described embodiments. Further, each embodiment can be similarly realized even if the conductivity type (n-type, p-type) of the semiconductor layer or the semiconductor region is reversed.
  • the semiconductor integrated circuit device is a high voltage integrated circuit device used when transmitting an on / off drive signal to the gate of a power device in, for example, a PWM inverter or a switching power supply.

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Abstract

　ｎ型ウエル領域（３）には、Ｖｓ電位領域（８１）およびＨ－ＶＤＤ電位領域（８２）が配置され、外周に沿って環状に、ｎ型ウエル領域（３）内のＶｓ電位領域（８１）およびＨ－ＶＤＤ電位領域（８２）と、耐圧領域であるｎ-型ウエル領域（４）とを接合分離するｐ-型分離領域（５３）が配置されている。ｎ-型ウエル領域（４）は、ｎ型ウエル領域（３）の周囲を囲み、ＧＮＤの電位に固定されたｐ型ウエル領域（５）に囲まれている。ｐ-型分離領域（５３）よりも内側に、Ｈ－ＶＤＤの電位に固定された第３高濃度領域（５４）および第３ピックアップ電極（５５）が配置される。ｐ-型分離領域（５３）よりも外側に、ｐ-型分離領域（５３）の外周に沿って、Ｈ－ＶＤＤの電位に固定された第２高濃度領域（５１）および第２ピックアップ電極（５２）が配置される。このようにすることで、半導体集積回路装置の誤動作や破壊を防止することができる。

Description

半導体集積回路装置
　この発明は、半導体集積回路装置に関する。
　ＰＷＭ（Ｐｕｌｓｅ　Ｗｉｄｔｈ　Ｍｏｄｕｌａｔｉｏｎ）インバータ等の電力逆変換（直流交流変換）用ブリッジ回路の上アームを構成するスイッチングパワーデバイスをオン・オフ駆動させる半導体集積回路装置として、高耐圧接合を利用した素子分離方式の高耐圧集積回路装置（ＨＶＩＣ：Ｈｉｇｈ　Ｖｏｌｔａｇｅ　Ｉｎｔｅｇｒａｔｅｄ　Ｃｉｒｃｕｉｔ）が公知である。ＨＶＩＣは、スイッチングパワーデバイスの異常時の過電流検出手段や温度検出手段を備えることで高機能化を図ったり、トランスやフォトカプラ等による電位絶縁を行わないことで電源システムの小型化・低コスト化を図ったりすることができる。
　従来のＨＶＩＣの接続構成について、インバータなどの電力変換装置を構成するスイッチングパワーデバイスとして用いた絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ：Ｉｎｓｕｌａｔｅｄ　Ｇａｔｅ　Ｂｉｐｏｌａｒ　Ｔｒａｎｓｉｓｔｏｒ）を駆動するＨＶＩＣを例に説明する。図１０は、高耐圧集積回路装置の接続構成を示す回路図である。図１０には、２つのスイッチングパワーデバイス（ＩＧＢＴ１１４，１１５）を直列に接続したハーフブリッジ回路を備えた電力変換装置を示す。
　図１０に示す電力変換装置は、ＨＶＩＣ、低電圧電源（第１，２低電圧電源）１１２，１１３、ＩＧＢＴ１１４，１１５、還流ダイオード（ＦＷＤ：Ｆｒｅｅ　Ｗｈｅｅｌ　Ｄｉｏｄｅ）１１６，１１７、Ｌ負荷（誘導負荷）１１８およびコンデンサ１１９を備える。この電力変換装置は、ハーフブリッジ回路の上アームであるＩＧＢＴ１１５と下アームであるＩＧＢＴ１１４とを交互にオンさせることで出力端子であるＶｓ端子１１１から高電位または低電位を交互に出力し、Ｌ負荷１１８に交流電力を供給している（流している）。
　すなわち、ＨＶＩＣは、ハーフブリッジ回路の上アームであるＩＧＢＴ１１５と下アームであるＩＧＢＴ１１４とを相補にオン・オフさせる駆動素子である。Ｖｓ端子１１１から高電位を出力する場合、ＨＶＩＣによって、上アームのＩＧＢＴ１１５がオンし、かつ下アームのＩＧＢＴ１１４がオフするようにＩＧＢＴ１１４，１１５を動作させる。一方、Ｖｓ端子１１１から低電位を出力する場合、ＨＶＩＣによって、上アームのＩＧＢＴ１１５がオフし、かつ下アームのＩＧＢＴ１１４がオンするようにＩＧＢＴ１１４，１１５を動作させる。
　動作期間中、ＨＶＩＣは、ＧＮＤの電位（接地電位）を基準にしてＬ－ＯＵＴから下アームのＩＧＢＴ１１４のゲート信号を出力する。また、ＨＶＩＣは、Ｖｓ端子１１１の電位を基準にしてＨ－ＯＵＴから上アームのＩＧＢＴ１１５のゲート信号を出力する。ＨＶＩＣは、Ｖｓ端子１１１の電位を基準にしてＨ－ＯＵＴから上アームのＩＧＢＴ１１５のゲート信号を出力するために、レベルシフト機能（レベルシフト回路（レベルアップ回路やレベルダウン回路）：不図示）を備える。
　レベルアップ回路は、Ｈ－ＩＮから入力されたロジックレベルの入力信号をレベルアップしてＩＧＢＴ１１５のゲート信号を生成する。レベルダウン回路は、ＩＧＢＴ１１５の過熱や過電流などの異常信号１１０を入力し、異常信号１１０に基づきアラーム信号を形成し、このアラーム信号をレベルダウンする。Ｈ－ＩＮには、レベルアップ回路のローサイド側（前段）の周辺回路であるＣＭＯＳ（相補型ＭＯＳ：Ｃｏｍｐｌｅｍｅｎｔａｒｙ　Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）回路（ローサイド回路部：不図示）のゲートが接続されている。Ｈ－ＩＮは、レベルアップ回路の前段のローサイド回路部に伝達する入力信号の入力を受ける入力端子である。
　Ｈ－ＯＵＴには、レベルアップ回路のハイサイド側（後段）の周辺回路であるＣＭＯＳ回路（ハイサイド回路部：不図示）の出力端子が接続されている。Ｈ－ＯＵＴは、ＨＶＩＣの後段に配置された上アームのＩＧＢＴ１１５のゲートに接続されている。Ｈ－ＯＵＴは、ＩＧＢＴ１１５にゲート信号を供給する出力端子である。Ｌ－ＩＮは、ＩＧＢＴ１１４にゲート信号を供給するＣＭＯＳ回路に伝達される入力信号の入力を受ける入力端子である。ＩＧＢＴ１１４にゲート信号を供給するＣＭＯＳ回路は、Ｌ－ＩＮから入力されたロジックレベルの入力信号に基づいてＩＧＢＴ１１４のゲート信号を生成する。
　Ｌ－ＯＵＴには、ＩＧＢＴ１１４にゲート信号を供給するＣＭＯＳ回路の出力端子が接続されている。Ｌ－ＯＵＴは、ＨＶＩＣの後段に配置された下アームのＩＧＢＴ１１４のゲートに接続されている。Ｌ－ＯＵＴは、ＩＧＢＴ１１４にゲート信号を供給する出力端子である。ＡＬＭ－ＩＮは、ＩＧＢＴ１１５の異常信号１１０の入力を示す。異常信号１１０は、異常信号１１０に基づきアラーム信号を形成する検出回路（不図示）に入力される。ＡＬＭ－ＯＵＴには、レベルダウン回路のローサイド側（後段）の周辺回路であるＣＭＯＳ回路（ローサイド回路部：不図示）の出力端子が接続されている。ＡＬＭ－ＯＵＴは、レベルダウン回路によってレベルダウンされたアラーム信号を出力する出力端子である。
　Ｈ－ＶＤＤは、Ｖｓの電位を基準とする低電圧電源１１３の高電位側に接続する端子である。Ｌ－ＶＤＤは、ＧＮＤの電位を基準とする低電圧電源１１２の高電位側に接続する端子である。Ｖｓは、高電圧電源（主回路電源）の高電位側Ｖｓｓの電位からＧＮＤの電位まで変動する中間電位（浮遊電位）の端子であり、Ｖｓ端子１１１と同電位である。ＧＮＤはグランド（接地）端子である。低電圧電源１１２は、ＨＶＩＣのＬ－ＶＤＤとＧＮＤとの間に接続されたローサイド駆動電源である。低電圧電源１１３は、ＨＶＩＣのＨ－ＶＤＤとＶｓとの間に接続されたハイサイド駆動電源である。また、低電圧電源１１３は、ブートストラップ回路方式の場合、Ｌ－ＶＤＤとＨ－ＶＤＤとの間に接続される外付けのブートストラップダイオード（不図示）によって充電される外部コンデンサ（不図示）から構成される。
　ＩＧＢＴ１１４のエミッタは高電圧電源の低電位側であるＧＮＤに接続され、コレクタはＩＧＢＴ１１５のエミッタに接続されている。ＩＧＢＴ１１５のコレクタは高電圧電源の高電位側Ｖｓｓに接続されている。また、ＩＧＢＴ１１４，１１５には、それぞれ逆並列にＦＷＤ１１６，１１７が接続されている。ＩＧＢＴ１１４のコレクタとＩＧＢＴ１１５のエミッタとの接続点（すなわちハーフブリッジ回路の出力端子）はＶｓ端子１１１に接続されている。Ｖｓ端子１１１には、ＨＶＩＣのＶｓおよびＬ負荷１１８が接続されている。Ｌ負荷１１８は、ハーフブリッジ回路（ＩＧＢＴ１１４，１１５）を組み合わせて構成されたブリッジ回路を利用して動作する例えばモータや照明などの交流抵抗（リアクタンス）である。コンデンサ１１９は、Ｌ－ＶＤＤとＧＮＤとの間に接続されている。
　次に、ＨＶＩＣのレベルシフト回路（レベルアップ回路およびレベルダウン回路）について説明する。図１１は、レベルアップ回路の構成を示す回路図である。図１２は、レベルダウン回路の構成を示す回路図である。図１１，１２には、レベルシフト回路の周辺回路として、レベルシフト回路へ入力信号を伝達するＣＭＯＳ回路と、レベルシフト回路の出力信号を後段に伝達するＣＭＯＳ回路とを示す。図１１，１２に示すＨ－ＩＮ、Ｈ－ＯＵＴ、ＡＬＭ－ＩＮ、ＡＬＭ－ＯＵＴ、Ｈ－ＶＤＤ、Ｌ－ＶＤＤ、ＶｓおよびＧＮＤは、それぞれ、図１０に示すＨ－ＩＮ、Ｈ－ＯＵＴ、ＡＬＭ－ＩＮ、ＡＬＭ－ＯＵＴ、Ｈ－ＶＤＤ、Ｌ－ＶＤＤ、ＶｓおよびＧＮＤと対応する。
　図１１に示すレベルアップ回路２１０は、ｎチャネル型絶縁ゲート型電界効果トランジスタ（ＭＯＳＦＥＴ：Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）２１１、レベルシフト抵抗２１２およびダイオード２１３を備える。レベルアップ回路２１０は、ハーフブリッジ回路の上アームのＩＧＢＴ１１５がｎチャネル型の場合に必要となる。ｎチャネルＭＯＳＦＥＴ２１１のドレインはレベルシフト抵抗２１２の一端に接続され、ソースは接地されている。ｎチャネルＭＯＳＦＥＴ２１１には、ｎチャネルＭＯＳＦＥＴ２１１に逆並列に接続されたボディーダイオード２１４が内蔵されている。ｎチャネルＭＯＳＦＥＴ２１１とレベルシフト抵抗２１２との接続点は、レベルアップ回路２１０の出力部２１５である。
　レベルシフト抵抗２１２の他端は、Ｈ－ＶＤＤに接続されている。レベルシフト抵抗２１２に並列にダイオード２１３が接続されている。ダイオード２１３は、Ｈ－ＶＤＤの電位がＧＮＤの電位よりも大幅に低電位になったとき（過大な負のサージ電圧（以下、負サージ電圧とする）が印加されたとき）に発生する熱により、レベルシフト抵抗２１２が発熱して破壊に至ることを防止する機能を有する。また、ダイオード２１３は、ｎチャネルＭＯＳＦＥＴ２１１のオン動作時にＨ－ＶＤＤに過電圧が印加された場合に、後述するハイサイド回路部２１７のＣＭＯＳ回路のゲートに過大な電圧が印加されることを防止する機能を有する。ダイオード２１３には、通常はツェナーダイオードが多用される。
　レベルアップ回路２１０の周辺回路として、レベルアップ回路２１０の前段にローサイド回路部２１６が配置され、後段にハイサイド回路部２１７が配置されている。ローサイド回路部２１６およびハイサイド回路部２１７は、ともに、ｐチャネルＭＯＳＦＥＴ（ＰＭＯＳ）とｎチャネルＭＯＳＦＥＴ（ＮＭＯＳ）とを相補うように接続したＣＭＯＳ回路を備えている。ローサイド回路部２１６のＣＭＯＳ回路のゲートは、Ｈ－ＩＮに接続され、ＨＶＩＣから伝達される入力信号の入力を受ける。ローサイド回路部２１６のＣＭＯＳ回路のｐチャネルＭＯＳＦＥＴのソースはＬ－ＶＤＤに接続され、ｎチャネルＭＯＳＦＥＴのソースは接地されている。なお、ローサイド回路部２１６およびハイサイド回路２１７はＣＭＯＳ回路以外の伝達回路を備えている場合もある。
　ローサイド回路部２１６のＣＭＯＳ回路を構成するｐチャネルＭＯＳＦＥＴとｎチャネルＭＯＳＦＥＴとの接続点（出力端子）は、ｎチャネルＭＯＳＦＥＴ２１１のゲートに接続され、レベルアップ回路２１０へ入力信号を伝達する。ハイサイド回路部２１７のＣＭＯＳ回路のゲートは、レベルアップ回路２１０の出力部２１５に接続され、レベルアップ回路２１０から伝達される入力信号の入力を受ける。ハイサイド回路部２１７のＣＭＯＳ回路（以下、第２ＣＭＯＳ回路とする）のｐチャネルＭＯＳＦＥＴ（以下、第２ｐチャネルＭＯＳＦＥＴとする）１３０ａのソースはＨ－ＶＤＤに接続され、ｎチャネルＭＯＳＦＥＴ（以下、第２ｎチャネルＭＯＳＦＥＴとする）１３０ｂのソースはＶｓに接続されている。ハイサイド回路部２１７のＣＭＯＳ回路を構成する第２ｐチャネルＭＯＳＦＥＴ１３０ａと第２ｎチャネルＭＯＳＦＥＴ１３０ｂとの接続点は、Ｈ－ＯＵＴに接続され、ＨＶＩＣへ入力信号を伝達する。
　このようなレベルアップ回路２１０では、Ｈ－ＩＮからの入力信号がローサイド回路部２１６のＣＭＯＳ回路のゲートに入力されると、その信号はローサイド回路部２１６のＣＭＯＳ回路を経由してレベルアップ回路２１０のｎチャネルＭＯＳＦＥＴ２１１のゲートに入力される。この入力信号の入力を受けてｎチャネルＭＯＳＦＥＴ２１１がオン・オフし、レベルアップ回路２１０の出力部２１５から出力信号が出力され、ハイサイド回路部２１７のＣＭＯＳ回路のゲートに入力される。この入力信号の入力を受けてハイサイド回路部２１７のＣＭＯＳ回路がオン・オフし、ハイサイド回路部２１７のＣＭＯＳ回路の出力信号（レベルアップ回路２１０によりレベルアップされた信号）がＨ－ＯＵＴから出力される。この出力信号は、Ｖｓ端子１１１の電位を基準とした信号に変換され、上アームのＩＧＢＴ１１５のゲートに入力される。この入力信号の入力を受けてハーフブリッジ回路の上アームのＩＧＢＴ１１５がオン・オフする。
　図１２に示すように、レベルダウン回路２２０は、ｐチャネルＭＯＳＦＥＴ２２１、レベルシフト抵抗２２２およびダイオード２２３を備える。ｐチャネルＭＯＳＦＥＴ２２１のドレインはレベルシフト抵抗２２２の一端に接続され、ソースはＨ－ＶＤＤに接続されている。ｐチャネルＭＯＳＦＥＴ２２１には、ｐチャネルＭＯＳＦＥＴ２２１に逆並列に接続されたボディーダイオード２２４が内蔵されている。ｐチャネルＭＯＳＦＥＴ２２１とレベルシフト抵抗２２２との接続点は、レベルダウン回路２２０の出力部２２５である。レベルシフト抵抗２２２の他端は、接地されている。レベルシフト抵抗２２２に並列にダイオード２２３が接続されている。ダイオード２２３は、Ｈ－ＶＤＤの電位がＧＮＤの電位よりも大幅に低電位になったときに発生する熱により、レベルシフト抵抗２２２が発熱して破壊に至ることを防止する機能を有する。また、ダイオード２２３は、ｐチャネルＭＯＳＦＥＴ２２１のオン動作時にＨ－ＶＤＤに過電圧が印加された場合に、後述するローサイド回路部２２７のＣＭＯＳ回路のゲートに過電圧が印加されるのを防止する機能を有する。
　レベルダウン回路２２０の周辺回路として、レベルダウン回路２２０の前段にハイサイド回路部２２６が配置され、後段にローサイド回路部２２７が配置されている。ハイサイド回路部２２６およびローサイド回路部２２７は、ともに、ｐチャネルＭＯＳＦＥＴ（ＰＭＯＳ）とｎチャネルＭＯＳＦＥＴ（ＮＭＯＳ）とを相補うように接続したＣＭＯＳ回路を備えている。ハイサイド回路部２２６のＣＭＯＳ回路のゲートは、異常信号１１０に基づいて形成されたアラーム信号の入力を受ける。ハイサイド回路部２２６のＣＭＯＳ回路のｐチャネルＭＯＳＦＥＴのソースはＨ－ＶＤＤに接続され、ｎチャネルＭＯＳＦＥＴのソースはＶｓに接続されている。なお、ローサイド回路部２２７およびハイサイド回路２２６はＣＭＯＳ回路以外の伝達回路を備えている場合もある。
　ハイサイド回路部２２６のＣＭＯＳ回路を構成するｐチャネルＭＯＳＦＥＴとｎチャネルＭＯＳＦＥＴとの接続点（出力端子）は、ｐチャネルＭＯＳＦＥＴ２２１のゲートに接続され、レベルダウン回路２２０へ入力信号を伝達する。ローサイド回路部２２７のＣＭＯＳ回路のゲートは、レベルダウン回路２２０の出力部２２５に接続され、レベルダウン回路２２０から伝達される入力信号の入力を受ける。ローサイド回路部２２７のＣＭＯＳ回路のｐチャネルＭＯＳＦＥＴのソースはＬ－ＶＤＤに接続され、ｎチャネルＭＯＳＦＥＴのソースは接地されている。ローサイド回路部２２７のＣＭＯＳ回路を構成するｐチャネルＭＯＳＦＥＴとｎチャネルＭＯＳＦＥＴとの接続点は、ＡＬＭ－ＯＵＴに接続され、ＡＬＭ－ＯＵＴから外部へ出力信号を出力する。
　このようなレベルダウン回路２２０では、異常信号１１０に基づくアラーム信号がハイサイド回路部２２６のＣＭＯＳ回路のゲートに入力されると、その信号はハイサイド回路部２２６のＣＭＯＳ回路を経由してレベルダウン回路２２０のｐチャネルＭＯＳＦＥＴ２２１のゲートに入力される。この入力信号の入力を受けてｐチャネルＭＯＳＦＥＴ２２１がオン・オフし、レベルダウン回路２２０の出力部２２５から出力信号が出力され、ローサイド回路部２２７のＣＭＯＳ回路のゲートに入力される。この入力信号の入力を受けてローサイド回路部２２７のＣＭＯＳ回路がオン・オフし、ローサイド回路部２２７のＣＭＯＳ回路の出力信号（レベルダウン回路２２０によりレベルダウンされたアラーム信号）がＡＬＭ－ＯＵＴから出力される。
　次に、従来のＨＶＩＣの断面構造について説明する。図１３は、従来の高耐圧集積回路装置の構造を示す断面図である。図１３には、自己分離型のＨＶＩＣ２００の各構成部のうち、ローサイド回路部２１６、ハイサイド回路部２１７、レベルアップ回路２１０と、高耐圧接合終端領域（ＨＶＪＴ：Ｈｉｇｈ　Ｖｏｌｔａｇｅ　Ｊｕｎｃｔｉｏｎ　Ｔｅｒｍｉｎａｔｉｏｎ　ｒｅｇｉｏｎ）２０１との要部を示す。図１３の上方に図示された断面図右側から、下方に図示された断面図左側まで続く矢印は、上方に図示された断面図と下方に図示された断面図とがつながった１つのｐ型半導体基板１０１（半導体チップ）であることを示している。また、Ｈ－ＩＮ、Ｈ－ＯＵＴ、Ｈ－ＶＤＤ、Ｌ－ＶＤＤ、ＶｓおよびＧＮＤは、それぞれ、図１０に示すＨＶＩＣのＨ－ＩＮ、Ｈ－ＯＵＴ、Ｈ－ＶＤＤ、Ｌ－ＶＤＤ、ＶｓおよびＧＮＤと対応する端子である。
　図１３に示すように、従来のＨＶＩＣ２００において、ＧＮＤに接続されたｐ型半導体基板１０１のおもて面の表面層には、ｎ-型ウエル領域１０２，１０４、ｎ型ウエル領域１０３およびｐ型ウエル領域１０５がそれぞれ選択的に設けられている。ｎ-型ウエル領域１０４はｎ型ウエル領域１０３の周囲を囲み、ｎ-型ウエル領域１０２はｎ-型ウエル領域１０４の外側（チップ外周部側）に設けられている。ｐ型ウエル領域１０５は、ｎ-型ウエル領域１０２とｎ-型ウエル領域１０４との間に設けられ、ｎ-型ウエル領域１０２およびｎ-型ウエル領域１０４に接する。
　ｎ-型ウエル領域１０２には、レベルシフト回路の周辺回路であるローサイド回路部２１６，２２７などが配置される。図１３には、ローサイド回路部２１６を構成する第１ＣＭＯＳ回路（ｐチャネルＭＯＳＦＥＴ（以下、第１ｐチャネルＭＯＳＦＥＴとする）１２０ａおよびｎチャネルＭＯＳＦＥＴ（以下、第１ｎチャネルＭＯＳＦＥＴとする）１２０ｂ）を示す。ｎ型ウエル領域１０３には、レベルシフト回路やレベルシフト回路の周辺回路であるハイサイド回路部２１７，２２６などが配置される。図１３には、ハイサイド回路部２１７を構成する第２ＣＭＯＳ回路（第２ｐチャネルＭＯＳＦＥＴ１３０ａおよび第２ｎチャネルＭＯＳＦＥＴ１３０ｂ）を示す。
　第１ｐチャネルＭＯＳＦＥＴ１２０ａは、ｎ-型ウエル領域１０２、ｎ+型コンタクト領域１２２、ｐ+型ソース領域１２３、ｐ+型ドレイン領域１２４およびゲート電極１２５からなる一般的な横型のＭＯＳゲート（金属－酸化膜－半導体からなる絶縁ゲート）構造、ソース電極１６１、ドレイン電極１６２、を備える。ゲート電極１２５は、Ｈ－ＩＮに接続されている。ソース電極１６１は、Ｌ－ＶＤＤに接続されている。ドレイン電極１６２は、第１ｎチャネルＭＯＳＦＥＴ１２０ｂのドレイン電極１６４に接続されている。
　第１ｎチャネルＭＯＳＦＥＴ１２０ｂは、ｐ型オフセット領域１２１、ｎ+型ドレイン領域１２６、ｎ+型ソース領域１２７、ｐ+型コンタクト領域１２８およびゲート電極１２９からなる一般的な横型のＭＯＳゲート構造、ソース電極１６３、ドレイン電極１６４、を備える。ゲート電極１２９は、第１ｐチャネルＭＯＳＦＥＴ１２０ａのゲート電極１２５に接続され、かつＨ－ＩＮに接続されている。ソース電極１６３は、ＧＮＤに接続されている。ドレイン電極１６４は、第１ｐチャネルＭＯＳＦＥＴ１２０ａのドレイン電極１６２に接続されている。
　第２ｐチャネルＭＯＳＦＥＴ１３０ａは、ｎ型ウエル領域１０３、ｎ+型コンタクト領域１３２、ｐ+型ソース領域１３３、ｐ+型ドレイン領域１３４およびゲート電極１３５からなる一般的な横型のＭＯＳゲート構造、ソース電極１６５、ドレイン電極１６６、を備える。ゲート電極１３５は、レベルアップ回路２１０の出力部２１５に接続されている。Ｈ－ＶＤＤと出力部２１５との間には、レベルシフト抵抗２１２およびダイオード２１３が並列に接続されている。ソース電極１６５は、Ｈ－ＶＤＤに接続されている。ドレイン電極１６６は、Ｈ－ＯＵＴに接続されている。
　第２ｎチャネルＭＯＳＦＥＴ１３０ｂは、ｐ型オフセット領域１３１、ｎ+型ドレイン領域１３６、ｎ+型ソース領域１３７、ｐ+型コンタクト領域１３８およびゲート電極１３９からなる一般的な横型のＭＯＳゲート構造、ソース電極１６７、ドレイン電極１６８、を備える。ゲート電極１３９は、第２ｐチャネルＭＯＳＦＥＴ１３０ａのゲート電極１３５に接続されている（不図示）。ソース電極１６７は、Ｖｓに接続されている。ドレイン電極１６８は、第２ｐチャネルＭＯＳＦＥＴ１３０ａのドレイン電極１６６に接続され、かつＨ－ＯＵＴに接続されている。
　レベルアップ回路２１０を構成するｎチャネルＭＯＳＦＥＴ２１１は、ｎ型ウエル領域１０３から、ｎ-型ウエル領域１０４、およびｎ-型ウエル領域１０４に接するｐ型ウエル領域１０５にわたって配置される。レベルアップ回路２１０を構成するｎチャネルＭＯＳＦＥＴ２１１は、ｎ型ウエル領域１０３、ｎ-型ウエル領域１０４、ｐ型ウエル領域１０５、ｎ+型ソース領域１４１、ｎ+型ドレイン領域１４２、ｐ+型コンタクト領域１４３、ゲート電極１４４、ソース電極１４５およびドレイン電極１４６を備える。ｐ型ウエル領域１０５はベース領域として機能する。
　ｐ型ウエル領域１０５の内部に、ｎ+型ソース領域１４１およびｐ+型コンタクト領域１４３が選択的に設けられている。ｎ型ウエル領域１０３の内部に、ｎ+型ドレイン領域が選択的に設けられている。ｐ型ウエル領域１０５の、ｎ+型ソース領域１４１とｎ-型ウエル領域１０４とに挟まれた部分の表面上には、ゲート絶縁膜を介してゲート電極１４４が設けられている。ゲート電極１４４は、第１ｐチャネルＭＯＳＦＥＴ１２０ａのドレイン電極１６２および第１ｎチャネルＭＯＳＦＥＴ１２０ｂのドレイン電極１６４に接続されている。ソース電極１４５は、ｎ+型ソース領域１４１およびｐ+型コンタクト領域１４３に接する。また、ソース電極１４５は、ＧＮＤに接続されている。
　ドレイン電極１４６は、ｎ+型ドレイン領域に接する。また、ドレイン電極１４６は、表面金属配線（不図示）によってレベルシフト抵抗２１２に接続され、レベルシフト抵抗２１２を介してＨ－ＶＤＤに接続されている。ドレイン電極１４６とレベルシフト抵抗２１２との接続部がレベルアップ回路２１０の出力部２１５となる。この出力部２１５からの出力は、ｎチャネルＭＯＳＦＥＴ２１１のオン時は低電位であり、オフ時には高電位となる。このため、ＨＶＩＣ２００は、異なる基準電位間の信号伝達であるレベルシフト動作を行うことができる。符号１４７はｐ+型コンタクト領域であり、符号１４８はピックアップ電極である。
　ｎチャネルＭＯＳＦＥＴ２１１のソース電極（以下、第１ピックアップ電極とする）１４５は、負サージ電圧発生時にｐ型ウエル領域１０５に注入された電子をｐ+型コンタクト領域（以下、第１高濃度領域とする）１４３から引き抜くピックアップ電極として機能する。また、ｎ型ウエル領域１０３の基板おもて面側の表面層には、ｎ-型ウエル領域１０４との境界付近に、ｎ+型コンタクト領域（以下、第２高濃度領域とする）１５１が設けられている。第２ピックアップ電極１５２は、第２高濃度領域１５１に接する。第２ピックアップ電極１５２は、Ｈ－ＶＤＤに接続され、負サージ電圧発生時にｎ型ウエル領域１０３に注入された正孔を第２高濃度領域１５１から引き抜く機能を有する。
　このようなＨＶＩＣ２００を駆動素子とするスイッチングパワーデバイス（ＩＧＢＴ１１４，１１５）で構成されたハーフブリッジ回路を組み合わせて構成されるブリッジ回路は、モータ制御用のインバータのほか、大容量のプラズマディスプレイパネル（ＰＤＰ：Ｐｌａｓｍａ　Ｄｉｓｐｌａｙ　Ｐａｎｅｌ）、液晶パネルなどの電源用途、エアコンや照明といった家電用インバータなど多くの分野で広く利用されている。また、ハーフブリッジ回路を構成するスイッチングパワーデバイスは、ＩＧＢＴ以外に、パワーＭＯＳＦＥＴも使用される。これらモータや照明などは上述したようにＬ負荷１１８となる。このため、ＨＶＩＣ２００のＶｓやＨ－ＶＤＤは、プリント基板上の配線やＬ負荷１１８までのケーブル等による寄生インダクタンス成分等の悪影響を受ける。
　この寄生インダクタンス成分により、上アームのＩＧＢＴ１１５がオフするときに、Ｖｓ端子１１１の電位（ハイサイド回路部２１７，２２６の基準電位）やＨ－ＶＤＤの電位（Ｖｓ端子１１１の電位を基準とする電位）はＧＮＤの電位（０Ｖ）に対して負電位側へ変動する。例えば、上アームのＩＧＢＴ１１５をオフするタイミングでＶｓ端子１１１には、ＧＮＤの電位に対して負電位となる負サージ電圧ＶS0が印加される。この負サージ電圧ＶS0は、下記（１）式を用いて算出することができる。下記（１）式において、Ｌ0はＬ負荷１１８のインダクタンス値であり、ＩはＩＧＢＴ１１５に流れる電流値である。
　ＶS0＝Ｌ0×ｄＩ／ｄｔ　・・・（１）
　Ｖｓ端子１１１に印加された負サージ電圧ＶS0が［ＧＮＤの電位－（Ｖsupply＋Ｖfd）］よりも低くなると、自己分離型のＨＶＩＣ２００（チップ）の寄生ｐｎダイオード１７１，１７２が導通し始める。寄生ｐｎダイオード１７１は、ｐ型半導体基板１０１とｎ型ウエル領域１０３とからなる。寄生ｐｎダイオード１７２は、ｐ型ウエル領域１０５とｎ-型ウエル領域１０４からなる。Ｖsupplyは低電圧電源１１３または図示しないブートストラップコンデンサの両端間のバッテリ電圧である。Ｖfdは寄生ｐｎダイオード１７１，１７２の順方向電圧降下である。
　Ｖｓ端子１１１の電位が大きくマイナス方向に引かれた場合には、ＨＶＩＣ２００（チップ）に過電流が流れる。その結果、ＨＶＩＣ２００を構成するハイサイド回路部２１７の誤動作やラッチアップを引き起こし、ＨＶＩＣ２００が故障や破壊に至る虞がある。Ｖｓ端子１１１の電位がマイナス方向に引かれている期間には、ＨＶＩＣ２００からプリント基板上の配線やＬ負荷１１８までのケーブル等による寄生インダクタンス成分Ｌ1と、ＩＧＢＴ１１５のオフ時にＩＧＢＴ１１５に流れていたオン電流Ｉ1がゼロとなるまでに要する期間ｄＩ1／ｔとの積に比例して負方向に突出したスパイク状の負サージ（電流変化に伴う急激な負サージ）電圧ＶS1（＝Ｌ1×ｄＩ1／ｔ）がＶｓ端子１１１に印加される。具体的には、このときＶｓ端子１１１に印加される負サージ電圧ＶS0は例えば－３０Ｖ程度であり、その印加期間はおよそ数百ｎｓから５００ｎｓ程度である。
　次に、従来のＨＶＩＣ２００の各構成部の平面レイアウトについて、図１３，１４を参照しながら説明する。図１４は、図１３の高耐圧集積回路装置の平面レイアウトを示す平面図である。図１４には、ハイサイド回路部２１７，２２６などが配置される高電位領域、ローサイド回路部２１６，２２７などが配置される低電位領域、共通電位（ＧＮＤ電位）が印加される領域（以下、共通電位領域とする）を含むＨＶＪＴ２０１を示す。図１４に示すように、高電位領域であるｎ型ウエル領域１０３には、ハイサイド回路部２１７、Ｈ－ＶＤＤパッド、Ｈ－ＯＵＴパッド、Ｖｓパッドなどが配置されている。図１４には、Ｖｓパッドに接続されたＶｓ電位領域１８１と、Ｈ－ＶＤＤパッドに接続されたＨ－ＶＤＤ電位領域１８２とを示す。
　Ｖｓ電位領域１８１は、Ｖｓパッドに電気的に接続され、Ｖｓの電位が印加される領域である。具体的には、Ｖｓ電位領域１８１は、ハイサイド回路部２１７のロジック部を構成する第２ｎチャネルＭＯＳＦＥＴ１３０ｂのｐ型オフセット領域１３１およびｐ+型ドレイン領域１３４である。Ｈ－ＶＤＤ電位領域１８２は、Ｈ－ＶＤＤパッドに電気的に接続され、Ｈ－ＶＤＤの電位が印加される領域である。具体的には、Ｈ－ＶＤＤ電位領域１８２は、ハイサイド回路部２１７の第２ｐチャネルＭＯＳＦＥＴ１３０ａのｎ+型コンタクト領域１３２およびｐ+型ソース領域１３３などが配置される領域である。ｎ型ウエル領域１０３の周囲には、ｎ型ウエル領域１０３に接してｎ型ウエル領域１０３の周囲を囲むように、耐圧領域であるｎ-型ウエル領域１０４が配置されている。
　ｎ型ウエル領域１０３の、ｎ-型ウエル領域１０４との境界付近には、ｎ型ウエル領域１０３の外周に沿って環状にｎ+型コンタクト領域である第２高濃度領域１５１が設けられている。第２高濃度領域１５１は、ｎ-型ウエル領域１０４と離して配置されている。第２高濃度領域１５１上には、第２ピックアップ電極１５２が配置されている。第２ピックアップ電極１５２は、Ｈ－ＶＤＤパッドに接続されている。ｎ-型ウエル領域１０４に接してｎ-型ウエル領域１０４の周囲を囲むように、共通電位領域であるｐ型ウエル領域１０５が配置されている。ｐ型ウエル領域１０５には、ｎ-型ウエル領域１０４の外周に沿って環状にｐ+型コンタクト領域である第１高濃度領域１４３が配置されている。第１高濃度領域１４３上には、第１ピックアップ電極１４５が配置されている。
　図１４において、第１，２ピックアップ電極１４５，１５２としてそれぞれ配置した各黒四角は、チップおもて面を覆う図示省略する層間絶縁膜や保護膜上に堆積された第１，２ピックアップ電極１４５，１５２の、コンタクトホールに埋め込まれた部分である。すなわち、第１，２ピックアップ電極１４５，１５２を示す黒四角は、第１，２高濃度領域１４３，１５１とのコンタクト（電気的接触部）である。図１４では図示省略するが、第１，２ピックアップ電極１４５，１５２はそれぞれ第１，２高濃度領域１４３，１５１上に環状に配置されている。第１，２高濃度領域１４３，１５１と、第１高濃度領域１４３と第２高濃度領域１５１とに挟まれたｎ型ウエル領域１０３、ｐ型ウエル領域１０５およびｎ-型ウエル領域１０４とでＨＶＪＴ２０１が構成される。
　ＨＶＪＴ２０１には、例えば略矩形環状の平面形状を有するｎ-型ウエル領域１０４のコーナー部を含む領域に、ｎ型ウエル領域１０３からｎ-型ウエル領域１０４およびｐ型ウエル領域１０５にわたってレベルシフト回路が配置されている。図１４には、レベルアップ回路２１０のｎチャネルＭＯＳＦＥＴ２１１のｎ+型ドレイン領域１４２、ゲート電極１４４（１４４ａ，１４４ｂ）およびドレイン電極１４６を示す。ｎチャネルＭＯＳＦＥＴ２１１は、ＩＧＢＴ１１５への出力信号（ゲート信号）をローレベルにリセットした状態またはハイレベルにセットした状態に保持するＲＳ（Ｒｅｓｅｔ－Ｓｅｔ）フリップフロップを構成する。
　ｎ型ウエル領域１０３は、１つの角部が内側（チップ中央部側）に凹んだ略凹四角状の平面形状を有しており、ｎ-型ウエル領域１０４の、ｎ型ウエル領域１０３の凹んだ部分にｎ+型ドレイン領域１４２が配置される。ｎ+型ドレイン領域１４２上には、ドレイン電極１４６が配置されている。図示省略するがｎ+型ドレイン領域１４２およびドレイン電極１４６は、セット用およびリセット用のｎチャネルＭＯＳＦＥＴ２１１ごとに配置される。ｎ-型ウエル領域１０４およびｐ型ウエル領域１０５には、セット信号およびリセット信号の入力を受ける各ゲート電極１４４ａ，１４４ｂが配置されている。ゲート電極１４４ａ，１４４ｂは、略矩形環状のｐ型ウエル領域１０５の１つのコーナー部を共有する連続する２辺にあたる各直線部上にそれぞれ配置されている。
　ｐ型ウエル領域１０５の周囲には、ｐ型ウエル領域１０５に接してｐ型ウエル領域１０５の周囲を囲むように、低電位領域であるｎ-型ウエル領域１０２が配置されている。ｎ-型ウエル領域１０２には、ローサイド回路部２１６のロジック部（不図示）、ＧＮＤパッド、Ｈ－ＩＮパッド、Ｌ－ＶＤＤパッドが配置されている。図１４において、各パッドの周囲を囲む破線は、寄生ｐｎダイオードを流れる電流が流れ込む領域を示している（図１，３～５においても同様）。また、各パッドの周囲を囲む破線よりも細かい破線（第２高濃度領域１５１の一部を囲み、かつＨ－ＶＤＤパッドに接する破線）で示す領域は、ｎチャネルＭＯＳＦＥＴ２１１のドレイン領域１４６およびピックアップ電極１５２とＨ－ＶＤＤパッドとを接続する配線層である。
　従来のＨＶＩＣ２００においてＶｓ電位領域１８１およびＨ－ＶＤＤ電位領域１８２を無駄なく効率よく配置してチップサイズの縮小化を図る場合、Ｖｓ電位領域１８１は、ｎ型ウエル領域１０３の外周付近に、ＨＶＪＴ２０１の第２高濃度領域１５１に近接して配置される。すなわち、略矩形状のＶｓ電位領域１８１の１辺１８５は、ｎ型ウエル領域１０３の周囲を囲む略矩形環状の第２高濃度領域１５１の内周の１辺に平行に対向する。これにより、Ｖｓ電位領域１８１と対向する第２高濃度領域１５１の１辺（以下、対向箇所とする）１８５において、Ｖｓ電位領域１８１とＨＶＪＴ２０１との間の距離を最小にすることができる。
　このようなＨＶＩＣとして、出力ノードでの過大な負のスイング（負サージ電圧が印加されること）を見込んでハーフブリッジ型のパワートランジスタを駆動するＨＶＩＣを保護するために、ＨＶＩＣチップ内の寄生ダイオードと直列に接続され、かつＨＶＩＣチップの基板と接地電位端子との間に配置され、出力ノードでの負の電圧過渡現象に起因してＨＶＩＣの寄生ダイオードに流れる負電圧スパイク（負サージ）中の電流を制限する抵抗器を備えた回路が提案されている（例えば、下記特許文献１参照。）。
　また、別のＨＶＩＣとして、レベルシフト回路に属するスイッチング素子のドレイン電極と増幅器（ＣＭＯＳ回路）に属するＭＯＳトランジスタのゲート電極との間にダイオードを挿入することで、定格耐圧を超えて印加される負の電圧（逆バイアス）の悪影響を減殺する装置が提案されている（例えば、下記特許文献２参照。）。下記特許文献２では、スイッチング素子を逆流する電流によって、増幅器の動作が悪影響を受けることを防止している。
　また、別のＨＶＩＣとして、高電圧電源の高電位側と低電位（接地電位）側との間に、高電圧電源の高電位側から、レベルシフト抵抗、電流制限抵抗、および、レベルアップ回路を構成するスイッチング素子（ドレインが高電位側）の順に直列接続され、レベルシフト抵抗と電流制限抵抗との間をレベルアップ回路の出力部とする装置が提案されている（例えば、下記特許文献３参照。）。下記特許文献３では、Ｖｓ端子の電位を基準とするレベルシフト回路の低電圧電源の高電位側（Ｈ－ＶＤＤ）と低電位側（ＧＮＤ）との間の電流経路に電流制限抵抗を接続することで、レベルアップ回路を構成するｎチャネルＭＯＳＦＥＴのボディーダイオードやＨＶＩＣの寄生ｐｎダイオード自体が過電流により破壊に至ることや、レベルシフト回路の電流容量の小さい箇所が過電流により破壊に至ることを防止している。
　また、別のＨＶＩＣとして、ＨＶＩＣ内部に共通の基板領域を利用して、共通接地ノードと高電位側基準電位の仮想接地（中間電位）ノードとの間に高耐圧ダイオードを設けた装置が提案されている（例えば、下記特許文献４参照。）。下記特許文献４では、高電位側基準電位の端子（Ｖｓ端子）と共通接地電位（ＧＮＤ電位）にある基板領域との間に高耐圧ダイオードを設けることで、高電位側基準電位の仮想接地ノードに発生する負電圧のアンダーシュートによる高電位側電源電圧の低下を抑制している。
　また、別のＨＶＩＣとして、高電位側基準電位領域（Ｖｓ電位領域）に近接した箇所におけるＨＶＪＴのコンタクトを間引く、またはＨＶＪＴを構成する耐圧領域の幅を広くして、ダブルリサーフ構造を部分的に追加した平面レイアウトを備えた装置が提案されている（例えば、下記特許文献５参照。）。下記特許文献５には、負電圧のアンダーシュートによる高電位側電源電圧の低下に伴う高電位側基準電位領域へのキャリア注入量を低減している。
　また、別のＨＶＩＣとして、ｐ-型半導体基板に、低耐圧領域であるｎ-型拡散領域が環状に形成され、この内側に接して、ＨＶＪＴを構成するｎ型拡散領域が環状に形成され、さらにこの内側に所定幅のｐ-型半導体基板を挟んで高耐圧領域となる島状のｎ型拡散領域を備えた装置が提案されている（例えば、下記特許文献６（第００４５段落、第８図）参照。）。下記特許文献６では、ＨＶＪＴを構成するｎ型拡散層とハイサイド回路部を配置したｎ型拡散層とを環状のｐ-型拡散層で分割した構造が提案されている。
　しかしながら、発明者が鋭意研究を重ねた結果、上述した従来のＨＶＩＣには次の問題があることが判明した。図１０に示すスイッチングパワーデバイス（ＩＧＢＴ１１４，１１５）とＨＶＩＣとが接続されてなる電力変換装置において、高電圧電源（主回路電源）の高電位側Ｖｓｓが１２００Ｖ程度であり、ＨＶＩＣのＨ－ＶＤＤの電位がＶｓの電位に対して１５Ｖ程度高い場合を例に説明する。ハーフブリッジ回路の上アームのＩＧＢＴ１１５がオンし、下アームのＩＧＢＴ１１４がオフしている際には、上アームのＩＧＢＴ１１５からＬ負荷１１８へ向かって電流が流れる。
　この状態から上アームのＩＧＢＴ１１５がオフ状態へ移行されると、Ｌ負荷１１８が電力変換装置に流れる電流を維持しようとする（Ｌ負荷１１８によって交流電圧に対して電流位相が遅れる）ため、ＧＮＤから下アームのＩＧＢＴ１１４に並列に接続されたＦＷＤ１１６を経由してＬ負荷１１８に電流が流れた状態となる。これにより、Ｖｓ端子１１１の電位がＧＮＤ電位よりも低くなり、例えば－３０Ｖ程度になる。Ｖｓ端子１１１の電位が－３０Ｖ程度となった場合、上述したようにＨ－ＶＤＤの電位はＶｓの電位に対して１５Ｖ程度高いため、－１５Ｖ（＝－３０Ｖ＋１５Ｖ）程度となる。
　図１３，１４に示す従来のＨＶＩＣ２００の構造では、ｐ型半導体基板１０１およびｐ型ウエル領域１０５がＧＮＤ電位にある。そのため、レベルアップ回路２１０のハイサイド回路部２１７のロジック部のＣＭＯＳ回路を構成するｎ型ウエル領域１０３およびｎ-型ウエル領域１０４がともにＧＮＤ電位よりも低くなるまでＶｓ端子１１１の電位が低下した場合、寄生ｐｎダイオード１７１，１７２が順方向バイアスとなり大電流が流れる。この電流は、ｎ型ウエル領域１０３を通ってハイサイド回路部２１７からＩＧＢＴ１１５に入力され、ＩＧＢＴ１１５のゲート・エミッタ間容量を介してＬ負荷１１８へと流れる。この電流経路（パス）には電流を制限する抵抗成分がないため、極めて大きなパルス電流となる。このパルス電流によって、ＨＶＩＣ２００が破壊されたり、誤動作したりする。
　また、従来のＨＶＩＣ２００の平面構造では、Ｖｓパッド（Ｖｓ端子１１１）またはＨ－ＶＤＤパッドに負サージ電圧が印加された場合、寄生ｐｎダイオード１７２のアノードを構成するｐ型ウエル領域１０５から、カソードを構成するｎ-型ウエル領域１０４へ正孔が注入される。特に、ＨＶＪＴ２０１の、Ｖｓ電位領域１８１との間の距離が狭い対向箇所１８５では、Ｖｓ電位領域１８１とｐ型ウエル領域１０５とに挟まれたｎ-型ウエル領域１０４の抵抗（寄生ｐｎダイオード１７２のカソード抵抗）が、ｎ-型ウエル領域１０４の他の箇所よりも小さくなる。このため、ＨＶＪＴ２０１の、Ｖｓ電位領域１８１との間の距離が狭い対向箇所１８５では、ｐ型ウエル領域１０５からｎ-型ウエル領域１０４へ正孔注入量が、ｎ-型ウエル領域１０４の他の箇所よりも多くなる。
　ｎ-型ウエル領域１０４に入り込んだ正孔は、第２高濃度領域１５１直下（基板裏面側）を通って、ＧＮＤ電位に対して負電位となっているＶｓ電位領域１８１であるｐ型オフセット領域１３１およびｐ+型ドレイン領域１３４へ向かって流れる。ｐ型オフセット領域１３１に入り込んだ正孔は、ｐ+型コンタクト領域１３８からＶｓ端子１１１に引き抜かれる。しかしながら、ｐ型オフセット領域１３１に入り込んだ一部の正孔は、ｎ+型ソース領域１３７の直下にまで流入し、ｎ+型ソース領域１３７、ｐ型オフセット領域１３１およびｎ型ウエル領域１０３からなる寄生ｎｐｎトランジスタのゲート電流となる。このため、この寄生ｎｐｎトランジスタがオンしてハイサイド回路部２１７のロジック部を誤動作させる虞がある。
　さらに、ｎ+型ソース領域１３７の直下にまで流入した正孔が、ｎ+型ソース領域１３７、ｐ型オフセット領域１３１、ｎ型ウエル領域１０３およびｐ型半導体基板１０１からなる寄生サイリスタをオン（ラッチアップ）させて、ハイサイド回路部２１７が破壊に至る虞がある。また、ｐ型オフセット領域１３１に入り込んだ正孔の一部がｎ型ウエル領域１０３を通ってｐ+型ドレイン領域１３４まで流れた場合、ハイサイド回路部２１７が誤動作する虞がある。なお、寄生ｐｎダイオード１７１は、アノードとなるｐ型半導体基板１０１の比抵抗が高いため、アノード抵抗が高い。このため、ｐ型半導体基板１０１からｎ型ウエル領域１０３への正孔の注入は微量である。
　寄生動作によって誤動作や破壊が生じることについて、下記特許文献１には、電流を制限する抵抗器を基板とグランド端子との間に接続することで電流量を抑制しているが、それ以外の箇所に抵抗器を接続することについて記載されていない。また、この抵抗器はポリシリコン層で形成されているため、負サージ電圧による大きなパルス電流（数Ａ～数十Ａ）が過渡的にＶｓ端子とグランド端子との間の寄生ダイオードに流れた際に、抵抗器を構成するポリシリコン層が過電流により熱溶解し破壊に至る虞がある。
　下記特許文献２には、Ｌ負荷によってＨ－ＶＤＤの電位が負電位になった場合に、レベルシフト回路を構成するＭＯＳＦＥＴのボディーダイオードやＨＶＩＣの寄生ｐｎダイオードの電流を制限するための抵抗やレイアウトについて記載されていない。下記特許文献３には、Ｖｓ端子の電位を基準とするハイサイド回路部の寄生動作による誤動作（誤反転）を防止することについて記載されていない。
　下記特許文献４には、ブートストラップ電源電位（Ｈ－ＶＤＤの電位）のノード（電位点）と共通接地電位（ＧＮＤ電位）にある基板領域との間に高耐圧ダイオードを設けることについて記載されていない。下記特許文献５に記載の技術では、負サージ電圧が高い場合や、負サージ電圧の印加期間が長い場合には、Ｖｓ電位領域にもキャリアが多量に注入されるため、ハイサイド回路の誤動作や破壊を防止するという効果が得られない。このため、効果が限定的となる。
　下記特許文献６に記載の技術では、ＨＶＪＴを構成するｎ型拡散層にはレベルシフト回路を構成する高耐圧ｎチャネルリサーフＭＯＳＦＥＴが配置されており、このｎ型拡散層はドレインドリフト領域もしくはドレイン領域に相当する。このため、負サージ電圧によってＨＶＪＴを構成するｎ型拡散層からレベルシフト回路に正孔（電流）が注入され、レベルシフト回路の内部デバイスや配線等が過電流によって発熱して破壊に至ったり、正孔の過剰注入によってドレインノード（高耐圧ｎチャネルリサーフＭＯＳＦＥＴのドレイン電位点）の電位が不安定になり、レベルシフト回路が誤動作する虞がある。
特許第３３４６７６３号公報 特開２００１－２５２３５号公報 特開２００８－３０１１６０号公報 特開２０１０－２６３１１６号公報 国際公開第２０１２／１７６３４７号 特許第３９１７２１１号公報
　この発明は、上述した従来技術による問題点を解消するため、誤動作や破壊を防止することができる半導体集積回路装置を提供することを目的とする。
　上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体集積回路装置は、次の特徴を有する。第１導電型半導体層の一方の面の表面層に、第１の第２導電型ウエル領域が設けられている。前記第１の第２導電型ウエル領域には、第２電位以上の電位が供給される。前記第１導電型半導体層の一方の面の表面層に、前記第１の第２導電型ウエル領域に接して第２の第２導電型ウエル領域が設けられている。前記第２の第２導電型ウエル領域は、前記第１の第２導電型ウエル領域の周囲を囲む。前記第２の第２導電型ウエル領域の不純物濃度は、前記第１の第２導電型ウエル領域の不純物濃度よりも低い。前記第１導電型半導体層の一方の面の表面層に、前記第２の第２導電型ウエル領域と接して第１導電型ウエル領域が設けられている。前記第１導電型ウエル領域は、前記第２の第２導電型ウエル領域の周囲を囲む。前記第１の第２導電型ウエル領域内の所定領域と前記所定領域よりも外側の領域とを電気的に分離する分離領域が設けられている。前記第１の第２導電型ウエル領域または前記第２の第２導電型ウエル領域の内部の、前記分離領域よりも外側に第１の第２導電型高濃度領域が設けられている。前記第１の第２導電型高濃度領域の不純物濃度は、前記第１の第２導電型ウエル領域の不純物濃度よりも高い。前記第１の第２導電型ウエル領域または前記第２の第２導電型ウエル領域の内部の、前記分離領域よりも内側に第２の第２導電型高濃度領域が設けられている。前記第２の第２導電型高濃度領域の不純物濃度は、前記第１の第２導電型ウエル領域の不純物濃度よりも高い。第１電極は、前記第１の第２導電型高濃度領域に接し、前記第１の第２導電型高濃度領域を介して前記第１の第２導電型ウエル領域または前記第２の第２導電型ウエル領域に、前記第２電位よりも高い第３電位を印加する。第２電極は、前記第２の第２導電型高濃度領域に接し、前記第２の第２導電型高濃度領域を介して前記第１の第２導電型ウエル領域または前記第２の第２導電型ウエル領域に前記第３電位を印加する。
　また、この発明にかかる半導体集積回路装置は、上述した発明において、前記分離領域は、前記所定領域を囲む環状に配置されていることを特徴とする。
　また、この発明にかかる半導体集積回路装置は、上述した発明において、前記分離領域は、前記所定領域と前記第１の第２導電型高濃度領域との間を通り、かつ前記第２の第２導電型ウエル領域を横切って前記第１導電型ウエル領域に達するように配置され、前記所定領域と前記第１の第２導電型高濃度領域よりも外側の領域とを分離することを特徴とする。
　また、この発明にかかる半導体集積回路装置は、上述した発明において、前記分離領域は、第１導電型半導体領域または誘電体領域であることを特徴とする。
　また、この発明にかかる半導体集積回路装置は、上述した発明において、さらに次の特徴を有する。前記第１導電型半導体層の一方の面の表面層に、前記第１導電型ウエル領域を挟んで前記第１の第２導電型ウエル領域と反対側に第３の第２導電型ウエル領域が設けられている。前記第３の第２導電型ウエル領域に第１回路部が設けられている。前記第１回路部には、第１電位を基準とする第１低電圧電源から前記第１電位よりも高い第４電位が供給される。前記第１の第２導電型ウエル領域に第２回路部が設けられている。前記第２回路部には、前記第２電位を基準とする第２低電圧電源から前記第３電位が供給される。前記第２の第２導電型ウエル領域および前記第１導電型ウエル領域に第３回路部が設けられている。前記第３回路部は、前記第１回路部と前記第２回路部との間に接続され、前記第１回路部から入力された信号の電圧レベルを変換して前記第２回路部に出力する。前記第２回路部は、前記第３回路部から出力された信号に基づいて、直列に接続された２つのトランジスタの高電位側の前記トランジスタのゲート信号を出力する。
　また、この発明にかかる半導体集積回路装置は、上述した発明において、前記第２電位は、直列に接続された２つの前記トランジスタの主回路電源の高電位側電位から前記第１電位までの間の浮遊電位であることを特徴とする。
　また、この発明にかかる半導体集積回路装置は、上述した発明において、前記所定領域には、前記第２電位が供給されることを特徴とする。
　上述した発明によれば、第２電位がマイナス方向に低下し、ハイサイド側の第２回路を配置した所定領域および高耐圧接合終端領域を構成する第２の第２導電型ウエル領域が過渡的に第１電位（最低電位）より低くなった場合に、高耐圧接合終端領域を構成する第１導電型ウエル領域をアノードとし、第２の第２導電型ウエル領域をカソードとする寄生ｐｎダイオードの電流注入（正孔キャリア注入）を第１電極へ支配的に流すことができる。これにより、第２電位の所定領域に過渡的に正孔が注入されることを抑制することができる。したがって、高耐圧接合終端領域と第２電位の所定領域との間の距離が狭い対向箇所が生じる程度に縮小化を図った場合であっても、ハイサイド側の第２回路のロジック部の誤動作（誤信号伝達）や、ラッチアップによる破壊を起こりにくくすることができる。
　本発明にかかる半導体集積回路装置によれば、チップの面積を大きくすることなく、負サージ電圧による正孔注入量を低減してハイサイド回路部の誤動作や破壊を防止することができるという効果を奏する。
図１は、実施の形態１にかかる高耐圧集積回路装置の平面構造を示す平面図である。 図２は、図１の切断線Ａ－Ａ'および切断線Ｃ－Ｃ'における断面構造を示す断面図である。 図３は、図１の高耐圧集積回路装置に負サージ電圧が印加されたときのキャリアの挙動を示す説明図である。 図４は、実施の形態２にかかる高耐圧集積回路装置の要部の構造を示す断面図である。 図５は、実施の形態２にかかる高耐圧集積回路装置の別の一例の要部の構造を示す断面図である。 図６は、実施の形態３にかかる高耐圧集積回路装置の要部の構造を示す断面図である。 図７は、実施の形態４にかかる高耐圧集積回路装置の要部の構造を示す断面図である。 図８は、図７の切断線Ｂ－Ｂ'における断面構造を示す断面図である。 図９は、実施の形態５にかかる高耐圧集積回路装置の要部の構造を示す断面図である。 図１０は、高耐圧集積回路装置の接続構成を示す回路図である。 図１１は、レベルアップ回路の構成を示す回路図である。 図１２は、レベルダウン回路の構成を示す回路図である。 図１３は、従来の高耐圧集積回路装置の構造を示す断面図である。 図１４は、図１３の高耐圧集積回路装置の平面レイアウトを示す平面図である。
　以下に添付図面を参照して、この発明にかかる半導体集積回路装置の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および－は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。
（実施の形態１）
　実施の形態１にかかる半導体集積回路装置の構造について、自己分離型の高耐圧集積回路装置（ＨＶＩＣ）を例に図１，２，７～９を参照しながら説明する。図１は、実施の形態１にかかる高耐圧集積回路装置の平面構造を示す図である。図２は、図１の切断線Ａ－Ａ'および切断線Ｃ－Ｃ'における断面構造を示す断面図である。実施の形態１にかかるＨＶＩＣ５０は、図１０に示す電力変換装置を構成するＨＶＩＣに対応する駆動素子であり、ハーフブリッジ回路のＩＧＢＴ（トランジスタ）１１４，１１５のオン・オフを制御する機能を有する。ＨＶＩＣ５０の接続構成（電力変換装置の回路構成）、ＨＶＩＣ５０のレベルシフト機能（レベルシフト回路）の回路構成、および、ＨＶＩＣ５０によるＩＧＢＴ１１４，１１５の駆動方法は例えば従来と同様でよいため、説明を省略する（図１０～１２の説明を参照）。
　まず、ＨＶＩＣ５０の平面レイアウトについて説明する。図１に示すように、実施の形態１にかかるＨＶＩＣ５０は、ｐ型半導体基板（第１導電型半導体層）１上に、高電位領域、低電位領域、および高耐圧接合終端領域（ＨＶＪＴ）２１を備える。高電位領域とは、ＨＶＩＣ５０のＨ－ＶＤＤの電位（第３電位）およびＶｓの電位（第２電位）が印加される領域である。具体的には、高電位領域は、ｐ型半導体基板１のおもて面側に配置されたｎ型ウエル領域（第１の第２導電型ウエル領域）３である。高電位領域には、例えば、レベルシフト回路の周辺回路であるハイサイド回路部（第２回路部）などが配置される。
　低電位領域とは、ＨＶＩＣ５０のＬ－ＶＤＤ（第４電位）やＧＮＤの電位（第１電位）が印加される領域である。具体的には、低電位領域は、ｎ型ウエル領域３よりも外側（チップ外周部側）に配置されたｎ-型ウエル領域（第３の第２導電型ウエル領域）２である。低電位領域には、レベルシフト回路の周辺回路であるローサイド回路部（第１回路部）などが配置される。ＨＶＪＴ２１は、耐圧領域および共通電位領域を含む領域であり、例えばレベルシフト回路などが配置されてもよい。耐圧領域は、ｎ型ウエル領域３とｎ-型ウエル領域２との間に配置されたｎ-型ウエル領域（第２の第２導電型ウエル領域）４である。
　共通電位領域とは、共通電位（例えばＧＮＤ電位（接地電位））が印加される領域である。具体的には、共通電位領域は、ｎ-型ウエル領域４とｎ-型ウエル領域２との間に配置されたｐ型ウエル領域（第１導電型ウエル領域）５である。以下、共通電位をＧＮＤ電位として説明する。レベルシフト回路およびレベルシフト回路の周辺回路の断面構造は、例えば従来のＨＶＩＣ（図１３参照）と同様である。ここでは、ＨＶＩＣ５０がレベルアップ回路（第３回路）２１０およびその周辺回路（ハイサイド回路部２１７およびローサイド回路部２１６）を備える場合を例に説明するが、ＨＶＩＣ５０はレベルダウン回路を備えていてもよい。
　Ｈ－ＶＤＤは、Ｖｓの電位を基準とするハイサイド駆動電源である低電圧電源１１３の高電位側に接続する端子である。Ｌ－ＶＤＤは、ＧＮＤの電位を基準とするローサイド駆動電源である低電圧電源１１２の高電位側に接続する端子である。Ｖｓは、高電圧電源（主回路電源）の高電位側Ｖｓｓの電位からＧＮＤの電位まで変動する中間電位（浮遊電位）の端子である。ＧＮＤはグランド（接地）端子である。図１のＨ－ＶＤＤ、Ｌ－ＶＤＤ、ＶｓおよびＧＮＤは、それぞれ、図１０に示すＨ－ＶＤＤ、Ｌ－ＶＤＤ、ＶｓおよびＧＮＤと対応する端子である（図３～５においても同様）。
　高電位領域であるｎ型ウエル領域３には、例えば、レベルアップ回路２１０のハイサイド回路部２１７，２２６、Ｈ－ＶＤＤパッド（端子）、Ｈ－ＯＵＴパッド、Ｖｓパッド、ｎ+型コンタクト領域（以下、第２，３高濃度領域（第１，２の第２導電型高濃度領域）とする）５１，５４および第２，３ピックアップ電極（第１，２電極）５２，５５が配置されている。Ｖｓ電位領域（所定領域）８１は、Ｖｓパッドに電気的に接続され、Ｖｓの電位が印加される領域である。図１には、Ｖｓ電位領域８１とＶｓパッドとを接続する配線層を、Ｖｓ電位領域８１とＶｓパッドとをつなぐ破線で示す。
　具体的には、Ｖｓ電位領域８１は、ハイサイド回路部２１７を構成する第２ｎチャネルＭＯＳＦＥＴ１３０ｂのｐ型オフセット領域１３１、ｎ+型ドレイン領域１３６、ｎ+型ソース領域１３７およびｐ+型コンタクト領域１３８や、第２ｐチャネルＭＯＳＦＥＴ１３０ａのｐ+型ドレイン領域１３４等が配置される領域である。Ｈ－ＶＤＤ電位領域８２は、Ｈ－ＶＤＤパッドに電気的に接続され、Ｈ－ＶＤＤの電位が印加される領域である。Ｈ－ＶＤＤパッドの電位は、ｎ型ウエル領域３に配置された回路の電源電圧となる。具体的には、Ｈ－ＶＤＤ電位領域８２は、ハイサイド回路部２１７の第２ｐチャネルＭＯＳＦＥＴ１３０ａのｎ+型コンタクト領域１３２およびｐ+型ソース領域１３３等が配置される領域である。
　図１には、Ｖｓ電位領域８１およびＨ－ＶＤＤ電位領域８２を、略矩形状の平面形状を有するｎ型ウエル領域３の外周の１辺１３ａに沿った方向（以下、第１方向とする）に延びる直線状の平面形状で図示している。また、図１には、Ｖｓ電位領域８１とＨ－ＶＤＤ電位領域８２とを、第１方向に平行に、かつ第１方向と直交する方向（以下、第２方向とする）に並列に配置した状態を図示している。図１では、Ｖｓ電位領域８１とＨ－ＶＤＤ電位領域８２とを分けて示しているが、実際には、Ｖｓ電位領域８１およびＨ－ＶＤＤ電位領域８２に配置される各領域はｎ型ウエル領域３上に混在して配置される。
　ｎ型ウエル領域３の外周の、Ｖｓ電位領域８１およびＨ－ＶＤＤ電位領域８２が配置された側の１辺１３ａに向かい合う辺（対辺）１３ｂ側には、例えば、Ｈ－ＶＤＤパッド、Ｈ－ＯＵＴパッドおよびＶｓパッドが配置されている。Ｈ－ＶＤＤパッド、Ｈ－ＯＵＴパッドおよびＶｓパッドは例えば第１方向に順に並列に配置されている。また、ｎ型ウエル領域３の外周の、Ｖｓ電位領域８１およびＨ－ＶＤＤ電位領域８２が配置された側の１辺１３ａに向かい合う辺１３ｂ側には、各パッド（Ｈ－ＶＤＤパッド、Ｈ－ＯＵＴパッドおよびＶｓパッド）よりも外側に、かつ各パッドに対向するように、第３高濃度領域５４が配置されている。第３高濃度領域５４は、ｎ型ウエル領域３の外周の１辺１３ｂに沿った方向（第１方向）に延びる直線状の平面形状を有する。
　また、ｎ型ウエル領域３の外周の残りの２辺（向かう合う辺１３ａ，１３ｂ以外の１組の向かい合う２辺）１３ｃ，１３ｄのうち、Ｖｓパッドに対向する１辺１３ｃに沿って、第３高濃度領域５４が配置されている。ｎ型ウエル領域３の外周の１辺１３ｃに沿って配置された第３高濃度領域５４は、例えばＶｓ電位領域８１に対向しないように配置される。また、ｎ型ウエル領域３の外周の２辺１３ｂ，１３ｃに沿ってそれぞれ配置された各第３高濃度領域５４は、互いに離して配置されている。すなわち、第３高濃度領域５４は、ｎ型ウエル領域３の外周の２辺１３ｂ，１３ｃで共有する１つの角部（コーナー部）に配置されていない。第３高濃度領域５４上には、第３高濃度領域５４に沿って環状に第３ピックアップ電極５５が配置されている。第３ピックアップ電極５５は、Ｈ－ＶＤＤパッドに接続されている。第３高濃度領域５４は、ｎ型ウエル領域３の電位を安定させる目的で形成するものであり、回路が形成されていない領域にできるだけ形成することが望ましい。また、第３高濃度領域５４を設けない場合もある。
　また、ｎ型ウエル領域３には、ｎ型ウエル領域３の外周に沿って環状にｐ-型領域（以下、ｐ-型分離領域（分離領域）とする）５３が配置されている。ｐ-型分離領域５３は、ｎ型ウエル領域３内を接合分離する。具体的には、ｐ-型分離領域５３は、ｎ型ウエル領域３の、Ｖｓ電位領域８１、Ｈ－ＶＤＤ電位領域８２、第３高濃度領域５４および各パッドなどが配置されたｐ-型分離領域５３よりも内側（チップ中央部側）の部分と、ｐ-型分離領域５３よりも外側（チップ外周部側）の部分とを接合分離する。これにより、ｎ型ウエル領域３の、ｐ-型分離領域５３によって囲まれた内側の部分に正孔が注入されることを防止することができる。ｐ-型分離領域５３は、可能な限りｎ型ウエル領域３の、ｎ-型ウエル領域４との界面に近い位置に配置することが好ましい。その理由は、ｐ-型分離領域５３によって囲まれた正孔がほぼ注入されない領域、すなわちＶｓ電位領域８１やＨ－ＶＤＤ電位領域８２などを配置する領域を可能な限り大きく確保することができるからである。
　ｎ型ウエル領域３の、ｐ-型分離領域５３よりも外側には、ｐ-型分離領域５３の外周（すなわちｎ型ウエル領域３の外周）に沿って、第２高濃度領域５１が選択的に配置されている。第２高濃度領域５１は、ｐ-型分離領域５３に接していない。具体的には、第２高濃度領域５１は、ｎ型ウエル領域３の外周の各辺１３ａ～１３ｄに沿ってそれぞれ、互いに離して配置されており、ｎ型ウエル領域３のコーナー部には配置されていない。各第２高濃度領域５１上には、それぞれ第２高濃度領域５１に沿って第２ピックアップ電極５２が配置されている。第２ピックアップ電極５２は、従来のＨＶＩＣの第２ピックアップ電極と同様に、Ｈ－ＶＤＤパッドに接続されている。
　また、ｎ型ウエル領域３の外周の辺１３ａに沿って配置された２つのｎ+型ドレイン領域１４２ａ，１４２ｂは、それぞれｎ-型ウエル領域４をドリフト領域とし、レベルアップ回路２１０を構成するセット用およびリセット用のｎチャネルＭＯＳＦＥＴ２１１のｎ+型ドレイン領域である。これらｎ型ウエル領域３の外周の辺１３ａに沿って配置された２つのｎ+型ドレイン領域１４２ａ，１４２ｂは、それぞれ、レベルシフト抵抗２１２ａ，２１２ｂを介して、ｎ型ウエル領域３の外周の辺１３ａに連続する辺１３ｃ，１３ｄに沿って配置された第２高濃度領域５１に接続されている。
　レベルシフト抵抗２１２（２１２ａ，２１２ｂ）は、ｎ型ウエル領域３の、ｎ+型ドレイン領域１４２と、ｎ型ウエル領域３の外周の辺１３ｃ，１３ｄに沿うように配置された第２高濃度領域５１とに挟まれた部分で構成される内部抵抗である。各ｎ+型ドレイン領域１４２ａ，１４２ｂ上には、それぞれｎ+型ドレイン領域１４２ａ，１４２ｂに沿ってドレイン電極１４６ａ，１４６ｂが配置されている。ドレイン電極１４６ａ，１４６ｂは、従来のドレイン電極１４６と同様に、出力部２１５に接続されている。ｎチャネルＭＯＳＦＥＴ２１１のソース領域は従来のｎ+型ソース領域１４１と同様ｐ型ウエル領域５の内部に形成される（不図示）。ｎチャネルＭＯＳＦＥＴ２１１をオンし、レベルシフト抵抗２１２（２１２ａ，２１２ｂ）に電流を流して出力部２１５の電圧を降下させることで、レベルシフト回路動作が可能である。なお、レベルシフト抵抗２１２は、内部抵抗に限るものではなく他の抵抗素子、例えば、ｎ型ウエル領域３上に絶縁膜を介して形成された多結晶シリコン層などであってもよい。
　ｎ型ウエル領域３の周囲には、ｎ型ウエル領域３に接してｎ型ウエル領域３の周囲を囲むように、ｎ-型ウエル領域４が配置されている。ｎ-型ウエル領域４に接してｎ-型ウエル領域４の周囲を囲むように、共通電位領域であるｐ型ウエル領域５が配置されている。ｐ型ウエル領域５には、ｎ-型ウエル領域４の外周に沿って環状にｐ+型コンタクト領域（第１高濃度領域）１４３が配置されている。第１高濃度領域１４３上には、第１高濃度領域１４３に沿って環状に第１ピックアップ電極１４５が配置されている。第１ピックアップ電極１４５は、ＧＮＤに接続されている。なお、ｎチャネルＭＯＳＦＥＴ２１１のｎ+型ソース領域１４１も第１ピックアップ電極１４５に接続される。
　図１では、第１，２ピックアップ電極１４５，５２を簡略化し、チップおもて面を覆う図示省略する層間絶縁膜や保護膜上に堆積された第１，２ピックアップ電極１４５，５２の、コンタクトホールに埋め込まれた部分を黒四角で示す。すなわち、第１，２ピックアップ電極１４５，５２を示す各黒四角は、それぞれ第１，２高濃度領域１４３，５１とのコンタクト（電気的接触部）である。第１，２ピックアップ電極１４５，５２と対応する各第１，２高濃度領域１４３，５１とが部分的に接する複数のコンタクトを設ける代わりに、第１，２高濃度領域１４３，５１に沿って延びる帯状のコンタクトを設けてもよい。
　第１，２高濃度領域１４３，５１、ｐ-型分離領域５３、および、第２高濃度領域５１と第３高濃度領域５４とに挟まれた部分（第３高濃度領域５４が配置されていない部分においては、第２高濃度領域５１とｐ-型分離領域５３とに挟まれた部分）でＨＶＪＴ２１が構成される。すなわち、ＨＶＪＴ２１は、第１，２高濃度領域１４３，５１と、ｎ-型ウエル領域４と、ｐ型ウエル領域５の、第１高濃度領域１４３よりも内側の部分で構成される。
　図１には、図１１のレベルアップ回路２１０のｎチャネルＭＯＳＦＥＴ２１１のｎ+型ドレイン領域１４２（１４２ａ，１４２ｂ）、ゲート電極（符号１４４ａ，１４４ｂで示す）およびレベルシフト抵抗２１２（２１２ａ，２１２ｂ）を示す。ＨＶＪＴ２１に、セット用およびリセット用のｎチャネルＭＯＳＦＥＴ２１１がそれぞれ配置されている。セット用およびリセット用のｎチャネルＭＯＳＦＥＴ２１１の各ｎ+型ドレイン領域１４２ａ，１４２ｂは、ともにｎ-型ウエル領域４上に配置されている。
　ｎ-型ウエル領域４およびｐ型ウエル領域５上には、セット信号およびリセット信号の入力を受ける各ゲート電極１４４ａ，１４４ｂが配置されている。ゲート電極１４４ａ，１４４ｂは、それぞれｎ+型ドレイン領域１４２ａ，１４２ｂに対向するように、ｐ型ウエル領域５の表面上に絶縁膜（不図示）を介して配置される。
　ｐ型ウエル領域５の周囲には、ｐ型ウエル領域５に接してｐ型ウエル領域５の周囲を囲むように、低電位領域であるｎ-型ウエル領域２が配置されている。ｎ-型ウエル領域２には、レベルアップ回路２１０のローサイド回路部２１６のロジック部（不図示）、ＧＮＤパッド、Ｈ－ＩＮパッド、Ｌ－ＶＤＤパッドなどが配置されている。また、各パッドの周囲を囲む破線よりも細かい破線（第２高濃度領域５１およびＨ－ＶＤＤパッドを囲む破線）で示す領域は、ピックアップ電極５２とＨ－ＶＤＤパッドとを接続する配線層である。
　次に、ＨＶＩＣ５０のｐ型ウエル領域５、ｎ-型ウエル領域４およびｎ型ウエル領域３の外周の辺１３ｄの部分を横切る切断線Ａ－Ａ'における断面構造について説明する。図２に示すように、実施の形態１にかかるＨＶＩＣ５０において、ＧＮＤに接続されたｐ型半導体基板（半導体チップ）１のおもて面の表面層には、上述した配置でｎ-型ウエル領域２，４、ｎ型ウエル領域３およびｐ型ウエル領域５がそれぞれ選択的に設けられている。ｐ型半導体基板１の不純物濃度は２．０×１０13／ｃｍ3以上１．０×１０15／ｃｍ3以下程度であることが好ましい。ｐ型ウエル領域５の不純物濃度は２．０×１０15／ｃｍ3以上５．０×１０18／ｃｍ3以下程度の範囲であることが好ましい。
　ｎ型ウエル領域３の基板おもて面側には、ハイサイド回路部２１７を構成するＶｓ電位領域８１および図示省略するＨ－ＶＤＤ電位領域８２が設けられている。また、ｎ型ウエル領域３の基板おもて面の表面層には、Ｖｓ電位領域８１よりも外側（ｎ-型ウエル領域４側、すなわちチップ外側）に、第２高濃度領域５１が選択的に設けられている。さらに、ｎ型ウエル領域３には、基板おもて面からｎ型ウエル領域３を貫通してｐ型半導体基板１の残部（ｐ型半導体基板１の裏面側の、ｎ-型ウエル領域２，４およびｎ型ウエル領域３が設けられていない部分）に達するｐ-型分離領域５３が設けられている。ｐ-型分離領域５３は、Ｖｓ電位領域８１と第２高濃度領域５１との間に設けられている。
　ｐ-型分離領域５３の幅（内側から外側に向う方向の幅）ｗ１は、Ｈ－ＶＤＤパッドの電位が１２００Ｖ程度の高電位に跳ね上った場合においても耐圧特性を維持可能な幅とする。具体的には、ｐ-型分離領域５３の幅ｗ１は、ｐ-型分離領域５３の内側のｎ型ウエル領域３との間のｐｎ接合（内周側）、および、ｐ-型分離領域５３の外側のｎ型ウエル領域３との間のｐｎ接合（外周側）からそれぞれ伸びる空乏層同士がｐ-型分離領域５３内で接するように設定すればよい。すなわち、ｐ-型分離領域５３の幅ｗ１は、ｐ-型分離領域５３が空乏化されるように設定する。より具体的には、ｐ-型分離領域５３の幅ｗ１は、例えば１０μｍ以上３０μｍ以下程度であることがよい。
　ｐ型ウエル領域５は、ｐ型半導体基板１の残部に接するように設けられている。ｐ型ウエル領域５は、第１高濃度領域１４３および第１ピックアップ電極１４５を介してＧＮＤに電気的に接続され、ｐ型半導体基板１の電位をＧＮＤ電位に固定する固定電位領域である。すなわち、ｐ型ウエル領域５は、ｎ-型ウエル領域２と、ｎ型ウエル領域３およびｎ-型ウエル領域４とを電気的に分離する自己分離領域として機能する。ｐ型ウエル領域５は、ｎ-型ウエル領域２，４に代えて設けられた連続する１つのｎ-型ウエル領域（エピタキシャル層）の、ローサイド回路部２１６が設けられた領域よりもｎ型ウエル領域３側に、ｎ型ウエル領域３と離して、かつ当該ｎ-型ウエル領域を基板おもて面から深さ方向に貫通してｐ型半導体基板１の残部に接するように設けられていればよい。
　ｐ型ウエル領域５の基板おもて面側の表面層には、第１高濃度領域１４３が選択的に設けられている。基板おもて面の、第１，２高濃度領域１４３，５１など電極とのコンタクトを形成する部分以外には、ＬＯＣＯＳ（Ｌｏｃａｌ　Ｏｘｉｄａｔｉｏｎ　ｏｆ　Ｓｉｌｉｃｏｎ）などのフィールド酸化膜８が設けられている。フィールド酸化膜８上には、基板おもて面を覆うように層間絶縁膜６が設けられている。第１ピックアップ電極１４５は、層間絶縁膜６を深さ方向（基板深さ方向）に貫通するコンタクトホールを介して第１高濃度領域１４３とオーミック接触している。第２ピックアップ電極５２は、層間絶縁膜６を深さ方向（基板深さ方向）に貫通するコンタクトホールを介して第２高濃度領域５１とオーミック接触している。層間絶縁膜６上には、第１ピックアップ電極１４５，５２を覆うように保護膜７が設けられている。
　次に、実施の形態１にかかるＨＶＩＣ５０の製造方法について、図２を参照しながら説明する。ここでは、ｎ-型ウエル領域２，４、ｎ型ウエル領域３、ｐ型ウエル領域５、ｐ-型分離領域５３、第１，２高濃度領域１４３，５１，ｎ+型ソース領域１４１、ｎ+型ドレイン領域１４２（１４２ａ，１４２ｂ）および第１，２ピックアップ電極１４５，５２の形成方法を説明する。ＨＶＩＣ５０のその他の構成部（例えばハイサイド回路部２１７、ローサイド回路部２１６およびレベルシフト回路等の各構成部）の形成方法は説明を省略するが、一般的な方法により所定のタイミングで基板上に形成すればよい。まず、フォトリソグラフィおよびイオン注入を繰り返し複数回行い、ｐ型半導体基板１のおもて面の表面層に、ｎ-型ウエル領域２，４およびｎ型ウエル領域３を形成するための不純物をそれぞれ選択的に導入する。ｎ-型ウエル領域２，４、ｎ型ウエル領域３を形成するための不純物は、例えばリン（Ｐ）のイオン注入により形成する。
　ｎ-型ウエル領域２，４は、例えば１回のイオン注入により同時に形成してもよい。ｎ-型ウエル領域２，４およびｎ型ウエル領域３を形成する順序は種々変更可能である。次に、例えば、高温（１１００℃以上１２００℃以下程度）で熱処理を行い、導入した不純物を所定の深さに拡散しｎ-型ウエル領域２，４およびｎ型ウエル領域３を形成する。この熱処理は、ｎ-型ウエル領域２，４およびｎ型ウエル領域３を形成するためのイオン注入ごとに行ってもよい。次に、フォトリソグラフィおよびイオン注入により、ｐ型半導体基板１のおもて面の表面層に、ｐ型ウエル領域５を形成するための不純物を選択的に導入する。ｐ型ウエル領域５を形成するための不純物は、例えばボロン（Ｂ）のイオン注入により形成する。次に、例えば、高温（１１００℃以上１２００℃以下程度）で熱処理を行い、導入した不純物を所定の深さに拡散しｐ型ウエル領域５を形成する。
　次に、フォトリソグラフィおよびイオン注入により、ｎ型ウエル領域３の表面にｐ-型分離領域５３を形成するための不純物を選択的に導入する。具体的には、例えば、ｐ-型分離領域５３の形成領域に対応する部分が開口したフォトマスクや窒化膜マスクを用いて、ｎ型ウエル領域３が形成されていない部分（すなわちｎ型ウエル領域３を形成するためのリンのイオン注入が行われていない部分）にボロンのイオン注入を行う。次に、熱処理により導入した不純物を所定の深さに拡散しｐ-型分離領域５３を形成する。ｐ-型分離領域５３は、例えば１回のイオン注入によりｐ型ウエル領域５と同時に形成してもよい。次に、フォトリソグラフィおよび砒素（Ａｓ）のイオン注入により、ｎ型ウエル領域３の表面層にｎ+型コンタクト領域である第２高濃度領域５１，ｎ+型ソース領域１４１，ｎ+型ドレイン領域１４２を形成するための不純物を選択的に導入する。
　次に、例えば７５０℃以上９００℃以下程度の温度の熱処理より、導入した不純物を所定の深さに拡散し第２高濃度領域５１，ｎ+型ソース領域１４１，ｎ+型ドレイン領域１４２を形成する。第２高濃度領域５１，ｎ+型ソース領域１４１，ｎ+型ドレイン領域１４２の表面不純物濃度は１×１０20／ｃｍ3程度としてもよい。次に、フォトリソグラフィおよびフッ化ボロン（ＢＦ2）のイオン注入により、ｐ型ウエル領域５の表面層に、ｐ+型コンタクト領域である第１高濃度領域１４３を形成するための不純物を選択的に導入する。次に、例えば７５０℃以上９００℃以下程度の温度の熱処理により、導入した不純物を所定の深さに拡散し第１高濃度領域１４３を形成する。第１高濃度領域１４３の表面不純物濃度は、１×１０20／ｃｍ3程度としてもよい。次に、一般的な方法により、フィールド酸化膜８の形成や、層間絶縁膜６の形成、コンタクトホールの形成、金属電極となる金属層を堆積するためのスパッタなどを行い、コンタクトホールを埋める金属層からなる第１，２ピックアップ電極１４５，５２を形成する。その後、一般的な方法により、基板おもて面を覆うパッシベーション膜などの保護膜７を形成することで、図１に示すＨＶＩＣ５０が完成する。
　次に、負サージ電圧発生時のキャリア（電子および正孔）の挙動について、図２を参照しながら説明する。負サージ電圧発生時とは、例えば、Ｖｓ端子１１１の電位がマイナス方向に低下して、Ｈ－ＶＤＤに接続されたハイサイド回路部２１７を配置したｎ型ウエル領域３およびＨＶＪＴ２１を構成するｎ-型ウエル領域４が過渡的にＧＮＤ電位より低い電位になった場合である。図２に示すように、ＨＶＩＣ５０には、ｎ+型コンタクト領域である第２高濃度領域５１をカソードとし、ｐ+型コンタクト領域である第１高濃度領域１４３（およびｐ型ウエル領域５）をアノードとし、このカソードとアノードとに挟まれたｎ-型ウエル領域４をドリフトとする寄生ｐｎダイオード３１が形成される。この寄生ｐｎダイオード３１を流れる電流（キャリアの流れ）のうち、正孔は、第１高濃度領域１４３から、Ｈ－ＶＤＤの電位の第２ピックアップ電極５２に接続された第２高濃度領域５１に注入される。一方、寄生ｐｎダイオード３１を流れる電子は、第２高濃度領域５１からｎ-型ウエル領域４を経由して、ＧＮＤ電位の第１ピックアップ電極１４５に接続された第１高濃度領域１４３（およびｐ型ウエル領域５）に注入される。また、第２高濃度領域５１よりも内側に配置されたｐ-型分離領域５３によって、ｎ型ウエル領域３の、Ｖｓ電位領域８１やＨ－ＶＤＤ電位領域８２などからなるハイサイド回路部２１７が配置された内側の部分と、第２高濃度領域５１が配置された外側（耐圧領域側）の部分とが接合分離されている。これによって、負サージ電圧発生時に、ｐ-型分離領域５３が電位障壁となるため、ｐ-型分離領域５３の外側に形成される寄生ｐｎダイオード３１に流れる電流（正孔）が支配的になる（符号３２で示す矢印）。したがって、ｐ-型分離領域５３よりも内側に配置されたＶｓ電位領域８１やＨ－ＶＤＤ電位領域８２には正孔はほとんど流れ込まない（符号３３で示すバツ印を付した点線矢印）。このため、ハイサイド回路部２１７のロジック部の誤動作や破壊を防止することができる。
　つぎに、負サージ電圧発生時にｐ型ウエル領域５からｎ型ウエル領域３に向かうキャリア（主に正孔）の流れについて、図２，３を参照しながらさらに詳しく説明する。図３は、図１の高耐圧集積回路装置に負サージ電圧が印加されたときのキャリアの挙動を示す説明図である。図３において、ｐ型ウエル領域５から第２高濃度領域５１に向かう矢印は、図２に示す寄生ｐｎダイオード３１によって支配的になる正孔の流れ３２である。ｐ型ウエル領域５およびｎ-型ウエル領域４上に記載されたダイオードは、図２の寄生ｐｎダイオード３１である。バツ印を付した矢印は、図２に示すように電位障壁となるｐ-型分離領域５３によってｎ-型ウエル領域４からＶｓ電位領域８１への正孔の流れ３３が抑制された状態である。
　図２，３に示すように、ＨＶＩＣ５０のＶｓおよびＨ－ＶＤＤをそれぞれ経由して第１ピックアップ電極１４５と第２ピックアップ電極５２に負サージ電圧が入力された場合、寄生ｐｎダイオード３１が順方向バイアスされ、正孔はＶｓ電位領域８１などのハイサイド回路部２１７が配置されたｎ型ウエル領域３側へ流れ、電子はｐ型ウエル領域５（第１高濃度領域１４３）側へ流れる。このとき、ｎ型ウエル領域３に流れ込んだ正孔は、ｎ型ウエル領域３の、ｐ-型分離領域５３によって接合分離された内側へは流れ込まず（符号３３で示すバツ印を付した矢印）、図３において破線で囲んだＨ－ＯＵＴパッド、ＶｓパッドおよびＧＮＤパッド付近（以下、寄生ｐｎダイオード領域とする）に積極的に流れ込み、Ｈ－ＶＤＤの電位の第２ピックアップ電極５２に流れ込む（符号３２に示す矢印）。これによって、ｐ-型分離領域５３よりも内側に配置されたＶｓ電位領域８１への正孔の流入を抑制することができる。
　以上、説明したように、実施の形態１によれば、Ｖｓ電位領域およびＨ－ＶＤＤ電位領域などに配置された各領域からなるハイサイド回路部のロジック部を囲むようにｐ-型分離領域を設けて、ハイサイド回路部のロジック部と耐圧領域とを分離し、かつこのｐ-型分離領域の外側（耐圧領域側）にＨ－ＶＤＤの電位に固定された第２高濃度領域および第２ピックアップ電極を配置することで、第２ピックアップ電極へ流れる電流（正孔）が支配的になり、負サージ電圧発生時においても、Ｖｓ電位領域への正孔注入量を低減させることができる。また、実施の形態１によれば、第２ピックアップ電極へ流れる電流（正孔）が支配的になるため、ＨＶＪＴに配置されたレベルアップ回路を構成するｎチャネルＭＯＳＦＥＴのドレインに流れ込む正孔注入量を低減させることができる。このため、ＨＶＪＴとハイサイド回路部が配置されたＶｓ電位領域との間の距離が狭い対向箇所が生じる程度に縮小化を図った場合であっても、ハイサイド回路部のロジック部の誤動作（誤信号伝達）や、ラッチアップによる破壊を起こりにくくすることができる。したがって、チップ面積を大きくすることなく、負サージ電圧によるハイサイド回路部のロジック部の誤動作や破壊を防止したＨＶＩＣを提供することができる。
（実施の形態２）
　次に、実施の形態２にかかる半導体集積回路装置（ＨＶＩＣ）の構造について説明する。図４は、実施の形態２にかかる高耐圧集積回路装置の要部の構造を示す断面図である。図５は、実施の形態２にかかる高耐圧集積回路装置の別の一例の要部の構造を示す断面図である。実施の形態２にかかるＨＶＩＣが実施の形態１にかかるＨＶＩＣと異なる点は、ｎ-型ウエル領域４に接するようにｐ-型分離領域５３が配置されている点である。具体的には、図４（ａ）のように、ｎ型ウエル領域３とｎ-型ウエル領域４との間に、ｎ型ウエル領域３およびｎ-型ウエル領域４に接するようにｐ-型分離領域５３を配置してもよい。また、ｐ-型分離領域５３の代わりに図４（ｂ）のように、ｎ型ウエル領域３とｎ-型ウエル領域４とが接しないように形成してｐ型半導体基板１が表面に露出する構成とすることでｐ型分離領域１５３を形成してもよい。また、図５のように、基板おもて面からｎ-型ウエル領域４を貫通してｐ型半導体基板１の残部に達するようにｐ-型分離領域５３を形成し、内周側および外周側に配置されたｎ-型ウエル領域４同士に挟まれるようにｐ-型分離領域５３を配置してもよい。
　この場合、レベルアップ回路２１０を構成するｎチャネルＭＯＳＦＥＴ２１１のｎ+型ドレイン領域１４２や、ｐ-型分離領域５３の外周に沿って配置される第２高濃度領域５１は、ｎ-型ウエル領域４に配置される。また、レベルシフト抵抗２１２は、ｎ-型ウエル領域４の、ｎ+型ドレイン領域１４２とこのｎ+型ドレイン領域１４２に対向する第２高濃度領域５１とに挟まれた部分で構成される。これによって、実施の形態１と同様に、実施の形態２にかかるＨＶＩＣのレベルシフト回路動作を行うことが可能である。また、ｐ-型分離領域５３の幅は、ｎ型ウエル領域３との間のｐｎ接合（内周側）およびｎ-型ウエル領域４との間のｐｎ接合（外周側）からそれぞれ伸びる空乏層同士がｐ-型分離領域５３内で接するように設定すればよい。なお、図４（ｂ）の例では、ｎ型ウエル領域３とｎ-型ウエル領域４との間にｐ型分離領域１５３を形成しているが、ｎ型ウエル領域３またはｎ-型ウエル領域４をそれぞれ複数に分離して形成することもできる。
　以上、説明したように、実施の形態２によれば、実施の形態１と同様の効果を得ることができる。
（実施の形態３）
　次に、実施の形態３にかかる半導体集積回路装置（ＨＶＩＣ）の構造について説明する。図６は、実施の形態３にかかる高耐圧集積回路装置の要部の構造を示す断面図である。実施の形態３にかかるＨＶＩＣ６０が実施の形態１にかかるＨＶＩＣと異なる点は、耐圧領域であるｎ-型ウエル領域４内を接合分離するようにｐ-型分離領域（分離領域）６３が配置されている点である。具体的には、ｐ-型分離領域６３は、セット側およびリセット側のｎチャネルＭＯＳＦＥＴ２１１と、Ｖｓ電位領域８１およびＨ－ＶＤＤ電位領域８２とを接合分離する。以下に、ｐ-型分離領域６３の平面レイアウトについて、ｐ型ウエル領域５に接して環状をなす略Ｕ字状の３つのｐ-型分離領域６３（以下、第１～３ｐ-型分離領域６３ａ～６３ｃとする）を配置した場合を例に説明する。
　第１，２ｐ-型分離領域６３ａ，６３ｂは、それぞれ、ｎチャネルＭＯＳＦＥＴ２１１およびｎチャネルＭＯＳＦＥＴ２１１に対向する第２高濃度領域５１と、Ｖｓ電位領域８１およびＨ－ＶＤＤ電位領域８２とを接合分離する。具体的には、第１ｐ-型分離領域６３ａは、セット用のｎチャネルＭＯＳＦＥＴ２１１を囲む略Ｕ字状に配置され、その両端部はｎ-型ウエル領域４を横切ってｐ型ウエル領域５に接する。第２ｐ-型分離領域６３ｂは、第１ｐ-型分離領域６３ａと同様に略Ｕ字状に配置され、ｐ型ウエル領域５に接して、リセット用のｎチャネルＭＯＳＦＥＴ２１１を囲む。
　第３ｐ-型分離領域６３ｃは、ｎ型ウエル領域３の外周の辺１３ｂ～１３ｄに沿って配置された各第２高濃度領域５１と、Ｖｓ電位領域８１およびＨ－ＶＤＤ電位領域８２とを接合分離する。具体的には、第３ｐ-型分離領域６３ｃは、ｎ型ウエル領域３の外周の３辺１３ｂ～１３ｄに沿って配置された各第２高濃度領域５１と、第３高濃度領域５４、Ｖｓ電位領域８１およびＨ－ＶＤＤ電位領域８２との間を通って当該第２高濃度領域５１を囲む略Ｕ字状に配置され、その両端部はｎ-型ウエル領域４を横切ってｐ型ウエル領域５に接する。すなわち、第３ｐ-型分離領域６３ｃは、ｐ型ウエル領域５に接して、ｎ型ウエル領域３の外周の辺１３ｂ～１３ｃに沿って配置された第２高濃度領域５１を囲む。
　ｐ-型分離領域６３の幅は、Ｈ－ＶＤＤパッドの電位が６００Ｖ程度の高電位に跳ね上った場合においても耐圧特性を維持可能な幅とする。具体的には、ｐ-型分離領域６３の幅は、ｐ-型分離領域６３の内側のｎ型領域（ｎ型ウエル領域３またはｎ-型ウエル領域４）との間のｐｎ接合（内周側）、および、ｐ-型分離領域６３の外側のｎ型領域との間のｐｎ接合（外周側）からそれぞれ伸びる空乏層同士がｐ-型分離領域６３内で接するように設定すればよい。すなわち、ｐ-型分離領域６３の幅は、ｐ-型分離領域６３が空乏化されるように設定する。より具体的には、ｐ-型分離領域６３の幅は、例えば１０μｍ以上２０μｍ以下程度であることがよい。
　実施の形態３においては、ｐ-型分離領域６３によって、ｎ型ウエル領域３の外周の辺１３ａに沿って配置された第２高濃度領域５１と、ｎ型ウエル領域３の外周の辺１３ｃ，１３ｄに沿って配置された第２高濃度領域５１とが接合分離されているため、ｎ型ウエル領域３の内部抵抗からなるレベルシフト抵抗２１２ａ，２１２ｂを形成することができない。このため、例えば基板（ｎ型ウエル領域３）上に絶縁膜を介して配置したポリシリコン抵抗によって、ｎチャネルＭＯＳＦＥＴ２１１のｎ+型ドレイン領域１４２（１４２ａ，１４２ｂ）と、Ｈ－ＶＤＤパッドもしくは第３高濃度領域５４とを接続する。これによって、実施の形態１と同様に、レベルシフト回路動作を行うことができる。
　以上、説明したように、実施の形態３によれば、実施の形態１，２と同様の効果を得ることができる。
（実施の形態４）
　次に、実施の形態４にかかる半導体集積回路装置（ＨＶＩＣ）の構造について説明する。図７は、実施の形態４にかかる高耐圧集積回路装置の要部の構造を示す断面図である。図８は、図７の切断線Ｂ－Ｂ'における断面構造を示す断面図である。実施の形態４にかかるＨＶＩＣ７０が実施の形態１にかかるＨＶＩＣと異なる点は、ｎ型ウエル領域３内を接合分離するｐ-型分離領域に代えて、誘電体領域（分離領域）７３によってｎ型ウエル領域３内を誘電体分離している点である。誘電体領域７３は、例えばｎ型ウエル領域３の深さよりも深いトレンチ７１の内部に例えば酸化膜（ＳｉＯ2）などの一般的な誘電材料膜７２を埋め込んでなる。
　誘電体領域７３は、実施の形態１と同様に、ｎ型ウエル領域３のｎ型ウエル領域３の外周に沿って環状に配置され、ｎ型ウエル領域３の内側（チップ中央部側）の部分と、ｐ-型分離領域５３よりも外側（チップ外周部側）の部分とを接合分離する。誘電体領域７３を形成するには、例えば、ｎ型ウエル領域３を形成した後に、エッチングにより、基板おもて面からｎ型ウエル領域３を貫通してｐ型半導体基板１の残部に達するトレンチ７１を形成し、その後、トレンチ７１の内部に誘電材料膜７２を埋め込めばよい。
　また、実施の形態２を適用して、ｎ型ウエル領域３とｎ-型ウエル領域４との間に、ｎ型ウエル領域３およびｎ-型ウエル領域４に接するように誘電体領域７３を配置してもよい。また、基板おもて面からｎ-型ウエル領域４を貫通してｐ型半導体基板１の残部に達するようにトレンチ７１を形成して誘電材料膜７２を埋め込み、内周側および外周側に配置されたｎ-型ウエル領域４同士に挟まれるように誘電体領域７３を配置してもよい。
　また、上述した実施の形態２，３に実施の形態４を適用して、ｐ-型分離領域に代えて誘電体領域７３を設けた場合においても、実施の形態４と同様の効果が得られる。
　以上、説明したように、実施の形態４によれば、実施の形態１～３と同様の効果を得ることができる。
（実施の形態５）
　次に、実施の形態５にかかる半導体集積回路装置（ＨＶＩＣ）の構造について説明する。実施の形態５にかかるＨＶＩＣが実施の形態１にかかるＨＶＩＣと異なる点は、高電位領域、低電位領域およびＨＶＪＴを構成するｎ型領域（図１のｎ型ウエル領域３およびｎ-型ウエル領域２，４）に代えて、ｐ型半導体基板１上にｎ型エピタキシャル成長層を積層してなるエピタキシャル基板（半導体チップ）や、ｐ-型エピタキシャル層と埋め込みｎ+型半導体層からなる埋め込みエピタキシャル基板を用いてＨＶＩＣを構成している点である。この場合、ｐ型ウエル領域５は、ｎ型エピタキシャル成長層を貫通して下層のｐ型半導体層（ｐ型半導体基板１やｐ-型エピタキシャル層）に達する深さで設ければよい。
　図９は、実施の形態５にかかる高耐圧集積回路装置の要部の構造を示す断面図である。図９では、ｐ型半導体基板１表面にｎ+型埋め込み層３ａ形成のための不純物を導入後、ｐ型半導体基板１上にエピタキシャル層４ａを積層し、ｎ+型埋め込み層３ａの上にエピタキシャル層４ａの表面から形成された拡散層からなるｎ型ウエル領域３ｂを形成した埋め込みエピタキシャル成長基板の例である。ｐ-型分離領域８３をエピタキシャル層４ａの表面からｐ型半導体基板１に達するように拡散層により形成している。
　また、上述した実施の形態２～４に実施の形態５を適用して、エピタキシャル基板や埋め込みエピタキシャル基板を用いた場合においても、実施の形態５と同様の効果が得られる。
　以上、説明したように、実施の形態５によれば、実施の形態１～４と同様の効果を得ることができる。
　以上において本発明では、上述した各実施の形態に限らず、ハイサイド回路部とＨＶＪＴとの間に寄生のｐｎ接合部（寄生ｐｎダイオード）が形成される様々な集積回路に適用可能である。また、各実施の形態は、半導体層または半導体領域の導電型（ｎ型、ｐ型）を反転させても同様に成り立つ。
　以上のように、本発明にかかる半導体集積回路装置は、例えばＰＷＭインバータ、スイッチング電源等における、パワーデバイスのゲートに、オン・オフの駆動信号を伝達する場合などに使用される高耐圧集積回路装置に有用である。
　１　ｐ型半導体基板
　２　ｎ-型ウエル領域（ＧＮＤ基準の低電位領域）
　３　ｎ型ウエル領域（Ｖｓ基準の高電位領域）
　４　ｎ-型ウエル領域（耐圧領域）
　５　ｐ型ウエル領域（共通電位領域）
　６　層間絶縁膜
　７　保護膜
　１３ａ～１３ｄ　ｎ型ウエル領域（高電位領域）の外周の辺
　２１　高耐圧接合終端領域（ＨＶＪＴ）
　３１　寄生ｐｎダイオード
　５０，６０，７０　高耐圧集積回路装置（ＨＶＩＣ）
　５１　第２高濃度領域（ｎ+型コンタクト領域）
　５２　第２ピックアップ電極
　５３，６３　ｐ-型分離領域
　５４　第３高濃度領域（ｎ+型コンタクト領域）
　５５　第３ピックアップ電極
　７１　トレンチ
　７２　誘電材料膜
　７３　誘電体領域
　８１　Ｖｓ電位領域
　８２　Ｈ－ＶＤＤ電位領域
　１１０　異常信号
　１１１　Ｖｓ端子
　１１２，１１３　低電圧電源
　１１４，１１５　ＩＧＢＴ（ハーフブリッジ回路）
　１１６，１１７　還流ダイオード（ＦＷＤ）
　１１８　Ｌ負荷
　１１９　コンデンサ
　１２０ａ　第１ｐチャネルＭＯＳＦＥＴ
　１２０ｂ　第１ｎチャネルＭＯＳＦＥＴ
　１２１，１３１　ｐ型オフセット領域
　１２２，１３２　ｎ+型コンタクト領域
　１２３，１３３　ｐ+型ソース領域
　１２４，１３４　ｐ+型ドレイン領域
　１２５，１２９，１３５，１３９，１４４，１４４ａ，１４４ｂ　ゲート電極
　１２６，１３６，１４２，１４２ａ，１４２ｂ　ｎ+型ドレイン領域
　１２７，１３７，１４１　ｎ+型ソース領域
　１２８，１３８，１４３　ｐ+型コンタクト領域
　１３０ａ　第２ｐチャネルＭＯＳＦＥＴ
　１３０ｂ　第２ｎチャネルＭＯＳＦＥＴ
　１４３　第１高濃度領域（ｐ+型コンタクト領域）
　１４５　第１ピックアップ電極（ソース電極）
　１４６　ドレイン電極
　１５３　ｐ型分離領域
　１６１，１６３，１６５，１６７　ソース電極
　１６２，１６４，１６６，１６８　ドレイン電極
　２１０　レベルアップ回路
　２１１　レベルアップ回路を構成するｎチャネルＭＯＳＦＥＴ
　２１２，２１２ａ，２１２ｂ，２２２　レベルシフト抵抗
　２１３，２２３　ダイオード
　２１４，２２４　ボディーダイオード
　２１５，２２５　出力部
　２１６，２２７　ローサイド回路部
　２１７，２２６　ハイサイド回路部
　２２０　レベルダウン回路
　２２１　レベルダウン回路を構成するｐチャネルＭＯＳＦＥＴ
　ｗ１　ｐ-型分離領域の幅

Claims (7)

  1. 　第１導電型半導体層の一方の面の表面層に設けられ、第２電位以上の電位が供給される第１の第２導電型ウエル領域と、
    　前記第１導電型半導体層の一方の面の表面層に、前記第１の第２導電型ウエル領域に接して設けられ、前記第１の第２導電型ウエル領域の周囲を囲む、前記第１の第２導電型ウエル領域よりも不純物濃度の低い第２の第２導電型ウエル領域と、
    　前記第１導電型半導体層の一方の面の表面層に、前記第２の第２導電型ウエル領域と接して設けられ、前記第２の第２導電型ウエル領域の周囲を囲む第１導電型ウエル領域と、
    　前記第１の第２導電型ウエル領域内の所定領域と前記所定領域よりも外側の領域とを電気的に分離する分離領域と、
    　前記第１の第２導電型ウエル領域または前記第２の第２導電型ウエル領域の内部の、前記分離領域よりも外側に設けられた、前記第１の第２導電型ウエル領域よりも不純物濃度の高い第１の第２導電型高濃度領域と、
    　前記第１の第２導電型ウエル領域または前記第２の第２導電型ウエル領域の内部の、前記分離領域よりも内側に設けられた、前記第１の第２導電型ウエル領域よりも不純物濃度の高い第２の第２導電型高濃度領域と、
    　前記第１の第２導電型高濃度領域に接し、前記第１の第２導電型高濃度領域を介して前記第１の第２導電型ウエル領域または前記第２の第２導電型ウエル領域に、前記第２電位よりも高い第３電位を印加する第１電極と、
    　前記第２の第２導電型高濃度領域に接し、前記第２の第２導電型高濃度領域を介して前記第１の第２導電型ウエル領域または前記第２の第２導電型ウエル領域に前記第３電位を印加する第２電極と、
    　を備えることを特徴とする半導体集積回路装置。
  2. 　前記分離領域は、前記所定領域を囲む環状に配置されていることを特徴とする請求項１に記載の半導体集積回路装置。
  3. 　前記分離領域は、前記所定領域と前記第１の第２導電型高濃度領域との間を通り、かつ前記第２の第２導電型ウエル領域を横切って前記第１導電型ウエル領域に達するように配置され、前記所定領域と前記第１の第２導電型高濃度領域よりも外側の領域とを分離することを特徴とする請求項１に記載の半導体集積回路装置。
  4. 　前記分離領域は、第１導電型半導体領域または誘電体領域であることを特徴とする請求項１に記載の半導体集積回路装置。
  5. 　前記第１導電型半導体層の一方の面の表面層に、前記第１導電型ウエル領域を挟んで前記第１の第２導電型ウエル領域と反対側に設けられる第３の第２導電型ウエル領域と、
    　前記第３の第２導電型ウエル領域に設けられ、第１電位を基準とする第１低電圧電源から前記第１電位よりも高い第４電位が供給される第１回路部と、
    　前記第１の第２導電型ウエル領域に設けられ、前記第２電位を基準とする第２低電圧電源から前記第３電位が供給される第２回路部と、
    　前記第２の第２導電型ウエル領域および前記第１導電型ウエル領域に設けられ、前記第１回路部と前記第２回路部との間に接続され、前記第１回路部から入力された信号の電圧レベルを変換して前記第２回路部に出力する第３回路部と、
    　をさらに備え、
    　前記第２回路部は、前記第３回路部から出力された信号に基づいて、直列に接続された２つのトランジスタの高電位側の前記トランジスタのゲート信号を出力することを特徴とする請求項１～４のいずれか一つに記載の半導体集積回路装置。
  6. 　前記第２電位は、直列に接続された２つの前記トランジスタの主回路電源の高電位側電位から前記第１電位までの間の浮遊電位であることを特徴とする請求項５に記載の半導体集積回路装置。
  7. 　前記所定領域には、前記第２電位が供給されることを特徴とする請求項５に記載の半導体集積回路装置。
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