WO2015151229A1 - 基板処理装置 - Google Patents

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WO2015151229A1
WO2015151229A1 PCT/JP2014/059629 JP2014059629W WO2015151229A1 WO 2015151229 A1 WO2015151229 A1 WO 2015151229A1 JP 2014059629 W JP2014059629 W JP 2014059629W WO 2015151229 A1 WO2015151229 A1 WO 2015151229A1
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suction
imaging
chip
unit
wafer
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PCT/JP2014/059629
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大介 春日
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ヤマハ発動機株式会社
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    • H01L22/10—Measuring as part of the manufacturing process
    • H01L22/12—Measuring as part of the manufacturing process for structural parameters, e.g. thickness, line width, refractive index, temperature, warp, bond strength, defects, optical inspection, electrical measurement of structural dimensions, metallurgic measurement of diffusions

Definitions

  • the present invention relates to a substrate processing apparatus, and more particularly to a substrate processing apparatus including an imaging unit and a suction unit.
  • a substrate processing apparatus including an imaging unit and a suction unit is known.
  • Such a substrate processing apparatus is disclosed in, for example, Japanese Patent Application Laid-Open No. 2004-214421.
  • the above Japanese Patent Application Laid-Open No. 2004-214421 discloses a substrate processing apparatus including an imaging unit and an adsorption unit that can move relative to a pellet, and a control unit.
  • This substrate processing apparatus performs an imaging process for causing a camera to image a predetermined pellet, and after performing a recognition process for recognizing an image of the captured predetermined pellet, an adsorption process for adsorbing the predetermined pellet to the adsorption unit It is comprised so that it may perform.
  • the suction process is performed after the imaging process and the recognition process. Therefore, the waiting time for the imaging process and the recognition process is performed when the suction process is performed. Time occurs. For this reason, there is a problem that it is difficult to reduce the time required for substrate processing (it is difficult to shorten the tact time).
  • the present invention has been made to solve the above-described problems, and one object of the present invention is to provide a substrate processing apparatus capable of reducing the time required for substrate processing.
  • a substrate processing apparatus has an image pickup unit that picks up an image of a wafer including a plurality of chips, is movable relative to the wafer, and a suction head that sucks the chips from the wafer.
  • the controller includes a suction unit that is relatively movable, and a control unit.
  • the control unit performs a suction process of sucking the wafer chip by the suction unit, and performs the suction process by the imaging unit in parallel with the suction process.
  • An imaging process for imaging the wafer to be executed is executed.
  • an adsorption process for adsorbing a chip of a wafer by the adsorption unit is performed, and a wafer on which the adsorption process is performed by the imaging unit is performed in parallel with the adsorption process.
  • the imaging process can also be executed during the adsorption process. it can. Thereby, the time required for substrate processing can be reduced (tact time can be shortened).
  • the control unit performs an adsorption process for adsorbing a chip at a predetermined position of the wafer by the adsorption unit, and in the vicinity of the predetermined position by the imaging unit in parallel with the adsorption process. And it is comprised so that the imaging process which image
  • tip of a predetermined position is performed. Since a chip having a close timing can be imaged first), it is possible to absorb the time required for the imaging process for a chip having a close suction timing in the time for the suction process for a chip at a predetermined position. As a result, the time required for substrate processing can be easily reduced.
  • the control unit is configured to execute an image pickup process for picking up an image of a chip that is sucked next to a chip at a predetermined position by the image pickup unit. If comprised in this way, while performing the adsorption
  • the control unit preferably includes the suction process.
  • the imaging unit is configured to execute an imaging process for imaging a plurality of chips including a chip adsorbed next to a chip at a predetermined position. If comprised in this way, while performing the adsorption
  • the control unit is parallel to the suction process, which is a process in which the suction unit moves from the initial position to the suction position to suck the chip and then moves from the suction position to the initial position.
  • the imaging process is executed.
  • the imaging process is executed in parallel not only during the operation of sucking the chip but also during the movement of the suction portion from the initial position to the suction position and the movement from the suction position to the initial position. be able to.
  • control unit is configured to execute the imaging process at a timing at which the suction unit sucks the chip while the suction process is being performed. If comprised in this way, an imaging process can be reliably performed during performing an adsorption
  • the substrate processing apparatus preferably further includes an image processing unit that recognizes an image captured by the imaging process, and the control unit executes the imaging process in parallel with the suction process and performs the imaging process.
  • the captured image is transferred to the image processing unit, and the image processing unit is configured to execute a recognition process for recognizing the state of the chip based on the transferred image in parallel with the suction process.
  • the recognition process is executed in addition to the imaging process during the suction process (the next chip to be suctioned first). To recognize the state of the chip). Thereby, the time required for substrate processing can be further reduced.
  • the wafer includes chips arranged in a matrix in a first direction and a second direction substantially perpendicular to the first direction, and the suction portion is in the first direction.
  • the chips arranged in the predetermined direction along the first row are sequentially sucked, and then the chips arranged along the first direction of the next row after the predetermined row in the second direction are sequentially sucked.
  • the suction portion is configured to include a first portion that is in the imaging region of the imaging unit and extends in the second direction and is provided with a suction head.
  • suction part in an imaging area extends in a 1st direction in the case of an adsorption
  • the suction part is provided so as to be connected to the first part, and further includes a second part that protrudes outside the imaging region of the imaging part during the suction process and extends in the first direction.
  • the suction part including the part and the second part has a substantially L shape in plan view. If comprised in this way, an adsorption
  • a wafer table that holds the wafer so as to be movable relative to the position of the imaging unit and the position of the suction unit when the chip is sucked.
  • the control unit is configured to move the wafer table based on the image recognized by the recognition process, execute the suction process, and execute the imaging process in parallel with the suction process. If comprised in this way, in order to perform an imaging process and a suction process, unlike the case where an imaging part and a suction part are each moved, only a wafer table can be moved and an imaging process and a suction process can be performed. That is, since the number of parts to be moved can be reduced, the structure of the substrate processing apparatus can be simplified.
  • the wafer includes chips arranged in a matrix in a first direction and a second direction substantially perpendicular to the first direction, and the suction portion is in the first direction.
  • the suction portion is in the first direction.
  • the adsorption unit and the imaging unit are configured to move in the first direction independently of each other, and the control unit is configured to execute the imaging process in parallel with the adsorption process. If comprised in this way, since an adsorption
  • the time required for substrate processing can be reduced as described above.
  • FIG. 1st Embodiment of this invention It is the figure which showed the whole structure of the mounting machine by 1st Embodiment of this invention. It is a block diagram of the mounting machine by 1st Embodiment of this invention. It is the schematic diagram which showed the state in which an imaging process is performed in parallel with the adsorption
  • FIG. 7A is a diagram illustrating a state before the start of adsorption.
  • FIG. 7B is a diagram illustrating a state in which the X2 side suction portion is rotated from the initial position to the suction position.
  • FIG. 7C is a diagram illustrating a state in which the X2 side suction portion is rotated from the suction position to the initial position.
  • FIG. 7D is a diagram illustrating a state in which the X1 side suction portion starts rotating from the initial position to the suction position.
  • FIG. 7E is a diagram illustrating a state in which the X1 side suction portion is rotated from the initial position to the suction position.
  • the mounting machine 100 is an example of the “substrate processing apparatus” in the present invention.
  • the mounting machine 100 is a mounting machine that takes out a chip (bare chip) T from a diced wafer W and mounts (mounts) it on a substrate 500 at a predetermined mounting work position 500a (500b).
  • the wafer W includes chips T arranged in a matrix in a first direction (hereinafter referred to as X direction) and a second direction (hereinafter referred to as Y direction) substantially perpendicular to the X direction.
  • the mounting machine 100 includes a base 1, a conveyor 2, and two mounting portions 3a and 3b. Further, the mounting machine 100 includes a wafer table 4, a take-out device 5, relay units 6a and 6b, chip placement units 7a and 7b, transfer stations 8a and 8b, and component recognition imaging units 9a and 9b. ing. As shown in FIG. 2, the mounting machine 100 includes a controller 10 that controls the mounting machine 100 and a display unit 15 that displays information about the mounting machine 100.
  • the base 1 includes a conveyor 2, a wafer table 4, a take-out device 5, a relay unit 6a (6b), a chip placement unit 7a (7b), a transfer station 8a (8b), and component recognition.
  • the imaging unit 9a (9b) is supported.
  • the conveyor 2 is configured to transport the substrate 500 from the X1 direction to the X2 direction. Specifically, the conveyor 2 is configured to carry the substrate 500 into a predetermined mounting operation position 500a (500b) and to carry out the substrate 500 on which the chip T is mounted from the predetermined mounting operation position 500a (500b). Has been.
  • the mounting part 3a (3b) is disposed at a position higher than the substrate 500. Further, each of the mounting portions 3a (3b) is configured to be movable in the X direction with respect to the X bar 110 when driven by an X-axis motor 161 (see FIG. 2). The mounting portions 3a (3b) are configured to be independently movable in the X direction along the X bar 110. The X bar 110 is configured to be movable in the Y direction with respect to the Y bar 120 by driving a Y-axis motor 162 (see FIG. 2). As a result, the two mounting portions 3a and 3b can both move in the horizontal direction (XY direction).
  • the mounting unit 3a (3b) includes a plurality of mounting heads 31a (31b) and one board recognition imaging unit 32a (32b).
  • Two X-axis motors 161 are provided to drive each of the mounting portions 3a and 3b, but only one is shown in FIG. 2 in a simplified manner.
  • the plurality of mounting heads 31a (31b) are each configured to move in the vertical direction (Z direction) when the Z-axis motor 163 (see FIG. 2) is driven. Each of the plurality of mounting heads 31a (31b) is configured to rotate around an axis line (R direction) parallel to the Z direction when the R axis motor 164 (see FIG. 2) is driven. .
  • the mounting head 31a (31b) is configured to suck the chip T and mount it on the substrate 500.
  • a plurality of Z-axis motors 163 and a plurality of R-axis motors 164 (see FIG. 2) are provided, but in FIG. 2, only one each is shown in a simplified manner.
  • the substrate recognition imaging unit 32a (32b) includes a camera and is configured to image the substrate 500 from above. Further, the R-axis motor 164 (see FIG. 2) is driven based on the image information of the substrate 500 imaged by the substrate recognition imaging unit 32a (32b). The mounting head 31a (31b) is controlled so that the position of the chip T is adjusted (corrected) and the chip T is mounted on the substrate 500.
  • the wafer table 4 is driven in the X, Y, and R directions by driving each of the X-axis motor 171, Y-axis motor 172, Z-axis motor 173, and R-axis motor 174 shown in FIG.
  • the position relative to the table 1 can be changed (adjusted).
  • the wafer table 4 is configured to be movable in the Y direction with respect to the base 1 in a state where the wafer W is fixedly held by driving the Y-axis motor 172.
  • the wafer table 4 is configured to move between an extraction work position of the chip T in the state shown in FIG. 1 and a wafer replacement position where the wafer W from which the chip T has been removed is replaced with a new wafer W. Yes.
  • the wafer table 4 is configured to hold the wafer W substantially at the center in plan view. Further, the chip T of the wafer W is pushed up from below the wafer table 4 by a push-up device (not shown) and then sucked by a suction unit 51 described later.
  • the take-out device 5 includes a suction unit 51 and a wafer recognition imaging unit 56, as shown in FIGS. Further, a pair of suction portions 51 are arranged so as to sandwich the wafer table 4 from the left-right direction (X direction).
  • the X2 side suction part 51 is referred to as a suction part 51a
  • the X1 side suction part 51 is referred to as a suction part 51b.
  • the suction part 51a includes a first part 52a, a second part 53a, a base part 54a (see FIG. 1), and a suction head 55a.
  • the suction portion 51b includes a first portion 52b, a second portion 53b, a base portion 54b (see FIG.
  • the suction head 55a (55b) is provided in the vicinity of the tip on the Y1 side of the first portion 52a (52b).
  • suction part 51a is comprised so that the motor 181 (refer FIG. 2) may be rotated around the rotation axis parallel to a Y direction.
  • the suction portion 51b is configured to be rotated around a rotation axis parallel to the Y direction by a motor 182 (see FIG. 2). Further, the upper surface (the surface on the Z1 side) of the chip T is sucked by the suction head 55a (55b) at the predetermined position P0 where the chip T is sucked.
  • the chip T is arranged such that the surface disposed on the Z2 side at the suction position P2 faces upward (Z1 side). Arranged (flipped). Further, as shown in FIG. 7, when viewed from the Y direction, the suction head 55a of the suction portion 51a disposed at the suction position P2 and the suction head 55b of the suction portion 51b disposed at the suction position P2 coincide ( Corresponding).
  • the wafer recognition imaging unit 56 is an example of the “imaging unit” in the present invention.
  • the suction portion 51a has a substantially L-shape in which the second portion 53a and the first portion 52a are connected.
  • the suction portion 51b is connected to the second portion 53b and the first portion 52b.
  • suction part 51a and 51b are the structures substantially the same except that, below, only the adsorption
  • the first portion 52 a is configured so as to be in an imaging region R (to be described later) of the wafer recognition imaging unit 56 and to extend in the Y direction when viewed in a plan view. Further, the width of the first portion 52a in the X direction is smaller than the width of the imaging region R in the X direction. Specifically, the width of the first portion 52a in the X direction is about 1 ⁇ 4 of the width of the imaging region R in the X direction. In addition, the first portion 52a is configured such that the tip portion on the Y1 side is disposed at a position separated from the outer edge on the Y1 side of the imaging region R by a predetermined distance.
  • the second portion 53a is configured to protrude outside the imaging region R of the wafer recognition imaging unit 56 during the adsorption process.
  • the second portion 53a is generally configured to extend in the X direction.
  • the X-side end portion (rotation center) of the second portion 53a is rotatably supported by the base portion 54a so that the adsorption portion 51a can rotate around a rotation axis extending in the Y direction. It is configured.
  • the suction portion 51a rotates (moves) from the initial position P1 (rotation start position) to the suction position P2 and sucks the chip T, and then from the suction position P2. It is configured to rotate to the initial position P1.
  • the suction part 51a is configured to be movable relative to the wafer W as shown in FIGS. Specifically, since the position of the end portion (rotation center) on the X2 side of the second portion 53a of the suction portion 51a is fixed, the end of the second portion 53a on the X2 side is moved by the movement of the wafer table 4. The wafer table 4 moves relative to the position of the part (the relative position of the wafer W and the suction part 51a is changed). The suction unit 51a sequentially sucks chips T in a predetermined row (for example, the nth row) arranged along the X direction, and then the next row (for example, the n + 1th row) of the predetermined row in the Y direction. The chips T arranged along the X direction are sequentially sucked.
  • a predetermined row for example, the nth row
  • the next row for example, the n + 1th row
  • the wafer recognition imaging unit 56 includes a camera, and has a function of imaging a wafer W including a plurality of chips T. Further, the wafer recognition imaging unit 56 is fixedly arranged. Further, the wafer recognition imaging unit 56 is configured to be movable relative to the wafer W. Specifically, the position of the wafer recognition imaging unit 56 is fixed, and the wafer table 4 moves relative to the position of the wafer recognition imaging unit 56 by moving the wafer table 4 (wafer W and wafer). The relative position of the recognition imaging unit 56 is changed). Further, as shown in FIGS. 3 to 6, the wafer recognition imaging unit 56 has a substantially rectangular imaging region R having a long side along the X direction.
  • the wafer recognition imaging unit 56 is arranged so that the chip T adsorbed by the adsorption unit 51a (51b) fits in the center of the imaging region R.
  • the imaging region R is configured to have a size that can accommodate a plurality of chips T. Therefore, the wafer recognition imaging unit 56 has a chip T other than the first part 52a (52b) and the first part 52a (52b) that fit in the imaging region R in a state where the suction part 51a (51b) is disposed at the suction position P2. It is configured to capture an image of (wafer W).
  • the first portion 52a (52b) of the suction portion 51 is stored at a position corresponding to the position of the approximate center of the imaging region R in the X direction. Note that the number of chips T stored in the imaging region R differs depending on the size of the chip T.
  • the two relay units 6a and 6b have a function of delivering the chip T adsorbed by the adsorption unit 51a (51b) to the two chip mounting units 7a and 7b, respectively.
  • the relay units 6a and 6b are configured to move in the Y direction by motors 191 and 192 (see FIG. 2), respectively.
  • the chip mounting portions 7a and 7b are configured such that the chips T transferred from the relay units 6a and 6b are mounted thereon, respectively.
  • the chips T placed on the chip placement unit 7a (7b) are configured to be attracted by the mounting head 31a (31b) moved to the position of the chip placement unit 7a (7b). Yes.
  • the two transfer stations 8a and 8b are provided for applying an adhesive (flux) to the chip T adsorbed by the mounting head 31a (31b).
  • the two component recognition imaging units 9a and 9b include a camera and are configured to image the lower surface of the chip T that is attracted (held) to the mounting head 31a (31b).
  • the controller 10 includes a storage unit 11, an arithmetic processing unit 12, a motor control unit 13, and an image processing unit 14.
  • the storage unit 11 stores various programs and data related to mounting work such as mounting programs, transport system data, and equipment specific data.
  • the arithmetic processing unit 12 includes a CPU, and is configured to control the mounting machine 100 using programs and data in the storage unit 11.
  • the main CPU 12 is configured to cause the wafer recognition imaging unit 56 to image a plurality of chips T including the chip T adsorbed next to the chip T at the predetermined position P0 in parallel with the adsorption processing. Further, the main CPU 12 is configured to execute the imaging process at a timing at which the suction head 55a (55b) sucks the chip T in the time during which the suction process is performed. Details of the main CPU 12 will be described later.
  • the motor control unit 13 includes a CPU, and is configured to control operations of various motors (see FIG. 2) upon receiving a command from the main CPU 12.
  • the image processing unit 14 (hereinafter referred to as an image processing CPU 14) includes a CPU, and uses the program and data stored in the storage unit 11, and uses a component recognition imaging unit 9a (9b), a board recognition imaging unit 32a (32b), and a wafer recognition imaging unit. 56 is configured to recognize the captured image.
  • the main CPU 12 executes a suction process for sucking the chip T of the wafer W by the suction head 55a (55b), and in parallel with the suction process, the wafer recognition imaging unit.
  • An image pickup process for picking up an image of the wafer W on which the suction process is executed by 56 is executed.
  • the main CPU 12 performs a suction process in which the chip T at the predetermined position P0 of the wafer W is sucked by the suction head 55a (55b), and in parallel with the suction process, the wafer recognition imaging unit 56 performs the predetermined position P0.
  • the main CPU 12 moves the wafer table 4 based on the image recognized by the recognition process, executes the suction process so that the chip T can be sucked at an appropriate position, and executes the imaging process in parallel with the suction process. Is configured to do.
  • the imaging process for the chip T that is executed in the vicinity of the predetermined position P0 and after the chip T is executed.
  • the image is picked up after the suction processing for the chip T at the predetermined position P0 is executed.
  • the suction process of the chip T sucked after the chip T at the predetermined position P0 is accurately executed in the vicinity of the predetermined position P0 and based on the image of the chip T on which the suction process is executed after the chip T. be able to.
  • the main CPU 12 is configured to execute the imaging process in parallel with the suction process and to transfer the image captured by the imaging process to the image processing CPU 14 (see FIG. 2).
  • the image processing CPU 14 is configured to execute a recognition process for recognizing the state of the chip T based on the transferred image in parallel with the suction process. That is, while the main CPU 12 performs the suction process of the chip T at the predetermined position P0, the wafer recognition imaging unit 56 captures an image of the chip T that is sucked next to the chip T at the predetermined position P0 (the imaging process by the main CPU 12). The image processing CPU 14 recognizes this image.
  • the main CPU 12 acquires in advance (first) the information of the next chip T to be sucked while performing the suction process of the chip T at the predetermined position P0. Thereby, the time required for the imaging process and the recognition process of the chip T can be absorbed in the time required for the suction process of the chip T.
  • the wafer table 4 is sequentially formed from a tip T in the X2 direction to a tip T in the X1 direction in a predetermined row (for example, the nth row in FIGS. 4 and 6). Then, it moves in the X2 direction so as to be arranged at the arrangement position of the adsorption head 55a (55b) of the adsorption part 51a (51b) at the adsorption position P2. Thereafter, the wafer table 4 has a tip T in the X1 direction of the next row (n + 1th row) after the predetermined row in the Y direction of the suction head 55a (55b) of the suction portion 51a (51b) at the suction position P2.
  • a predetermined row for example, the nth row in FIGS. 4 and 6
  • the suction head 55a (55b) of the suction part 51a (51b) at the suction position P2 is sequentially arranged from the tip chip T in the X1 direction to the tip chip T in the X2 direction of the next row after the predetermined row. ) To move in the X1 direction so as to be arranged at the arrangement position. Thereafter, on the wafer table 4, the tip chip T in the X2 direction of the next row (n + 2) in the Y direction is positioned at the position of the suction head 55a (55b) of the suction portion 51a (51b) at the suction position P2. Move to correspond.
  • the chips T are sequentially arranged at the arrangement position of the adsorption head 55a (55b) of the adsorption unit 51a (51b) at the adsorption position P2.
  • “Row” means an arrangement in the X direction of the chips T arranged in a matrix on the wafer W
  • “Column” means an arrangement in the Y direction of the chips T.
  • the X1 side suction part 51a and the X2 side suction part 51b are configured to alternately suck the chips T from the wafer W.
  • the suction portion 51a on the X2 side has an initial position such that the suction head 55a corresponds to the position of the chip T in a predetermined column (for example, the mth column) in a predetermined row (for example, the nth row). It is rotated from P1 to the suction position P2 (see FIG. 7A).
  • the suction head 55a on the X2 side sucks the chips T in a predetermined row (m-th row) (see FIG. 7B).
  • the suction head 55a on the X2 side is rotated from the suction position P2 to the initial position P1 in a state where the chip T is sucked (see FIG. 7C).
  • the relay unit 6a receives the chip T from the suction head 55a rotated to the initial position P1, and transfers the chip T to the chip mounting portion 7a (see FIG. 1).
  • the wafer table 4 is moved in the X2 direction so that the next row (m + 1) th chip T is arranged at the suction position P2.
  • the suction portion 51b on the X1 side moves from the initial position P1 to the suction position P2 so that the suction head 55b corresponds to the position of the chip T in a predetermined column (m + 1 column) in a predetermined row (nth row). It is rotated (see FIG. 7D).
  • the suction head 55b on the X1 side sucks the chips T in a predetermined column (m + 1 column) (see FIG. 7E). Thereafter, the suction head 55b on the X1 side is rotated from the suction position P2 to the initial position P1 while the chip T is sucked.
  • the wafer table 4 is moved in the X2 direction so that the next row (m + 2nd row) of chips T are arranged at the suction position P2. These operations are repeated, and the chips T are sequentially sucked (taken out) from the wafer W. Note that in the odd-numbered rows, the chips T are sequentially attracted from the X2 direction to the X1 direction, and in the even-numbered rows, the chips T are sequentially attracted from the X1 direction to the X2 direction.
  • the main CPU 12 executes suction processing and imaging processing
  • the image processing CPU 14 executes recognition processing.
  • steps S1 to S6 processing (steps S1 to S6) related to the adsorption processing will be described.
  • step S ⁇ b> 1 the main CPU 12 acquires a suction address (position information of the chip T) from the storage unit 11. That is, the main CPU 12 acquires information on the wafer W held on the wafer table 4, and acquires position information on the chip T to be sucked by the suction unit 51.
  • step S2 the main CPU 12 determines whether or not an image centered on the chip T at the predetermined position P0 to be attracted has been recognized.
  • the image recognition CPU 14 executes the image recognition process centered on the chip T to be attracted in step S14.
  • the main CPU 12 repeats this process until the image T CPU 14 recognizes the center image of the chip T to which the image processing CPU 14 is attracted.
  • the main CPU 12 proceeds to Step S3.
  • step S3 the main CPU 12 executes an adsorption process. Specifically, the main CPU 12 rotates the suction head 55a or 55b to a position corresponding to the chip T at the predetermined position P0 to be sucked, and sucks the chip T onto the suction head 55a or 55b. If the main CPU 12 determines that the chip T is defective in step S14, the main CPU 12 proceeds to step S4 without sucking the chip T determined to be defective.
  • step S4 the main CPU 12 updates the suction address and stores it in the storage unit 11.
  • step S5 the main CPU 12 determines whether there is another chip T to be attracted on the wafer W. If there is another chip T to be attracted, the process proceeds to step S6. On the other hand, if there is no other chip T to be sucked, the process (steps S1 to S6) related to the sucking process is ended.
  • step S6 the main CPU 12 performs a process of moving the wafer table 4. Specifically, the main CPU 12 performs a process of moving the wafer table 4 so that the suction process of the chip T next to the chip T at the predetermined position P0 for which the suction process has been performed in step S3 can be performed.
  • steps S11 to S16 processes related to the imaging process and the recognition process will be described.
  • the processes in steps S11 to S16 are performed in parallel with the processes in steps S1 to S6.
  • step S11 the main CPU 12 obtains a recognition address (information on whether or not the chip T has been recognized) from the storage unit 11.
  • step S12 the main CPU 12 determines whether or not an image centered on the chip T to be sucked has been captured.
  • the main CPU 12 advances the processing to step S14.
  • the main CPU 12 advances the processing to step S13.
  • step S13 the main CPU 12 executes an imaging process. Specifically, the main CPU 12 performs processing for capturing an image centered on the chip T to be sucked.
  • step S14 the image processing CPU 14 executes a recognition process. Specifically, the image processing CPU 14 (see FIG. 2) receives a command from the main CPU 12 and performs recognition (analysis) processing on the appearance of the chip T based on an image centered on the chip T to be sucked. In the recognition process, for example, the image processing CPU 14 recognizes that the adjacent chip T is not properly diced (a chip T that should have been originally separated is connected) or the chip T has a crack. If it is recognized that the chip T is defective, the chip T is determined to be defective. On the other hand, the image processing CPU 14 determines that the chip T is normal when the chip T is not defective.
  • the image processing CPU 14 executes the recognition processing, a portion that has already been recognized (a portion that has already been recognized in the previous recognition processing image) in the center image of the chip T to be sucked. Does not perform recognition processing. In other words, the image processing CPU 14 performs recognition processing for a newly reflected portion of the image centered on the chip T to be sucked.
  • step S15 the main CPU 12 updates the recognition address and stores it in the storage unit 11.
  • step S16 the main CPU 12 determines whether there is another chip T to be recognized on the wafer W.
  • the main CPU 12 advances the process to step S11.
  • the main CPU 12 ends the processes (steps S11 to S16) related to the imaging process and the recognition process.
  • the main CPU 12 parallels the processing (steps S1 to S6) related to the suction processing of the chip T at the predetermined position P0 to be sucked, to the predetermined position P0 chip T and the predetermined position P0 to be sucked.
  • Processing steps S11 to S16 related to the imaging processing and recognition processing of the chip including the chip T adsorbed next to the chip T is executed.
  • the suction process for sucking the chip T of the wafer W is performed by the suction unit 51a (51b), and the suction process is performed by the wafer recognition imaging unit 56 in parallel with the suction process.
  • a main CPU 12 configured to execute an imaging process for imaging the wafer W to be imaged.
  • the imaging process can also be executed during the suction process. Thereby, the time required for substrate processing can be reduced.
  • an adsorption process for adsorbing the chip T at the predetermined position P0 of the wafer W is performed by the adsorption unit 51a (51b), and in parallel with the adsorption process, the wafer recognition imaging unit 56 sets the predetermined position P0.
  • the main CPU 12 is configured to execute an image pickup process for picking up an image of some of the chips T that are sucked in the vicinity and after the chip T at the predetermined position P0 to be sucked. Thereby, while performing the suction process for the chip T at the predetermined position P0, imaging of the chip T in which the suction process is executed in the vicinity of the predetermined position P0 and after the chip T at the predetermined position P0 is performed.
  • the time required for the imaging process of the chip T having a close suction timing can be absorbed in the time of the suction processing of the chip T at the predetermined position P0. it can. As a result, the time required for substrate processing can be easily reduced.
  • the main CPU 12 in parallel with the suction process, is configured to execute an image pickup process for picking up an image of the chip T sucked next to the chip T at the predetermined position P0 by the wafer recognition image pickup unit 56. .
  • the chip T to which the suction process is performed next to the chip T at the predetermined position P0 is imaged (the next chip T to be sucked is imaged first). Therefore, the time required for the imaging process of the chip T with the latest suction timing can be absorbed in the time of the suction process of the chip T at the predetermined position P0. As a result, the time required for the substrate processing can be easily reduced even when the imaging processing of the chip T with the latest suction timing is executed.
  • the wafer recognition imaging unit 56 executes an imaging process for imaging a plurality of chips T including the chip T sucked next to the chip T at the predetermined position P0.
  • the main CPU 12 is configured. Thereby, while performing the suction process for the chip T at the predetermined position P0, it is possible to simultaneously perform imaging of a plurality of chips T on which the suction process is sequentially executed after the chip T at the predetermined position P0. The images of the plurality of chips T can be efficiently acquired by the imaging processing of the degree.
  • the suction unit 51a (51b) moves from the initial position P1 to the suction position P2 and sucks the chip T, and then moves to the initial position P1 from the suction position P2. Then, the main CPU 12 is configured to execute the imaging process. Thereby, not only during the operation of sucking the chip T, but also during the movement of the suction portion 51a (51b) from the initial position P1 to the suction position P2 and during the movement from the suction position P2 to the initial position P1, the imaging process is performed. Can be executed in parallel.
  • the main CPU 12 is configured to execute the imaging process at the timing when the suction unit 51a (51b) sucks the chip T while the suction process is being performed. Thereby, an imaging process can be reliably performed while performing an adsorption
  • the main CPU 12 is configured to execute the imaging process in parallel with the suction process and transfer the image captured by the imaging process to the image processing CPU 14, and in parallel with the suction process, Based on the transferred image, the image processing CPU 14 is configured to execute a recognition process for recognizing the state of the chip T.
  • the recognition process is executed in addition to the imaging process during the suction process (the next wafer W to be sucked is imaged first). , The state of the wafer W can be recognized). Thereby, the time required for substrate processing can be further reduced.
  • the chips T arranged in a predetermined row along the X direction are sequentially sucked, and then the chips T arranged along the X direction of the next row after the predetermined row in the Y direction are used.
  • the suction unit 51a (51b) is configured to sequentially suck, and in a plan view, a suction head 55a (55b) that is in the imaging region R of the wafer recognition imaging unit 56 and extends in the Y direction in the suction process is provided.
  • the suction portion 51a (51b) is configured to include one portion 52a (52b).
  • the suction of the chips T in a predetermined row along the X direction even if the imaging process is executed in parallel with the process, it is possible to suppress the area of the chip T to be imaged from being narrowed by the first portion 52a (52b) of the suction unit 51a (51b).
  • suction part 51a (51b) containing the 1st part 52a (52b) and the 2nd part 53a (53b) is formed in a substantially L shape.
  • suction part 51a (51b) can be easily supported by the 2nd part 53a (53b), suppressing the area
  • the main CPU 12 is configured to execute the suction process by moving the wafer table 4 based on the image recognized by the recognition process, and to execute the imaging process in parallel with the suction process.
  • the wafer recognition imaging unit 56 and the suction unit 51a (51b) are moved in order to perform the imaging process and the suction process
  • the configuration of the mounting machine 200 according to the second embodiment of the present invention will be described below with reference to FIGS.
  • the mounting machine 200 is an example of the “substrate processing apparatus” in the present invention.
  • the take-out device 105 is around the rotation axis extending in the X direction.
  • the mounting machine 200 including the suction part 151 that rotates in the direction will be described.
  • the mounting machine 200 is a mounting machine that can take out the chip T from the diced wafer W and mount (mount) it on the substrate 500 at a predetermined mounting work position 500c.
  • the mounting machine 200 includes a base 1, a conveyor 2, and a mounting unit 103. Further, the mounting machine 200 includes the wafer table 4, the take-out device 105, the transfer station 108, and one component recognition imaging unit 109.
  • the base 1 supports a conveyor 2, a wafer table 4, a take-out device 105, a transfer station 108, a component recognition imaging unit 109, and the like.
  • the conveyor 2 is configured to transport the substrate 500 from the X1 direction to the X2 direction. Specifically, the conveyor 2 is configured to carry the substrate 500 into a predetermined mounting operation position 500c and to carry out the substrate 500 from the predetermined mounting operation position 500c.
  • One mounting unit 103 is provided. Further, the mounting unit 103 includes a plurality of mounting heads 131 and one board recognition imaging unit 132. The mounting unit 103 is configured to receive the chip T sucked by the sucking unit 151. The mounting unit 103 applies an adhesive (flux) to the chip T at the transfer station 108 and mounts the chip T on the substrate 500.
  • an adhesive flux
  • the substrate recognition imaging unit 132 includes a camera and is configured to image the substrate 500.
  • the wafer table 4 is configured not to move during the mounting operation in which the chip T is mounted on the substrate 500.
  • the take-out device 105 includes an adsorption unit 151, a wafer recognition imaging unit 153, an X bar 154, and a Y bar 155.
  • the adsorption unit 151 and the wafer recognition imaging unit 153 are provided so as to sandwich the X bar 154 as shown in FIGS.
  • the suction unit 151 and the wafer recognition imaging unit 153 are configured to move in the X direction along the X bar 154 independently of each other.
  • both the suction unit 151 and the wafer recognition imaging unit 153 are configured to move in the Y direction.
  • the suction unit 151 includes a pair of suction heads 152a and 152b.
  • the suction head 152a (152b) is configured to be rotatable about an axis parallel to the X-axis direction and to be movable in the vertical direction (up and down).
  • the suction head 152a (152b) has a rod shape. Further, the rod-like suction head 152a (152b) can suck the chip T at each of both end portions. That is, two chips T can be sucked by one suction head 152a (152b). Further, the suction heads 152a (152b) are configured to be independently movable in the Z direction. The suction head 152a (152b) is configured to be rotatable about a rotation axis (R direction) extending in the X direction independently.
  • the wafer recognition imaging unit 153 includes a camera and has a function of imaging a wafer W including a plurality of chips T.
  • n-th line adsorption process While the n-th line adsorption process is being performed (in parallel with the n-th line adsorption process), an area from the (n + ⁇ ) line to the ⁇ (n + ⁇ ) + (Lr ⁇ Lt) / Lt ⁇ line is imaged. An imaging process and a recognition process are performed on the chip T that is contained in the area R and does not protrude from the imaging area R in this area.
  • ⁇ is about 2.8 according to Equation (2).
  • the wafer recognition imaging unit 153 is approximately 6.2 from the region after the approximately 3.8th row in the Y direction of the chip T.
  • the area up to the line is stored in the imaging area R. For this reason, it is possible to perform the imaging process and the recognition process for the chips T in the fourth to sixth lines included in the imaging region R in parallel with the suction process in the first line.
  • the wafer recognition imaging unit 153 can move independently of the suction unit 151 in the X direction, even if the suction process takes time, the suction unit 151. It is possible to perform the imaging process and the recognition process without depending on the adsorption state.
  • the suction process for sucking the chips T of the wafer W is performed by the suction unit 151, and the suction process is performed by the wafer recognition imaging unit 153 in parallel with the suction process.
  • a main CPU 12 is provided that is configured to execute an imaging process for capturing the image.
  • the imaging process can also be executed during the suction process. Thereby, the time required for substrate processing can be reduced.
  • the suction unit 151 and the wafer recognition imaging unit 153 are configured to move in the X direction independently of each other, and the main CPU 12 executes the imaging process in parallel with the suction process. Configure. Thereby, since the adsorption
  • the present invention is not limited thereto.
  • only the imaging process may be executed in parallel with the adsorption process.
  • the imaging process is performed on a plurality of chips that are sucked after the predetermined chip on which the suction process is performed.
  • the present invention is not limited to this.
  • any number of chips to be imaged may be used as long as the imaging process is performed on at least one chip among the chips adsorbed next to the predetermined chip on which the adsorption process is performed.
  • the imaging area of the imaging unit that images the chip on the wafer table is substantially rectangular.
  • the present invention is not limited to this.
  • the imaging region may have a substantially rectangular shape, for example, a circular shape.
  • suction portion is configured in a substantially L shape
  • the present invention is not limited to this.
  • suction part in shapes other than a substantially L-shape, for example, the shape which has a linear shape and the bending position of 2 times or more.
  • the present invention is not limited to this.
  • recognition processing may be performed a plurality of times for the same chip T.
  • the suction process can be performed using the information of the recognition process based on the latest imaging process.
  • tip T may be averaged, and the adsorption
  • the imaging region is configured so that a plurality of chips T can be accommodated.
  • the present invention is not limited to this.
  • the imaging region may be configured so that one chip T can be accommodated.
  • two suction units are provided in the take-out device, but the present invention is not limited to this. In this invention, you may provide one or three or more adsorption
  • the processing of the control unit has been described using a flow-driven flow that performs processing in order along the processing flow.
  • the processing operation of the control unit May be performed by event-driven (event-driven) processing that executes processing in units of events. In this case, it may be performed by a complete event drive type or a combination of event drive and flow drive.
  • Wafer table 12 Main CPU (control unit) 14 Image Processing CPU (Image Processing Unit) 51a, 51b, 151 Suction part 52a, 52b First part 53a, 53b Second part 55a, 55b, 152a, 152b Suction head 56, 153 Wafer recognition imaging part (imaging part) 100, 200 Mounting machine (substrate processing equipment) n Predetermined line P0 Predetermined position P1 Initial position P2 Suction position R Imaging area T Chip W Wafer X direction First direction First direction Y direction Second direction

Landscapes

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Abstract

　この実装機（１００、２００）は、ウェハ（Ｗ）に対して相対的に移動可能な撮像部（５６、１５３）と、ウェハのチップを吸着する吸着ヘッド（５５ａ、５５ｂ、１５２ａ、１５２ｂ）を有し、ウェハに対して相対的に移動可能な吸着部（５１ａ、５１ｂ、１５１）と、制御部（１２）とを備え、制御部は、吸着部にウェハのチップ（Ｔ）を吸着させる吸着処理を実行し、吸着処理と並行して、撮像部に吸着処理が実行されるウェハを撮像させる撮像処理を実行するように構成されている。

Description

基板処理装置
　この発明は、基板処理装置に関し、特に、撮像部および吸着部を備える基板処理装置に関する。
　従来、撮像部および吸着部を備える基板処理装置が知られている。このような基板処理装置は、たとえば、特開２００４－２１４４２１号公報に開示されている。
　上記特開２００４－２１４４２１号公報には、ペレットに対して相対的に移動可能な撮像部および吸着部と、制御部とを備える基板処理装置が開示されている。この基板処理装置は、カメラに所定のペレットを撮像させる撮像処理を実行させ、撮像された所定のペレットの画像を認識する認識処理が行われた後、吸着部に所定のペレットを吸着させる吸着処理を行わせるように構成されている。
特開２００４－２１４４２１号公報
　しかしながら、上記特開２００４－２１４４２１号公報の基板処理装置では、撮像処理と認識処理とが行われた後、吸着処理が行われるので、吸着処理が行われる際に撮像処理および認識処理にかかる待ち時間が発生する。このため、基板処理に要する時間を低減しにくい（タクトタイムを短くしにくい）という問題点がある。
　この発明は、上記のような課題を解決するためになされたものであり、この発明の１つの目的は、基板処理に要する時間を低減することが可能な基板処理装置を提供することである。
　この発明の一の局面による基板処理装置は、複数のチップを含むウェハを撮像し、ウェハに対して相対的に移動可能な撮像部と、ウェハからチップを吸着する吸着ヘッドを有し、ウェハに対して相対的に移動可能な吸着部と、制御部とを備え、制御部は、吸着部によりウェハのチップを吸着させる吸着処理を実行し、吸着処理と並行して、撮像部により吸着処理が実行されるウェハを撮像させる撮像処理を実行するように構成されている。
　この発明の一の局面による基板処理装置では、上記のように、吸着部によりウェハのチップを吸着させる吸着処理を実行し、吸着処理と並行して、撮像部により吸着処理が実行されるウェハを撮像させる撮像処理を実行するように構成されている制御部を設けることによって、吸着処理と撮像処理とを異なるタイミングで実行する場合と異なり、吸着処理を実行する間に撮像処理も実行することができる。これにより、基板処理に要する時間を低減する（タクトタイムを短くする）ことができる。
　上記一の局面による基板処理装置において、好ましくは、制御部は、吸着部によりウェハの所定位置のチップを吸着させる吸着処理を実行し、吸着処理と並行して、撮像部により所定位置の近傍で、かつ、吸着される所定位置のチップより後に吸着されるチップのうちの一部のチップを撮像させる撮像処理を実行するように構成されている。このように構成すれば、所定位置のチップについての吸着処理を実行する間に、所定位置の近傍で、かつ、所定位置のチップの後で吸着処理が実行されるチップの撮像を行う（吸着するタイミングが近いチップを先に撮像しておく）ことができるので、吸着するタイミングが近いチップの撮像処理に要する時間を所定位置のチップの吸着処理の時間に吸収させることができる。その結果、基板処理に要する時間を容易に低減することができる。
　この場合、好ましくは、制御部は、吸着処理と並行して、撮像部により所定位置のチップの次に吸着されるチップを撮像させる撮像処理を実行するように構成されている。このように構成すれば、所定位置のチップについての吸着処理を実行する間に所定位置のチップの次に吸着処理が実行されるチップの撮像を行う（次に吸着するチップを先に撮像しておく）ことができるので、吸着するタイミングが直近のチップの撮像処理に要する時間を所定位置のチップの吸着処理の時間に吸収させることができる。その結果、吸着するタイミングが直近のチップの撮像処理が実行される場合にも、基板処理に要する時間を容易に低減することができる。
　上記所定位置の近傍で、かつ、吸着される所定位置のチップより後に吸着されるチップのうちの一部のチップを撮像させる撮像処理が実行される構成において、好ましくは、制御部は、吸着処理と並行して、撮像部により所定位置のチップの次に吸着されるチップを含む複数のチップを撮像させる撮像処理を実行するように構成されている。このように構成すれば、所定位置のチップについての吸着処理を実行する間に所定位置のチップの次以降に順次吸着処理が実行される複数のチップの撮像を同時に行うことができるので、１度の撮像処理により複数のチップの画像を効率よく取得することができる。
　上記一の局面による基板処理装置において、好ましくは、制御部は、吸着部が初期位置から吸着位置に移動してチップを吸着した後、吸着位置から初期位置に移動する処理である吸着処理と並行して、撮像処理を実行するように構成されている。このように構成すれば、チップを吸着する動作中のみならず、吸着部が初期位置から吸着位置への移動中および吸着位置から初期位置への移動中にも、撮像処理を並行して実行することができる。
　この場合、好ましくは、制御部は、吸着処理が行われている間の吸着部がチップを吸着するタイミングで、撮像処理を実行するように構成されている。このように構成すれば、吸着処理を実行する間に撮像処理を確実に実行することができる。
　上記一の局面による基板処理装置において、好ましくは、撮像処理により撮像された画像を認識する画像処理部をさらに備え、制御部は、吸着処理と並行して、撮像処理を実行するとともに撮像処理により撮像された画像を画像処理部に転送し、画像処理部は、吸着処理と並行して、転送された画像に基づいて、チップの状態を認識する認識処理を実行するように構成されている。このように構成すれば、吸着処理、撮像処理および認識処理を異なるタイミングで実行する場合と異なり、吸着処理を実行する間に撮像処理に加えて認識処理も実行する（次に吸着するチップを先に撮像し、チップの状態を認識しておく）ことができる。これにより、基板処理に要する時間をより低減することができる。
　上記一の局面による基板処理装置において、好ましくは、ウェハは、第１方向と第１方向に略垂直な第２方向とにマトリクス状に配置されたチップを含み、吸着部は、第１方向に沿って配置された所定の行のチップを順次吸着した後、第２方向における所定の行の次の行の第１方向に沿って配置されたチップを順次吸着するように構成され、吸着部は、平面視において、吸着処理の際に撮像部の撮像領域内にあり第２方向に延びて吸着ヘッドが設けられる第１部分を含むように構成されている。このように構成すれば、吸着処理の際に撮像領域内にある吸着部の第１部分が第１方向に延びる場合と異なり、第１方向に沿った所定の行のチップの吸着処理と並行して撮像処理を実行しても、吸着部の第１部分によって、撮像されるチップの領域が狭くなるのを抑制することができる。
　この場合、好ましくは、吸着部は、第１部分と接続するように設けられ、吸着処理の際に撮像部の撮像領域外にはみ出すとともに、第１方向に延びる第２部分をさらに含み、第１部分と第２部分とを含む吸着部は、平面視で略Ｌ字形状を有している。このように構成すれば、撮像されるチップの領域が狭くなるのを抑制しながら、第２部分により吸着部を容易に支持することができる。
　上記画像処理部が認識処理を実行する構成において、好ましくは、撮像部の位置およびチップを吸着している時の吸着部の位置に対して相対的に移動可能なようにウェハを保持するウェハテーブルをさらに備え、制御部は、認識処理により認識した画像に基づいてウェハテーブルを移動させて吸着処理を実行し、吸着処理と並行して、撮像処理を実行するように構成されている。このように構成すれば、撮像処理および吸着処理を実行するために、撮像部および吸着部をそれぞれ動かす場合と異なり、ウェハテーブルのみを動かして撮像処理および吸着処理を実行することができる。すなわち、移動させる部分の数を減らすことができるので、基板処理装置の構造を簡素化することができる。
　上記一の局面による基板処理装置において、好ましくは、ウェハは、第１方向と第１方向に略垂直な第２方向とにマトリクス状に配置されたチップを含み、吸着部は、第１方向に沿って配置された所定の行のチップを順次吸着した後、第２方向に移動して所定の行の次の行の第１方向に沿って配置されたチップを順次吸着するように構成され、吸着部および撮像部は、互いに独立して第１方向に移動するように構成され、制御部は、吸着処理と並行して、撮像処理を実行するように構成されている。このように構成すれば、吸着部および撮像部を互いに独立して移動させることができるので、容易に、吸着処理と並行して、撮像処理を実行することができる。
　本発明によれば、上記のように、基板処理に要する時間を低減することができる。
本発明の第１実施形態による実装機の全体構成を示した図である。 本発明の第１実施形態による実装機のブロック図である。 本発明の第１実施形態による実装機のＸ２側の吸着部による吸着処理と並行して撮像処理が実行される状態を示した模式図である。 本発明の第１実施形態による実装機のＸ２側の吸着部による吸着処理と並行して撮像処理が実行される状態を示した平面図である。 本発明の第１実施形態による実装機のＸ１側の吸着部による吸着処理と並行して撮像処理が実行される状態を示した模式図である。 本発明の第１実施形態による実装機のＸ１側の吸着部による吸着処理と並行して撮像処理が実行される状態を示した平面図である。 図７Ａは、吸着開始前の状態を示した図である。図７Ｂは、Ｘ２側の吸着部が初期位置から吸着位置に回動した状態を示した図である。図７Ｃは、Ｘ２側の吸着部が吸着位置から初期位置に回動した状態を示した図である。図７Ｄは、Ｘ１側の吸着部が初期位置から吸着位置に回動を開始する状態を示した図である。図７Ｅは、Ｘ１側の吸着部が初期位置から吸着位置に回動した状態を示した図である。 本発明の第１実施形態による実装機の吸着処理、撮像処理および認識処理を示したフローチャートである。 本発明の第２実施形態による実装機の全体構成を示した図である。 本発明の第２実施形態による実装機のブロック図である。 本発明の第２実施形態による実装機の取出装置を示した図である。 本発明の第２実施形態による実装機の吸着位置および撮像領域を示した図である。
　以下、本発明の実施形態を図面に基づいて説明する。
　まず、図１～図７を参照して、本発明の第１実施形態による実装機１００の構造について説明する。なお、実装機１００は、本発明の「基板処理装置」の一例である。
　実装機１００は、図１に示すように、ダイシングされたウェハＷからチップ（ベアチップ）Ｔを取り出して所定の実装作業位置５００ａ（５００ｂ）で基板５００上に実装（装着）する実装機である。また、ウェハＷは、第１方向（以下、Ｘ方向という）とＸ方向に略垂直な第２方向（以下、Ｙ方向という）とにマトリクス状に配置されたチップＴを含んでいる。
　実装機１００は、基台１と、コンベア２と、２つの実装部３ａおよび３ｂとを備えている。また、実装機１００は、ウェハテーブル４と、取出装置５と、中継ユニット６ａおよび６ｂと、チップ載置部７ａおよび７ｂと、転写ステーション８ａおよび８ｂと、部品認識撮像部９ａおよび９ｂとを備えている。また、実装機１００は、図２に示すように、実装機１００の制御を行うコントローラ１０と、実装機１００についての情報を表示する表示部１５とを備えている。
　基台１は、図１に示すように、コンベア２、ウェハテーブル４、取出装置５、中継ユニット６ａ（６ｂ）、チップ載置部７ａ（７ｂ）、転写ステーション８ａ（８ｂ）、および、部品認識撮像部９ａ（９ｂ）などを支持している。
　コンベア２は、基板５００をＸ１方向からＸ２方向に搬送するように構成されている。具体的には、コンベア２は、所定の実装作業位置５００ａ（５００ｂ）に基板５００を搬入するとともに、所定の実装作業位置５００ａ（５００ｂ）からチップＴが実装された基板５００を搬出するように構成されている。
　実装部３ａ（３ｂ）は、基板５００よりも高い位置に配置されている。また、実装部３ａ（３ｂ）は、それぞれ、Ｘ軸モータ１６１（図２参照）が駆動することによりＸバー１１０に対してＸ方向に移動可能に構成されている。また、実装部３ａ（３ｂ）は、それぞれ独立して、Ｘバー１１０に沿ってＸ方向に移動可能に構成されている。また、Ｘバー１１０は、Ｙ軸モータ１６２（図２参照）が駆動されることによりＹバー１２０に対してＹ方向に移動可能に構成されている。これにより、２つの実装部３ａおよび３ｂは、共に、水平方向（ＸＹ方向）に移動することが可能である。また、実装部３ａ（３ｂ）は、複数の実装ヘッド３１ａ（３１ｂ）と、１つの基板認識撮像部３２ａ（３２ｂ）とを含んでいる。なお、実装部３ａおよび３ｂのそれぞれを駆動させるためにＸ軸モータ１６１（図２参照）が２つ設けられているが、図２においては簡略化して１つだけ図示している。
　複数の実装ヘッド３１ａ（３１ｂ）は、それぞれ、Ｚ軸モータ１６３（図２参照）が駆動することにより、上下方向（Ｚ方向）に移動するように構成されている。また、複数の実装ヘッド３１ａ（３１ｂ）は、それぞれ、Ｒ軸モータ１６４（図２参照）が駆動することにより、Ｚ方向に平行な軸線周り（Ｒ方向）に回動するように構成されている。また、実装ヘッド３１ａ（３１ｂ）は、チップＴを吸着して基板５００上に実装するように構成されている。なお、Ｚ軸モータ１６３およびＲ軸モータ１６４（図２参照）は、それぞれ複数設けられているが、図２においては簡略化して各々１つだけ図示している。
　基板認識撮像部３２ａ（３２ｂ）は、カメラを含み、基板５００を上方から撮像するように構成されている。また、基板認識撮像部３２ａ（３２ｂ）が撮像した基板５００の画像情報に基づいて、Ｒ軸モータ１６４（図２参照）が駆動される。そして、実装ヘッド３１ａ（３１ｂ）は、チップＴの位置を調整（補正）してチップＴを基板５００に実装するように制御される。
　また、ウェハテーブル４は、図２に示されるＸ軸モータ１７１、Ｙ軸モータ１７２、Ｚ軸モータ１７３、Ｒ軸モータ１７４の各々が駆動されることにより、Ｘ方向、Ｙ方向、Ｒ方向に基台１に対する相対的な位置を変更（調整）可能に構成されている。また、ウェハテーブル４は、Ｙ軸モータ１７２を駆動させることによりウェハＷを固定的に保持した状態で基台１に対してＹ方向に移動可能に構成されている。また、ウェハテーブル４は、図１に示す状態のチップＴの取出作業位置とチップＴが取り終えられたウェハＷを新しいウェハＷに交換するウェハ交換位置との間を移動するように構成されている。
　ウェハテーブル４は、平面視において、略中央にウェハＷを保持するように構成されている。また、ウェハＷのチップＴは、図示しない突上げ装置によりウェハテーブル４の下方から突き上げられた後、後述する吸着部５１により吸着される。
　ここで、第１実施形態では、取出装置５は、図３および図５に示すように、吸着部５１と、ウェハ認識撮像部５６とを含んでいる。また、吸着部５１は、ウェハテーブル４を左右方向（Ｘ方向）から挟み込むように一対配置されている。以下では、Ｘ２側の吸着部５１を吸着部５１ａと呼び、Ｘ１側の吸着部５１を吸着部５１ｂと呼ぶ。また、吸着部５１ａは、第１部分５２ａと第２部分５３ａと基部５４ａ（図１参照）と吸着ヘッド５５ａとを含んでいる。また、吸着部５１ｂは、第１部分５２ｂと第２部分５３ｂと基部５４ｂ（図１参照）と吸着ヘッド５５ｂとを含んでいる。また、吸着ヘッド５５ａ（５５ｂ）は、第１部分５２ａ（５２ｂ）のＹ１側の先端近傍に設けられている。また、吸着部５１ａは、モータ１８１（図２参照）によりＹ方向に平行な回動軸線周りに回動されるように構成されている。同様に、吸着部５１ｂは、モータ１８２（図２参照）によりＹ方向に平行な回動軸線周りに回動されるように構成されている。また、チップＴは、吸着される所定位置Ｐ０において、上面（Ｚ１側の面）が吸着ヘッド５５ａ（５５ｂ）によって吸着される。また、チップＴは、吸着部５１ａ（５１ｂ）が吸着位置Ｐ２から初期位置Ｐ１に回動した際には、吸着位置Ｐ２においてＺ２側に配置されていた面が上側（Ｚ１側）を向くように配置される（フリップされる）。また、図７に示すように、Ｙ方向から見て、吸着位置Ｐ２に配置された吸着部５１ａの吸着ヘッド５５ａと、吸着位置Ｐ２に配置された吸着部５１ｂの吸着ヘッド５５ｂとが一致する（対応する）ように構成されている。また、ウェハ認識撮像部５６と、吸着部５１ａの第２部分５３ａのＸ２側の端部の位置と、吸着部５１ｂの第２部分５３ｂのＸ１側の端部の位置とは、固定されている。なお、ウェハ認識撮像部５６は、本発明の「撮像部」の一例である。
　また、吸着部５１ａは、図３および図５に示すように、第２部分５３ａと第１部分５２ａとが接続された略Ｌ字形状を有している。また、吸着部５１ｂは、第２部分５３ｂと第１部分５２ｂとが接続されている。なお、それ以外の点は、吸着部５１ａおよび５１ｂは実質的に同様の構成であるので、以下では吸着部５１ａについてのみ説明し、吸着部５１ｂの説明は省略する。
　第１部分５２ａは、図４に示すように、平面視において、吸着処理の際にウェハ認識撮像部５６の後述する撮像領域Ｒ内にあるとともにＹ方向に延びるように構成されている。また、第１部分５２ａのＸ方向の幅は、撮像領域ＲのＸ方向の幅よりも小さい。具体的には、第１部分５２ａのＸ方向の幅は、撮像領域ＲのＸ方向の幅の約１／４である。また、第１部分５２ａは、Ｙ１側の先端部分が撮像領域ＲのＹ１側の外縁から所定距離だけ離間する位置に配置されるように構成されている。
　また、第２部分５３ａは、吸着処理の際にウェハ認識撮像部５６の撮像領域Ｒ外にはみ出すように構成されている。また、第２部分５３ａは、概略的には、Ｘ方向に延びるように構成されている。また、吸着部５１ａは、第２部分５３ａのＸ２側の端部（回動中心）が基部５４ａに回動可能に支持されることにより、Ｙ方向に延びる回動軸線周りに回動可能なように構成されている。また、吸着部５１ａは、図７に示すように、吸着部５１ａが初期位置Ｐ１（回動開始位置）から吸着位置Ｐ２に回動（移動）してチップＴを吸着した後、吸着位置Ｐ２から初期位置Ｐ１に回動するように構成されている。
　また、吸着部５１ａは、図４、図６および図７に示すように、ウェハＷに対して相対的に移動可能なように構成されている。詳細には、吸着部５１ａの第２部分５３ａのＸ２側の端部（回動中心）の位置は固定されているので、ウェハテーブル４が移動することにより、第２部分５３ａのＸ２側の端部の位置に対して相対的にウェハテーブル４が移動する（ウェハＷと吸着部５１ａの相対位置が変更される）。吸着部５１ａは、Ｘ方向に沿って配置された所定の行（たとえば、ｎ行目）のチップＴを順次吸着した後、Ｙ方向における所定の行の次の行（たとえば、ｎ＋１行目）のＸ方向に沿って配置されたチップＴを順次吸着するように構成されている。
　図１に示すように、ウェハ認識撮像部５６は、カメラを含み、複数のチップＴを含むウェハＷを撮像する機能を有している。また、ウェハ認識撮像部５６は、固定的に配置されている。また、ウェハ認識撮像部５６は、ウェハＷに対して相対的に移動可能ように構成されている。詳細には、ウェハ認識撮像部５６の位置は固定されており、ウェハテーブル４が移動することにより、ウェハ認識撮像部５６の位置に対して相対的にウェハテーブル４が移動する（ウェハＷとウェハ認識撮像部５６の相対位置が変更される）。また、ウェハ認識撮像部５６は、図３～図６に示すように、Ｘ方向に沿った長辺を有する略長方形形状の撮像領域Ｒを有している。また、ウェハ認識撮像部５６は、吸着部５１ａ（５１ｂ）により吸着されるチップＴが撮像領域Ｒの中心に収まるように配置されている。また、撮像領域Ｒは、複数のチップＴが収められる大きさに構成されている。したがって、ウェハ認識撮像部５６は、吸着部５１ａ（５１ｂ）が吸着位置Ｐ２に配置された状態で、撮像領域Ｒに収まる第１部分５２ａ（５２ｂ）と第１部分５２ａ（５２ｂ）以外のチップＴ（ウェハＷ）の画像を撮像するように構成されている。また、撮像領域Ｒには、撮像領域ＲのＸ方向の略中心の位置に対応する位置に吸着部５１の第１部分５２ａ（５２ｂ）が収められている。なお、撮像領域Ｒ内に収められるチップＴの数はチップＴのサイズにより異なる。
　図１に示すように、２つの中継ユニット６ａおよび６ｂは、それぞれ、吸着部５１ａ（５１ｂ）により吸着されたチップＴを２つのチップ載置部７ａおよび７ｂに受け渡す機能を有している。また、中継ユニット６ａおよび６ｂは、それぞれ、モータ１９１および１９２（図２参照）により、Ｙ方向に移動するように構成されている。
　チップ載置部７ａおよび７ｂは、それぞれ、中継ユニット６ａおよび６ｂから受け渡されたチップＴが載置されるように構成されている。また、チップ載置部７ａ（７ｂ）に載置されたチップＴは、それぞれ、チップ載置部７ａ（７ｂ）の位置に移動された実装ヘッド３１ａ（３１ｂ）により吸着されるように構成されている。
　２つの転写ステーション８ａおよび８ｂは、実装ヘッド３１ａ（３１ｂ）により吸着されたチップＴに接着剤（フラックス）を塗布するために設けられている。
　２つの部品認識撮像部９ａおよび９ｂは、カメラを含み、実装ヘッド３１ａ（３１ｂ）に吸着（保持）されているチップＴの下面を撮像するように構成されている。
　コントローラ１０は、図２に示すように、記憶部１１と、演算処理部１２と、モータ制御部１３と、画像処理部１４とを備えている。
　記憶部１１には、実装プログラム、搬送系データおよび設備固有データなどの実装作業に関する各種プログラムおよびデータが記憶されている。
　また、演算処理部１２（以下、メインＣＰＵ１２という）は、ＣＰＵを含み、記憶部１１のプログラムおよびデータを用い、実装機１００の制御を行うように構成されている。また、メインＣＰＵ１２は、吸着処理と並行して、ウェハ認識撮像部５６に所定位置Ｐ０のチップＴの次に吸着されるチップＴを含む複数のチップＴを撮像させるように構成されている。また、メインＣＰＵ１２は、吸着処理が行われている時間のうちの吸着ヘッド５５ａ（５５ｂ）がチップＴを吸着するタイミングで、撮像処理を実行するように構成されている。なお、メインＣＰＵ１２の詳細は、後述する。
　モータ制御部１３は、ＣＰＵを含み、メインＣＰＵ１２から命令を受けて各種モータ（図２参照）の動作を制御するように構成されている。
　画像処理部１４（以下、画像処理ＣＰＵ１４という）は、ＣＰＵを含み、記憶部１１のプログラムおよびデータを用い、部品認識撮像部９ａ（９ｂ）、基板認識撮像部３２ａ（３２ｂ）およびウェハ認識撮像部５６が撮像した画像を認識するように構成されている。
　ここで、第１実施形態では、メインＣＰＵ１２（図２参照）は、吸着ヘッド５５ａ（５５ｂ）によりウェハＷのチップＴを吸着させる吸着処理を実行し、吸着処理と並行して、ウェハ認識撮像部５６により吸着処理が実行されるウェハＷを撮像させる撮像処理を実行するように構成されている。具体的には、メインＣＰＵ１２は、吸着ヘッド５５ａ（５５ｂ）によりウェハＷの所定位置Ｐ０のチップＴを吸着させる吸着処理を実行し、吸着処理と並行して、ウェハ認識撮像部５６により所定位置Ｐ０の近傍で、かつ、吸着される所定位置Ｐ０のチップＴより後に吸着されるチップＴのうちの一部のチップＴ（所定位置Ｐ０のチップＴの次に吸着されるチップＴ）を撮像させる撮像処理を実行するように構成されている。また、メインＣＰＵ１２は、認識処理により認識した画像に基づいてウェハテーブル４を移動させてチップＴを適切な位置で吸着できるように吸着処理を実行し、吸着処理と並行して、撮像処理を実行するように構成されている。また、所定位置Ｐ０のチップＴについての吸着処理が実行された後に、所定位置Ｐ０の近傍で、かつ、チップＴの後で吸着処理が実行されるチップＴの撮像処理が実行された場合には、所定位置Ｐ０のチップＴが吸着されたことに起因して所定位置Ｐ０の近傍のチップＴが位置ずれしても、所定位置Ｐ０のチップＴについての吸着処理が実行された後に撮像された、所定位置Ｐ０の近傍で、かつ、チップＴの後で吸着処理が実行されるチップＴの画像に基づいて、所定位置Ｐ０のチップＴの後で吸着されるチップＴの吸着処理を正確に実行することができる。
　また、メインＣＰＵ１２は、吸着処理と並行して、撮像処理を実行するとともに撮像処理により撮像された画像を画像処理ＣＰＵ１４（図２参照）に転送するように構成されている。そして、画像処理ＣＰＵ１４は、吸着処理と並行して、転送された画像に基づいて、チップＴの状態を認識する認識処理を実行するように構成されている。すなわち、メインＣＰＵ１２が所定位置Ｐ０のチップＴの吸着処理を行う間に、所定位置Ｐ０のチップＴの次に吸着されるチップＴの画像をウェハ認識撮像部５６が撮像し（メインＣＰＵ１２による撮像処理制御が行われ）、この画像を画像処理ＣＰＵ１４が認識する。そして、メインＣＰＵ１２は、所定位置Ｐ０のチップＴの吸着処理を実行する間に次に吸着されるチップＴの情報を予め（先に）取得する。これにより、チップＴの吸着処理に要する時間に、チップＴの撮像処理および認識処理に要する時間を吸収させることが可能である。
　次に、図３～図６を参照して、ウエハテーブル４の動作について説明する。
　ウェハテーブル４は、図３～図６に示すように、所定の行（たとえば、図４および図６のｎ行目）のＸ２方向の末端のチップＴからＸ１方向の末端のチップＴまでが順次、吸着位置Ｐ２の吸着部５１ａ（５１ｂ）の吸着ヘッド５５ａ（５５ｂ）の配置位置に配置されるようにＸ２方向に移動する。その後、ウェハテーブル４は、Ｙ方向における所定の行の次の行（ｎ＋１行目）のＸ１方向の末端のチップＴが、吸着位置Ｐ２の吸着部５１ａ（５１ｂ）の吸着ヘッド５５ａ（５５ｂ）の配置位置に対応するように移動する。その後、ウェハテーブル４は、所定の行の次の行のＸ１方向の末端のチップＴからＸ２方向の末端のチップＴまでが順次、吸着位置Ｐ２の吸着部５１ａ（５１ｂ）の吸着ヘッド５５ａ（５５ｂ）の配置位置に配置されるようにＸ１方向に移動する。その後、ウェハテーブル４は、Ｙ方向におけるさらに次の行（ｎ＋２行目）のＸ２方向の末端のチップＴが、吸着位置Ｐ２の吸着部５１ａ（５１ｂ）の吸着ヘッド５５ａ（５５ｂ）の配置位置に対応するように移動する。ウェハテーブル４がこれらの動作を繰り返すことにより、吸着位置Ｐ２の吸着部５１ａ（５１ｂ）の吸着ヘッド５５ａ（５５ｂ）の配置位置にチップＴが順次、配置される。なお、「行」とは、ウェハＷにマトリクス状に配列されたチップＴのＸ方向の並びを意味し、「列」とは、チップＴのＹ方向の並びを意味する。
　次に、図７を参照して、吸着部５１ａおよび５１ｂがチップＴを吸着する動作について説明する。
　Ｘ１側の吸着部５１ａとＸ２側の吸着部５１ｂとは、交互に、ウェハＷからチップＴを吸着するように構成されている。具体的には、Ｘ２側の吸着部５１ａは、吸着ヘッド５５ａが所定の行（たとえば、ｎ行目）の所定の列（たとえば、ｍ列目）のチップＴの位置に対応するように初期位置Ｐ１から吸着位置Ｐ２まで回動される（図７Ａ参照）。次に、Ｘ２側の吸着ヘッド５５ａが所定の列（ｍ列目）のチップＴを吸着する（図７Ｂ参照）。次に、Ｘ２側の吸着ヘッド５５ａがチップＴを吸着した状態で、吸着位置Ｐ２から初期位置Ｐ１まで回動される（図７Ｃ参照）。この際、中継ユニット６ａが、初期位置Ｐ１に回動された吸着ヘッド５５ａからチップＴを受け取り、チップＴをチップ載置部７ａ（図１参照）に受け渡す。また、この際に、ウェハテーブル４が、吸着位置Ｐ２に次の列（ｍ＋１列目）のチップＴが配置されるようにＸ２方向に移動される。次に、Ｘ１側の吸着部５１ｂは、吸着ヘッド５５ｂが所定の行（ｎ行目）の所定の列（ｍ＋１列目）のチップＴの位置に対応するように初期位置Ｐ１から吸着位置Ｐ２まで回動される（図７Ｄ参照）。次に、Ｘ１側の吸着ヘッド５５ｂが所定の列（ｍ＋１列目）のチップＴを吸着する（図７Ｅ参照）。この後、Ｘ１側の吸着ヘッド５５ｂがチップＴを吸着した状態で、吸着位置Ｐ２から初期位置Ｐ１まで回動される。そして、ウェハテーブル４が、吸着位置Ｐ２に次の列（ｍ＋２列目）のチップＴが配置されるようにＸ２方向に移動される。これらの動作が繰り返され、ウェハＷからチップＴが順次、吸着されていく（取り出されていく）。なお、奇数行では、Ｘ２方向からＸ１方向に順次チップＴが吸着され、偶数行では、Ｘ１方向からＸ２方向に順次チップＴが吸着される。
　次に、図２、図７および図８を参照して、実装機１００の吸着処理、撮像処理および認識処理について説明する。吸着処理および撮像処理はメインＣＰＵ１２が実行し、認識処理は画像処理ＣＰＵ１４が実行する。
　始めに吸着処理に関連する処理（ステップＳ１～ステップＳ６）について説明する。
　ステップＳ１において、メインＣＰＵ１２は、記憶部１１から吸着アドレス（チップＴの位置情報）を取得する。すなわち、メインＣＰＵ１２は、ウェハテーブル４に保持されているウェハＷの情報を取得し、吸着部５１により吸着するチップＴの位置情報を取得する。
　次に、ステップＳ２において、メインＣＰＵ１２は、吸着される所定位置Ｐ０のチップＴが中心の画像が認識済みであるか否かを判断する。なお、吸着されるチップＴが中心の画像の認識処理についてはステップＳ１４において、画像処理ＣＰＵ１４により実行される。メインＣＰＵ１２は、画像処理ＣＰＵ１４が吸着されるチップＴが中心の画像を認識するまでこの処理を繰り返し、画像処理ＣＰＵ１４が吸着されるチップＴが中心の画像を認識すると、ステップＳ３に処理を進める。
　次に、ステップＳ３において、メインＣＰＵ１２は、吸着処理を実行する。具体的には、メインＣＰＵ１２は、吸着ヘッド５５ａまたは５５ｂを吸着される所定位置Ｐ０のチップＴに対応する位置に回動させて、吸着ヘッド５５ａまたは５５ｂにチップＴを吸着させる。なお、メインＣＰＵ１２は、ステップＳ１４においてチップＴが不良であると判断された場合には、不良と判断されたチップＴを吸着せずにステップＳ４に進む。
　次に、ステップＳ４において、メインＣＰＵ１２は、吸着アドレスを更新して、記憶部１１に記憶する。
　次に、ステップＳ５において、メインＣＰＵ１２は、ウェハＷ上に他に吸着するチップＴがあるか否かを判断する。他に吸着するチップＴがある場合には、ステップＳ６に処理を進める。一方、他に吸着するチップＴがない場合には、吸着処理に関連する処理（ステップＳ１～ステップＳ６）を終了する。
　次に、ステップＳ６において、メインＣＰＵ１２は、ウェハテーブル４を移動する処理を行う。具体的には、メインＣＰＵ１２は、ステップＳ３で吸着処理が行われた所定位置Ｐ０のチップＴの次のチップＴの吸着処理が可能なようにウェハテーブル４を移動させる処理を行う。
　次に、撮像処理および認識処理に関連する処理（ステップＳ１１～ステップＳ１６）について説明する。ステップＳ１１～ステップＳ１６の処理は、ステップＳ１～ステップＳ６の処理と並行して行われる。
　まず、ステップＳ１１において、メインＣＰＵ１２は、記憶部１１から認識アドレス（チップＴが認識済であるか否かに関する情報）を取得する。
　次に、ステップＳ１２において、メインＣＰＵ１２は、吸着されるチップＴが中心の画像が撮像済みであるか否かを判断する。メインＣＰＵ１２は、吸着されるチップＴが中心の画像が撮像済みとであると判断した場合には、ステップＳ１４に処理を進める。一方、メインＣＰＵ１２は、吸着されるチップＴが中心の画像が撮像済みでないと判断した場合には、ステップＳ１３に処理を進める。
　次に、ステップＳ１３において、メインＣＰＵ１２は、撮像処理を実行する。具体的には、メインＣＰＵ１２は、吸着されるチップＴが中心の画像を撮像する処理を行う。
　次に、ステップＳ１４において、画像処理ＣＰＵ１４は、認識処理を実行する。具体的には、画像処理ＣＰＵ１４（図２参照）は、メインＣＰＵ１２から命令を受けて、吸着されるチップＴが中心の画像に基づいてチップＴの外観についての認識（解析）処理を行う。画像処理ＣＰＵ１４は、認識処理において、たとえば隣接するチップＴが適切にダイシングされていない（本来、別個であるはずのチップＴが連結されている）と認識した場合やチップＴが亀裂を有していると認識した場合には、チップＴを不良と判断する。一方、画像処理ＣＰＵ１４は、チップＴが不良でない場合に正常と判断する。また、画像処理ＣＰＵ１４は、認識処理を実行する際に、吸着されるチップＴが中心の画像のうち既に認識されている部分（１つ前に認識処理した画像で既に認識されている部分）については、認識処理を行わない。言い換えると、画像処理ＣＰＵ１４は、吸着されるチップＴが中心の画像のうち新たに映った部分の認識処理を行う。
　次に、ステップＳ１５において、メインＣＰＵ１２は、認識アドレスを更新して、記憶部１１に記憶する。
　次に、ステップＳ１６において、メインＣＰＵ１２は、ウェハＷ上に他に認識するチップＴがあるか否かを判断する。メインＣＰＵ１２は、ウェハＷ上に他に認識するチップＴがある場合には、ステップＳ１１に処理を進める。一方、メインＣＰＵ１２は、ウェハＷ上に他に認識するチップＴがない場合には、撮像処理および認識処理に関連する処理（ステップＳ１１～ステップＳ１６）を終了する。
　以上のように、メインＣＰＵ１２は、吸着される所定位置Ｐ０のチップＴの吸着処理に関連する処理（ステップＳ１～ステップＳ６）と並行して、吸着される所定位置Ｐ０チップＴおよび所定位置Ｐ０のチップＴの次に吸着されるチップＴを含むチップの撮像処理および認識処理に関連する処理（ステップＳ１１～ステップＳ１６）を実行する。
　第１実施形態では、以下のような効果を得ることができる。
　第１実施形態では、上記のように、吸着部５１ａ（５１ｂ）によりウェハＷのチップＴを吸着させる吸着処理を実行し、吸着処理と並行して、ウェハ認識撮像部５６により吸着処理が実行されるウェハＷを撮像させる撮像処理を実行するように構成されているメインＣＰＵ１２を設ける。これにより、吸着処理と撮像処理とを異なるタイミングで実行する場合と異なり、吸着処理を実行する間に撮像処理も実行することができる。これにより、基板処理に要する時間を低減することができる。
　また、第１実施形態では、吸着部５１ａ（５１ｂ）によりウェハＷの所定位置Ｐ０のチップＴを吸着させる吸着処理を実行し、吸着処理と並行して、ウェハ認識撮像部５６により所定位置Ｐ０の近傍で、かつ、吸着される所定位置Ｐ０のチップＴより後に吸着されるチップＴのうちの一部のチップＴを撮像させる撮像処理を実行するようにメインＣＰＵ１２を構成する。これにより、所定位置Ｐ０のチップＴについての吸着処理を実行する間に、所定位置Ｐ０の近傍で、かつ、所定位置Ｐ０のチップＴの後で吸着処理が実行されるチップＴの撮像を行う（吸着するタイミングが近いチップＴを先に撮像しておく）ことができるので、吸着するタイミングが近いチップＴの撮像処理に要する時間を所定位置Ｐ０のチップＴの吸着処理の時間に吸収させることができる。その結果、基板処理に要する時間を容易に低減することができる。
　また、第１実施形態では、吸着処理と並行して、ウェハ認識撮像部５６により所定位置Ｐ０のチップＴの次に吸着されるチップＴを撮像させる撮像処理を実行するようにメインＣＰＵ１２を構成する。これにより、所定位置Ｐ０のチップＴについての吸着処理を実行する間に所定位置Ｐ０のチップＴの次に吸着処理が実行されるチップＴの撮像を行う（次に吸着するチップＴを先に撮像しておく）ことができるので、吸着するタイミングが直近のチップＴの撮像処理に要する時間を所定位置Ｐ０のチップＴの吸着処理の時間に吸収させることができる。その結果、吸着するタイミングが直近のチップＴの撮像処理が実行される場合にも、基板処理に要する時間を容易に低減することができる。
　また、第１実施形態では、吸着処理と並行して、ウェハ認識撮像部５６により所定位置Ｐ０のチップＴの次に吸着されるチップＴを含む複数のチップＴを撮像させる撮像処理を実行するようにメインＣＰＵ１２を構成する。これにより、所定位置Ｐ０のチップＴについての吸着処理を実行する間に所定位置Ｐ０のチップＴの次以降に順次吸着処理が実行される複数のチップＴの撮像を同時に行うことができるので、１度の撮像処理により複数のチップＴの画像を効率よく取得することができる。
　また、第１実施形態では、吸着部５１ａ（５１ｂ）が初期位置Ｐ１から吸着位置Ｐ２に移動してチップＴを吸着した後、吸着位置Ｐ２から初期位置Ｐ１に移動する処理である吸着処理と並行して、撮像処理を実行するようにメインＣＰＵ１２を構成する。これにより、チップＴを吸着する動作中のみならず、吸着部５１ａ（５１ｂ）が初期位置Ｐ１から吸着位置Ｐ２への移動中および吸着位置Ｐ２から初期位置Ｐ１への移動中にも、撮像処理を並行して実行することができる。
　また、第１実施形態では、吸着処理が行われている間の吸着部５１ａ（５１ｂ）がチップＴを吸着するタイミングで、撮像処理を実行するようにメインＣＰＵ１２を構成する。これにより、吸着処理を実行する間に撮像処理を確実に実行することができる。
　また、第１実施形態では、吸着処理と並行して、撮像処理を実行するとともに撮像処理により撮像された画像を画像処理ＣＰＵ１４に転送するようにメインＣＰＵ１２を構成し、吸着処理と並行して、転送された画像に基づいて、チップＴの状態を認識する認識処理を実行するように画像処理ＣＰＵ１４を構成する。これにより、吸着処理、撮像処理および認識処理を異なるタイミングで実行する場合と異なり、吸着処理を実行する間に撮像処理に加えて認識処理も実行する（次に吸着するウェハＷを先に撮像し、ウェハＷの状態を認識しておく）ことができる。これにより、基板処理に要する時間をより低減することができる。
　また、第１実施形態では、Ｘ方向に沿って配置された所定の行のチップＴを順次吸着した後、Ｙ方向における所定の行の次の行のＸ方向に沿って配置されたチップＴを順次吸着するように吸着部５１ａ（５１ｂ）を構成し、平面視において、吸着処理の際にウェハ認識撮像部５６の撮像領域Ｒ内にありＹ方向に延びる吸着ヘッド５５ａ（５５ｂ）が設けられる第１部分５２ａ（５２ｂ）を含むように吸着部５１ａ（５１ｂ）を構成する。これにより、吸着処理の際に撮像領域Ｒ内に収まる吸着部５１ａ（５１ｂ）の第１部分５２ａ（５２ｂ）がＸ方向に延びる場合と異なり、Ｘ方向に沿った所定の行のチップＴの吸着処理と並行して、撮像処理を実行しても、吸着部５１ａ（５１ｂ）の第１部分５２ａ（５２ｂ）によって、撮像されるチップＴの領域が狭くなるのを抑制することができる。
　また、第１実施形態では、第１部分５２ａ（５２ｂ）と第２部分５３ａ（５３ｂ）とを含む吸着部５１ａ（５１ｂ）を、略Ｌ字形状に形成する。これにより、撮像されるチップＴの領域が狭くなるのを抑制しながら、第２部分５３ａ（５３ｂ）により吸着部５１ａ（５１ｂ）を容易に支持することができる。
　また、第１実施形態では、認識処理により認識した画像に基づいてウェハテーブル４を移動させて吸着処理を実行し、吸着処理と並行して、撮像処理を実行するようにメインＣＰＵ１２を構成する。これにより、撮像処理および吸着処理を実行するために、ウェハ認識撮像部５６および吸着部５１ａ（５１ｂ）をそれぞれ動かす場合と異なり、ウエハテーブル４のみを動かして撮像処理および吸着処理を実行することができる。すなわち、移動させる部分の数を減らすことができるので、実装機１００の構造を簡素化することができる。
（第２実施形態）
　以下、図９～図１２を参照して、本発明の第２実施形態による実装機２００の構成について説明する。なお、実装機２００は、本発明の「基板処理装置」の一例である。
　この第２実施形態では、Ｙ方向に延びる回動軸線周りに回動するＬ字形状の吸着部５１ａ（５１ｂ）を備える第１実施形態と異なり、取出装置１０５がＸ方向に延びる回動軸線周りに回動する吸着部１５１を含む実装機２００について説明する。
　実装機２００は、図９に示すように、ダイシングされたウェハＷからチップＴを取り出して所定の実装作業位置５００ｃで基板５００上に実装（装着）するとことが可能な実装機である。
　実装機２００は、基台１と、コンベア２と、実装部１０３とを備えている。また、実装機２００は、ウェハテーブル４と、取出装置１０５と、転写ステーション１０８と、１つの部品認識撮像部１０９とを備えている。
　基台１は、図１に示すように、コンベア２、ウェハテーブル４、取出装置１０５、転写ステーション１０８、および、部品認識撮像部１０９などを支持している。
　コンベア２は、基板５００をＸ１方向からＸ２方向に搬送するように構成されている。具体的には、コンベア２は、所定の実装作業位置５００ｃに基板５００を搬入するとともに、所定の実装作業位置５００ｃから基板５００を搬出するように構成されている。
　実装部１０３は、１つ設けられている。また、実装部１０３は、複数の実装ヘッド１３１と、１つの基板認識撮像部１３２とを含んでいる。実装部１０３は、吸着部１５１により吸着されたチップＴを受け取るように構成されている。そして、実装部１０３は、転写ステーション１０８でチップＴに接着剤（フラックス）を塗布し、チップＴを基板５００に実装する。
　基板認識撮像部１３２は、カメラを含み、基板５００を撮像するように構成されている。
　ここで、第２実施形態では、ウェハテーブル４は、チップＴが基板５００に実装される実装作業中には移動しないように構成されている。
　また、第２実施形態では、取出装置１０５は、吸着部１５１と、ウェハ認識撮像部１５３と、Ｘバー１５４およびＹバー１５５を含んでいる。吸着部１５１およびウェハ認識撮像部１５３は、図９および図１１に示すように、Ｘバー１５４を挟み込むように設けられている。また、吸着部１５１およびウェハ認識撮像部１５３は、互いに独立して、Ｘバー１５４に沿ってＸ方向に移動するように構成されている。また、図１１に示すように、Ｘバー１５４がＹバー１５５に沿ってＹ方向に移動することにより、吸着部１５１およびウェハ認識撮像部１５３は共にＹ方向に移動するように構成されている。
　吸着部１５１は、一対の吸着ヘッド１５２ａおよび１５２ｂを含んでいる。吸着ヘッド１５２ａ（１５２ｂ）は、Ｘ軸方向と平行な軸線回りに回転が可能で、かつ上下方向への移動（昇降）が可能に構成されている。
　吸着ヘッド１５２ａ（１５２ｂ）は、棒状に構成されている。また、棒状の吸着ヘッド１５２ａ（１５２ｂ）は、両端部のそれぞれにおいてチップＴを吸着可能である。すなわち、１つの吸着ヘッド１５２ａ（１５２ｂ）により、２つのチップＴを吸着することが可能である。また、吸着ヘッド１５２ａ（１５２ｂ）は、それぞれ独立してＺ方向に移動可能に構成されている。また、吸着ヘッド１５２ａ（１５２ｂ）は、それぞれ独立してＸ方向に延びる回動軸周り（Ｒ方向）に回動可能に構成されている。
　ウェハ認識撮像部１５３は、カメラを含み、複数のチップＴを含むウェハＷを撮像する機能を有している。
　次に、図１２を参照して、吸着位置Ｐ２と撮像領域Ｒとの関係について説明する。なお、簡略化のため、図１２においては、吸着ヘッド１５２ｂについては図示を省略し、吸着ヘッド１５２ａのみを図示している。
　また、第２実施形態では、図１２に示すように、平面視における、吸着ヘッド１５２ａ（１５２ｂ）の中心およびウェハ認識撮像部１５３の中心（撮像領域Ｒの中心）とは、Ｙ方向において、距離Ｄだけ離間している。また、撮像領域ＲのＹ２側の縁辺と吸着位置Ｐ２のチップＴのＹ２側の縁辺とは、以下の式（１）により記述されるΔＹだけ離間している。
ΔＹ＝｛Ｄ－（Ｌｒ／２）＋（Ｌｔ／２）｝・・・（１）
そして、距離ΔＹがチップＴのＹ方向の長さの何倍に相当するかを示す値であるαは、以下の式（２）により記述される。
α＝ΔＹ／Ｌｔ
　＝｛Ｄ－（Ｌｒ／２）＋（Ｌｔ／２）｝／Ｌｔ・・・（２）
なお、Ｌｒは、撮像領域ＲのＹ方向の長さであり、Ｌｔは、チップＴのＹ方向の長さである。
　ｎ行目を吸着処理している間に（ｎ行目の吸着処理と並行して）、（ｎ＋α）行目から｛（ｎ＋α）＋（Ｌｒ－Ｌｔ）／Ｌｔ｝行目までの領域が撮像領域Ｒに収められ、この領域のうち撮像領域Ｒからはみ出さないチップＴについて撮像処理および認識処理が行われる。
　たとえば、図１２に示す例では、Ｄ／Ｌｔ＝４、（Ｌｒ／２）／Ｌｔ＝１．７、（Ｌｔ／２）／Ｌｔ＝０．５である。この例では、式（２）より、αは約２．８である。この場合、１行目の吸着処理が実行されている場合（ｎ＝１）には、ウェハ認識撮像部１５３は、チップＴのＹ方向における略３．８行目以降の領域から略６．２行目までの領域が撮像領域Ｒに収められる。このため、１行目の吸着処理と並行して、撮像領域Ｒに含まれる４行目～６行目のチップＴについての撮像処理および認識処理を行うことが可能である。
　なお、第２実施形態の実装部１０３によれば、Ｘ方向において、ウェハ認識撮像部１５３が吸着部１５１と独立して移動することができるので、吸着処理に時間がかかる場合でも、吸着部１５１による吸着状況に依存せず撮像処理および認識処理を行うことが可能である。
　第２実施形態では、以下のような効果を得ることができる。
　第２実施形態では、上記のように、吸着部１５１によりウェハＷのチップＴを吸着させる吸着処理を実行し、吸着処理と並行して、ウェハ認識撮像部１５３により吸着処理が実行されるウェハＷを撮像させる撮像処理を実行するように構成されているメインＣＰＵ１２を設ける。これにより、吸着処理と撮像処理とを異なるタイミングで実行する場合と異なり、吸着処理を実行する間に撮像処理も実行することができる。これにより、基板処理に要する時間を低減することができる。
　また、第２実施形態では、吸着部１５１およびウェハ認識撮像部１５３を、互いに独立してＸ方向に移動するように構成し、メインＣＰＵ１２を、吸着処理と並行して、撮像処理を実行するように構成する。これにより、吸着部１５１およびウェハ認識撮像部１５３を互いに独立して移動させることができるので、容易に、吸着処理と並行して、撮像処理を実行することができる。
　なお、今回開示された実施形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。
　たとえば、上記第１および第２実施形態では、吸着処理と並行して、撮像処理および認識処理を実行する例を示したが、本発明はこれに限られない。本発明は、吸着処理と並行して、撮像処理のみを実行してもよい。
　また、上記第１および第２実施形態では、吸着処理が実行される所定のチップよりも後に吸着される複数のチップについて撮像処理を実行する例を示したが、本発明はこれに限られない。本発明では、吸着処理が実行される所定のチップの次に吸着されるチップのうち少なくとも１つのチップについて撮像処理を実行すれば、撮像処理されるチップは任意の数でもよい。
　また、上記第１および第２実施形態では、ウェハテーブル上のチップを撮像する撮像部の撮像領域が略長方形形状である例を示したが、本発明はこれに限られない。本発明では、撮像領域が、略長方形形状の形状、たとえば円形であってもよい。
　また、上記第１および第２実施形態では、ウェハテーブルが１つである例を示したが、本発明はこれに限られない。本発明では、２つ以上のウェハテーブルを設けてもよい。
　また、上記第１実施形態では、吸着部を略Ｌ字形状に構成した例を示したが、本発明はこれに限られない。本発明では、略Ｌ字形状以外の形状、たとえば、直線形状や２回以上の曲折位置を有する形状に吸着部を構成してもよい。
　また、上記第１および第２実施形態では、同じチップＴについて複数回の認識処理を行わない例を示したが、本発明はこれに限られない。本発明では、同じチップＴについて複数回の認識処理を行ってもよい。この場合、より直近の撮像処理に基づく認識処理の情報を用いて吸着処理を行うことができる。また、同じチップＴについて複数回行われた認識処理の情報を平均化して、この情報に基づいて吸着処理が行われてもよい。
　また、上記第１および第２実施形態では、複数のチップＴが収まるように撮像領域に構成する例を示したが、本発明はこれに限られない。本発明では、１つのチップＴが収まるように撮像領域を構成してもよい。
　また、上記第１実施形態では、取出装置に２つの吸着部を設けたが本発明はこれに限られない。本発明では、１つ、または、３つ以上の吸着部を取出装置に設けてもよい。
　また、上記第２実施形態では、吸着部と撮像部とがＸ方向にのみ独立して動く例を示したが、吸着部と撮像部とがＸ方向およびＹ方向の両方向に独立して動いてもよい（完全に独立して動いてもよい）。
　また、上記第１および第２実施形態では、説明の便宜上、制御部の処理を処理フローに沿って順番に処理を行うフロー駆動型のフローを用いて説明したが、たとえば、制御部の処理動作を、イベント単位で処理を実行するイベント駆動型（イベントドリブン型）の処理により行ってもよい。この場合、完全なイベント駆動型で行ってもよいし、イベント駆動およびフロー駆動を組み合わせて行ってもよい。
　４　ウェハテーブル
　１２　メインＣＰＵ（制御部）
　１４　画像処理ＣＰＵ（画像処理御部）
　５１ａ、５１ｂ、１５１　吸着部
　５２ａ、５２ｂ　第１部分
　５３ａ、５３ｂ　第２部分
　５５ａ、５５ｂ、１５２ａ、１５２ｂ　吸着ヘッド
　５６、１５３　ウェハ認識撮像部（撮像部）
　１００、２００　実装機（基板処理装置）
　ｎ　所定の行
　Ｐ０　所定位置
　Ｐ１　初期位置
　Ｐ２　吸着位置
　Ｒ　撮像領域
　Ｔ　チップ
　Ｗ　ウェハ
　Ｘ方向　第１方向
　Ｙ方向　第２方向

Claims (11)

  1. 　複数のチップ（Ｔ）を含むウェハ（Ｗ）を撮像し、前記ウェハに対して相対的に移動可能な撮像部（５６、１５３）と、
    　前記ウェハから前記チップを吸着する吸着ヘッド（５５ａ、５５ｂ、１５２ａ、１５２ｂ）を有し、前記ウェハに対して相対的に移動可能な吸着部（５１ａ、５１ｂ、１５１）と、
    　制御部（１２）とを備え、
    　前記制御部は、前記吸着部により前記ウェハの前記チップを吸着させる吸着処理を実行し、前記吸着処理と並行して、前記撮像部により前記吸着処理が実行される前記ウェハを撮像させる撮像処理を実行するように構成されている、基板処理装置（１００、２００）。
  2. 　前記制御部は、前記吸着部により前記ウェハの所定位置の前記チップを吸着させる前記吸着処理を実行し、前記吸着処理と並行して、前記撮像部により前記所定位置（Ｐ０）の近傍で、かつ、吸着される前記所定位置の前記チップより後に吸着される前記チップのうちの一部の前記チップを撮像させる前記撮像処理を実行するように構成されている、請求項１に記載の基板処理装置。
  3. 　前記制御部は、前記吸着処理と並行して、前記撮像部により前記所定位置の前記チップの次に吸着される前記チップを撮像させる前記撮像処理を実行するように構成されている、請求項２に記載の基板処理装置。
  4. 　前記制御部は、前記吸着処理と並行して、前記撮像部により前記所定位置の前記チップの次に吸着される前記チップを含む複数の前記チップを撮像させる前記撮像処理を実行するように構成されている、請求項２に記載の基板処理装置。
  5. 　前記制御部は、前記吸着部が初期位置（Ｐ１）から吸着位置（Ｐ２）に移動して前記チップを吸着した後、前記吸着位置から前記初期位置に移動する処理である前記吸着処理と並行して、前記撮像処理を実行するように構成されている、請求項１に記載の基板処理装置。
  6. 　前記制御部は、前記吸着処理が行われている間の前記吸着部が前記チップを吸着するタイミングで、前記撮像処理を実行するように構成されている、請求項５に記載の基板処理装置。
  7. 　前記撮像処理により撮像された画像を認識する画像処理部（１４）をさらに備え、
    　前記制御部は、前記吸着処理と並行して、前記撮像処理を実行するとともに前記撮像処理により撮像された前記画像を前記画像処理部に転送し、
    　前記画像処理部は、前記吸着処理と並行して、転送された前記画像に基づいて、前記チップの状態を認識する認識処理を実行するように構成されている、請求項１に記載の基板処理装置。
  8. 　前記ウェハは、第１方向と前記第１方向に略垂直な第２方向とにマトリクス状に配置された前記チップを含み、
    　前記吸着部は、前記第１方向に沿って配置された所定の行の前記チップを順次吸着した後、第２方向における前記所定の行の次の行の前記第１方向に沿って配置されたチップを順次吸着するように構成され、
    　前記吸着部は、平面視において、前記吸着処理の際に前記撮像部の撮像領域（Ｒ）内にあり前記第２方向に延びて吸着ヘッド（５５ａ、５５ｂ）が設けられる第１部分（５１ａ、５１ｂ）を含むように構成されている、請求項１に記載の基板処理装置。
  9. 　前記吸着部は、前記第１部分と接続するように設けられ、前記吸着処理の際に前記撮像部の前記撮像領域外にはみ出すとともに、前記第１方向に延びる第２部分（５３ａ、５３ｂ）をさらに含み、
    　前記第１部分と前記第２部分とを含む前記吸着部は、平面視で略Ｌ字形状を有している、請求項８に記載の基板処理装置。
  10. 　前記撮像部の位置および前記チップを吸着している時の前記吸着部の位置に対して相対的に移動可能なように前記ウェハを保持するウェハテーブル（４）をさらに備え、
    　前記制御部は、前記認識処理により認識した前記画像に基づいて前記ウェハテーブルを移動させて前記吸着処理を実行し、前記吸着処理と並行して、前記撮像処理を実行するように構成されている、請求項７に記載の基板処理装置。
  11. 　前記ウェハは、第１方向と前記第１方向に略垂直な第２方向とにマトリクス状に配置された前記チップを含み、
    　前記吸着部は、前記第１方向に沿って配置された所定の行の前記チップを順次吸着した後、第２方向に移動して前記所定の行（ｎ）の次の行（ｎ＋１）の前記第１方向に沿って配置された前記チップを順次吸着するように構成され、
    　前記吸着部および前記撮像部は、互いに独立して前記第１方向に移動するように構成され、
    　前記制御部は、前記吸着処理と並行して、前記撮像処理を実行するように構成されている、請求項１に記載の基板処理装置。
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