WO2015146010A1 - 半導体装置 - Google Patents

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semiconductor chip
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terminals
control
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岩渕　明
金森　淳
憲司 小野田
翔一朗 大前
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Denso Corp
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Definitions

  • the present disclosure relates to a semiconductor device.
  • a semiconductor device described in Japanese Patent Application Laid-Open No. H10-228707 is known as a semiconductor device in which are arranged along a signal path.
  • the semiconductor device described in Patent Document 1 has six semiconductor elements (semiconductor chips) for constituting a three-phase inverter.
  • a wiring member (main terminal) is connected to the collector electrode and emitter electrode of the semiconductor chip.
  • a wiring member (control terminal) is connected to the gate electrode via a bonding wire (relay member). These main terminals and control terminals protrude from the resin mold part (sealing part).
  • the main terminal for output of each phase and the control terminal of each phase protrude from the same surface of the sealing portion, and the control terminal and the main terminal are provided for each phase in the first direction in which the control terminals are arranged. They are arranged side by side.
  • control terminal is electrically connected to the control electrode via the relay member, and a signal path is formed including the relay member and the control terminal. That is, in the first direction, the plurality of signal paths and the main terminals are arranged side by side.
  • An object of the present disclosure is to provide a semiconductor device capable of suppressing malfunction due to noise when a short circuit occurs.
  • a semiconductor device includes at least one semiconductor chip, a sealing portion, a plurality of main terminals, a plurality of relay members, and a plurality of control terminals.
  • the semiconductor chip is formed with a switching element and has a pair of main electrodes and a plurality of control electrodes.
  • the sealing portion seals the semiconductor chip.
  • the plurality of main terminals are electrically connected to the main electrode and protrude from the sealing portion.
  • the plurality of relay members are respectively connected to the control electrodes.
  • the plurality of control terminals are electrically connected to the control electrode via the relay member, form a signal path together with the corresponding relay member, and protrude from the sealing portion.
  • the plurality of main terminals have a first main terminal protruding from one surface of the sealing portion and a second main terminal protruding from a surface different from the one surface.
  • the relay members having the same function are provided in pairs.
  • the first relay group including one of the relay members forming a pair and the second relay group including the other are arranged adjacent to each other in the first direction, and the first relay group and the second relay group Are in the mirror inversion order.
  • a semiconductor device includes at least one semiconductor chip, a sealing portion, a plurality of main terminals, a plurality of relay members, and a plurality of control terminals.
  • the semiconductor chip is formed with a switching element and has a pair of main electrodes and a plurality of control electrodes.
  • the sealing portion seals the semiconductor chip.
  • the plurality of main terminals are electrically connected to the main electrode and protrude from the sealing portion.
  • the plurality of relay members are respectively connected to the control electrodes.
  • the plurality of control terminals are electrically connected to the control electrode via the relay member, form a signal path together with the corresponding relay member, and protrude from the sealing portion.
  • the plurality of main terminals include a first main terminal protruding from one surface of the sealing portion and a second main terminal protruding from a surface different from the one surface.
  • the first main terminals having the same function are provided in pairs, and the first main terminals forming a pair are arranged on both sides of the plurality of signal paths so as to sandwich the plurality of signal paths in the first direction. Has been placed.
  • the malfunction due to noise does not depend on the absolute magnitude of noise itself generated in each signal path, but occurs when the difference in noise voltage is large in each signal path arranged in parallel.
  • a mutual inductance obtained by combining one of the first main terminals and the mutual inductance of the signal path that form a pair, and the other of the first main terminals and the mutual inductance of the signal path is each signal. It becomes almost equal in the route. Therefore, even if a short circuit occurs and a large current flows instantaneously between the first main terminal and the second main terminal, malfunction due to noise can be suppressed.
  • FIG. 1 is a circuit diagram of the semiconductor device according to the first embodiment.
  • FIG. 2 is a perspective view showing a schematic configuration of the semiconductor device shown in FIG.
  • FIG. 3 is a diagram in which the sealing portion and the insulating sheet are omitted from FIG. 2.
  • FIG. 4 is a diagram in which a part of the heat sink is omitted from FIG.
  • FIG. 5 is an enlarged view of a region V indicated by a broken line in FIG.
  • FIG. 6 is an enlarged view of the periphery of the bonding wire in FIG.
  • FIG. 7 is an equivalent circuit diagram for explaining the effect of suppressing malfunction, and corresponds to FIG. FIG.
  • FIG. 8 is an enlarged view of the periphery of the bonding wire in the first modification.
  • FIG. 9 is a perspective view illustrating a schematic configuration of a semiconductor device according to a second modification.
  • FIG. 10 is a plan view showing a semiconductor device according to a third modification.
  • FIG. 11 is a plan view showing a semiconductor device according to a fourth modification.
  • FIG. 12 is a plan view showing a semiconductor device according to a fifth modification.
  • FIG. 13 is a plan view showing a semiconductor device according to a sixth modification.
  • FIG. 14 is a plan view showing a semiconductor device according to a seventh modification.
  • FIG. 15 is a plan view illustrating a schematic configuration of the semiconductor device according to the second embodiment.
  • FIG. 16 is a diagram in which some of the sealing portion, the insulating sheet, and the heat sink are omitted from FIG. 15.
  • FIG. 17 is an enlarged view of a region XVII indicated by a broken line in FIG.
  • FIG. 18 is an equivalent circuit diagram for explaining the effect of suppressing malfunction, and corresponds to FIG.
  • FIG. 19 is a plan view showing a semiconductor device according to an eighth modification.
  • FIG. 20 is a plan view showing a semiconductor device according to a ninth modification.
  • symbol is provided to the part which is mutually the same or equivalent in each figure below.
  • the thickness direction of the semiconductor chip is indicated as the Z direction.
  • it is orthogonal to a Z direction and the extending direction of a control terminal is shown as a Y direction.
  • a direction orthogonal to both the Y direction and the Z direction is referred to as an X direction.
  • the planar shape indicates a shape along a plane defined by the X direction and the Y direction unless otherwise specified.
  • the semiconductor device 100 includes upper and lower arms connected between a positive electrode (high potential side) and a negative electrode (low potential side) of a DC power supply 201 in order to drive a motor 200 as a load.
  • a positive electrode high potential side
  • a negative electrode low potential side
  • the semiconductor device 100 is configured as a three-phase inverter, and converts DC power into three-phase AC and outputs it to the motor 200.
  • Such a semiconductor device 100 is mounted on, for example, an electric vehicle or a hybrid vehicle.
  • Reference numeral 202 shown in FIG. 1 is a smoothing capacitor.
  • the semiconductor chip constituting each arm has a power switching element such as an IGBT or a MOSFET and an FWD element connected in antiparallel to the switching element.
  • the power switching element and the FWD element may be configured in separate chips.
  • the semiconductor device 100 includes six semiconductor chips 10 to 15 that employ n-channel IGBT elements as switching elements.
  • the U-phase upper and lower arms are configured with the semiconductor chip 10 as the upper arm side and the semiconductor chip 11 as the lower arm side.
  • the upper and lower arms of the V phase are configured with the semiconductor chip 12 as the upper arm side and the semiconductor chip 13 as the lower arm side.
  • the upper and lower arms of the W phase are configured with the semiconductor chip 14 as the upper arm side and the semiconductor chip 15 as the lower arm side.
  • the semiconductor device 100 includes a P terminal 20, an N terminal 21, output terminals 22 to 24, and control terminals 30 to 35 as terminals for external connection.
  • the P terminal 20, the N terminal 21, and the output terminals 22 to 24 correspond to main terminals.
  • the main terminal is also called a power terminal
  • the control terminal is also called a signal terminal.
  • the P terminal 20 is a terminal connected to the positive side of the DC power source 201, and the N terminal 21 is a terminal connected to the negative side of the DC power source.
  • the P terminal 20 is electrically connected to the collector electrode of the IGBT element formed on the semiconductor chips 10, 12, and 14 on the upper arm side.
  • the N terminal 21 is electrically connected to the emitter electrode of the IGBT element formed in the semiconductor chips 11, 13 and 15 on the lower arm side.
  • the U-phase output terminal 22 is the emitter electrode of the IGBT element formed on the semiconductor chip 10 and the collector of the IGBT element formed on the semiconductor chip 11. It is electrically connected to the electrode.
  • the V-phase output terminal 23 is electrically connected to the emitter electrode of the IGBT element formed on the semiconductor chip 12 and the collector electrode of the IGBT element formed on the semiconductor chip 13.
  • the W-phase output terminal 24 is electrically connected to the emitter electrode of the IGBT element formed on the semiconductor chip 14 and the collector electrode of the IGBT element formed on the semiconductor chip 15.
  • the collector electrode and emitter electrode of the semiconductor chips 10 to 15 correspond to the main electrode.
  • the control terminals 30 to 35 are terminals for inputting or outputting various signals for controlling driving of elements formed in the semiconductor chips 10 to 15, and are electrically connected to control electrodes (pads) of the semiconductor chips 10 to 15. It is connected to the.
  • the control terminal 30 corresponds to the semiconductor chip 10
  • the control terminal 31 corresponds to the semiconductor chip 11.
  • the control terminal 32 corresponds to the semiconductor chip 12
  • the control terminal 33 corresponds to the semiconductor chip 13.
  • the control terminal 34 corresponds to the semiconductor chip 14, and the control terminal 35 corresponds to the semiconductor chip 15.
  • control terminals 30 to 35 are used for gate drive signals, for Kelvin emitters (for detecting the potential of the emitter electrode), for anode potentials of temperature sensitive diodes formed on the semiconductor chips 10 to 15, and also for cathode potentials. And a total of 5 for current sensing. In addition, there are two power supplies, five for error check, test mode setting, and gate potential check.
  • the semiconductor device 100 includes driver ICs 40 to 45 in which drive circuits for controlling driving of elements formed in the corresponding semiconductor chips 10 to 15 are formed on the semiconductor chip.
  • the driver ICs 40 to 45 generate analog signals such as gate drive signals based on control signals (digital signals) input from a microcomputer (not shown). Further, the detection value (analog value) of the above-described temperature sensitive diode or the like is converted into a digital signal and output.
  • the driver ICs 40 to 45 correspond to driver chips.
  • the semiconductor device 100 includes a sealing unit 50 that integrally seals the semiconductor chips 10 to 15.
  • a 6-in-1 package is formed by sealing the six semiconductor chips 10 to 15 constituting the three-phase inverter by the sealing portion 50.
  • the sealing part 50 is formed using, for example, a resin material. In this embodiment, it is formed by a transfer mold method using an epoxy resin.
  • the sealing part 50 has a substantially rectangular plane shape, and one surface 50a in the Z direction and a surface opposite to the one surface 50a (not shown) are substantially flat. From these surfaces, heat radiating surfaces of heat sinks 60 to 67 described later are exposed.
  • the insulating sheet 51 is affixed on the one surface 50a and the opposite surface so as to cover each heat radiation surface.
  • the insulating sheet 51 electrically separates the semiconductor device 100 and the cooler from each other in a configuration in which coolers are disposed on both sides of the semiconductor device 100 in the Z direction, and heat radiation from both sides of the semiconductor device 100 is performed.
  • the P terminal 20 (20a, 20b), the N terminal 21 (21a, 21b), and the semiconductor chips 10, 12, 14 on the upper arm side are provided.
  • the control terminals 30, 32, and 34 corresponding to are projected.
  • Each of the terminals 20, 21, 30, 32, 34 extends in the Y direction, and a part of the terminal protrudes from the side surface 50b.
  • the ten terminals constituting each control terminal 30, 32, 34 are arranged side by side in the X direction, and the control terminals 30, 32, 34 are arranged in the X direction near the center of the side surface 50b. Is arranged in.
  • the P terminal 20a and the N terminal 21a are arranged on one side in the X direction, and the P terminal 20b and the N terminal 21b are arranged on the other side so as to sandwich the control terminals 30, 32, and 34 therebetween. That is, the N terminal 21a, the P terminal 20a, the control terminal 30, the control terminal 32, the control terminal 34, the P terminal 20b, and the N terminal 21b are arranged in this order from one end side in the X direction.
  • Each of the terminals 22 to 24, 31, 33, and 35 extends in the Y direction, and a part of the terminal protrudes from the side surface 50c.
  • the ten terminals constituting each control terminal 31, 33, 35 are arranged side by side in the X direction.
  • the control terminal 31, the output terminal 22, the control terminal 33, the output terminal 23, the control terminal 35, and the output terminal 24 are arranged in this order from one end side in the X direction.
  • the output terminals 22 to 24 are the first main terminals
  • the P terminal 20 and the N terminal 21 correspond to the second main terminal
  • the side surface 50c corresponds to one surface of the sealing portion.
  • the output terminals 22 to 24 correspond to the second main terminal
  • the side surface 50b corresponds to one surface of the sealing portion.
  • the X direction corresponds to the first direction.
  • the semiconductor device 100 includes heat sinks 60 to 67 as shown in FIGS.
  • the heat sinks 60 to 67 perform an electrical relay function between the corresponding P terminal 20, N terminal 21, output terminals 22 to 24 and the semiconductor chips 10 to 15, and radiate heat generated by the semiconductor chips 10 to 15. Fulfills the function.
  • the heat sink 60 is formed integrally with the P terminal 20 (20a, 20b). On one surface of the heat sink 60, the semiconductor chips 10, 12, and 14 on the upper arm side are arranged with the collector electrode formation surfaces facing each other, and the respective collector electrodes are electrically connected to the heat sink 60.
  • the heat sink 60 has a planar rectangular shape with the X direction as the longitudinal direction, and the semiconductor chips 10, 12, and 14 are arranged side by side in the X direction.
  • the heat sink 61 is formed integrally with the U-phase output terminal 22.
  • the semiconductor chip 11 is disposed with the collector electrode formation surface facing each other, and the collector electrode is electrically connected to the heat sink 61.
  • the heat sink 62 is formed integrally with the V-phase output terminal 23.
  • the semiconductor chip 13 is disposed with the collector electrode formation surface facing each other, and the collector electrode is electrically connected to the heat sink 62.
  • the heat sink 63 is formed integrally with the W-phase output terminal 24.
  • the semiconductor chip 15 is disposed with the collector electrode formation surface facing each other, and the collector electrode is electrically connected to the heat sink 63.
  • the chip mounting surfaces of the heat sinks 60 to 63 described above are on the same side in the Z direction.
  • the heat sinks 60 to 63 have substantially the same thickness, and the surface opposite to the chip mounting surface of each heat sink 60 to 63 is a heat dissipation surface exposed from the surface opposite to the one surface 50a of the sealing portion 50. .
  • a heat sink 64 is disposed on the surface opposite to the heat sinks 61 to 63 of the semiconductor chips 11, 13, and 15.
  • the heat sink 64 is electrically connected to the N terminal 21 (21a, 21b).
  • the heat sink 64 has a planar rectangular shape whose longitudinal direction is the X direction, and is disposed across the semiconductor chips 11, 13, and 15.
  • the heat sink 64 is electrically connected to the emitter electrodes of the semiconductor chips 11, 13 and 15.
  • heat sinks 65 to 67 are arranged on the surface opposite to the heat sink 60 in the semiconductor chips 10, 12, and 14 on the upper arm side.
  • the heat sink 65 is electrically connected to the emitter electrode of the semiconductor chip 10.
  • the heat sink 66 is electrically connected to the emitter electrode of the semiconductor chip 12.
  • the heat sink 67 is electrically connected to the emitter electrode of the semiconductor chip 14.
  • Each of the heat sinks 65 to 67 is electrically connected to the corresponding heat sink 61 to 63.
  • protrusions (not shown) are provided on the heat sinks 65 to 67, and the protrusions are connected to the connecting portions 68 of the heat sinks 61 to 63.
  • the heat sinks 64 to 67 described above have substantially the same thickness, and the surface opposite to the semiconductor chips 10 to 15 in each of the heat sinks 64 to 67 is a heat dissipation surface exposed from the one surface 50a of the sealing portion 50. Yes. Further, as described above, the semiconductor chips 10 to 15 have a double-sided electrode structure having a collector electrode on one surface and an emitter electrode on the opposite surface.
  • the semiconductor chip 11 is electrically connected to the corresponding driver IC 41 via the bonding wire 70.
  • This bonding wire 70 corresponds to a relay member.
  • the bonding wire 70 forms a signal path for controlling the driving of the elements formed on the semiconductor chip 11 together with the control terminal 31 described above.
  • the plurality of signal paths connected to the semiconductor chip 11 are arranged in the X direction, and the U-phase output terminals 22 that are main terminals are arranged side by side with respect to the plurality of signal paths.
  • the bonding wire 70 constitutes a first wire group 71 and a second wire group 72.
  • the first wire group 71 corresponds to a first relay group
  • the second wire group 72 corresponds to a second relay group.
  • the first wire group 71 has five bonding wires 70a1 to 70e1.
  • the bonding wire 70a1 is for the cathode potential of the temperature sensitive diode formed on the semiconductor chip 11, and the bonding wire 70b1 is for the anode potential.
  • the bonding wire 70c1 is for the gate drive signal of the IGBT element, and the bonding wire 70d1 is for current sensing.
  • the bonding wire 70e1 is for a Kelvin emitter that forms the reference potential (ground) of each signal path.
  • the second wire group 72 has five bonding wires 70a2 to 70e2.
  • the bonding wire 70a2 is for the cathode potential of the temperature sensitive diode formed on the semiconductor chip 11, and the bonding wire 70b2 is for the anode potential.
  • the bonding wire 70c2 is for the gate drive signal of the IGBT element, and the bonding wire 70d2 is for current sensing.
  • the bonding wire 70e2 is for the Kelvin emitter potential that forms the reference potential (ground) of each signal path.
  • the bonding wires 70a1 and 70a2 are the bonding wires 70 having the same function. That is, it has five signal paths for the cathode potential of the temperature sensitive diode formed on the semiconductor chip 11, for the anode potential, for the gate drive signal of the IGBT element, for current sensing, and for the Kelvin emitter.
  • the first signal path for the cathode potential, the second signal path for the anode potential, the third signal path for the gate drive signal, the fourth signal path for the current sense, and the fifth for the Kelvin emitter are also shown as signal path.
  • the portion of the bonding wire 70 is branched into two.
  • two electrodes (pads) of the semiconductor chip 11 and the driver IC 41 are also provided in each signal path.
  • positioning of the X direction of the bonding wire 70 which has the same function becomes the positional relationship of mirror inversion in the 1st wire group 71 and the 2nd wire group 72.
  • FIG. 6 The bonding wires 70a1 to 70e1 constituting the first wire group 71 are arranged side by side in the X direction. Specifically, the bonding wire 70a1, the bonding wire 70b1, the bonding wire 70c1, the bonding wire 70d1, and the bonding wire 70e1 are arranged in this order.
  • bonding wires 70a2 to 70e2 constituting the second wire group 72 are also arranged side by side in the X direction. Further, the second wire group 72 is disposed next to the first wire group 71.
  • the bonding wire 70a2 is disposed next to the bonding wire 70a1.
  • the bonding wire 70a2, the bonding wire 70b2, the bonding wire 70c2, the bonding wire 70d2, and the bonding wire 70e2 are arranged in this order in the direction away from the bonding wire 70a1.
  • the driver IC 41 and the control terminal 31 are electrically connected via the bonding wire 73.
  • a passive component 74 such as a chip resistor or a chip capacitor is mounted so as to straddle some control terminals 31.
  • the semiconductor device 100 includes the driver IC 41. Therefore, among the signal paths described above, a digital signal is transmitted to the control terminal 31 and an analog signal is transmitted to the bonding wire 70.
  • the self-inductance is sufficiently larger in the bonding wire 70 through which the analog signal flows than in the control terminal 31. Therefore, the self-inductance of the bonding wire 70 may be taken into consideration when considering the mutual inductance with the output terminals 22 arranged in parallel. Note that even if noise is superimposed on the digital signal at the control terminal 31, malfunction does not easily occur. However, if noise is superimposed on the analog signal on the bonding wire 70, malfunction is likely to occur.
  • the noise voltage is determined by the product of the mutual inductance of each signal path and the time change di / dt of the energization current. For example, if di / dt is 2 kA / ⁇ s and the mutual inductance is 1 nH, noise of 2 V is generated.
  • the five signal paths are branched into two at the bonding wire 70 portion. That is, the bonding wires 70 having the same function are provided in pairs.
  • the first wire group 71 including one of the paired bonding wires 70 and the second wire group 72 including the other are arranged adjacent to each other in the X direction, and the arrangement order is in a mirror inversion relationship. ing.
  • FIG. 7 shows an equivalent circuit diagram of the configuration shown in FIGS.
  • the first wire group 71 and the second wire group 72 are arranged in this order from the output terminal 22 side.
  • the bonding wire 70a1, the bonding wire 70a2, the bonding wire 70b2, the bonding wire 70c2, the bonding wire 70d2, and the bonding wire 70e2 are arranged in this order.
  • L22 represents the self-inductance of the output terminal 22.
  • L70a1, L70b1, L70c1, L70d1, and L70e1 indicate the self-inductances of the bonding wire 70a1, the bonding wire 70b1, the bonding wire 70c1, the bonding wire 70d1, and the bonding wire 70e1, respectively.
  • L70a2, L70b2, L70c2, L70d2, and L70e2 indicate the self-inductances of the bonding wire 70a2, the bonding wire 70b2, the bonding wire 70c2, the bonding wire 70d2, and the bonding wire 70e2, respectively.
  • the bonding wire 70e1 constituting the fifth signal path for the Kelvin emitter that becomes the reference potential of each signal path is closest to the output terminal 22, and the bonding wire 70e2 is farthest. Therefore, the mutual inductance between the bonding wire 70e1 and the output terminal 22 is large, and the mutual inductance between the bonding wire 70e2 and the output terminal 22 is small. As a result, the combined mutual inductance, that is, the mutual inductance of the fifth signal path is approximately an intermediate value of each mutual inductance.
  • the bonding wire 70d1 constituting the fourth signal path is second closest to the output terminal 22, and the bonding wire 70d2 is second farthest. Therefore, the mutual inductance (synthetic mutual inductance) of the fourth signal path is substantially equal to the mutual inductance of the fifth signal path.
  • the bonding wire 70c1 constituting the third signal path is third closest to the output terminal 22, and the bonding wire 70c2 is third farthest. Therefore, the mutual inductance (synthetic mutual inductance) of the third signal path is also substantially equal to the mutual inductance of the fifth signal path.
  • the bonding wire 70b1 constituting the second signal path is fourth closest to the output terminal 22, and the bonding wire 70b2 is fourth farthest. Therefore, the mutual inductance (synthetic mutual inductance) of the second signal path is also substantially equal to the mutual inductance of the fifth signal path.
  • the bonding wire 70a1 constituting the first signal path is the fifth closest to the output terminal 22, and the bonding wire 70a2 is the fifth furthest. Therefore, the mutual inductance (synthetic mutual inductance) of the first signal path is also substantially equal to the mutual inductance of the fifth signal path.
  • the combined inductances of the five signal paths are substantially equal. Therefore, even if the large current 75 flows instantaneously, the noise voltage generated in each signal path becomes substantially equal. For this reason, even if noise is superimposed, the potential difference of each signal path with reference to the Kelvin emitter potential is hardly changed. Therefore, malfunction of the semiconductor chip 11 and the driver IC 41 due to noise can be suppressed.
  • the P terminal 20, the N terminal 21, and the control terminals 30, 32, and 34 protrude from the side surface 50b of the sealing portion 50 and extend in a direction orthogonal to the Z direction, so that the output terminals 22 to 24 and control terminals 31, 33, and 35 project from the opposite side surface 50c and extend in a direction orthogonal to the Z direction. Therefore, the physique can be reduced in size in the Z direction. Further, the heat of the semiconductor device 100 can be radiated to both sides in the Z direction. In particular, in the present embodiment, since the heat dissipation surfaces of the heat sinks 60 to 67 are exposed, heat dissipation can be improved while suppressing malfunction due to noise.
  • the bonding wires 70 are paired with the same function for all six arms.
  • the bonding wires 70 may be paired with the same function only on a part of the six arms, for example, only on the lower arm side.
  • a first modification shown in FIG. 8 corresponds to FIG. 6 and shows a U-phase lower arm.
  • an analog signal also flows through the control terminal 31, and therefore the self-inductance is taken into consideration including the control terminal 31.
  • the control terminal 31 is also branched into two, and a first terminal group 36 and a second terminal group 37 are configured.
  • the first terminal group 36 includes control terminals 31a1, 31b1, 31c1, 31d1, and 31e1.
  • the second terminal group 37 includes control terminals 31a2, 31b2, 31c2, 31d2, and 31e2.
  • control terminals 31a1 and 31a2 are for the cathode potential of the temperature sensitive diode
  • bonding wire 70a1 is connected to the control terminal 31a1
  • the bonding wire 70a2 is connected to the control terminal 31a2.
  • Other explanations are omitted.
  • the arrangement of signal paths in the X direction is the same as the arrangement of the bonding wires 70 described above.
  • the output terminal 22 which is a main terminal is arrange
  • the lower arm side of the U phase has been described as an example, but other arms can be similarly configured.
  • the above embodiment is applied even in a configuration in which the heat radiation surfaces of the heat sinks 60 to 67 are not exposed from the sealing portion 50, in other words, in a configuration in which the insulating sheet 51 is not attached. be able to. Further, the present invention can be applied to a configuration in which only the heat radiating surfaces of the heat sinks 60 to 63 are exposed and a configuration in which only the heat radiating surfaces of the heat sinks 64 to 67 are exposed.
  • the arrangement of the P terminal 20 and the N terminal 21 which are main terminals is not limited to the above example.
  • the P terminal 20 and the N terminal 21 may be arranged together on one side of the control terminals 30, 32, 34 in the X direction.
  • the P terminal 20 and the N terminal 21 may be arranged on side surfaces 50d and 50e different from the side surfaces 50b and 50c provided with the control terminals 30 to 35.
  • the P terminal 20 and the N terminal 21 form a pair, one terminal 20a, 21a is disposed on the side surface 50d, and the other terminal 20b, 21b is disposed on the side surface 50e opposite to the side surface 50d.
  • the above embodiment can be applied to the semiconductor device 100 other than the 6-in-1 package.
  • the semiconductor device 100 is a 2-in-1 package having upper and lower arms for only one phase.
  • a semiconductor device 100 that forms a U-phase arm is illustrated.
  • the P terminal 20 and the N terminal 21 protrude from the side surface 50b of the sealing part 50, and the output terminal 22 and the control terminals 30 and 31 protrude from the opposite side surface 50c.
  • the above-mentioned structure is employ
  • a configuration in which the control terminals 30 and 31 are provided on the side surface 50b side may be employed.
  • the semiconductor device 100 is a 1 in 1 package having only one arm.
  • a semiconductor device 100 that forms a U-phase upper arm is illustrated.
  • the P terminal 20 protrudes from the side surface 50b of the sealing part 50, and the output terminal 22 and the control terminal 30 protrude from the opposite side surface 50c.
  • a configuration in which the control terminal 30 is provided on the side surface 50b side may be employed.
  • output terminals 22 to 24 are provided in pairs.
  • the U-phase output terminal 22 is branched and has two output terminals 22a and 22b.
  • the U-phase control terminal 31, that is, the signal path including the control terminal 31 is disposed on both sides of the signal path of the U-phase lower arm.
  • the V-phase output terminal 23 is branched and has two output terminals 23a and 23b.
  • the V-phase control terminal 33 that is, the signal path including the control terminal 33 is disposed on both sides of the signal path of the V-phase lower arm.
  • the W-phase output terminal 24 is branched and has two output terminals 24a and 24b.
  • the W-phase control terminal 35 that is, the signal path including the control terminal 35 is disposed on both sides of the signal path of the W-phase lower arm.
  • Each of the output terminals 22 to 24 is substantially U-shaped.
  • the P terminal 20 and the N terminal 21 are paired as in the first embodiment.
  • the bonding wires 70 are not provided in pairs as illustrated in the U-phase lower arm in FIG. 17, and there is one bonding wire 70 for each signal path. Other configurations are the same as those in the first embodiment.
  • FIG. 18 shows an equivalent circuit diagram of the configuration shown in FIG.
  • the semiconductor device 100 includes the driver IC 41. Therefore, as shown in the first embodiment, the self-inductance of the bonding wire 70 may be taken into consideration when considering the mutual inductance between the signal path and the output terminal 22.
  • the bonding wire 70a, the bonding wire 70b, the bonding wire 70c, the bonding wire 70d, and the bonding wire 70e are arranged in this order from the output terminal 22a side.
  • the bonding wire 70a is for the cathode potential of the temperature sensitive diode formed on the semiconductor chip 11, and the bonding wire 70b is for the anode potential.
  • the bonding wire 70c is for the gate drive signal of the IGBT element, and the bonding wire 70d is for current sensing.
  • the bonding wire 70e is for a Kelvin emitter that forms a reference potential (ground) of each signal path.
  • L22a indicates the self-inductance of the output terminal 22a
  • L22b indicates the self-inductance of the output terminal 22b
  • L70a, L70b, L70c, L70d, and L70e indicate self-inductances of the bonding wire 70a, the bonding wire 70b, the bonding wire 70c, the bonding wire 70d, and the bonding wire 70e, respectively.
  • the bonding wire 70e constituting the fifth signal path for the Kelvin emitter, which serves as the reference potential for each signal path, is farthest from the output terminal 22a and closest to the output terminal 22b. Therefore, the mutual inductance between the bonding wire 70e and the output terminal 22a is small, and the mutual inductance between the bonding wire 70e and the output terminal 22b is large. As a result, the combined mutual inductance, that is, the mutual inductance of the fifth signal path is approximately an intermediate value of each mutual inductance.
  • the bonding wire 70d constituting the fourth signal path is second farthest from the output terminal 22a and second closest to the output terminal 22b. Therefore, the mutual inductance (synthetic mutual inductance) of the fourth signal path is substantially equal to the mutual inductance of the fifth signal path.
  • the bonding wire 70c constituting the third signal path is the third farthest from the output terminal 22a and the third closest to the output terminal 22b. Therefore, the mutual inductance (synthetic mutual inductance) of the third signal path is also substantially equal to the mutual inductance of the fifth signal path.
  • the bonding wire 70b constituting the second signal path is second closest to the output terminal 22a and second closest to the output terminal 22b. Therefore, the mutual inductance (synthetic mutual inductance) of the second signal path is also substantially equal to the mutual inductance of the fifth signal path.
  • the bonding wire 70a constituting the first signal path is closest to the output terminal 22a and is farthest from the output terminal 22b. Therefore, the mutual inductance (synthetic mutual inductance) of the first signal path is also substantially equal to the mutual inductance of the fifth signal path.
  • the combined inductances of the five signal paths are substantially equal. Therefore, even if the large current 75 flows instantaneously, the noise voltage generated in each signal path becomes substantially equal. For this reason, even if noise is superimposed, the potential difference of each signal path with reference to the Kelvin emitter potential is hardly changed. Therefore, malfunction of the semiconductor chip 11 and the driver IC 41 due to noise can be suppressed.
  • the P terminal 20, the N terminal 21, and the control terminals 30, 32, 34 protrude from the side surface 50 b of the sealing portion 50 and extend in a direction perpendicular to the Z direction, and the output terminal 22.
  • To 24 and the control terminals 31, 33, and 35 protrude from the opposite side surface 50c and extend in a direction orthogonal to the Z direction. Therefore, the physique can be reduced in size in the Z direction. Further, the heat of the semiconductor device 100 can be radiated to both sides in the Z direction. In particular, in the present embodiment, since the heat dissipation surfaces of the heat sinks 60 to 67 are exposed, heat dissipation can be improved while suppressing malfunction due to noise.
  • the output terminals 22 to 24 have a substantially U-shaped branch structure, like the P terminal 20 and the N terminal 21, they may be divided into two. On the contrary, the P terminal 20 and the N terminal 21 may have a branch structure like the output terminals 22 to 24.
  • the arrangement of the P terminal 20 and the N terminal 21 is not limited. Further, the present invention can be applied to a configuration in which all the heat dissipation surfaces of the heat sinks 60 to 67 are not exposed, a configuration in which only the heat dissipation surfaces of the heat sinks 60 to 63 are exposed, and a configuration in which only the heat dissipation surfaces of the heat sinks 64 to 67 are exposed. .
  • the configuration of the semiconductor device 100 is not limited to the 6 in 1 package.
  • the present invention can also be applied to a 2 in 1 package and a 1 in 1 package.
  • the semiconductor device 100 is a 2-in-1 package having upper and lower arms for only one phase.
  • FIG. 19 shows a semiconductor device 100 that forms a U-phase arm as an example.
  • the P terminal 20 and the N terminal 21 protrude from the side surface 50b of the sealing part 50, and the output terminal 22 and the control terminals 30 and 31 protrude from the opposite side surface 50c.
  • a pair of output terminals 22 a and 22 b are arranged on both sides of the control terminal 30, and a pair of output terminals 22 b and 22 c are arranged on both sides of the control terminal 31.
  • the output terminal 22b is also used as the control terminals 30 and 31.
  • it can also be set as the structure which has only output terminal 22a, 22c.
  • the distance between the signal path and the output terminals 22a and 22b is biased. Therefore, in the X direction, it is preferable that the centers of the paired output terminals 22a and 22b coincide with the center of the signal path.
  • control terminals 30 and 31 may be arranged between the P terminal 20 and the N terminal 21 and the P terminal 20 and the N terminal 21 may be paired.
  • FIG. 19 shows an example in which the driver ICs 40 and 41 are not provided and the number of control terminals 30 and 31 is five. However, it goes without saying that the driver ICs 40 and 41 may be provided.
  • the semiconductor device 100 is a 1 in 1 package having only one arm.
  • a semiconductor device 100 that forms a U-phase upper arm is shown.
  • the P terminal 20 protrudes from the side surface 50b of the sealing part 50, and the output terminal 22 and the control terminal 30 protrude from the opposite side surface 50c.
  • the output terminal 22 has a pair of output terminals 22a and 22b, and a signal path including the control terminal 30 is disposed between the output terminals 22a and 22b.
  • the control terminal 30 may be provided on the side surface 50b side and the P terminal 20 may be paired.
  • FIG. 20 shows an example in which the driver IC 40 is not provided and the number of control terminals 30 is five. However, it goes without saying that a configuration including the driver IC 40 may be used.
  • the example of the bonding wire 70 was shown as a relay member, it is not limited to this. Any member that electrically relays the driver ICs 40 to 45 corresponding to the semiconductor chips 10 to 15 or the control terminals 30 to 35 corresponding to the semiconductor chips 10 to 15 can be adopted.
  • side surfaces 50b and 50c was shown as one surface of the sealing part 50, it is not limited to a side surface.

Landscapes

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Abstract

　半導体装置（１００）において、主端子（２２）及び同一の半導体チップ（１１）に対応する複数の制御端子（３１）が封止部（５０）の一面（５０ｃ）から突出し、複数の前記制御端子を含む複数の信号経路が前記主端子と第１方向に並んで配置される。複数の前記信号経路において、同じ機能の中継部材がそれぞれ対で設けられ、対をなす前記中継部材の一方を含む第１中継群（７１）と、他方を含む第２中継群（７２）とが、前記第１方向において隣り合って配置されるとともに、前記第１中継群と前記第２中継群との並び順がミラー反転の関係となっている。

Description

半導体装置 関連出願の相互参照
　本開示は、２０１４年３月２６日に出願された日本出願番号２０１４－６４１９５号に基づくもので、ここにその記載内容を援用する。
　本開示は、半導体装置に関する。
　従来、主端子及び同一の半導体チップに対応する複数の制御端子が封止部の一面から突出し、該制御端子を含む信号経路が第１方向に並んで配置されるとともに、第１方向において主端子が信号経路に並んで配置された半導体装置として、特許文献１に記載のものが知られている。
　特許文献１に記載の半導体装置は、三相インバータを構成するための６つの半導体素子（半導体チップ）を有している。この半導体チップのコレクタ電極及びエミッタ電極には、配線部材（主端子）が接続されている。一方、ゲート電極には、ボンディングワイヤ（中継部材）を介して配線部材（制御端子）が接続されている。これら主端子及び制御端子は、樹脂モールド部（封止部）から突出している。
　また、例えば各相の出力用の主端子と各相の制御端子とが、封止部の同一面から突出しており、制御端子が並ぶ第１方向において、相ごとに、制御端子と主端子が並んで配置されている。
　上記したように、制御端子は、中継部材を介して制御電極と電気的に接続されており、中継部材及び制御端子を含んで信号経路が形成されている。すなわち、第１方向において、複数の信号経路と主端子が並んで配置されている。
　このような構成では、短絡が生じて、制御端子に並設された主端子と、別の主端子との間に瞬間的に大電流が流れると、並設された主端子と信号経路との磁気結合によってノイズが発生し、信号経路をノイズが伝搬して誤動作が生じる虞がある。
特開２０１２－１４６９１９号公報
　本開示の目的は、短絡発生時のノイズによる誤動作を抑制することができる半導体装置を提供することである。
　本開示の一態様に係る半導体装置は、少なくともひとつの半導体チップと、封止部と、複数の主端子と、複数の中継部材と、複数の制御端子と、を備える。前記半導体チップは、スイッチング素子が形成され、対をなす主電極と複数の制御電極とを有する。前記封止部は、前記半導体チップを封止する。複数の前記主端子は、前記主電極に電気的に接続され、前記封止部から突出する。複数の前記中継部材は、前記制御電極にそれぞれ接続される。複数の前記制御端子は、前記中継部材を介して前記制御電極に電気的に接続され、対応する前記中継部材とともに信号経路をなし、前記封止部から突出する。複数の前記主端子が、前記封止部の一面から突出する第１主端子と、前記一面とは別の面から突出する第２主端子とを有する。同一の前記半導体チップに対応する複数の前記制御端子が前記一面から突出し、前記制御端子を含む前記信号経路が第１方向に並んで配置されるとともに、前記第１方向において前記第１主端子が前記信号経路に並んで配置されている。
　前記第１主端子に並んで配置された複数の前記信号経路において、同じ機能の前記中継部材がそれぞれ対で設けられる。対をなす前記中継部材の一方を含む第１中継群と、他方を含む第２中継群とが、第１方向において隣り合って配置されるとともに、前記第１中継群と前記第２中継群との並び順がミラー反転の関係となっている。
　ノイズによる誤動作は、各信号経路に生じるノイズ自体の絶対的な大きさによるのではなく、並設された各信号経路においてノイズ電圧の差が大きいと生じる。前記半導体装置によれば、対をなす前記中継部材の一方と前記第１主端子の相互インダクタンスと、前記中継部材の他方と前記第１主端子の相互インダクタンスとを合成した相互インダクタンスが、各信号経路でほぼ等しくなる。したがって、短絡が生じて第１主端子と第２主端子との間に瞬間的に大電流が流れても、ノイズによる誤動作を抑制することができる。
　本開示の別の態様に係る半導体装置は、少なくともひとつの半導体チップと、封止部と、複数の主端子と、複数の中継部材と、複数の制御端子とを備える。前記半導体チップは、スイッチング素子が形成され、対をなす主電極と複数の制御電極とを有する。前記封止部は、前記半導体チップを封止する。複数の前記主端子は、前記主電極に電気的に接続され、前記封止部から突出する。複数の前記中継部材は、前記制御電極にそれぞれ接続される。複数の前記制御端子は、前記中継部材を介して前記制御電極に電気的に接続され、対応する前記中継部材とともに信号経路をなし、前記封止部から突出する。複数の前記主端子が、前記封止部の一面から突出する第１主端子と、前記一面とは別の面から突出する第２主端子と、を有する。同一の前記半導体チップに対応する複数の前記制御端子が前記一面から突出し、前記制御端子を含む前記信号経路が第１方向に並んで配置されるとともに、前記第１方向において前記第１主端子が前記信号経路に並んで配置されている。同じ機能の前記第１主端子が対で設けられ、対をなす前記第１主端子が、前記第１方向において、複数の前記信号経路を間に挟むように、複数の前記信号経路の両側に配置されている。
　上記したように、ノイズによる誤動作は、各信号経路に生じるノイズ自体の絶対的な大きさによるのではなく、並設された各信号経路においてノイズ電圧の差が大きいと生じる。前記半導体装置によれば、対をなす前記第１主端子の一方と前記信号経路の相互インダクタンスと、前記第１主端子の他方と前記信号経路の相互インダクタンスとを合成した相互インダクタンスが、各信号経路でほぼ等しくなる。したがって、短絡が生じて前記第１主端子と前記第２主端子との間に瞬間的に大電流が流れても、ノイズによる誤動作を抑制することができる。
　本開示における上記あるいは他の目的、構成、利点は、下記の図面を参照しながら、以下の詳細説明から、より明白となる。図面において、
図１は、第１実施形態に係る半導体装置の回路図である。 図２は、図１に示す半導体装置の概略構成を示す斜視図である。 図３は、図２において、封止部及び絶縁シートを省略した図である。 図４は、図３において、ヒートシンクの一部を省略した図である。 図５は、図４に破線で示す領域Vを拡大した図である。 図６は、図５においてボンディングワイヤ周辺を拡大した図である。 図７は、誤動作抑制の効果を説明するための等価回路図であり、図５に対応している。 図８は、第１変形例におけるボンディングワイヤ周辺を拡大した図である。 図９は、第２変形例に係る半導体装置の概略構成を示す斜視図である。 図１０は、第３変形例に係る半導体装置を示す平面図である。 図１１は、第４変形例に係る半導体装置を示す平面図である。 図１２は、第５変形例に係る半導体装置を示す平面図である。 図１３は、第６変形例に係る半導体装置を示す平面図である。 図１４は、第７変形例に係る半導体装置を示す平面図である。 図１５は、第２実施形態に係る半導体装置の概略構成を示す平面図である。 図１６は、図１５において、封止部、絶縁シート、及びヒートシンクの一部を省略した図である。 図１７は、図１６に破線で示す領域XVIIを拡大した図である。 図１８は、誤動作抑制の効果を説明するための等価回路図であり、図１７に対応している。 図１９は、第８変形例に係る半導体装置を示す平面図である。 図２０は、第９変形例に係る半導体装置を示す平面図である。
　以下、本開示の実施形態を、図面を参照して説明する。なお、以下の各図相互において互いに同一もしくは均等である部分に、同一符号を付与する。また、半導体チップの厚み方向をＺ方向と示す。また、Ｚ方向に直交し、制御端子の延設方向をＹ方向と示す。また、Ｙ方向及びＺ方向の両方向に直交する方向をＸ方向と示す。また、平面形状とは、特に断わりのない限り、Ｘ方向及びＹ方向により規定される面に沿う形状を示す。
　（第１実施形態）
　先ず、図１～図６に基づき、本実施形態に係る半導体装置１００の構成について説明する。
　図１に示すように、半導体装置１００は、負荷としてのモータ２００を駆動するために、直流電源２０１の正極（高電位側）と負極（低電位側）との間に接続された上下アームを三相分有している。このように、半導体装置１００は三相インバータとして構成されており、直流電力を三相交流に変換し、モータ２００に出力する。このような半導体装置１００は、例えば電気自動車やハイブリッド車に搭載される。なお、図１に示す符号２０２は、平滑用のコンデンサである。
　各アームを構成する半導体チップは、ＩＧＢＴやＭＯＳＦＥＴなどのパワー系スイッチング素子と該スイッチング素子に逆並列に接続されたＦＷＤ素子とを有している。なお、パワー系スイッチング素子とＦＷＤ素子とを別チップに構成することもできる。本実施形態では、半導体装置１００が、スイッチング素子としてｎチャネル型のＩＧＢＴ素子を採用した６つの半導体チップ１０～１５を備えている。そして、半導体チップ１０を上アーム側、半導体チップ１１を下アーム側として、Ｕ相の上下アームが構成されている。同じく、半導体チップ１２を上アーム側、半導体チップ１３を下アーム側として、Ｖ相の上下アームが構成されている。半導体チップ１４を上アーム側、半導体チップ１５を下アーム側として、Ｗ相の上下アームが構成されている。
　また、半導体装置１００は、外部接続用の端子として、Ｐ端子２０、Ｎ端子２１、出力端子２２～２４、及び制御端子３０～３５を備えている。このうち、Ｐ端子２０、Ｎ端子２１、及び出力端子２２～２４が、主端子に相当する。なお、主端子はパワー端子、制御端子は信号端子とも呼ばれる。
　Ｐ端子２０は、直流電源２０１の正極側に接続される端子であり、Ｎ端子２１は直流電源の負極側に接続される端子である。Ｐ端子２０は、上アーム側の半導体チップ１０，１２，１４に形成されたＩＧＢＴ素子のコレクタ電極に、電気的に接続されている。Ｎ端子２１は、下アーム側の半導体チップ１１，１３，１５に形成されたＩＧＢＴ素子のエミッタ電極に、電気的に接続されている。
　モータ２００の三相線に接続される出力端子２２～２４のうち、Ｕ相の出力端子２２は、半導体チップ１０に形成されたＩＧＢＴ素子のエミッタ電極及び半導体チップ１１に形成されたＩＧＢＴ素子のコレクタ電極に、電気的に接続されている。同じく、Ｖ相の出力端子２３は、半導体チップ１２に形成されたＩＧＢＴ素子のエミッタ電極及び半導体チップ１３に形成されたＩＧＢＴ素子のコレクタ電極に、電気的に接続されている。Ｗ相の出力端子２４は、半導体チップ１４に形成されたＩＧＢＴ素子のエミッタ電極及び半導体チップ１５に形成されたＩＧＢＴ素子のコレクタ電極に、電気的に接続されている。なお、半導体チップ１０～１５のコレクタ電極及びエミッタ電極が主電極に相当する。
　制御端子３０～３５は、半導体チップ１０～１５に形成された素子の駆動を制御するための各種信号を、入力または出力する端子であり、半導体チップ１０～１５の制御電極（パッド）に電気的に接続されている。制御端子３０は半導体チップ１０に対応し、制御端子３１は半導体チップ１１に対応している。同じく、制御端子３２は半導体チップ１２に対応し、制御端子３３は半導体チップ１３に対応している。制御端子３４は半導体チップ１４に対応し、制御端子３５は半導体チップ１５に対応している。
　本実施形態では、各制御端子３０～３５が、ゲート駆動信号用、ケルビンエミッタ用（エミッタ電極の電位検出用）、半導体チップ１０～１５に形成された感温ダイオードのアノード電位用、同じくカソード電位用、電流センス用の計５本を有している。加えて、電源用が２本、エラーチェック用、テストモード設定用、ゲート電位チェック用の計５本を有している。
　また、半導体装置１００は、半導体チップに、対応する半導体チップ１０～１５に形成された素子の駆動を制御するためのドライブ回路が形成されてなるドライバＩＣ４０～４５を有している。このドライバＩＣ４０～４５は、図示しないマイコンから入力される制御信号（デジタル信号）に基づいて、ゲート駆動信号などのアナログ信号を生成する。また、上記した感温ダイオードなどの検出値（アナログ値）をデジタル信号に変換して出力する。なお、ドライバＩＣ４０～４５が、ドライバチップに相当する。
　図２に示すように、半導体装置１００は、半導体チップ１０～１５を一体的に封止する封止部５０を備えている。このように、三相インバータを構成する６つの半導体チップ１０～１５が封止部５０によって封止されてなる６ｉｎ１パッケージとなっている。
　封止部５０は、例えば、樹脂材料を用いて形成されている。本実施形態では、エポキシ樹脂を用いたトランスファモールド法により形成されている。封止部５０は、平面略矩形状をなしており、Ｚ方向における一面５０ａと、図示しない一面５０ａと反対の面とがほぼ平坦となっている。そして、これらの面から、後述するヒートシンク６０～６７の放熱面が露出されている。
　一面５０ａ及びその反対の面には、各放熱面を被覆するように、絶縁シート５１が貼り付けられている。この絶縁シート５１は、Ｚ方向において半導体装置１００の両側に冷却器が配置され、半導体装置１００から両面放熱がなされる構成において、半導体装置１００と冷却器との間を電気的に分離する。
　一面５０ａ及びその反対の面を繋ぐ側面のうち、側面５０ｂからは、上記したＰ端子２０（２０ａ，２０ｂ）、Ｎ端子２１（２１ａ，２１ｂ）、及び上アーム側の半導体チップ１０，１２，１４に対応する制御端子３０，３２，３４が突出している。各端子２０，２１，３０，３２，３４はＹ方向に延設されており、その一部が側面５０ｂから突出している。また、各制御端子３０，３２，３４を構成する１０本の端子は、それぞれＸ方向に並んで配置されており、側面５０ｂの中央付近に、制御端子３０，３２，３４同士がＸ方向に並んで配置されている。そして、これら制御端子３０，３２，３４を間に挟むように、Ｘ方向の一方側にＰ端子２０ａ及びＮ端子２１ａ、他方側にＰ端子２０ｂ及びＮ端子２１ｂが配置されている。すなわち、Ｘ方向の一端側から、Ｎ端子２１ａ、Ｐ端子２０ａ、制御端子３０、制御端子３２、制御端子３４、Ｐ端子２０ｂ、Ｎ端子２１ｂの順に配置されている。
　一方、側面５０ｂと反対の側面５０ｃからは、上記した出力端子２２～２４、及び、下アーム側の半導体チップ１１，１３，１５に対応する制御端子３１，３３，３５が突出している。各端子２２～２４，３１，３３，３５はＹ方向に延設されており、その一部が側面５０ｃから突出している。また、各制御端子３１，３３，３５を構成する１０本の端子は、それぞれＸ方向に並んで配置されている。そして、Ｘ方向の一端側から、制御端子３１、出力端子２２、制御端子３３、出力端子２３、制御端子３５、出力端子２４の順に配置されている。例えば、出力端子２２～２４が第１主端子とすると、Ｐ端子２０及びＮ端子２１が第２主端子に相当し、側面５０ｃが封止部の一面に相当する。逆に、Ｐ端子２０又はＮ端子２１が第１主端子とすると、出力端子２２～２４が第２主端子に相当し、側面５０ｂが封止部の一面に相当する。また、Ｘ方向が、第１方向に相当する。
　半導体装置１００は、図３及び図４に示すように、ヒートシンク６０～６７を備えている。ヒートシンク６０～６７は、対応するＰ端子２０、Ｎ端子２１、出力端子２２～２４と半導体チップ１０～１５との電気的な中継機能を果たすとともに、半導体チップ１０～１５が生じた熱を放熱する機能を果たす。
　ヒートシンク６０は、Ｐ端子２０（２０ａ，２０ｂ）と一体的に形成されている。ヒートシンク６０の一面には、上アーム側の半導体チップ１０，１２，１４がコレクタ電極形成面を対向させて配置され、ヒートシンク６０にそれぞれのコレクタ電極が電気的に接続されている。ヒートシンク６０はＸ方向を長手とする平面矩形状をなしており、半導体チップ１０，１２，１４は、Ｘ方向に並んで配置されている。
　一方、下アーム側の半導体チップ１１，１３，１５は、それぞれヒートシンク６１～６３上に配置されている。ヒートシンク６１は、Ｕ相の出力端子２２と一体的に形成されている。ヒートシンク６１の一面上には、半導体チップ１１がコレクタ電極形成面を対向させて配置され、ヒートシンク６１にコレクタ電極が電気的に接続されている。ヒートシンク６２は、Ｖ相の出力端子２３と一体的に形成されている。ヒートシンク６２の一面上には、半導体チップ１３がコレクタ電極形成面を対向させて配置され、ヒートシンク６２にコレクタ電極が電気的に接続されている。ヒートシンク６３は、Ｗ相の出力端子２４と一体的に形成されている。ヒートシンク６３の一面上には、半導体チップ１５がコレクタ電極形成面を対向させて配置され、ヒートシンク６３にコレクタ電極が電気的に接続されている。なお、上記したヒートシンク６０～６３におけるチップ搭載面は、Ｚ方向において同じ側である。各ヒートシンク６０～６３はほぼ同じ厚みを有しており、各ヒートシンク６０～６３におけるチップ搭載面と反対の面が、封止部５０における一面５０ａと反対の面から露出する放熱面となっている。
　半導体チップ１１，１３，１５におけるヒートシンク６１～６３と反対の面上には、ヒートシンク６４が配置されている。ヒートシンク６４は、Ｎ端子２１（２１ａ，２１ｂ）に電気的に接続されている。ヒートシンク６４はＸ方向を長手とする平面矩形状をなしており、半導体チップ１１，１３，１５を跨いで配置されている。このヒートシンク６４は、半導体チップ１１，１３，１５のエミッタ電極と電気的に接続されている。
　一方、上アーム側の半導体チップ１０，１２，１４におけるヒートシンク６０と反対の面上には、ヒートシンク６５～６７が配置されている。ヒートシンク６５は、半導体チップ１０のエミッタ電極と電気的に接続されている。ヒートシンク６６は、半導体チップ１２のエミッタ電極と電気的に接続されている。ヒートシンク６７は、半導体チップ１４のエミッタ電極と電気的に接続されている。各ヒートシンク６５～６７は、対応する相のヒートシンク６１～６３と電気的に接続されている。本実施形態では、図示しない突出部がヒートシンク６５～６７に設けられ、この突出部がヒートシンク６１～６３の連結部６８に接続されている。
　なお、上記したヒートシンク６４～６７はほぼ同じ厚みを有しており、各ヒートシンク６４～６７における半導体チップ１０～１５と反対の面が、封止部５０における一面５０ａから露出する放熱面となっている。また、上記したように、半導体チップ１０～１５は、一面にコレクタ電極を有し、一面と反対の面にエミッタ電極を有する両面電極構造をなしている。
　図５及び図６では、Ｕ相の下アーム側を例示している。以下、Ｕ相下アームについて説明するが、他のアームについても同様の構成となっている。半導体チップ１１は、ボンディングワイヤ７０を介して、対応するドライバＩＣ４１と電気的に接続されている。このボンディングワイヤ７０が、中継部材に相当する。
　ボンディングワイヤ７０は、上記した制御端子３１とともに、半導体チップ１１に形成された素子の駆動を制御するための信号経路をなしている。そして、半導体チップ１１に接続された複数の信号経路はＸ方向に並んでおり、複数の信号経路に対し、主端子であるＵ相の出力端子２２が並んで配置されている。
　本実施形態では、ボンディングワイヤ７０により、第１ワイヤ群７１と、第２ワイヤ群７２と、が構成されている。この第１ワイヤ群７１が、第１中継群に相当し、第２ワイヤ群７２が、第２中継群に相当する。
　第１ワイヤ群７１は、５本のボンディングワイヤ７０ａ１～７０ｅ１を有している。ボンディングワイヤ７０ａ１は、半導体チップ１１に形成された感温ダイオードのカソード電位用であり、ボンディングワイヤ７０ｂ１は、アノード電位用である。ボンディングワイヤ７０ｃ１は、ＩＧＢＴ素子のゲート駆動信号用であり、ボンディングワイヤ７０ｄ１は、電流センス用である。ボンディングワイヤ７０ｅ１は、各信号経路の基準電位（グランド）をなすケルビンエミッタ用である。
　第２ワイヤ群７２は、５本のボンディングワイヤ７０ａ２～７０ｅ２を有している。ボンディングワイヤ７０ａ２は、半導体チップ１１に形成された感温ダイオードのカソード電位用であり、ボンディングワイヤ７０ｂ２は、アノード電位用である。ボンディングワイヤ７０ｃ２は、ＩＧＢＴ素子のゲート駆動信号用であり、ボンディングワイヤ７０ｄ２は、電流センス用である。ボンディングワイヤ７０ｅ２は、各信号経路の基準電位（グランド）をなすケルビンエミッタ電位用である。
　このように、第１ワイヤ群７１と第２ワイヤ群７２とでボンディングワイヤ７０が同数とされ、且つ、同じ機能のボンディングワイヤ７０がそれぞれ設けられている。例えば、ボンディングワイヤ７０ａ１，７０ａ２が、同じ機能を有するボンディングワイヤ７０である。すなわち、半導体チップ１１に形成された感温ダイオードのカソード電位用、アノード電位用、ＩＧＢＴ素子のゲート駆動信号用、電流センス用、ケルビンエミッタ用の５つの信号経路を有している。以下、信号経路のうち、カソード電位用を第１信号経路、アノード電位用を第２信号経路、ゲート駆動信号用を第３信号経路、電流センス用を第４信号経路、ケルビンエミッタ用を第５信号経路とも示す。また、各信号経路において、ボンディングワイヤ７０の部分が２つに分岐されている。図示を省略するが、半導体チップ１１及びドライバＩＣ４１の電極（パッド）も各信号経路に２つずつ設けられている。
　そして、図６に示すように、同じ機能を有するボンディングワイヤ７０のＸ方向の配置が、第１ワイヤ群７１と第２ワイヤ群７２とでミラー反転の位置関係となっている。第１ワイヤ群７１を構成するボンディングワイヤ７０ａ１～７０ｅ１は、Ｘ方向に並んで配置されている。詳しくは、ボンディングワイヤ７０ａ１、ボンディングワイヤ７０ｂ１、ボンディングワイヤ７０ｃ１、ボンディングワイヤ７０ｄ１、ボンディングワイヤ７０ｅ１の順に配置されている。一方、第２ワイヤ群７２を構成するボンディングワイヤ７０ａ２～７０ｅ２もＸ方向に並んで配置されている。また、第２ワイヤ群７２は第１ワイヤ群７１の隣に配置されている。ボンディングワイヤ７０ａ２は、ボンディングワイヤ７０ａ１の隣に配置されている。そして、ボンディングワイヤ７０ａ１から遠ざかる方向に、ボンディングワイヤ７０ａ２、ボンディングワイヤ７０ｂ２、ボンディングワイヤ７０ｃ２、ボンディングワイヤ７０ｄ２、ボンディングワイヤ７０ｅ２の順に配置されている。
　なお、図５に示すように、ボンディングワイヤ７３を介して、ドライバＩＣ４１と制御端子３１が電気的に接続されている。また、一部の制御端子３１を跨ぐように、チップ抵抗やチップコンデンサなどの受動部品７４が実装されている。
　次に、図５～図８に基づき、本実施形態に係る半導体装置１００の効果について説明する。この効果についても、Ｕ相の下アーム側を例に説明するが、他のアームについても同じである。
　ところで、本実施形態では、半導体装置１００がドライバＩＣ４１を備えている。したがって、上記した信号経路のうち、制御端子３１にはデジタル信号が伝送され、ボンディングワイヤ７０にはアナログ信号が伝送される。自己インダクタンスは、アナログ信号が流れるボンディングワイヤ７０のほうが、制御端子３１に較べて十分に大きい。このため並設された出力端子２２との相互インダクタンスを考慮するうえで、ボンディングワイヤ７０の自己インダクタンスを考慮すれば良い。なお、制御端子３１のデジタル信号にノイズが重畳しても誤動作が生じにくいが、ボンディングワイヤ７０のアナログ信号にノイズが重畳すると、誤動作が生じやすい。
　例えば出力端子２２が地絡し、図５に示すように、連結部６８を介して、Ｐ端子２０から出力端子２２に向けて大電流７５が瞬間的に流れた場合に、磁気結合によって形成されるノイズ電圧は、各信号経路の相互インダクタンスと通電電流の時間変化ｄｉ／ｄｔとの積により決定される。例えば、ｄｉ／ｄｔを２ｋＡ／μｓ、相互インダクタンスを１ｎＨとすると、２Ｖのノイズが発生する。
　上記のように大電流７５が瞬間的に流れると、電磁結合によって各信号経路にノイズが生じる。しかしながら、ノイズによる誤動作は、各信号経路に生じるノイズ自体の絶対的な大きさによるのではなく、並設された各信号経路においてノイズ電圧の差が大きいと生じる。したがって、各信号経路にノイズが生じても、ノイズ電圧に殆ど差がなければ、誤動作は生じない。上記した５つの信号経路においては、ケルビンエミッタ電位が、各信号経路の基準電位（グランド）をなし、残りの４つの信号経路は、ケルビンエミッタ電位を基準として動く。したがって、ノイズが重畳した状態で、ケルビンエミッタ電位との電位差が殆ど変わらなければ、誤動作は生じない。しかしながら、相互インダクタンスは、相互インダクタンスを作り出す自己インダクタンス間の距離が近いほど大きく、遠いほど小さくなる。
　これに対し、本実施形態では、上記したように、５つの信号経路を、ボンディングワイヤ７０の部分において２つに分岐している。すなわち、同じ機能のボンディングワイヤ７０がそれぞれ対で設けられている。そして、対をなすボンディングワイヤ７０の一方を含む第１ワイヤ群７１と、他方を含む第２ワイヤ群７２とが、Ｘ方向において隣り合って配置されるとともに、並び順がミラー反転の関係となっている。
　図７は、図５及び図６に示す構成の等価回路図を示している。上記したように、Ｘ方向において、出力端子２２側から、第１ワイヤ群７１、第２ワイヤ群７２の順に並んでおり、詳しくは、ボンディングワイヤ７０ｅ１、ボンディングワイヤ７０ｄ１、ボンディングワイヤ７０ｃ１、ボンディングワイヤ７０ｂ１、ボンディングワイヤ７０ａ１、ボンディングワイヤ７０ａ２、ボンディングワイヤ７０ｂ２、ボンディングワイヤ７０ｃ２、ボンディングワイヤ７０ｄ２、ボンディングワイヤ７０ｅ２の順に並んでいる。また、図７において、Ｌ２２は、出力端子２２の自己インダクタンスを示す。Ｌ７０ａ１、Ｌ７０ｂ１、Ｌ７０ｃ１、Ｌ７０ｄ１、Ｌ７０ｅ１は、それぞれボンディングワイヤ７０ａ１、ボンディングワイヤ７０ｂ１、ボンディングワイヤ７０ｃ１、ボンディングワイヤ７０ｄ１、ボンディングワイヤ７０ｅ１の自己インダクタンスを示す。Ｌ７０ａ２、Ｌ７０ｂ２、Ｌ７０ｃ２、Ｌ７０ｄ２、Ｌ７０ｅ２は、それぞれボンディングワイヤ７０ａ２、ボンディングワイヤ７０ｂ２、ボンディングワイヤ７０ｃ２、ボンディングワイヤ７０ｄ２、ボンディングワイヤ７０ｅ２の自己インダクタンスを示す。
　各信号経路の基準電位となるケルビンエミッタ用の第５信号経路を構成するボンディングワイヤ７０ｅ１は出力端子２２に最も近く、ボンディングワイヤ７０ｅ２は最も遠い。したがって、ボンディングワイヤ７０ｅ１と出力端子２２との相互インダクタンスは大きく、ボンディングワイヤ７０ｅ２と出力端子２２との相互インダクタンスは小さい。これにより、合成相互インダクタンス、すなわち第５信号経路の相互インダクタンスは、各相互インダクタンスのほぼ中間値となる。
　同様にして、第４信号経路を構成するボンディングワイヤ７０ｄ１は出力端子２２に２番目に近く、ボンディングワイヤ７０ｄ２は２番目に遠い。したがって、第４信号経路の相互インダクタンス（合成相互インダクタンス）は、第５信号経路の相互インダクタンスとほぼ等しくなる。
　第３信号経路を構成するボンディングワイヤ７０ｃ１は出力端子２２に３番目に近く、ボンディングワイヤ７０ｃ２は３番目に遠い。したがって、第３信号経路の相互インダクタンス（合成相互インダクタンス）も、第５信号経路の相互インダクタンスとほぼ等しくなる。
　第２信号経路を構成するボンディングワイヤ７０ｂ１は出力端子２２に４番目に近く、ボンディングワイヤ７０ｂ２は４番目に遠い。したがって、第２信号経路の相互インダクタンス（合成相互インダクタンス）も、第５信号経路の相互インダクタンスとほぼ等しくなる。
　第１信号経路を構成するボンディングワイヤ７０ａ１は出力端子２２に５番目に近く、ボンディングワイヤ７０ａ２は５番目に遠い。したがって、第１信号経路の相互インダクタンス（合成相互インダクタンス）も、第５信号経路の相互インダクタンスとほぼ等しくなる。
　このように、本実施形態では、５つの信号経路の合成インダクタンスがほぼ等しくなっている。これにより、大電流７５が瞬間的に流れても、各信号経路に生じるノイズ電圧がほぼ等しくなる。このため、ノイズが重畳しても、ケルビンエミッタ電位を基準とする各信号経路の電位差は殆ど変わらない。したがって、ノイズによる半導体チップ１１やドライバＩＣ４１の誤動作を抑制することができる。
　また、本実施形態では、Ｐ端子２０、Ｎ端子２１、及び制御端子３０，３２，３４が封止部５０の側面５０ｂから突出するとともにＺ方向に直交する方向に延設され、出力端子２２～２４及び制御端子３１，３３，３５が反対の側面５０ｃから突出するとともにＺ方向に直交する方向に延設されている。したがって、Ｚ方向において体格を小型化することができる。また、半導体装置１００の熱をＺ方向の両面側に放熱することができる。特に本実施形態では、ヒートシンク６０～６７の放熱面が露出されているため、ノイズによる誤動作を抑制しつつ、放熱性を向上することができる。
　（変形例）
　なお、本実施形態では、６つのアームすべてに対して、ボンディングワイヤ７０を、同一機能で対とする例を示した。しかしながら、６つのアームの一部のみ、例えば下アーム側のみに対して、ボンディングワイヤ７０を、同一機能で対としても良い。
　ドライバＩＣ４０～４５を備えない構成においても、上記実施形態を適用することができる。図８に示す第１変形例は、図６に対応しており、Ｕ相の下アームを示している。第１変形例では、制御端子３１にもアナログ信号が流れるため、制御端子３１も含んで自己インダクタンスを考慮することとなる。このため、制御端子３１も２つに分岐されており、第１端子群３６と第２端子群３７が構成されている。第１端子群３６は、制御端子３１ａ１，３１ｂ１，３１ｃ１，３１ｄ１，３１ｅ１を有している。第２端子群３７は、制御端子３１ａ２，３１ｂ２，３１ｃ２，３１ｄ２，３１ｅ２を有している。例えば、制御端子３１ａ１，３１ａ２は、感温ダイオードのカソード電位用であり、制御端子３１ａ１にはボンディングワイヤ７０ａ１が接続され、制御端子３１ａ２にはボンディングワイヤ７０ａ２が接続されている。その外の説明は省略する。そして、Ｘ方向における信号経路の配置は、上記したボンディングワイヤ７０の配置と同じでとなっている。また、各信号経路に対し、主端子である出力端子２２がＸ方向に並んで配置されている。したがって、第１変形例に示す構成においても、５つの信号経路の合成インダクタンスがほぼ等しくなる。これにより、大電流７５が瞬間的に流れても、各信号経路に生じるノイズ電圧がほぼ等しくなり、ノイズによる半導体チップ１１やドライバＩＣ４１の誤動作を抑制することができる。なお、図８では、Ｕ相の下アーム側を例に説明したが、他のアームについても同様に構成できる。
　図９に示す第２変形例のように、ヒートシンク６０～６７の放熱面が封止部５０から露出されない構成、換言すれば、絶縁シート５１が貼着されない構成においても、上記実施形態を適用することができる。さらには、ヒートシンク６０～６３の放熱面のみが露出された構成や、ヒートシンク６４～６７の放熱面のみが露出された構成にも適用することができる。
　主端子であるＰ端子２０及びＮ端子２１の配置は、上記例に限定されない。図１０に示す第３変形例のように、Ｐ端子２０及びＮ端子２１をそれぞれ１つのみ有する構成としても良い。図１１に示す第４変形例のように、Ｐ端子２０とＮ端子２１を、Ｘ方向において制御端子３０，３２，３４の一方側にまとめて配置しても良い。図１２に示す第５変形例のように、Ｐ端子２０及びＮ端子２１を、制御端子３０～３５が設けられた側面５０ｂ，５０ｃとは別の側面５０ｄ，５０ｅに配置しても良い。図１２では、Ｐ端子２０及びＮ端子２１がそれぞれ対をなし、一方の端子２０ａ，２１ａが側面５０ｄ、他方の端子２０ｂ、２１ｂが側面５０ｄと反対の側面５０ｅに配置されている。
　さらには、上記実施形態を、６ｉｎ１パッケージ以外の半導体装置１００にも適用することができる。例えば、図１３に示す第６変形例では、半導体装置１００が、上下アームを一相分のみ有する２ｉｎ１パッケージとなっている。図１３では、一例として、Ｕ相アームをなす半導体装置１００を示している。封止部５０の側面５０ｂからＰ端子２０及びＮ端子２１が突出し、反対の側面５０ｃから出力端子２２及び制御端子３０，３１が突出している。そして、出力端子２２に並設する制御端子３０，３１を含んだ信号経路において、上記した構造が採用されている。それ以外にも、制御端子３０，３１を側面５０ｂ側に設けた構成を採用することもできる。
　また、図１４に示す第７変形例では、半導体装置１００が、アームをひとつ分のみ有する１ｉｎ１パッケージとなっている。図１４では、一例として、Ｕ相上アームをなす半導体装置１００を示している。封止部５０の側面５０ｂからＰ端子２０が突出し、反対の側面５０ｃから出力端子２２及び制御端子３０が突出している。そして、出力端子２２に並設する制御端子３０を含んだ信号経路において、上記した構造が採用されている。それ以外にも、制御端子３０を側面５０ｂ側に設けた構成を採用することもできる。
　（第２実施形態）
　本実施形態において、第１実施形態に示した半導体装置１００と共通する部分についての説明は割愛する。
　５つの信号経路の合成インダクタンスをほぼ等しくし、これにより、大電流７５が瞬間的に流れたときに各信号経路に生じるノイズ電圧をほぼ等しくする技術思想は、第１実施形態と同じである。
　本実施形態では、図１５及び図１６に示すように、出力端子２２～２４が、それぞれ対で設けられている。Ｕ相の出力端子２２は分岐されて、２つの出力端子２２ａ，２２ｂを有している。そして、Ｘ方向において、Ｕ相の制御端子３１、すなわち該制御端子３１を含む信号経路を間に挟むように、Ｕ相下アームの信号経路の両側に配置されている。同じく、Ｖ相の出力端子２３は分岐されて、２つの出力端子２３ａ，２３ｂを有している。そして、Ｘ方向において、Ｖ相の制御端子３３、すなわち該制御端子３３を含む信号経路を間に挟むように、Ｖ相下アームの信号経路の両側に配置されている。Ｗ相の出力端子２４は分岐されて、２つの出力端子２４ａ，２４ｂを有している。そして、Ｘ方向において、Ｗ相の制御端子３５、すなわち該制御端子３５を含む信号経路を間に挟むように、Ｗ相下アームの信号経路の両側に配置されている。各出力端子２２～２４は略Ｕ字状をなしている。なお、Ｐ端子２０及びＮ端子２１は、第１実施形態同様、対をなしている。
　ボンディングワイヤ７０については、図１７にＵ相下アームを例示するように、対で設けられておらず、各信号経路につき１本のボンディングワイヤ７０となっている。それ以外の構成は、第１実施形態と同じである。
　次に、図１７及び図１８に基づき、本実施形態に係る半導体装置１００の効果について説明する。この効果についても、Ｕ相の下アーム側を例に説明するが、他のアームについても同じである。図１８は、図１７に示す構成の等価回路図を示している。
　本実施形態においても、半導体装置１００がドライバＩＣ４１を備えている。したがって、第１実施形態に示したように、信号経路と出力端子２２との相互インダクタンスを考慮するうえで、ボンディングワイヤ７０の自己インダクタンスを考慮すれば良い。
　例えば出力端子２２が地絡し、図１７に示すように、連結部６８を介して、Ｐ端子２０から出力端子２２に向けて大電流７５が瞬間的に流れる場合、出力端子２２ａ，２２ｂのそれぞれに電流が流れる。したがって、第１信号経路と出力端子２２ａとの相互インダクタンスと、第１信号端子と出力端子２２ｂとの相互インダクタンスとを合成した相互インダクタンスが、第１信号経路と出力端子２２との相互インダクタンスとなる。他の信号経路についても同様である。
　図１８に示すように、Ｘ方向において、出力端子２２ａ側から、ボンディングワイヤ７０ａ、ボンディングワイヤ７０ｂ、ボンディングワイヤ７０ｃ、ボンディングワイヤ７０ｄ、ボンディングワイヤ７０ｅの順に並んでいる。ボンディングワイヤ７０ａは、半導体チップ１１に形成された感温ダイオードのカソード電位用であり、ボンディングワイヤ７０ｂは、アノード電位用である。ボンディングワイヤ７０ｃは、ＩＧＢＴ素子のゲート駆動信号用であり、ボンディングワイヤ７０ｄは、電流センス用である。ボンディングワイヤ７０ｅは、各信号経路の基準電位（グランド）をなすケルビンエミッタ用である。
　また、図１８において、Ｌ２２ａは、出力端子２２ａの自己インダクタンスを示し、Ｌ２２ｂは、出力端子２２ｂの自己インダクタンスを示す。Ｌ７０ａ、Ｌ７０ｂ、Ｌ７０ｃ、Ｌ７０ｄ、Ｌ７０ｅは、それぞれボンディングワイヤ７０ａ、ボンディングワイヤ７０ｂ、ボンディングワイヤ７０ｃ、ボンディングワイヤ７０ｄ、ボンディングワイヤ７０ｅの自己インダクタンスを示す。
　各信号経路の基準電位となるケルビンエミッタ用の第５信号経路を構成するボンディングワイヤ７０ｅは、出力端子２２ａに最も遠く、出力端子２２ｂに最も近い。したがって、ボンディングワイヤ７０ｅと出力端子２２ａとの相互インダクタンスは小さく、ボンディングワイヤ７０ｅと出力端子２２ｂとの相互インダクタンスは大きい。これにより、合成相互インダクタンス、すなわち第５信号経路の相互インダクタンスは、各相互インダクタンスのほぼ中間値となる。
　同様にして、第４信号経路を構成するボンディングワイヤ７０ｄは、出力端子２２ａに２番目に遠く、出力端子２２ｂに２番目に近い。したがって、第４信号経路の相互インダクタンス（合成相互インダクタンス）は、第５信号経路の相互インダクタンスとほぼ等しくなる。
　第３信号経路を構成するボンディングワイヤ７０ｃは、出力端子２２ａに３番目に遠く、出力端子２２ｂに３番目に近い。したがって、第３信号経路の相互インダクタンス（合成相互インダクタンス）も、第５信号経路の相互インダクタンスとほぼ等しくなる。
　第２信号経路を構成するボンディングワイヤ７０ｂは、出力端子２２ａに２番目に近く、出力端子２２ｂに２番目に遠い。したがって、第２信号経路の相互インダクタンス（合成相互インダクタンス）も、第５信号経路の相互インダクタンスとほぼ等しくなる。
　第１信号経路を構成するボンディングワイヤ７０ａは、出力端子２２ａに最も近く、出力端子２２ｂに最も遠い。したがって、第１信号経路の相互インダクタンス（合成相互インダクタンス）も、第５信号経路の相互インダクタンスとほぼ等しくなる。
　このように、本実施形態では、５つの信号経路の合成インダクタンスがほぼ等しくなっている。これにより、大電流７５が瞬間的に流れても、各信号経路に生じるノイズ電圧がほぼ等しくなる。このため、ノイズが重畳しても、ケルビンエミッタ電位を基準とする各信号経路の電位差は殆ど変わらない。したがって、ノイズによる半導体チップ１１やドライバＩＣ４１の誤動作を抑制することができる。
　なお、出力端子２２～２４に限らず、Ｐ端子２０及びＮ端子２１もそれぞれ対となっている。そして、Ｐ端子２０ａ，２０ｂの間に、制御端子３０，３２，３４をそれぞれ含む上アーム側の信号経路が配置されている。また、Ｎ端子２１ａ，２１ｂの間に、制御端子３０，３２，３４をそれぞれ含む上アーム側の信号経路が配置されている。したがって、上アーム側の３つの半導体チップ１０，１２，１４の信号経路についても、ノイズによる誤動作を抑制することができる。第１実施形態（図２参照）でも同じ構成を採用しているため、同じ効果を奏することができる。すなわち、第１実施形態に示した上アーム側の３つの半導体チップ１０，１２，１４の信号経路では、対をなすボンディングワイヤ７０の効果と、対をなすＰ端子２０及びＮ端子２１の効果を奏することができる。
　また、本実施形態においても、Ｐ端子２０、Ｎ端子２１、及び制御端子３０，３２，３４が封止部５０の側面５０ｂから突出するとともにＺ方向に直交する方向に延設され、出力端子２２～２４及び制御端子３１，３３，３５が反対の側面５０ｃから突出するとともにＺ方向に直交する方向に延設されている。したがって、Ｚ方向において体格を小型化することができる。また、半導体装置１００の熱をＺ方向の両面側に放熱することができる。特に本実施形態では、ヒートシンク６０～６７の放熱面が露出されているため、ノイズによる誤動作を抑制しつつ、放熱性を向上することができる。
　（変形例）
　本実施形態では、主端子であるＰ端子２０、Ｎ端子２１、出力端子２２～２４の全てを対をなす構造とする例を示した。しかしながら、複数の主端子の一部のみについて、対をなす構造としても良い。例えば、出力端子２２～２４のみ、対をなす構造としても良い。
　出力端子２２～２４を略Ｕ字状の分岐構造としたが、Ｐ端子２０及びＮ端子２１同様、２本に分けても良い。逆に、Ｐ端子２０及びＮ端子２１を出力端子２２～２４同様、分岐構造としても良い。
　第１実施形態同様、Ｐ端子２０及びＮ端子２１の配置は限定されない。また、ヒートシンク６０～６７の全ての放熱面が露出されない構成、ヒートシンク６０～６３の放熱面のみが露出される構成、ヒートシンク６４～６７の放熱面のみが露出される構成にも適用することができる。
　半導体装置１００の構成も、６ｉｎ１パッケージに限定されるものではない。２ｉｎ１パッケージや、１ｉｎ１パッケージにも適用することができる。例えば、図１９に示す第８変形例では、半導体装置１００が、上下アームを一相分のみ有する２ｉｎ１パッケージとなっている。図１９では、一例として、Ｕ相アームをなす半導体装置１００を示している。封止部５０の側面５０ｂからＰ端子２０及びＮ端子２１が突出し、反対の側面５０ｃから出力端子２２及び制御端子３０，３１が突出している。そして、Ｘ方向において、制御端子３０の両側に対をなす出力端子２２ａ，２２ｂが配置され、制御端子３１の両側に対をなす出力端子２２ｂ，２２ｃが配置されている。出力端子２２ｂは、制御端子３０，３１の兼用となっている。それ以外にも、図１９において、出力端子２２ａ，２２ｃのみを有する構成とすることもできる。ただし、信号経路と出力端子２２ａ，２２ｂとの距離に偏りが生じる。したがって、Ｘ方向において、対をなす出力端子２２ａ，２２ｂの中心が、信号経路の中心と一致するようにすると良い。また、Ｐ端子２０とＮ端子２１の間に制御端子３０，３１を配置し、Ｐ端子２０及びＮ端子２１を対をなす構造としても良い。図１９では、ドライバＩＣ４０，４１を有さず、制御端子３０，３１の本数が５本の例を示した。しかしながら、ドライバＩＣ４０，４１を備える構成としても良いのは言うまでもない。
　また、図２０に示す第９変形例では、半導体装置１００が、アームをひとつ分のみ有する１ｉｎ１パッケージとなっている。図２０では、一例として、Ｕ相上アームをなす半導体装置１００を示している。封止部５０の側面５０ｂからＰ端子２０が突出し、反対の側面５０ｃから出力端子２２及び制御端子３０が突出している。そして、出力端子２２が、対をなす出力端子２２ａ，２２ｂを有し、これら出力端子２２ａ，２２ｂの間に、制御端子３０を含む信号経路が配置されている。それ以外にも、制御端子３０を側面５０ｂ側に設け、Ｐ端子２０を対をなす構造としても良い。図２０では、ドライバＩＣ４０を有さず、制御端子３０の本数が５本の例を示した。しかしながら、ドライバＩＣ４０を備える構成としても良いのは言うまでもない。
　以上、本開示の好ましい実施形態について説明したが、本開示は上記した実施形態になんら制限されることなく、本開示の主旨を逸脱しない範囲において、種々変形して実施することが可能である。
　中継部材としてボンディングワイヤ７０の例を示したが、これに限定されるものではない。半導体チップ１０～１５と対応するドライバＩＣ４０～４５、又は、半導体チップ１０～１５と対応する制御端子３０～３５とを電気的に中継する部材であれば採用することができる。
　封止部５０の一面として、側面５０ｂ，５０ｃの例を示したが、側面に限定されるものではない。

Claims (7)

  1. 　スイッチング素子が形成され、対をなす主電極と複数の制御電極とを有する少なくともひとつの半導体チップ（１０～１５）と、
    　前記半導体チップを封止する封止部（５０）と、
    　前記主電極に電気的に接続され、前記封止部から突出する複数の主端子（２０～２４）と、
    　前記制御電極にそれぞれ接続された複数の中継部材（７０）と、
    　前記中継部材を介して前記制御電極に電気的に接続され、対応する前記中継部材とともに信号経路をなし、前記封止部から突出する複数の制御端子（３０～３５）と、を備え、
    　複数の前記主端子が、前記封止部の一面から突出する第１主端子と、前記一面とは別の面から突出する第２主端子と、を有し、
    　同一の前記半導体チップに対応する複数の前記制御端子が前記一面から突出し、前記制御端子を含む前記信号経路が第１方向に並んで配置されるとともに、前記第１方向において前記第１主端子が前記信号経路に並んで配置された半導体装置であって、
    　前記第１主端子に並んで配置された複数の前記信号経路において、同じ機能の前記中継部材がそれぞれ対で設けられ、
    　対をなす前記中継部材の一方を含む第１中継群（７１）と、他方を含む第２中継群（７２）とが、第１方向において隣り合って配置されるとともに、前記第１中継群と前記第２中継群との並び順がミラー反転の関係となっている半導体装置。
  2. 　前記主端子は、高電位側の電源ラインに接続される高電位側の電源端子と、低電位側の電源ラインに接続される低電位側の電源端子と、負荷に出力するための三相分の出力端子と、を有し、
    　前記半導体チップは、前記高電位側の電源端子が接続される三相分の上アーム半導体チップと、前記低電位側の電源端子が接続される三相分の下アーム半導体チップと、を有し、
    　前記上アーム半導体チップ及び前記下アーム半導体チップの一方に接続された各相の前記制御端子と、各相の前記出力端子とが、前記封止部の同一面から突出し、
    　各相の前記出力端子が前記第１主端子とされ、対応する相のボンディングワイヤがそれぞれ対で設けられている請求項１に記載の半導体装置。
  3. 　スイッチング素子が形成され、対をなす主電極と複数の制御電極とを有する少なくともひとつの半導体チップ（１０～１５）と、
    　前記半導体チップを封止する封止部（５０）と、
    　前記主電極に電気的に接続され、前記封止部から突出する複数の主端子（２０～２４）と、
    　前記制御電極にそれぞれ接続された複数の中継部材（７０）と、
    　前記中継部材を介して前記制御電極に電気的に接続され、対応する前記中継部材とともに信号経路をなし、前記封止部から突出する複数の制御端子（３０～３５）と、を備え、
    　複数の前記主端子が、前記封止部の一面から突出する第１主端子と、前記一面とは別の面から突出する第２主端子と、を有し、
    　同一の前記半導体チップに対応する複数の前記制御端子が前記一面から突出し、前記制御端子を含む前記信号経路が第１方向に並んで配置されるとともに、前記第１方向において前記第１主端子が前記信号経路に並んで配置された半導体装置であって、
    　同じ機能の前記第１主端子が対で設けられ、
    　対をなす前記第１主端子（２０ａ，２０ｂ，２１ａ，２１ｂ，２２ａ，２２ｂ）が、前記第１方向において、複数の前記信号経路を間に挟むように、複数の前記信号経路の両側に配置されている半導体装置。
  4. 　前記主端子は、高電位側の電源ラインに接続される高電位側の電源端子と、低電位側の電源ラインに接続される低電位側の電源端子と、負荷に出力するための三相分の出力端子と、を有し、
    　前記半導体チップは、前記高電位側の電源端子が接続される三相分の上アーム半導体チップと、前記低電位側の電源端子が接続される三相分の下アーム半導体チップと、を有し、
    　前記上アーム半導体チップ及び前記下アーム半導体チップの一方に接続された各相の前記制御端子と、各相の前記出力端子とが、前記封止部の同一面から突出し、
    　各相の前記出力端子が対をなす前記第１主端子とされて、対応する相の前記信号経路を間に挟んでいる請求項３に記載の半導体装置。
  5. 　前記主電極は、前記半導体チップの厚み方向における両面にそれぞれ形成され、
    　前記上アーム半導体チップ及び前記下アーム半導体チップの一方に接続された各相の前記制御端子と、各相の前記出力端子とが、前記封止部の前記厚み方向における両面を繋ぐ側面のひとつから突出するとともに前記厚み方向に直交する方向に延設され、
    　前記上アーム半導体チップ及び前記下アーム半導体チップの他方に接続された各相の前記制御端子と、各電源端子とが、前記側面と反対の面から突出するとともに前記直交する方向に延設されている請求項２又は請求項４に記載の半導体装置。
  6. 　並んで配置された前記信号経路と前記第１主端子において、前記第１方向における前記信号経路と前記第１主端子との配置が、前記信号経路と前記第１主端子との相互インダクタンスが各信号経路で互いに等しくなる配置とされている請求項１～５いずれか１項に記載の半導体装置。
  7. 　前記スイッチング素子の駆動を制御するための回路が形成されたドライバチップ（４０～４５）をさらに備え、
    　前記中継部材は、前記ドライバチップと前記制御電極とを電気的に中継しており、
    　前記制御端子は、前記ドライバチップを介して前記中継部材に接続されている請求項１～６いずれか１項に記載の半導体装置。
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