WO2015121931A1 - 電力変換装置 - Google Patents

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WO2015121931A1
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power semiconductor
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幸夫 中嶋
隆義 三木
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三菱電機株式会社
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Definitions

  • the present invention relates to a power conversion device.
  • an abnormal short circuit accident in which an excessive short circuit current flows in the power semiconductor element may occur due to a failure of a peripheral component or the like.
  • the function to detect the excessive short-circuit current and safely remove the short-circuit current by protecting the power semiconductor device to the off state, thereby protecting the power converter itself and the load Is required.
  • Patent Document 1 an output value of a current detector provided in a wiring between an inverter that is a power converter and a motor that is a load is monitored, and an excessive current is generated in a power semiconductor element.
  • a technique for giving a turn-off command to a power semiconductor element is disclosed.
  • a signal insulating part for electrically insulating a signal is provided between the gate driving circuit for driving the power semiconductor element and the control part.
  • a signal transmission delay time generated in the signal insulating portion becomes a problem.
  • the present invention has been made in view of the above, and detects a short-circuit abnormality in which an excessive short-circuit current flows to protect the power semiconductor element and delay time until the short-circuit current is eliminated.
  • An object of the present invention is to provide a power conversion device having a smaller size.
  • the present invention provides a power having at least one bridge circuit having a configuration of upper and lower arms in which a first power semiconductor element and a second power semiconductor element are connected in series.
  • a first gate connected to a first control gate terminal and a first control source terminal in the first power semiconductor element and supplied by supplying electric charge to the first power semiconductor element.
  • a second gate driving circuit connected to a driving circuit and a second control gate terminal and a second control source terminal in the second power semiconductor element, and driving the second power semiconductor element by supplying electric charges; And a first main current source terminal of the first power semiconductor element and a second main current drain terminal of the second power semiconductor element are connected, and the connection end is loaded by an output wiring.
  • the first gate driving circuit monitors a first voltage generated by an output inductor between the connection end and the load, and controls to protect the first power semiconductor element based on the monitored voltage value. It is characterized by performing.
  • the present invention it is possible to detect the short circuit abnormality to protect the power semiconductor element, and to reduce the delay time until the short circuit current is eliminated.
  • FIG. 1 is a diagram illustrating a circuit configuration of the power conversion device according to the first embodiment.
  • FIG. 2 is a diagram showing a detailed circuit configuration of the first gate drive circuit according to the first embodiment.
  • FIG. 3 is a diagram illustrating a circuit configuration of the power conversion device according to the second embodiment.
  • FIG. 4 is a diagram showing a detailed circuit configuration of the first gate drive circuit according to the second embodiment.
  • FIG. 5 is a diagram illustrating a circuit configuration of the power conversion device according to the third embodiment.
  • FIG. 6 is a diagram showing a detailed circuit configuration of the first and second gate drive circuits according to the third embodiment.
  • FIG. 7 is a diagram showing a configuration example when applied to a clamp diode type three-phase three-level circuit.
  • FIG. 8 is a diagram showing a configuration example when applied to a synchronous rectification type three-phase three-level circuit.
  • FIG. 1 is a diagram illustrating a circuit configuration of the power conversion device according to the first embodiment.
  • the power conversion device 1 according to the first embodiment includes a DC capacitor using a bridge circuit having an upper and lower arm configuration in which a transistor and a power semiconductor element having a free-wheeling diode connected in antiparallel to the transistor are connected in series.
  • Three phases (U phase, V phase, and W phase) connected in parallel with each other.
  • FIG. 1 shows a three-phase two-level circuit, the configuration of the three phases is the same or equivalent. In this sense, the present invention is not limited to three-phase two-level.
  • the present invention can be applied to a single-phase two-level circuit, and can also be applied to a circuit having a half bridge configuration having only one bridge circuit having an upper and lower arm configuration. Therefore, in the following description, description will be made mainly focusing on the U phase.
  • the first power semiconductor element 11a constituting the U-phase upper arm and the second power semiconductor element 11b constituting the U-phase lower arm are connected in series and connected to the DC capacitor 2.
  • the first and second power semiconductor elements (11a, 11b) are configured as so-called 1 in 1 modules each sealed in a single housing.
  • the 1 in 1 module 10a in which the first power semiconductor element 11a is sealed has at least four terminals, specifically, a first main current drain terminal 12a, a first main current source terminal 13a, and a first control gate.
  • a terminal 14a and a first control source terminal 15a are provided.
  • a terminal 15b is provided.
  • a connection end 25 between the first main current source terminal 13a of the first power semiconductor element 11a and the second main current drain terminal 12b of the second power semiconductor element 11b is connected as a load through the U-phase output wiring 7. Wired to the induction motor 5.
  • the housing of the induction motor 5 is grounded via the ground line 6 from the viewpoint of security. Further, the negative electrode side of the DC capacitor 2 is also grounded via the ground line 3.
  • a U-phase output inductor 20 is shown between the connection end 25 and the induction motor 5.
  • the U-phase output inductor 20 only needs to have an inductance component, and may be a winding reactor with a core or a winding reactor without a core. Further, the U-phase output inductor 20 may be a parasitic inductance of the U-phase output wiring 7. In this case, it is possible to save the trouble of separately preparing and connecting coils.
  • the first gate drive circuit 18a is connected to the first control gate terminal 14a and the first control source terminal 15a in the first power semiconductor element 11a, supplies charges to the first power semiconductor element 11a, and 1 power semiconductor element 11a is driven.
  • the second gate drive circuit is connected to the second control gate terminal 14b and the second control source terminal 15b in the second power semiconductor element 11b, supplies charges to the second power semiconductor element 11b, The power semiconductor element 11b is driven.
  • the first main current drain terminal 12a of the first power semiconductor element 11a is connected to the positive electrode of the DC capacitor 2, and the second main current source terminal 13b of the second power semiconductor element 11b is connected to the negative electrode of the DC capacitor 2.
  • the first power semiconductor element 11a and the second power semiconductor element 11b perform a so-called switching operation that turns on alternately.
  • the potential of the positive electrode of the DC capacitor 2 can be supplied to the induction motor 5 through the U-phase output wiring 7. Further, when the first power semiconductor element 11 a is off and the second power semiconductor element 11 b is on, the potential of the negative electrode of the DC capacitor 2 can be supplied to the induction motor 5 through the U-phase output wiring 7.
  • the potential supplied from the power converter 1 to the induction motor 5 can be changed, and the rotation speed and rotation torque of the induction motor 5 can be changed. Can be controlled.
  • the control unit 30 generates a control signal for driving each power semiconductor element.
  • the control signal output from the control unit 30 is insulated by the signal insulation units 24 a and 24 b and transmitted to the first gate drive circuit 18 a and the gate drive circuit 19, respectively.
  • the first gate drive circuit 18a is connected to the first control source terminal 15a of the first power semiconductor element 11a, and the potential of the first gate drive circuit 18a is the first control of the first power semiconductor element 11a. This is the same as the source terminal 15a.
  • the first main current source terminal 13a of the first power semiconductor element 11a has a direct current. This is the same as the potential of the positive electrode of the capacitor 2. Therefore, the potential of the first gate drive circuit 18a is also substantially the same as the potential of the positive electrode of the DC capacitor.
  • the control signal cannot be directly transmitted from the control unit 30 to the first gate driving circuit 18a at a high potential. For this reason, the signal insulation part 24a for insulating a control signal is needed.
  • the potential of the gate drive circuit 19 is also equal to the negative electrode potential of the DC capacitor 2. It becomes almost the same. That is, unlike the first gate drive circuit 18a, the gate drive circuit 19 is at a low potential, so that it is possible to transmit a control signal directly from the control unit 30.
  • the switching operation of the second power semiconductor element 11b causes a switching current to flow through the parasitic resistance component, the potential of the second main current source terminal 13b of the second power semiconductor element 11b varies, and the potential There are cases where the time change rate of is large. For this reason, in order to prevent malfunction of the control unit 30, it is a preferred embodiment that the signal drive unit 24b is also provided in the gate drive circuit 19.
  • the signal insulation units 24a and 24b convert the electrical signal from the control unit 30 and perform the shaping process in exchange for high insulation, so that the signal transmission is delayed.
  • the U-phase output inductor 20 and the first gate drive circuit 18a are connected without passing through the signal insulating part 24a, and the first gate drive circuit 18a is connected to the U-phase output inductor 20. The voltage generated at both ends is monitored.
  • the rotation speed of the induction motor 5 is about 1 Hz to 100 Hz, and about 1 kHz or 10 kHz at the fastest. Therefore, the frequency of the alternating current supplied from the power converter 1 to the induction motor 5 is also usually about 1 Hz to 100 Hz, and about 1 kHz or 10 kHz at the fastest. Since the time change rate of the current is gradual, it is unlikely that a large voltage due to the inductance component is generated at both ends of the U-phase output inductor 20.
  • a large voltage due to the inductance is generated in the U-phase output inductor 20 when a short circuit failure occurs.
  • the first gate drive circuit 18a monitors the voltage generated at both ends of the U-phase output inductor 20, thereby detecting an abnormality and turning off the first power semiconductor element 11a. Since the first power semiconductor element 11a is turned off as soon as an abnormality is detected because the signal insulation part 24a having the property that signal transmission is delayed is not passed, the short-circuit current flow is eliminated. It becomes possible to reduce the delay time. Since the same circuit configuration is adopted for the V phase and the W phase, the short-circuit current can be eliminated in a short time for the short-circuit current generated in the V-phase and the W-phase.
  • the U-phase first gate drive circuit 18a detects the abnormality by monitoring the voltage generated in the U-phase output inductor 20, and turns off the first power semiconductor element 11a.
  • the V-phase first gate drive circuit 18a detects an abnormality by monitoring the voltage generated in the V-phase output inductor 28, and turns off the V-phase first power semiconductor element 11a. Since the signal insulation portion having the property of delaying the signal transmission is not used, the delay time from when the abnormality is detected until the first power semiconductor element 11a is turned off and the short-circuit current is eliminated is reduced. It becomes possible to do.
  • any short-circuit abnormality can be dealt with as long as the short-circuit abnormality causes the short-circuit current to flow through the output reactor.
  • FIG. 2 is a diagram showing a detailed circuit configuration of the first gate drive circuit 18a, and also shows connection with power semiconductor elements and output inductors, which are peripheral circuit components.
  • the gate drive circuit 19 is a general gate drive circuit for driving and controlling the second power semiconductor element 11b.
  • the ON capacitor 34a is connected to the upper side, and the OFF capacitor 36a is connected to the lower side.
  • a connection point between the on capacitor 34a and the off capacitor 36a is connected to the first control source terminal 15a of the first power semiconductor element 11a. Electric charges are supplied to the on-capacitor 34a and the off-capacitor 36a by a technique known to those skilled in the art, such as a high-frequency pulse transformer and a main circuit power supply, and are controlled so as to be a constant voltage.
  • the positive electrode of the on capacitor 34a is connected to the control gate terminal of the first power semiconductor element 11a through the on transistor 30a and the gate resistor 37a.
  • the negative electrode of the off capacitor 36a is connected to the control gate terminal of the first power semiconductor element 11a through the off transistor 32a and the gate resistor 37a.
  • the on transistor 30a and the off transistor 32a are alternately turned on.
  • the on transistor 30a When the on transistor 30a is turned on, the positive electrode of the on capacitor 34a ⁇ the on transistor 30a ⁇ the gate resistor 37a ⁇ the control terminal of the first power semiconductor element 11a ⁇ the first control source of the first power semiconductor element 11a A circuit is formed by the negative path of the terminal 15a ⁇ the on capacitor 34a. With this operation, a positive bias corresponding to the voltage of the on-capacitor 34a can be applied between the first control gate terminal 14a and the first control source terminal 15a of the first power semiconductor element 11a. The one power semiconductor element is turned on.
  • the off transistor 32a when the off transistor 32a is turned on, the negative electrode of the off capacitor 36a ⁇ the off transistor 32a ⁇ the gate resistor 37a ⁇ the control gate terminal of the first power semiconductor element 11a ⁇ the first control of the first power semiconductor element 11a.
  • a circuit is formed by a positive path of the source terminal 15a ⁇ off capacitor 36a.
  • a negative bias corresponding to the voltage of the off capacitor 36a can be applied between the first control gate terminal 14a and the first control source terminal 15a of the first power semiconductor element 11a. The element 11a is turned off.
  • the above-described configuration is an example of the configuration of the gate drive circuit.
  • the first gate drive circuit 18a is connected to the first control source terminal 15a of the first power semiconductor element 11a, and the potential of the first gate drive circuit 18a and the first power semiconductor element 11a.
  • the potentials of the first control source terminals 15a are the same.
  • the signal insulation parts 42a and 42b are generally composed of so-called photocouplers.
  • the primary side of the photocoupler in the signal insulating portion 42a is configured by a photodiode 42a1.
  • the photodiode 42a1 receives an electrical signal for driving the first power semiconductor element 11a from the control unit 30.
  • the photodiode 42a1 blinks and converts an electrical signal into an optical signal.
  • the secondary side of the photocoupler is configured by a phototransistor 42a2.
  • the phototransistor 42a2 receives the optical signal of the photodiode 42a1 and switches between a state where the secondary side terminal is conductive and a state where the secondary side terminal is not conductive.
  • the phototransistor 42a2 converts an optical signal into an electric signal.
  • the secondary side of the signal insulating part 42a is connected to the first gate drive circuit 18a, and transmits an electrical signal to the first gate drive circuit 18a.
  • the photocoupler constituting the signal insulating unit 42a transmits a signal while insulating the potential of the control unit 30 and the potential of the first gate drive circuit 18a by using an optical signal.
  • the signal insulating part 42a is described as a device using an optical signal. However, since a signal other than an electrical signal can be used for insulation, a device using an electric field signal may be used, or a magnetic field signal may be used. A device to be used may be used.
  • the signal insulating unit 42a converts the electrical signal from the control unit 30 and performs the shaping process in exchange for high insulation, the signal transmission is delayed. .
  • One of the gist of the present invention is that both ends of the U-phase output inductor 20 and the first gate driving circuit are connected without passing through the signal insulating portion 42a.
  • a large voltage due to the inductance component does not occur at both ends of the U-phase output inductor 20.
  • a short-circuit abnormality occurs and the short-circuit current passes through the U-phase output inductor 20
  • a voltage due to an inductance component is generated at both ends of the U-phase output inductor 20. Therefore, if a voltage generated at both ends of the U-phase output inductor 20 is used, a short circuit abnormality can be detected.
  • the inductance value of the U-phase output inductor 20 is adjusted, the magnitude of the generated voltage value can be adjusted.
  • the voltage generated in the U-phase output inductor 20 is not a high voltage, and both ends of the U-phase output inductor 20 and the first gate drive circuit 18a can be connected without passing through the signal insulating part 42a.
  • the first gate drive circuit 18a processes the voltage generated at both ends of the U-phase output inductor 20 by a differential amplifier circuit 38a using an operational amplifier.
  • the comparator 40a receives the output voltage of the differential amplifier circuit 38a and compares it with the reference voltage. With this configuration, when the voltage generated at both ends of the U-phase output inductor 20 exceeds a preset threshold voltage, the output of the comparator 40a is switched from “High” to “Low”. The output of the comparator 40a is connected to the transistor 33a that drives the on transistor 30a and the off transistor 32a of the first gate drive circuit 18a. When the output of the comparator 40a is switched from “High” to “Low”, the on transistor 30a is turned off and the off transistor 32a is turned on regardless of whether the signal from the control unit 30 is an on command or an off command. Turn off.
  • the first power semiconductor element 11a is controlled to be off.
  • the first power semiconductor element 11a is not provided through the signal insulating portion 42a having the property that the signal transmission is delayed from the detection of the voltage across the U-phase output inductor 20 to the power semiconductor element. Therefore, the delay time from when the abnormal short circuit is detected until the first power semiconductor element 11a is turned off can be reduced.
  • the power provided with one or more bridge circuits having upper and lower arm configurations in which the first power semiconductor element and the second power semiconductor element are connected in series.
  • the first gate drive circuit that drives the first power semiconductor element of the upper arm by supplying electric charge is between the connection end of the first power semiconductor element and the second power semiconductor element and the load.
  • the voltage generated by the output inductor is monitored, and the control for protecting the first power semiconductor element is performed based on the monitored voltage value. Therefore, a short-circuit abnormality in which an excessive short-circuit current flows is detected. It is possible to protect the one-power semiconductor element and to obtain an effect that the delay time until the short-circuit current is eliminated can be further reduced.
  • the first gate drive circuit is configured using a differential amplifier and the voltage generated at both ends of the output inductor is input to the differential amplifier, the current value flowing through the output wiring can be estimated. Control for protecting the first power semiconductor element can be performed based on the current value.
  • FIG. FIG. 3 is a diagram illustrating a circuit configuration of the power conversion device according to the second embodiment.
  • the difference from the first embodiment of the power conversion device according to the second embodiment is that, as shown in FIG. 3, the first control in the first power semiconductor element 11a is performed without taking in the voltage across the U-phase output inductor. So that the potential of the U-phase output inductor is taken in with reference to the potential of the source terminal 15a, and the so-called 2in1 in which the first power semiconductor element 11a and the second power semiconductor element 11b are sealed in one casing. The point is that it is configured as a module.
  • symbol is attached
  • the first power semiconductor element 11a constituting the U-phase upper arm and the second power semiconductor element 11b constituting the U-phase lower arm are connected in series and connected to the DC capacitor 2.
  • the first power semiconductor element 11a and the second power semiconductor element 11b are configured as a so-called 2-in-1 module in which both are sealed in one housing.
  • the 2-in-1 module 10c in which the first power semiconductor element 11a and the second power semiconductor element 11b are sealed has at least seven terminals, specifically, a first main current drain terminal 12a and a first control gate terminal. 14a, a first control source terminal 15a, a second main current source terminal 13b, a second control gate terminal 14b, a second control source terminal 15b, and a load connection terminal 13c are provided.
  • the first control source terminal 15a of the first power semiconductor element 11a and the connection end 25 between the first power semiconductor element 11a and the second power semiconductor element 11b inside the 2-in-1 module 10c are connected to the load connection terminal 13c. It is connected to the induction motor 5 as a load through the U-phase output wiring 7 connected to.
  • a U-phase output inductor 21 is shown between the connection end 25 and the load connection terminal 13c, and a first inductor 22a is connected between the first control source terminal 15a of the first power semiconductor element 11a and the connection end 25. It is shown.
  • the U-phase output inductor 21 and the first inductor 22a utilize the parasitic inductance of the in-module wiring. By using the parasitic inductance, there is an advantage that it is not necessary to separately provide a coil.
  • the first gate drive circuit 18c is connected to the first control gate terminal 14a and the first control source terminal 15a in the first power semiconductor element 11a, supplies charges to the first power semiconductor element 11a, and 1 power semiconductor element 11a is driven.
  • FIG. 4 is a diagram showing a detailed circuit configuration of the first gate drive circuit 18c according to the second embodiment.
  • FIG. 4 also shows the connections between the first power semiconductor element 11a, which is a peripheral circuit component, and the U-phase output inductor 21 and the first inductor 22a, which are circuit elements.
  • the difference from the first gate drive circuit 18a shown in FIG. 2 is not the voltage across the U-phase output inductor 21 corresponding to the configuration of FIG. 4, but the potential at the load side end of the U-phase output inductor 21 and the first power.
  • the potential of the first control source terminal 15a in the semiconductor element 11a is input. In other words, the voltage across the U-phase output inductor 21 and the first inductor 22a is input.
  • the gate drive circuit 19 is a general gate drive circuit for driving and controlling the second power semiconductor element 11b.
  • the first gate drive circuit 18c processes the voltage generated at both ends of the U-phase output inductor 21 and the first inductor 22a by a time integration circuit 39a using an operational amplifier. Since the voltage generated at both ends of the U-phase output inductor 21 and the first inductor 22a represents the time change rate of the conduction current, the output of the time integration circuit 39a is both the U-phase output inductor 21 and the first inductor 22a. It represents the current value (current value) flowing through the current.
  • the first gate drive circuit 18c can know the current values of the U-phase output inductor 21 and the first inductor 22a, and can perform abnormality determination and protection control based on the current values.
  • the output of the time integration circuit 39a is input to the comparator 40a.
  • the comparator 40a receives the output voltage of the time integration circuit 39a and compares it with the reference voltage.
  • the subsequent operation is the same as that of the first embodiment shown in FIG. That is, when a short-circuit abnormality is detected based on the voltage across the U-phase output inductor 21 and the first inductor 22a, the first signal is output regardless of whether the signal from the control unit 30 is an on command or an off command.
  • the power semiconductor element 11a is controlled to be off.
  • the power conversion device includes one or more bridge circuits having upper and lower arm configurations in which the first power semiconductor element and the second power semiconductor element are connected in series.
  • a first gate drive circuit that drives by supplying electric charge to the first power semiconductor element of the upper arm includes a connection end between the first power semiconductor element and the second power semiconductor element, and a first main circuit.
  • a third voltage representing the sum of the first voltage generated by the first inductor between the current source terminal and the second voltage generated by the output inductor between the connection end and the load was monitored and monitored.
  • the control for protecting the first power semiconductor element is performed based on the voltage value, the first power semiconductor element can be protected by detecting a short-circuit abnormality in which an excessive short-circuit current flows. Current flow Effect that it is possible to further reduce the delay time until erased can be obtained.
  • the third voltage representing the total value of the first voltage generated by the first inductor and the second voltage generated by the output inductor is monitored. You may make it monitor 1 voltage and 2nd voltage separately. Compared with the case where the third voltage representing the total value of the first voltage and the second voltage is monitored, there is a demerit that the connection to the first gate drive circuit is increased, but the first voltage and the second voltage are reduced. By individually monitoring, each voltage value can be individually confirmed and evaluated, and the effect of facilitating the distinction of the short-circuit abnormality mode is obtained.
  • a third voltage that represents a total value of the first voltage generated by the first inductor and the second voltage generated by the output inductor. Since the current value can be estimated by time integration of the third voltage representing the dI / dt component, it is possible to obtain an effect of enabling protection focusing on the current value.
  • the first voltage generated in the first inductor between the first power semiconductor element and the second power semiconductor element is used for the determination of the short circuit abnormality. Therefore, it is possible to detect a short-circuit abnormality in which a short-circuit current flows between the first power semiconductor element and the second power semiconductor element.
  • the power conversion device has an advantage that there is no need to provide an output reactor separately because the parasitic inductance of the wiring inside the casing can be used.
  • Such an embodiment can be easily realized by using a 2 in 1 module.
  • connection in 2 in 1 module is shown in FIG. 3, the same wiring is possible also in 1 in 1 module.
  • the parasitic inductance of the wiring outside the housing can be used.
  • the parasitic inductance of the wiring inside the housing is used as the U-phase output inductor 21.
  • the potential input to the first gate drive circuit 18c is the load connection terminal 13c. Instead, it may be input from an arbitrary point on the U-phase output wiring 7 closer to the load side than the load connection terminal 13c.
  • the U-phase output inductor 21 can use not only the parasitic inductance component of the internal wiring but also the parasitic inductance component of the external wiring, an effect that the voltage generated at the detection site can be increased is obtained.
  • the U-phase output inductor 21 may be a substantial output reactor such as a winding reactor instead of the parasitic inductance component of the internal wiring and the external wiring, or instead of the parasitic inductance component of the external wiring. Good. If a substantial winding reactor is used, the voltage value to be generated can be increased, and the first gate drive circuit can be easily designed.
  • FIG. 5 is a diagram illustrating a circuit configuration of the power conversion device according to the third embodiment.
  • the power converter according to the third embodiment is different from the second embodiment in the second gate drive circuit 18d that controls the second power semiconductor element 11b on the lower arm side. This is that the voltage of the inductor (second inductor 22b) is taken in.
  • symbol is attached
  • FIG. 6 is a diagram showing a detailed circuit configuration of the first and second gate drive circuits (18c, 18d) according to the third embodiment.
  • the connection between the first and second power semiconductor elements (11a, 11b) which are peripheral circuit components and the U-phase output inductor 21 and the first and second inductors (22a, 22b) which are circuit elements are also shown. It also shows.
  • the first gate drive circuit 18c and the second gate drive circuit 18d have the same circuit configuration.
  • the voltage across the U-phase output inductor 21 and the first inductor 22a is input to the first gate drive circuit 18c as in the configuration of FIG. 4, whereas the second gate drive circuit 18d receives the second voltage.
  • the voltage across the inductor 22b is input.
  • the first gate drive circuit 18c processes the voltage generated at both ends of the U-phase output inductor 21 and the first inductor 22a by a time integration circuit 39a using an operational amplifier. Since the voltage generated at both ends of the U-phase output inductor 21 and the first inductor 22a represents the time change rate of the conduction current, the output of the time integration circuit 39a is both the U-phase output inductor 21 and the first inductor 22a. Represents the current value (current value) flowing through the.
  • the first gate drive circuit 18c can know the current values of the U-phase output inductor 21 and the first inductor 22a, and can perform abnormality determination and protection control based on the current values.
  • the second gate drive circuit 18d processes the voltage generated at both ends of the second inductor 22b by the time integration circuit 39b using an operational amplifier. Since the voltage generated at both ends of the second inductor 22b represents the rate of change of the flowing current with time, the output of the time integrating circuit 39b represents the value of the current flowing through the second inductor 22b (the flowing current value). Become.
  • the second gate drive circuit 18d can know the current value of the second inductor 22b and can perform abnormality determination and protection control based on the current value.
  • the difference between the inductance value of the first inductor 22a and the inductance value of the second inductor 22b is preferably 20% or less. The reason is as follows.
  • Approximate variations of parts generally used in the gate drive circuit are 20% electrolytic capacitor, 10% ceramic capacitor, and 5% resistance. Accordingly, if the variation value of the electrolytic capacitor having the largest numerical value is adopted as the variation range of the inductance value of the first inductor 22a and the inductance value of the second inductor 22b, the first gate drive circuit 18c and the second Component constants with the gate drive circuit 18d can be shared. If the component constant can be made common, the circuit can be assembled without selecting a specific component. Therefore, the component management becomes easy, and the effect that the component management and the manufacturing cost can be reduced can be obtained.
  • the power conversion device includes one or more bridge circuits having upper and lower arm configurations in which the first power semiconductor element and the second power semiconductor element are connected in series.
  • a first gate drive circuit that drives by supplying electric charge to the first power semiconductor element of the upper arm is generated by a first inductor that exists on a path of a current flowing through the first power semiconductor element.
  • the third voltage representing the total value of the first voltage and the second voltage generated by the output inductor between the connection end of the first power semiconductor element and the second power semiconductor element and the load was monitored.
  • a second gate driving circuit that performs control to protect the first power semiconductor element based on the voltage value and supplies electric charge to the second power semiconductor element of the lower arm flows to the second power semiconductor element.
  • the current value can be estimated by time-integrating the fourth voltage representing the dI / dt component, it is possible to obtain an effect that protection focusing on the current value is possible.
  • the first voltage generated by the first inductor existing on the path of the current flowing through the first power semiconductor element and the second power are determined in the determination of the short circuit abnormality. Since the fourth voltage generated by the second inductor existing on the path of the current flowing through the semiconductor element for current is used, a short-circuit current flows to the first power semiconductor element and flows to the second power semiconductor element It is also possible to detect a short-circuit abnormality that does not occur, or a short-circuit abnormality in which a short-circuit current flows in the second power semiconductor element and does not flow in the first power semiconductor element.
  • FIG. 7 is a diagram showing a configuration example when applied to a power conversion apparatus of a clamp diode type three-phase three-level circuit
  • FIG. 8 is applied to a power conversion apparatus of a synchronous rectification type three-phase three-level circuit.
  • clamp diode type three-phase three-level and the synchronous rectification type three-phase three-level circuit configurations are well-known, and thus description thereof is omitted.
  • the configuration of the three phases is the same or equivalent, and therefore, in the following description, the description will be made focusing on the U phase.
  • the upper first power semiconductor element 11a1, the lower first power semiconductor element 11a2, and the upper clamp diode 26a constitute an upper arm
  • the lower second The power semiconductor element 11b2 and the lower clamp diode 26b constitute a lower arm.
  • the connection end between the lower first power semiconductor element 11a2 and the upper second power semiconductor element 11b1 is the connection end 25, and the upper first power semiconductor element 11a1 and the lower first power semiconductor
  • a connection end between the element 11a2 is a connection end 25a
  • a connection end between the upper second power semiconductor element 11b1 and the lower second power semiconductor element 11b2 is a connection end 25b.
  • An upper first inductor 22a1 is shown between the upper first power semiconductor element 11a1 and the lower first power semiconductor element 11a2, and between the connection end 25 and the lower first power semiconductor element 11a2.
  • the lower side first inductor 22a2 is shown, and the upper side second inductor 22b1 is shown between the upper side second power semiconductor element 11b1 and the lower side second power semiconductor element 11b2, and the lower side second inductor 22b1 is shown.
  • a lower second inductor 22b2 is shown between the power semiconductor element 11b2 and the negative electrode of the DC capacitor 2b.
  • a U-phase output inductor 21a2 is shown between the connection end 25 and the induction motor 5, and an upper third inductor 21a1 is shown between the connection end 25a and the cathode of the upper clamp diode 26a.
  • a lower third inductor 21b1 is shown between the end 25b and the anode of the lower clamp diode 26b.
  • the lower third inductor 21b1 the parasitic inductance of the wiring inside the module or the wiring outside the module is used.
  • the first gate drive circuit 18a1 is connected to the first control gate terminal and the first control source terminal in the upper first power semiconductor element 11a1, and supplies charges to the upper first power semiconductor element 11a1. Then, the upper first power semiconductor element 11a1 is driven.
  • the first gate drive circuit 18a2 is connected to the first control gate terminal and the first control source terminal in the lower first power semiconductor element 11a2, and supplies charges to the lower first power semiconductor element 11a2.
  • the lower-side first power semiconductor element 11a2 is driven.
  • the second gate drive circuit 18b1 is connected to the second control gate terminal and the second control source terminal in the upper second power semiconductor element 11b1, and supplies charges to the upper second power semiconductor element 11b1. The upper second power semiconductor element 11b1 is driven.
  • the second gate drive circuit 18b2 is connected to the second control gate terminal and the second control source terminal in the lower second power semiconductor element 11b2, and supplies electric charges to the lower second power semiconductor element 11b2.
  • the lower side second power semiconductor element 11b2 is driven.
  • the voltage generated at both ends of the upper first inductor 22a1 and the upper third inductor 21a1 is input to the first gate drive circuit 18a1.
  • the circuit configuration of the first gate drive circuit 18a1 is the same as or equivalent to that of the first gate drive circuit 18c shown in FIG. 4 or FIG. 6, and the voltage generated at both ends of the upper first inductor 22a1 and the upper third inductor 21a1.
  • Is processed by the time integration circuit 39a using an operational amplifier the current value (current value) flowing through the upper first inductor 22a1 and the upper third inductor 21a1 can be grasped, and an abnormality based on the current value is detected. Judgment and protection control can be performed.
  • the first gate drive circuit 18a2, the second gate drive circuit 18b1, and the second gate drive circuit 18b2 are similar in operation and will not be described.
  • the basic concept is the same for the power converter of a synchronous rectification type three-phase three-level circuit.
  • an upper third power semiconductor element 11a3 is provided instead of the upper clamp diode 26a, and the lower clamp diode 26b is replaced.
  • the lower-side third power semiconductor element 11b3 is provided.
  • connection end between the upper third power semiconductor element 11a3 and the lower third power semiconductor element 11b3 is the connection end 25c
  • the connection end 25c is between the upper third power semiconductor element 11a3.
  • the upper third inductor 22a3 is shown
  • the lower third inductor 22b3 is shown between the connection end 25c and the lower third power semiconductor element 11b3
  • the positive end of the connection end 25c and the DC capacitor 2b (2a U-phase input inductor 21a3 is shown between the negative electrode).
  • These upper-side third inductor 22a3, lower-side third inductor 22b3, and U-phase input inductor 21a3 utilize parasitic inductances possessed by wiring inside the module or wiring outside the module. By using the parasitic inductance, there is an advantage that it is not necessary to separately provide a coil.
  • the third gate drive circuit 18a3 is connected to the third control gate terminal and the third control source terminal in the upper third power semiconductor element 11a3, and supplies charges to the upper third power semiconductor element 11a3. Then, the upper side third power semiconductor element 11a3 is driven.
  • the fourth gate drive circuit 18b3 is connected to the third control gate terminal and the third control source terminal in the lower third power semiconductor element 11b3, and supplies electric charges to the lower third power semiconductor element 11b3. The lower third power semiconductor element 11b3 is driven.
  • the voltage generated at both ends of the upper third inductor 22a3 and the U-phase input inductor 21a3 is input to the third gate drive circuit 18a3.
  • the voltage generated at both ends of the lower third inductor 22b3 is input to the fourth gate drive circuit 18b3.
  • the circuit configurations of the third gate drive circuit 18a3 and the fourth gate drive circuit 18b3 are the same as or equivalent to the first gate drive circuit 18c shown in FIG. 4 or FIG.
  • the voltage generated at both ends of the upper third inductor 22a3 and the U-phase input inductor 21a3 is processed by the time integration circuit 39a using an operational amplifier, whereby the upper third inductor 22a3 and the U-phase input inductor are processed.
  • the current value (current value) flowing through 21a3 can be grasped, and abnormality determination and protection control based on this current value can be performed.
  • the voltage generated at both ends of the lower third inductor 22b3 is processed by the time integrating circuit 39a using an operational amplifier, whereby the current value (current value flowing through the lower third inductor 22b3). ), And it is possible to perform abnormality determination and protection control based on this current value.
  • the present invention is useful as a power converter that can detect a short circuit abnormality and protect a power semiconductor element.
  • 1 Power converter 2, 2a, 2b DC capacitor, 3, 6 ground wire, 5 induction motor, 7 U phase output wiring, 8 V phase output wiring, 10a, 10b 1 in 1 module, 10c 2 in 1 module, 11a for 1st power Semiconductor element, 11a1, upper first power semiconductor element, 11a2, lower first power semiconductor element, 11a3 upper third power semiconductor element, 11b second power semiconductor element, 11b1, upper second power semiconductor element 11b2 Lower side second power semiconductor element, 11b3 Lower side third power semiconductor element, 12a First main current drain terminal, 12b Second main current drain terminal, 13a First main current source terminal, 13b No.

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Abstract

第１電力用半導体素子（１１ａ）と第２電力用半導体素子（１１ｂ）とが直列接続された上下アーム構成のブリッジ回路を一つ以上備えた電力変換装置において、上アームの第１電力用半導体素子（１１ａ）に電荷を供給して駆動する第１ゲート駆動回路（１８ａ）は、第１電力用半導体素子（１１ａ）と第２電力用半導体素子（１１ｂ）との接続端（２５）と負荷との間の出力インダクタ（２０）によって発生する電圧を監視し、監視した電圧値に基づいて第１電力用半導体素子（１１ａ）を保護する制御を行う。

Description

電力変換装置
　本発明は、電力変換装置に関する。
　電力用半導体素子を具備する電力変換装置では、周辺部品の故障などの要因により、電力用半導体素子に過大な短絡電流が流れるような異常短絡事故が発生することがある。この種の電力変換装置では、過大な短絡電流を検知し、電力用半導体素子を安全にオフ状態に移行させることにより、短絡電流の通流を解消して電力変換装置自身および負荷を保護する機能が求められている。
　従来技術として、例えば下記特許文献１には、電力変換装置であるインバータと負荷であるモータとの間の配線に設けられた電流検出器の出力値を監視し、電力用半導体素子に過大な電流が流れていると判断すると、電力用半導体素子にターンオフ命令を与える技術が開示されている。
特開平１１－２２０８８４号公報
　一般に、電力変換装置における電力用半導体素子の電位は、スイッチング動作に伴って大きく変動する。そのため、電力用半導体素子を駆動するゲート駆動回路と制御部との間には電気的に信号を絶縁する信号絶縁部が設けられる。ところが、信号絶縁部を設けた場合、信号絶縁部に生じる信号伝達の遅れ時間が問題となる。
　例えば上記特許文献１の回路に信号絶縁部を設けた場合、制御部が電力用半導体素子に保護のためのターンオフ命令を与えてから実際にゲート駆動回路が電力用半導体素子をターンオフするまでの遅れ時間が大きくなる。そのため、短絡電流の時間変化率ｄＩ／ｄｔの大きな短絡異常が発生すると、電力変換装置の保護機能が間に合わず、電力用半導体素子の破壊を防げないという課題が認められる。
　本発明は、上記に鑑みてなされたものであって、過大な短絡電流が流れるような短絡異常を検知して電力用半導体素子を保護し、短絡電流の通流が解消されるまでの遅れ時間をより小さくした電力変換装置を提供することを目的とする。
　上述した課題を解決し、目的を達成するために、本発明は、第１電力用半導体素子と第２電力用半導体素子とが直列接続された上下アーム構成のブリッジ回路を一つ以上備えた電力変換装置であって、前記第１電力用半導体素子における第１制御用ゲート端子と第１制御用ソース端子とに結線され、前記第１電力用半導体素子に電荷を供給して駆動する第１ゲート駆動回路と、前記第２電力用半導体素子における第２制御用ゲート端子と第２制御用ソース端子とに結線され、前記第２電力用半導体素子に電荷を供給して駆動する第２ゲート駆動回路と、を有し、前記第１電力用半導体素子の第１主電流用ソース端子と前記第２電力用半導体素子の第２主電流用ドレイン端子とが接続され、その接続端は出力配線によって負荷に結線されており、前記第１ゲート駆動回路は、前記接続端と前記負荷との間の出力インダクタによって発生する第１電圧を監視し、監視した電圧値に基づいて前記第１電力用半導体素子を保護する制御を行うことを特徴とする。
　この発明によれば、短絡異常を検知して電力用半導体素子を保護し、短絡電流の通流が解消されるまでの遅れ時間をより小さくできる、という効果を奏する。
図１は、実施の形態１に係る電力変換装置の回路構成を示す図である。 図２は、実施の形態１に係る第１ゲート駆動回路の詳細な回路構成を示す図である。 図３は、実施の形態２に係る電力変換装置の回路構成を示す図である。 図４は、実施の形態２に係る第１ゲート駆動回路の詳細な回路構成を示す図である。 図５は、実施の形態３に係る電力変換装置の回路構成を示す図である。 図６は、実施の形態３に係る第１および第２ゲート駆動回路の詳細な回路構成を示す図である。 図７は、クランプダイオード型の三相３レベル回路に適用した場合の一構成例を示す図である。 図８は、同期整流型の三相３レベル回路に適用した場合の一構成例を示す図である。
　以下に添付図面を参照し、本発明の実施の形態に係る電力変換装置について説明する。なお、以下に示す実施の形態により本発明が限定されるものではない。
実施の形態１．
　図１は、実施の形態１に係る電力変換装置の回路構成を示す図である。実施の形態１に係る電力変換装置１は、トランジスタおよび、このトランジスタに逆並列に接続される還流ダイオードを有する電力用半導体素子を直列接続した上下アーム構成のブリッジ回路を一つの相として、直流コンデンサ２に対して並列接続された三つの相（Ｕ相，Ｖ相，Ｗ相）を構成している。なお、図１は、三相２レベル回路を示しているが、三つの相の構成は同一もしくは同等である。この意味で、本発明は、三相２レベルに限定されるものではない。例えば、単相２レベル回路にも適用可能であり、また、上下アーム構成のブリッジ回路一つのみを有するハーフブリッジ構成の回路にも適用可能である。よって、以下の説明では、主として、Ｕ相に着目した説明を行う。
　Ｕ相上アームを構成する第１電力用半導体素子１１ａと、Ｕ相下アームを構成する第２電力用半導体素子１１ｂとは直列に接続されて直流コンデンサ２に接続される。第１および第２電力用半導体素子（１１ａ，１１ｂ）は、それぞれが一つの筐体に封止された、いわゆる１ｉｎ１モジュールとして構成されている。第１電力用半導体素子１１ａを封止した１ｉｎ１モジュール１０ａには、少なくとも４つの端子、具体的には、第１主電流用ドレイン端子１２ａ、第１主電流用ソース端子１３ａ、第１制御用ゲート端子１４ａおよび第１制御用ソース端子１５ａを備えている。第２電力用半導体素子１１ｂを封止した１ｉｎ１モジュール１０ｂも同様であり、第２主電流用ドレイン端子１２ｂ、第２主電流用ソース端子１３ｂ、第２制御用ゲート端子１４ｂおよび第２制御用ソース端子１５ｂが設けられる。
　第１電力用半導体素子１１ａの第１主電流用ソース端子１３ａと第２電力用半導体素子１１ｂの第２主電流用ドレイン端子１２ｂとの接続端２５は、Ｕ相出力配線７を通じて、負荷としての誘導電動機５に結線されている。誘導電動機５の筐体は、保安上の観点から、グラウンド線６を介して接地されている。また、直流コンデンサ２の負極側も、グラウンド線３を介して接地されている。
　接続端２５と誘導電動機５との間にはＵ相出力インダクタ２０が示されている。このＵ相出力インダクタ２０は、インダクタンス成分を有するものであればよく、コアつきの巻線リアクトルでもコアなしの巻線リアクトルでもよい。また、Ｕ相出力インダクタ２０は、Ｕ相出力配線７の寄生インダクタンスでもよく、この場合には個別にコイルを用意して結線する手間を省くことができる。
　第１ゲート駆動回路１８ａは、第１電力用半導体素子１１ａにおける第１制御用ゲート端子１４ａと第１制御用ソース端子１５ａとに結線され、第１電力用半導体素子１１ａに電荷を供給し、第１電力用半導体素子１１ａを駆動する。
　第２ゲート駆動回路は、第２電力用半導体素子１１ｂにおける第２制御用ゲート端子１４ｂと第２制御用ソース端子１５ｂとに結線され、第２電力用半導体素子１１ｂに電荷を供給し、第２電力用半導体素子１１ｂを駆動する。
　第１電力用半導体素子１１ａの第１主電流用ドレイン端子１２ａは直流コンデンサ２の正極に接続され、第２電力用半導体素子１１ｂの第２主電流用ソース端子１３ｂは直流コンデンサ２の負極に接続されている。第１電力用半導体素子１１ａと第２電力用半導体素子１１ｂは交互にオンする、いわゆるスイッチング動作を行う。
　第１電力用半導体素子１１ａがオン、第２電力用半導体素子１１ｂがオフの場合には、直流コンデンサ２の正極の電位をＵ相出力配線７を通じて誘導電動機５に供給することができる。また、第１電力用半導体素子１１ａがオフ、第２電力用半導体素子１１ｂがオンの場合には、直流コンデンサ２の負極の電位をＵ相出力配線７を通じて誘導電動機５に供給することができる。
　Ｕ相、Ｖ相、Ｗ相の各電力用半導体素子を適切に駆動することで、電力変換装置１から誘導電動機５に供給する電位を変化させることができ、誘導電動機５の回転速度、回転トルクを制御することができる。
　制御部３０は、各電力用半導体素子を駆動する制御信号を生成する。例えばＵ相において、制御部３０から出力される制御信号は、信号絶縁部２４ａ，２４ｂにより絶縁され、それぞれ第１ゲート駆動回路１８ａおよびゲート駆動回路１９に伝達される。
　ここで、信号絶縁部が必要な理由について説明する。例えば第１ゲート駆動回路１８ａは、第１電力用半導体素子１１ａの第１制御用ソース端子１５ａに接続されており、第１ゲート駆動回路１８ａの電位は第１電力用半導体素子１１ａの第１制御用ソース端子１５ａと同じである。
　先に述べたように、第１電力用半導体素子１１ａがオン、第２電力用半導体素子１１ｂがオフの場合には、第１電力用半導体素子１１ａの第１主電流用ソース端子１３ａは、直流コンデンサ２の正極の電位と同一となる。よって、第１ゲート駆動回路１８ａの電位も直流コンデンサの正極の電位とほぼ同一となる。ところが、高い電位にある第１ゲート駆動回路１８ａに対しては、制御部３０から直接に制御信号を伝達することができない。このため、制御信号を絶縁するための信号絶縁部２４ａが必要となる。
　一方、第２電力用半導体素子１１ｂの第２主電流用ソース端子１３ｂは、常に直流コンデンサ２の負極の電位と同一であることから、ゲート駆動回路１９の電位も直流コンデンサ２の負極の電位とほぼ同一となる。すなわち、第１ゲート駆動回路１８ａとは異なり、ゲート駆動回路１９は低い電位にあることから、制御部３０から直接的に制御信号を伝達することが可能である。
　ただし、第２電力用半導体素子１１ｂのスイッチング動作により、寄生の抵抗成分にスイッチング電流が通流し、第２電力用半導体素子１１ｂの第２主電流用ソース端子１３ｂの電位が変動し、また、電位の時間変化率が大きい場合がある。このため、制御部３０の誤動作を防ぐため、ゲート駆動回路１９についても信号絶縁部２４ｂを設けることが好ましい実施態様である。
　なお、信号絶縁部２４ａ，２４ｂは、高い絶縁性と引き換えに、制御部３０からの電気信号を変換して整形処理するため、信号の伝達が遅れるという性質がある。
　図１に示す実施の形態１の回路では、Ｕ相出力インダクタ２０と第１ゲート駆動回路１８ａが信号絶縁部２４ａを介することなく結線されており、第１ゲート駆動回路１８ａがＵ相出力インダクタ２０の両端に発生する電圧を監視している。
　通常、誘導電動機５の回転数は１Ｈｚから１００Ｈｚ程度であり、速くても１ｋＨｚ、１０ｋＨｚ程度である。よって、電力変換装置１が誘導電動機５に供給する交流電流の周波数も、通常、１Ｈｚから１００Ｈｚ程度であり、速くても１ｋＨｚ、１０ｋＨｚ程度である。電流の時間変化率が緩やかなことから、インダクタンス成分に起因する大きな電圧がＵ相出力インダクタ２０の両端に発生することは考えられない。
　つぎに、例えば誘導電動機５に絶縁故障が発生し、Ｕ相出力配線７と誘導電動機５の筐体が低インピーダンスで短絡故障した場合を考える。このとき、直流コンデンサ２の正極→第１電力用半導体素子１１ａ→Ｕ相出力インダクタ２０→Ｕ相出力配線７→誘導電動機５の筐体→グラウンド線６→グラウンド→グラウンド線３→直流コンデンサ２の負極という経路で短絡電流が通流する。この種の短絡電流は、短時間で電流値が増大することから早期に短絡異常を検知して、第１電力用半導体素子１１ａにターンオフ命令を与え、短絡電流の通流を解消する必要がある。
　図１の回路構成によれば、短絡故障発生時にインダクタンスに起因する大きな電圧がＵ相出力インダクタ２０に発生する。第１ゲート駆動回路１８ａは、Ｕ相出力インダクタ２０の両端に発生する電圧を監視することにより、異常を検知して第１電力用半導体素子１１ａをターンオフする。信号の伝達が遅れるという性質をもつ信号絶縁部２４ａを介さないことから、異常が検知されるや否や第１電力用半導体素子１１ａがターンオフされるので、短絡電流の通流が解消されるまでの遅れ時間を小さくすることが可能となる。なお、Ｖ相およびＷ相についても、同様な回路構成を採用するため、Ｖ相およびＷ相に発生した短絡電流についても、短絡電流の通流を短時間に解消することが可能となる。
　また、誘導電動機５に絶縁故障が発生し、Ｕ相出力配線７とＶ相出力配線８とが低インピーダンスで短絡故障したとしても同様である。あるいは、Ｕ相出力配線７とＶ相出力配線８の絶縁が破壊し、低インピーダンスで短絡故障した場合も同様である。これらの場合には、直流コンデンサ２の正極→Ｕ相の第１電力用半導体素子１１ａ→Ｕ相出力インダクタ２０→Ｕ相出力配線７→Ｖ相出力配線８→Ｖ相出力インダクタ２８→Ｖ相の第２電力用半導体素子１１ｂ→直流コンデンサ２の負極という経路で短絡電流が通流する。
　Ｕ相の第１ゲート駆動回路１８ａはＵ相出力インダクタ２０に発生する電圧を監視することにより、異常を検知し、第１電力用半導体素子１１ａをターンオフする。Ｖ相の第１ゲート駆動回路１８ａは、Ｖ相出力インダクタ２８に発生する電圧を監視することにより、異常を検知し、Ｖ相の第１電力用半導体素子１１ａをターンオフする。信号の伝達が遅れるという性質をもつ信号絶縁部を介さないことから、異常が検知されてから第１電力用半導体素子１１ａがターンオフされ、短絡電流の通流が解消されるまでの遅れ時間を小さくすることが可能となる。
　以上の説明から明らかなように、実施の形態１の回路構成によれば、短絡電流が出力リアクトルを通流するような短絡異常であれば、どのような短絡異常が発生しても対処可能であり、短絡異常である旨の信号の伝達を速やかに行って、電力用半導体素子をターンオフし、短絡電流の通流が解消されるまでの遅れ時間を小さくすることが可能となる。
　つぎに、実施の形態１に係る第１ゲート駆動回路１８ａについて説明する。図２は、第１ゲート駆動回路１８ａの詳細な回路構成を示す図であり、周辺回路部品である電力用半導体素子および出力インダクタとの結線も併せて示している。なお、ゲート駆動回路１９は、第２電力用半導体素子１１ｂを駆動制御するための、一般的なゲート駆動回路である。
　第１ゲート駆動回路１８ａでは、オン用コンデンサ３４ａが上位側に、オフ用コンデンサ３６ａが下位側に接続されている。オン用コンデンサ３４ａとオフ用コンデンサ３６ａとの接続点は第１電力用半導体素子１１ａの第１制御用ソース端子１５ａに結線されている。高周波パルストランス、主回路給電など、この分野の当業者には公知の技術により、オン用コンデンサ３４ａおよびオフ用コンデンサ３６ａには電荷が供給され、一定の電圧になるように制御される。
　オン用コンデンサ３４ａの正極は、オン用トランジスタ３０ａ、ゲート抵抗３７ａを介して第１電力用半導体素子１１ａの制御用ゲート端子に結線されている。オフ用コンデンサ３６ａの負極は、オフ用トランジスタ３２ａ、ゲート抵抗３７ａを介して第１電力用半導体素子１１ａの制御用ゲート端子に結線されている。オン用トランジスタ３０ａとオフ用トランジスタ３２ａは、交互にオンする。
　オン用トランジスタ３０ａがオンすると、オン用コンデンサ３４ａの正極→オン用トランジスタ３０ａ→ゲート抵抗３７ａ→第１電力用半導体素子１１ａの制御用ゲート端子→第１電力用半導体素子１１ａの第１制御用ソース端子１５ａ→オン用コンデンサ３４ａの負極の経路で回路が形成される。この動作により、第１電力用半導体素子１１ａの第１制御用ゲート端子１４ａと第１制御用ソース端子１５ａとの間に、オン用コンデンサ３４ａの電圧に相当する正バイアスをかけることができ、第１電力用半導体素子はオン状態となる。
　一方、オフ用トランジスタ３２ａがオンすると、オフ用コンデンサ３６ａの負極→オフ用トランジスタ３２ａ→ゲート抵抗３７ａ→第１電力用半導体素子１１ａの制御用ゲート端子→第１電力用半導体素子１１ａの第１制御用ソース端子１５ａ→オフ用コンデンサ３６ａの正極の経路で回路が形成される。第１電力用半導体素子１１ａの第１制御用ゲート端子１４ａと第１制御用ソース端子１５ａとの間に、オフ用コンデンサ３６ａの電圧に相当する負バイアスをかけることができ、第１電力用半導体素子１１ａはオフ状態となる。
　なお、上述した構成は、ゲート駆動回路の構成の一例である。例えば、ゲート抵抗の位置を変形した構成例もあれば、バイポーラトランジスタではなく、ＭＯＳＦＥＴを使用する構成もある。いずれにせよ、第１ゲート駆動回路１８ａは、第１電力用半導体素子１１ａの第１制御用ソース端子１５ａに接続されており、第１ゲート駆動回路１８ａの電位と第１電力用半導体素子１１ａの第１制御用ソース端子１５ａの電位は同一である。
　信号絶縁部４２ａ，４２ｂは、いわゆるフォトカプラと呼ばれる部品で構成されるのが一般的である。例えば、図２において、信号絶縁部４２ａにおけるフォトカプラの１次側はフォトダイオード４２ａ１により構成される。フォトダイオード４２ａ１は、制御部３０から第１電力用半導体素子１１ａを駆動するための電気信号を受ける。フォトダイオード４２ａ１は明滅し、電気信号を光信号に変換する。フォトカプラの２次側はフォトトランジスタ４２ａ２により構成される。フォトトランジスタ４２ａ２は、フォトダイオード４２ａ１の光信号を受け、２次側の端子の間が導通の状態、２次側の端子の間が非導通の状態を切り替える。つまり、フォトトランジスタ４２ａ２は、光信号を電気信号に変換する。信号絶縁部４２ａの２次側は第１ゲート駆動回路１８ａに結線されており、第１ゲート駆動回路１８ａに電気信号を伝達する。このように、信号絶縁部４２ａを構成するフォトカプラは、光信号を用いることにより制御部３０の電位と第１ゲート駆動回路１８ａの電位を絶縁しつつ、信号を伝達している。
　なお、上記では、信号絶縁部４２ａを、光信号を用いるデバイスにて説明したが、電気信号以外の信号を用いれば絶縁できることから、電界信号を利用するデバイスを用いてもよいし、磁界信号を利用するデバイスを用いてもよい。
　ただし、信号絶縁部４２ａは、高い絶縁性と引き換えに、制御部３０からの電気信号を変換して整形処理するため、信号の伝達が遅れるという性質があることは先にも述べた通りである。
　本発明の要旨の一つは、Ｕ相出力インダクタ２０の両端と第１ゲート駆動回路が信号絶縁部４２ａを介することなく結線されていることである。先に述べたように、通常、電力変換装置１が誘導電動機５を駆動する場合には、インダクタンス成分に起因する大きな電圧がＵ相出力インダクタ２０の両端に発生することはない。一方、短絡異常が発生し、短絡電流がＵ相出力インダクタ２０を通流する経路であれば、Ｕ相出力インダクタ２０の両端にインダクタンス成分に起因する電圧が発生する。したがって、Ｕ相出力インダクタ２０の両端に発生する電圧を用いれば、短絡異常の検出が可能となる。
　なお、Ｕ相出力インダクタ２０のインダクタンス値を調整すれば、発生する電圧値の大きさを調整することができる。いずれにせよ、Ｕ相出力インダクタ２０に発生する電圧は高電圧ではなく、Ｕ相出力インダクタ２０の両端と第１ゲート駆動回路１８ａとを信号絶縁部４２ａを介することなく結線することができる。
　第１ゲート駆動回路１８ａは、Ｕ相出力インダクタ２０の両端に発生する電圧をオペアンプによる差動増幅回路３８ａで処理する。Ｕ相出力インダクタ２０の両端に発生する電圧が大きいほど、差動増幅回路３８ａの出力電圧の変化量も大きくなる。
　コンパレータ４０ａは、差動増幅回路３８ａの出力電圧を受け、基準電圧と比較する。この構成により、Ｕ相出力インダクタ２０の両端に発生する電圧が、予め設定したしきい値電圧を越えると、コンパレータ４０ａの出力が“Ｈｉｇｈ”から“Ｌｏｗ”に切り替わる。コンパレータ４０ａの出力は、第１ゲート駆動回路１８ａのオン用トランジスタ３０ａおよびオフ用トランジスタ３２ａを駆動するトランジスタ３３ａに接続されている。コンパレータ４０ａの出力が、“Ｈｉｇｈ”から“Ｌｏｗ”に切り替わると、制御部３０からの信号がオン指令であるかオフ指令であるかに関わらず、オン用トランジスタ３０ａがオフ、オフ用トランジスタ３２ａがオフになる。すなわち、制御部３０からの信号がオン指令であるかオフ指令であるかに関わらず、第１電力用半導体素子１１ａはオフに制御される。このように、Ｕ相出力インダクタ２０の両端電圧を検出してから、電力用半導体素子に至るまで、信号の伝達が遅れるという性質をもつ信号絶縁部４２ａを介さずに第１電力用半導体素子１１ａを制御できるので、異常短絡を検知してから第１電力用半導体素子１１ａがターンオフされるまでの遅れ時間を小さくすることが可能となる。
　以上説明したように、実施の形態１の電力変換装置によれば、第１電力用半導体素子と第２電力用半導体素子とが直列接続された上下アーム構成のブリッジ回路を一つ以上備えた電力変換装置において、上アームの第１電力用半導体素子に電荷を供給して駆動する第１ゲート駆動回路は、第１電力用半導体素子と第２電力用半導体素子との接続端と負荷との間の出力インダクタによって発生する電圧を監視し、監視した電圧値に基づいて第１電力用半導体素子を保護する制御を行うこととしたので、過大な短絡電流が流れるような短絡異常を検知して第１電力用半導体素子を保護することができ、短絡電流の通流が解消されるまでの遅れ時間をより小さくすることができるという効果が得られる。
　なお、第１ゲート駆動回路を差動増幅器を用いて構成し、出力インダクタの両端に発生する電圧を差動増幅器に入力すれば、出力配線に通流する電流値を推定することができ、推定した電流値に基づいて第１電力用半導体素子を保護する制御を行うことが可能となる。
実施の形態２．
　図３は、実施の形態２に係る電力変換装置の回路構成を示す図である。実施の形態２に係る電力変換装置の実施の形態１との相違点は、図３に示すように、Ｕ相出力インダクタの両端電圧を取り込まずに、第１電力用半導体素子１１ａにおける第１制御用ソース端子１５ａの電位を基準に、Ｕ相出力インダクタの電位を取り込んでいる点と、第１電力用半導体素子１１ａおよび第２電力用半導体素子１１ｂを一つの筐体に封止した、いわゆる２ｉｎ１モジュールとして構成している点である。なお、図１に示した実施の形態１と同一または同等である構成部には同一の符号を付して示し、重複する内容は適宜省略する。
　Ｕ相上アームを構成する第１電力用半導体素子１１ａと、Ｕ相下アームを構成する第２電力用半導体素子１１ｂとは直列に接続されて直流コンデンサ２に接続される。第１電力用半導体素子１１ａと第２電力用半導体素子１１ｂとは、双方が一つの筐体に封止された、いわゆる２ｉｎ１モジュールとして構成されている。第１電力用半導体素子１１ａおよび第２電力用半導体素子１１ｂを封止した２ｉｎ１モジュール１０ｃには、少なくとも７つの端子、具体的には、第１主電流用ドレイン端子１２ａ、第１制御用ゲート端子１４ａ、第１制御用ソース端子１５ａ、第２主電流用ソース端子１３ｂ、第２制御用ゲート端子１４ｂ、第２制御用ソース端子１５ｂおよび負荷接続端子１３ｃが設けられる。
　第１電力用半導体素子１１ａの第１制御用ソース端子１５ａと、２ｉｎ１モジュール１０ｃの内部にある第１電力用半導体素子１１ａと第２電力用半導体素子１１ｂとの接続端２５は、負荷接続端子１３ｃに接続されるＵ相出力配線７を通じて、負荷としての誘導電動機５に結線されている。
　接続端２５と負荷接続端子１３ｃとの間にはＵ相出力インダクタ２１が示され、第１電力用半導体素子１１ａの第１制御用ソース端子１５ａと接続端２５との間には第１インダクタ２２ａが示されている。なお、本実施の形態において、これらのＵ相出力インダクタ２１および第１インダクタ２２ａは、モジュール内配線がもつ寄生インダクタンスを利用する。寄生インダクタンスを利用することにより、個別にコイルを設ける必要がないという利点がある。
　第１ゲート駆動回路１８ｃは、第１電力用半導体素子１１ａにおける第１制御用ゲート端子１４ａと第１制御用ソース端子１５ａとに結線され、第１電力用半導体素子１１ａに電荷を供給し、第１電力用半導体素子１１ａを駆動する。
　図４は、実施の形態２に係る第１ゲート駆動回路１８ｃの詳細な回路構成を示す図である。図４では、周辺回路部品である第１電力用半導体素子１１ａならびに回路要素であるＵ相出力インダクタ２１および第１インダクタ２２ａとの結線も併せて示している。図２に示す第１ゲート駆動回路１８ａとの相違点は、図４の構成に対応するＵ相出力インダクタ２１の両端電圧ではなく、Ｕ相出力インダクタ２１における負荷側端の電位と、第１電力用半導体素子１１ａにおける第１制御用ソース端子１５ａの電位とが入力される点である。この構成は、Ｕ相出力インダクタ２１と第１インダクタ２２ａの両端電圧が入力されると言い換えてもよい。なお、ゲート駆動回路１９は、第２電力用半導体素子１１ｂを駆動制御するための、一般的なゲート駆動回路である。
　第１ゲート駆動回路１８ｃは、Ｕ相出力インダクタ２１と第１インダクタ２２ａの両端に発生する電圧をオペアンプによる時間積分回路３９ａで処理する。Ｕ相出力インダクタ２１と第１インダクタ２２ａの両端に発生する電圧は、通流電流の時間変化率を表すことから、時間積分回路３９ａの出力は、Ｕ相出力インダクタ２１および第１インダクタ２２ａの双方に流れる電流値（通流電流値）を表していることになる。
　すなわち、第１ゲート駆動回路１８ｃは、Ｕ相出力インダクタ２１および第１インダクタ２２ａの通流電流値を知ることができ、電流値にもとづいた異常判定や保護制御が可能となる。
　時間積分回路３９ａの出力はコンパレータ４０ａに入力される。コンパレータ４０ａは、時間積分回路３９ａの出力電圧を受け、基準電圧と比較する。その後の動作は、図２に示した実施の形態１と同様である。すなわち、Ｕ相出力インダクタ２１と第１インダクタ２２ａの両端電圧に基づいて短絡異常を検出した場合には、制御部３０からの信号がオン指令であるかオフ指令であるかに関わらず、第１電力用半導体素子１１ａはオフに制御されることになる。
　以上説明したように、実施の形態２に係る電力変換装置によれば、第１電力用半導体素子と第２電力用半導体素子とが直列接続された上下アーム構成のブリッジ回路を一つ以上備えた電力変換装置において、上アームの第１電力用半導体素子に電荷を供給して駆動する第１ゲート駆動回路は、第１電力用半導体素子と第２電力用半導体素子との接続端と第１主電流用ソース端子との間の第１インダクタによって発生する第１電圧と、接続端と負荷との間の出力インダクタによって発生する第２電圧との合計値を表す第３電圧を監視し、監視した電圧値に基づいて第１電力用半導体素子を保護する制御を行うこととしたので、過大な短絡電流が流れるような短絡異常を検知して第１電力用半導体素子を保護することができ、短絡電流の通流が解消されるまでの遅れ時間をより小さくすることができるという効果が得られる。
　なお、実施の形態２では、上記の通り、第１インダクタによって発生する第１電圧と、出力インダクタによって発生する第２電圧との合計値を表す第３電圧を監視するようにしているが、第１電圧および第２電圧を個別に監視するようにしてもよい。第１電圧と第２電圧との合計値を表す第３電圧を監視する場合に比して、第１ゲート駆動回路への結線が増加するというデメリットがある反面、第１電圧および第２電圧を個別に監視することにより、それぞれの電圧値を個別に確認および評価することができ、短絡異常の態様の区別が容易になるという効果が得られる。
　また、第１インダクタによって発生する第１電圧と出力インダクタによって発生する第２電圧との合計値を表す第３電圧を時間積分することが好ましい。ｄＩ／ｄｔ成分を表す第３電圧を時間積分することにより、電流値を推定できるので、電流値に着目した保護が可能になるという効果が得られる。
　また、実施の形態２に係る電力変換装置によれば、短絡異常の判定に、第１電力用半導体素子と第２電力用半導体素子との間の第１インダクタに発生する第１電圧を使用しているので、第１電力用半導体素子と第２電力用半導体素子との間に短絡電流が流れるような短絡異常をも検出することが可能となる。
　また、実施の形態２に係る電力変換装置では、元々ある筐体内部の配線の寄生インダクタンスを利用できるので、出力リアクトルを個別に設ける必要がないという利点がある。なお、このような実施形態は、２ｉｎ１モジュールを利用することで簡易に実現することができる。
　なお、図３では、２ｉｎ１モジュールでの結線を示しているが、１ｉｎ１モジュールであっても同様な配線が可能である。１ｉｎ１モジュールの場合には、筐体外部の配線の寄生インダクタンスを利用することができる。
　また、実施の形態２では、Ｕ相出力インダクタ２１として筐体内部の配線の寄生インダクタンスを利用する実施形態を示したが、第１ゲート駆動回路１８ｃへの電位の入力を負荷接続端子１３ｃとはせずに、負荷接続端子１３ｃよりも負荷側に近いＵ相出力配線７上の任意の点から入力するようにしてもよい。この場合、Ｕ相出力インダクタ２１としては、内部配線の寄生インダクタンス成分だけではなく、外部配線の寄生インダクタンス成分をも利用できるので、検出部位で発生する電圧を大きくできるという効果が得られる。
　なお、Ｕ相出力インダクタ２１としては、内部配線および外部配線の寄生インダクタンス成分に代えて、もしくは、外部配線の寄生インダクタンス成分に代えて、巻線リアクトルのような実体のある出力リアクトルを用いてもよい。実体のある巻線リアクトルを用いれば、発生する電圧値を大きくすることができ、第１ゲート駆動回路の設計が容易になるという効果が得られる。
実施の形態３．
　図５は、実施の形態３に係る電力変換装置の回路構成を示す図である。実施の形態３に係る電力変換装置の実施の形態２との相違点は、図５に示すように、下アーム側にある第２電力用半導体素子１１ｂを制御する第２ゲート駆動回路１８ｄにもインダクタ（第２インダクタ２２ｂ）の電圧を取り込むようにしている点である。なお、図３に示した実施の形態２と同一または同等である構成部には同一の符号を付して示し、重複する内容は適宜省略する。
　図６は、実施の形態３に係る第１および第２ゲート駆動回路（１８ｃ，１８ｄ）の詳細な回路構成を示す図である。図６では、周辺回路部品である第１および第２電力用半導体素子（１１ａ，１１ｂ）ならびに、回路要素であるＵ相出力インダクタ２１、第１および第２インダクタ（２２ａ，２２ｂ）との結線も併せて示している。図６に示すように、第１ゲート駆動回路１８ｃと第２ゲート駆動回路１８ｄとは同一の回路構成である。ただし、第１ゲート駆動回路１８ｃには、図４の構成と同様に、Ｕ相出力インダクタ２１と第１インダクタ２２ａの両端電圧を入力するのに対し、第２ゲート駆動回路１８ｄには、第２インダクタ２２ｂの両端電圧を入力する構成となる。
　第１ゲート駆動回路１８ｃは、Ｕ相出力インダクタ２１と第１インダクタ２２ａの両端に発生する電圧をオペアンプによる時間積分回路３９ａで処理する。Ｕ相出力インダクタ２１と第１インダクタ２２ａの両端に発生する電圧は、通流電流の時間変化率を表すことから、時間積分回路３９ａの出力は、Ｕ相出力インダクタ２１および第１インダクタ２２ａの双方に流れる電流値（通流電流値）を表すことになる。
　すなわち、第１ゲート駆動回路１８ｃは、Ｕ相出力インダクタ２１および第１インダクタ２２ａの通流電流値を知ることができ、電流値にもとづいた異常判定や保護制御が可能となる。
　また、第２ゲート駆動回路１８ｄは、第２インダクタ２２ｂの両端に発生する電圧をオペアンプによる時間積分回路３９ｂで処理する。第２インダクタ２２ｂの両端に発生する電圧は、通流電流の時間変化率を表すことから、時間積分回路３９ｂの出力は、第２インダクタ２２ｂに流れる電流値（通流電流値）を表すことになる。
　すなわち、第２ゲート駆動回路１８ｄは、第２インダクタ２２ｂの通流電流値を知ることができ、電流値にもとづいた異常判定や保護制御が可能となる。
　なお、実施の形態３の構成において、第１インダクタ２２ａのインダクタンス値と、第２インダクタ２２ｂのインダクタンス値との相違は２０％以下であることが好ましい。その理由は以下の通りである。
　ゲート駆動回路に一般に用いられる部品のおよそのばらつきは、電解コンデンサ２０％、セラミックコンデンサ１０％、抵抗５％である。したがって、第１インダクタ２２ａのインダクタンス値と、第２インダクタ２２ｂのインダクタンス値とのばらつき範囲として、最も数値の大きい電解コンデンサのばらつき値を採用して設計すれば、第１ゲート駆動回路１８ｃと第２ゲート駆動回路１８ｄとの間の部品定数を共通化することができる。部品定数を共通化できれば、特定の部品を選定せずに回路を組み立てることができるので、部品管理が容易となり、部品管理や製造コストが低減できるという効果を得ることができる。
　以上説明したように、実施の形態３に係る電力変換装置によれば、第１電力用半導体素子と第２電力用半導体素子とが直列接続された上下アーム構成のブリッジ回路を一つ以上備えた電力変換装置において、上アームの第１電力用半導体素子に電荷を供給して駆動する第１ゲート駆動回路は、第１電力用半導体素子に流れる電流の経路上に存在する第１インダクタによって発生する第１電圧と、第１電力用半導体素子および第２電力用半導体素子の接続端と負荷との間の出力インダクタによって発生する第２電圧との合計値を表す第３電圧を監視し、監視した電圧値に基づいて第１電力用半導体素子を保護する制御を行い、下アームの第２電力用半導体素子に電荷を供給して駆動する第２ゲート駆動回路は、第２電力用半導体素子に流れる電流の経路上に存在する第２インダクタによって発生する第４電圧を監視し、監視した電圧値に基づいて第２電力用半導体素子を保護する制御を行うこととしたので、過大な短絡電流が流れるような短絡異常を検知して第１および第２電力用半導体素子を保護することができ、短絡電流の通流が解消されるまでの遅れ時間をより小さくすることができるという効果が得られる。
　なお、第２インダクタによって発生する第４電圧を時間積分することが好ましい。ｄＩ／ｄｔ成分を表す第４電圧を時間積分することにより、電流値を推定できるので、電流値に着目した保護が可能になるという効果が得られる。
　また、実施の形態３に係る電力変換装置によれば、短絡異常の判定に、第１電力用半導体素子に流れる電流の経路上に存在する第１インダクタによって発生する第１電圧と、第２電力用半導体素子に流れる電流の経路上に存在する第２インダクタによって発生する第４電圧を使用しているので、短絡電流が第１電力用半導体素子には流れて第２電力用半導体素子には流れないような短絡異常や、これとは逆に短絡電流が第２電力用半導体素子には流れて第１電力用半導体素子には流れないような短絡異常をも検出することが可能となる。
実施の形態４．
　実施の形態１～３では、三相２レベル回路の電力変換装置に適用した場合を例示したが、実施の形態４では、三相３レベル回路の電力変換装置に適用した場合について図７および図８を参照して説明する。図７は、クランプダイオード型の三相３レベル回路の電力変換装置に適用した場合の一構成例を示す図であり、図８は、同期整流型の三相３レベル回路の電力変換装置に適用した場合の一構成例を示す図である。なお、クランプダイオード型の三相３レベルおよび同期整流型の三相３レベルの回路構成については公知であるため、説明を省略する。また、三相２レベルの場合と同様に、三つの相の構成は同一もしくは同等であるため、以下の説明では、Ｕ相に着目して説明する。
　図７において、上位側第１電力用半導体素子１１ａ１、下位側第１電力用半導体素子１１ａ２および上位側クランプダイオード２６ａは上アームを構成し、上位側第２電力用半導体素子１１ｂ１、下位側第２電力用半導体素子１１ｂ２および下位側クランプダイオード２６ｂは下アームを構成する。なお、下位側第１電力用半導体素子１１ａ２と上位側第２電力用半導体素子１１ｂ１との間の接続端を接続端２５とし、上位側第１電力用半導体素子１１ａ１と下位側第１電力用半導体素子１１ａ２との間の接続端を接続端２５ａとし、上位側第２電力用半導体素子１１ｂ１と下位側第２電力用半導体素子１１ｂ２との間の接続端を接続端２５ｂとする。
　上位側第１電力用半導体素子１１ａ１と下位側第１電力用半導体素子１１ａ２との間には上位側第１インダクタ２２ａ１が示され、接続端２５と下位側第１電力用半導体素子１１ａ２との間には下位側第１インダクタ２２ａ２が示され、上位側第２電力用半導体素子１１ｂ１と下位側第２電力用半導体素子１１ｂ２との間には上位側第２インダクタ２２ｂ１が示され、下位側第２電力用半導体素子１１ｂ２と直流コンデンサ２ｂの負極との間には下位側第２インダクタ２２ｂ２が示されている。
　また、接続端２５と誘導電動機５との間にはＵ相出力インダクタ２１ａ２が示され、接続端２５ａと上位側クランプダイオード２６ａのカソードとの間には上位側第３インダクタ２１ａ１が示され、接続端２５ｂと下位側クランプダイオード２６ｂのアノードとの間には下位側第３インダクタ２１ｂ１が示されている。
　なお、本実施の形態において、これらの上位側第１インダクタ２２ａ１、下位側第１インダクタ２２ａ２、上位側第２インダクタ２２ｂ１、下位側第２インダクタ２２ｂ２、Ｕ相出力インダクタ２１ａ２、上位側第３インダクタ２１ａ１および下位側第３インダクタ２１ｂ１としては、モジュール内配線もしくはモジュール外配線がもつ寄生インダクタンスを利用する。寄生インダクタンスを利用することにより、個別にコイルを設ける必要がないという利点がある。
　第１ゲート駆動回路１８ａ１は、上位側第１電力用半導体素子１１ａ１における第１制御用ゲート端子と第１制御用ソース端子とに結線され、上位側第１電力用半導体素子１１ａ１に電荷を供給し、上位側第１電力用半導体素子１１ａ１を駆動する。第１ゲート駆動回路１８ａ２は、下位側第１電力用半導体素子１１ａ２における第１制御用ゲート端子と第１制御用ソース端子とに結線され、下位側第１電力用半導体素子１１ａ２に電荷を供給し、下位側第１電力用半導体素子１１ａ２を駆動する。第２ゲート駆動回路１８ｂ１は、上位側第２電力用半導体素子１１ｂ１における第２制御用ゲート端子と第２制御用ソース端子とに結線され、上位側第２電力用半導体素子１１ｂ１に電荷を供給し、上位側第２電力用半導体素子１１ｂ１を駆動する。第２ゲート駆動回路１８ｂ２は、下位側第２電力用半導体素子１１ｂ２における第２制御用ゲート端子と第２制御用ソース端子とに結線され、下位側第２電力用半導体素子１１ｂ２に電荷を供給し、下位側第２電力用半導体素子１１ｂ２を駆動する。
　第１ゲート駆動回路１８ａ１には、上位側第１インダクタ２２ａ１と上位側第３インダクタ２１ａ１の両端に発生する電圧が入力される。第１ゲート駆動回路１８ａ１の回路構成は、図４または図６に示す第１ゲート駆動回路１８ｃと同一または同等であり、上位側第１インダクタ２２ａ１と上位側第３インダクタ２１ａ１の両端に発生する電圧をオペアンプによる時間積分回路３９ａで処理することにより、上位側第１インダクタ２２ａ１および上位側第３インダクタ２１ａ１に流れる電流値（通流電流値）を把握することができ、この電流値にもとづいた異常判定や保護制御を行うことが可能となる。
　第１ゲート駆動回路１８ａ２、第２ゲート駆動回路１８ｂ１および第２ゲート駆動回路１８ｂ２についても同様な動作であり、説明は省略する。
　同期整流型の三相３レベル回路の電力変換装置においても、基本的な考え方は同じである。同期整流型の三相３レベル回路の電力変換装置では、図８に示すように、上位側クランプダイオード２６ａに代えて上位側第３電力用半導体素子１１ａ３が設けられ、下位側クランプダイオード２６ｂに代えて下位側第３電力用半導体素子１１ｂ３が設けられている。
　上位側第３電力用半導体素子１１ａ３と下位側第３電力用半導体素子１１ｂ３との間の接続端を接続端２５ｃとするとき、接続端２５ｃと上位側第３電力用半導体素子１１ａ３との間には上位側第３インダクタ２２ａ３が示され、接続端２５ｃと下位側第３電力用半導体素子１１ｂ３との間には下位側第３インダクタ２２ｂ３が示され、接続端２５ｃと直流コンデンサ２ｂの正極（２ａの負極）との間にはＵ相入力インダクタ２１ａ３が示されている。
　これらの上位側第３インダクタ２２ａ３、下位側第３インダクタ２２ｂ３およびＵ相入力インダクタ２１ａ３としては、モジュール内配線もしくはモジュール外配線がもつ寄生インダクタンスを利用する。寄生インダクタンスを利用することにより、個別にコイルを設ける必要がないという利点がある。
　第３ゲート駆動回路１８ａ３は、上位側第３電力用半導体素子１１ａ３における第３制御用ゲート端子と第３制御用ソース端子とに結線され、上位側第３電力用半導体素子１１ａ３に電荷を供給し、上位側第３電力用半導体素子１１ａ３を駆動する。第４ゲート駆動回路１８ｂ３は、下位側第３電力用半導体素子１１ｂ３における第３制御用ゲート端子と第３制御用ソース端子とに結線され、下位側第３電力用半導体素子１１ｂ３に電荷を供給し、下位側第３電力用半導体素子１１ｂ３を駆動する。
　第３ゲート駆動回路１８ａ３には、上位側第３インダクタ２２ａ３とＵ相入力インダクタ２１ａ３の両端に発生する電圧が入力される。また、第４ゲート駆動回路１８ｂ３には、下位側第３インダクタ２２ｂ３の両端に発生する電圧が入力される。第３ゲート駆動回路１８ａ３および第４ゲート駆動回路１８ｂ３の回路構成は、図４または図６に示す第１ゲート駆動回路１８ｃと同一または同等である。
　第３ゲート駆動回路１８ａ３では、上位側第３インダクタ２２ａ３とＵ相入力インダクタ２１ａ３の両端に発生する電圧をオペアンプによる時間積分回路３９ａで処理することにより、上位側第３インダクタ２２ａ３とＵ相入力インダクタ２１ａ３に流れる電流値（通流電流値）を把握することができ、この電流値にもとづいた異常判定や保護制御を行うことが可能となる。
　また、第４ゲート駆動回路１８ｂ３では、下位側第３インダクタ２２ｂ３の両端に発生する電圧をオペアンプによる時間積分回路３９ａで処理することにより、下位側第３インダクタ２２ｂ３に流れる電流値（通流電流値）を把握することができ、この電流値にもとづいた異常判定や保護制御を行うことが可能となる。
　なお、以上の実施の形態１～４に示した構成は、本発明の構成の一例であり、別の公知の技術と組み合わせることも可能であるし、本発明の要旨を逸脱しない範囲で、一部を省略する等、変更して構成することも可能であることは言うまでもない。
　以上のように、本発明は、短絡異常を検知して電力用半導体素子を保護することができる電力変換装置として有用である。
　１　電力変換装置、２，２ａ，２ｂ　直流コンデンサ、３，６　グラウンド線、５　誘導電動機、７　Ｕ相出力配線、８　Ｖ相出力配線、１０ａ，１０ｂ　１ｉｎ１モジュール、１０ｃ　２ｉｎ１モジュール、１１ａ　第１電力用半導体素子、１１ａ１　上位側第１電力用半導体素子、１１ａ２　下位側第１電力用半導体素子、１１ａ３　上位側第３電力用半導体素子、１１ｂ　第２電力用半導体素子、１１ｂ１　上位側第２電力用半導体素子、１１ｂ２　下位側第２電力用半導体素子、１１ｂ３　下位側第３電力用半導体素子、１２ａ　第１主電流用ドレイン端子、１２ｂ　第２主電流用ドレイン端子、１３ａ　第１主電流用ソース端子、１３ｂ　第２主電流用ソース端子、１３ｃ　負荷接続端子、１４ａ　第１制御用ゲート端子、１４ｂ　第２制御用ゲート端子、１５ａ　第１制御用ソース端子、１５ｂ　第２制御用ソース端子、１８ａ，１８ａ１，１８ａ２，１８ｃ，１８ｄ　第１ゲート駆動回路、１８ｂ１，１８ｂ２，１８ｄ　第２ゲート駆動回路、１８ａ３　第３ゲート駆動回路、１８ｂ３　第４ゲート駆動回路、１９　ゲート駆動回路、２０，２１，２１ａ２　Ｕ相出力インダクタ、２１ａ１　上位側第３インダクタ、２１ｂ１　下位側第３インダクタ、２１ａ３　Ｕ相入力インダクタ、２２ａ　第１インダクタ、２２ｂ　第２インダクタ、２２ａ１　上位側第１インダクタ、２２ａ２　下位側第１インダクタ、２２ｂ１　上位側第２インダクタ、２２ｂ２　下位側第２インダクタ、２２ａ３　上位側第３インダクタ、２２ｂ３　下位側第３インダクタ、２４ａ，２４ｂ　信号絶縁部、２５，２５ａ，２５ｂ，２５ｃ　接続端、２６ａ　上位側クランプダイオード、２６ｂ　下位側クランプダイオード、２８　Ｖ相出力インダクタ、３０　制御部、３０ａ　オン用トランジスタ、３２ａ　オフ用トランジスタ、３３ａ　トランジスタ、３４ａ　オン用コンデンサ、３６ａ　オフ用コンデンサ、３７ａ　ゲート抵抗、３８ａ　差動増幅回路、３９ａ　時間積分回路、３９ｂ　時間積分回路、４０ａ　コンパレータ、４２ａ，４２ｂ　信号絶縁部、４２ａ１　フォトダイオード、４２ａ２　フォトトランジスタ。

Claims (15)

  1. 　第１電力用半導体素子と第２電力用半導体素子とが直列接続された上下アーム構成のブリッジ回路を一つ以上備えた電力変換装置であって、
    　前記第１電力用半導体素子における第１制御用ゲート端子と第１制御用ソース端子とに結線され、前記第１電力用半導体素子に電荷を供給して駆動する第１ゲート駆動回路と、
    　前記第２電力用半導体素子における第２制御用ゲート端子と第２制御用ソース端子とに結線され、前記第２電力用半導体素子に電荷を供給して駆動する第２ゲート駆動回路と、
    　を有し、
    　前記第１電力用半導体素子の第１主電流用ソース端子と前記第２電力用半導体素子の第２主電流用ドレイン端子とが接続され、その接続端は出力配線によって負荷に結線されており、
    　前記第１ゲート駆動回路は、前記接続端と前記負荷との間の出力インダクタによって発生する第１電圧を監視し、監視した電圧値に基づいて前記第１電力用半導体素子を保護する制御を行うことを特徴とする電力変換装置。
  2. 　前記第１ゲート駆動回路は差動増幅器を備え、
    　前記第１電圧に基づいて前記出力配線に通流する電流値を推定し、推定した電流値に基づいて前記第１電力用半導体素子を保護する制御を行うことを特徴とする請求項１に記載の電力変換装置。
  3. 　前記第１電力用半導体素子と前記第２電力用半導体素子はそれぞれ別の筐体に封止されており、前記出力インダクタは前記出力配線の寄生インダクタンスであることを特徴とする請求項１または２に記載の電力変換装置。
  4. 　前記第１電力用半導体素子と前記第２電力用半導体素子は一つの筐体に封止されており、前記出力インダクタは前記筐体内部の配線による寄生インダクタンスであることを特徴とする請求項１または２に記載の電力変換装置。
  5. 　前記第１電力用半導体素子と前記第２電力用半導体素子は一つの筐体に封止されており、前記出力インダクタは前記筐体外部に配される出力配線の寄生インダクタンスであることを特徴とする請求項１または２に記載の電力変換装置。
  6. 　前記第１電力用半導体素子と前記第２電力用半導体素子は一つの筐体に封止されており、前記出力インダクタは前記筐体内部の出力配線による寄生インダクタンスと前記筐体外部に配される出力配線の寄生インダクタンスとを合わせたインダクタンス成分であることを特徴とする請求項１または２に記載の電力変換装置。
  7. 　第１電力用半導体素子と第２電力用半導体素子とが直列接続された上下アーム構成のブリッジ回路を一つ以上備えた電力変換装置であって、
    　前記第１電力用半導体素子における第１制御用ゲート端子と第１制御用ソース端子とに結線され、前記第１電力用半導体素子に電荷を供給して駆動する第１ゲート駆動回路と、
    　前記第２電力用半導体素子における第２制御用ゲート端子と第２制御用ソース端子とに結線され、前記第２電力用半導体素子に電荷を供給して駆動する第２ゲート駆動回路と、
    　を有し、
    　前記第１電力用半導体素子の第１主電流用ソース端子と前記第２電力用半導体素子の第２主電流用ドレイン端子とが接続され、その接続端は出力配線によって負荷に結線されており、
    　前記第１ゲート駆動回路は、前記第１主電流用ソース端子と前記接続端との間の第１インダクタによって発生する第１電圧および前記接続端と前記負荷との間の出力インダクタによって発生する第２電圧を監視し、監視したそれぞれの電圧値に基づいて前記第１電力用半導体素子を保護する制御を行うことを特徴とする電力変換装置。
  8. 　前記第１ゲート駆動回路は、前記第１電圧と前記第２電圧との合計値を表す第３電圧を監視し、監視した電圧値に基づいて前記第１電力用半導体素子を保護する制御を行うことを特徴とする請求項７に記載の電力変換装置。
  9. 　前記第１ゲート駆動回路は積分器を備え、
    　前記第３電圧を時間積分することで、前記第１主電流用ソース端子を通流する電流値を推定し、推定した電流値に基づいて前記第１電力用半導体素子を保護する制御を行うことを特徴とする請求項８に記載の電力変換装置。
  10. 　前記第２ゲート駆動回路は、前記第２制御用ソース端子と前記第２主電流用ソース端子との間の第２インダクタによって発生する第４電圧を監視し、監視した電圧値に基づいて前記第２電力用半導体素子を保護する制御を行うことを特徴とする請求項７から９の何れか１項に記載の電力変換装置。
  11. 　前記第２ゲート駆動回路は積分器を備え、前記第４電圧を時間積分することで、前記第２主電流用ソース端子を通流する電流値を推定し、推定した電流値に基づいて前記第２電力用半導体素子を保護する制御を行うことを特徴とする請求項１０に記載の電力変換装置。
  12. 　前記第１インダクタと前記第２インダクタのインダクタンス値の相違が２０％以下であることを特徴とする請求項１０に記載の電力変換装置。
  13. 　前記第１電力用半導体素子は一つの筐体に封止されると共に、前記第２電力用半導体素子は別の一つの筐体に封止されており、
    　前記第１インダクタは筐体内部の配線による寄生インダクタンスであり、前記第２インダクタは筐体内部の配線による寄生インダクタンスであり、前記出力インダクタは前記出力配線の寄生インダクタンスであることを特徴とする請求項１０に記載の電力変換装置。
  14. 　前記第１電力用半導体素子と前記第２電力用半導体素子は一つの筐体に封止されており、
    　前記第１インダクタ、前記第２インダクタおよび前記出力インダクタは前記筐体内部の配線による寄生インダクタンスであることを特徴とする請求項１０に記載の電力変換装置。
  15. 　前記第１電力用半導体素子と前記第２電力用半導体素子は一つの筐体に封止されており、
    　前記第１インダクタ、前記第２インダクタは前記筐体内部の配線による寄生インダクタンスであり、前記出力インダクタは前記筐体内部の配線による寄生インダクタンスと前記出力配線の寄生インダクタンスとを合わせたインダクタンス成分であることを特徴とする請求項１０に記載の電力変換装置。
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