JP6099776B2 - 電力変換装置 - Google Patents

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Description

本発明は、電力変換装置に関する。
電力用半導体素子を具備する電力変換装置では、周辺部品の故障などの要因により、電力用半導体素子に過大な短絡電流が流れるような異常短絡事故が発生することがある。この種の電力変換装置では、過大な短絡電流を検知し、電力用半導体素子を安全にオフ状態に移行させることにより、短絡電流の通流を解消して電力変換装置自身および負荷を保護する機能が求められている。
従来技術として、例えば下記特許文献１には、電力変換装置であるインバータと負荷であるモータとの間の配線に設けられた電流検出器の出力値を監視し、電力用半導体素子に過大な電流が流れていると判断すると、電力用半導体素子にターンオフ命令を与える技術が開示されている。
特開平１１−２２０８８４号公報
一般に、電力変換装置における電力用半導体素子の電位は、スイッチング動作に伴って大きく変動する。そのため、電力用半導体素子を駆動するゲート駆動回路と制御部との間には電気的に信号を絶縁する信号絶縁部が設けられる。ところが、信号絶縁部を設けた場合、信号絶縁部に生じる信号伝達の遅れ時間が問題となる。
例えば上記特許文献１の回路に信号絶縁部を設けた場合、制御部が電力用半導体素子に保護のためのターンオフ命令を与えてから実際にゲート駆動回路が電力用半導体素子をターンオフするまでの遅れ時間が大きくなる。そのため、短絡電流の時間変化率ｄＩ／ｄｔの大きな短絡異常が発生すると、電力変換装置の保護機能が間に合わず、電力用半導体素子の破壊を防げないという課題が認められる。
本発明は、上記に鑑みてなされたものであって、過大な短絡電流が流れるような短絡異常を検知して電力用半導体素子を保護し、短絡電流の通流が解消されるまでの遅れ時間をより小さくした電力変換装置を提供することを目的とする。
上述した課題を解決し、目的を達成するために、本発明は、第１電力用半導体素子と第２電力用半導体素子とが直列接続された上下アーム構成のブリッジ回路を一つ以上備えた電力変換装置であって、前記第１電力用半導体素子における第１制御用ゲート端子と第１制御用ソース端子とに結線され、前記第１電力用半導体素子に電荷を供給して前記第１電力用半導体素子を駆動する第１ゲート駆動回路と、前記第２電力用半導体素子における第２制御用ゲート端子と第２制御用ソース端子とに結線され、前記第２電力用半導体素子に電荷を供給して前記第２電力用半導体素子を駆動する第２ゲート駆動回路と、を有し、前記第１電力用半導体素子の第１主電流用ソース端子と前記第２電力用半導体素子の第２主電流用ドレイン端子とが接続され、その接続端は出力配線によって負荷に結線されており、前記第１ゲート駆動回路は、前記接続端と前記負荷との間の出力インダクタによって発生する第１電圧を監視し、監視した電圧値に基づいて前記第１電力用半導体素子を保護する制御を行うことを特徴とする。
この発明によれば、短絡異常を検知して電力用半導体素子を保護し、短絡電流の通流が解消されるまでの遅れ時間をより小さくできる、という効果を奏する。
図１は、実施の形態１に係る電力変換装置の回路構成を示す図である。 図２は、実施の形態１に係る第１ゲート駆動回路の詳細な回路構成を示す図である。 図３は、実施の形態２に係る電力変換装置の回路構成を示す図である。 図４は、実施の形態２に係る第１ゲート駆動回路の詳細な回路構成を示す図である。 図５は、実施の形態３に係る電力変換装置の回路構成を示す図である。 図６は、実施の形態３に係る第１および第２ゲート駆動回路の詳細な回路構成を示す図である。 図７は、クランプダイオード型の三相３レベル回路に適用した場合の一構成例を示す図である。 図８は、同期整流型の三相３レベル回路に適用した場合の一構成例を示す図である。
以下に添付図面を参照し、本発明の実施の形態に係る電力変換装置について説明する。なお、以下に示す実施の形態により本発明が限定されるものではない。
実施の形態１．
図１は、実施の形態１に係る電力変換装置の回路構成を示す図である。実施の形態１に係る電力変換装置１は、トランジスタおよび、このトランジスタに逆並列に接続される還流ダイオードを有する電力用半導体素子を直列接続した上下アーム構成のブリッジ回路を一つの相として、直流コンデンサ２に対して並列接続された三つの相（Ｕ相，Ｖ相，Ｗ相）を構成している。なお、図１は、三相２レベル回路を示しているが、三つの相の構成は同一もしくは同等である。この意味で、本発明は、三相２レベルに限定されるものではない。例えば、単相２レベル回路にも適用可能であり、また、上下アーム構成のブリッジ回路一つのみを有するハーフブリッジ構成の回路にも適用可能である。よって、以下の説明では、主として、Ｕ相に着目した説明を行う。
Ｕ相上アームを構成する第１電力用半導体素子１１ａと、Ｕ相下アームを構成する第２電力用半導体素子１１ｂとは直列に接続されて直流コンデンサ２に接続される。第１および第２電力用半導体素子（１１ａ，１１ｂ）は、それぞれが一つの筐体に封止された、いわゆる１ｉｎ１モジュールとして構成されている。第１電力用半導体素子１１ａを封止した１ｉｎ１モジュール１０ａには、少なくとも４つの端子、具体的には、第１主電流用ドレイン端子１２ａ、第１主電流用ソース端子１３ａ、第１制御用ゲート端子１４ａおよび第１制御用ソース端子１５ａを備えている。第２電力用半導体素子１１ｂを封止した１ｉｎ１モジュール１０ｂも同様であり、第２主電流用ドレイン端子１２ｂ、第２主電流用ソース端子１３ｂ、第２制御用ゲート端子１４ｂおよび第２制御用ソース端子１５ｂが設けられる。
第１電力用半導体素子１１ａの第１主電流用ソース端子１３ａと第２電力用半導体素子１１ｂの第２主電流用ドレイン端子１２ｂとの接続端２５は、Ｕ相出力配線７を通じて、負荷としての誘導電動機５に結線されている。誘導電動機５の筐体は、保安上の観点から、グラウンド線６を介して接地されている。また、直流コンデンサ２の負極側も、グラウンド線３を介して接地されている。
接続端２５と誘導電動機５との間にはＵ相出力インダクタ２０が示されている。このＵ相出力インダクタ２０は、インダクタンス成分を有するものであればよく、コアつきの巻線リアクトルでもコアなしの巻線リアクトルでもよい。また、Ｕ相出力インダクタ２０は、Ｕ相出力配線７の寄生インダクタンスでもよく、この場合には個別にコイルを用意して結線する手間を省くことができる。
第１ゲート駆動回路１８ａは、第１電力用半導体素子１１ａにおける第１制御用ゲート端子１４ａと第１制御用ソース端子１５ａとに結線され、第１電力用半導体素子１１ａに電荷を供給し、第１電力用半導体素子１１ａを駆動する。
第２ゲート駆動回路１９は、第２電力用半導体素子１１ｂにおける第２制御用ゲート端子１４ｂと第２制御用ソース端子１５ｂとに結線され、第２電力用半導体素子１１ｂに電荷を供給し、第２電力用半導体素子１１ｂを駆動する。
第１電力用半導体素子１１ａの第１主電流用ドレイン端子１２ａは直流コンデンサ２の正極に接続され、第２電力用半導体素子１１ｂの第２主電流用ソース端子１３ｂは直流コンデンサ２の負極に接続されている。第１電力用半導体素子１１ａと第２電力用半導体素子１１ｂは交互にオンする、いわゆるスイッチング動作を行う。
第１電力用半導体素子１１ａがオン、第２電力用半導体素子１１ｂがオフの場合には、直流コンデンサ２の正極の電位をＵ相出力配線７を通じて誘導電動機５に供給することができる。また、第１電力用半導体素子１１ａがオフ、第２電力用半導体素子１１ｂがオンの場合には、直流コンデンサ２の負極の電位をＵ相出力配線７を通じて誘導電動機５に供給することができる。
Ｕ相、Ｖ相、Ｗ相の各電力用半導体素子を適切に駆動することで、電力変換装置１から誘導電動機５に供給する電位を変化させることができ、誘導電動機５の回転速度、回転トルクを制御することができる。
制御部３０は、各電力用半導体素子を駆動する制御信号を生成する。例えばＵ相において、制御部３０から出力される制御信号は、信号絶縁部２４ａ，２４ｂにより絶縁され、それぞれ第１ゲート駆動回路１８ａおよび第２ゲート駆動回路１９に伝達される。
ここで、信号絶縁部が必要な理由について説明する。例えば第１ゲート駆動回路１８ａは、第１電力用半導体素子１１ａの第１制御用ソース端子１５ａに接続されており、第１ゲート駆動回路１８ａの電位は第１電力用半導体素子１１ａの第１制御用ソース端子１５ａと同じである。
先に述べたように、第１電力用半導体素子１１ａがオン、第２電力用半導体素子１１ｂがオフの場合には、第１電力用半導体素子１１ａの第１主電流用ソース端子１３ａは、直流コンデンサ２の正極の電位と同一となる。よって、第１ゲート駆動回路１８ａの電位も直流コンデンサ２の正極の電位とほぼ同一となる。ところが、高い電位にある第１ゲート駆動回路１８ａに対しては、制御部３０から直接に制御信号を伝達することができない。このため、制御信号を絶縁するための信号絶縁部２４ａが必要となる。
一方、第２電力用半導体素子１１ｂの第２主電流用ソース端子１３ｂは、常に直流コンデンサ２の負極の電位と同一であることから、第２ゲート駆動回路１９の電位も直流コンデンサ２の負極の電位とほぼ同一となる。すなわち、第１ゲート駆動回路１８ａとは異なり、第２ゲート駆動回路１９は低い電位にあることから、制御部３０から直接的に制御信号を伝達することが可能である。
ただし、第２電力用半導体素子１１ｂのスイッチング動作により、寄生の抵抗成分にスイッチング電流が通流し、第２電力用半導体素子１１ｂの第２主電流用ソース端子１３ｂの電位が変動し、また、電位の時間変化率が大きい場合がある。このため、制御部３０の誤動作を防ぐため、第２ゲート駆動回路１９についても信号絶縁部２４ｂを設けることが好ましい実施態様である。
なお、信号絶縁部２４ａ，２４ｂは、高い絶縁性と引き換えに、制御部３０からの電気信号を変換して整形処理するため、信号の伝達が遅れるという性質がある。
図１に示す実施の形態１の回路では、Ｕ相出力インダクタ２０と第１ゲート駆動回路１８ａが信号絶縁部２４ａを介することなく結線されており、第１ゲート駆動回路１８ａがＵ相出力インダクタ２０の両端に発生する電圧を監視している。
通常、誘導電動機５の回転数は１Ｈｚから１００Ｈｚ程度であり、速くても１ｋＨｚ、１０ｋＨｚ程度である。よって、電力変換装置１が誘導電動機５に供給する交流電流の周波数も、通常、１Ｈｚから１００Ｈｚ程度であり、速くても１ｋＨｚ、１０ｋＨｚ程度である。電流の時間変化率が緩やかなことから、インダクタンス成分に起因する大きな電圧がＵ相出力インダクタ２０の両端に発生することは考えられない。
つぎに、例えば誘導電動機５に絶縁故障が発生し、Ｕ相出力配線７と誘導電動機５の筐体が低インピーダンスで短絡故障した場合を考える。このとき、直流コンデンサ２の正極→第１電力用半導体素子１１ａ→Ｕ相出力インダクタ２０→Ｕ相出力配線７→誘導電動機５の筐体→グラウンド線６→グラウンド→グラウンド線３→直流コンデンサ２の負極という経路で短絡電流が通流する。この種の短絡電流は、短時間で電流値が増大することから早期に短絡異常を検知して、第１電力用半導体素子１１ａにターンオフ命令を与え、短絡電流の通流を解消する必要がある。
図１の回路構成によれば、短絡故障発生時にインダクタンスに起因する大きな電圧がＵ相出力インダクタ２０に発生する。第１ゲート駆動回路１８ａは、Ｕ相出力インダクタ２０の両端に発生する電圧を監視することにより、異常を検知して第１電力用半導体素子１１ａをターンオフする。信号の伝達が遅れるという性質をもつ信号絶縁部２４ａを介さないことから、異常が検知されるや否や第１電力用半導体素子１１ａがターンオフされるので、短絡電流の通流が解消されるまでの遅れ時間を小さくすることが可能となる。なお、Ｖ相およびＷ相についても、同様な回路構成を採用するため、Ｖ相およびＷ相に発生した短絡電流についても、短絡電流の通流を短時間に解消することが可能となる。
また、誘導電動機５に絶縁故障が発生し、Ｕ相出力配線７とＶ相出力配線８とが低インピーダンスで短絡故障したとしても同様である。あるいは、Ｕ相出力配線７とＶ相出力配線８の絶縁が破壊し、低インピーダンスで短絡故障した場合も同様である。これらの場合には、直流コンデンサ２の正極→Ｕ相の第１電力用半導体素子１１ａ→Ｕ相出力インダクタ２０→Ｕ相出力配線７→Ｖ相出力配線８→Ｖ相出力インダクタ２８→Ｖ相の第２電力用半導体素子１１ｂ→直流コンデンサ２の負極という経路で短絡電流が通流する。
Ｕ相の第１ゲート駆動回路１８ａはＵ相出力インダクタ２０に発生する電圧を監視することにより、異常を検知し、第１電力用半導体素子１１ａをターンオフする。Ｖ相の第１ゲート駆動回路１８ａは、Ｖ相出力インダクタ２８に発生する電圧を監視することにより、異常を検知し、Ｖ相の第１電力用半導体素子１１ａをターンオフする。信号の伝達が遅れるという性質をもつ信号絶縁部を介さないことから、異常が検知されてから第１電力用半導体素子１１ａがターンオフされ、短絡電流の通流が解消されるまでの遅れ時間を小さくすることが可能となる。
以上の説明から明らかなように、実施の形態１の回路構成によれば、短絡電流が出力リアクトルを通流するような短絡異常であれば、どのような短絡異常が発生しても対処可能であり、短絡異常である旨の信号の伝達を速やかに行って、電力用半導体素子をターンオフし、短絡電流の通流が解消されるまでの遅れ時間を小さくすることが可能となる。
つぎに、実施の形態１に係る第１ゲート駆動回路１８ａについて説明する。図２は、第１ゲート駆動回路１８ａの詳細な回路構成を示す図であり、周辺回路部品である電力用半導体素子および出力インダクタとの結線も併せて示している。なお、第２ゲート駆動回路１９は、第２電力用半導体素子１１ｂを駆動制御するための、一般的なゲート駆動回路である。
第１ゲート駆動回路１８ａでは、オン用コンデンサ３４ａが上位側に、オフ用コンデンサ３６ａが下位側に接続されている。オン用コンデンサ３４ａとオフ用コンデンサ３６ａとの接続点は第１電力用半導体素子１１ａの第１制御用ソース端子１５ａに結線されている。高周波パルストランス、主回路給電など、この分野の当業者には公知の技術により、オン用コンデンサ３４ａおよびオフ用コンデンサ３６ａには電荷が供給され、一定の電圧になるように制御される。
オン用コンデンサ３４ａの正極は、オン用トランジスタ３０ａ、ゲート抵抗３７ａを介して第１電力用半導体素子１１ａの第１制御用ゲート端子１４ａに結線されている。オフ用コンデンサ３６ａの負極は、オフ用トランジスタ３２ａ、ゲート抵抗３７ａを介して第１電力用半導体素子１１ａの第１制御用ゲート端子１４ａに結線されている。オン用トランジスタ３０ａとオフ用トランジスタ３２ａは、交互にオンする。
オン用トランジスタ３０ａがオンすると、オン用コンデンサ３４ａの正極→オン用トランジスタ３０ａ→ゲート抵抗３７ａ→第１電力用半導体素子１１ａの第１制御用ゲート端子１４ａ→第１電力用半導体素子１１ａの第１制御用ソース端子１５ａ→オン用コンデンサ３４ａの負極の経路で回路が形成される。この動作により、第１電力用半導体素子１１ａの第１制御用ゲート端子１４ａと第１制御用ソース端子１５ａとの間に、オン用コンデンサ３４ａの電圧に相当する正バイアスをかけることができ、第１電力用半導体素子１１ａはオン状態となる。
一方、オフ用トランジスタ３２ａがオンすると、オフ用コンデンサ３６ａの負極→オフ用トランジスタ３２ａ→ゲート抵抗３７ａ→第１電力用半導体素子１１ａの第１制御用ゲート端子１４ａ→第１電力用半導体素子１１ａの第１制御用ソース端子１５ａ→オフ用コンデンサ３６ａの正極の経路で回路が形成される。第１電力用半導体素子１１ａの第１制御用ゲート端子１４ａと第１制御用ソース端子１５ａとの間に、オフ用コンデンサ３６ａの電圧に相当する負バイアスをかけることができ、第１電力用半導体素子１１ａはオフ状態となる。
なお、上述した構成は、ゲート駆動回路の構成の一例である。例えば、ゲート抵抗の位置を変形した構成例もあれば、バイポーラトランジスタではなく、ＭＯＳＦＥＴを使用する構成もある。いずれにせよ、第１ゲート駆動回路１８ａは、第１電力用半導体素子１１ａの第１制御用ソース端子１５ａに接続されており、第１ゲート駆動回路１８ａの電位と第１電力用半導体素子１１ａの第１制御用ソース端子１５ａの電位は同一である。
信号絶縁部２４ａ，２４ｂは、いわゆるフォトカプラと呼ばれる部品で構成されるのが一般的である。例えば、図２において、信号絶縁部２４ａにおけるフォトカプラの１次側はフォトダイオード２４ａ１により構成される。フォトダイオード２４ａ１は、制御部３０から第１電力用半導体素子１１ａを駆動するための電気信号を受ける。フォトダイオード２４ａ１は明滅し、電気信号を光信号に変換する。フォトカプラの２次側はフォトトランジスタ２４ａ２により構成される。フォトトランジスタ２４ａ２は、フォトダイオード２４ａ１の光信号を受け、２次側の端子の間が導通の状態、２次側の端子の間が非導通の状態を切り替える。つまり、フォトトランジスタ２４ａ２は、光信号を電気信号に変換する。信号絶縁部２４ａの２次側は第１ゲート駆動回路１８ａに結線されており、第１ゲート駆動回路１８ａに電気信号を伝達する。このように、信号絶縁部２４ａを構成するフォトカプラは、光信号を用いることにより制御部３０の電位と第１ゲート駆動回路１８ａの電位を絶縁しつつ、信号を伝達している。
なお、上記では、信号絶縁部２４ａを、光信号を用いるデバイスにて説明したが、電気信号以外の信号を用いれば絶縁できることから、電界信号を利用するデバイスを用いてもよいし、磁界信号を利用するデバイスを用いてもよい。
ただし、信号絶縁部２４ａは、高い絶縁性と引き換えに、制御部３０からの電気信号を変換して整形処理するため、信号の伝達が遅れるという性質があることは先にも述べた通りである。
本発明の要旨の一つは、Ｕ相出力インダクタ２０の両端と第１ゲート駆動回路１８ａが信号絶縁部２４ａを介することなく結線されていることである。先に述べたように、通常、電力変換装置１が誘導電動機５を駆動する場合には、インダクタンス成分に起因する大きな電圧がＵ相出力インダクタ２０の両端に発生することはない。一方、短絡異常が発生し、短絡電流がＵ相出力インダクタ２０を通流する経路であれば、Ｕ相出力インダクタ２０の両端にインダクタンス成分に起因する電圧が発生する。したがって、Ｕ相出力インダクタ２０の両端に発生する電圧を用いれば、短絡異常の検出が可能となる。
なお、Ｕ相出力インダクタ２０のインダクタンス値を調整すれば、発生する電圧値の大きさを調整することができる。いずれにせよ、Ｕ相出力インダクタ２０に発生する電圧は高電圧ではなく、Ｕ相出力インダクタ２０の両端と第１ゲート駆動回路１８ａとを信号絶縁部２４ａを介することなく結線することができる。
第１ゲート駆動回路１８ａは、Ｕ相出力インダクタ２０の両端に発生する電圧をオペアンプによる差動増幅回路３８ａで処理する。Ｕ相出力インダクタ２０の両端に発生する電圧が大きいほど、差動増幅回路３８ａの出力電圧の変化量も大きくなる。
コンパレータ４０ａは、差動増幅回路３８ａの出力電圧を受け、基準電圧と比較する。この構成により、Ｕ相出力インダクタ２０の両端に発生する電圧が、予め設定したしきい値電圧を越えると、コンパレータ４０ａの出力が“Ｈｉｇｈ”から“Ｌｏｗ”に切り替わる。コンパレータ４０ａの出力は、第１ゲート駆動回路１８ａのオン用トランジスタ３０ａおよびオフ用トランジスタ３２ａを駆動するトランジスタ３３ａに接続されている。コンパレータ４０ａの出力が、“Ｈｉｇｈ”から“Ｌｏｗ”に切り替わると、制御部３０からの信号がオン指令であるかオフ指令であるかに関わらず、オン用トランジスタ３０ａがオフ、オフ用トランジスタ３２ａがオフになる。すなわち、制御部３０からの信号がオン指令であるかオフ指令であるかに関わらず、第１電力用半導体素子１１ａはオフに制御される。このように、Ｕ相出力インダクタ２０の両端電圧を検出してから、電力用半導体素子に至るまで、信号の伝達が遅れるという性質をもつ信号絶縁部２４ａを介さずに第１電力用半導体素子１１ａを制御できるので、異常短絡を検知してから第１電力用半導体素子１１ａがターンオフされるまでの遅れ時間を小さくすることが可能となる。
以上説明したように、実施の形態１の電力変換装置によれば、第１電力用半導体素子と第２電力用半導体素子とが直列接続された上下アーム構成のブリッジ回路を一つ以上備えた電力変換装置において、上アームの第１電力用半導体素子に電荷を供給して駆動する第１ゲート駆動回路は、第１電力用半導体素子と第２電力用半導体素子との接続端と負荷との間の出力インダクタによって発生する電圧を監視し、監視した電圧値に基づいて第１電力用半導体素子を保護する制御を行うこととしたので、過大な短絡電流が流れるような短絡異常を検知して第１電力用半導体素子を保護することができ、短絡電流の通流が解消されるまでの遅れ時間をより小さくすることができるという効果が得られる。
なお、第１ゲート駆動回路を差動増幅器を用いて構成し、出力インダクタの両端に発生する電圧を差動増幅器に入力すれば、出力配線に通流する電流値を推定することができ、推定した電流値に基づいて第１電力用半導体素子を保護する制御を行うことが可能となる。
実施の形態２．
図３は、実施の形態２に係る電力変換装置の回路構成を示す図である。実施の形態２に係る電力変換装置の実施の形態１との相違点は、図３に示すように、Ｕ相出力インダクタの両端電圧を取り込まずに、第１電力用半導体素子１１ａにおける第１制御用ソース端子１５ａの電位を基準に、Ｕ相出力インダクタの電位を取り込んでいる点と、第１電力用半導体素子１１ａおよび第２電力用半導体素子１１ｂを一つの筐体に封止した、いわゆる２ｉｎ１モジュールとして構成している点である。なお、図１に示した実施の形態１と同一または同等である構成部には同一の符号を付して示し、重複する内容は適宜省略する。
Ｕ相上アームを構成する第１電力用半導体素子１１ａと、Ｕ相下アームを構成する第２電力用半導体素子１１ｂとは直列に接続されて直流コンデンサ２に接続される。第１電力用半導体素子１１ａと第２電力用半導体素子１１ｂとは、双方が一つの筐体に封止された、いわゆる２ｉｎ１モジュールとして構成されている。第１電力用半導体素子１１ａおよび第２電力用半導体素子１１ｂを封止した２ｉｎ１モジュール１０ｃには、少なくとも７つの端子、具体的には、第１主電流用ドレイン端子１２ａ、第１制御用ゲート端子１４ａ、第１制御用ソース端子１５ａ、第２主電流用ソース端子１３ｂ、第２制御用ゲート端子１４ｂ、第２制御用ソース端子１５ｂおよび負荷接続端子１３ｃが設けられる。
第１電力用半導体素子１１ａの第１制御用ソース端子１５ａと、２ｉｎ１モジュール１０ｃの内部にある第１電力用半導体素子１１ａと第２電力用半導体素子１１ｂとの接続端２５は、負荷接続端子１３ｃに接続されるＵ相出力配線７を通じて、負荷としての誘導電動機５に結線されている。
接続端２５と負荷接続端子１３ｃとの間にはＵ相出力インダクタ２１が示され、第１電力用半導体素子１１ａの第１制御用ソース端子１５ａと接続端２５との間には第１インダクタ２２ａが示されている。なお、本実施の形態において、これらのＵ相出力インダクタ２１および第１インダクタ２２ａは、モジュール内配線がもつ寄生インダクタンスを利用する。寄生インダクタンスを利用することにより、個別にコイルを設ける必要がないという利点がある。
第１ゲート駆動回路１８ｃは、第１電力用半導体素子１１ａにおける第１制御用ゲート端子１４ａと第１制御用ソース端子１５ａとに結線され、第１電力用半導体素子１１ａに電荷を供給し、第１電力用半導体素子１１ａを駆動する。
図４は、実施の形態２に係る第１ゲート駆動回路１８ｃの詳細な回路構成を示す図である。図４では、周辺回路部品である第１電力用半導体素子１１ａならびに回路要素であるＵ相出力インダクタ２１および第１インダクタ２２ａとの結線も併せて示している。図２に示す第１ゲート駆動回路１８ａとの相違点は、図４の構成に対応するＵ相出力インダクタ２１の両端電圧ではなく、Ｕ相出力インダクタ２１における負荷側端の電位と、第１電力用半導体素子１１ａにおける第１制御用ソース端子１５ａの電位とが入力される点である。この構成は、Ｕ相出力インダクタ２１と第１インダクタ２２ａの両端電圧が入力されると言い換えてもよい。なお、第２ゲート駆動回路１９は、第２電力用半導体素子１１ｂを駆動制御するための、一般的なゲート駆動回路である。
第１ゲート駆動回路１８ｃは、Ｕ相出力インダクタ２１と第１インダクタ２２ａの両端に発生する電圧をオペアンプによる時間積分回路３９ａで処理する。Ｕ相出力インダクタ２１と第１インダクタ２２ａの両端に発生する電圧は、通流電流の時間変化率を表すことから、時間積分回路３９ａの出力は、Ｕ相出力インダクタ２１および第１インダクタ２２ａの双方に流れる電流値（通流電流値）を表していることになる。
すなわち、第１ゲート駆動回路１８ｃは、Ｕ相出力インダクタ２１および第１インダクタ２２ａの通流電流値を知ることができ、電流値にもとづいた異常判定や保護制御が可能となる。
時間積分回路３９ａの出力はコンパレータ４０ａに入力される。コンパレータ４０ａは、時間積分回路３９ａの出力電圧を受け、基準電圧と比較する。その後の動作は、図２に示した実施の形態１と同様である。すなわち、Ｕ相出力インダクタ２１と第１インダクタ２２ａの両端電圧に基づいて短絡異常を検出した場合には、制御部３０からの信号がオン指令であるかオフ指令であるかに関わらず、第１電力用半導体素子１１ａはオフに制御されることになる。
以上説明したように、実施の形態２に係る電力変換装置によれば、第１電力用半導体素子と第２電力用半導体素子とが直列接続された上下アーム構成のブリッジ回路を一つ以上備えた電力変換装置において、上アームの第１電力用半導体素子に電荷を供給して駆動する第１ゲート駆動回路は、第１電力用半導体素子と第２電力用半導体素子との接続端と第１主電流用ソース端子との間の第１インダクタによって発生する第１電圧と、接続端と負荷との間の出力インダクタによって発生する第２電圧との合計値を表す第３電圧を監視し、監視した電圧値に基づいて第１電力用半導体素子を保護する制御を行うこととしたので、過大な短絡電流が流れるような短絡異常を検知して第１電力用半導体素子を保護することができ、短絡電流の通流が解消されるまでの遅れ時間をより小さくすることができるという効果が得られる。
なお、実施の形態２では、上記の通り、第１インダクタによって発生する第１電圧と、出力インダクタによって発生する第２電圧との合計値を表す第３電圧を監視するようにしているが、第１電圧および第２電圧を個別に監視するようにしてもよい。第１電圧と第２電圧との合計値を表す第３電圧を監視する場合に比して、第１ゲート駆動回路への結線が増加するというデメリットがある反面、第１電圧および第２電圧を個別に監視することにより、それぞれの電圧値を個別に確認および評価することができ、短絡異常の態様の区別が容易になるという効果が得られる。
また、第１インダクタによって発生する第１電圧と出力インダクタによって発生する第２電圧との合計値を表す第３電圧を時間積分することが好ましい。ｄＩ／ｄｔ成分を表す第３電圧を時間積分することにより、電流値を推定できるので、電流値に着目した保護が可能になるという効果が得られる。
また、実施の形態２に係る電力変換装置によれば、短絡異常の判定に、第１電力用半導体素子と第２電力用半導体素子との間の第１インダクタに発生する第１電圧を使用しているので、第１電力用半導体素子と第２電力用半導体素子との間に短絡電流が流れるような短絡異常をも検出することが可能となる。
また、実施の形態２に係る電力変換装置では、元々ある筐体内部の配線の寄生インダクタンスを利用できるので、出力リアクトルを個別に設ける必要がないという利点がある。なお、このような実施形態は、２ｉｎ１モジュールを利用することで簡易に実現することができる。
なお、図３では、２ｉｎ１モジュールでの結線を示しているが、１ｉｎ１モジュールであっても同様な配線が可能である。１ｉｎ１モジュールの場合には、筐体外部の配線の寄生インダクタンスを利用することができる。
また、実施の形態２では、Ｕ相出力インダクタ２１として筐体内部の配線の寄生インダクタンスを利用する実施形態を示したが、第１ゲート駆動回路１８ｃへの電位の入力を負荷接続端子１３ｃとはせずに、負荷接続端子１３ｃよりも負荷側に近いＵ相出力配線７上の任意の点から入力するようにしてもよい。この場合、Ｕ相出力インダクタ２１としては、内部配線の寄生インダクタンス成分だけではなく、外部配線の寄生インダクタンス成分をも利用できるので、検出部位で発生する電圧を大きくできるという効果が得られる。
なお、Ｕ相出力インダクタ２１としては、内部配線および外部配線の寄生インダクタンス成分に代えて、もしくは、外部配線の寄生インダクタンス成分に代えて、巻線リアクトルのような実体のある出力リアクトルを用いてもよい。実体のある巻線リアクトルを用いれば、発生する電圧値を大きくすることができ、第１ゲート駆動回路の設計が容易になるという効果が得られる。
実施の形態３．
図５は、実施の形態３に係る電力変換装置の回路構成を示す図である。実施の形態３に係る電力変換装置の実施の形態２との相違点は、図５に示すように、下アーム側にある第２電力用半導体素子１１ｂを制御する第２ゲート駆動回路１８ｄにもインダクタ（第２インダクタ２２ｂ）の電圧を取り込むようにしている点である。なお、図３に示した実施の形態２と同一または同等である構成部には同一の符号を付して示し、重複する内容は適宜省略する。
図６は、実施の形態３に係る第１および第２ゲート駆動回路（１８ｃ，１８ｄ）の詳細な回路構成を示す図である。図６では、周辺回路部品である第１および第２電力用半導体素子（１１ａ，１１ｂ）ならびに、回路要素であるＵ相出力インダクタ２１、第１および第２インダクタ（２２ａ，２２ｂ）との結線も併せて示している。図６に示すように、第１ゲート駆動回路１８ｃと第２ゲート駆動回路１８ｄとは同一の回路構成である。ただし、第１ゲート駆動回路１８ｃには、図４の構成と同様に、Ｕ相出力インダクタ２１と第１インダクタ２２ａの両端電圧を入力するのに対し、第２ゲート駆動回路１８ｄには、第２インダクタ２２ｂの両端電圧を入力する構成となる。
第１ゲート駆動回路１８ｃは、Ｕ相出力インダクタ２１と第１インダクタ２２ａの両端に発生する電圧をオペアンプによる時間積分回路３９ａで処理する。Ｕ相出力インダクタ２１と第１インダクタ２２ａの両端に発生する電圧は、通流電流の時間変化率を表すことから、時間積分回路３９ａの出力は、Ｕ相出力インダクタ２１および第１インダクタ２２ａの双方に流れる電流値（通流電流値）を表すことになる。
すなわち、第１ゲート駆動回路１８ｃは、Ｕ相出力インダクタ２１および第１インダクタ２２ａの通流電流値を知ることができ、電流値にもとづいた異常判定や保護制御が可能となる。
また、第２ゲート駆動回路１８ｄは、第２インダクタ２２ｂの両端に発生する電圧をオペアンプによる時間積分回路３９ｂで処理する。第２インダクタ２２ｂの両端に発生する電圧は、通流電流の時間変化率を表すことから、時間積分回路３９ｂの出力は、第２インダクタ２２ｂに流れる電流値（通流電流値）を表すことになる。
すなわち、第２ゲート駆動回路１８ｄは、第２インダクタ２２ｂの通流電流値を知ることができ、電流値にもとづいた異常判定や保護制御が可能となる。
なお、実施の形態３の構成において、第１インダクタ２２ａのインダクタンス値と、第２インダクタ２２ｂのインダクタンス値との相違は２０％以下であることが好ましい。その理由は以下の通りである。
ゲート駆動回路に一般に用いられる部品のおよそのばらつきは、電解コンデンサ２０％、セラミックコンデンサ１０％、抵抗５％である。したがって、第１インダクタ２２ａのインダクタンス値と、第２インダクタ２２ｂのインダクタンス値とのばらつき範囲として、最も数値の大きい電解コンデンサのばらつき値を採用して設計すれば、第１ゲート駆動回路１８ｃと第２ゲート駆動回路１８ｄとの間の部品定数を共通化することができる。部品定数を共通化できれば、特定の部品を選定せずに回路を組み立てることができるので、部品管理が容易となり、部品管理や製造コストが低減できるという効果を得ることができる。
以上説明したように、実施の形態３に係る電力変換装置によれば、第１電力用半導体素子と第２電力用半導体素子とが直列接続された上下アーム構成のブリッジ回路を一つ以上備えた電力変換装置において、上アームの第１電力用半導体素子に電荷を供給して駆動する第１ゲート駆動回路は、第１電力用半導体素子に流れる電流の経路上に存在する第１インダクタによって発生する第１電圧と、第１電力用半導体素子および第２電力用半導体素子の接続端と負荷との間の出力インダクタによって発生する第２電圧との合計値を表す第３電圧を監視し、監視した電圧値に基づいて第１電力用半導体素子を保護する制御を行い、下アームの第２電力用半導体素子に電荷を供給して駆動する第２ゲート駆動回路は、第２電力用半導体素子に流れる電流の経路上に存在する第２インダクタによって発生する第４電圧を監視し、監視した電圧値に基づいて第２電力用半導体素子を保護する制御を行うこととしたので、過大な短絡電流が流れるような短絡異常を検知して第１および第２電力用半導体素子を保護することができ、短絡電流の通流が解消されるまでの遅れ時間をより小さくすることができるという効果が得られる。
なお、第２インダクタによって発生する第４電圧を時間積分することが好ましい。ｄＩ／ｄｔ成分を表す第４電圧を時間積分することにより、電流値を推定できるので、電流値に着目した保護が可能になるという効果が得られる。
また、実施の形態３に係る電力変換装置によれば、短絡異常の判定に、第１電力用半導体素子に流れる電流の経路上に存在する第１インダクタによって発生する第１電圧と、第２電力用半導体素子に流れる電流の経路上に存在する第２インダクタによって発生する第４電圧を使用しているので、短絡電流が第１電力用半導体素子には流れて第２電力用半導体素子には流れないような短絡異常や、これとは逆に短絡電流が第２電力用半導体素子には流れて第１電力用半導体素子には流れないような短絡異常をも検出することが可能となる。
実施の形態４．
実施の形態１〜３では、三相２レベル回路の電力変換装置に適用した場合を例示したが、実施の形態４では、三相３レベル回路の電力変換装置に適用した場合について図７および図８を参照して説明する。図７は、クランプダイオード型の三相３レベル回路の電力変換装置に適用した場合の一構成例を示す図であり、図８は、同期整流型の三相３レベル回路の電力変換装置に適用した場合の一構成例を示す図である。なお、クランプダイオード型の三相３レベルおよび同期整流型の三相３レベルの回路構成については公知であるため、説明を省略する。また、三相２レベルの場合と同様に、三つの相の構成は同一もしくは同等であるため、以下の説明では、Ｕ相に着目して説明する。
図７において、上位側第１電力用半導体素子１１ａ１、下位側第１電力用半導体素子１１ａ２および上位側クランプダイオード２６ａは上アームを構成し、上位側第２電力用半導体素子１１ｂ１、下位側第２電力用半導体素子１１ｂ２および下位側クランプダイオード２６ｂは下アームを構成する。なお、下位側第１電力用半導体素子１１ａ２と上位側第２電力用半導体素子１１ｂ１との間の接続端を接続端２５とし、上位側第１電力用半導体素子１１ａ１と下位側第１電力用半導体素子１１ａ２との間の接続端を接続端２５ａとし、上位側第２電力用半導体素子１１ｂ１と下位側第２電力用半導体素子１１ｂ２との間の接続端を接続端２５ｂとする。
上位側第１電力用半導体素子１１ａ１と下位側第１電力用半導体素子１１ａ２との間には上位側第１インダクタ２２ａ１が示され、接続端２５と下位側第１電力用半導体素子１１ａ２との間には下位側第１インダクタ２２ａ２が示され、上位側第２電力用半導体素子１１ｂ１と下位側第２電力用半導体素子１１ｂ２との間には上位側第２インダクタ２２ｂ１が示され、下位側第２電力用半導体素子１１ｂ２と直流コンデンサ２ｂの負極との間には下位側第２インダクタ２２ｂ２が示されている。
また、接続端２５と誘導電動機５との間にはＵ相出力インダクタ２１ａ２が示され、接続端２５ａと上位側クランプダイオード２６ａのカソードとの間には上位側第３インダクタ２１ａ１が示され、接続端２５ｂと下位側クランプダイオード２６ｂのアノードとの間には下位側第３インダクタ２１ｂ１が示されている。
なお、本実施の形態において、これらの上位側第１インダクタ２２ａ１、下位側第１インダクタ２２ａ２、上位側第２インダクタ２２ｂ１、下位側第２インダクタ２２ｂ２、Ｕ相出力インダクタ２１ａ２、上位側第３インダクタ２１ａ１および下位側第３インダクタ２１ｂ１としては、モジュール内配線もしくはモジュール外配線がもつ寄生インダクタンスを利用する。寄生インダクタンスを利用することにより、個別にコイルを設ける必要がないという利点がある。
第１ゲート駆動回路１８ａ１は、上位側第１電力用半導体素子１１ａ１における第１制御用ゲート端子と第１制御用ソース端子とに結線され、上位側第１電力用半導体素子１１ａ１に電荷を供給し、上位側第１電力用半導体素子１１ａ１を駆動する。第１ゲート駆動回路１８ａ２は、下位側第１電力用半導体素子１１ａ２における第１制御用ゲート端子と第１制御用ソース端子とに結線され、下位側第１電力用半導体素子１１ａ２に電荷を供給し、下位側第１電力用半導体素子１１ａ２を駆動する。第２ゲート駆動回路１８ｂ１は、上位側第２電力用半導体素子１１ｂ１における第２制御用ゲート端子と第２制御用ソース端子とに結線され、上位側第２電力用半導体素子１１ｂ１に電荷を供給し、上位側第２電力用半導体素子１１ｂ１を駆動する。第２ゲート駆動回路１８ｂ２は、下位側第２電力用半導体素子１１ｂ２における第２制御用ゲート端子と第２制御用ソース端子とに結線され、下位側第２電力用半導体素子１１ｂ２に電荷を供給し、下位側第２電力用半導体素子１１ｂ２を駆動する。
第１ゲート駆動回路１８ａ１には、上位側第１インダクタ２２ａ１と上位側第３インダクタ２１ａ１の両端に発生する電圧が入力される。第１ゲート駆動回路１８ａ１の回路構成は、図４または図６に示す第１ゲート駆動回路１８ｃと同一または同等であり、上位側第１インダクタ２２ａ１と上位側第３インダクタ２１ａ１の両端に発生する電圧をオペアンプによる時間積分回路３９ａで処理することにより、上位側第１インダクタ２２ａ１および上位側第３インダクタ２１ａ１に流れる電流値（通流電流値）を把握することができ、この電流値にもとづいた異常判定や保護制御を行うことが可能となる。
第１ゲート駆動回路１８ａ２、第２ゲート駆動回路１８ｂ１および第２ゲート駆動回路１８ｂ２についても同様な動作であり、説明は省略する。
同期整流型の三相３レベル回路の電力変換装置においても、基本的な考え方は同じである。同期整流型の三相３レベル回路の電力変換装置では、図８に示すように、上位側クランプダイオード２６ａに代えて上位側第３電力用半導体素子１１ａ３が設けられ、下位側クランプダイオード２６ｂに代えて下位側第３電力用半導体素子１１ｂ３が設けられている。
上位側第３電力用半導体素子１１ａ３と下位側第３電力用半導体素子１１ｂ３との間の接続端を接続端２５ｃとするとき、接続端２５ｃと上位側第３電力用半導体素子１１ａ３との間には上位側第３インダクタ２２ａ３が示され、下位側第３インダクタ２１ｂ１の端部と下位側第３電力用半導体素子１１ｂ３との間には下位側第３インダクタ２２ｂ３が示され、接続端２５ｃと直流コンデンサ２ｂの正極（２ａの負極）との間にはＵ相入力インダクタ２１ａ３が示されている。
これらの上位側第３インダクタ２２ａ３、下位側第３インダクタ２２ｂ３およびＵ相入力インダクタ２１ａ３としては、モジュール内配線もしくはモジュール外配線がもつ寄生インダクタンスを利用する。寄生インダクタンスを利用することにより、個別にコイルを設ける必要がないという利点がある。
第３ゲート駆動回路１８ａ３は、上位側第３電力用半導体素子１１ａ３における第３制御用ゲート端子と第３制御用ソース端子とに結線され、上位側第３電力用半導体素子１１ａ３に電荷を供給し、上位側第３電力用半導体素子１１ａ３を駆動する。第４ゲート駆動回路１８ｂ３は、下位側第３電力用半導体素子１１ｂ３における第３制御用ゲート端子と第３制御用ソース端子とに結線され、下位側第３電力用半導体素子１１ｂ３に電荷を供給し、下位側第３電力用半導体素子１１ｂ３を駆動する。
第３ゲート駆動回路１８ａ３には、上位側第３インダクタ２２ａ３とＵ相入力インダクタ２１ａ３の両端に発生する電圧が入力される。また、第４ゲート駆動回路１８ｂ３には、下位側第３インダクタ２２ｂ３の両端に発生する電圧が入力される。第３ゲート駆動回路１８ａ３および第４ゲート駆動回路１８ｂ３の回路構成は、図４または図６に示す第１ゲート駆動回路１８ｃと同一または同等である。
第３ゲート駆動回路１８ａ３では、上位側第３インダクタ２２ａ３とＵ相入力インダクタ２１ａ３の両端に発生する電圧をオペアンプによる時間積分回路３９ａで処理することにより、上位側第３インダクタ２２ａ３とＵ相入力インダクタ２１ａ３に流れる電流値（通流電流値）を把握することができ、この電流値にもとづいた異常判定や保護制御を行うことが可能となる。
また、第４ゲート駆動回路１８ｂ３では、下位側第３インダクタ２２ｂ３の両端に発生する電圧をオペアンプによる時間積分回路３９ａで処理することにより、下位側第３インダクタ２２ｂ３に流れる電流値（通流電流値）を把握することができ、この電流値にもとづいた異常判定や保護制御を行うことが可能となる。
なお、以上の実施の形態１〜４に示した構成は、本発明の構成の一例であり、別の公知の技術と組み合わせることも可能であるし、本発明の要旨を逸脱しない範囲で、一部を省略する等、変更して構成することも可能であることは言うまでもない。
以上のように、本発明は、短絡異常を検知して電力用半導体素子を保護することができる電力変換装置として有用である。
１ 電力変換装置、２，２ａ，２ｂ 直流コンデンサ、３，６ グラウンド線、５ 誘導電動機、７ Ｕ相出力配線、８ Ｖ相出力配線、１０ａ，１０ｂ １ｉｎ１モジュール、１０ｃ ２ｉｎ１モジュール、１１ａ 第１電力用半導体素子、１１ａ１ 上位側第１電力用半導体素子、１１ａ２ 下位側第１電力用半導体素子、１１ａ３ 上位側第３電力用半導体素子、１１ｂ 第２電力用半導体素子、１１ｂ１ 上位側第２電力用半導体素子、１１ｂ２ 下位側第２電力用半導体素子、１１ｂ３ 下位側第３電力用半導体素子、１２ａ 第１主電流用ドレイン端子、１２ｂ 第２主電流用ドレイン端子、１３ａ 第１主電流用ソース端子、１３ｂ 第２主電流用ソース端子、１３ｃ 負荷接続端子、１４ａ 第１制御用ゲート端子、１４ｂ 第２制御用ゲート端子、１５ａ 第１制御用ソース端子、１５ｂ 第２制御用ソース端子、１８ａ，１８ａ１，１８ａ２，１８ｃ 第１ゲート駆動回路、１８ｂ１，１８ｂ２，１８ｄ，１９ 第２ゲート駆動回路、１８ａ３ 第３ゲート駆動回路、１８ｂ３ 第４ゲート駆動回路、２０，２１，２１ａ２ Ｕ相出力インダクタ、２１ａ１ 上位側第３インダクタ、２１ｂ１ 下位側第３インダクタ、２１ａ３ Ｕ相入力インダクタ、２２ａ 第１インダクタ、２２ｂ 第２インダクタ、２２ａ１ 上位側第１インダクタ、２２ａ２ 下位側第１インダクタ、２２ｂ１ 上位側第２インダクタ、２２ｂ２ 下位側第２インダクタ、２２ａ３ 上位側第３インダクタ、２２ｂ３ 下位側第３インダクタ、２４ａ，２４ｂ 信号絶縁部、２５，２５ａ，２５ｂ，２５ｃ 接続端、２６ａ 上位側クランプダイオード、２６ｂ 下位側クランプダイオード、２８ Ｖ相出力インダクタ、３０ 制御部、３０ａ オン用トランジスタ、３２ａ オフ用トランジスタ、３３ａ トランジスタ、３４ａ オン用コンデンサ、３６ａ オフ用コンデンサ、３７ａ ゲート抵抗、３８ａ 差動増幅回路、３９ａ 時間積分回路、３９ｂ 時間積分回路、４０ａ コンパレータ、２４ａ１ フォトダイオード、２４ａ２ フォトトランジスタ。

Claims (15)

  1. 第１電力用半導体素子と第２電力用半導体素子とが直列接続された上下アーム構成のブリッジ回路を一つ以上備えた電力変換装置であって、
    前記第１電力用半導体素子における第１制御用ゲート端子と第１制御用ソース端子とに結線され、前記第１電力用半導体素子に電荷を供給して前記第１電力用半導体素子を駆動する第１ゲート駆動回路と、
    前記第２電力用半導体素子における第２制御用ゲート端子と第２制御用ソース端子とに結線され、前記第２電力用半導体素子に電荷を供給して前記第２電力用半導体素子を駆動する第２ゲート駆動回路と、
    を有し、
    前記第１電力用半導体素子の第１主電流用ソース端子と前記第２電力用半導体素子の第２主電流用ドレイン端子とが接続され、その接続端は出力配線によって負荷に結線されており、
    前記第１ゲート駆動回路は、前記接続端と前記負荷との間の出力インダクタによって発生する第１電圧を監視し、監視した電圧値に基づいて前記第１電力用半導体素子を保護する制御を行うことを特徴とする電力変換装置。
  2. 前記第１ゲート駆動回路は差動増幅器を備え、
    前記第１電圧に基づいて前記出力配線に通流する電流値を推定し、推定した電流値に基づいて前記第１電力用半導体素子を保護する制御を行うことを特徴とする請求項１に記載の電力変換装置。
  3. 前記第１電力用半導体素子と前記第２電力用半導体素子はそれぞれ別の筐体に封止されており、前記出力インダクタは前記出力配線の寄生インダクタンスであることを特徴とする請求項１または２に記載の電力変換装置。
  4. 前記第１電力用半導体素子と前記第２電力用半導体素子は一つの筐体に封止されており、前記出力インダクタは前記筐体内部の配線による寄生インダクタンスであることを特徴とする請求項１または２に記載の電力変換装置。
  5. 前記第１電力用半導体素子と前記第２電力用半導体素子は一つの筐体に封止されており、前記出力インダクタは前記筐体外部に配される出力配線の寄生インダクタンスであることを特徴とする請求項１または２に記載の電力変換装置。
  6. 前記第１電力用半導体素子と前記第２電力用半導体素子は一つの筐体に封止されており、前記出力インダクタは前記筐体内部の出力配線による寄生インダクタンスと前記筐体外部に配される出力配線の寄生インダクタンスとを合わせたインダクタンス成分であることを特徴とする請求項１または２に記載の電力変換装置。
  7. 第１電力用半導体素子と第２電力用半導体素子とが直列接続された上下アーム構成のブリッジ回路を一つ以上備えた電力変換装置であって、
    前記第１電力用半導体素子における第１制御用ゲート端子と第１制御用ソース端子とに結線され、前記第１電力用半導体素子に電荷を供給して前記第１電力用半導体素子を駆動する第１ゲート駆動回路と、
    前記第２電力用半導体素子における第２制御用ゲート端子と第２制御用ソース端子とに結線され、前記第２電力用半導体素子に電荷を供給して前記第２電力用半導体素子を駆動する第２ゲート駆動回路と、
    を有し、
    前記第１電力用半導体素子の第１主電流用ソース端子と前記第２電力用半導体素子の第２主電流用ドレイン端子とが接続され、その接続端は出力配線によって負荷に結線されており、
    前記第１ゲート駆動回路は、前記第１主電流用ソース端子と前記接続端との間の第１インダクタによって発生する第１電圧および前記接続端と前記負荷との間の出力インダクタによって発生する第２電圧を監視し、監視したそれぞれの電圧値に基づいて前記第１電力用半導体素子を保護する制御を行うことを特徴とする電力変換装置。
  8. 前記第１ゲート駆動回路は、前記第１電圧と前記第２電圧との合計値を表す第３電圧を監視し、監視した電圧値に基づいて前記第１電力用半導体素子を保護する制御を行うことを特徴とする請求項７に記載の電力変換装置。
  9. 前記第１ゲート駆動回路は積分器を備え、
    前記第３電圧を時間積分することで、前記第１主電流用ソース端子を通流する電流値を推定し、推定した電流値に基づいて前記第１電力用半導体素子を保護する制御を行うことを特徴とする請求項８に記載の電力変換装置。
  10. 前記第２ゲート駆動回路は、前記第２制御用ソース端子と第２主電流用ソース端子との間の第２インダクタによって発生する第４電圧を監視し、監視した電圧値に基づいて前記第２電力用半導体素子を保護する制御を行うことを特徴とする請求項７から９の何れか１項に記載の電力変換装置。
  11. 前記第２ゲート駆動回路は積分器を備え、前記第４電圧を時間積分することで、前記第２主電流用ソース端子を通流する電流値を推定し、推定した電流値に基づいて前記第２電力用半導体素子を保護する制御を行うことを特徴とする請求項１０に記載の電力変換装置。
  12. 前記第１インダクタと前記第２インダクタのインダクタンス値の相違が２０％以下であることを特徴とする請求項１０に記載の電力変換装置。
  13. 前記第１電力用半導体素子は一つの筐体に封止されると共に、前記第２電力用半導体素子は別の一つの筐体に封止されており、
    前記第１インダクタは筐体内部の配線による寄生インダクタンスであり、前記第２インダクタは筐体内部の配線による寄生インダクタンスであり、前記出力インダクタは前記出力配線の寄生インダクタンスであることを特徴とする請求項１０に記載の電力変換装置。
  14. 前記第１電力用半導体素子と前記第２電力用半導体素子は一つの筐体に封止されており、
    前記第１インダクタ、前記第２インダクタおよび前記出力インダクタは前記筐体内部の配線による寄生インダクタンスであることを特徴とする請求項１０に記載の電力変換装置。
  15. 前記第１電力用半導体素子と前記第２電力用半導体素子は一つの筐体に封止されており、
    前記第１インダクタ、前記第２インダクタは前記筐体内部の配線による寄生インダクタンスであり、前記出力インダクタは前記筐体内部の配線による寄生インダクタンスと前記出力配線の寄生インダクタンスとを合わせたインダクタンス成分であることを特徴とする請求項１０に記載の電力変換装置。
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