WO2015062273A1

WO2015062273A1 - 阵列基板及其制作方法、显示装置

Info

Publication number: WO2015062273A1
Application number: PCT/CN2014/079448
Authority: WO
Inventors: 张明; 祖华兴; 张银忠; 郝昭慧; 尹雄宣
Original assignee: 京东方科技集团股份有限公司; 北京京东方显示技术有限公司
Priority date: 2013-10-31
Filing date: 2014-06-09
Publication date: 2015-05-07
Also published as: CN103560134B; US20160063912A1; CN103560134A; US10127855B2

Abstract

一种阵列基板，其集线区内包括用于在驱动芯片和阵列基板的显示区之间传输信号的多条信号传输线（20），每条信号传输线（20）对应于一数据传输通道，所述阵列基板还包括：与所述多条信号传输线中的所属信号传输线（20）对应设置的至少一条阻抗平衡线（10）；所述阻抗平衡线（10）与所属信号传输线（20）之间电连接，使得所述集线区内的不同数据传输通道的阻抗的差值符合第一预设条件。

Description

阵列基板及其制作方法、显示装置

本申请主张在 2013 年 10 月 31 日在中国提交的中国专利申请号 No. 201310530006.5的优先权，其全部内容通过引用包含于此。

在现有技术中，如图 1所示，需要将显示面板（pand )中的信号传输线，如数据线（data线）或者栅线（gate线）等在集线区（fenout) 集中后，引入至设置在显示面板外围几个特定的端口（pad) 区域，以实现与显示面板外的设备进行信号传输。

由于不同信号传输线距离端口区域有长有短，如在集线区域中，靠近集线区域边缘外围的信号传输线最长，例如險图 1 中的信号传输线 1，其线电阻最大，为 Rmax。而位于集线区域中央的信号传输线最短，例如附图 1中的信号传输线 3，其线电阻也为最小，为 Rmin。

由于不同信号传输线之间存在因长度不同而导致的线电阻不同，因此导致当加载信号时，不同信号传输线间存在信号延迟（delay) 等问题。

在现有技术中，通常是采用折线设计（Zigzag)，如图 1中信号传输线 2、 3 所示。通过增大集线区的中心区域的信号传输线长度，从而增加集线区中心区域信号传输线的线电阻。即通过增大 Rmin值，来减小 Rmax与 Rmin之间电阻差距，以实现不同信号传输线的等电阻设计。

但是在实际操作中，由于折线设计增加了信号传输线的宽度，如图 1 中的信号传输线 3 的宽度值为 d，而端口区域和集线区域的面积有限，因此导致端口区域内设置的信号传输线数量降低。这就需要在 pand上设置更多的端口区域以实现信号的引出，这不但增加了显示面板的制作成本，还给显示面板的走线设计增加了难度。

而在不增加端口区域的情况下，由于端口区域和集线区域的面积限制，导致现有的折线设计，无法使集线区域的信号传输线达到理想的等电阻设计。一般 Rmax/Rmin大于 3 : 〗，就可能导致信号延迟而形成不良。

(一）要解决的技术问题

本发明提供一种阵列基板及其制作方法、显示装置，从而可在不增加端口区域的情况下，实现端口区域中每一条信号传输线对应的信号传输通道间的电 ffi比值在一预设的范围内，以减少信号延迟情况。

(二）技术方案

本发明实施例所提供的技术方案如下：

本发明实施例提供了一种阵列基板，所述阵列基板的集线区内包括用于在驱动芯片和阵列基板的显示区之间传输信号的多条信号传输线，每条信号传输线对应于一数据传输通道，所述阵列基板还包括：

与所述多条信号传输线中的所属信号传输线对应设置的阻抗平衡线；所述阻抗平衡线与所属信号传输线之间电连接，使得所述集线区内的不同数据传输通道的阻抗的差值符合第一预设条件。

此外，所述第一预设条件为：

配置阻抗平衡线后至少一对数据传输通道的阻抗的差值小于配置阻抗平衡线前所述一对数据传输通道的阻抗的差值。

此外，所述第一预设条件为：

配置阻抗平衡线后所述集线区内阻抗值最大的数据传输通道与阻抗值最小的数据传输通道之间的阻抗差值，小于配置阻抗平衡线前所述集线区内阻抗值最大的数据传输通道与阻抗值最小的数据传输通道之间的阻抗差值。

此外，所述第一预设条件为：

配置阻抗平衡线后所述集线区内的各数据传输通道间的阻抗最大差值在预设阈值范围内。

此外，所述阻抗平衡线与所属信号传输线，形成于不同图层中。此外，所述阻抗平衡线形成于阵列基板的导电图层中，所述导电图层包括像素电极层、公共电极层、源漏金属层、栅极层中的至少一层。

此外，所述阻抗平衡线与所属信号传输线之间直接接触，或者所述阻抗平衡线与所属信号传输线之间通过过孔实现电连接。

此外，所述 ffi抗平衡线由至少一条导电线组成。

此外，分属于不同信号传输线的阻抗平衡线的导电面积不同和 /或材质不同。

此外，分属于不同信号传输线的 ffi抗平衡线被设置为：

自身阻抗越大的信号传输线对应的阻抗平衡线的长度越长；和 /或自身阻抗越大的信号传输线对应的阻抗平衡线的横截面积越大；和 /或自身阻抗越大的信号传输线对应的阻抗平衡线的材质的电阻率越小。此外，所述信号传输线形成于源漏金属层，所述阻抗平衡线形成于像素电极层和 Z或栅极层中。

本发明实施例还提供了一种阵列基板制作方法，所述阵列基板的集线区内包括用于在驱动芯片和阵列基板的显示区之间传输信号的多条信号传输线，每条信号传输线对应于一数据传输通道，所述方法包括：

在阵列基板的集线区内的预设位置处形成多条信号传输线；

在所述多条信号传输线中的所属信号传输线上形成阻抗平衡线，所述阻抗平衡线与所属信号传输线之间电连接，使得所述集线区内的不同数据传输通道的阻抗的差值符合第一预设条件。

此外，所述在所述多条信号传输线中的所属信号传输线上形成阻抗平衡线的步骤包括：

在集线区预设位置处，形成信号传输线图案，以及位于信号传输线之上的图层；

通过刻蚀工艺中，刻蚀掉位于信号传输线之上的图层；以及

在所述信号传输线之上形成阻抗平衡线图案。

此外，所述在所述多条信号传输线中的所属信号传输线上形成阻抗平衡线的歩骤包括：

在集线区预设位置处，形成信号传输线图案，以及位于信号传输线之上在所述信号传输线之上的图层之上，以及所述过孔位置处，形成阻抗平衡线图案。

本发明实施例还提供了一种显示装置，所述装置具体可以包括上述本发明实施例提供的阵列基板。

(三）有益效果

本发明实施例至少具有如下有益效果：

从以上所述可以看出，根据本公开文本提供的阵列基板及其制作方法、显示装置，在所述阵列基板的集线区内包括用于在驱动芯片和阵列基板的显示区之间传输信号的多条信号传输线，每条信号传输线对应于一数据传输通道，并且所述列基板还包括：与所述多条信号传输线中的所属信号传输线对应设置的至少一条阻抗平衡线；所述阻抗平衡线与所属信号传输线之间电连接，使得所述集线区内的不同数据传输通道的阻抗的差值符合第一预设条件。从而可在不增加端口区域的情况下，实现端口区域中每一条信号传输线对应的信号传输通道间的电阻比值在一预设的范围内，以减少信号延迟情况。

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实；述中所需要使) ¾的附图作筒单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些图获得其他的图。

图 1为现有技术所提供的阵列基板的结构示意图；

图 2为本发明实施例提供的阵列基板的结构示意图一；

图 3为本发明实施例提供的阵列基板的结构示意图二；

图 4为本发明实施例提供的阵列基板的结： i示意图三;

图 5为本发明: 提供的阵列基板；意图四;

图 6为本发明实施例提供的阵列基板的结; i示意图五; 图 7

图 8

实施例仅用于说明本发明，但不 ffi来限制本发明的范围。

为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例的 f†图，对本发明实施例的技术方案进行清楚、完整地描述。显然，所描述的实施例是本发明的一部分实施例，而不是全部的实施例。基于所描述的本发明的实施例，本领域普通技术人员所获得的所有其他实施例，都属于本发明保护的范園。

除非另作定义，此处使用的技术术语或者科学术语应当为本发明所属领域内具有一般技能的人士所理解的通常意义。本发明专利申请说明书以及权利要求书中使用的 "第一 "、 "第二" 以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。同样， "一个"或者 "一" 等类似词语也不表示数量限制，而是表示存在至少一个。 "连接"或者 "相连" 等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。 "上"、 "下"、 "左"、 "右等仅用于表示相对位置关系，当被描述对象的绝对位置改变后，则该相对位置关系 ffi相应地改变。

本发明实施例提供了一种阵列基板。所述阵列基板的集线区（fenout) 内包括用于在驱动芯片和阵列基板的显示区之间传输信号的多条信号传输线 20, 每条信号传输线 20对应于一数据传输通道。

具体的，如图 2所示，所述阵列基板还包括：

与所述多条信号传输线 20中所属信号传输线 20对应设置的至少一条阻抗平衡线 10;

所述阻抗平衡线 10与所属信号传输线 20之间电连接，使得所述集线区内的不同数据传输通道的阻抗的差值符合第一预设条件。

根据本公开文本提供的阵列基板，通过为信号传输线配置阻抗平衡线的方式，调整不同信号传输线对应的数据传输通道的阻抗值，从而可在不增加端口区域的情况下，实现集线区中不同信号传输线 20对应的信号传输通道间的阻抗的差值符合第一预设条件，以减少信号延迟情况。

在本发明不同的实施例中，所述第一预设条件可以被灵活的设置，例如：在一具体实施例中，上述第一预设条件具体可为：配置阻抗平衡线 10后至少一对数据传输通道的阻抗的差值小于配置阻抗平衡线 10 前这一对数据传输通道的阻抗的差值。

举例说明，在配置阻抗平衡线前，在阵列基板的集线区内，第一数据传输通道和第二数据传输通道间的阻抗差值为 5 (单位略去），其中，第一数据传输通道对应的第一信号传输线的 ffi抗值大于第二数据传输通道对应的第二信号传输线的阻抗值。那么，在本发明实施例中，可为第一信号传输线配置一阻抗平衡线】0，从而例如通过增大第一信号传输线的导电面积的方式，降低第一信号传输线的阻抗值，即降低了第一数据传输通道的阻抗值。那么，在第二数据传输通道阻抗值不变的情况下，使第一数据传输通道和第二数据传输通道间的阻抗差值小于 5。最理想的情况是使第一数据传输通道和第二数据传输通道间的阻抗的差值等于或接近零。

在另一具体实施例中，上述第一预设条件具体还可为：配置阻抗平衡线 10后所述集线区内阻抗值最大的数据传输通道与阻抗值最小的数据传输通道之间的阻抗差值，小于配置阻抗平衡线 10前所述集线区内阻抗值最大的数据传输通道与阻抗值最小的数据传输通道之间的阻抗差值。

举例说明，如图 3所示，通常，位于集线区边缘的信号传输线 20对应的数据传输通道的阻抗值最大，而位于集线区中心部分的信号传输线 21对应的数据传输通道的阻抗值最小。因此，在本发明实施例中，可通过为信号传输线 20配置一阻抗平衡线 10, 从而降低信号传输线 20对应的数据传输通道的阻抗值。从而在信号传输线 21所对应的数据传输通道阻抗值不变的情况下，降低信号传输线 20对应的数据传输通道与信号传输线 21所对应的数据传输通道之间的阻抗值比例，降低两数据传输通道阻抗间的差值，使该差值符合一预设条件，例如等于或接近零。

在另一具体实施例中，上述第一预设条件具体还可为：配置阻抗平衡线 10后所述集线区内的各数据传输通道间的阻抗最大差值在预设阈值范围内。这里需要说明的是，本发明实施例所涉及的 "阻抗最大差值"，具体可以是指任意两条数据传输通道之间的阻抗中，值最大的那两条通道的阻抗差值。

由于在阵列基板中，各器件基于一信号执行启动或执行某一操作步骤的时间可能存在一定的时间顺序，因此，在本发明实施例中，同样可以通过为不同的信号传输线 20配置阻抗值不同的阻抗平衡线 10的方式，在集线区即可实现信号传输时间的调整。或者，通过设置不同阻抗值的阻抗平衡线 10调整集线区信号传输线 20的阻抗值，并与阵列基板中原有信号传输线的 ffi抗值的配合，从而实现信号传输时间的调整。

在本发明实施例中，具体需要为哪一根或一些信号传输线 20配置 ffi抗平衡线 10，可基于实际需要，任意决定。

由于在集线区内，不同信号传输线 20由于长度不同而导致阻抗值不同。因此，为了使不同信号传输线 20所对应的数据传输通道的阻抗的差值符合第一预设条件，具体可通过为不同信号传输线 20配置导电面积不同和 /或材质不同的阻抗平衡线 10以实现上述目的。而所述导电面积不同，具体可通过调整阻抗平衡线 10的长度、宽度、厚度等实现。

这是因为，导电性（如阻抗平衡线 10 ) 导电面积的不同，可以影响导电性的阻抗。另外，不同材质的导电率，也可以使不同导电线的电阻不同。因此，在本发明实施例中可通过调配阻抗平衡线 10的长度、材质中的至少一项，实现数据传输通道阻抗值的调整。

因此，在一具体实施例中，本发明实施例可按照以下原则中的至少一种，设置分属于不同信号传输线的阻抗平衡线：

自身阻抗越大的信号传输线对应的阻抗平衡线的长度越长；

自身阻抗越大的信号传输线对应的阻抗平衡线的横截面积越大；自身阻抗越大的信号传输线对应的阻抗平衡线的材质的电阻率越小。上述原则，还可基于实际需要，任意增加和调整。

本发明实施例所涉及的阻抗平衡线 10，具体可形成于阵列基板的任一导电图层中，例如像素电极层即 ITO层 50、公共电极层、源漏金属层 30、栅极层 60等中的至少一层。

即在本发明实施例中，阻抗平衡线 10与其所属信号传输线 20，可形成于不同图层中。

而处于不同图层中的阻抗平衡线 10与其所属信号传输线 20之间，可通过直接接触，或者设置过孔的方式实现电连接。

为了制作本发明实施例所提供的阵列基板，本发明实施例还提供了一种阵列基板制作方法，该方法具体可以包括：

在阵列基板的集线区内的预设位置处形成多条信号传输线 20;

在多条信号传输线 20中的所属信号传输线 20上形成阻抗平衡线 10，所述阻抗平衡线 10与所属信号传输线 20之间电连接，使得集线区内的不同数据传输通道的阻抗的差值符合第一预设条件。

在一具体实施例中，在所述多条信号传输线 20中的所属信号传输线 20 上形成阻抗平衡线的步骤具体可以包括：

在集线区的预设位置处，形成信号传输线 20图案，以及位于信号传输线 20之上的图层；

通过刻蚀工艺中，刻蚀掉位于信号传输线 20之上的图层；以及

在信号传输线 20之上形成阻抗平衡线 10图案。

此实施例的实现，可使阻抗平衡线 10与其所属信号传输线 20通过直接接触的方式实现电连接。

具体的，该实施例的具体实现过程可如下所示：

如图 4所示，在本发明实施例中，可在阵列基板的已有图形（例如栅极层 60、栅绝缘层 70等）上，沉积源漏金属层 30，通过构图工艺，形成信号传输线 20的图案。然后在信号传输线 20上形成钝化层 40等图案。通过修改掩模（mask) 结构，在过孔（Via) 刻蚀工艺中，将集线区边缘的信号传输线 20上的钝化层 40刻蚀掉。然后在裸露出的信号传输线 20上直接形成像素电极 ITO层 50图案，由 ITO层 50图案作为信号传输线 20的阻抗平衡线 10。由于 ITO层 50材质导电，因此 ITO层 50图案的存在增大了对应信号传输线 20的导电面积。其原理类似于多个电阻并联后总电阻小于各个子电阻，因此可有效降低集线区边缘处的信号传输线 20的线电阻，从而降低集线区边缘处的数据传输通道的阻抗值。

在本发明实施例中，是否形成 ITO层 50图案即阻抗平衡线 10以及该 ITO 层 50图案的长度等参数，可根据每根信号传输线 20的位置和长度而定。例如图 3中所示的信号传输线 20所配置的 ffi抗平衡线】0可最长。然后沿向集线区中心位置方向（即图 3信号传输线 21所在方向），依次缩短每一个信号传输线 20所配置的阻抗平衡线 10的长度（前提是集线区内所有信号传输线 20所配置的 ΠΌ层 50图案即阻抗平衡线 10的质相同）。由于图 3中信号传输线 20的长度最短，因此信号传输线 20可不配置对应的阻抗平衡线 10。即本发明实施例的总体目标是阶梯性的降低集线区域外围的信号传输线 20 的阻抗值即电阻，使集线区每一条信号传输线 20对应的数据传输通道之间的 ffi抗的差值比例达到预设范围，例如比值为 1或接近 1。

由于在本发明实施例中，可将形成于 ITO层 50的阻抗平衡线刻蚀成条状，因此，在本发明一具体实施例中，阻抗平衡线 10具体可由至少一条导电线组成。

上述实施例是以信号传输线 20形成于源漏金属层 30 ( SD层），阻抗平衡线 10形成于 ITO层 50为例进行说明。但这在实际应用中，也可以在栅极层 60形成信号传输线 20的图案，然后通过刻蚀掉信号传输线 20上覆盖栅绝缘层 70，并在裸露的信号传输线 20上直接覆盖源漏金属层 30的材质，即阻抗平衡线 10可形成于源漏金属层 30中。

以上描述是基于阻抗平衡线 10形成在一个图层的实施例进行说明。进一步的，还可在多个图层中形成阻抗平衡线 10的图案，并均通过直接接触的方式，实现与形成于栅极层 60中的信号传输线 20电连接。

例如，以信号传输线 20形成于栅极层 60中， —巨.第一阻抗平衡线形成于源漏金属层 30为例进行说明。在后续工艺中，可通过刻蚀掉第一阻抗平衡线上的钝化层 40，然后在第一阻抗平衡线上直接覆盖形成于 ITO层 50的第二阻抗平衡线。丛而由第一阻抗平衡线和第二阻抗平衡线组合形成信号传输线 20对应的阻抗平衡线 10。由于该实施例中的阻抗平衡线 10可由形成于多个图层中不同导电线组成，因此可显著增大信号传输线 20的导电面积，丛而可显著降低信号传输线 20对应的数据传输通道的阻抗值，如降低超过 50%以上的阻抗值。

而在本发明的另一具体实施例中，本发明实施例所涉及的在所述多条信号传输线 20中的所属信号传输线 20上形成阻抗平衡线的步骤具体还可以包括：

在集线区预设位置处，形成信号传输线 20 图案，以及位于信号传输线 20之上的图层；

在所述信号传输线 20图案和 /或位于信号传输线 20之上的图层的预设位置处形成过孔；以及

在所述信号传输线之上的图层之上，以及所述过孔位置处，形成 ffi抗平此实施例的实现，可使阻抗平衡线 10与其所属信号传输线 20通过过孔的方式实现电连接。

在本发明实施例中，利用过孔实现阻抗平衡线 10与所属信号传输线 20 之间实现电连接的方式有很多，下面以本发明实施例所涉及的列基板为底欐型阵列基板为例，举例进行说明。

在一具体实施例中，可利用阵列基板最上层导电图层连通形成于多个图层中的信号传输线 20以及阻抗平衡线 10。

具体的，如果信号传输线 20形成于源漏金属层 30时，可利) ¾现有技术及工艺，在栅极层 60形成栅线（gata线）和公共电极线（com线）的同时，也在信号传输线 20所在位置处的栅极层 60中，形成预留的栅极层 60金属线，作为阻抗平衡线 10。如果信号传输线 20形成于欐极层 60中，则可以在源漏金属层 30中形成源漏金属线（即 data线）时，在信号传输线 20 (形成于栅极层 60中）所在位置处，也预留源漏金属线，作为阻抗平衡线 10。

然后，通过过孔（Via) 刻蚀工艺，在预设位置以及预设图层中，形成过孔。

最后，利用列基板最上层即最后形成的导电图层，例如 ITO层 50图案，通过过孔，使两层以上的导电图层（包括阻抗平衡线 10和信号传输线 20) 之间实现电连接。此时，最上层的导电图层本身也可以是阻抗平衡线 10的一部分。

该方案的特点是可以利用现有工艺方法顺利实现降低数据传输通道阻抗值的目的，不需要添加掩模。下面，针对不同过孔刻蚀工艺方案，对本发明实施例提供的利用阵列基板最上层导电图层连通形成于多个图层中的信号传输线 20 以及阻抗平衡线 10的过程进行详细的描述：

刻蚀工艺方案一：

在本方案中，以 4mask阵列基板制作工艺为例，在源漏极（SDT) mask 工艺时，在本发明实施例所涉及的导通过孔 90 (具体可如图 5所示）处不保留光刻胶（PR胶）。这样，在 SDT刻蚀（Etch) 工艺后，过孔 90位置处的源漏金属层 30和有源层 80会被刻蚀掉。在钝化层 40剥离（dep) 结束后，在该位置处形成过孔 90。在本发明实施例中，可采用常见的过孔刻蚀工艺即可实现将过孔 90位置处的钝化层 40和栅绝缘层 70刻蚀掉。通过后续 ΠΌ层 50金属材质的沉积，即能够实现形成于源漏金属层 30与 »极层 60层金属的信号传输线 20和阻抗平衡线 10之间的电连接。

需要注意的是，在过孔 90刻蚀工艺中，需要刻蚀掉过孔 90侧壁上的钝化层 40材质，这样才能保证在沉积 ITO层 50后，可利用沉积在侧壁上的 ITO 层 50金属材质，使处于不同图层中的信号传输线 20和阻抗平衡线 10通过 ITO 层 50实现连接线。

若保留顶层的 ITO层 50图案，则此时的数据传输通道中包括三层导电图层。例如形成于源漏金属层 30中的信号传输线 20以及形成于栅极层 60和 ITO 层 50中的阻抗平衡线 10，或者形成于栅极层 60中的信号传输线 20以及形成于源漏金属层 30中和 ITO层 50的阻抗平衡线。另一方面，若不保留顶层的 ITO层 50图案，则此时只有在过孔 90的侧壁上的存在 ITO层 50材质，则存在的 ITO层 50材质只起到导通信号传输线 20和阻抗平衡线 10的作) ¾，此时的数据传输通道中包括两层导电图层，即形成于源漏金属层 30中的信号传输线 20以及形成于栅极层 60中的阻抗平衡线 10，或者形成于栅极层 60 中的信号传输线 20以及形成于源漏金属层 30中的阻抗平衡线 10。

此方案做制作的列基板结构可如图 5所示。

刻蚀工艺方案二：

在本方案中，若本发明实施例不在源漏极（SDT) mask进行过孔的刻蚀，则可以在正常的过孔刻蚀工艺中，对位于像素区中连通漏电极与像素电极位置的过孔 91 (附图中未示出，附图标记 91用于标识该过孔与过孔 90为不同过孔）采 ffi半曝光技术，而对于本发明实施例所涉及的过孔 90采^全曝光技术。从而实现当过孔 90导通到栅极层 60时，而连通漏电极与像素电极位置的过孔 91也能在一个掩模（mask) 中顺利形成。

具体的，当过孔掩模（mask) 后，过孔 91 上还存在 PR胶（半曝光），此时过孔 90上无 PR胶。刻蚀工艺顺序为：

干法刻蚀掉过孔 90上的钝化层 40;

湿法刻蚀掉过孔 90的源漏金属层 30;

干法刻蚀掉过孔 90中的有源层 80;

干法刻蚀灰化工艺刻蚀掉过孔 91上的 PR胶；

二次过孔刻蚀（2nd Via Etch) , 刻蚀掉过孔 91中的钝化层 40、过孔 90 中的 *绝缘层 70、集线区的钝化层 40和 *绝缘层 70，其中 2nd Via Etch二次过孔刻蚀过程可与常规的过孔刻蚀工艺相同。

刻蚀完成后，同刻蚀方案一，利用沉积的 ΠΌ层 50连通分别处于各图层的信号传输线 20和阻抗平衡线 10，并可以考虑保留 ITO层 50形成三层导电结构，或者仅保留过孔位置的 ITO层 50 .材质而形成两层导电结构。这样在过孔 91位置处就会形成 ITO层 50连接漏电极，在过孔 90位置处就会形成 ITO 层 50连接信号传输线 20和阻抗平衡线 10的过孔结构。

由于传统的过孔刻蚀只需刻蚀掉像素区连通漏电极与像素电极的钝化层 40以及集线区的钝化层 40和栅绝缘层 70，故在本发明实施例所涉及的，采 )¾二次过孔刻蚀（2nd Via Etch ) 工艺刻蚀过孔 90中的栅绝缘层 70在原理与实际操作上均完全可以实现。

该方案所提供的过孔刻蚀方案，可以在一道掩模（mask) 中直接实现不同作) ¾过孔的同步刻蚀。

经过上述过孔刻蚀工艺形成的阵列基板同样可如图 5所示。

在本发明的另一具体实施例中，还可采用多次过孔刻蚀工艺，以使不同图层中的信号传输线 20和阻抗平衡线 10之间实现电连接。

举例说明，如图 6所示，在有源层 80沉积后添加掩模（mask)工艺，在有源层 80和栅绝缘层 70中形成连接栅极层 60和源漏金属层 30中的过孔 90。然后通过工艺形成源漏金属层 30 图案（可以信号传输线 20, 也可以是阻抗平衡线 10)，由于过孔 90的侧壁上覆盖了源漏金属层 30的质，因此，栅极层 60和源漏金属层 30之间实现电连接。

然后，在源漏金属层 30上覆盖钝化层 40, 并再次通过掩模（mask) 工艺，在钝化层 40中过孔 90所在位置处形成过孔 91。后续通过在过孔 91位置处以及钝化层 40上覆盖 ITO层 50，从而使栅极层 60、源漏金属层 30以及 ITO层 50之间实现电连接，从而形成三层导电结构。

虽然此实施例中增加了一道掩模（mask) (在有源层 80沉积后，增加一道掩模（mask)工艺并采用干法刻蚀做出过孔 91 )，但此实施例中降低了 ΠΌ 层 50的爬坡高度，从而提高了工艺的可靠性与良率。

在本发明另一具体实施例中，还可以将如图 4、图 5所示的技术方案相结合， ffi可以本发明实施例所涉及的阵列基板。

具体的，如图 7、 8所示，在过孔刻蚀时，刻蚀掉位于信号传输线 20位置处的钝化层 40和部分栅绝缘层 70, 形成条状浅沟道。然后在该沟道上沉积 ITO层 50，这样也能实现不同图层中的信号传输线 20和阻抗平衡线 10之间实现电连接。这样的好处是 ITO层 50薄膜能与源漏金属层 30金属直接接角虫，丛而提高了工艺的可靠性与良率。

本发明实施例还提供了一种显示装置，所述装置具体可以包括上述本发明实施例提供的列基板。

该显示装置具体可以为液晶面板、液晶电视、液晶显示器、 OLED (有机发光二极管) 面板、 OLED显示器、等离子显示器或电子纸等显示装置。

从以上所述可以看出，根据本公开文本提供的阵列基板及其制作方法、显示装置，所述阵列基板的集线区内包括) ¾于在驱动芯片和阵列基板的显示区之间传输信号的多条信号传输线，每条信号传输线对应于一数据传输通道，所述阵列基板还包括：与信号传输线对应设置的至少一条阻抗平衡线；所述阻抗平衡线与所属信号传输线之间电连接，使得所述集线区内的不同数据传输通道的阻抗的差值符合第一预设条件。从而可在不增加端口区域的情况下, 实现端口区域中每一条信号传输线对应的信号传输通道间的电阻比值在一预设的范围内，以减少信号延迟情况。同时，本发明实施例所提供技术方案的实现，可以降低信号传输线的宽度，因此可使一个端口区域内容设置更多的信号传输线，丛而可减少显示面板中设置的端口区域，有利于窄边框的实现。同时，在较小的区域利^一个驱动电路即可驱动尽可能多的信号传输线，减小驱动电路数量，丛而降低显示面板的生产成本。

另外，本发明实施例所提供的技术方案，还可与现有折线设计共同应用，从而也可实现使数据传输通道间的阻抗的差值的符合预设条件的目的。

以上所述仅是本发明的实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以作出若千改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims

1 . 一种阵列基板，所述阵列基板的集线区内包括^于在驱动芯片和阵列基板的显示区之间传输信号的多条信号传输线，每条信号传输线对应于一数据传输通道，其中，所述阵列基板还包括：

与多条信号传输线中的所属信号传输线对应设置的至少一条阻抗平衡所述阻抗平衡线与所属信号传输线之间电连接，使得所述集线区内的不同数据传输通道的阻抗的差值符合第一预设条件。

2. 如权利要求 1所述的阵列基板，其中，所述第一预设条件为：配置阻抗平衡线后至少一对数据传输通道的 ffi抗的差值小于配置 ffi抗平衡线前所述一对数据传输通道的阻抗的差值。

3. 如权利要求 1所述的阵列基板，其中，所述第一预设条件为：配置阻抗平衡线后所述集线区内阻抗值最大的数据传输通道与阻抗值最小的数据传输通道之间的阻抗差值，小于配置阻抗平衡线前所述集线区内阻抗值最大的数据传输通道与阻抗值最小的数据传输通道之间的阻抗差值。

4. 如权利要求 1所述的阵列基板，其中，所述第一预设条件为：配置阻抗平衡线后所述集线区内的各数据传输通道间的阻抗最大差值在预设阈值范围内。

5. 如权利要求 1-4中任一项所述的阵列基板，其中，所述阻抗平衡线与所属信号传输线，形成于不同图层中。

6. 如权利要求 1-5中任一项所述的阵列基板，其中，所述阻抗平衡线形成于阵列基板的导电图层中，所述导电图层包括像素电极层、公共电极层、源漏金属层、栅极层中的至少一层。

7. 如权利要求 1-6中任一项所述的阵列基板，其中，所述阻抗平衡线与所属信号传输线之间直接接触，或者所述阻抗平衡线与所属信号传输线之间通过过孔实现电连接。

8. 如权利要求 1-7中任一项所述的阵列基板，其中，所述阻抗平衡线由至少一条导电线组成。

9. 如权利要求 1-8中任一项所述的列基板，，分属于不同信号传输线的阻抗平衡线的导电面积不同和 /或材质不同。

1 0. 如权利要求】 9中任一项所述的阵列基板，其中，分属于不同信号传输线的阻抗平衡线被设置为：

自身阻抗越大的信号传输线对应的阻抗平衡线的长度越长；和 /或自身阻抗越大的信号传输线对应的阻抗平衡线的横截面积越大；和 /或自身阻抗越大的信号传输线对应的阻抗平衡线的材质的电阻率越小。

11 . 如权利要求 5-10中任一项所述的阵列基板，其中，所述信号传输线形成于源漏金属层，所述阻抗平衡线形成于像素电极层和 /或栅极层中。

12. —种阵列基板制作方法，所述阵列基板的集线区内包括 ffi于在驱动芯片和阵列基板的显示区之间传输信号的多条信号传输线，每条信号传输线对应于一数据传输通道，其中，所述方法包括：

在阵列基板的集线区内的预设位置处形成所述多条信号传输线；在所述多条信号传输线中的所属信号传输线上形成阻抗平衡线，所述阻抗平衡线与所属信号传输线之间电连接，使得所述集线区内的不同数据传输通道的阻抗的差值符合第一预设条件。

13. 如权利要求 12所述的方法，其中，所述在所述多条信号传输线中的所属信号传输线上形成阻抗平衡线的步骤包括：

在所述集线区内的预设位置处，形成信号传输线图案，以及位于信号传输线之上的图层；

通过刻蚀工艺中，刻蚀掉位于信号传输线之上的图层；以及

在所述信号传输线之上形成阻抗平衡线图案。

14. 如权利要求 12所述的方法，其中，所述在所述多条信号传输线中的所属信号传输线上形成阻抗平衡线的步骤包括：

在所述信号传输线图案和 /或位于信号传输线之上的图层的预设位置处形成过孔；以及

在所述信号传输线之上的图层之上，以及所述过孔位置处，形成阻抗平衡线图案。

15. —种显示装置，至少包括如权利要求 1-11中任一项所述的阵列基板 ₍