WO2015053022A1 - 半導体装置 - Google Patents

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semiconductor
semiconductor region
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将晴 山路
博 菅野
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Fuji Electric Co Ltd
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    • H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
    • H10W10/30—Isolation regions comprising PN junctions

Definitions

  • the present invention relates to a semiconductor device.
  • HVICs high-voltage ICs
  • Non-Patent Document 1 discloses a high voltage IC manufactured (manufactured) by this self-separating IC process. The structure of a high voltage IC manufactured by a self-separating IC process will be described.
  • FIG. 9 is a plan view schematically showing a planar structure of a conventional high voltage IC.
  • FIG. 10 is a cross-sectional view showing a cross-sectional structure taken along section line AA-AA ′ of FIG.
  • FIG. 11 is a circuit diagram showing an equivalent circuit of the high voltage IC of FIG.
  • the high voltage IC 200 generally includes a high side drive circuit 210, a level shifter 214, and a control circuit 215.
  • the high side drive circuit 210 includes a gate drive circuit, a level shift resistor, and the like.
  • the high side drive circuit 210 is disposed in the high side region 220.
  • the periphery of the high side region 220 is surrounded by a high breakdown voltage isolation region 224.
  • the high side region 220 is electrically isolated from the low side region 225 by the high breakdown voltage isolation region 224.
  • the level shifter 214 is disposed in the high breakdown voltage isolation region 224.
  • a level shift resistor 217 is connected between the VB terminal and the level shifter 214.
  • the periphery of the high breakdown voltage isolation region 224 is surrounded by the low side region 225.
  • a control circuit 215 that controls the high-side drive circuit 210 is disposed in the low-side region 225.
  • the low side region 225 is a portion excluding the high side region 220, the high breakdown voltage isolation region 224, and the level shifter 214.
  • the gate drive circuit constituting the high-side drive circuit 210 includes a high-side p-channel MOSFET (insulated gate field effect transistor, hereinafter referred to as PMOS) 212 and an n-channel MOSFET (hereinafter referred to as NMOS) 213. It consists of CMOS (complementary MOS) circuits connected in a complementary manner.
  • CMOS complementary MOS
  • a lateral PMOS 212 of the high side drive circuit 210 is formed in an n diffusion region 202 selectively provided in the surface layer of the p ⁇ bulk substrate 201.
  • a p-type diffusion region 203 is provided in the n-type diffusion region 202 with a relatively shallow depth, and a lateral NMOS 213 is formed in the p-type diffusion region 203.
  • the n diffusion region 202 is connected to the VB terminal that is the highest potential of the high side drive circuit 210.
  • the p diffusion region 203 is connected to the VS terminal that is the lowest potential of the high side drive circuit 210.
  • the potential difference between the VB terminal and the VS terminal is, for example, about 15 V, which is the power supply voltage of the high side drive circuit 210.
  • n diffusion region 202 on the outside of the n diffusion region 202, p in the low side region 225 - region 204 are provided.
  • the p ⁇ bulk substrate 201 and the p ⁇ region 204 are connected to the GND terminal of the ground potential (for example, 0 V).
  • an n ⁇ low concentration diffusion region 205 constituting the high breakdown voltage isolation region 224 is provided between the n diffusion region 202 and the p ⁇ region 204.
  • the pn junction between the n ⁇ low concentration diffusion region 205 and the p ⁇ region 204 is reverse-biased, thereby causing the n ⁇
  • the low-concentration diffusion region 205 is depleted, and the breakdown voltage in the lateral direction (direction parallel to the main surface of the substrate) is maintained.
  • the high voltage IC 200 is connected to, for example, a power conversion bridge circuit, and drives the first and second MOSFETs 101 and 102 constituting one phase of the power conversion bridge circuit.
  • the first and second MOSFETs 101 and 102 are connected in series between a high-voltage main power supply (positive electrode side) Vdc and a ground potential GND on the negative electrode side of the main power supply.
  • the VS terminal is connected to a connection point 105 between the first MOSFET 101 and the second MOSFET 102.
  • a connection point 105 is an output point of the bridge circuit configured by the first and second MOSFETs 101 and 102.
  • Reference numerals 103 and 104 denote FWDs (reflux diodes).
  • the operation of the high voltage IC 200 will be described by taking as an example the case of driving the first MOSFET 101 on the high side of the power conversion bridge circuit.
  • the high side drive circuit 210 operates at a potential between the reference potential VS and the power supply potential VB which is the highest potential of the high side drive circuit 210, with the potential at the connection point 105 connected to the VS terminal as the reference potential VS. .
  • the power supply potential VB of the high side drive circuit 210 is higher than the reference potential VS by the voltage of the bootstrap capacitor.
  • the control circuit 215 operates with the ground potential GND as a reference, and generates a GND-based on / off control signal for turning on / off the first MOSFET 101.
  • the GND-based on / off control signal is converted into a VS-based on / off control signal by the level shifter 214 and transmitted to the high-side drive circuit 210.
  • the on / off signal input to the high side driving circuit 210 is input to the gate of the first MOSFET 101 via the gate driving circuit 211.
  • the first MOSFET 101 is turned on / off based on the on / off signal. As described above, the first MOSFET 101 is turned on / off based on the on / off signal from the control circuit 215 transmitted through the level shifter 214, and combined with the on / off of the second MOSFET 102, thereby the potential of the VS terminal. Varies between 0 V (GND) and several hundred V (Vdc).
  • the high breakdown voltage isolation region between the level shift n-channel MOSFET and the isolation island region is made of a p-type substrate instead of the conventional p diffusion region and the surrounding RESURF region.
  • a device that achieves downsizing without increasing the manufacturing cost by making the p-type substrate region (or the p diffusion layer) a region exposed on the front surface of the substrate for example, the following patent document). 1.
  • Patent Document 1 a potential difference between n diffusion regions divided by a high breakdown voltage isolation region is used as a signal voltage at the time of level shift.
  • one n diffusion region (isolation island region) divided by the high breakdown voltage isolation region is set as a power supply potential
  • the other n diffusion region is set as the drain potential of the level shift n-channel MOSFET.
  • the drain potential of the level shift n-channel MOSFET becomes the power supply potential of the high voltage IC when the level shift n-channel MOSFET is in the off state, and the level shift resistor and the level shift when the level shift n-channel MOSFET is in the on state.
  • the potential is lower than the power supply potential by a voltage value obtained by multiplying the current value of the n-channel MOSFET for use.
  • the following devices have been proposed as conventional high voltage ICs.
  • p - -type silicon substrate, p - n surrounded by well regions - apart and region, and a drain n + region connected to the drain electrode, and the drain n + region, p base region surrounding the drain n + region And a source n + region disposed inside the p base region.
  • n - region, n - through the space p - than the region, the 1n - - p to reach the -type silicon substrate is separated into a region - region and the 2n.
  • a drain n + region is provided in the first n ⁇ region.
  • the first n ⁇ region has a floating potential (see, for example, Patent Document 2 below).
  • the p + diffusion region of the PMOS 212 is used as the emitter
  • the n diffusion region 202 is used as the base
  • the p ⁇ bulk substrate 201 is used as the collector in the high side region 220.
  • a parasitic pnp bipolar transistor 218 having the p diffusion region 203 as an emitter, the n diffusion region 202 as a base, and a p ⁇ bulk substrate 201 as a collector.
  • the p + diffusion region of the PMOS212 the emitter, the n diffusion region 202 as a base, p - parasitic pnp bipolar transistor bulk substrate 201 and the collector because the depth of the n diffusion region 202 serving as the base is deep, hFE ( (DC current amplification factor) is small and thermal runaway is difficult.
  • the depth of the p diffusion region 203 serving as the emitter is deeper than the depth of the p + diffusion region of the PMOS 212, and the base width (the p diffusion region 203 and the p ⁇ of the n diffusion region 202). - the thickness of the part sandwiched between the bulk substrate 201) is narrow, and the emitter of the p + diffusion region of the PMOS212, the n diffusion region 202 as a base, p - parasitic pnp bipolar transistor to the collector of the bulk substrate 201 HFE is larger than that, and it is easy to run away.
  • the base, emitter, and collector of the parasitic pnp bipolar transistor 218 having a narrow base width are connected to the VB terminal, the VS terminal, and the GND terminal, respectively.
  • the power supply potential VB of the high voltage IC 200 is higher than the reference potential VS, so that the parasitic pnp bipolar transistor 218 does not operate.
  • the power supply potential VB is lowered by 0.6 V or more, which is the diffusion potential of the silicon pn junction, from the reference potential VS due to the negative voltage surge, that is, the potential relationship is VB ⁇ (VS ⁇ 0.6 [V]).
  • the pn junction between the p diffusion region 203 (emitter) and the n diffusion region 202 (base) is forward biased, and the parasitic pnp bipolar transistor 218 having a narrow base width is turned on. Accordingly, there is a problem that a large current flows between the VS terminal to which a high voltage (up to Vdc on the high potential side) is applied and the GND terminal, and the high voltage IC 200 is destroyed due to heat generated by the large current.
  • bypass capacitor connected as an external component is disposed outside the substrate 201.
  • the bypass capacitor cannot be connected due to layout design and cost restrictions, or cannot be placed near the high voltage IC 200 due to layout design restrictions, and is placed at a position away from the high voltage IC 200. There is a problem that the effect cannot be obtained sufficiently.
  • An object of the present invention is to provide a semiconductor device that can prevent a breakdown due to a surge in order to solve the problems caused by the above-described conventional technology.
  • a semiconductor device is connected to a first potential selectively provided on a surface layer of a semiconductor layer of a first conductivity type.
  • a first semiconductor region of two conductivity type and a second semiconductor region of second conductivity type that is selectively provided on the surface layer of the semiconductor layer and is connected to a second potential or floating potential lower than the first potential
  • a third semiconductor region of a first conductivity type that is selectively provided inside the second semiconductor region and connected to the second potential, and is provided in the first semiconductor region and the third semiconductor region.
  • the second potential is a reference potential, provided between the first semiconductor region and the second semiconductor region, and a circuit that operates at a potential between the reference potential and the first potential.
  • the semiconductor region and the second semiconductor region are electrically separated. Characterized in that it comprises a separation region, a.
  • the semiconductor layer is connected to a third potential lower than the first potential
  • the isolation region includes the first semiconductor region and the second semiconductor region.
  • a first conductive type semiconductor region electrically connected to the semiconductor layer.
  • the isolation region has a depth between the first semiconductor region and the second semiconductor region between the first semiconductor region and the second semiconductor region. It may be characterized by comprising a trench that penetrates in the direction and reaches the semiconductor layer, and an insulator layer embedded in the trench.
  • the circuit includes the external circuit in which a first insulated gate transistor on a high potential side and a second insulated gate transistor on a low potential side are connected. It is a gate drive circuit for driving the first insulated gate transistor.
  • the second potential is a potential at a connection point between the first insulated gate transistor and the second insulated gate transistor.
  • the semiconductor device in the above-described invention, when the second potential is higher than the third potential by a predetermined potential, the first conductivity type semiconductor region, the first semiconductor region, and the second semiconductor region The depletion layers extending from the pn junction between the two are connected to each other.
  • the semiconductor device according to the present invention is the above-described invention, wherein the insulated gate field effect transistor of the first conductivity type channel formed in the first semiconductor region and the first semiconductor channel formed in the third semiconductor region are provided.
  • a CMOS circuit is constituted by an insulated gate field effect transistor having two conductivity type channels.
  • the first semiconductor region having the first potential and the second semiconductor region in which the third semiconductor region having the second potential are formed are electrically separated by the isolation region, and the second semiconductor region is Even if the first potential is lower than the second potential by applying a negative voltage surge by setting the second potential or the floating potential, the second potential third semiconductor region and the third potential semiconductor layer During this period, no current flows. For this reason, a parasitic pnp bipolar transistor having a narrow base width using the third semiconductor region as an emitter, the first semiconductor region as a base, and a semiconductor layer as a collector does not operate. Therefore, it is possible to prevent the element from being destroyed by the parasitic operation due to the negative voltage surge.
  • the semiconductor device of the present invention it is possible to suppress the parasitic operation due to the surge without using external parts and to prevent the element from being destroyed.
  • FIG. 1 is a circuit diagram showing an equivalent circuit of the high voltage IC according to the first embodiment.
  • FIG. 2 is a plan view schematically showing a planar structure of the high voltage IC according to the first embodiment.
  • FIG. 3 is a cross-sectional view showing a cross-sectional structure taken along section line AA ′ of FIG.
  • FIG. 4 is a plan view schematically showing a planar structure of the high voltage IC according to the second embodiment.
  • FIG. 5 is a plan view schematically showing a planar structure of the high voltage IC according to the third embodiment.
  • FIG. 6 is a cross-sectional view schematically showing a cross-sectional structure of a high voltage IC according to the fourth embodiment.
  • FIG. 1 is a circuit diagram showing an equivalent circuit of the high voltage IC according to the first embodiment.
  • FIG. 2 is a plan view schematically showing a planar structure of the high voltage IC according to the first embodiment.
  • FIG. 3 is a cross-sectional view showing a
  • FIG. 7 is a characteristic diagram showing negative voltage surge-current characteristics of the high voltage IC according to the present invention.
  • FIG. 8 is a cross-sectional view showing another example of the cross-sectional structure taken along section line AA ′ of FIG.
  • FIG. 9 is a plan view schematically showing a planar structure of a conventional high voltage IC.
  • FIG. 10 is a cross-sectional view showing a cross-sectional structure taken along section line AA-AA ′ of FIG.
  • FIG. 11 is a circuit diagram showing an equivalent circuit of the high voltage IC of FIG.
  • FIG. 1 is a circuit diagram showing an equivalent circuit of the high voltage IC according to the first embodiment.
  • the first and second MOSFETs 101 and 102 constituting the power conversion bridge circuit (external circuit) include a high-voltage main power source (positive electrode side) Vdc and the main power source. It is connected in series with the ground potential GND which is the negative side of the power supply.
  • the VS terminal is connected to a connection point 105 between the first MOSFET 101 and the second MOSFET 102.
  • connection point 105 is an output point of the power conversion bridge circuit, and is connected to, for example, a motor as a load.
  • the first and second IGBTs may be arranged in the power conversion bridge circuit.
  • the high voltage IC 100 includes a high side drive circuit 110, a level shifter 114, and a control circuit 115, and drives the first MOSFET 101 on the high side of the first and second MOSFETs 101 and 102 that constitute one phase of the power conversion bridge circuit.
  • the high-side drive circuit 110 operates at a potential between a power supply potential (first potential) VB, for example, about 15 V higher than the reference potential VS, with the potential of the VS terminal as the reference potential (second potential) VS.
  • the power supply potential VB is the highest potential of the high side drive circuit 110.
  • the reference potential VS is the lowest potential of the high side drive circuit 110.
  • the high side drive circuit 110 includes, for example, a gate drive circuit 111, a level shift resistor 112, and the like.
  • the gate drive circuit 111 includes a CMOS circuit in which a p-channel MOSFET (PMOS) 20 on the high side and an n-channel MOSFET (NMOS) 40 are connected so as to complement each other.
  • the source of the PMOS 20 is connected to the VB terminal of the power supply potential VB, and the drain of the PMOS 20 is connected to the drain of the NMOS 40.
  • the source of the NMOS 40 is connected to the VS terminal of the reference potential VS.
  • a connection point 113 between the PMOS 20 and the NMOS 40 is connected to the gate of the first MOSFET 101.
  • Reference numerals 103 and 104 denote FWDs (reflux diodes).
  • the control circuit 115 controls the high side drive circuit 110. Specifically, the control circuit 115 operates with the ground potential GND as a reference, and generates a GND-based on / off control signal for turning on / off the first MOSFET 101.
  • the level shifter 114 is composed of, for example, a MOSFET, and converts the GND-based on / off control signal generated by the control circuit 115 into a VS-based on / off control signal.
  • a level shift resistor 112 is connected between the VB terminal and the level shifter 114.
  • FIG. 2 is a plan view schematically showing a planar structure of the high voltage IC according to the first embodiment.
  • a first n diffusion region (first semiconductor region) 2 and a second n diffusion region (second semiconductor region) 3 are arranged in the high side region 10.
  • the PMOS 20 constituting the gate drive circuit 111 is disposed in the first n diffusion region 2.
  • a p diffusion region (third semiconductor region) 4 is arranged inside the second n diffusion region 3.
  • the NMOS 40 constituting the gate drive circuit 111 is disposed.
  • the p isolation diffusion region (isolation region: first conductivity type semiconductor region) 5 is provided between the first n diffusion region 2 and the second n diffusion region 3 and separates the first n diffusion region 2 and the second n diffusion region 3. For example, it extends linearly.
  • the high withstand voltage isolation region 11 is arranged so as to surround the periphery of the high side region 10.
  • a level shifter (not shown) is disposed in the high breakdown voltage isolation region 11.
  • a low side region 12 is arranged around the high breakdown voltage isolation region 11 so as to surround the high breakdown voltage isolation region 11.
  • the high breakdown voltage isolation region 11 has a function of electrically separating the high side region 10 and the low side region 12.
  • the high breakdown voltage isolation region 11 may be separated into the first n diffusion region 2 side and the second n diffusion region 3 side by a p isolation diffusion region 5 extending from the high side region 10 to the low side region 12.
  • a control circuit (not shown) and the like are disposed in the low side region 12.
  • the low side region 12 is a portion excluding the high side region 10, the high withstand voltage isolation region 11, and the level shifter.
  • FIG. 3 is a cross-sectional view showing a cross-sectional structure taken along section line AA ′ of FIG.
  • FIG. 8 is a cross-sectional view showing another example of the cross-sectional structure taken along section line AA ′ of FIG. 3 and 8 show a cross-sectional structure taken along a cutting line AA ′ across the first n diffusion region 2, the p isolation diffusion region 5 and the second n diffusion region 3.
  • the high voltage IC 100 has an element isolation structure manufactured (manufactured) on a p ⁇ type substrate 1 by a self-isolation IC process.
  • the p ⁇ type substrate 1 is, for example, a ground potential (third potential) GND lower than the power supply potential VB that is the power supply potential of the high-side drive circuit 110.
  • the first n diffusion region 2 is selectively provided on the front surface layer of the p ⁇ type substrate 1.
  • a lateral PMOS 20 constituting the gate driving circuit 111 is formed.
  • the PMOS 20 has a MOS gate (insulating gate made of metal-oxide film-semiconductor) structure such as a p + source region 21, a p + drain region 22, a gate insulating film 23, a gate electrode 24, a source electrode 25, and a drain electrode 26.
  • MOS gate insulating gate made of metal-oxide film-semiconductor
  • the source electrode 25 of the PMOS 20 is connected to the VB terminal of the power supply potential VB of the high side drive circuit 110.
  • the first n diffusion region 2 is connected to the contact electrode 2b through an n + high concentration region 2a provided inside the first n diffusion region 2.
  • the contact electrode 2b is connected to the VB terminal.
  • a second n diffusion region 3 is selectively provided in the surface layer on the front surface of the p ⁇ type substrate 1 apart from the first n diffusion region 2.
  • the second n diffusion region 3 is connected to the contact electrode 3b through an n + high concentration region 3a provided inside the second n diffusion region 3.
  • the contact electrode 3 b is connected to the terminal 30 of the reference potential VS of the high side drive circuit 110.
  • the terminal 30 may be a floating potential.
  • a p diffusion region 4 is provided with a relatively shallow depth.
  • a lateral NMOS 40 constituting the gate drive circuit 111 is formed.
  • the NMOS 40 has a general element structure having a MOS gate structure such as an n + source region 41, an n + drain region 42, a gate insulating film 43, a gate electrode 44, a source electrode 45, and a drain electrode 46.
  • the source electrode 45 of the NMOS 40 is connected to the VS terminal.
  • the p diffusion region 4 is connected to the contact electrode 4b through a p + high concentration region 4a provided inside the p diffusion region 4.
  • the contact electrode 4b is connected to the VS terminal.
  • the p + high concentration region 4 a and the contact electrode 4 b are provided on the outer periphery of the p diffusion region 4 and surround the NMOS 40.
  • the p isolation diffusion region 5 is provided between the first n diffusion region 2 and the second n diffusion region 3.
  • the diffusion depth of the p isolation diffusion region 5 may be, for example, the same as the diffusion depth of the first and second n diffusion regions 2 and 3, or deeper than the diffusion depth of the first and second n diffusion regions 2 and 3. It's okay.
  • the p isolation diffusion region 5 is in contact with the p ⁇ type substrate 1 and is at the ground potential GND when the high voltage IC 100 is in an off state.
  • an n ⁇ low concentration diffusion region 6-1 is provided between the p isolation diffusion region 5 and the first n diffusion region 2.
  • the n ⁇ low concentration diffusion region 6-1 is in contact with the first n diffusion region 2, and is connected to the VB terminal via the first n diffusion region 2.
  • an n ⁇ low concentration diffusion region 6-2 is provided between the p isolation diffusion region 5 and the second n diffusion region 3.
  • the n ⁇ low concentration diffusion region 6-2 is in contact with the second n diffusion region 3, and is connected to the VS terminal via the second n diffusion region 3.
  • the diffusion depths of the n ⁇ low-concentration diffusion regions 6-1 and 6-2 may be, for example, the same as the diffusion depths of the first and second n-type diffusion regions 2 and 3, or the first and second n-type diffusion regions 2 and 2 , 3 may be shallower than the diffusion depth.
  • the power supply potential VB is usually 15 V higher than the reference potential VS, for example.
  • the pn junction between the p isolation diffusion region 5 and the n ⁇ low concentration diffusion region 6-1, and the p isolation diffusion region 5 and the n ⁇ low concentration diffusion region 6 are formed inside the p isolation diffusion region 5.
  • the depletion layer spreads from the pn junction between ⁇ 2 (hereinafter referred to as the pn junction around the p isolation diffusion region 5).
  • the first and second n-type diffusion regions 2 and 3 the p-separation diffusion region 5, the n ⁇ low-concentration diffusion regions 6-1 and 6-2, etc.
  • the width and impurity concentration of each diffusion region are set.
  • the width of each diffusion region is the width of each diffusion region in the direction along the cutting line AA ′.
  • the width and impurity concentration of each diffusion region are set so that the depletion layers extending inside the region 5 are in contact with each other.
  • the width of each diffusion region is set so that the potential distribution in the portion where the depletion layer extends has irregularities in the direction in which the depletion layer extends. Impurity concentration is set.
  • the p isolation diffusion region 5 has the same potential as the p ⁇ type substrate 1, and the power supply potential VB and the reference potential VS are about several hundred volts. May increase the electric field in the vicinity of the pn junction around the p isolation diffusion region 5, and the pn junction around the p isolation diffusion region 5 may be avalanche breakdown.
  • the case where the prevention of the avalanche breakdown is not taken into consideration means that the width of the p isolation diffusion region 5 (the distance between the n ⁇ low concentration diffusion region 6-1 and the n ⁇ low concentration diffusion region 6-2) is too wide.
  • the depletion layers extending from the pn junction with the low concentration diffusion region 6-1 and the pn junction with the n ⁇ low concentration diffusion region 6-2 to the inside of the p isolation diffusion region 5 are not in contact with each other.
  • the p isolation from the pn junction with the n ⁇ low concentration diffusion region 6-1 and the pn junction with the n ⁇ low concentration diffusion region 6-2 are performed. It is only necessary that the depletion layers extending inside the diffusion region 5 are in contact with each other.
  • the depletion layers extending from the pn junction with the n ⁇ low concentration diffusion region 6-1 and the pn junction with the n ⁇ low concentration diffusion region 6-2 to the inside of the p isolation diffusion region 5 are n ⁇
  • the contact may not be made on the front surface side of the substrate.
  • Depletion layers extending from the n ⁇ low concentration diffusion region 6-1 side and the n ⁇ low concentration diffusion region 6-2 side into the p isolation diffusion region 5 are at least n ⁇ low concentration diffusion regions 6-1 and 6-2.
  • the potential of the p isolation diffusion region 5 rises to a potential close to the reference potential VS by making contact in the vicinity of the depth of about the same as the depth of the pn junction, avalanche breakdown of the pn junction around the p isolation diffusion region 5 can be suppressed. it can.
  • the n ⁇ low concentration diffusion regions 6-1 and 6-2 have the p isolation diffusion region 5 and the n ⁇ low concentration diffusion region 6-1 when the power supply potential VB and the reference potential VS rise to about several hundred volts.
  • An electric field concentrates in the vicinity of the pn junction between the p-type isolation region and in the vicinity of the pn junction between the p-type isolation diffusion region 5 and the n ⁇ low-concentration diffusion region 6-2, and the pn junction around the p-type isolation diffusion region 5 avalanche breakdown. It has the function of making it easy to suppress this.
  • At least one depletion layer extending from the pn junction side to the n ⁇ low concentration diffusion region 6-1 and the pn junction side to the n ⁇ low concentration diffusion region 6-2 to the inside of the p isolation diffusion region 5 is at least one.
  • the p isolation diffusion region 5 and the first and second n diffusion regions 2 and 3 need only be provided under the condition that the contact portions are in contact, and the n ⁇ low concentration diffusion regions 6-1 and 6-2 are provided as shown in FIG. It does not have to be done.
  • the depletion layers may be in contact with each other in the process in which the reference potential VS rises to about several hundred volts with respect to the GND potential.
  • the voltage at which contact begins can be about 100V.
  • an n ⁇ low concentration diffusion region 7 is provided on the front surface layer of the p ⁇ type substrate 1 so as to surround the periphery of the high side region 10.
  • the n ⁇ low concentration diffusion region 7 is in contact with the first and second n diffusion regions 2 and 3.
  • a MOSFET for level shifter (not shown) is provided in the n ⁇ low concentration diffusion region 7.
  • the n ⁇ low concentration diffusion region 7 constitutes a high breakdown voltage isolation region 11.
  • p - the surface layer of the front surface of the mold substrate 1, n - surrounds the lightly doped regions 7 and n - p contact with the low concentration diffusion region 7 - low concentration diffusion region 8 is provided It has been.
  • a region excluding the high side region 10, the high breakdown voltage isolation region 11, and the level shifter is a low side region 12.
  • the p ⁇ low concentration diffusion region 8 is connected to the GND terminal of the ground potential GND through the contact electrode 8b.
  • the p ⁇ low concentration diffusion region 8 has a function of fixing the p ⁇ type substrate 1 to the ground potential GND.
  • the surface impurity concentration and diffusion depth take the following values.
  • the first and second diffusion regions 2 and 3 contain phosphorus (P) as a dopant, have a surface impurity concentration of about 1 ⁇ 10 15 / cm 3 to 1 ⁇ 10 18 / cm 3 , and a diffusion depth of about 7 ⁇ m to 10 ⁇ m. It is good.
  • the p diffusion region 4 may contain boron (B) as a dopant, have a surface impurity concentration of about 1 ⁇ 10 15 / cm 3 to 1 ⁇ 10 19 / cm 3 , and a diffusion depth of about 4 ⁇ m to 6 ⁇ m.
  • the p isolation diffusion region 5 and the p ⁇ low concentration diffusion region 8 contain boron as a dopant, have a surface impurity concentration of about 1 ⁇ 10 15 / cm 3 to 4 ⁇ 10 18 / cm 3 , and a diffusion depth of 10 ⁇ m to 13 ⁇ m. It is good also as a grade.
  • the n ⁇ low concentration diffusion regions 6-1, 6-2, and 7 contain phosphorus as a dopant, have a surface impurity concentration of about 1 ⁇ 10 15 / cm 3 to 1 ⁇ 10 17 / cm 3 , and a diffusion depth of 4 ⁇ m. It may be about 10 ⁇ m.
  • FIG. 4 is a plan view schematically showing a planar structure of the high voltage IC according to the second embodiment.
  • the semiconductor device according to the second embodiment differs from the semiconductor device according to the first embodiment in the planar layout of the first and second n diffusion regions and the p isolation diffusion region in the high side region 10.
  • the semiconductor device according to the second embodiment is different from the semiconductor device according to the first embodiment in that the p diffusion region 54 connected to the VS terminal among the n diffusion regions constituting the high side region 10.
  • the p isolation diffusion region 55 is arranged so as to surround the periphery of the portion provided with.
  • a substantially rectangular annular p isolation diffusion region 55 is provided in the n diffusion region constituting the high side region 10 apart from the n ⁇ low concentration diffusion region 7 constituting the high breakdown voltage isolation region 11. ing.
  • a portion outside the p isolation diffusion region 55 ie, a portion sandwiched between the p isolation diffusion region 55 and the n ⁇ low concentration diffusion region 7 is connected to the VB terminal.
  • the first n diffusion region 52, and the portion surrounded by the p isolation diffusion region 55 is the second n diffusion region 53 connected to the terminal of the reference potential VS or the floating potential.
  • the PMOS 20 is arranged in the first n diffusion region 52 outside the p isolation diffusion region 55.
  • a p diffusion region 54 in which the NMOS 40 is disposed is provided in the second n diffusion region 53 surrounded by the p isolation diffusion region 55.
  • FIG. 5 is a plan view schematically showing a planar structure of the high voltage IC according to the third embodiment.
  • the semiconductor device according to the third embodiment is different from the semiconductor device according to the first embodiment in the planar layout of the first and second n diffusion regions and the p isolation diffusion region in the high side region 10.
  • the semiconductor device according to the third embodiment is different from the semiconductor device according to the first embodiment in that the periphery of the portion connected to the VB terminal in the n diffusion region constituting the high side region 10 is different. This is the point where the p isolation diffusion region 65 is arranged so as to surround it.
  • a substantially rectangular annular p isolation diffusion region 65 is provided in the n diffusion region constituting the high side region 10 apart from the n ⁇ low concentration diffusion region 7 constituting the high breakdown voltage isolation region 11. ing.
  • the portion surrounded by the p isolation diffusion region 65 is the first n diffusion region 62 connected to the VB terminal, and the portion outside the p isolation diffusion region 65 (ie, p A portion sandwiched between the isolation diffusion region 65 and the n ⁇ low concentration diffusion region 7) is the second n diffusion region 63 connected to the terminal of the reference potential VS or the floating potential.
  • the PMOS 20 is disposed in the first n diffusion region 62 surrounded by the p isolation diffusion region 65.
  • a p diffusion region 64 in which the NMOS 40 is disposed is provided in the second n diffusion region 63 outside the p isolation diffusion region 65.
  • FIG. 6 is a cross-sectional view schematically showing a cross-sectional structure of a high voltage IC according to the fourth embodiment.
  • FIG. 6 shows a cross-sectional structure taken along section line AA ′ in FIG.
  • the semiconductor device according to the fourth embodiment is different from the semiconductor device according to the first embodiment in that the first n diffusion region 72 and the second n diffusion region 73 are separated by an insulator layer (separation region) 75 embedded in the trench.
  • DTI Deep Trench Isolation
  • an n diffusion region constituting the high side region 10 is provided on the surface layer of the front surface of the p ⁇ type substrate 1.
  • a trench which penetrates the n diffusion region constituting the high side region 10 in the depth direction and reaches the p ⁇ type substrate 1 is provided, and an insulator layer 75 is embedded in the trench.
  • the insulator layer 75 is made of, for example, an oxide film or polysilicon.
  • the n diffusion region constituting the high side region 10 includes an insulator layer 75, a first n diffusion region 72 connected to the VB terminal, and a second n diffusion region 73 connected to the reference potential VS or floating potential terminal 30. Have been separated.
  • the PMOS 20 is formed in the first n diffusion region 72.
  • a p diffusion region 74 connected to the VS terminal is provided inside the second n diffusion region 73.
  • An NMOS 40 is formed in the p diffusion region 74.
  • the planar layout of the first and second n diffusion regions 72 and 73 and the insulator layer 75 in the high side region 10 can be variously changed.
  • the insulator layer 75 may be disposed so as to surround the provided second n-type diffusion region 73, or insulated so as to surround the first n-type diffusion region 72 connected to the VB terminal as in the third embodiment.
  • a body layer 75 may be disposed.
  • the control circuit 115 operates with the ground potential GND as a reference, receives a gate control signal, and generates a GND-based on / off control signal for turning on / off the first MOSFET 101.
  • the low-side level on / off signal is converted into a VS-based on / off control signal by the level shifter 114 and transmitted to the high-side drive circuit 110.
  • the on / off signal input to the high side driving circuit 110 is input to the gate of the first MOSFET 101 via the gate driving circuit 111.
  • the first MOSFET 101 is turned on / off based on the on / off signal.
  • the first MOSFET 101 is turned on / off based on the on / off signal transmitted from the control circuit 115 via the level shifter 114, and combined with the on / off of the second MOSFET 102, the potential of the VS terminal.
  • the (reference potential VS) varies between 0V and several hundred volts.
  • the high breakdown voltage IC 100 operates with a reference potential VS that is about 400 V higher than the ground potential GND, for example.
  • the p diffusion region 4 is an emitter (reference potential VS)
  • the first n diffusion region 2 is a base (power supply potential VB)
  • the p ⁇ type substrate 1 A parasitic pnp bipolar transistor having a collector (ground potential GND) as a collector, a p diffusion region 4 as an emitter (reference potential VS), a second n diffusion region 3 as a base (reference potential VS or floating potential), and a p ⁇ type substrate
  • a parasitic pnp bipolar transistor having 1 as a collector (ground potential GND) is formed, a negative voltage surge (current generated by a transient abnormal voltage) is applied during operation of the high voltage IC 100, whereby the power supply potential VB Even if the voltage drops below the reference potential VS, these parasitic pnp bipolar transistors do not operate. The reason is as follows.
  • FIG. 7 is a characteristic diagram showing negative voltage surge-current characteristics of the high voltage IC according to the present invention. That is, the operation of the parasitic pnp bipolar transistor based on the first n diffusion region 2 is suppressed by the p isolation diffusion region 5.
  • the first n diffusion region 2 and the second n diffusion region 3 are electrically separated by the p isolation diffusion region 5, and the second n diffusion region 3 is set to the reference potential VS, whereby the second n diffusion region 3 is used as a base.
  • the emitter (p diffusion region 4) and base (second n diffusion region 3) of the parasitic pnp bipolar transistor have the same potential.
  • the base (second n diffusion region 3) of the parasitic pnp bipolar transistor based on the second n diffusion region 3 has a silicon potential higher than the emitter potential (reference potential VS). The potential becomes higher by about 0.6 V, which is the diffusion potential of the pn junction. For this reason, the parasitic pnp bipolar transistor based on the second n diffusion region 3 does not operate because the pn junction between the emitter and the base is not forward-biased.
  • the conventional example of FIG. 7 is a conventional high voltage IC 200 that does not have the p isolation diffusion region 5 shown in FIG.
  • the parasitic pnp bipolar transistor 218 when the power supply potential VB is lower than the reference potential VS, the parasitic pnp bipolar transistor 218 has the p diffusion region 203 as an emitter, the n diffusion region 202 as a base, and the p ⁇ bulk substrate 201 as a collector. It can be seen that current flows between the emitter and collector.
  • the positive voltage dV / dt noise (for example, about 50 kV / ⁇ s) corresponding to the switching of the first MOSFET 101 is obtained.
  • a pinch resistor is formed by a depletion layer extending from the pn junction between the p diffusion region 203 and the n diffusion region 202, and the displacement current generated by the depletion flows through the pinch resistor to generate a voltage. A descent occurs.
  • the parasitic pnp bipolar transistor 218 operates when the voltage drop due to the displacement current exceeds the potential difference (about +15 V) between the reversely biased p diffusion region 203 and the n diffusion region 202.
  • the first n diffusion region 2 and the second n diffusion region 3 are electrically separated by the p isolation diffusion region 5, and the second n diffusion region 3 is set to the reference potential VS or the floating potential. Since pinch resistance can be reduced, parasitic operation due to dV / dt noise can be suppressed.
  • the second n diffusion region 3 is fixed to the reference potential VS, the effect of suppressing the parasitic operation due to dV / dt noise is further obtained.
  • the second n diffusion region in which the first n diffusion region connected to the VB terminal of the power supply potential and the p diffusion region connected to the VS terminal of the reference potential are formed are electrically separated by the p isolation diffusion region, and the second n diffusion region is connected to a reference potential or floating potential terminal, so that a negative voltage surge is applied so that the power supply potential VB becomes higher than the reference potential VS. Even if the voltage drops, a parasitic pnp bipolar transistor having the p diffusion region as an emitter (reference potential), the first n diffusion region as a base (power supply potential), and a p ⁇ -type substrate as a collector (ground potential) does not operate.
  • the gate drive circuit for driving the first MOSFET on the high side of the bridge circuit has been described as an example.
  • the present invention is not limited to the above-described embodiment, and various configurations in which PMOS and NMOS are provided on the same substrate. It is possible to apply to this circuit.
  • a high voltage IC using a self-separating IC process is described as an example, but the present invention can also be applied to a high voltage IC manufactured using an epitaxial substrate.
  • a p diffusion region that reaches the p type semiconductor substrate through the n epitaxial layer in the depth direction is formed in the n epitaxial layer of the epitaxial substrate formed by stacking the n epitaxial layer on the p type semiconductor substrate.
  • the n epitaxial layers separated by the p diffusion regions may be the first and second n diffusion regions.
  • only the PMOS and NMOS of the gate drive circuit are provided in the first and second diffusion regions, but other high-side drive circuits are configured in the first and second diffusion regions. Components other than the components and the high-side drive circuit may be provided. Further, the above-described embodiment is similarly achieved even when the conductivity type (n-type, p-type) of the semiconductor layer or semiconductor region is inverted.
  • the semiconductor device according to the present invention is used for a high voltage IC having a medium capacity parasitic capacitance of about 15V to 24V, such as a power conversion device such as an inverter and a power supply device such as various industrial machines. This is useful for power semiconductor devices.

Landscapes

  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Element Separation (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

　ハイサイド領域（１０）において、ｐ--型基板（１）の表面層には、ゲート駆動回路を構成するＰＭＯＳ（２０）が形成された第１ｎ拡散領域（２）および内部にｐ拡散領域（４）が形成された第２ｎ拡散領域（３）が設けられる。ｐ拡散領域（４）には、ゲート駆動回路を構成するＮＭＯＳ（４０）が形成されている。第１ｎ拡散領域（２）と第２ｎ拡散領域（３）との間には、グランド電位のｐ分離拡散領域（５）が設けられ、第１ｎ拡散領域（２）と第２ｎ拡散領域（３）とが電気的に分離される。第１ｎ拡散領域（２）は、電源電位（ＶＢ）のＶＢ端子に接続される。第２ｎ拡散領域（３）は、基準電位（ＶＳ）またはフローティング電位の端子（３０）に接続される。ｐ拡散領域（４）は、基準電位（ＶＳ）のＶＳ端子に接続される。このようにすることで、外付け部品を用いることなくサージによる寄生動作を抑制し、素子が破壊に至ることを防止することができる。

Description

半導体装置
　この発明は、半導体装置に関する。
　従来、産業用インバータにおいて電力変換用ブリッジ回路を構成するＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）等のスイッチング素子のゲート駆動に用いる半導体素子として、入力側と出力側とを電気的に絶縁するトランスやフォトカプラが公知である。また、近年、主に低容量のインバータ用途において、低コスト化のために、入力側と出力側とを電気的に絶縁しない高耐圧ＩＣ（ＨＶＩＣ）が用いられている（例えば、下記非特許文献１参照。）。
　高耐圧ＩＣを低コストで製造するためには、安価なバルク基板を用いることができ、かつ特別な素子分離プロセスを必要としない自己分離技術を用いたＩＣプロセスが適している。この自己分離型ＩＣプロセスによって作製（製造）された高耐圧ＩＣについて例えば下記非特許文献１に開示されている。自己分離型ＩＣプロセスによって作製された高耐圧ＩＣの構造について説明する。図９は、従来の高耐圧ＩＣの平面構造を模式的に示す平面図である。図１０は、図９の切断線ＡＡ－ＡＡ'における断面構造を示す断面図である。図１１は、図１０の高耐圧ＩＣの等価回路を示す回路図である。
　図９，１０に示すように、一般的に、高耐圧ＩＣ２００は、ハイサイド駆動回路２１０、レベルシフタ２１４、制御回路２１５を備える。ハイサイド駆動回路２１０は、ゲート駆動回路、レベルシフト抵抗などを備える。ハイサイド駆動回路２１０は、ハイサイド領域２２０に配置される。ハイサイド領域２２０の周囲は、高耐圧分離領域２２４に囲まれている。ハイサイド領域２２０は、高耐圧分離領域２２４によって、ローサイド領域２２５と電気的に分離されている。レベルシフタ２１４は、高耐圧分離領域２２４に配置される。ＶＢ端子とレベルシフタ２１４との間には、レベルシフト抵抗２１７が接続される。
　高耐圧分離領域２２４の周囲は、ローサイド領域２２５に囲まれている。ローサイド領域２２５には、ハイサイド駆動回路２１０を制御する制御回路２１５が配置される。ローサイド領域２２５は、ハイサイド領域２２０と、高耐圧分離領域２２４と、レベルシフタ２１４とを除いた部分である。ハイサイド駆動回路２１０を構成するゲート駆動回路は、ハイサイド側のｐチャネルＭＯＳＦＥＴ（絶縁ゲート型電界効果トランジスタ、以下、ＰＭＯＳとする）２１２と、ｎチャネルＭＯＳＦＥＴ（以下、ＮＭＯＳとする）２１３とが相補うように接続されたＣＭＯＳ（相補型ＭＯＳ）回路よりなる。
　自己分離型ＩＣプロセスによる高耐圧ＩＣでは、ｐ--バルク基板２０１の表面層に選択的に設けられたｎ拡散領域２０２に、ハイサイド駆動回路２１０の横型のＰＭＯＳ２１２が形成される。ｎ拡散領域２０２の内部には比較的浅い深さでｐ拡散領域２０３が設けられており、このｐ拡散領域２０３に横型のＮＭＯＳ２１３が形成される。ｎ拡散領域２０２は、ハイサイド駆動回路２１０の最高電位となるＶＢ端子に接続される。ｐ拡散領域２０３は、ハイサイド駆動回路２１０の最低電位となるＶＳ端子に接続される。ＶＢ端子－ＶＳ端子間の電位差は、ハイサイド駆動回路２１０の電源電圧である例えば１５Ｖ程度である。
　ｐ--バルク基板２０１の表面層の、ｎ拡散領域２０２の外側には、ローサイド領域２２５内にｐ-領域２０４が設けられている。ｐ--バルク基板２０１およびｐ-領域２０４はグランド電位（例えば０Ｖ）のＧＮＤ端子に接続される。ｎ拡散領域２０２とｐ-領域２０４との間には、高耐圧分離領域２２４を構成するｎ-低濃度拡散領域２０５が設けられている。ハイサイド領域２２０の電位がローサイド領域２２５よりも６００Ｖ以上の高電圧に持ち上がったときに、ｎ-低濃度拡散領域２０５とｐ-領域２０４との間のｐｎ接合が逆バイアスされることによりｎ-低濃度拡散領域２０５が空乏化され、横方向（基板主面に平行な方向）の耐圧が保持される。
　図１１に示すように、高耐圧ＩＣ２００は、例えば、電力変換用ブリッジ回路に接続され、電力変換用ブリッジ回路の一相分を構成する第１，２ＭＯＳＦＥＴ１０１，１０２を駆動する。第１，２ＭＯＳＦＥＴ１０１，１０２は、高圧の主電源（正極側）Ｖｄｃと、この主電源の負極側であるグランド電位ＧＮＤとの間に直列に接続される。ＶＳ端子は、第１ＭＯＳＦＥＴ１０１と第２ＭＯＳＦＥＴ１０２との接続点１０５に接続される。接続点１０５は、第１，２ＭＯＳＦＥＴ１０１，１０２で構成されるブリッジ回路の出力点である。符号１０３，１０４はＦＷＤ（還流ダイオード）である。
　高耐圧ＩＣ２００の動作について、電力変換用ブリッジ回路のハイサイド側の第１ＭＯＳＦＥＴ１０１を駆動する場合を例に説明する。ハイサイド駆動回路２１０は、ＶＳ端子が接続された接続点１０５の電位を基準電位ＶＳとして、基準電位ＶＳと、ハイサイド駆動回路２１０の最高電位である電源電位ＶＢとの間の電位で動作する。ハイサイド駆動回路２１０の電源電位ＶＢは、ブートストラップ回路を用いる場合、基準電位ＶＳよりもブートストラップコンデンサの電圧分だけ高くなる。制御回路２１５は、グランド電位ＧＮＤを基準として動作し、第１ＭＯＳＦＥＴ１０１をオン・オフするためのＧＮＤ基準のオン・オフ制御用信号を生成する。
　このＧＮＤ基準のオン・オフ制御用信号は、レベルシフタ２１４によってＶＳ基準のオン・オフ制御用信号に変換され、ハイサイド駆動回路２１０へと伝達される。ハイサイド駆動回路２１０に入力されたオン・オフ信号は、ゲート駆動回路２１１を介して第１ＭＯＳＦＥＴ１０１のゲートに入力される。このオン・オフ信号に基づいて第１ＭＯＳＦＥＴ１０１がオン・オフされる。このようにレベルシフタ２１４を介して伝達された制御回路２１５からのオン・オフ信号に基づいて第１ＭＯＳＦＥＴ１０１がオン・オフされることにより、第２ＭＯＳＦＥＴ１０２のオン・オフと組み合わされることで、ＶＳ端子の電位は０Ｖ（ＧＮＤ）から数百Ｖ（Ｖｄｃ）までの間で変動する。
　このような従来の高耐圧ＩＣとして、レベルシフト用ｎチャネルＭＯＳＦＥＴと分離島領域との間の高耐圧分離領域を、従来のｐ拡散領域およびその周辺のリサーフ領域に代えて、ｐ型基板からなるｐ型基板領域（またはｐ拡散層）を基板おもて面に露出させた領域とすることで、製造コストを増大させずに小型化を図った装置が提案されている（例えば、下記特許文献１参照。）。下記特許文献１では、高耐圧分離領域によって分割されたｎ拡散領域間の電位差をレベルシフト時の信号電圧として用いる。このため、高耐圧分離領域によって分割された一方のｎ拡散領域（分離島領域）を電源電位とし、他方のｎ拡散領域をレベルシフト用ｎチャネルＭＯＳＦＥＴのドレイン電位としている。レベルシフト用ｎチャネルＭＯＳＦＥＴのドレイン電位は、レベルシフト用ｎチャネルＭＯＳＦＥＴがオフ状態のときに高耐圧ＩＣの電源電位となり、レベルシフト用ｎチャネルＭＯＳＦＥＴがオン状態のときに、レベルシフト抵抗とレベルシフト用ｎチャネルＭＯＳＦＥＴの電流値とを乗算した電圧値分だけ電源電位よりも低い電位となる。
　また、従来の高耐圧ＩＣとして、次の装置が提案されている。ｐ-型シリコン基板上に、ｐ-ウエル領域に囲まれたｎ-領域と、ドレイン電極と接続されるドレインｎ+領域と、ドレインｎ+領域と離れて、ドレインｎ+領域を囲むｐベース領域と、ｐベース領域内部に配置されたソースｎ+領域と、が設けられている。ｎ-領域は、ｎ-領域を貫通してｐ-型シリコン基板に達するｐ-領域より、第１ｎ-領域と第２ｎ-領域とに分離されている。第１ｎ-領域には、ドレインｎ+領域が設けられている。第１ｎ-領域は、フローティング電位を有する（例えば、下記特許文献２参照。）。
特許第３９１７２１１号公報 特表２０１２－５１９３７１号公報
ティー・フジヒラ（Ｔ．ＦＵＪＩＨＩＲＡ）、外４名、プロポーザル　オブ　ニュー　インターコネクション　テクニック　フォア　ベリー　ハイ－ボルテージ　ＩＣ'ｓ（Ｐｒｏｐｏｓａｌ　ｏｆ　Ｎｅｗ　Ｉｎｔｅｒｃｏｎｎｅｃｔｉｏｎ　Ｔｅｃｈｎｉｑｕｅ　ｆｏｒ　Ｖｅｒｙ　Ｈｉｇｈ－Ｖｏｌｔａｇｅ　ＩＣ'ｓ）、ジャパニーズ　ジャーナル　オブ　アプライド　フィジクス（Ｊａｐａｎｅｓｅ　Ｊｏｕｒｎａｌ　ｏｆ　Ａｐｐｌｉｅｄ　Ｐｈｙｓｉｃｓ）、１９９６年１１月、第３５巻（第１版）、第１１号、ｐ．５６５５－５６６３ ジョナサン・アダムス（Ｊｏｎａｔｈａｎ　Ａｄａｍｓ）、"コントロールＩＣ用ブートストラップ回路部品の選定"、［ｏｎｌｉｎｅ］、インターナショナル・レクティファイアー・ジャパン株式会社（Ｉｎｔｅｒｎａｔｉｏｎａｌ　Ｒｅｃｔｉｆｉｅｒ　Ｊａｐａｎ）、［平成２５年６月１０日検索］、インターネット＜ｈｔｔｐ：／／ｗｗｗ．ｉｒｆ－ｊａｐａｎ．ｃｏｍ／ｔｅｃｈｎｉｃａｌ－ｉｎｆｏ／ｄｅｓｉｇｎｔｐ／ｄｔ９８－２ｊ．ｐｄｆ＞
　しかしながら、自己分離型ＩＣプロセスによって作製された高耐圧ＩＣ２００では、ハイサイド領域２２０内に、ＰＭＯＳ２１２のｐ+拡散領域をエミッタとし、ｎ拡散領域２０２をベースとし、ｐ--バルク基板２０１をコレクタとする寄生ｐｎｐバイポーラトランジスタや、ｐ拡散領域２０３をエミッタとし、ｎ拡散領域２０２をベースとし、ｐ--バルク基板２０１をコレクタとする寄生ｐｎｐバイポーラトランジスタ２１８が形成される。ＰＭＯＳ２１２のｐ+拡散領域をエミッタとし、ｎ拡散領域２０２をベースとし、ｐ--バルク基板２０１をコレクタとする寄生ｐｎｐバイポーラトランジスタは、ベースとなるｎ拡散領域２０２の深さが深いため、ｈＦＥ（直流電流増幅率）が小さく、熱暴走しにくい。
　それに対して、寄生ｐｎｐバイポーラトランジスタ２１８は、エミッタとなるｐ拡散領域２０３の深さがＰＭＯＳ２１２のｐ+拡散領域の深さよりも深く、ベース幅（ｎ拡散領域２０２の、ｐ拡散領域２０３とｐ--バルク基板２０１とに挟まれた部分の厚さ）が狭いため、ＰＭＯＳ２１２のｐ+拡散領域をエミッタとし、ｎ拡散領域２０２をベースとし、ｐ--バルク基板２０１をコレクタとする寄生ｐｎｐバイポーラトランジスタよりもｈＦＥが大きく、熱暴走しやすい。このベース幅の狭い寄生ｐｎｐバイポーラトランジスタ２１８のベース、エミッタおよびコレクタは、それぞれ、ＶＢ端子、ＶＳ端子、ＧＮＤ端子に接続された状態となっている。
　通常動作時、高耐圧ＩＣ２００の電源電位ＶＢは基準電位ＶＳよりも高いため、寄生ｐｎｐバイポーラトランジスタ２１８は動作しない。しかし、負電圧サージにより電源電位ＶＢが基準電位ＶＳよりもシリコンｐｎ接合の拡散電位である０．６Ｖ以上低下した場合、すなわちＶＢ＜（ＶＳ－０．６［Ｖ］）の電位関係になった場合、ｐ拡散領域２０３（エミッタ）とｎ拡散領域２０２（ベース）との間のｐｎ接合が順バイアスされ、ベース幅の狭い寄生ｐｎｐバイポーラトランジスタ２１８がオン状態となる。これにより、高電圧（～Ｖｄｃの高電位側電位）が印加されたＶＳ端子とＧＮＤ端子との間に大電流が流れ、大電流による発熱によって高耐圧ＩＣ２００が破壊に至るという問題がある。
　このようにＶＢ端子－ＶＳ端子間にかかる負電圧サージによる素子破壊を回避するため、通常、上記非特許文献２で提案されるように、ＶＢ端子とＶＳ端子との間に、ｐ--バルク基板２０１の外部に外付け部品として接続されたバイパスコンデンサが配置される。しかしながら、レイアウト設計やコスト上の制約によりバイパスコンデンサを接続することができなかったり、レイアウト設計の制約により高耐圧ＩＣ２００の近くに配置することができず、高耐圧ＩＣ２００から離れた位置に配置されることで十分に効果が得られないという問題がある。
　この発明は、上述した従来技術による問題点を解消するため、サージによる破壊を防止することができる半導体装置を提供することを目的とする。
　上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、第１導電型の半導体層の表面層に選択的に設けられた、第１電位と接続される第２導電型の第１半導体領域と、前記半導体層の表面層に選択的に設けられた、前記第１電位よりも低い第２電位またはフローティング電位と接続される第２導電型の第２半導体領域と、前記第２半導体領域の内部に選択的に設けられた、前記第２電位と接続される第１導電型の第３半導体領域と、前記第１半導体領域および前記第３半導体領域に設けられ、前記第２電位を基準電位とし、当該基準電位と前記第１電位との間の電位で動作する回路と、前記第１半導体領域と前記第２半導体領域との間に設けられ、前記第１半導体領域と前記第２半導体領域とを電気的に分離する分離領域と、を備えることを特徴とする。
　また、この発明にかかる半導体装置は、上述した発明において、前記半導体層は、前記第１電位よりも低い第３電位と接続され、前記分離領域は、前記第１半導体領域および前記第２半導体領域に接し、かつ前記半導体層に電気的に接続された第１導電型半導体領域であることを特徴とする。
　また、この発明にかかる半導体装置は、上述した発明において、前記分離領域は、前記第１半導体領域と前記第２半導体領域との間において、前記第１半導体領域および前記第２半導体領域を深さ方向に貫通して前記半導体層に達するトレンチと、前記トレンチの内部に埋め込まれた絶縁体層と、からなることを特徴としてもよい。
　また、この発明にかかる半導体装置は、上述した発明において、前記回路は、高電位側の第１絶縁ゲート型トランジスタと低電位側の第２絶縁ゲート型トランジスタとが接続されてなる外部回路の前記第１絶縁ゲート型トランジスタを駆動するゲート駆動回路であることを特徴とする。
　また、この発明にかかる半導体装置は、上述した発明において、前記第２電位は、前記第１絶縁ゲート型トランジスタと前記第２絶縁ゲート型トランジスタとの接続点の電位であることを特徴とする。
　また、この発明にかかる半導体装置は、上述した発明において、前記第２電位が前記第３電位より所定電位高いときに前記第１導電型半導体領域と前記第１半導体領域および前記第２半導体領域との間のｐｎ接合から広がる空乏層同士がつながることを特徴とする。
　また、この発明にかかる半導体装置は、上述した発明において、前記第１半導体領域内に形成された第１導電型チャネルの絶縁ゲート型電界効果トランジスタと、前記第３半導体領域内に形成された第２導電型チャネルの絶縁ゲート型電界効果トランジスタとによりＣＭＯＳ回路を構成することを特徴とする。
　上述した発明によれば、第１電位の第１半導体領域と、第２電位の第３半導体領域が形成された第２半導体領域とを分離領域によって電気的に分離し、かつ第２半導体領域を第２電位またはフローティング電位とすることにより、負電圧サージが印加されることで第１電位が第２電位よりも低下したとしても、第２電位の第３半導体領域と第３電位の半導体層との間に電流は流れない。このため、第３半導体領域をエミッタとし、第１半導体領域をベースとし、半導体層をコレクタとするベース幅の狭い寄生ｐｎｐバイポーラトランジスタが動作しない。したがって、負電圧サージによる寄生動作によって素子が破壊に至ることを防止することができる。
　本発明にかかる半導体装置によれば、外付け部品を用いることなくサージによる寄生動作を抑制し、素子が破壊に至ることを防止することができるという効果を奏する。
図１は、実施の形態１にかかる高耐圧ＩＣの等価回路を示す回路図である。 図２は、実施の形態１にかかる高耐圧ＩＣの平面構造を模式的に示す平面図である。 図３は、図２の切断線Ａ－Ａ'における断面構造を示す断面図である。 図４は、実施の形態２にかかる高耐圧ＩＣの平面構造を模式的に示す平面図である。 図５は、実施の形態３にかかる高耐圧ＩＣの平面構造を模式的に示す平面図である。 図６は、実施の形態４にかかる高耐圧ＩＣの断面構造を模式的に示す断面図である。 図７は、本発明にかかる高耐圧ＩＣの負電圧サージ－電流特性を示す特性図である。 図８は、図２の切断線Ａ－Ａ'における断面構造の別の一例を示す断面図である。 図９は、従来の高耐圧ＩＣの平面構造を模式的に示す平面図である。 図１０は、図９の切断線ＡＡ－ＡＡ'における断面構造を示す断面図である。 図１１は、図１０の高耐圧ＩＣの等価回路を示す回路図である。
　以下に添付図面を参照して、この発明にかかる半導体装置の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および－は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。
（実施の形態１）
　実施の形態１にかかる半導体装置の構造について、電力変換用ブリッジ回路を駆動する高耐圧ＩＣを例に説明する。図１は、実施の形態１にかかる高耐圧ＩＣの等価回路を示す回路図である。図１に示すように、電力変換用ブリッジ回路（外部回路）を構成する第１，２ＭＯＳＦＥＴ１０１，１０２（第１，２絶縁ゲート型トランジスタ）は、高圧の主電源（正極側）Ｖｄｃと、この主電源の負極側であるグランド電位ＧＮＤとの間に直列に接続されている。ＶＳ端子は、第１ＭＯＳＦＥＴ１０１と第２ＭＯＳＦＥＴ１０２との接続点１０５に接続される。接続点１０５は、電力変換用ブリッジ回路の出力点であり、例えば負荷であるモータなどが接続される。電力変換用ブリッジ回路には、第１，２ＭＯＳＦＥＴ１０１，１０２に代えて第１，２ＩＧＢＴを配置してもよい。
　高耐圧ＩＣ１００は、ハイサイド駆動回路１１０、レベルシフタ１１４、制御回路１１５を備え、電力変換用ブリッジ回路の一相分を構成する第１，２ＭＯＳＦＥＴ１０１，１０２のうちハイサイド側の第１ＭＯＳＦＥＴ１０１を駆動する。ハイサイド駆動回路１１０は、ＶＳ端子の電位を基準電位（第２電位）ＶＳとして、基準電位ＶＳよりも例えば１５Ｖ程度高い電源電位（第１電位）ＶＢとの間の電位で動作する。電源電位ＶＢは、ハイサイド駆動回路１１０の最高電位である。基準電位ＶＳは、ハイサイド駆動回路１１０の最低電位である。具体的には、ハイサイド駆動回路１１０は、例えば、ゲート駆動回路１１１、レベルシフト抵抗１１２などを備える。
　ゲート駆動回路１１１は、ハイサイド側のｐチャネルＭＯＳＦＥＴ（ＰＭＯＳ）２０と、ｎチャネルＭＯＳＦＥＴ（ＮＭＯＳ）４０とが相補うように接続されたＣＭＯＳ回路などを備える。ＰＭＯＳ２０のソースは電源電位ＶＢのＶＢ端子に接続され、ＰＭＯＳ２０のドレインはＮＭＯＳ４０のドレインに接続される。ＮＭＯＳ４０のソースは基準電位ＶＳのＶＳ端子に接続される。ＰＭＯＳ２０とＮＭＯＳ４０との接続点１１３は、第１ＭＯＳＦＥＴ１０１のゲートに接続される。符号１０３，１０４はＦＷＤ（還流ダイオード）である。
　制御回路１１５は、ハイサイド駆動回路１１０を制御する。具体的には、制御回路１１５は、グランド電位ＧＮＤを基準として動作し、第１ＭＯＳＦＥＴ１０１をオン・オフするためのＧＮＤ基準のオン・オフ制御用信号を生成する。レベルシフタ１１４は、例えばＭＯＳＦＥＴで構成され、制御回路１１５によって生成されたＧＮＤ基準のオン・オフ制御用信号を、ＶＳ基準のオン・オフ制御用信号に変換する。ＶＢ端子とレベルシフタ１１４との間には、レベルシフト抵抗１１２が接続される。
　次に、実施の形態１にかかる高耐圧ＩＣ１００の平面構造について説明する。図２は、実施の形態１にかかる高耐圧ＩＣの平面構造を模式的に示す平面図である。図２に示すように、ハイサイド領域１０には、第１ｎ拡散領域（第１半導体領域）２および第２ｎ拡散領域（第２半導体領域）３が配置されている。第１ｎ拡散領域２には、ゲート駆動回路１１１を構成するＰＭＯＳ２０が配置される。第２ｎ拡散領域３の内部には、ｐ拡散領域（第３半導体領域）４が配置されている。ｐ拡散領域４には、ゲート駆動回路１１１を構成するＮＭＯＳ４０が配置される。ｐ分離拡散領域（分離領域：第１導電型半導体領域）５は、第１ｎ拡散領域２と第２ｎ拡散領域３の間に設けられ、第１ｎ拡散領域２と第２ｎ拡散領域３とを分離するように例えば直線状に延びている。
　高耐圧分離領域１１は、ハイサイド領域１０の周囲を囲むように配置される。高耐圧分離領域１１には、例えばレベルシフタ（不図示）が配置される。高耐圧分離領域１１の周囲には、高耐圧分離領域１１を囲むようにローサイド領域１２が配置される。高耐圧分離領域１１は、ハイサイド領域１０とローサイド領域１２とを電気的に分離する機能を有する。高耐圧分離領域１１は、ハイサイド領域１０からローサイド領域１２にまで延びるｐ分離拡散領域５によって、第１ｎ拡散領域２側と第２ｎ拡散領域３側とに分離されていてもよい。ローサイド領域１２には、制御回路（不図示）などが配置される。ローサイド領域１２は、ハイサイド領域１０と、高耐圧分離領域１１と、レベルシフタとを除いた部分である。
　次に、実施の形態１にかかる高耐圧ＩＣ１００の断面構造について説明する。図３は、図２の切断線Ａ－Ａ'における断面構造を示す断面図である。図８は、図２の切断線Ａ－Ａ'における断面構造の別の一例を示す断面図である。図３，８には、第１ｎ拡散領域２、ｐ分離拡散領域５および第２ｎ拡散領域３を横切る切断線Ａ－Ａ'における断面構造を示す。図３に示すように、高耐圧ＩＣ１００は、ｐ--型基板１に自己分離型ＩＣプロセスによって作製（製造）された素子分離構造を有する。ｐ--型基板１は、ハイサイド駆動回路１１０の電源電位である電源電位ＶＢよりも低い例えばグランド電位（第３電位）ＧＮＤとなっている。ハイサイド領域１０において、ｐ--型基板１のおもて面の表面層には、第１ｎ拡散領域２が選択的に設けられている。
　第１ｎ拡散領域２には、ゲート駆動回路１１１を構成する横型のＰＭＯＳ２０が形成されている。ＰＭＯＳ２０は、ｐ+ソース領域２１、ｐ+ドレイン領域２２、ゲート絶縁膜２３、ゲート電極２４、ソース電極２５およびドレイン電極２６など、ＭＯＳゲート（金属－酸化膜－半導体からなる絶縁ゲート）構造からなる一般的な素子構造を備える。ＰＭＯＳ２０のソース電極２５は、ハイサイド駆動回路１１０の電源電位ＶＢのＶＢ端子に接続される。第１ｎ拡散領域２は、第１ｎ拡散領域２の内部に設けられたｎ+高濃度領域２ａを介してコンタクト電極２ｂに接続されている。コンタクト電極２ｂは、ＶＢ端子に接続されている。
　また、ハイサイド領域１０において、ｐ--型基板１のおもて面の表面層には、第１ｎ拡散領域２と離れて、第２ｎ拡散領域３が選択的に設けられている。第２ｎ拡散領域３は、第２ｎ拡散領域３の内部に設けられたｎ+高濃度領域３ａを介してコンタクト電極３ｂに接続されている。コンタクト電極３ｂは、ハイサイド駆動回路１１０の基準電位ＶＳの端子３０に接続されている。端子３０は、フローティング電位であってもよい。第２ｎ拡散領域３の内部には、比較的浅い深さでｐ拡散領域４が設けられている。ｐ拡散領域４には、ゲート駆動回路１１１を構成する横型のＮＭＯＳ４０が形成されている。
　ＮＭＯＳ４０は、ｎ+ソース領域４１、ｎ+ドレイン領域４２、ゲート絶縁膜４３、ゲート電極４４、ソース電極４５およびドレイン電極４６など、ＭＯＳゲート構造からなる一般的な素子構造を備える。ＮＭＯＳ４０のソース電極４５は、ＶＳ端子に接続される。ｐ拡散領域４は、ｐ拡散領域４の内部に設けられたｐ+高濃度領域４ａを介してコンタクト電極４ｂに接続されている。コンタクト電極４ｂは、ＶＳ端子に接続されている。また、ｐ+高濃度領域４ａおよびコンタクト電極４ｂは、ｐ拡散領域４の外周に設けられ、ＮＭＯＳ４０を囲む。
　ｐ分離拡散領域５は、第１ｎ拡散領域２と第２ｎ拡散領域３との間に設けられている。ｐ分離拡散領域５の拡散深さは、例えば、第１，２ｎ拡散領域２，３の拡散深さと同程度であってもよいし、第１，２ｎ拡散領域２，３の拡散深さよりも深くてよい。ｐ分離拡散領域５は、ｐ--型基板１に接しており、高耐圧ＩＣ１００がオフ状態のときにグランド電位ＧＮＤとなっている。ｐ分離拡散領域５に代えて、第１ｎ拡散領域２と第２ｎ拡散領域３とに挟まれた部分をｐ--型基板１とし、ｐ--型基板１の、第１ｎ拡散領域２と第２ｎ拡散領域３とに挟まれた部分をおもて面側に露出させてもよい。
　ｐ分離拡散領域５と第１ｎ拡散領域２との間には、ｎ-低濃度拡散領域６－１が設けられている。ｎ-低濃度拡散領域６－１は、第１ｎ拡散領域２に接しており、第１ｎ拡散領域２を介してＶＢ端子に接続される。ｐ分離拡散領域５と第２ｎ拡散領域３との間には、ｎ-低濃度拡散領域６－２が設けられている。ｎ-低濃度拡散領域６－２は、第２ｎ拡散領域３に接しており、第２ｎ拡散領域３を介してＶＳ端子に接続される。ｎ-低濃度拡散領域６－１，６－２の拡散深さは、例えば、第１，２ｎ拡散領域２，３の拡散深さと同程度であってもよいし、第１，２ｎ拡散領域２，３の拡散深さよりも浅くてもよい。
　上述したように、通常、電源電位ＶＢは基準電位ＶＳよりも例えば１５Ｖ高くなっている。これによって、ｐ分離拡散領域５の内部には、ｐ分離拡散領域５とｎ-低濃度拡散領域６－１との間のｐｎ接合、および、ｐ分離拡散領域５とｎ-低濃度拡散領域６－２との間のｐｎ接合（以下、ｐ分離拡散領域５周辺のｐｎ接合とする）からそれぞれ空乏層が広がる。ここで、ｐ分離拡散領域５周辺のｐｎ接合がアバランシェ降伏しないように、第１，２ｎ拡散領域２，３、ｐ分離拡散領域５およびｎ-低濃度拡散領域６－１，６－２などの各拡散領域の幅や不純物濃度が設定されている。各拡散領域の幅とは、各拡散領域の切断線Ａ－Ａ'に沿った方向の幅である。
　すなわち、ｐ分離拡散領域５周辺のｐｎ接合がアバランシェ降伏する前に、ｎ-低濃度拡散領域６－１とのｐｎ接合およびｎ-低濃度拡散領域６－２とのｐｎ接合からそれぞれｐ分離拡散領域５の内部に広がる空乏層同士が接触するように、各拡散領域の幅や不純物濃度が設定される。このように各拡散領域の幅や不純物濃度を設定することによって、ｐ分離拡散領域５が空乏化され、ｐ分離拡散領域５の電位が基準電位ＶＳに近い電位まで持ち上がるため、ｐ分離拡散領域５周辺のｐｎ接合の電位差を小さくすることができ、アバランシェ降伏を防ぐことができる。また、ｐ分離拡散領域５の内部でつながった空乏層を通じてパンチスルーしないように、空乏層が広がった部分における電位分布が、空乏層の広がる方向に凹凸を持つように、各拡散領域の幅や不純物濃度が設定される。
　ｐ分離拡散領域５周辺のｐｎ接合のアバランシェ降伏を防ぐことを考慮しない場合、ｐ分離拡散領域５はｐ--型基板１と同電位となり、電源電位ＶＢおよび基準電位ＶＳが数百Ｖ程度にまで上昇したときに、ｐ分離拡散領域５周辺のｐｎ接合付近に電界が集中し、ｐ分離拡散領域５周辺のｐｎ接合がアバランシェ降伏する虞がある。アバランシェ降伏を防ぐことを考慮しない場合とは、ｐ分離拡散領域５の幅（ｎ-低濃度拡散領域６－１とｎ-低濃度拡散領域６－２との距離）が広すぎることで、ｎ-低濃度拡散領域６－１とのｐｎ接合およびｎ-低濃度拡散領域６－２とのｐｎ接合からそれぞれｐ分離拡散領域５の内部に広がる空乏層同士が接触しない場合、などである。
　ｐ分離拡散領域５周辺のｐｎ接合のアバランシェ降伏を抑制するためには、ｎ-低濃度拡散領域６－１とのｐｎ接合およびｎ-低濃度拡散領域６－２とのｐｎ接合からそれぞれｐ分離拡散領域５の内部に広がる空乏層同士が一部でも接触していればよい。具体的には、ｎ-低濃度拡散領域６－１とのｐｎ接合およびｎ-低濃度拡散領域６－２とのｐｎ接合からそれぞれｐ分離拡散領域５の内部に広がる空乏層同士は、ｎ-低濃度拡散領域６－１，６－２の深さと同程度の深さ付近で接触していれば、基板おもて面側で接触していなくてもよい。ｎ-低濃度拡散領域６－１側およびｎ-低濃度拡散領域６－２側からそれぞれｐ分離拡散領域５の内部に広がる空乏層同士が少なくともｎ-低濃度拡散領域６－１，６－２の深さと同程度の深さ付近で接触することにより、ｐ分離拡散領域５の電位が基準電位ＶＳに近い電位まで持ち上がるため、ｐ分離拡散領域５周辺のｐｎ接合のアバランシェ降伏を抑制することができる。
　ｎ-低濃度拡散領域６－１，６－２は、電源電位ＶＢおよび基準電位ＶＳが数百Ｖ程度にまで上昇したときに、ｐ分離拡散領域５とｎ-低濃度拡散領域６－１との間のｐｎ接合付近、および、ｐ分離拡散領域５とｎ-低濃度拡散領域６－２との間のｐｎ接合付近に電界が集中し、ｐ分離拡散領域５周辺のｐｎ接合がアバランシェ降伏することを抑制しやすくするという機能を有する。なお、ｎ-低濃度拡散領域６－１とのｐｎ接合側およびｎ-低濃度拡散領域６－２とのｐｎ接合側からそれぞれｐ分離拡散領域５の内部に広がる空乏層同士の少なくても一部が接触する条件でｐ分離拡散領域５および第１，２ｎ拡散領域２，３が設けられていればよく、ｎ-低濃度拡散領域６－１，６－２は図８に示すように設けられていなくてもよい。なお、基準電位ＶＳがＧＮＤ電位に対して数百Ｖ程度まで上昇する過程で空乏層同士が接触してもよい。接触し始める電圧は１００Ｖ程度とすることができる。
　高耐圧分離領域１１において、ｐ--型基板１のおもて面の表面層には、ハイサイド領域１０の周囲を囲むようにｎ-低濃度拡散領域７が設けられている。ｎ-低濃度拡散領域７は、第１，２ｎ拡散領域２，３に接する。ｎ-低濃度拡散領域７には、レベルシフタ（不図示）用のＭＯＳＦＥＴが設けられている。このｎ-低濃度拡散領域７によって高耐圧分離領域１１が構成される。ハイサイド領域１０の電位がローサイド領域１２よりも例えば６００Ｖ以上の高電圧に持ち上がったときに、ｎ-低濃度拡散領域７とｐ-低濃度拡散領域８との間のｐｎ接合が逆バイアスされることにより、高耐圧ＩＣ１００の耐圧が保持される。
　また、ｐ--型基板１のおもて面の表面層には、ｎ-低濃度拡散領域７の周囲を囲み、かつｎ-低濃度拡散領域７に接するｐ-低濃度拡散領域８が設けられている。ハイサイド領域１０と高耐圧分離領域１１とレベルシフタとを除いた領域がローサイド領域１２である。ｐ-低濃度拡散領域８は、コンタクト電極８ｂを介してグランド電位ＧＮＤのＧＮＤ端子に接続されている。ｐ-低濃度拡散領域８は、ｐ--型基板１をグランド電位ＧＮＤに固定する機能を有する。
　特に限定しないが、第１，２ｎ拡散領域２，３、ｐ拡散領域４、ｐ分離拡散領域５、ｎ-低濃度拡散領域６－１，６－２，７およびｐ-低濃度拡散領域８の表面不純物濃度および拡散深さは次の値をとる。第１，２ｎ拡散領域２，３は、ドーパントとしてリン（Ｐ）を含み、表面不純物濃度を１×１０15／ｃｍ3～１×１０18／ｃｍ3程度とし、拡散深さを７μｍ～１０μｍ程度としてもよい。ｐ拡散領域４は、ドーパントとしてボロン（Ｂ）を含み、表面不純物濃度を１×１０15／ｃｍ3～１×１０19／ｃｍ3程度とし、拡散深さを４μｍ～６μｍ程度としてもよい。ｐ分離拡散領域５およびｐ-低濃度拡散領域８は、ドーパントとしてボロンを含み、表面不純物濃度を１×１０15／ｃｍ3～４×１０18／ｃｍ3程度とし、拡散深さを１０μｍ～１３μｍ程度としてもよい。ｎ-低濃度拡散領域６－１，６－２，７は、ドーパントとしてリンを含み、表面不純物濃度を１×１０15／ｃｍ3～１×１０17／ｃｍ3程度とし、拡散深さを４μｍ～１０μｍ程度としてもよい。
（実施の形態２）
　次に、実施の形態２にかかる半導体装置について説明する。図４は、実施の形態２にかかる高耐圧ＩＣの平面構造を模式的に示す平面図である。実施の形態２にかかる半導体装置は、ハイサイド領域１０内の第１，２ｎ拡散領域およびｐ分離拡散領域の平面レイアウトが実施の形態１にかかる半導体装置と異なる。具体的には、実施の形態２にかかる半導体装置が実施の形態１にかかる半導体装置と異なる点は、ハイサイド領域１０を構成するｎ拡散領域のうち、ＶＳ端子に接続されたｐ拡散領域５４を設けた部分の周囲を囲むようにｐ分離拡散領域５５を配置した点である。
　より具体的には、ハイサイド領域１０を構成するｎ拡散領域に、高耐圧分離領域１１を構成するｎ-低濃度拡散領域７と離れて、例えば略矩形環状のｐ分離拡散領域５５が設けられている。ハイサイド領域１０を構成するｎ拡散領域のうち、ｐ分離拡散領域５５の外側の部分（すなわちｐ分離拡散領域５５とｎ-低濃度拡散領域７とに挟まれた部分）がＶＢ端子に接続された第１ｎ拡散領域５２であり、ｐ分離拡散領域５５に囲まれた部分が基準電位ＶＳまたはフローティング電位の端子に接続された第２ｎ拡散領域５３である。ｐ分離拡散領域５５の外側の第１ｎ拡散領域５２に、ＰＭＯＳ２０が配置される。ｐ分離拡散領域５５に囲まれた第２ｎ拡散領域５３に、ＮＭＯＳ４０を配置したｐ拡散領域５４が設けられている。
（実施の形態３）
　次に、実施の形態３にかかる半導体装置について説明する。図５は、実施の形態３にかかる高耐圧ＩＣの平面構造を模式的に示す平面図である。実施の形態３にかかる半導体装置は、ハイサイド領域１０内の第１，２ｎ拡散領域およびｐ分離拡散領域の平面レイアウトが実施の形態１にかかる半導体装置と異なる。具体的には、実施の形態３にかかる半導体装置が実施の形態１にかかる半導体装置と異なる点は、ハイサイド領域１０を構成するｎ拡散領域のうち、ＶＢ端子に接続された部分の周囲を囲むようにｐ分離拡散領域６５を配置した点である。
　より具体的には、ハイサイド領域１０を構成するｎ拡散領域に、高耐圧分離領域１１を構成するｎ-低濃度拡散領域７と離れて、例えば略矩形環状のｐ分離拡散領域６５が設けられている。ハイサイド領域１０を構成するｎ拡散領域のうち、ｐ分離拡散領域６５に囲まれた部分がＶＢ端子に接続された第１ｎ拡散領域６２であり、ｐ分離拡散領域６５の外側の部分（すなわちｐ分離拡散領域６５とｎ-低濃度拡散領域７とに挟まれた部分）が基準電位ＶＳまたはフローティング電位の端子に接続された第２ｎ拡散領域６３である。ｐ分離拡散領域６５に囲まれた第１ｎ拡散領域６２に、ＰＭＯＳ２０が配置される。ｐ分離拡散領域６５の外側の第２ｎ拡散領域６３に、ＮＭＯＳ４０を配置したｐ拡散領域６４が設けられている。
（実施の形態４）
　次に、実施の形態４にかかる半導体装置について説明する。図６は、実施の形態４にかかる高耐圧ＩＣの断面構造を模式的に示す断面図である。図６には、図２の切断線Ａ－Ａ'における断面構造を示す。実施の形態４にかかる半導体装置が実施の形態１にかかる半導体装置と異なる点は、トレンチ内に埋め込んだ絶縁体層（分離領域）７５によって第１ｎ拡散領域７２と第２ｎ拡散領域７３とを分離（ＤＴＩ：Ｄｅｅｐ　Ｔｒｅｎｃｈ　Ｉｓｏｌａｔｉｏｎ）した点である。すなわち、ｐ分離拡散領域に代えて、絶縁体層７５が設けられている。
　具体的には、ｐ--型基板１のおもて面の表面層に、ハイサイド領域１０を構成するｎ拡散領域が設けられている。ハイサイド領域１０を構成するｎ拡散領域を深さ方向に貫通してｐ--型基板１に達するトレンチが設けられており、このトレンチの内部には絶縁体層７５が埋め込まれている。絶縁体層７５は、例えば酸化膜やポリシリコンからなる。ハイサイド領域１０を構成するｎ拡散領域は、絶縁体層７５によって、ＶＢ端子が接続された第１ｎ拡散領域７２と、基準電位ＶＳまたはフローティング電位の端子３０に接続された第２ｎ拡散領域７３とに分離されている。
　第１ｎ拡散領域７２にＰＭＯＳ２０が形成されている。第２ｎ拡散領域７３の内部に、ＶＳ端子に接続されたｐ拡散領域７４が設けられている。ｐ拡散領域７４にＮＭＯＳ４０が形成されている。ハイサイド領域１０内の第１，２ｎ拡散領域７２，７３および絶縁体層７５の平面レイアウトは種々変更可能であり、例えば、実施の形態２のようにＶＳ端子に接続されたｐ拡散領域７４を設けた第２ｎ拡散領域７３の周囲を囲むように絶縁体層７５を配置してもよいし、実施の形態３のようにＶＢ端子に接続された第１ｎ拡散領域７２の周囲を囲むように絶縁体層７５を配置してもよい。
　次に、本発明にかかる高耐圧ＩＣ１００の動作について、電力変換用ブリッジ回路のハイサイド側の第１ＭＯＳＦＥＴ１０１を駆動する場合を例に説明する。高耐圧ＩＣ１００の基本動作は、従来の高耐圧ＩＣと同様である。具体的には、制御回路１１５は、グランド電位ＧＮＤを基準として動作し、ゲート制御信号の入力を受けて、第１ＭＯＳＦＥＴ１０１をオン・オフするためのＧＮＤ基準のオン・オフ制御用信号を生成する。このローサイドレベルのオン・オフ信号は、レベルシフタ１１４によってＶＳ基準のオン・オフ制御用信号に変換され、ハイサイド駆動回路１１０へと伝達される。
　ハイサイド駆動回路１１０に入力されたオン・オフ信号は、ゲート駆動回路１１１を介して第１ＭＯＳＦＥＴ１０１のゲートに入力される。このオン・オフ信号に基づいて第１ＭＯＳＦＥＴ１０１がオン・オフされる。このようにレベルシフタ１１４を介して伝達された制御回路１１５からのオン・オフ信号に基づいて第１ＭＯＳＦＥＴ１０１がオン・オフされることにより、第２ＭＯＳＦＥＴ１０２のオン・オフと組み合わされることで、ＶＳ端子の電位（基準電位ＶＳ）は０Ｖから数百Ｖまでの間で変動する。高耐圧ＩＣ１００は、グランド電位ＧＮＤに対して例えば４００Ｖ程度高い基準電位ＶＳを基準として動作する。
　高耐圧ＩＣ１００のゲート駆動回路１１１のハイサイド領域１０内には、ｐ拡散領域４をエミッタ（基準電位ＶＳ）とし、第１ｎ拡散領域２をベース（電源電位ＶＢ）とし、ｐ--型基板１をコレクタ（グランド電位ＧＮＤ）とする寄生ｐｎｐバイポーラトランジスタや、ｐ拡散領域４をエミッタ（基準電位ＶＳ）とし、第２ｎ拡散領域３をベース（基準電位ＶＳまたはフローティング電位）とし、ｐ--型基板１をコレクタ（グランド電位ＧＮＤ）とする寄生ｐｎｐバイポーラトランジスタが形成されているが、高耐圧ＩＣ１００の動作時、負電圧サージ（過渡的な異常電圧によって生じる電流）が印加されることで電源電位ＶＢが基準電位ＶＳよりも低下したとしても、これらの寄生ｐｎｐバイポーラトランジスタは動作しない。その理由は、次のとおりである。
　第１ｎ拡散領域２と第２ｎ拡散領域３とがｐ分離拡散領域５によって電気的に分離されていることにより、第１ｎ拡散領域２をベースとする寄生ｐｎｐバイポーラトランジスタのエミッタ（ｐ拡散領域４）とベース（第１ｎ拡散領域２）とがｐ分離拡散領域５によって電気的に分離されている。このため、ｐ拡散領域４とｐ--型基板１との間（第１ｎ拡散領域２をベースとする寄生ｐｎｐバイポーラトランジスタのエミッタ－コレクタ間、すなわちＶＳ端子－ＧＮＤ端子間）にほぼ電流は流れない（図７）。図７は、本発明にかかる高耐圧ＩＣの負電圧サージ－電流特性を示す特性図である。すなわち、第１ｎ拡散領域２をベースとする寄生ｐｎｐバイポーラトランジスタの動作は、ｐ分離拡散領域５により抑制されている。
　また、第１ｎ拡散領域２と第２ｎ拡散領域３とをｐ分離拡散領域５によって電気的に分離し、第２ｎ拡散領域３を基準電位ＶＳとすることにより、第２ｎ拡散領域３をベースとする寄生ｐｎｐバイポーラトランジスタのエミッタ（ｐ拡散領域４）とベース（第２ｎ拡散領域３）とが同電位となる。また、第２ｎ拡散領域３をフローティング電位とした場合には、第２ｎ拡散領域３をベースとする寄生ｐｎｐバイポーラトランジスタのベース（第２ｎ拡散領域３）は、エミッタ電位（基準電位ＶＳ）よりもシリコンｐｎ接合の拡散電位である０．６Ｖ程度高い電位となる。このため、第２ｎ拡散領域３をベースとする寄生ｐｎｐバイポーラトランジスタは、エミッタとベースとの間のｐｎ接合が順バイアスされず、動作しない。
　また、ｐ拡散領域４は基準電位ＶＳに固定されているため、ｐ拡散領域４に形成されたＮＭＯＳ４０をゲート駆動回路１１１の構成部として用いることに問題は生じない。図７において、横軸は負電圧サージが印加されたときのＶＢ端子－ＶＳ端子間の電位差（＝ＶＢ－ＶＳ）であり、縦軸はＶＳ端子－ＧＮＤ端子間に流れる電流である。図７の従来例は、図１０に示すｐ分離拡散領域５を設けていない従来の高耐圧ＩＣ２００である。従来例では、電源電位ＶＢが基準電位ＶＳよりも低下したときに、ｐ拡散領域２０３をエミッタとし、ｎ拡散領域２０２をベースとし、ｐ--バルク基板２０１をコレクタとする寄生ｐｎｐバイポーラトランジスタ２１８のエミッタ－コレクタ間に電流が流れていることがわかる。
　また、従来の高耐圧ＩＣ２００では、電力変換用ブリッジ回路の第１ＭＯＳＦＥＴ１０１がオフ状態からオン状態に推移するスイッチング時に、第１ＭＯＳＦＥＴ１０１のスイッチングに応じた正電圧のｄＶ／ｄｔノイズ（例えば５０ｋＶ／μｓ程度）がＶＳ端子に印加された場合、ｐ拡散領域２０３とｎ拡散領域２０２との間のｐｎ接合から広がる空乏層によるピンチ抵抗が形成され、空乏化により生じた変位電流がピンチ抵抗を流れることにより電圧降下が生じる。この変位電流による電圧降下が、逆バイアスされているｐ拡散領域２０３とｎ拡散領域２０２との電位差（＋１５Ｖ程度）を超えた場合に、寄生ｐｎｐバイポーラトランジスタ２１８が動作する。それに対して、本発明においては、第１ｎ拡散領域２と第２ｎ拡散領域３とをｐ分離拡散領域５によって電気的に分離し、第２ｎ拡散領域３を基準電位ＶＳまたはフローティング電位とすることによりピンチ抵抗を小さくすることができるため、ｄＶ／ｄｔノイズによる寄生動作を抑制することができる。第２ｎ拡散領域３を基準電位ＶＳに固定した場合に、ｄＶ／ｄｔノイズによる寄生動作抑制の効果がより得られる。
　以上、説明したように、各実施の形態によれば、電源電位のＶＢ端子に接続された第１ｎ拡散領域と、基準電位のＶＳ端子に接続されたｐ拡散領域が形成された第２ｎ拡散領域とをｐ分離拡散領域によって電気的に分離し、かつ第２ｎ拡散領域を基準電位またはフローティング電位の端子に接続することにより、負電圧サージが印加されることで電源電位ＶＢが基準電位ＶＳよりも低下したとしても、ｐ拡散領域をエミッタ（基準電位）とし、第１ｎ拡散領域をベース（電源電位）とし、ｐ--型基板をコレクタ（グランド電位）とする寄生ｐｎｐバイポーラトランジスタが動作しない。このため、バイパスコンデンサなどの外付け部品を用いることなく、負電圧サージによる素子破壊を防止することができる。したがって、安価なバルク基板を用いて、特別な素子分離プロセスを必要としない自己分離技術を用いたＩＣプロセスによって作製された、サージに強く安価な高耐圧ＩＣを提供することができる。また、実施の形態１のように直線状にｐ分離拡散領域を配置することにより、ｐ分離拡散領域の占有面積を小さくすることができる。また、実施の形態２，３のように略矩形環状にｐ分離拡散領域を配置することにより、ハイサイド領域に配置する各素子のレイアウトが容易となる。
　以上において本発明では、ブリッジ回路のハイサイドの第１ＭＯＳＦＥＴを駆動するゲート駆動回路を例に説明しているが、上述した実施の形態に限らず、同一基板にＰＭＯＳおよびＮＭＯＳを設けたさまざまな構成の回路に適用することが可能である。また、各実施の形態では、自己分離型ＩＣプロセスによる高耐圧ＩＣを例に説明しているがエピタキシャル基板を用いて作製された高耐圧ＩＣにも適用可能である。この場合、例えば、ｐ型半導体基板上にｎエピタキシャル層を積層してなるエピタキシャル基板のｎエピタキシャル層に、ｎエピタキシャル層を深さ方向に貫通してｐ型半導体基板に達するｐ拡散領域を形成し、ｐ拡散領域によって分離されたｎエピタキシャル層を第１，２ｎ拡散領域とすればよい。また、各実施の形態では、第１，２ｎ拡散領域内にゲート駆動回路のＰＭＯＳおよびＮＭＯＳのみを設けた構成としているが、第１，２ｎ拡散領域内にはハイサイド駆動回路を構成する他の構成部や、ハイサイド駆動回路以外の回路の構成部が設けられていてもよい。また、上述した実施の形態は、半導体層または半導体領域の導電型（ｎ型、ｐ型）を反転させても同様に成り立つ。
　以上のように、本発明にかかる半導体装置は、インバータなどの電力変換装置や種々の産業用機械などの電源装置など、特に１５Ｖ～２４Ｖ程度の中容量の寄生容量を有する高耐圧ＩＣに使用されるパワー半導体装置に有用である。
　１　ｐ--型基板
　２，５２，６２，７２　第１ｎ拡散領域
　２ａ，３ａ　ｎ+高濃度領域
　２ｂ，３ｂ，４ｂ，８ｂ　コンタクト電極
　３，５３，６３，７３　第２ｎ拡散領域
　４，５４，６４，７４　ｐ拡散領域
　４ａ　ｐ+高濃度領域
　５，５５，６５　ｐ分離拡散領域
　６－１，６－２，７　ｎ-低濃度拡散領域
　８　ｐ-低濃度拡散領域
　１０　ハイサイド領域
　１１　高耐圧分離領域
　１２　ローサイド領域
　２０　ＰＭＯＳ
　２１　ｐ+ソース領域
　２２　ｐ+ドレイン領域
　２３，４３　ゲート絶縁膜
　２４，４４　ゲート電極
　２５，４５　ソース電極
　２６，４６　ドレイン電極
　３０　基準電位またはフローティング電位の端子
　４０　ＮＭＯＳ
　４１　ｎ+ソース領域
　４２　ｎ+ドレイン領域
　７５　絶縁体層
　１００　高耐圧ＩＣ
　１０１　第１ＭＯＳＦＥＴ
　１０２　第２ＭＯＳＦＥＴ
　１０３，１０４　ＦＷＤ
　１０５　第１ＭＯＳＦＥＴと第２ＭＯＳＦＥＴとの接続点
　１１０　ハイサイド駆動回路
　１１１　ゲート駆動回路
　１１２　レベルシフト抵抗
　１１３　ＰＭＯＳとＮＭＯＳとの接続点
　１１４　レベルシフタ
　１１５　制御回路
　ＧＮＤ　グランド電位
　ＶＢ　電源電位
　ＶＳ　基準電位

Claims (7)

  1. 　第１導電型の半導体層の表面層に選択的に設けられた、第１電位と接続される第２導電型の第１半導体領域と、
    　前記半導体層の表面層に選択的に設けられた、前記第１電位よりも低い第２電位またはフローティング電位と接続される第２導電型の第２半導体領域と、
    　前記第２半導体領域の内部に選択的に設けられた、前記第２電位と接続される第１導電型の第３半導体領域と、
    　前記第１半導体領域および前記第３半導体領域に設けられ、前記第２電位を基準電位とし、当該基準電位と前記第１電位との間の電位で動作する回路と、
    　前記第１半導体領域と前記第２半導体領域との間に設けられ、前記第１半導体領域と前記第２半導体領域とを電気的に分離する分離領域と、
    　を備えることを特徴とする半導体装置。
  2. 　前記半導体層は、前記第１電位よりも低い第３電位と接続され、
    　前記分離領域は、前記第１半導体領域および前記第２半導体領域に接し、かつ前記半導体層に電気的に接続された第１導電型半導体領域であることを特徴とする請求項１に記載の半導体装置。
  3. 　前記分離領域は、
    　前記第１半導体領域と前記第２半導体領域との間において、前記第１半導体領域および前記第２半導体領域を深さ方向に貫通して前記半導体層に達するトレンチと、
    　前記トレンチの内部に埋め込まれた絶縁体層と、からなることを特徴とする請求項１に記載の半導体装置。
  4. 　前記回路は、高電位側の第１絶縁ゲート型トランジスタと低電位側の第２絶縁ゲート型トランジスタとが接続されてなる外部回路の前記第１絶縁ゲート型トランジスタを駆動するゲート駆動回路であることを特徴とする請求項１に記載の半導体装置。
  5. 　前記第２電位は、前記第１絶縁ゲート型トランジスタと前記第２絶縁ゲート型トランジスタとの接続点の電位であることを特徴とする請求項４に記載の半導体装置。
  6. 　前記第２電位が前記第３電位より所定電位高いときに前記第１導電型半導体領域と前記第１半導体領域および前記第２半導体領域との間のｐｎ接合から広がる空乏層同士がつながることを特徴とする請求項２に記載の半導体装置。
  7. 　前記第１半導体領域内に形成された第１導電型チャネルの絶縁ゲート型電界効果トランジスタと、前記第３半導体領域内に形成された第２導電型チャネルの絶縁ゲート型電界効果トランジスタとによりＣＭＯＳ回路を構成することを特徴とする請求項１～６のいずれか一つに記載の半導体装置。
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