WO2015037252A1 - 発振回路、それを用いた半導体集積回路装置および回転角検出装置 - Google Patents

発振回路、それを用いた半導体集積回路装置および回転角検出装置 Download PDF

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capacitor
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oscillation
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奥津　光彦
一朗 大坂
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Hitachi Automotive Systems Ltd
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    • G01C19/00—Gyroscopes; Turn-sensitive devices using vibrating masses; Turn-sensitive devices without moving masses; Measuring angular rate using gyroscopic effects
    • G01C19/56—Turn-sensitive devices using vibrating masses, e.g. vibratory angular rate sensors based on Coriolis forces
    • G01C19/5776—Signal processing not specific to any of the devices covered by groups G01C19/5607 - G01C19/5719
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    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/023—Generators characterised by the type of circuit or by the means used for producing pulses by the use of differential amplifiers or comparators, with internal or external positive feedback
    • H03K3/0231—Astable circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K4/00—Generating pulses having essentially a finite slope or stepped portions
    • H03K4/06—Generating pulses having essentially a finite slope or stepped portions having triangular shape

Definitions

  • the oscillation circuit of (1) above is Based on the first timing (D), the terminal voltage of the first capacitor (C1) is pulled down or pulled up in the second direction, and the terminal voltage of the second capacitor (C3) is pulled in the first direction. Up or down.
  • the oscillation circuit of (2) above is A third capacitor (C2) that is charged and driven by current and whose terminal voltage changes linearly in the first direction; A fourth capacitor (C4) which is driven to discharge by current together with the charge driving of the third capacitor and whose terminal voltage linearly changes in the second direction; Comprising The oscillation output is inverted based on the second timing (C, C ′) at which the terminal voltages of the third and fourth capacitors (C2, C4) intersect.
  • a second short circuit (M12) A third capacitor (C2) having first and second terminals, the first terminal being connected to a reference potential; A third constant current source (M9) provided between the second terminal (N2) of the third capacitor (C2) and the first power supply terminal (VD1); A third short circuit (M11) for short-circuiting between the second terminal (N2) of the third capacitor (C2) and the reference potential based on the second control signal; A fourth capacitor (C4) having first and second terminals, the first terminal being connected to a reference potential; A fourth constant current source (M15) provided between the second terminal (N4) of the fourth capacitor (C4) and the reference potential; A fourth short circuit (M13) for short-circuiting between the second terminal (N4) of the fourth capacitor (C4) and the first power supply terminal (VD1) based on the first control signal; A first comparator (CMP1, CMP3) for comparing the second terminal potential of the first capacitor (C1) and the second terminal potential of the second capacitor (C3); A second comparator (CMP2, CMP4)
  • Example 1 is an oscillation circuit that forms an oscillation period by using a capacitor charging time with a constant current, and suppresses fluctuations in the oscillation period due to temperature fluctuations, and is relatively several tens of MHz (about 20 MHz to 60 MHz). It is an object of the present invention to provide an oscillation circuit that can ensure the oscillation frequency accuracy even in a high frequency region.
  • FIG. 1 is a circuit diagram illustrating a configuration of the oscillation circuit according to the first embodiment.
  • FIG. 2 is a waveform diagram illustrating the operation of the oscillation circuit according to the first embodiment.
  • the oscillation circuit 10A according to the first embodiment includes a constant current generation circuit 1, a comparison reference voltage generation circuit 2, and an oscillation circuit core unit OSC1.
  • the constant current generation circuit 1 includes a PMOS transistor M1, an operational amplifier (differential amplifier) A1, and a resistor R1. In the PMOS transistor M1, its drain terminal is connected to GND via the resistor R1, and its source terminal is connected to the power supply terminal VCC.
  • the logic circuit L1 has a set signal input terminal S, a reset signal input terminal R, an output terminal Q, and an inverted output terminal QB. The logic circuit L1 outputs a high level signal to the output terminal Q during a period from when the rising edge is input to the set signal input terminal S to when the rising edge is input to the reset signal input terminal R, and is reset.
  • a low level signal is output to the output terminal Q.
  • the logic circuit L1 outputs a signal having a polarity obtained by inverting the signal output from the output terminal Q to the inverting output terminal QB.
  • the non-inverting input terminal (+) is connected to the connection point (node N1) between the capacitor C1 and the drain terminal of the PMOS transistor M3, the inverting input terminal ( ⁇ ) is output to the output terminal VR, and the output is output to the logic circuit L1.
  • each of the capacitor C1 and the capacitor C2 is connected to the GND.
  • the present invention is not limited to this.
  • the capacitor C1 and the capacitor C2 may be connected to the power supply terminal VCC instead of the GND.
  • connection order of the inverting input ( ⁇ ) and the non-inverting input (+) of the comparators CMP1 and CMP2, and the signal polarity of the set signal input terminal S and the reset signal input terminal R of the logic circuit L1 are also configured for convenience of explanation.
  • the present invention is not limited to this configuration as long as an operation function described below can be obtained.
  • the current value of the current I1 is a constant current that does not depend on the voltage applied to the power supply terminal VCC, as is apparent from the equation (1). Since the PMOS transistor M2 in the comparison reference voltage generation circuit 2 is in a current mirror relationship with the PMOS transistor M1 in the constant current generation circuit 1, the drain current I2 of the PMOS transistor M2 is also a constant current. Therefore, the potential drop of the resistor R2 is also a constant voltage. That is, a constant comparison reference voltage is output to the output terminal VR.
  • ⁇ is a mirror ratio between the PMOS transistor M1 and the PMOS transistor M2.
  • the PMOS transistor M3 and the PMOS transistor M4 also have a current mirror relationship with the PMOS transistor M1 in the constant current generation circuit 1, so that they function as a constant current source.
  • ⁇ is a mirror ratio of the PMOS transistor M1, the PMOS transistor M3, and the PMOS transistor M4.
  • the NMOS transistor M6 transitions to the ON state, short-circuits both terminals of the capacitor C2, and the capacitor C2 is discharged.
  • the potential of the terminal (node N2) of the capacitor C2 that has been charged by the drain current I4 of the PMOS transistor M4 until just before is lowered toward GND (0 V) as shown in FIG. become.
  • the output of the comparator CMP1 is inverted to the high level, the high level is output to the inversion output terminal QB of the logic circuit L1, thereby maintaining the on state of the NMOS transistor M6.
  • the potential of the terminal of the capacitor C2 (node N2) is substantially fixed at GND.
  • the output of the comparator CMP1 and the output of the logic circuit L1 are inverted after the potential of the terminal (node N1) of the capacitor C1 reaches the comparison reference voltage (V R ).
  • V R comparison reference voltage
  • td1 A certain finite delay time is required.
  • the response of the logic circuit L1 generally composed of a CMOS logic gate or the like is sufficiently faster than the response of the comparator CMP1, so that most of the delay time (td1) occupies the response time of the comparator CMP1.
  • the comparator CMP2 has the same circuit configuration as the comparator CMP1. Also, it is assumed that the PMOS transistor constants are set such that the drain currents I3 and I4 of the PMOS transistor M3 and the PMOS transistor M4 are the same current. By doing so, the delay similar to that on the comparator CMP1 side until the output of the comparator CMP2 and the output of the logic circuit L1 are inverted after the potential of the terminal (node N2) of the capacitor C2 reaches the comparison reference voltage (V R ). Time (td2) is required.
  • the NMOS transistor M5 transitions to the OFF state in response to the inversion of the output terminal Q of the logic circuit L1 to the low level, and the drain current I3 of the PMOS transistor M3 again causes the capacitor Charging of C1 is started.
  • the state is equivalent to the state of timing A. Thereafter, the operations of charging the capacitor C1 and shorting the capacitor C2, and shorting the capacitor C1 and charging the capacitor C2 as described above are repeated alternately. Become.
  • the oscillation period (T) is changed from the comparator CMP1 output inversion on the capacitor C1 side to the next comparator CMP1 output inversion, or the capacitor C2. This corresponds to the period from the inversion of the comparator CMP2 output to the next comparator CMP2 output inversion.
  • the charging period (Tc2) of the capacitor C2 + the delay time (td2) represents the half period of the oscillation period (T), and the charging period (Tc1) of the capacitor C1.
  • the remaining half cycle is formed by the + delay time (td1), and the discharge time due to the short circuit of the capacitor C1 and the capacitor C2 by the NMOS transistor M5 and the NMOS transistor M6 does not affect the oscillation cycle (T).
  • the capacitors C1 and C2 have the same capacitance, the PMOS transistor M3 and the PMOS transistor M4 are set to the same constant, and the comparators CMP1 and CMP2 are configured by the same circuit, the capacitors The charging period (Tc1) of C1 and the charging period (Tc2) of the capacitor C2 are substantially equal, and the delay time (td1) related to the output inversion of the comparator CMP1 and the delay time (td2) related to the output inversion of the comparator CMP2 are almost the same.
  • the capacitance value of the capacitor C1 (and capacitor C2) is C
  • T C C ⁇ V R / I 3 (4)
  • the time component related to the discharge can be prevented from affecting the oscillation cycle, and therefore, even in a relatively high frequency region. Oscillation cycle fluctuations with respect to parameter fluctuations such as temperature fluctuations can be suppressed, and an oscillation circuit superior in ensuring oscillation frequency accuracy can be obtained.
  • an oscillation pulse with a duty of approximately 50% can be obtained.
  • the duty of the oscillation pulse refers to the ratio of the high level period of the oscillation pulse to the oscillation period (T).
  • the oscillation period can be obtained without depending on the voltage of the reference voltage input terminal VREF, for example, some reference voltage output such as a band gap circuit configured on the same semiconductor substrate is used. Even in this case, even if the reference voltage output varies or varies due to temperature, the influence can be canceled, so that an oscillation circuit suitable for ensuring the oscillation frequency accuracy can be obtained.
  • FIG. 3 is a circuit diagram showing a configuration of an oscillation circuit according to the first modification.
  • the oscillation circuit 10B according to the first modification is obtained by replacing the constant current generation circuit 1 and the comparison reference voltage generation circuit 2 of the oscillation circuit 10A according to the first embodiment with a bias circuit 3. That is, the oscillation circuit core part of the oscillation circuit 10B has the same configuration as the oscillation circuit core part OCS1 of the oscillation circuit 10A. However, the bias output terminal G0 to which the gate terminals of the PMOS transistor M3 and the PMOS transistor M4 are connected and the output terminal VR for sending the comparison reference voltage VR are both provided by the bias circuit 3.
  • the bias circuit 3 includes a ladder resistor RL2, a PMOS transistor M7, an operational amplifier A2, an analog switch circuit 4, and a decoder circuit 5.
  • the bias circuit 3 has functions of a constant current generation circuit and a reference voltage generation circuit.
  • the ladder resistor RL2, the analog switch circuit 4, and the decoder circuit 5 constitute a trimming circuit that adjusts the reference voltage value. That is, the bias circuit 3 has a reference voltage trimming function.
  • the ladder resistor RL2 is configured such that a plurality of unit resistors are connected in series and one end of the lowest unit resistor is connected to the GND so that a divided voltage output can be taken out from an arbitrary connection point of each unit resistor.
  • the analog switch circuit 4 selectively sends each divided output of the ladder resistor RL2 to the output terminal VR.
  • the decoder circuit 5 controls on / off of each switch in the analog switch circuit 4 in accordance with the n-bit frequency trimming signal input terminals T1 to Tn and the input signals of the frequency trimming signal input terminals T1 to Tn.
  • the current I5 is a constant current that does not depend on the voltage applied to the power supply terminal VCC, like the current I1 of the first embodiment.
  • any one of the switches in the analog switch circuit 4 is selectively turned on to the output terminal VR by the input signals of the frequency trimming signal input terminals T1 to Tn, and the output of the ladder resistor RL2 to which the selected switch is connected. Pressure output is delivered.
  • the voltage sent to the output terminal VR becomes a comparison reference voltage for the comparators CMP1 and CMP2, and determines the charging time (T C ) of the capacitors C1 and C2.
  • the oscillation operation of this modification uses the charging time of the capacitor C1 and the capacitor C2 by the PMOS transistor M3 and the PMOS transistor M4.
  • the outline of the operation is shown in the waveform diagram of FIG. It is the same as that.
  • T C The charging time (T C ) of the capacitor C1 is expressed by the equation (4).
  • ⁇ represents the mirror ratio between the PMOS transistor M7 and the PMOS transistor M3.
  • the oscillation period (T) is calculated by assuming that the response delay time of the comparators CMP1 and CMP2 is td.
  • an oscillation circuit that can adjust the oscillation frequency can be obtained.
  • the functions related to the frequency trimming input signal terminals T1 to Tn shown in the present embodiment are not limited to the configuration of the present embodiment, and are provided in, for example, the comparison reference voltage generation circuit 2 in the first embodiment of FIG. Is also possible.
  • the resistor R2 may be configured in the form of a ladder resistor.
  • FIG. 4 is a diagram illustrating a configuration of a bias circuit according to the second modification. Also, the configuration of the bias circuit 3 is not limited to the configuration shown in FIG. 3, and may be configured as shown in FIG. 4, for example.
  • the PMOS transistor M32 its source terminal is connected to the power supply terminal VCC, and its gate terminal is connected to the gate terminal of the PMOS transistor M31 to form a current mirror with the PMOS transistor M31.
  • the ladder resistor RL2 a plurality of unit resistors are connected in series, one end of the uppermost unit resistor is connected to the drain terminal of the PMOS transistor M32, and one end of the lowermost unit resistor is connected to the GND.
  • the partial pressure output can be taken out from the point.
  • the analog switch circuit 4 selectively sends each divided output of the ladder resistor to the output terminal VR.
  • the decoder circuit 5 controls on / off of each switch in the analog switch circuit 4 in accordance with the n-bit frequency trimming signal input terminals T1 to Tn and the input signals of the frequency trimming signal input terminals T1 to Tn.
  • the non-inverting input terminal (+) is connected to the reference voltage input terminal VREF
  • the inverting input terminal ( ⁇ ) is an arbitrary divided output of the ladder resistor and the resistance value viewed from GND is R 3
  • the output terminal is connected to the point (node N5) to the gate terminal of the NMOS transistor M30.
  • FIG. 5 is a circuit diagram illustrating a configuration of the oscillation circuit according to the second embodiment.
  • FIG. 6 is a waveform diagram showing the operation of the oscillation circuit.
  • the oscillation circuit 10C includes a power supply terminal VD1, a constant current bias source IB0, and an oscillation circuit core unit OSC2.
  • the oscillation circuit core unit OSC2 includes a PMOS transistor M16, a PMOS transistor M17, and an NMOS transistor M18.
  • the source terminal is connected to the power supply terminal VD1
  • the drain terminal is connected to the constant current bias source IB0
  • the gate terminal and the drain terminal are short-circuited.
  • the PMOS transistor M17 its source terminal is connected to the power supply terminal VD1
  • its gate terminal is connected to the gate terminal of the PMOS transistor M16.
  • the oscillation circuit core unit OSC2 includes PMOS transistors M8 and M9, NMOS transistors M14 and M15, and capacitors C1, C2, C3, and C4.
  • PMOS transistor M8 and M9 In the PMOS transistor M8, its drain terminal is connected to the capacitor C1, its source terminal is connected to the power supply terminal VD1, and its gate terminal is connected to the gate terminal of the PMOS transistor M16.
  • PMOS transistor M9 In the PMOS transistor M9, its drain terminal is connected to the capacitor C2, its source terminal is connected to the power supply terminal VD1, and its gate terminal is connected to the gate terminal of the PMOS transistor M16.
  • NMOS transistor M14 In the NMOS transistor M14, its drain terminal is connected to the capacitor C3, its source terminal is connected to GND, and its gate terminal is connected to the gate terminal of the NMOS transistor M18.
  • NMOS transistor M15 In the NMOS transistor M15, its drain terminal is connected to the capacitor C4, its source terminal is connected to GND, and its gate terminal is connected to the gate terminal of the NMOS transistor M18.
  • the oscillation circuit core unit OSC2 includes NMOS transistors M10 and M11, PMOS transistors M12 and M13, a logic circuit L1, a comparator CMP1, and a comparator CMP2.
  • NMOS transistor M10 its drain terminal is connected to the drain terminal of the PMOS transistor M8, its source terminal is connected to GND, and its gate terminal is connected to the output terminal Q of the logic circuit L1.
  • NMOS transistor M11 its drain terminal is connected to the drain terminal of the PMOS transistor M9, its source terminal is connected to GND, and its gate terminal is connected to the inverting output terminal QB of the logic circuit L1.
  • the non-inverting input terminal (+) is connected to the connection point (node N1) between the drain terminal of the PMOS transistor M8 and the capacitor C1
  • the inverting input terminal ( ⁇ ) is connected to the drain terminal of the NMOS transistor M14 and the capacitor C3.
  • the non-inverting input terminal (+) is connected to the connection point (node N2) between the drain terminal of the PMOS transistor M9 and the capacitor C2, and the inverting input terminal ( ⁇ ) is connected to the drain terminal of the NMOS transistor M15 and the capacitor C4.
  • the reset signal input terminal R of the logic circuit L1 is connected to the reset signal input terminal R of the logic circuit L1.
  • the output terminal Q of the logic circuit L1 is connected to the oscillation output terminal OUT.
  • the oscillation output may be taken out from the output terminal QB of the logic circuit L1.
  • a signal output from the output terminal Q is referred to as a first control signal
  • a signal output from the output terminal QB is referred to as a second control signal.
  • FIG. 6A shows the potentials of the terminals of the capacitors C1 and C3 (nodes N1 and N3)
  • FIG. 6B shows the potential of the terminals of the capacitors C2 and C4 (nodes N2 and N4)
  • FIG. 6C shows the potential of the comparator CMP1.
  • D is the output voltage of the comparator CMP2
  • e is the voltage at the output terminal Q (oscillation output terminal OUT) of the logic circuit L1
  • (f) is the inverted output of the logic circuit L1.
  • the voltage at the terminal QB is shown.
  • V D1 a constant voltage
  • IB0 the current I6 flowing through the PMOS transistor M16 by the constant current bias source IB0
  • the currents I8 and I9 flowing in the PMOS transistor M8 and the PMOS transistor M9, which are in a current mirror relationship with the PMOS transistor M16 are constant currents.
  • the current I7 flowing through the PMOS transistor M17 that is in a current mirror relationship with the PMOS transistor M16 is a constant current.
  • the NMOS transistor M10 and the NMOS transistor M11 have a current driving capability that is sufficiently larger than the currents I8 and I9 from the PMOS transistor M8 and the PMOS transistor M9. It is assumed that the terminal (node N1) and the terminal of the capacitor C2 (node N2) are short-circuited to GND, and the potential of these terminals (nodes N1 and N2) can be pulled down to almost GND.
  • the PMOS transistor M12 and the PMOS transistor M13 also have a current driving capability that is sufficiently larger than the currents I10 and I11 in the NMOS transistor M14 and NMOS transistor M15.
  • capacitors C1, C2, C3, and C4 are set to have the same capacitance value C, and currents I8, I9, I10, and I11 are set to have the same current value. To do.
  • both the NMOS transistor M10 and the PMOS transistor M12 are in the ON state, so that the potential of the terminal of the capacitor C1 (node N1) is almost GND (0 V) and the terminal potential of the capacitor C3. Is substantially fixed at V D1 .
  • the capacitor C1 starts to be charged with the current I8, and its terminal voltage rises linearly toward V D1 .
  • the discharge by the current I10 is started from that time, and the potential of the terminal (node N1) decreases linearly toward GND (0V).
  • “decreasing linearly” means that the decrease time between the predetermined potentials is substantially constant.
  • charging is a bias application in the direction in which the potential difference between both terminals of the capacitor is expanded, and discharging is only a bias application in a direction in which the potential difference between both terminals of the capacitor is reduced.
  • the relationship between the capacitor and the charge / discharge operation of each capacitor is not limited to the description of this embodiment. For example, if one end of the capacitor C1 is connected to the power supply terminal VD1 instead of GND, the capacitor C1 is “discharged” by the current I8, and the terminal voltage rises linearly toward V D1. .
  • the NMOS transistor M11 which is a short circuit of the capacitor C2 has its gate terminal transitioned to the high level and turned on, and the PMOS transistor M13 which is a short circuit of the capacitor C4 is The gate terminal transitions to the low level and also transitions to the on state. Therefore, after timing C, the terminal of the capacitor C2 (node N2) is pulled down to GND, and the terminal of the capacitor C4 (node N4) is pulled up to V D1 .
  • the potential of the terminal of the capacitor C1 (node N1) and the potential of the terminal of the capacitor C3 (node N3) Since the time required to transition to 1/2 voltage of V D1 is equal, the potential of the terminal of the capacitor C1 (node N1) and the potential of the terminal of the capacitor C3 (node N3) are respectively set to 1/2 voltage of V D1. It will cross when it reaches.
  • the non-inverting input terminal (+) side of the comparator CMP1 is lower than the inverting input terminal ( ⁇ ) side. For this reason, the output of the comparator CMP1 outputs a low level.
  • the comparator CMP1 passes through the response delay time (td1 ′) of the comparator CMP1 from the time when the potential of the terminal of the capacitor C1 (node N1) and the potential of the terminal of the capacitor C3 (node N3) cross, that is, the same potential. The output is inverted to the high level. This corresponds to the state of timing D in FIG.
  • the potentials of the terminals are substantially fixed to GND and V D1 by the respective short-circuit circuits of the NMOS transistor M11 and the PMOS transistor M13.
  • the capacitor C2 starts to be charged with the current I9, and the potential of the terminal of the capacitor C2 (node N2) goes from GND (0V) to V D1 .
  • the capacitor C4 starts discharging with the current I11, and the potential of the terminal of the capacitor C4 (node N4) decreases linearly from V D1 to GND (0 V). If the current I9 and the current I11 have the same current value, the terminals of the capacitors C2 and C4 (nodes N2 and N4) with a voltage of 1/2 of V D1 as in the case of the capacitors C1 and C3 after the timing C. Will cross each other.
  • the comparator CMP2 receives the response delay time (td2) as in the case of the comparator CMP1. After that, the output is inverted to High level. This corresponds to the timing C ′ in FIG.
  • (C) Timing C ′ At this timing C ′, when the output of the comparator CMP2 is inverted to the high level and the inverted output terminal QB side of the logic circuit L1 transitions to the high level and the output terminal Q side transitions to the low level, the NMOS transistor M10 and the PMOS transistor M12 are turned off. After the transition to the state, charging of the capacitor C1 and discharging of the capacitor C3 by the currents I8 and I10 are started again.
  • the NMOS transistor M11 and the PMOS transistor M13 are turned on, the capacitor C2 terminal (node N2) is pulled down to GND, and the capacitor C4 terminal (node N4) is pulled up to V D1 , thereby the terminal of the capacitor C2 ( The potential of the terminal of the capacitor C4 (node N4) with respect to the potential of the node N2) rises rapidly, and the output of the comparator CMP2 returns to the low level.
  • This state is equivalent to the state at the timing C described above, and the operation described above is repeated thereafter.
  • the oscillation output terminal OUT is taken out from the output terminal Q of the logic circuit L1, and the period from the inversion of the comparator CMP1 output (or the comparator CMP2 output) to the high level until the inversion to the next high level is the oscillation period (T ).
  • the High period and Low period of the output terminal Q are formed by the time related to charging / discharging of the capacitor C1 / capacitor C3 and the time related to charging / discharging of the capacitor C2 / capacitor C4, respectively.
  • the time width can be set, and therefore, an oscillation pulse of approximately 50% duty can be obtained.
  • the response delay times (td ′) of the comparators CMP1 and CMP2 in order for each comparator output to invert to the high level, the terminal potential on the non-inverting input terminal (+) side must be on the inverting input terminal ( ⁇ ) side. It is necessary to exceed the terminal potential, and the larger the potential difference between them, the shorter the response delay time until output inversion.
  • the potential of the terminal (node N1) of the capacitor C1 that is rising due to charging (or the potential of the terminal of the capacitor C2 (node N2)) and the terminal of the capacitor C3 that is falling due to discharging (node N3) Since the configuration is such that the potential (or the potential of the terminal of the capacitor C4 (node N4)) is compared, the input potential difference is more compared to the case where the comparison is made with a constant comparison reference voltage (V R ) as in the first embodiment. It can be expanded early, and the response delay time (td ′) can be shortened.
  • td which is a component related to the response delay time of the comparator in the expressions (6) and (10) representing the oscillation period (T) described in the first embodiment and the first modification, is compressed, and the comparator changes due to parameter fluctuations such as temperature fluctuations. Even if the response delay time fluctuates, since the ratio of td in the oscillation period (T) can be reduced, the fluctuation of the oscillation frequency can be suppressed as compared with the first embodiment.
  • the response delay time of the comparator can be shortened, it is possible to obtain an oscillation circuit that is superior in ensuring the oscillation frequency accuracy.
  • the PMOS transistors M8 and M9 and the NMOS transistors M14 and M15 constituting the constant current sources for driving the capacitors C1 and C2 to charge and driving the capacitors C3 and C4 to discharge are all connected to the capacitor terminals (nodes N1, N2, N3, N3,. Because of the configuration directly connected to N4), when any of the NMOS transistors M10 and M11 and the PMOS transistors M12 and M13 constituting the short circuit switch is turned on, the output current of the constant current source is in the on state. Bypass to the short-circuit switch side. Since this is a reactive current, it is originally advantageous to cut it off from the viewpoint of current consumption. However, if a configuration that cuts off this is used, the following problems occur.
  • a cut-off switch is provided between the drain terminal of the PMOS transistor M8 and the terminal (node N1) of the capacitor C1, and the NMOS transistor is a short-circuit switch.
  • the cutoff switch is turned off when M10 is turned on. This can be easily realized by providing a PMOS transistor as the cutoff switch and directly connecting the gate terminal to the gate terminal of the NMOS transistor M10.
  • the NMOS transistor M10 is turned off and at the same time the cutoff switch is turned on. At that moment, the charge charged in the parasitic capacitance is changed. Distribution to the capacitor C1 side (so-called charge sharing occurs) changes the potential of the terminal (node N1) of the capacitor C1. As a result, the detection timing by the comparator CMP1 varies, and the oscillation period varies.
  • the present embodiment and other embodiments also employ a configuration capable of suppressing oscillation frequency fluctuations due to the charge share as a configuration in which a constant current source is directly connected to each capacitor.
  • the terminal voltages of the charge drive side capacitor and the discharge drive side capacitor that are driven simultaneously are compared with each other to be compared with a constant comparison reference voltage (V R ).
  • V R a constant comparison reference voltage
  • the comparator detection timing period must be the same in order to obtain the same oscillation period, so whether the voltage amplitude itself during charge (or discharge) drive should be doubled after doubling the capacitor drive current
  • the comparison reference voltage (V R ) is used as the voltage (or GND voltage) of the power supply terminal VD1, and the voltage change width within the comparator detection timing cycle is doubled.
  • V R a constant comparison reference voltage
  • Modification 3 provides an oscillation circuit that can adjust the oscillation frequency and is more advantageous for ensuring the oscillation frequency accuracy.
  • FIG. 7 is a circuit diagram showing a configuration of an oscillation circuit according to the third modification.
  • the oscillation circuit core unit OSC3 of the oscillation circuit 10D according to Modification 3 has the same configuration as that of the oscillation circuit core unit OSC2 of the oscillation circuit 10C of Example 2 except for the logic circuit L2, the comparator CMP3, and the comparator CMP4.
  • the oscillation circuit 10 ⁇ / b> D has a bias circuit 6. The difference between the oscillation circuit 10D and the oscillation circuit 10C will be described below.
  • the bias circuit 6 has a power supply terminal VCC, a reference voltage input terminal VREF, and output terminals IB, VD1, and VD2.
  • the inverting input terminal ( ⁇ ) is connected to the connection point (node N1) between the drain terminal of the PMOS transistor M8 and the capacitor C1, and the non-inverting input terminal (+) is connected to the drain terminal of the NMOS transistor M14 and the capacitor C3.
  • the inverting input terminal ( ⁇ ) is connected to the connection point (node N2) between the drain terminal of the PMOS transistor M9 and the capacitor C2, and the non-inverting input terminal (+) is connected to the drain terminal of the NMOS transistor M15 and the capacitor C4.
  • the output terminal Q of the logic circuit L2 is connected to the oscillation output terminal OUT. The oscillation output may be taken out from the output terminal QB of the logic circuit L2.
  • the bias circuit 6 includes a ladder resistor RL4, a PMOS transistor M7, an operational amplifier A2, an analog switch circuit 4, a decoder circuit 5, a PMOS transistor M19, an NMOS transistor M20, an NMOS transistor M21, an operational amplifier A3, and a PMOS.
  • the transistor M22, the operational amplifier A4, and the PMOS transistor M23 are included.
  • the bias circuit 6 has the functions of a constant current generation circuit and a reference voltage generation circuit, like the bias circuit 3.
  • the ladder resistor RL4, the analog switch circuit 4, and the decoder circuit 5 constitute a trimming circuit that adjusts the reference voltage value. That is, the bias circuit 6 has a reference voltage trimming function.
  • the ladder resistor RL4 a plurality of unit resistors are connected in series and one end of the lowermost unit resistor is connected to the GND so that a divided voltage output can be taken out from an arbitrary connection point of each unit resistor.
  • the PMOS transistor M7 its drain terminal is connected to one end (node N8) of the uppermost unit resistor of the ladder resistor RL4, and its source terminal is connected to the power supply terminal VCC.
  • the inverting input terminal ( ⁇ ) is the reference voltage input terminal VREF
  • the non-inverting input terminal (+) is an arbitrary divided output of the ladder resistor RL4, and the resistance value viewed from GND is R 5 .
  • the output terminal is connected to the connection point (node N6) to the gate terminal of the PMOS transistor M7.
  • the operational amplifiers A2, A3, and A4 operate between the potential of the power supply terminal VCC and GND.
  • the analog switch circuit 4 selectively outputs each divided voltage output of the ladder resistor RL4.
  • the decoder circuit 5 controls on / off of each switch in the analog switch circuit 4 according to the input signals of the n-bit frequency trimming signal input terminals T1 to Tn and the frequency trimming signal input terminals T1 to Tn. .
  • the source terminal is connected to the power supply terminal VCC and the gate terminal is connected to the output terminal of the operational amplifier A2, and the PMOS transistor M7 and the current mirror are in a relationship.
  • NMOS transistor M20 In the NMOS transistor M20, its drain terminal is connected to the drain terminal of the PMOS transistor M19, its source terminal is connected to GND, and its gate terminal is short-circuited to the drain terminal.
  • the drain terminal In the NMOS transistor M21, the drain terminal is connected to the output terminal IB, the source terminal is connected to GND, the gate terminal is connected to the gate terminal of the NMOS transistor M20, and the NMOS transistor M20 has a current mirror relationship.
  • operational amplifier A3 In the operational amplifier A3, its inverting input terminal ( ⁇ ) is connected to the output of the analog switch circuit 4, and its non-inverting input terminal (+) is connected to the output terminal VD1.
  • the PMOS transistor M22 its source terminal is connected to the power supply terminal VCC, its drain terminal is connected to the output terminal VD1, and its gate terminal is connected to the output terminal of the operational amplifier A3.
  • the inverting input terminal ( ⁇ ) is connected to the connection point between the drain terminal of the PMOS transistor M7 and the uppermost unit resistor of the ladder resistor RL4, and the non-inverting input terminal (+) is connected to the output terminal VD2.
  • the PMOS transistor M23 its source terminal is connected to the power supply terminal VCC, its drain terminal is connected to the output terminal VD2, and its gate terminal is connected to the output terminal of the operational amplifier A4.
  • the logic circuit L2 includes a NAND gate G1, a NAND gate G2, an inverter G3, and an inverter G4.
  • NAND gate G1 one of its input terminals is connected to the set signal input terminal S, and its output terminal is connected to the input terminal of the inverter G3.
  • NAND gate G2 one of its input terminals is connected to the reset signal input terminal R, the other input terminal is connected to the output terminal of the NAND gate G1, and its output terminal is connected to the other input terminal of the NAND gate G1.
  • the inverter G4 has its input terminal connected to the output terminal of the inverter G3, the output terminal of the inverter G3 is the inverted output terminal QB, and the output terminal of the inverter G4 is the output terminal Q.
  • the logic circuit L2 outputs a high level signal to the output terminal Q during a period from when the falling edge is input to the set signal input terminal S to when the falling edge is input to the reset signal input terminal R.
  • the logic circuit L2 outputs a low level signal to the output terminal Q during a period from when the falling edge is input to the reset signal input terminal R to when the falling edge is input to the set signal input terminal S.
  • a signal having a polarity obtained by inverting the signal output of the output terminal Q is output to the inverted output terminal QB.
  • a signal output from the output terminal Q is referred to as a first control signal
  • a signal output from the output terminal QB is referred to as a second control signal.
  • the source terminals of the PMOS transistors M8, M9, M12, M13, M16, and M17 are connected to the output terminal VD1 of the bias circuit 6, and the power supplies of the comparators CMP3 and CMP4 and the logic circuit L2 are output.
  • the configuration is given from the terminal VD2. Providing two power sources in this way is not necessarily an essential matter, but its unique effect will be described in the following description of the operation.
  • the charge / discharge time (T C ′) is expressed in a form that does not include the components of voltage (V D1 ) and constant current (I 6 ), but this is the voltage (V D1 ).
  • the constant current (I 6 ) are in a constant proportional relationship as shown in the equation (14), and when it fluctuates with a component that does not depend on the proportional relationship, such as the above-described voltage fluctuation, discharge time (T C ') also it would lead to variation.
  • the fluctuation of the charge / discharge time (T C ′) leads to the fluctuation of the oscillation period (T).
  • T oscillation period
  • Each of the output terminals VD1 of the bias circuit 6 according to the present modification is connected to the power supply terminal VD1 of the oscillation circuit 10C according to the second embodiment, and the output terminal IB of the bias circuit 6 is replaced with the constant current bias source IB0 to replace the PMOS transistor
  • An oscillation circuit may be configured by connecting to the drain terminal of M16.
  • the current mirror ratio with the NMOS transistor M20 may be effectively changed by changing the selection number of the collector terminals of the NMOS transistors M211 to M21i according to the input signals of the frequency trimming signal input terminals Tn + 1 to Tn + m.
  • FIG. 10 is a timing chart of the clock pulse generation circuit according to the third embodiment.
  • the two-phase clock signals CK1P and CK1N have a delay time (tcd) on the rising side with respect to the oscillation output signal CK0 as described above.
  • a two-phase clock signal is formed without overlapping the periods.
  • the access control of the RAM module 14 is performed using the two-phase clock signals CLK1P and CLK1N, for example, the high-level period of the two-phase clock signal CK1P is set to the data line precharge in the RAM module 14. It is possible to perform read control such that the high-level period of the two-phase clock signal CK1N is allocated to the activation of the data read sense amplifier and the latch control of the sense amplifier output data.

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Abstract

　比較的高周波域でも温度変動などのパラメータ変動に対して発振周波数精度を確保する発振回路を提供するために、発振回路は、電流によって充電駆動されその端子電圧が第１の方向に直線的に変化する第１のコンデンサと、第１のコンデンサの充電駆動に並行して電流によって放電駆動されその端子電圧が第１の方向とは逆方向の第２の方向に直線的に変化する第２のコンデンサと、を具備する。上記発振回路は、第１および第２のコンデンサの各端子電圧が交差する第１のタミングに基づいて発振周期を形成するようにされる。

Description

発振回路、それを用いた半導体集積回路装置および回転角検出装置
　本開示は、発振回路に関し、コンデンサの充放電時定数を利用して発振周期を形成する発振回路に適用可能である。
　コンデンサの充放電時定数を利用して発振周期を形成する発振回路は、例えば、特開２００１－１２７５９２号公報（特許文献１）に開示されている。この発振回路は、任意の電圧に比例する定電流を生成する定電流生成部と、この定電流生成部で生成された定電流により充電されるコンデンサと、このコンデンサの充電電圧を基準電圧と比較し、この充電電圧が基準電圧を上回ったときに放電信号を生成し、この放電信号によりコンデンサの充電電荷を放電する放電部とを備え、この放電部で生成される放電信号を発振出力として取り出すようになっている。
特開２００１－１２７５９２号公報
　特許文献１の図２に示されるように、発振周期（ＴＳ）は、充電時間（Ｔ）に放電信号幅（ＴＰ）を加えたものとなるが、特許文献１では、放電信号幅（ＴＰ）は充電時間（Ｔ）の１／１０００程度であり、充電時間（Ｔ）を発振周期（ＴＳ）とみなしても実用上は問題ないとしている。しかし、特に高周波の発振出力を必要とする用途においては問題を生じることになる。
　コンデンサ（Ｃ）の放電には必ず有限な時間幅が必要であり、これを１０ｎｓ程度（＝放電信号幅（ＴＰ））と仮定すると、発振周波数が１００ＫＨｚ（発振周期（ＴＳ）＝１０μｓ）程度であれば実用上の問題は無いとも考えられる。しかし、例えば２０ＭＨｚ（発振周期（ＴＳ）＝５０ｎｓ）程度の発振周波数を得ようとする場合においては、放電信号幅（ＴＰ）がその周期（ＴＳ）に対して２０％の比率を占めることとなり、発振周波数精度確保の観点で放電信号幅（ＴＰ）の成分を無視することができなくなる。具体的には放電時間、すなわち放電信号幅（ＴＰ）は特許文献１の図１に示されるＮＭＯＳトランジスタ（Ｎ１）のオン抵抗に依存するため、温度およびコンパレータ（２１）の出力の「Ｈ」レベル（＝電源電圧（ＶＣＣ）の電位）、さらにプロセスパラメータばらつき、などの影響を受けて変動することとなり、例えば２０ＭＨｚ±５％程度の発振周波数精度を広範な使用温度範囲や使用電源電圧範囲に亘って確保しようとすることは極めて困難となる。
　また、特許文献１の図２においては、コンデンサ（Ｃ）の充電電圧が基準電圧（ＶＩＮ）に到達した時点でコンパレータ（２１）の出力が「Ｈ」レベルに反転し、コンパレータ（２１）の検知遅れは無いものとして記載されている。しかし、実際にはその検知遅れ時間が存在し、これも高周波域での発振周波数精度確保の障害となる。具体的には、コンパレータ（２１）の出力が「Ｈ」レベルに反転するには、その反転・非反転入力間の電位差が、コンパレータ（２１）が感応できるレベルまで開く必要がある。しかし、その感応レベルもコンパレータ（２１）の入力差動対を構成するＭＯＳトランジスタのｇｍなどに依存するため、やはり上記パラメータ変動の影響を受けることになる。結果的に温度変動などのパラメータ変動によってコンパレータ（２１）の検知応答時間も変動を来たすこととなり、発振周波数精度確保を図る上での障害となる。
　そこで本開示は、数十ＭＨｚ程度の高周波域でも発振周波数精度を有する発振回路を提供することを課題とする。
　その他の課題と新規な特徴は、本開示の記述および添付図面から明らかになるであろう。
　本開示のうち、代表的なものの概要を簡単に説明すれば、下記のとおりである。
  すなわち、発振回路は、電流によって充電駆動されその端子電圧が第１の方向に直線的に変化する第１のコンデンサと、第１のコンデンサの充電駆動に並行して電流によって放電駆動されその端子電圧が第１の方向とは逆方向の第２の方向に直線的に変化する第２のコンデンサと、を具備する。第１および第２のコンデンサの各端子電圧が交差する第１のタミングに基づいて発振周期を形成するようにされる。
　上記発振回路によれば、発振周波数精度を確保することができる。
実施例１に係る発振回路の構成を示す回路図である。 実施例１に係る発振回路による動作を示す波形図である。 変形例１に係る発振回路の構成を示す回路図である。 変形例２に係るバイアス回路の構成を示す回路図である。 実施例２に係る発振回路の構成を示す回路図である。 発振回路による動作を示す波形図である。 変形例３に係る発振回路の構成を示す回路図である。 変形例４に係る発振回路の構成を示す回路図である。 実施例３に係る半導体集積回路装置の構成を示すブロック図である。 実施例３に係る半導体集積回路装置の動作を示す波形図である。 実施例３に係る２相クロック生成回路の構成を示す回路図である。 実施例４に係る回転角検出装置の構成を示すブロック図である。
　＜実施の形態＞
  実施の形態のうち、代表的なものの概要を簡単に説明すれば、下記のとおりである。
（１）発振回路は、
  電流によって充電駆動され、その端子電圧が第１の方向に直線的に変化する第１のコンデンサ（Ｃ１）と、
  第１のコンデンサ（Ｃ１）の充電駆動とともに電流によって放電駆動され、その端子電圧が第１の方向とは逆方向の第２の方向に直線的に変化する第２のコンデンサ（Ｃ３）と、
を具備し、
  第１および第２のコンデンサ（Ｃ１、Ｃ３）の各端子電圧が交差する第１のタミング（Ｄ）に基づいて発振周期を形成するようにされる。
（２）上記（１）の発振回路は、
  第１のタイミング（Ｄ）に基づいて、第１のコンデンサ（Ｃ１）の端子電圧を第２の方向にプルダウンまたはプルアップし、第２のコンデンサ（Ｃ３）の端子電圧を第１の方向にプルアップまたはプルダウンする。
（３）上記（２）の発振回路は、
  電流によって充電駆動されその端子電圧が第１の方向に直線的に変化する第３のコンデンサ（Ｃ２）と、
  第３のコンデンサの充電駆動とともに電流によって放電駆動され、その端子電圧が第２の方向に直線的に変化する第４のコンデンサ（Ｃ４）と、
を具備し、
　第３および第４のコンデンサ（Ｃ２、Ｃ４）の各端子電圧が交差する第２のタミング（Ｃ、Ｃ’）に基づいて発振出力を反転する。
（４）上記（３）の発振回路は、
  第２のタイミング（Ｃ、Ｃ’）に基づいて、第３のコンデンサ（Ｃ２）の端子電圧を第２の方向にプルダウンまたはプルアップし、第４のコンデンサ（Ｃ４）の端子電圧を第１の方向にプルアップまたはプルダウンする。
（５）上記（４）の発振回路は、
  第１の方向は第１の電源端子（ＶＤ１）の電位の方向であり、第２の方向は基準電位の方向であり、
  第１の電源端子（ＶＤ１）の電圧値を調整する第１のトリミング回路（ＲＬ４、４、５）と、
  第１および第３のコンデンサ（Ｃ１、Ｃ２）の端子を充電駆動する電流（Ｉ８、Ｉ９）の電流値と、第２および第４のコンデンサの端子（Ｃ３、Ｃ４）を放電駆動する電流（Ｉ１０、Ｉ１１）の電流値と、を調整する第２のトリミング回路（Ｍ２０、Ｍ２１１、Ｍ２１２、Ｍ２１ｉ、７、８）と、
を具備する。
（６）半導体集積回路装置は、
  上記（５）の発振回路（１０）と、
  第１および第２のトリミング回路のトリミングデータを格納する不揮発性メモリモジュール（１２）と、
  発振回路の発振出力パルスから生成したシステムクロックによって制御される論理回路（１５）と、
を具備する。
（７）回転角検出装置は、
  上記１から５のいずれか１つの発振回路（２２）と、
  発振回路（２２）の発振出力パルスクロックによって制御されるサーボ（２３）と、
  サーボ（２３）から駆動信号を受ける角速度検出素子（２４）と、
を具備する。
（８）発振回路は、
  第一の電源端子（ＶＤ１）と、
  第一、第二の端子を有し、該第一の端子を基準電位に接続した第一のコンデンサ（Ｃ１）と、
  第一のコンデンサ（Ｃ１）の第二の端子（Ｎ１）と第一の電源端子（ＶＤ１）との間に設けられた第一の定電流源（Ｍ８）と、
  第一の制御信号に基づいて第一のコンデンサ（Ｃ１）の第二の端子（Ｎ１）と基準電位との間を短絡する第一の短絡回路（Ｍ１０）と、
  第一、第二の端子を有し、該第一の端子を基準電位に接続した第二のコンデンサ（Ｃ３）と、
  第二のコンデンサ（Ｃ３）の第二の端子（Ｎ３）と基準電位との間に設けられた第二の定電流源（Ｍ１４）と、
  第一の制御信号に対して反転した極性を有する第二の制御信号に基づいて第二のコンデンサ（Ｃ３）の第二の端子（Ｎ３）と第一の電源端子（ＶＤ１）との間を短絡する第二の短絡回路（Ｍ１２）と、
  第一、第二の端子を有し、該第一の端子を基準電位に接続した第三のコンデンサ（Ｃ２）と、
  第三のコンデンサ（Ｃ２）の第二の端子（Ｎ２）と第一の電源端子（ＶＤ１）との間に設けられた第三の定電流源（Ｍ９）と、
  第二の制御信号に基づいて第三のコンデンサ（Ｃ２）の第二の端子（Ｎ２）と基準電位との間を短絡する第三の短絡回路（Ｍ１１）と、
  第一、第二の端子を有し、該第一の端子を基準電位に接続した第四のコンデンサ（Ｃ４）と、
  第四のコンデンサ（Ｃ４）の第二の端子（Ｎ４）と基準電位との間に設けられた第四の定電流源（Ｍ１５）と、
  第一の制御信号に基づいて第四のコンデンサ（Ｃ４）の第二の端子（Ｎ４）と第一の電源端子（ＶＤ１）との間を短絡する第四の短絡回路（Ｍ１３）と、
  第一のコンデンサ（Ｃ１）の第二の端子電位と第二のコンデンサ（Ｃ３）の第二の端子電位とを比較する第一のコンパレータ（ＣＭＰ１、ＣＭＰ３）と、
  第三のコンデンサ（Ｃ２）の第二の端子電位と第四のコンデンサ（Ｃ４）の第二の端子電位とを比較する第二のコンパレータ（ＣＭＰ２、ＣＭＰ４）と、
  第一のコンパレータ（ＣＭＰ１、ＣＭＰ３）の比較出力と第二のコンパレータ（ＣＭＰ２、ＣＭＰ３）の比較出力とに基づき第一の制御信号および第二の制御信号を生成する論理回路（Ｌ１、Ｌ２）と、
を具備し、
  論理回路（Ｌ１、Ｌ２）は、
    第一のコンパレータ（ＣＭＰ１、ＣＭＰ３）が第一のコンデンサ（Ｃ１）の第二の端子電位と第二のコンデンサ（Ｃ３）の第二の端子電位との交差を検知して成した比較出力反転から第二のコンパレータ（ＣＭＰ２、ＣＭＰ４）が第三のコンデンサ（Ｃ２）の第二の端子電位と第四のコンデンサ（Ｃ４）の第二の端子電位との交差を検知して成した比較出力反転までの期間内は、第一の制御信号を第一の極性で、また第二の制御信号を第二の極性でそれぞれ出力し、
    第二のコンパレータ（ＣＭＰ２、ＣＭＰ４）が第三のコンデンサ（Ｃ２）の第二の端子電位と第四のコンデンサ（Ｃ４）の第二の端子電位との交差を検知して成した比較出力反転から第一のコンパレータ（ＣＭＰ１、ＣＭＰ３）が第一のコンデンサ（Ｃ１）の第二の端子電位と第二のコンデンサ（Ｃ３）の第二の端子電位との交差を検知して成した比較出力反転までの期間内は、第一の制御信号を第二の極性で、また第二の制御信号を第一の極性でそれぞれ出力するように構成し、
  第一の短絡回路（Ｍ１０）は第一の制御信号の第一の極性で活性化し、
  第二の短絡回路（Ｍ１２）は第二の制御信号の第二の極性で活性化し、
  第三の短絡回路（Ｍ１１）は第二の制御信号の第一の極性で活性化し、
  第四の短絡回路（Ｍ１３）は第一の制御信号の第二の極性で活性化するように構成するとともに、第一または第二の制御信号を発振出力として利用する。
　本開示において、定電流または定電流源とは、電流値はほぼ一定である電流または電流源であって、電流値の変動を許容する。その結果、例えば、発振周波数精度が所定範囲内（±５％）に収まる程度の変動を許容するものである。
　以下、実施例および変形例について、図面を用いて説明する。ただし、以下の説明において、同一構成要素には同一符号を付し繰り返しの説明は省略する。
　実施例１は、定電流によるコンデンサの充電時間を利用して発振周期を形成する発振回路において、温度変動などによる発振周期の変動を抑制し、数十ＭＨｚ程度（２０ＭＨｚ～６０ＭＨｚ程度）と比較的高周波領域においてもその発振周波数精度を確保し得る発振回路を提供するものである。
　図１は実施例１に係る発振回路の構成を示す回路図である。図２は実施例１に係る発振回路による動作を示す波形図である。
  （構成）
  実施例１に係る発振回路１０Ａは、定電流生成回路１と比較基準電圧生成回路２と発振回路コア部ＯＳＣ１を有する。
  定電流生成回路１は、ＰＭＯＳトランジスタＭ１とオペアンプ（差動増幅器）Ａ１と抵抗Ｒ１を有する。ＰＭＯＳトランジスタＭ１において、そのドレイン端子を抵抗Ｒ１を介してＧＮＤに、そのソース端子を電源端子ＶＣＣに、それぞれ接続する。オペアンプＡ１において、その反転入力端子（－）を参照電圧入力端子ＶＲＥＦに、その非反転入力端子（＋）をＰＭＯＳトランジスタＭ１のドレイン端子と抵抗Ｒ１の接続点（ノードＮ７）に、その出力端子をＰＭＯＳトランジスタＭ１のゲート端子に、それぞれ接続する。定電流生成回路１において、オペアンプＡ１の出力端子とＰＭＯＳトランジスタＭ１のゲート端子の接続点をバイアス出力端子Ｇ０としている。オペアンプＡ１は電源端子ＶＣＣの電位とＧＮＤとの間で動作する。
　比較基準電圧生成回路２は、ＰＭＯＳトランジスタＭ２と抵抗Ｒ２を有する。ＰＭＯＳトランジスタＭ２において、そのドレイン端子を抵抗Ｒ２を介してＧＮＤに、そのソース端子を電源端子ＶＣＣに、そのゲート端子を定電流生成回路１のバイアス出力端子Ｇ０に、それぞれ接続する。比較基準電圧生成回路２において、ＰＭＯＳトランジスタＭ２のドレイン端子と抵抗Ｒ２との接続点を比較基準電圧の出力端子ＶＲとしている。
　発振回路コア部ＯＳＣ１は、ＰＭＯＳトランジスタ（第１の導電型のＭＯＳトランジスタ）Ｍ３とＮＭＯＳトランジスタ（第２の導電型のＭＯＳトランジスタ）Ｍ５とＰＭＯＳトランジスタＭ４とＮＭＯＳトランジスタＭ６と論理回路Ｌ１とコンパレータＣＭＰ１とコンパレータＣＭＰ２とコンデンサＣ１とコンデンサＣ２を有する。ＰＭＯＳトランジスタＭ３において、そのドレイン端子をコンデンサＣ１に、そのソース端子を電源端子ＶＣＣに、そのゲート端子をバイアス出力端子Ｇ０に、それぞれ接続する。ＮＭＯＳトランジスタＭ５において、そのドレイン端子をＰＭＯＳトランジスタＭ３のドレイン端子に、ソース端子を基準電位（以下、ＧＮＤと記す）にそれぞれ接続する。ＰＭＯＳトランジスタＭ４において、そのドレイン端子をコンデンサＣ２に、そのソース端子を電源端子ＶＣＣに、そのゲート端子をバイアス出力端子ＧＯに、それぞれ接続する。ＮＭＯＳトランジスタＭ６において、そのドレイン端子をＰＭＯＳトランジスタＭ４のドレイン端子に、そのソース端子をＧＮＤに、それぞれ接続する。論理回路Ｌ１はセット信号入力端子Ｓとリセット信号入力端子Ｒと出力端子Ｑと反転出力端子ＱＢとを有する。論理回路Ｌ１は、セット信号入力端子Ｓに立上りエッジが入力されてからリセット信号入力端子Ｒに立上りエッジが入力されるまでの期間は出力端子Ｑにハイ（Ｈｉｇｈ）レベルの信号出力を行い、リセット信号入力端子Ｒに立上りエッジが入力されてからセット信号入力端子Ｓに立上りエッジが入力されるまでの期間は出力端子Ｑにロウ（Ｌｏｗ）レベルの信号出力を行う。また、論理回路Ｌ１は、反転出力端子ＱＢに出力端子Ｑの信号出力を反転した極性の信号出力を行う。コンパレータＣＭＰ１において、その非反転入力端子（＋）をコンデンサＣ１とＰＭＯＳトランジスタＭ３のドレイン端子との接続点（ノードＮ１）に、反転入力端子（－）を出力端子ＶＲに、その出力を論理回路Ｌ１のセット信号入力端子Ｓに、それぞれ接続する。コンパレータＣＭＰ２において、その非反転入力端子（＋）をコンデンサＣ２とＰＭＯＳトランジスタＭ４のドレイン端子との接続点（ノードＮ２）に、反転入力端子（－）を出力端子ＶＲに、その出力を論理回路Ｌ１のリセット信号入力端子Ｒに、それぞれ接続する。論理回路Ｌ１の出力端子Ｑを発振出力端子ＯＵＴ及びＮＭＯＳトランジスタＭ５のゲート端子に、また反転出力端子ＱＢをＮＭＯＳトランジスタＭ６のゲート端子に、それぞれ接続している。なお、論理回路Ｌ１の出力端子ＱＢから発振出力を取り出してもよい。コンパレータＣＭＰ１、ＣＭＰ２および論理回路Ｌ１は電源端子ＶＣＣの電位とＧＮＤとの間で動作する。
　なお、図１においては、コンデンサＣ１及びコンデンサＣ２の一端をいずれもＧＮＤへ接続しているが、これに限定されるものではなく、例えばＧＮＤに替えて電源端子ＶＣＣへ接続しても構わない。
　またコンパレータＣＭＰ１、コンパレータＣＭＰ２の反転入力（－）、非反転入力（＋）の接続順や、論理回路Ｌ１のセット信号入力端子Ｓ、リセット信号入力端子Ｒの信号極性についても説明の便宜上の構成に過ぎず、以下に説明する動作機能が得られるものであれば、当該構成に限定されない。
　（動作）
  以下、本実施例の動作について、図２の波形図を参照しながら説明する。図２（ａ）はコンデンサＣ１の端子（ノードＮ１）の電位、同図（ｂ）はコンデンサＣ２の端子（ノードＮ２）の電位、同図（ｃ）はコンパレータＣＭＰ１の出力電圧、同図（ｄ）はコンパレータＣＭＰ２の出力電圧、同図（ｅ）は論理回路Ｌ１の出力端子Ｑ（発振出力端子ＯＵＴ）の電圧、同図（ｆ）は論理回路Ｌ１の反転出力端子ＱＢの電圧を示している。
　まず、定電流生成回路１において、オペアンプＡ１の非反転入力（＋）へ接続されている抵抗Ｒ１の端子電圧は、反転入力（－）に接続する参照電圧端子ＶＲＥＦの印加電圧と等しくなるようにフィードバック制御される。よって抵抗Ｒ１及びＰＭＯＳトランジスタＭ１に流れる電流Ｉ１の電流値をＩ1とすると、
    Ｉ1＝ＶREF／Ｒ1　・・・（１）
と表される。ここで、ＶREFは参照電圧入力端子ＶＲＥＦの印加電圧、Ｒ1は抵抗Ｒ１の抵抗値である。
　電流Ｉ１の電流値は、式（１）からも明らかなように電源端子ＶＣＣの印加電圧には依存しない定電流となる。また、比較基準電圧生成回路２内のＰＭＯＳトランジスタＭ２は、定電流生成回路１内のＰＭＯＳトランジスタＭ１とカレントミラーの関係にあるから、ＰＭＯＳトランジスタＭ２のドレイン電流Ｉ２も定電流となる。よって抵抗Ｒ２の電位降下も一定電圧となる。すなわち、出力端子ＶＲには一定の比較基準電圧が出力される。その比較基準電圧をＶR、抵抗Ｒ２の抵抗値をＲ2、ドレイン電流Ｉ２の電流値をＩ2とすれば、
    ＶR＝Ｉ2×Ｒ2＝α×Ｉ1×Ｒ2＝α×ＶREF×Ｒ2／Ｒ1　・・・（２）
と表される。ここで、αはＰＭＯＳトランジスタＭ１とＰＭＯＳトランジスタＭ２とのミラー比である。
　また、ＰＭＯＳトランジスタＭ３及びＰＭＯＳトランジスタＭ４も定電流生成回路１内のＰＭＯＳトランジスタＭ１とカレントミラーの関係にあるから、それらは定電流源として機能する。ＰＭＯＳトランジスタＭ３及びＰＭＯＳトランジスタＭ４の各ドレイン電流Ｉ３、Ｉ４の電流値をそれぞれＩ3、Ｉ4とすると、
    Ｉ3（＝Ｉ4）＝β×Ｉ1＝β×ＶREF／Ｒ1　・・・（３）
と表される。ここで、βはＰＭＯＳトランジスタＭ１とＰＭＯＳトランジスタＭ３及びＰＭＯＳトランジスタＭ４のミラー比である。
　次に発振動作について説明する。
  （ａ）タイミングＡ～タイミングＢ
  いま、論理回路Ｌ１の出力端子ＱがＬｏｗレベルへ遷移すると同時に、反転出力端子ＱＢがＨｉｇｈレベルへ遷移するとする。このときＮＭＯＳトランジスタＭ５は、そのゲート端子がＬｏｗレベルへ遷移することにより、オン状態からオフ状態へ遷移する。また、ＮＭＯＳトランジスタＭ６は、そのゲート端子がＨｉｇｈレベルへ遷移することにより、オフ状態からオン状態へ遷移する。ここで、ＮＭＯＳトランジスタＭ５の電流駆動能力は、ＰＭＯＳトランジスタＭ３のドレイン電流Ｉ３に比べて十分大きく、そのオン状態においては、コンデンサＣ１の両端子間をほぼ同電位とする短絡回路として機能し得るものとする。なお、コンデンサＣ２側におけるＮＭＯＳトランジスタＭ６もＮＭＯＳトランジスタＭ５と同様、ＰＭＯＳトランジスタＭ４のドレイン電流Ｉ４に比べて十分な大きさの電流駆動能力を有しており、コンデンサＣ２の短絡回路として機能し得るものとする。
　よって、上記の如くＮＭＯＳトランジスタＭ５がオン状態からオフ状態へ遷移する時点では、コンデンサＣ１の端子（ノードＮ１）の電位はほぼＧＮＤにあり、その状態からＰＭＯＳトランジスタＭ３によるコンデンサＣ１への充電電流の供給が開始される。これは図２の波形図におけるタイミングＡの状態に相当し、ＰＭＯＳトランジスタＭ３のドレイン電流Ｉ３は上記のように定電流であるため、タイミングＡ以降コンデンサＣ１の端子（ノードＮ１）の電位は図２（ａ）に記載のように直線的に上昇することになる。ここで、「直線的に上昇する」とは、所定電位間の上昇時間がほぼ一定であることを意味する。
　一方、コンデンサＣ２側においては、ＮＭＯＳトランジスタＭ６がオン状態へ遷移し、コンデンサＣ２の両端子間を短絡し、コンデンサＣ２は放電される。これによって直前までＰＭＯＳトランジスタＭ４のドレイン電流Ｉ４によって充電されていたコンデンサＣ２の端子（ノードＮ２）の電位は、タイミングＡ以降図２（ｂ）に示すようにＧＮＤ（０Ｖ）に向かって低下することになる。その後、コンデンサＣ２側では、少なくともコンパレータＣＭＰ１の出力がＨｉｇｈレベルへ反転するまでは、論理回路Ｌ１の反転出力端子ＱＢにはＨｉｇｈレベルが出力されており、それによってＮＭＯＳトランジスタＭ６のオン状態が維持され、コンデンサＣ２の端子（ノードＮ２）の電位はほぼＧＮＤに固定されている。
　（ｂ）タイミングＢ～タイミングＡ’
　やがて、コンデンサＣ１の端子（ノードＮ１）の電位が比較基準電圧（ＶR）に到達すると、図２のタイミングＢの如くコンパレータＣＭＰ１の出力がＨｉｇｈレベルへ反転し、それを受けて論理回路Ｌ１の出力端子ＱもＨｉｇｈレベルへ反転する。さらに、それを受けてＮＭＯＳトランジスタＭ５がオフ状態からオン状態へ遷移し、それによってコンデンサＣ１の両端子間が短絡し、放電されてその端子（ノードＮ１）の電位はＧＮＤ（０Ｖ）に向けて急速に低下し、コンパレータＣＭＰ１出力はＬｏｗレベルへ復帰する。ここで、図２（ａ）に記載したように、コンデンサＣ１の端子（ノードＮ１）の電位が比較基準電圧（ＶR）に到達してからコンパレータＣＭＰ１の出力及び論理回路Ｌ１の出力が反転するまでには、ある有限な遅延時間（ｔｄ１）を要する。ただし、一般的にＣＭＯＳ論理ゲートなどで構成される論理回路Ｌ１の応答は、コンパレータＣＭＰ１の応答に比べて十分速く、よって遅延時間（ｔｄ１）の大半はコンパレータＣＭＰ１の応答時間が占めることになる。
　一方、コンデンサＣ２側では、タイミングＢにおいて、コンパレータＣＭＰ１の出力がＨｉｇｈレベルへ反転し、論理回路Ｌ１の出力端子ＱもＨｉｇｈレベルへ反転すると、反転出力端子ＱＢはその反転出力となるためＬｏｗレベルへ反転する。これによりＮＭＯＳトランジスタＭ６はオフ状態へ遷移し、同時にＰＭＯＳトランジスタＭ４のドレイン電流Ｉ４によってコンデンサＣ２の充電が開始される。ＰＭＯＳトランジスタＭ４のドレイン電流Ｉ４は定電流であるため、タイミングＢ以降コンデンサＣ２の端子（ノードＮ２）の電位はやはり直線的に上昇することになる。
　（ｃ）タイミングＡ’以降
　やがてコンデンサＣ２の端子（ノードＮ２）の電位が比較基準電圧（ＶR）に到達すると、図２のタイミングＡ’の如くコンパレータＣＭＰ２の出力がＨｉｇｈレベルへ反転し、それを受けて論理回路Ｌ１の出力端子ＱはＬｏｗレベルへ、反転出力端子ＱＢはＨｉｇｈレベルへそれぞれ反転する。また、それを受けてＮＭＯＳトランジスタＭ６がオフ状態からオン状態へ遷移し、それによってコンデンサＣ２の両端子間が短絡し、放電されてその端子（ノードＮ２）の電位はＧＮＤ（０Ｖ）に向けて急速に低下し、コンパレータＣＭＰ２出力はＬｏｗレベルへ復帰する。ここで、コンパレータＣＭＰ２はコンパレータＣＭＰ１と同じ回路構成が取られる。また、ＰＭＯＳトランジスタＭ３とＰＭＯＳトランジスタＭ４の各ドレイン電流Ｉ３、Ｉ４が同電流となるような各ＰＭＯＳトランジスタ定数が設定されているものとする。そうすれば、コンデンサＣ２の端子（ノードＮ２）の電位が比較基準電圧（ＶR）に到達してからコンパレータＣＭＰ２の出力及び論理回路Ｌ１の出力が反転するまでに、コンパレータＣＭＰ１側と同様の遅延時間（ｔｄ２）を要することになる。
　一方、そのタイミングＡ’において、コンデンサＣ１側では、論理回路Ｌ１の出力端子ＱのＬｏｗレベルへの反転を受けてＮＭＯＳトランジスタＭ５がオフ状態へ遷移するとともに、ＰＭＯＳトランジスタＭ３のドレイン電流Ｉ３によって再びコンデンサＣ１の充電が開始される。その状態はタイミングＡの状態と等価であり、以降は上記に説明した通りのコンデンサＣ１の充電とコンデンサＣ２の短絡、そしてコンデンサＣ１の短絡とコンデンサＣ２の充電、の動作が交互に繰り返されることになる。
　本実施例においては、発振出力を論理回路Ｌ１の出力端子Ｑから取り出したことにより、その発振周期（Ｔ）は、コンデンサＣ１側のコンパレータＣＭＰ１出力反転から次のコンパレータＣＭＰ１出力反転まで、またはコンデンサＣ２側のコンパレータＣＭＰ２出力反転から次のコンパレータＣＭＰ２出力反転までの期間に応じたものとなる。そして図２（ａ）、（ｂ）に示されるように、コンデンサＣ２の充電期間（Ｔｃ２）＋遅延時間（ｔｄ２）で発振周期（Ｔ）の半周期を、またコンデンサＣ１の充電期間（Ｔｃ１）＋遅延時間（ｔｄ１）で残りの半周期を形成しており、ＮＭＯＳトランジスタＭ５、ＮＭＯＳトランジスタＭ６によるコンデンサＣ１、コンデンサＣ２の短絡による放電時間は発振周期（Ｔ）に影響していない。また、コンデンサＣ１とコンデンサＣ２の容量を同じ値に、またＰＭＯＳトランジスタＭ３とＰＭＯＳトランジスタＭ４を同じ定数に設定し、またコンパレータＣＭＰ１とコンパレータＣＭＰ２が同様の回路で構成されているものとすれば、コンデンサＣ１の充電期間（Ｔｃ１）とコンデンサＣ２の充電期間（Ｔｃ２）はほぼ等しいものとなり、またコンパレータＣＭＰ１の出力反転に関わる遅延時間（ｔｄ１）とコンパレータＣＭＰ２の出力反転に関わる遅延時間（ｔｄ２）もほぼ等しくなる。よって発振周期（Ｔ）の半周期を形成するコンデンサＣ２の充電期間（Ｔｃ２）＋遅延時間（ｔｄ２）と、コンデンサＣ１の充電期間（Ｔｃ１）＋遅延時間（ｔｄ１）とをほぼ等しい時間とすることができる。
　ここで、遅延時間をｔｄ（＝ｔｄ１＝ｔｄ２）、コンデンサＣ１（及びコンデンサＣ２）の容量値をＣ，比較基準電圧（ＶR）までの充電時間（充電期間）をＴC（＝Ｔｃ１＝Ｔｃ２）とおくと、
      ＴC＝Ｃ×ＶR／Ｉ3　・・・（４）
と表され、さらに上記式（２）、式（３）を上式（４）へ代入して
     ＴC＝Ｃ×（α×ＶREF×Ｒ2／Ｒ1）／（β×ＶREF／Ｒ1）
          ＝（α／β）×Ｃ×Ｒ2　・・・（５）
を得る。よって、発振周期（Ｔ）は、
      Ｔ＝２×（ＴC＋ｔｄ）
      ＝２×｛（α／β）×Ｃ×Ｒ2＋ｔｄ｝　・・・（６）
と表され、参照電圧入力端子ＶＲＥＦの電圧（ＶREF）に依存しない形となる。
　上記の通り、本実施例によれば、コンデンサの充電時定数を利用した発振回路において、放電に関わる時間成分が発振周期に影響を及ぼさないようにすることができるため、比較的高周波領域においても温度変動などのパラメータ変動に対する発振周期の変動を抑制でき、発振周波数精度の確保を図る上で優位な発振回路を得ることができる。
　また、二つのコンデンサを交互に充放電する制御信号を発振出力としたことにより、ほぼ５０％デューティ（ｄｕｔｙ）の発振パルスを得ることができる。ここで、発振パルスのデューティ（ｄｕｔｙ）とは、発振周期（Ｔ）に対する発振パルスのＨｉｇｈレベル期間の比率をいう。
　さらに、式（６）に示すように、参照電圧入力端子ＶＲＥＦの電圧に依存しない形で発振周期が得られるため、例えば、同一半導体基板上に構成されたバンドギャップ回路など何らかの基準電圧出力を利用する場合でも、仮にその基準電圧出力にばらつきや温度による変動があったとしても、その影響をキャンセルすることができるので発振周波数精度を確保するのに好適な発振回路を得ることができる。
　＜変形例１＞
  変形例１では、さらに発振周波数の設定を調整可能とする発振回路の例を説明する。
  図３は変形例１に係る発振回路の構成を示す回路図である。変形例１に係る発振回路１０Ｂは、実施例１に係る発振回路１０Ａの定電流生成回路１と比較基準電圧生成回路２をバイアス回路３に置き換えたものである。すなわち、発振回路１０Ｂの発振回路コア部は、発振回路１０Ａの発振回路コア部ＯＣＳ１と同じ構成である。ただし、ＰＭＯＳトランジスタＭ３、ＰＭＯＳトランジスタＭ４の各ゲート端子が接続するバイアス出力端子Ｇ０と、比較基準電圧ＶＲを送出する出力端子ＶＲは、いずれもバイアス回路３によって与えられている。
　バイアス回路３は、ラダー抵抗ＲＬ２とＰＭＯＳトランジスタＭ７とオペアンプＡ２とアナログスイッチ回路４とデコーダー回路５と、を有している。バイアス回路３は、定電流生成回路と基準電圧発生回路の機能を有する。ラダー抵抗ＲＬ２とアナログスイッチ回路４とデコーダー回路５は、基準電圧値を調整するトリミング回路を構成している。すなわち、バイアス回路３は基準電圧のトリミング機能を有している。ラダー抵抗ＲＬ２は、単位抵抗を複数本直列接続するとともに最下端の単位抵抗の一端をＧＮＤへ接続し、各単位抵抗の任意の接続点から分圧出力を取り出せるように構成している。ＰＭＯＳトランジスタＭ７において、そのドレイン端子をラダー抵抗ＲＬ２の最上端の単位抵抗の一端に、そのソース端子を電源端子ＶＣＣに、それぞれ接続する。オペアンプＡ２において、その反転入力端子（－）を参照電圧入力端子ＶＲＥＦに、その非反転入力端子（＋）をラダー抵抗ＲＬ２の任意の分圧出力であってＧＮＤからみた抵抗値がＲ3である接続点（ノードＮ５）に、その出力端子をＰＭＯＳトランジスタＭ７のゲート端子に、それぞれ接続する。バイアス回路３において、オペアンプＡ２の出力端子とＰＭＯＳトランジスタＭ７のゲート端子の接続点をバイアス出力端子Ｇ０としている。またアナログスイッチ回路４は、ラダー抵抗ＲＬ２の各分圧出力を選択的に出力端子ＶＲへ送出する。デコーダー回路５は、ｎビットの周波数トリミング用信号入力端子Ｔ１～Ｔｎと、周波数トリミング用信号入力端子Ｔ１～Ｔｎの入力信号に応じてアナログスイッチ回路４内の各スイッチのオン・オフを制御する。
　（動作）
  以下、変形例１の動作を説明する。
  オペアンプＡ２の非反転入力（＋）の電圧は、反転入力（－）に接続する参照電圧端子ＶＲＥＦの印加電圧と等しくなるようにフィードバック制御され、よってＰＭＯＳトランジスタＭ７に流れる電流Ｉ５の電流値をＩ5とすると、
    Ｉ5＝ＶREF／Ｒ3　・・・（７）
と表される。ここで、ＶREFは参照電圧端子ＶＲＥＦの印加電圧、Ｒ3はラダー抵抗のＧＮＤからオペアンプＡ２の非反転入力（＋）接続点（ノードＮ５）までの抵抗値である。
　式（７）から明らかなように電流Ｉ５は、実施例１の電流Ｉ１と同様、電源端子ＶＣＣの印加電圧には依存しない定電流である。
　また出力端子ＶＲには、周波数トリミング用信号入力端子Ｔ１～Ｔｎの入力信号によってアナログスイッチ回路４内のいずれかのスイッチが選択的にオンし、当該選択されたスイッチが接続するラダー抵抗ＲＬ２の分圧出力が送出される。出力端子ＶＲに送出された電圧は、コンパレータＣＭＰ１、コンパレータＣＭＰ２の比較基準電圧となり、コンデンサＣ１、コンデンサＣ２の充電時間（ＴC）を決定付ける。いまラダー抵抗ＲＬ２のＧＮＤからアナログスイッチ回路４内の選択スイッチ接続点までの抵抗値をＲ4、出力端子ＶＲの電圧をＶR、電流Ｉ５の電流値をＩ5とすると、
      ＶR＝Ｉ5×Ｒ4＝ＶREF×Ｒ4／Ｒ3　・・・（８）
と表される。
　本変形例の発振動作については、実施例１と同様、ＰＭＯＳトランジスタＭ３、ＰＭＯＳトランジスタＭ４によるコンデンサＣ１、コンデンサＣ２の充電時間を利用するものであり、その動作概要は図２の波形図に示したものと同様である。
　コンデンサＣ１の充電時間（ＴC）は式（４）で表されるが、その式（４）に式（７）、式（８）を代入して、
      ＴC＝Ｃ×ＶR／Ｉ3          ＝Ｃ×ＶR／（γ×Ｉ5）
          ＝Ｃ×（ＶREF×Ｒ4／Ｒ3）／（γ×ＶREF／Ｒ3）
          ＝（１／γ）×Ｃ×Ｒ4　・・・（９）
を得る。ここでγは、ＰＭＯＳトランジスタＭ７とＰＭＯＳトランジスタＭ３とのミラー比を表す。さらに発振周期（Ｔ）は、コンパレータＣＭＰ１、コンパレータＣＭＰ２の応答遅延時間をｔｄとすれば、
      Ｔ＝２×（ＴC＋ｔｄ）
        ＝２×｛（１／γ）×Ｃ×Ｒ4＋ｔｄ｝　・・・（１０）
となり、実施例１と同様に参照電圧入力端子ＶＲＥＦの電圧（ＶREF）に依存しない形で得られる。
　ここで、周波数トリミング入力信号端子Ｔ１～Ｔｎの入力信号によってアナログスイッチ回路４内の選択スイッチを切り替えることは、上式（１０)内の抵抗値Ｒ4を調整することとなり、これによって発振周波数の調整が可能である。
　これにより、半導体基板上に発振回路を搭載する場合など、設計段階で決定したコンデンサの容量値、及び抵抗値などが半導体基板上に形成された際に、ばらつきが生じて発振周波数が期待値からずれてしまったとしても、トリミング入力信号によって調整、補正することができる。
　以上、本変形例によれば、実施例１の効果に加え、発振周波数の調整を可能とした発振回路を得ることができる。
　なお、本実施例で示した周波数トリミング入力信号端子Ｔ１～Ｔｎに関する機能は、本実施例の構成に限定されるものではなく、例えば図１の実施例１における比較基準電圧生成回路２に設けることも可能である。その場合は抵抗Ｒ２をラダー抵抗の形で構成すれば良い。
　＜変形例２＞
  図４は変形例２に係るバイアス回路の構成を示す図である。またバイアス回路３の構成についても、図３に示した構成に限定されるものではなく、例えば図４に示すような構成としても良い。
　変形例２に係るバイス回路３Ａは、ＮＭＯＳトランジスタＭ３０とＰＭＯＳトランジスタＭ３１とＰＭＯＳトランジスタＭ３２とラダー抵抗ＲＬ２とアナログスイッチ回路４とデコーダー回路５とオペアンプＡ３０を有する。ＮＭＯＳトランジスタＭ３０において、そのソース端子をＧＮＤに、そのドレイン端子をＰＭＯＳトランジスタＭ３１のドレイン端子に、そのゲート端子をオペアンプＡ３０の出力に、それぞれ接続する。ＰＭＯＳトランジスタＭ３１において、そのソース端子を電源端子ＶＣＣに、そのドレイン端子をＮＭＯＳトランジスタＭ３０のドレイン端子に、それぞれ接続し、ゲート端子をドレイン端子へ短絡接続する。ＰＭＯＳトランジスタＭ３２において、そのソース端子を電源端子ＶＣＣに、そのゲート端子をＰＭＯＳトランジスタＭ３１のゲート端子に、それぞれ接続して、ＰＭＯＳトランジスタＭ３１とカレントミラーを構成する。ラダー抵抗ＲＬ２において、単位抵抗を複数本直列接続するとともに最上端の単位抵抗の一端をＰＭＯＳトランジスタＭ３２のドレイン端子に、最下端の単位抵抗の一端をＧＮＤに接続し、各単位抵抗の任意の接続点から分圧出力を取り出せるように構成する。アナログスイッチ回路４は、ラダー抵抗の各分圧出力を選択的に出力端子ＶＲへ送出する。デコーダー回路５は、ｎビットの周波数トリミング用信号入力端子Ｔ１～Ｔｎと、周波数トリミング用信号入力端子Ｔ１～Ｔｎの入力信号に応じてアナログスイッチ回路４内の各スイッチのオン・オフを制御する。オペアンプＡ３０において、その非反転入力端子（＋）を参照電圧入力端子ＶＲＥＦに、その反転入力端子（－）をラダー抵抗の任意の分圧出力であってＧＮＤからみた抵抗値がＲ3である接続点（ノードＮ５）に、出力端子をＮＭＯＳトランジスタＭ３０のゲート端子にそれぞれ接続する。オペアンプＡ３０の反転入力（－）の電圧は、非反転入力（＋）に接続する参照電圧端子ＶＲＥＦの印加電圧と等しくなるようにフィードバック制御されるので、ラダー抵抗ＲＬ２及びＰＭＯＳトランジスタＭ３２に流れる電流は、上記式（７）のＩ5と等しいものとなる。よってＰＭＯＳトランジスタＭ３２を図３におけるＰＭＯＳトランジスタＭ７と同定数に設定すればバイアス出力端子Ｇ０の電圧もバイアス回路３におけるものと等しくなる。すなわち、バイアス回路３Ａは、バイアス回路３と同等の機能を有し、置き換えが可能である。オペアンプＡ３０は電源端子ＶＣＣの電位とＧＮＤとの間で動作する。
　バイアス回路３Ａの構成は、参照電圧端子ＶＲＥＦに印加される電圧値が、一般的なバンドギャップ電圧の１．２Ｖ程度といった比較的低電圧であるような場合、オペアンプＡ３０の構成としては、同相入力電圧範囲確保のためＰＭＯＳトランジスタによる差動対の利用が考えられる。そしてＰＭＯＳトランジスタ差動対から成る一段アンプによってオペアンプＡ３０を構成した場合、その出力電圧範囲はＧＮＤ電位からある一定の範囲に限られ、電源電圧まで出力電圧を振ることはできない。よってバイアス回路３におけるＰＭＯＳトランジスタＭ７のようにソース端子を電源端子ＶＣＣに接続するＰＭＯＳトランジスタのゲート端子を直接制御することはできず、バイアス回路３ＡのようにＮＭＯＳトランジスタＭ３０を介した構成が適している。
　なお、バイアス回路３Ａの構成もバイアス回路の構成例の一つに過ぎず、これに限定されるものではない。
　実施例２は、実施例１と同様な数十ＭＨｚ程度と比較的高周波領域において、さらに発振周波数精度確保に優位な発振回路を提供するものである。
　図５は実施例２に係る発振回路の構成を示す回路図である。図６は発振回路による動作を示す波形図である。
　実施例２に係る発振回路１０Ｃは、電源端子ＶＤ１と、定電流バイアス源ＩＢ０と、発振回路コア部ＯＳＣ２と、を有する。発振回路コア部ＯＳＣ２は、ＰＭＯＳトランジスタＭ１６と、ＰＭＯＳトランジスタＭ１７と、ＮＭＯＳトランジスタＭ１８と、を有する。ＰＭＯＳトランジスタＭ１６において、そのソース端子を電源端子ＶＤ１に、そのドレイン端子を定電流バイアス源ＩＢ０に、それぞれ接続し、ゲート端子とドレイン端子を短絡接続する。ＰＭＯＳトランジスタＭ１７において、そのソース端子を電源端子ＶＤ１に、そのゲート端子をＰＭＯＳトランジスタＭ１６のゲート端子に、それぞれ接続する。ＮＭＯＳトランジスタＭ１８において、そのドレイン端子をＰＭＯＳトランジスタＭ１７のドレイン端子に、そのソース端子をＧＮＤに、それぞれ接続し、ゲート端子をドレイン端子へ短絡接続する。また、発振回路コア部ＯＳＣ２は、ＰＭＯＳトランジスタＭ８、Ｍ９と、ＮＭＯＳトランジスタＭ１４、Ｍ１５と、コンデンサＣ１、Ｃ２，Ｃ３，Ｃ４と、を有する。ＰＭＯＳトランジスタＭ８において、そのドレイン端子をコンデンサＣ１へ、そのソース端子を電源端子ＶＤ１へ、そのゲート端子をＰＭＯＳトランジスタＭ１６のゲート端子へそれぞれ接続する。ＰＭＯＳトランジスタＭ９において、そのドレイン端子をコンデンサＣ２に、そのソース端子を電源端子ＶＤ１に、そのゲート端子をＰＭＯＳトランジスタＭ１６のゲート端子に、それぞれ接続する。ＮＭＯＳトランジスタＭ１４おいて、そのドレイン端子をコンデンサＣ３に、そのソース端子をＧＮＤに、そのゲート端子をＮＭＯＳトランジスタＭ１８のゲート端子に、それぞれ接続する。ＮＭＯＳトランジスタＭ１５において、そのドレイン端子をコンデンサＣ４に、そのソース端子をＧＮＤに、そのゲート端子をＮＭＯＳトランジスタＭ１８のゲート端子に、それぞれ接続する。
　また、発振回路コア部ＯＳＣ２は、ＮＭＯＳトランジスタＭ１０、Ｍ１１と、ＰＭＯＳトランジスタＭ１２、Ｍ１３と、論理回路Ｌ１と、コンパレータＣＭＰ１と、コンパレータＣＭＰ２と、を有する。ＮＭＯＳトランジスタＭ１０において、そのドレイン端子をＰＭＯＳトランジスタＭ８のドレイン端子に、そのソース端子をＧＮＤに、そのゲート端子を論理回路Ｌ１の出力端子Ｑにそれぞれ接続する。ＮＭＯＳトランジスタＭ１１において、そのドレイン端子をＰＭＯＳトランジスタＭ９のドレイン端子に、そのソース端子をＧＮＤに、そのゲート端子を論理回路Ｌ１の反転出力端子ＱＢにそれぞれ接続する。ＰＭＯＳトランジスタＭ１２において、そのドレイン端子をＮＭＯＳトランジスタＭ１４のドレイン端子に、そのソース端子を電源端子ＶＤ１に、そのゲート端子を論理回路Ｌ１の反転出力端子ＱＢにそれぞれ接続する。ＰＭＯＳトランジスタＭ１３おいて、そのドレイン端子をＮＭＯＳトランジスタＭ１５のドレイン端子に、そのソース端子を電源端子ＶＤ１に、そのゲート端子を論理回路Ｌ１の出力端子Ｑにそれぞれ接続する。コンパレータＣＭＰ１において、その非反転入力端子（＋）をＰＭＯＳトランジスタＭ８のドレイン端子とコンデンサＣ１との接続点（ノードＮ１）に、その反転入力端子（－）をＮＭＯＳトランジスタＭ１４のドレイン端子とコンデンサＣ３との接続点（ノードＮ３）に、その出力端子を論理回路Ｌ１のセット信号入力端子Ｓに、それぞれ接続する。コンパレータＣＭＰ２において、その非反転入力端子（＋）をＰＭＯＳトランジスタＭ９のドレイン端子とコンデンサＣ２との接続点（ノードＮ２）に、その反転入力端子（－）をＮＭＯＳトランジスタＭ１５のドレイン端子とコンデンサＣ４との接続点（ノードＮ４）に、出力端子を論理回路Ｌ１のリセット信号入力端子Ｒにそれぞれ接続する。論理回路Ｌ１の出力端子Ｑを発振出力端子ＯＵＴに接続している。なお、論理回路Ｌ１の出力端子ＱＢから発振出力を取り出してもよい。ここで、出力端子Ｑから出力される信号を第一の制御信号、出力端子ＱＢから出力される信号を第二の制御信号という。
　ここで、論理回路Ｌ１は実施例１で説明したものと同じ機能を有しているものとする。また、図５において、各コンデンサの一端はＧＮＤへ接続しているが、これに限定されるものではなく、一定の電位が保たれるような電圧源であれば構わない。
　（動作）
  以下、本実施例の動作について図６を参照しながら説明する。図６（ａ）はコンデンサＣ１、Ｃ３の端子（ノードＮ１、Ｎ３）の電位、同図（ｂ）はコンデンサＣ２、Ｃ４の端子（ノードＮ２、Ｎ４）の電位、同図（ｃ）はコンパレータＣＭＰ１の出力電圧、同図（ｄ）はコンパレータＣＭＰ２の出力電圧、同図（ｅ）は論理回路Ｌ１の出力端子Ｑ（発振出力端子ＯＵＴ）の電圧、同図（ｆ）は論理回路Ｌ１の反転出力端子ＱＢの電圧を示している。
　まず電源端子ＶＤ１へ定電圧（ＶD1）が印加されているものとする。また、定電流バイアス源ＩＢ０によってＰＭＯＳトランジスタＭ１６に流れる電流Ｉ６は定電流であるとする。また、ＰＭＯＳトランジスタＭ１６とカレントミラー関係にあるＰＭＯＳトランジスタＭ８、ＰＭＯＳトランジスタＭ９のそれぞれに流れる電流Ｉ８、Ｉ９は定電流であるとする。ＰＭＯＳトランジスタＭ１６とカレントミラー関係にあるＰＭＯＳトランジスタＭ１７に流れる電流Ｉ７は定電流であるとする。これはＮＭＯＳトランジスタＭ１８のドレイン電流となって、さらにＮＭＯＳトランジスタＭ１８とカレントミラー関係にあるＮＭＯＳトランジスタＭ１４、ＮＭＯＳトランジスタＭ１５へ伝達され、それぞれに流れる電流Ｉ１０、I１１は定電流であるとする。
　また、ＮＭＯＳトランジスタＭ１０及びＮＭＯＳトランジスタＭ１１はＰＭＯＳトランジスタＭ８及びＰＭＯＳトランジスタＭ９からの電流Ｉ８、Ｉ９に比べて十分な大きさの電流駆動能力を有しており、それらがオン状態のときはコンデンサＣ１の端子（ノードＮ１）及びコンデンサＣ２の端子（ノードＮ２）をＧＮＤに短絡してそれらの端子（ノードＮ１、Ｎ２）の電位をほぼＧＮＤにプルダウンできるものとする。ＰＭＯＳトランジスタＭ１２及びＰＭＯＳトランジスタＭ１３についても、ＮＭＯＳトランジスタＭ１４、ＮＭＯＳトランジスタＭ１５における電流Ｉ１０、I１１に比べて十分な大きさの電流駆動能力を有しており、それらがオン状態のときはコンデンサＣ３の端子（ノードＮ１）及びコンデンサＣ４の端子（ノードＮ２）を電源端子ＶＤ１に短絡してそれらの端子（ノードＮ２、Ｎ４）の電位をほぼ定電圧（ＶD1）にプルアップできるものとする。
　なお説明の便宜上、コンデンサＣ１、Ｃ２、Ｃ３、Ｃ４は同じ容量値Ｃが設定され、また電流Ｉ８、I９、I１０、I１１も同じ電流値設定となるようなカレントミラー比が設定されているものとする。
　次に発振動作について説明する。
  （ａ）タイミングＣ～タイミングＤ
  いま、図６におけるタイミングＣで論理回路Ｌ１の出力端子ＱがＬｏｗレベルへ遷移すると同時に反転出力端子ＱＢがＨｉｇｈレベルへ遷移したとする。このときコンデンサＣ１側の短絡回路であるＮＭＯＳトランジスタＭ１０は、そのゲート端子がＬｏｗレベルへ遷移したことによりオフ状態へ遷移し、またコンデンサＣ３側の短絡回路であるＰＭＯＳトランジスタＭ１２もそのゲート端子がＨｉｇｈレベルへ遷移したことによりやはりオフ状態へ遷移することになる。なお、タイミングＣに至る直前においては、ＮＭＯＳトランジスタＭ１０およびＰＭＯＳトランジスタＭ１２がいずれもオン状態にあるから、コンデンサＣ１の端子（ノードＮ１）の電位はほぼＧＮＤ（０Ｖ）に、またコンデンサＣ３の端子電位はほぼＶD1に固定されている。
　よってタイミングＣの時点から、コンデンサＣ１は電流Ｉ８による充電が開始されることとなり、その端子電圧はＶD1へ向けて直線的に上昇する。一方、コンデンサＣ３においては、その時点から電流Ｉ１０による放電が開始され、その端子（ノードＮ１）の電位はＧＮＤ（０Ｖ）へ向けて直線的に低下する。ここで、「直線的に低下する」とは、所定電位間の低下時間がほぼ一定であることを意味する。なお、充電とはコンデンサの両端子間の電位差が拡大する方向のバイアス印加を、また放電とはコンデンサの両端子間の電位差が縮減する方向のバイアス印加を表現しているに過ぎず、各電流と各コンデンサの充放電動作との関係を本実施例の説明に限定するものではない。例えば、コンデンサＣ１の一端がＧＮＤではなく電源端子ＶＤ１側に接続されていれば、電流Ｉ８によってコンデンサＣ１は「放電」されてその端子電圧がＶD1に向かって直線的に上昇するということになる。
　一方、コンデンサＣ２、コンデンサＣ４側については、コンデンサＣ２の短絡回路であるＮＭＯＳトランジスタＭ１１は、そのゲート端子がＨｉｇｈレベルへ遷移してオン状態へ、またコンデンサＣ４の短絡回路であるＰＭＯＳトランジスタＭ１３は、そのゲート端子がＬｏｗレベルへ遷移してやはりオン状態へ遷移する。よってタイミングＣ以降、コンデンサＣ２の端子（ノードＮ２）はＧＮＤにプルダウンされ、コンデンサＣ４の端子（ノードＮ４）はＶD1にプルアップされる。
　図６におけるタイミングＣ以降、コンデンサＣ１の端子（ノードＮ１）の電位はＧＮＤ（０Ｖ）からＶD1へ向けて直線的に上昇し続け、コンデンサＣ３の端子（ノードＮ３）の電位はＶD1からＧＮＤ（０Ｖ）へ向けて直線的に低下し続けているから、コンデンサＣ１の端子（ノードＮ１）の電位と、コンデンサＣ３の端子（ノードＮ３）の電位はいずれ交差することになる。コンデンサＣ１の充電電流である電流Ｉ８とコンデンサＣ３の放電電流である電流Ｉ１０が同じ電流値であったとすれば、コンデンサＣ１の端子（ノードＮ１）の電位とコンデンサＣ３の端子（ノードＮ３）の電位がＶD1の１／２電圧まで遷移する時間が等しくなるため、コンデンサＣ１の端子（ノードＮ１）の電位と、コンデンサＣ３の端子（ノードＮ３）の電位、それぞれがＶD1の１／２電圧に到達した時点で交差することになる。コンデンサＣ１の端子（ノードＮ１）の電位とコンデンサＣ３の端子（ノードＮ３）の電位が交差するまでは、コンパレータＣＭＰ１の非反転入力端子（＋）側が反転入力端子（－）側よりも低電位にあるため、コンパレータＣＭＰ１出力はＬｏｗレベルを出力している。そしてコンデンサＣ１の端子（ノードＮ１）の電位とコンデンサＣ３の端子（ノードＮ３）の電位が交差した時点、すなわち同電位となった時点から、コンパレータＣＭＰ１の応答遅延時間（ｔｄ１’）を経てコンパレータＣＭＰ１出力はＨｉｇｈレベルへ反転する。これは図６におけるタイミングＤの状態に相当する。
　なおコンデンサＣ２及びコンデンサＣ４側については、タイミングＤまではＮＭＯＳトランジスタＭ１１及びＰＭＯＳトランジスタＭ１３の各短絡回路により、各端子（ノードＮ２、Ｎ４）電位はほぼＧＮＤ及びＶD1に固定されている。
　（ｂ）タイミングＤ～タイミングＣ’
  タイミングＤにおいて、コンパレータＣＭＰ１出力のＨｉｇｈレベル反転を受けて論理回路Ｌ１の出力端子ＱがＨｉｇｈレベルへ遷移し、反転出力端子ＱＢがＬｏｗレベルへ遷移する。これによりＮＭＯＳトランジスタＭ１０及びＰＭＯＳトランジスタＭ１２がオン状態へ遷移し、コンデンサＣ１の端子（ノードＮ１）はＧＮＤへプルダウン、コンデンサＣ３の端子（ノードＮ３）はＶＤ１へプルアップされる。それによって、コンデンサＣ１の端子（ノードＮ１）の電位に対するコンデンサＣ３の端子（ノードＮ３）の電位が急速に上昇し、コンパレータＣＭＰ１出力はＬｏｗレベルへ復帰する。またそのときＮＭＯＳトランジスタＭ１１及びＰＭＯＳトランジスタＭ１３がオフ状態へ遷移するから、コンデンサＣ２においては電流Ｉ９による充電が開始され、コンデンサＣ２の端子（ノードＮ２）の電位はＧＮＤ（０Ｖ）からＶD1に向かって直線的に上昇する。また同時に、コンデンサＣ４においては電流Ｉ１１による放電が開始され、コンデンサＣ４の端子（ノードＮ４）の電位はＶD1からＧＮＤ（０Ｖ）へ向けて直線的に低下する。電流Ｉ９と電流Ｉ１１が同じ電流値であれば、タイミングＣ以降のコンデンサＣ１、コンデンサＣ３側の場合と同様に、ＶD1の１／２電圧でコンデンサＣ２とコンデンサＣ４の端子（ノードＮ２、Ｎ４）の電位が交差することになる。
　コンデンサＣ２の端子（ノードＮ２）の電位とコンデンサＣ４の端子（ノＮ４）の電位が交差、すなわち同電位に到達した時点で、コンパレータＣＭＰ２は、コンパレータＣＭＰ１のときと同様に、応答遅延時間（ｔｄ２’）を経てその出力をＨｉｇｈレベルへ反転する。これは図６におけるタイミングＣ’に相当する。
　（ｃ）タイミングＣ’
  このタイミングＣ’において、コンパレータＣＭＰ２出力のＨｉｇｈレベルへの反転を受けて論理回路Ｌ１の反転出力端子ＱＢ側がＨｉｇｈレベルへ、出力端子Ｑ側がＬｏｗレベルへ遷移すると、ＮＭＯＳトランジスタＭ１０及びＰＭＯＳトランジスタＭ１２がオフ状態へ遷移して、再び電流Ｉ８及び電流Ｉ１０によるコンデンサＣ１の充電及びコンデンサＣ３の放電が開始される。また同時にＮＭＯＳトランジスタＭ１１及びＰＭＯＳトランジスタＭ１３がオン状態へ遷移し、コンデンサＣ２端子（ノードＮ２）はＧＮＤにプルダウン、コンデンサＣ４端子（ノードＮ４）はＶD1にプルアップされ、それによってコンデンサＣ２の端子（ノードＮ２）の電位に対するコンデンサＣ４の端子（ノードＮ４）の電位が急速に上昇し、コンパレータＣＭＰ２出力はＬｏｗレベルへ復帰する。この状態は、先に説明したタイミングＣの状態と等価であり、以降、上記で説明した動作が繰り返されることになる。
　なお発振出力端子ＯＵＴについては、論理回路Ｌ１の出力端子Ｑから取り出され、コンパレータＣＭＰ１出力（またはコンパレータＣＭＰ２出力）のＨｉｇｈレベルへの反転から次のＨｉｇｈレベルへの反転までの期間を発振周期（Ｔ）としている。また出力端子ＱのＨｉｇｈ期間とＬｏｗ期間は、それぞれコンデンサＣ１／コンデンサＣ３の充電／放電に関する時間と、コンデンサＣ２／コンデンサＣ４の充電／放電に関する時間とによって形成されることから、原理的に同等の時間幅とすることができ、よって、ほぼ５０％ｄｕｔｙの発振パルスを得ることができる。
　ここで、コンパレータＣＭＰ１とコンパレータＣＭＰ２が同様の回路で構成されているものとすれば、コンパレータＣＭＰ１の応答遅延時間（ｔｄ１’）とコンパレータＣＭＰ２の応答遅延時間（ｔｄ２’）もほぼ等しくなる。そこで、ｔｄ’＝ｔｄ１’＝ｔｄ２’とする。コンパレータＣＭＰ１、コンパレータＣＭＰ２の応答遅延時間（ｔｄ’）についてみると、各コンパレータ出力がＨｉｇｈレベルへ反転するためには、非反転入力端子（＋）側の端子電位が反転入力端子（－）側の端子電位を上回ることが必要であり、またそれらの電位差が大きいほど出力反転までの応答遅延時間は短縮されることになる。本実施例においては、充電によって上昇中のコンデンサＣ１の端子（ノードＮ１）の電位（またはコンデンサＣ２の端子（ノードＮ２）の電位）と、放電によって降下中のコンデンサＣ３の端子（ノードＮ３）の電位（またはコンデンサＣ４の端子（ノードＮ４）の電位）とを比較する構成としているため、実施例１のように一定の比較基準電圧（ＶR）と比較した場合に比べて、入力電位差をより早期に拡大することができ、応答遅延時間（ｔｄ’）を短縮することができる。よって実施例１、変形例１で説明した発振周期（Ｔ）を表す式（６）、式（１０）におけるコンパレータの応答遅延時間に関する成分であるｔｄが圧縮され、温度変動などのパラメータ変動でコンパレータの応答遅延時間に変動が生じたとしても、発振周期（Ｔ）におけるｔｄの割合を小さくすることができるため、実施例１などよりも発振周波数変動を抑制することができる。
　本実施例によれば、コンパレータの応答遅延時間を短縮することができるので、発振周波数精度確保を図る上で優位な発振回路を得ることができる。
　なおコンデンサＣ１、Ｃ２を充電駆動、またコンデンサＣ３、Ｃ４を放電駆動する各定電流源を構成するＰＭＯＳトランジスタＭ８、Ｍ９及びＮＭＯＳトランジスタＭ１４、Ｍ１５がいずれも各コンデンサ端子（ノードＮ１、Ｎ２、Ｎ３、Ｎ４）へ直結した構成であることにより、短絡スイッチを構成するＮＭＯＳトランジスタＭ１０、Ｍ１１及びＰＭＯＳトランジスタＭ１２、Ｍ１３のいずれかがオン状態となったとき、上記定電流源の出力電流はオン状態にある短絡スイッチ側へバイパスして流れることになる。これは無効電流であるため、本来は遮断した方が消費電流の観点では有利となるが、仮にこれを遮断する構成を採った場合は以下のような問題を生じる。
　例えばコンデンサＣ１部において、ＰＭＯＳトランジスタＭ８の定電流出力Ｉ８を遮断するために、ＰＭＯＳトランジスタＭ８のドレイン端子とコンデンサＣ１の端子（ノードＮ１）との間に遮断スイッチを設け、短絡スイッチであるＮＭＯＳトランジスタＭ１０がオン状態のときに上記遮断スイッチがオフ状態となるように排他制御する構成を仮定する。これは、上記遮断スイッチとしてＰＭＯＳトランジスタを設け、そのゲート端子をＮＭＯＳトランジスタＭ１０のゲート端子に直結すれば容易に実現できる。
　上記構成において、ＮＭＯＳトランジスタＭ１０がオン状態となってコンデンサＣ１の端子（ノードＮ１）をＧＮＤへプルダウンするとき、上記遮断スイッチはオフ状態へ遷移してＰＭＯＳトランジスタＭ８からＮＭＯＳトランジスタＭ１０側への電流経路を遮断することになる。このときＰＭＯＳトランジスタＭ８は常時オン状態にあるため、上記遮断スイッチとの接続点、すなわちＰＭＯＳトランジスタＭ８のドレイン端子の電位は、電源電圧（ＶD1）まで上昇するが、これはＰＭＯＳトランジスタＭ８のドレイン端子に関わる寄生容量成分が電源電圧（ＶD1）に充電されたことを意味する。
　続いてコンデンサＣ１の充電動作を開始しようとするとき、ＮＭＯＳトランジスタＭ１０をオフ状態へ、同時に上記遮断スイッチをオン状態へそれぞれ遷移することになるが、その瞬間、上記寄生容量に充電された電荷がコンデンサＣ１側へ分配され（所謂チャージシェアが発生し）コンデンサＣ１の端子（ノードＮ１）の電位を変動させてしまう。これによりコンパレータＣＭＰ１による検知タイミングが変動し、発振周期の変動を招くことになる。
　そこで本実施例及び他の実施例においても、定電流源を各コンデンサ毎に直結する構成として、上記チャージシェアによる発振周波数変動を抑止できる構成を採っている。
　また本実施例においては、上記の如く、互いに同時に駆動される充電駆動側コンデンサと、放電駆動側コンデンサとの各端子電圧を比較することにより、一定の比較基準電圧（ＶR）と比較する場合に比べると、同じ充放電時定数設定であればコンパレータの入力電位差について２倍の変化率が得られていることになる。それによって上記の如くコンパレータ出力反転までの応答遅延時間が短縮され、発振周波数変動抑制効果に繋がっている。
　ここで、一定の比較基準電圧（ＶR）と比較する場合においてもコンデンサの充電（または放電）動作時の電圧変化を急峻にすれば原理的にはコンパレータの入力電位差を早期に拡大したことになり、本実施例と同等の効果を得られそうである。ただし、その場合、同じ発振周期を得るにはコンパレータ検知タイミング周期は同じでなければならないから、コンデンサ駆動電流を倍増した上で、充電（または放電）駆動時の電圧振幅そのものを２倍にするか、または比較基準電圧（ＶR）を電源端子ＶＤ１の電圧（またはＧＮＤ電圧）としてコンパレータ検知タイミング周期内の電圧変化幅を２倍にするか、の二通りの選択肢となる。
　しかし、充電（または放電）駆動時の電圧振幅そのものを単純に２倍にすることは、電源端子ＶＤ１の電圧制約などから現実的には困難となる。また比較基準電圧（ＶR）を電源端子ＶＤ１の電圧（またはＧＮＤ電圧）とした場合は、充電（または放電）電圧が比較基準電圧（ＶR）とほぼ同電位に到達した後、さらにその電位差を拡大することができず、よってコンパレータの入力電位差は、出力反転に十分な電位差を確保できないことになる。またコンパレータの感度を維持し得る入力電圧範囲も考慮しなくてはならない。
　よって、一定の比較基準電圧（ＶR）と比較する構成では、本実施例と同等の効果を得ることは困難である。
　＜変形例３＞
  変形例３は、発振周波数の調整を可能とし、発振周波数精度確保にさらに優位な発振回路を提供するものである。
　図７は変形例３に係る発振回路の構成を示す回路図である。
　変形例３に係る発振回路１０Ｄの発振回路コア部ＯＳＣ３は、論理回路Ｌ２とコンパレータＣＭＰ３とコンパレータＣＭＰ４とを除いて、実施例２の発振回路１０Ｃの発振回路コア部ＯＳＣ２の構成と同じである。また、発振回路１０Ｄは、バイアス回路６を有する。発振回路１０Ｄと発振回路１０Ｃとが異なる部分について以下説明する。
バイアス回路６は、電源端子ＶＣＣと参照電圧入力端子ＶＲＥＦ及び出力端子ＩＢ、ＶＤ１、ＶＤ２を有する。コンパレータＣＭＰ３において、その反転入力端子（－）をＰＭＯＳトランジスタＭ８のドレイン端子とコンデンサＣ１との接続点(ノードＮ１)に、その非反転入力端子（＋）をＮＭＯＳトランジスタＭ１４のドレイン端子とコンデンサＣ３との接続点（ノードＮ３）に、出力端子を論理回路Ｌ２のセット信号入力端子Ｓに、それぞれ接続する。コンパレータＣＭＰ４において、その反転入力端子（－）をＰＭＯＳトランジスタＭ９のドレイン端子とコンデンサＣ２との接続点（ノードＮ２）に、その非反転入力端子（＋）をＮＭＯＳトランジスタＭ１５のドレイン端子とコンデンサＣ４との接続点（ノードＮ４）に、その出力端子を論理回路Ｌ２のリセット信号入力端子Ｒに、それぞれ接続する。論理回路Ｌ２の出力端子Ｑを発振出力端子ＯＵＴへ接続している。なお、論理回路Ｌ２の出力端子ＱＢから発振出力を取り出してもよい。
　バイアス回路６は、ラダー抵抗ＲＬ４と、ＰＭＯＳトランジスタＭ７と、オペアンプＡ２と、アナログスイッチ回路４と、デコーダー回路５と、ＰＭＯＳトランジスタＭ１９と、ＮＭＯＳトランジスタＭ２０と、ＮＭＯＳトランジスタＭ２１と、オペアンプＡ３と、ＰＭＯＳトランジスタＭ２２と、オペアンプＡ４と、ＰＭＯＳトランジスタＭ２３と、を有する。バイアス回路６は、バイアス回路３と同様に、定電流生成回路と基準電圧発生回路の機能を有する。ラダー抵抗ＲＬ４とアナログスイッチ回路４とデコーダー回路５は、基準電圧値を調整するトリミング回路を構成している。すなわち、バイアス回路６は基準電圧のトリミング機能を有している。ラダー抵抗ＲＬ４において、単位抵抗を複数本直列接続するとともに最下端の単位抵抗の一端をＧＮＤに接続し、各単位抵抗の任意の接続点から分圧出力を取り出せるように構成する。ＰＭＯＳトランジスタＭ７において、そのドレイン端子をラダー抵抗ＲＬ４の最上端の単位抵抗の一端（ノードＮ８）に、そのソース端子を電源端子ＶＣＣに、それぞれ接続する。オペアンプＡ２において、その反転入力端子（－）を参照電圧入力端子ＶＲＥＦに、その非反転入力端子（＋）をラダー抵抗ＲＬ４の任意の分圧出力であってＧＮＤからみた抵抗値がＲ5である接続点（ノードＮ６）に、その出力端子をＰＭＯＳトランジスタＭ７のゲート端子にそれぞれ接続する。オペアンプＡ２、Ａ３、Ａ４は、電源端子ＶＣＣの電位とＧＮＤとの間で動作する。アナログスイッチ回路４は、ラダー抵抗ＲＬ４の各分圧出力を選択的に出力する。デコーダー回路５は、ｎビットの周波数トリミング用信号入力端子Ｔ１～Ｔｎと、周波数トリミング用信号入力端子Ｔ１～Ｔｎの入力信号に応じて前記アナログスイッチ回路４内の各スイッチのオン・オフを制御する。ＰＭＯＳトランジスタＭ１９において、そのソース端子を電源端子ＶＣＣに、そのゲート端子をオペアンプＡ２の出力端子に、それぞれ接続し、ＰＭＯＳトランジスタＭ７とカレントミラーの関係にある。ＮＭＯＳトランジスタＭ２０において、そのドレイン端子をＰＭＯＳトランジスタＭ１９のドレイン端子に、そのソース端子をＧＮＤに、それぞれ接続し、そのゲート端子をドレイン端子に短絡接続する。ＮＭＯＳトランジスタＭ２１において、そのドレイン端子を出力端子ＩＢに、そのソース端子をＧＮＤに、そのゲート端子をＮＭＯＳトランジスタＭ２０のゲート端子に、それぞれ接続し、ＮＭＯＳトランジスタＭ２０とカレントミラーの関係にある。オペアンプＡ３において、その反転入力端子（－）をアナログスイッチ回路４の出力に、その非反転入力端子（＋）を出力端子ＶＤ１に、それぞれ接続する。ＰＭＯＳトランジスタＭ２２において、そのソース端子を電源端子ＶＣＣに、そのドレイン端子を出力端子ＶＤ１に、そのゲート端子をオペアンプＡ３の出力端子に、それぞれ接続する。オペアンプＡ４において、その反転入力端子（－）をＰＭＯＳトランジスタＭ７のドレイン端子とラダー抵抗ＲＬ４の最上端の単位抵抗との接続点に、その非反転入力端子（＋）を出力端子ＶＤ２に、それぞれ接続する。ＰＭＯＳトランジスタＭ２３において、そのソース端子を電源端子ＶＣＣに、そのドレイン端子を出力端子ＶＤ２に、そのゲート端子をオペアンプＡ４の出力端子に、それぞれ接続する。
　また論理回路Ｌ２は、ＮＡＮＤゲートＧ１と、ＮＡＮＤゲートＧ２と、インバータＧ３と、インバータＧ４と、を有する。ＮＡＮＤゲートＧ１において、その入力端子の一方をセット信号入力端子Ｓに、その出力端子をインバータＧ３の入力端子に、それぞれ接続する。ＮＡＮＤゲートＧ２において、その入力端子の一方をリセット信号入力端子Ｒに、もう一方の入力端子をＮＡＮＤゲートＧ１の出力端子に、その出力端子をＮＡＮＤゲートＧ１のもう一方の入力端子に、それぞれ接続する。インバータＧ４は、その入力端子をインバータＧ３の出力端子に接続し、インバータＧ３の出力端子を反転出力端子ＱＢとし、インバータＧ４の出力端子を出力端子Ｑとしている。よって当該論理回路Ｌ２は、セット信号入力端子Ｓに立ち下がりエッジが入力されてからリセット信号入力端子Ｒに立ち下がりエッジが入力されるまでの期間は出力端子ＱにＨｉｇｈレベルの信号出力を行う。また、当該論理回路Ｌ２は、リセット信号入力端子Ｒに立ち下がりエッジが入力されてからセット信号入力端子Ｓに立ち下がりエッジが入力されるまでの期間は出力端子ＱにＬｏｗレベルの信号出力を行う。また、反転出力端子ＱＢには出力端子Ｑの信号出力を反転した極性の信号が出力される。ここで、出力端子Ｑから出力される信号を第一の制御信号、出力端子ＱＢから出力される信号を第二の制御信号という。
　また、発振回路１０Ｄにおいては、ＰＭＯＳトランジスタＭ８、Ｍ９、Ｍ１２、Ｍ１３、Ｍ１６、Ｍ１７の各ソース端子をバイアス回路６の出力端子ＶＤ１に接続し、コンパレータＣＭＰ３、ＣＭＰ４、及び論理回路Ｌ２の電源は出力端子ＶＤ２から与える構成としている。このように電源を２系統設けることは、必ずしも必須事項ではないが、その特有の効果については以下の動作説明のなかで述べることにする。
　以下、本実施例の動作について説明する。
  まず、バイアス回路６におけるオペアンプＡ２、ＰＭＯＳトランジスタＭ７及びラダー抵抗ＲＬ４、さらにアナログスイッチ回路４、デコーダー回路５の構成については、図３に示した変形例１のバイアス回路３と同様であり、ＰＭＯＳトランジスタＭ７のドレイン電流Ｉ１２の電流値をＩ12とすると、式（７）の抵抗値Ｒ3をＲ5に置き換えて
    Ｉ12＝ＶREF／Ｒ5　・・・（１１）
と表され、やはり電源端子ＶＣＣの電圧に依存しない定電流となる。なお、それらの構成については、図３の変形例１に係るバイアス回路３の構成に替えて図４の変形例２に係るバイアス回路３Ａの構成とすることは、もちろん可能である。
　ＰＭＯＳトランジスタＭ１９は、ＰＭＯＳトランジスタＭ７とカレントミラー関係にあり、そのドレイン電流Ｉ１３はドレイン電流Ｉ１２のミラー比倍で与えられる。さらにドレイン電流Ｉ１３はＮＭＯＳトランジスタＭ２０のドレイン電流となり、ＮＭＯＳトランジスタＭ２０とカレントミラー関係にあるＮＭＯＳトランジスタＭ２１に伝達される。いま、ＰＭＯＳトランジスタＭ７とＰＭＯＳトランジスタＭ１９、及びＮＭＯＳトランジスタＭ２０とＮＭＯＳトランジスタＭ２１との総合的なミラー比をδとおけば、ＮＭＯＳトランジスタＭ２１のドレイン電流、すなわちＰＭＯＳトランジスタＭ１６から出力端子ＩＢに流れ込む電流Ｉ６の電流値Ｉ6をとすると、
    Ｉ6＝δ×Ｉ12＝δ×ＶREF／Ｒ5　・・・（１２）
と表せる。
　一方、オペアンプＡ３とＰＭＯＳトランジスタＭ２２は、いわゆるボルテージフォロアを構成しており、オペアンプＡ３の非反転入力端子（＋）へのフィードバックループによって、その出力端子ＶＤ１の電圧（ＶD1）が反転入力端子（－）の電圧と等しい電圧になるようにフィードバック制御される。よって、出力端子ＶＤ１にはアナログスイッチ回路４の出力電圧に等しい電圧が送出されることになる。いま、ラダー抵抗ＲＬ４のＧＮＤからアナログスイッチ回路４内の選択スイッチ接続点（ノードＮ６）までの抵抗値をＲ6とし、アナログスイッチ回路４の出力電圧をＶRとすれば、
    ＶR（＝ＶD1）＝Ｉ12×Ｒ6＝ＶREF×Ｒ6／Ｒ5　・・・（１３）
と表せる。よって、出力端子ＶＤ１の電圧（ＶD1）は、コンデンサＣ１～コンデンサＣ４を充放電駆動する定電流源、すなわちＰＭＯＳトランジスタＭ８、Ｍ９、及びＮＭＯＳトランジスタＭ１４、Ｍ１５の電流値と一定の関係にあるＰＭＯＳトランジスタＭ１６の電流Ｉ６の電流値（Ｉ6）と比例関係にある。すなわち、式（１２）、式（１３）よりＶD1とＩ6の関係は、
    ＶD1＝（１／δ）×Ｒ6×Ｉ6　・・・（１４）
と表せる。
　また、オペアンプＡ４とＰＭＯＳトランジスタＭ２３についても、同様にボルテージフォロアを構成しており、出力端子ＶＤ２にはオペアンプＡ４の反転入力端子（－）の電圧が送出される。図７においては、ラダー抵抗ＲＬ４の最上端が接続されており、ＧＮＤからその最上端までの抵抗値をＲ6’とすれば、出力端子ＶＤ２の電圧（ＶD2）は、
    ＶD2＝Ｉ12×Ｒ6’＝ＶREF×Ｒ6’／Ｒ5　・・・（１５）
と表せる。なお、式（１３）におけるＲ6は、周波数トリミング用信号入力端子Ｔ１～Ｔｎの入力信号に応じて変化するが、式（１５）におけるＲ6’は図７の変形例３においてはＧＮＤからラダー抵抗ＲＬ４の最上端までの抵抗値となり、固定値である。ただし、これに限定されるものではなく、ラダー抵抗ＲＬ４の任意の分圧点までの抵抗値を使った構成としても良い。
　上記のＩ6及びＶD1が与えられた状態において、コンデンサＣ１～コンデンサＣ４の充放電動作については、図６（ａ）～（ｆ）に示す実施例２の発振回路１０Ｃと同様の動作となる。ただし、コンパレータＣＭＰ３、コンパレータＣＭＰ４の各入力端子と各コンデンサの端子との接続関係が図５の実施例２の発振回路１０ＣにおけるコンパレータＣＭＰ１、コンパレータＣＭＰ２の接続関係とは逆であるため、コンパレータＣＭＰ３、コンパレータＣＭＰ４の各出力は、図６（ｃ）、（ｄ）におけるコンパレータＣＭＰ１、コンパレータＣＭＰ２の各出力波形を反転した波形となる。図６（ａ）、（ｂ）、（ｅ）、（ｆ）、（ｇ）、（ｈ）は、発振回路１０Ｄの動作を示している。ここで、同図（ｅ）は論理回路Ｌ２の出力端子Ｑ（発振出力端子ＯＵＴ）の電圧、同図（ｆ）は論理回路Ｌ２の反転出力端子ＱＢの電圧、同図（ｇ）は発振回路１０ＤのコンパレータＣＭＰ３の出力電圧、同図（ｈ）はコンパレータＣＭＰ４の出力電圧を示している。すなわち、図６（ｇ）に示すように、コンデンサＣ１の充電電位がコンデンサＣ３の放電電位を上回った時点でコンパレータＣＭＰ３の出力はＨｉｇｈレベルからＬｏｗレベルへ反転し、また、図６（ｈ）に示すように、コンデンサＣ２の充電電位がコンデンサＣ４の放電電位を上回った時点でコンパレータＣＭＰ４の出力はＨｉｇｈレベルからＬｏｗレベルへ反転することになる。また論理回路Ｌ２はセット信号入力端子Ｓ、リセット信号入力端子Ｒを受ける論理ゲートをＮＡＮＤゲートＧ１、Ｇ２で構成しているため、コンパレータＣＭＰ３、コンパレータＣＭＰ４の各出力の立下りエッジが入力された時点で出力端子Ｑ及び反転出力端子ＱＢの出力信号が反転することになる。
　いま、図６におけるタイミングＤに相当する時点についてみると、コンデンサＣ４の端子（ノードＮ４）の電位がコンデンサＣ２の端子（ノードＮ２）の電位より高電位の状態に置かれるため、コンパレータＣＭＰ４の出力はＨｉｇｈレベルの状態にある。一方、コンパレータＣＭＰ３側はコンデンサＣ１の充電電位がコンデンサＣ３の放電電位を上回った時点でＨｉｇｈレベルからＬｏｗレベルへ出力反転し、これが論理回路Ｌ２のセット信号入力端子Ｓへ入力される。論理回路Ｌ２においては、セット信号入力端子Ｓへ入力端子の一方を接続するＮＡＮＤゲートＧ１がその入力端子のＬｏｗレベル遷移を受けて、その出力をＨｉｇｈレベルへ遷移させる。これにより、ＮＡＮＤゲートＧ２側は入力端子のいずれもがＨｉｇｈレベルとなり、その出力をＬｏｗレベルへ遷移させ、この瞬間ＮＡＮＤゲートＧ１の入力端子はいずれもＬｏｗレベルとなる。さらにＮＡＮＤゲートＧ１出力のＨｉｇｈレベル遷移を受けて、インバータＧ３、Ｇ４を介して出力端子ＱはＨｉｇｈレベルへ、反転出力端子ＱＢはＬｏｗレベルへそれぞれ遷移する。
　出力端子ＱのＨｉｇｈレベル、反転出力端子ＱＢのＬｏｗレベル遷移を受け、ＮＭＯＳトランジスタＭ１０及びＰＭＯＳトランジスタＭ１２がオン状態へ遷移し、コンデンサＣ１の端子（ノードＮ１）はＧＮＤへ、コンデンサＣ３の端子（ノードＮ３）は電源端子ＶＤ１へそれぞれ短絡される。よって、その短絡動作の直後にコンデンサＣ３の端子（ノードＮ３）の電位がコンデンサＣ１の端子（ノードＮ１）の電位を上回ることとなり、コンパレータＣＭＰ３の出力はＬｏｗレベルからＨｉｇｈレベルへ復帰する。このとき論理回路Ｌ２においては、セット信号入力端子ＳがＨｉｇｈレベルへ遷移したことになるが、それを受けるＮＡＮＤゲートＧ１のもう一方の入力端子が、ＮＡＮＤゲートＧ２出力によってＬｏｗレベルに維持されているため、ＮＡＮＤゲートＧ１出力はＨｉｇｈレベル状態を維持し、出力端子ＱもＨｉｇｈレベル状態を維持することになる。
　一方、そのときコンデンサＣ２、コンデンサＣ４側においては、ＮＭＯＳトランジスタＭ１１、及びＰＭＯＳトランジスタＭ１３がオフ状態へ遷移して、コンデンサＣ２の充電、及びコンデンサＣ４の放電が開始される。そして図６におけるタイミングＣ’（またはタイミングＣ）に相当する時点で、コンデンサＣ２の充電電位がコンデンサＣ４の放電電位を上回ったとき、コンパレータＣＭＰ４の出力はＨｉｇｈレベルからＬｏｗレベルへ反転する。これにより、論理回路Ｌ２のリセット信号入力端子ＲにＬｏｗレベルへ遷移する立下りエッジが入力され、それを受けるＮＡＮＤゲートＧ２出力はＬｏｗレベルからＨｉｇｈレベルへ反転する。ＮＡＮＤゲートＧ１は、セット信号入力端子Ｓ及びＮＡＮＤゲートＧ２出力のいずれもがＨｉｇｈレベルとなったことにより、その出力をＨｉｇｈレベルからＬｏｗレベルへ反転する。これにより、インバータＧ３、Ｇ４を介して論理回路Ｌ２の出力端子ＱはＬｏｗレベルへ、反転出力端子ＱＢはＨｉｇｈレベルへそれぞれ遷移する。
　出力端子ＱのＬｏｗレベル、反転出力端子ＱＢのＨｉｇｈレベル遷移を受け、ＮＭＯＳトランジスタＭ１１、及びＰＭＯＳトランジスタＭ１３がオン状態へ遷移し、コンデンサＣ２の端子（ノードＮ２）をＧＮＤに、コンデンサＣ４の端子（ノードＮ４）を電源端子ＶＤ１にそれぞれ短絡する。よって、その短絡動作の直後にコンデンサＣ４の端子（ノードＮ４）の電位がコンデンサＣ２の端子（ノードＮ２）の電位を上回ることとなり、コンパレータＣＭＰ４の出力はＬｏｗレベルからＨｉｇｈレベルへ復帰する。このとき論理回路Ｌ２においては、リセット信号入力端子ＲがＨｉｇｈレベルへ遷移したことになるが、それを受けるＮＡＮＤゲートＧ２のもう一方の入力端子が、ＮＡＮＤゲートＧ１出力によってＬｏｗレベルに維持されているため、ＮＡＮＤゲートＧ２出力はＨｉｇｈレベル状態を維持することになる。
　一方、そのときコンデンサＣ１、コンデンサＣ３側においては、ＮＭＯＳトランジスタＭ１０、及びＰＭＯＳトランジスタＭ１２がオフ状態へ遷移して、コンデンサＣ１の充電、及びコンデンサＣ３の放電が再び開始される。そしてコンデンサＣ１の充電電位がコンデンサＣ３の放電電位を上回った時点でコンパレータＣＭＰ３出力がＨｉｇｈレベルからＬｏｗレベルへ反転し、論理回路Ｌ２の出力端子Ｑを再びＨｉｇｈレベルへ、反転出力端子ＱＢを再びＬｏｗレベルへそれぞれ反転させることになる。
　以降、上記の動作を繰り返すことになるが、論理回路Ｌ２の出力端子Ｑは、次にリセット信号入力端子Ｒに立下りエッジが入力されるまで上記のＨｉｇｈレベル状態を維持し、またリセット信号入力端子Ｒに立下りエッジが入力されてＬｏｗレベルへ反転すると、次にセット信号入力端子Ｓに立下りエッジが入力されまでＬｏｗレベル状態を維持することになる。よって出力端子Ｑには、コンデンサＣ１とコンデンサＣ３の充放電時間及びコンデンサＣ２とコンデンサＣ４の充放電時間を半周期とする発振パルスが得られることになる。
　ここで、コンデンサＣ１とコンデンサＣ３、またはコンデンサＣ２とコンデンサＣ４の充放電時間について検討する。いま、コンデンサＣ１、Ｃ２、Ｃ３、Ｃ４のそれぞれの容量を同じ値に、電流Ｉ８、Ｉ９、Ｉ１０、Ｉ１１が同電流値となるようなＭＯＳトランジスタ定数が選定されているものとすると、コンデンサＣ１の充電期間／コンデンサＣ３の放電期間（Ｔｃ１’）とコンデンサＣ２の充電期間／コンデンサＣ４の放電期間（Ｔｃ２’）はほぼ等しいものとなる。例えばコンデンサＣ１とコンデンサＣ３の充放電動作において、両コンデンサの端子（ノードＮ１、Ｎ３）の電位が等しくなるのは電源端子ＶＤ１の１／２電圧になるから、その電圧に到達するまでの充放電時間をＴC’（＝Ｔｃ１’＝Ｔｃ２’）とすると、
    ＴC’＝Ｃ×（１／２）×ＶD1／Ｉ8
         ＝Ｃ×（１／２）×ＶD1／（ε×Ｉ6）　・・・（１６）
と表される。ここで、ＣはコンデンサＣ１、Ｃ２、Ｃ３、Ｃ４の容量値、ＶD1は電源端子ＶＤ１の電圧値、Ｉ6は電流Ｉ６の電流値、Ｉ8は電流Ｉ８の電流値、またεはＰＭＯＳトランジスタＭ１６とＰＭＯＳトランジスタＭ８とのミラー比を表す。なお、電流Ｉ８、Ｉ９、Ｉ１０、Ｉ１１が同電流値であるから、ＰＭＯＳトランジスタＭ１６とＰＭＯＳトランジスタＭ９のミラー比、さらにＰＭＯＳトランジスタＭ１６とＰＭＯＳトランジスタＭ１７を介したＮＭＯＳトランジスタＭ１４及びＮＭＯＳトランジスタＭ１５までの総合的なミラー比もεであるものとする。
　式（１６）へ式（１２）、式（１３）を代入すると、
  ＴC’＝Ｃ×（１／２）×（ＶREF×Ｒ6／Ｒ5）／（ε×δ×ＶREF／Ｒ5）
        ＝｛１／（２×ε×δ）｝×Ｃ×Ｒ6　・・・（１７）
と表される。さらに発振周期（Ｔ）については、図６に示したように充放電時間（ＴC’）にコンパレータの応答遅延時間（ｔｄ’）を加えたものが半周期となるから、発振周期（Ｔ）は
  Ｔ＝２×（ＴC’＋ｔｄ’）
    ＝２×｛１／（２×ε×δ）｝×Ｃ×Ｒ6＋２×ｔｄ’
    ＝Ｃ×Ｒ6／（ε×δ）＋２×ｔｄ’　・・・（１８）
と表され、参照電圧（ＶREF）や電圧（ＶD1）に依存しない形で与えられる。そして抵抗値（Ｒ6）は、周波数トリミング用信号入力端子Ｔ１～Ｔｎの入力信号に応じて変化することから、周波数トリミング用信号入力端子Ｔ１～Ｔｎの入力信号によって、発振周期（Ｔ）、すなわち発振周波数を調整可能であることを示している。なお、式（１８）におけるコンパレータ応答遅延時間（ｔｄ’）については、実施例２の発振回路１０Ｃ場合と同様に、充電によって上昇中のコンデンサＣ１の端子（ノードＮ１）の電位（またはコンデンサＣ２の端子（ノードＮ２）の電位）と、放電によって降下中のコンデンサＣ３の端子（ノードＮ３）の電位（またはコンデンサＣ４の端子（ノードＮ４）の電位）とを比較する構成であることから、コンパレータＣＭＰ３、ＣＭＰ４の各反転入力端子（－）と非反転入力端子（＋）との間の電位差が早期に拡大し、よって実施例２と同様、コンパレータの応答を高速化して温度変動などのパラメータ変動に対する応答遅延時間（ｔｄ’）の変動を抑制する効果を有している。
　さらに図７に示す発振回路１０Ｄの構成においては、コンパレータＣＭＰ３、ＣＭＰ４と論理回路Ｌ２の電源をバイアス回路６の出力端子ＶＤ１とは別に出力端子ＶＤ２側から供給することにより、それらの出力が反転動作した際に生じる貫通電流などによって出力端子ＶＤ２に電圧変動が生じたとしても、それが出力端子ＶＤ１側へ伝播するのを防止できる。仮に出力端子ＶＤ１を共通電源端子とした場合、上記の電圧変動はそのまま電圧（ＶD1）の変動となり、コンデンサＣ１～Ｃ４の充放電時間（ＴC’）の変動に繋がる恐れがある。すなわち上記の式（１７）において、充放電時間（ＴC’）は電圧（ＶD1）、定電流（Ｉ6）の成分を含まない形で表現されているが、これは電圧（ＶD1）と定電流（Ｉ6）が式（１４）に示されるような一定の比例関係にあることが前提であって、上記の電圧変動のようにその比例関係に依らない成分で変動した場合は、充放電時間（ＴC’）も変動を来たすことになる。そして充放電時間（ＴC’）の変動は、すなわち発振周期（Ｔ）の変動に繋がることになる。ただし、設計上その電圧変動があっても目標とする発振周波数精度仕様に対して問題ないレベルであるならば、出力端子ＶＤ２を設けず出力端子ＶＤ１を共通電源として使用することももちろん可能である。
　また、出力端子ＶＤ２に替えて電源端子ＶＣＣからコンパレータＣＭＰ３、ＣＭＰ４と論理回路Ｌ２の電源を供給することも考えられるが、その場合、電源端子ＶＣＣに印加される電圧に対して十分な耐圧を持つ素子で各コンパレータなどを構成する必要がある。そして、一般的に高耐圧素子は応答性が悪いため、コンパレータの応答遅延時間（ｔｄ’）を劣化させてしまう恐れがある。本実施例では出力端子ＶＤ２の電圧を、自由に設定することができるため低耐圧素子の利用も可能であり、よって応答遅延時間（ｔｄ’）を高速化して発振周期の安定に繋げることができる。
　本変形例によれば、実施例２の効果に加え、参照電圧（ＶREF）に依存しない発振周波数を得ることができるので、温度変動などパラメータ変動によって参照電圧（ＶREF）に変動が生じても安定な発振周波数を確保できる発振回路が得られる。さらに当該発振回路を半導体基板上に構成したとき、コンデンサの容量値、及び抵抗値に製造ばらつきが生じて発振周波数が期待値から外れても、周波数トリミング用信号入力端子Ｔ１～Ｔｎによる発振周波数の調整、補正を可能とする発振回路が得られる。さらにコンパレータＣＭＰ３、ＣＭＰ４や論理回路Ｌ２の動作に伴う電源電圧変動の発振周波数への影響を防止した発振回路が得られる
　なお、本変形例におけるコンパレータＣＭＰ３、ＣＭＰ４を実施例２におけるコンパレータＣＭＰ１、ＣＭＰ２と同様の入力接続関係で構成することももちろん可能である。その場合は論理回路Ｌ２を論理回路Ｌ１と同様の機能、すなわちセット信号入力端子Ｓ、リセット信号入力端子Ｒに立上りエッジが入力されたときに出力端子Ｑ、反転出力端子ＱＢが反転する構成とする。具体例としては、論理回路Ｌ２におけるＮＡＮＤゲートＧ１、Ｇ２をＮＯＲゲートに置き換えるとともに、インバータＧ３の出力を出力端子Ｑ、インバータＧ４出力側を反転出力端子ＱＢとすれば良い。
　本変形例に係るバイアス回路６の出力端子ＶＤ１のそれぞれを実施例２に係る発振回路１０Ｃの電源端子ＶＤ１に接続し、バイアス回路６の出力端子ＩＢを定電流バイアス源ＩＢ０に替えて、ＰＭＯＳトランジスタＭ１６のドレイン端子に接続して発振回路を構成してもよい。
　＜変形例４＞
  変形例４は、変形例３における発振周波数の調整範囲を拡大することができる発振回路を提供するものである。
　図８は変形例４に係るバイアス回路の構成を示す回路図である。
　本変形例について図８を用いて以下説明する。
　変形例４に係るバイアス回路６１は、変形例３に係る発振回路１０Ｄのバイアス回路６を置き換えるものである。すなわち、発振回路１０Ｄのバイアス回路６における出力端子ＶＤ１，ＶＤ２，ＩＢを受ける発振回路コア部分ＯＳＣ３とバイアス回路６１とによって発振回路を構成する。
　バイアス回路６１は、図７の変形例３に係るバイアス回路６の構成に加え、ｍビットの周波数トリミング用信号入力端子Ｔｎ＋１～Ｔｎ＋ｍ、及びデコーダー回路８を設ける。また、バイアス回路６１は、バイアス回路６においてＮＭＯＳトランジスタＭ２０とカレントミラー接続されていたＮＭＯＳトランジスタＭ２１に替えて、やはりＮＭＯＳトランジスタＭ２０とカレントミラー接続したＮＭＯＳトランジスタＭ２１１～Ｍ２１ｉの複数個（ｉ個）のＮＭＯＳトランジスタを設ける。バイアス回路６１は、ＮＭＯＳトランジスタＭ２１１～Ｍ２１ｉの各ドレイン端子をデコーダー回路８からの信号によって選択的に出力端子ＩＢへ接続するアナログスイッチ回路７を設けている。ＮＭＯＳトランジスタＭ２１１～Ｍ２１ｉアナログスイッチ回路７およびデコーダー回路８は、定電流値を調整するトリミング回路を構成している。なお、ＮＭＯＳトランジスタＭ２１１～Ｍ２１ｉは、それぞれ異なったＷ／Ｌ（ゲート幅／ゲート長）のサイズ設定として、選択されたＮＭＯＳトランジスタ毎にＮＭＯＳトランジスタＭ２０とのカレントミラー比率が変化するようにして、周波数トリミング用信号入力端子Ｔｎ＋１～Ｔｎ＋ｍの入力信号によって出力端子ＩＢの電流値を調整できるものとする。または、周波数トリミング用信号入力端子Ｔｎ＋１～Ｔｎ＋ｍの入力信号によってＮＭＯＳトランジスタＭ２１１～Ｍ２１ｉのコレクタ端子の選択数を変えることにより、実効的にＮＭＯＳトランジスタＭ２０とのカレントミラー比率を変えるようにしても良い。
　周波数トリミング用信号入力端子Ｔｎ＋１～Ｔｎ＋ｍによる周波数調整は、出力端子ＩＢの電流値を調整することによるものであり、これは上記式（１８）におけるδ（ＰＭＯＳトランジスタＭ７のドレイン電流Ｉ１２と出力端子ＩＢのシンク電流との総合的なミラー比率）を調整することに相当する。
　一方、バイアス回路６においても有していた周波数トリミング用信号入力端子Ｔ１～Ｔｎによる周波数調整は、式（１８）におけるＲ6を調整していることに相当するが、Ｒ6の選択範囲は電源ＶＣＣの電圧の制約を受けることになる。すなわち、ＰＭＯＳトランジスタＭ７のドレイン電流Ｉ１２（これは参照電圧（ＶREF）と帰還タップ～ＧＮＤ間抵抗Ｒ５によって決まる）によって、アナログスイッチ回路４による選択分圧タップとＧＮＤ間の抵抗Ｒ６において電位降下が発生する。しかし、その電位降下は電源ＶＣＣの電圧を超えることはできない。実際にはさらにＰＭＯＳトランジスタＭ７の飽和領域動作を確保する必要があるため、その電位降下の上限はさらに低く抑える必要がある。
　また、抵抗Ｒ６の電位降下は、出力端子ＶＤ１の電圧としてコンデンサＣ１～Ｃ４の充放電動作を行う回路の電源としても供給される構成であるため、例えば、コンデンサＣ１～Ｃ４の端子電圧を検知するコンパレータなどをゲート酸化膜厚の薄い低耐圧トランジスタで構成して応答性を高めたい場合など、さらにその電位降下を抑える必要が出てくる。
　さらにコンデンサＣ１～Ｃ４の充放電動作を維持するのに必要な電源電圧には下限があり、よって抵抗Ｒ６における電位降下には下限値も存在する。
　具体例としては、例えば図７の変形例３におけるバイアス回路６を５Ｖ系ＭＯＳトランジスタで構成し、コンパレータＣＭＰ３，ＣＭＰ４やバイアス回路６の出力端子ＶＤ１に接続するＰＭＯＳトランジスタＭ１６以降のコンデンサＣ１～Ｃ４充放電動作に関わる回路部分を３Ｖ系ＭＯＳトランジスタで構成した場合、抵抗６における電位降下、すなわち出力端子ＶＤ１の電圧としては２Ｖ～３．６Ｖ程度の範囲内に設定される必要がある。
　本変形例によれば、出力端子ＩＢの電流調整による発振周波数調整も可能なため、変形例３の効果に加えて周波数調整範囲を拡大させた発振回路を得ることができる。
　実施例３は、実施例１、２および変形例１～４に記載した発振回路を応用した半導体集積回路装置に関する実施例である。
　図９は実施例３に係る半導体集積回路の構成を示す回路図である。
　半導体集積回路装置９は、一つの半導体基板上に、発振回路（ＯＳＣ）１０、クロックパルス生成回路（ＣＰＧ）１１、ＲＯＭモジュール（ＲＯＭ）１３、ＲＡＭモジュール（ＲＡＭ）１４、論理回路（ＬＯＧＩＣ）１５、さらに不揮発性メモリモジュール（ＮＶＭ）１２などが搭載されている。ここで発振回路１０は、例えば図７の変形例３で示した発振回路１０Ｄであって、周波数トリミング用信号入力端子Ｔ１～Ｔｎ、及び周波数トリミング用信号入力端子Ｔｎ＋１～Ｔｎ＋ｍは不揮発性メモリモジュール１２に格納されたトリミングデータに基づいて制御されるものとする。また発振回路１０の発振出力信号ＣＫ０はクロックパルス生成回路１１へ入力され、クロックパルス生成回路１１は発振出力信号ＣＫ０を元にＲＯＭモジュール１３、ＲＡＭモジュール１４、及び論理回路１５などを制御するクロックパルスを送出する。また、ＲＯＭモジュール１３、ＲＡＭモジュール１４は２相クロック信号ＣＫ１Ｐ，ＣＫ１Ｎによって制御され、また論理回路１５は単相クロックＣＫ２によって制御されているものとする。論理回路１５は、例えば中央処理装置（ＣＰＵ）やデジタルシグナルプロセッサ（ＤＳＰ）等である。半導体集積回路装置９はＣＭＯＳプロセス等で製造される。
　なお、図１１は実施例３に係る２相クロック信号の生成回路の構成を示す回路図である。実施例３に係る２相クロック信号の生成回路１１ｄはクロックパルス生成回路１１に含まれる。２相クロック信号の生成回路１１ｄは、ＮＡＮＤゲートＧ５とＮＯＲゲートＧ７とインバータＧ６と遅延回路（ｄｅｌａｙ）１６を有する。ＮＡＮＤゲートＧ５において、その一方の入力端子に発振出力信号ＣＫ０が入力され、その他方の入力端子に遅延回路１６の出力端子が接続され、その出力端子にインバータＧ６の入力端子が接続される。ＮＯＲゲートＧ７において、その一方の入力端子に発振出力信号ＣＫ０が入力され、その他方の入力端子に遅延回路１６の出力端子が接続される。遅延回路１６において、発振出力信号ＣＫ０が入力される。インバータＧ６の出力端子から２相クロック信号ＣＫ１Ｐを、ＮＯＲゲートＧ７の出力端子から２相クロック信号ＣＫ１Ｎを出力する。
　図１０は、実施例３に係るクロックパルス発生回路のタイミングチャートである。
　いま発振出力信号ＣＫ０が立ち上がると、ＮＯＲゲートＧ７の出力がＬｏｗレベルとなるから、まず２相クロック信号ＣＫ１Ｎが立ち下がる。一方、２相クロック信号ＣＫ１Ｐ側は遅延回路１６の立ち上がり遅延分を待ってＮＡＮＤゲートＧ５の出力がＬｏｗレベル、インバータＧ６の出力がＨｉｇｈレベルとなって、２相クロック信号ＣＫ１Ｐが立ち上がるため、発振出力信号ＣＫ０の立ち上がりに対して立ち上がりが遅延したパルスとなる。次いで発振出力信号ＣＫ０が立ち下がると、ＮＡＮＤゲートＧ５の出力がＨｉｇｈレベル、インバータＧ６の出力がＬｏｗレベルとなるから、まずＣＫ１Ｐが立ち下がる。一方、２相クロック信号ＣＫ１Ｎ側は遅延回路１６の立ち下がり遅延分を待ってからＮＯＲゲートＧ７の出力がＨｉｇｈレベルとなって２相クロック信号ＣＫ１Ｎが立ち上がるため、２相クロック信号ＣＫ１Ｎは発振出力信号ＣＫ０の立ち下がりに対して立ち上がりが遅延したパルスとなる。
　図１０に示すように、２相クロック信号ＣＫ１Ｐ，ＣＫ１Ｎは上記の如く発振出力信号ＣＫ０に対してそれぞれの立ち上がり側に遅延時間（ｔｃｄ）を有するため、２相クロック信号ＣＫ１Ｐ，ＣＫ１Ｎの各Ｈｉｇｈレベル期間は重なることなく、２相クロック信号を形成する。そして図９に示すように、２相クロック信号ＣＬＫ１Ｐ，ＣＬＫ１Ｎを用いてＲＡＭモジュール１４のアクセス制御を行うとすれば、例えば２相クロック信号ＣＫ１ＰのＨｉｇｈレベル期間をＲＡＭモジュール１４内のデータ線プリチャージ期間に割り当て、その後、２相クロック信号ＣＫ１ＮのＨｉｇｈレベル期間をデータリード用のセンスアンプ起動並びにセンスアンプ出力データのラッチ制御に割り当てるといったリード制御が可能となる。このような用途においては、２相クロック信号ＣＫ１Ｐ、ＣＫ１Ｎ共に所定のパルス幅を常に確保する必要があるが、そのためには発振出力信号ＣＫ０が、温度変動などに対して周波数変動が小さいことと、さらにその発振パルスｄｕｔｙがほぼ５０％にあることが求められる。
　また図１０における単相クロック信号ＣＫ２を、図９における論理回路１５などの制御に用いた場合は、単相クロック信号ＣＫ２のＨｉｇｈレベル期間幅（ｔｗＨ）、およびＬｏｗレベル期間幅（ｔｗＬ）のいずれも論理回路１５において重要となることは明らかであり、よって２相クロック信号ＣＫ１Ｐ，ＣＫ１Ｎの場合同様、発振回路１０の発振出力信号ＣＫ０が、温度変動などに対して周波数変動が小さいこと、及びその発振パルスｄｕｔｙがほぼ５０％にあることが求められる。
　上記のように半導体集積回路装置上に混載された各種モジュールを制御する２相クロック信号ＣＫ１Ｐ，ＣＫ１Ｎ，単相クロック信号ＣＫ２といった所謂システムクロックは、一般的には水晶振動子などを外付けして高精度の発振周波数を得ている。一方、本実施例は、発振回路１０として実施例１、２および変形例１～４のいずれかの発振回路を利用することにより、水晶振動子をはじめ安定化容量など外付け部品が不要となり、コスト面、及び部品剥離など信頼性面でも有利となる。
　本実施例では、上記した周波数変動が小さく、ほぼ５０％ｄｕｔｙの発振出力を容易に得ることができる。
　また図９において、不揮発性メモリモジュール１２へ、発振回路１０の発振出力信号ＣＫ０が所望の周波数となるように、半導体集積回路装置９の製造工程内で周波数トリミングデータを書き込んでおき、通常動作時にこれを読み出して発振回路１０へ入力することにより、半導体集積回路装置９単独で発振回路１０の発振周波数を自動的に所望の値へ調整可能とできる。なお、デコーダー回路５、８は、不揮発性メモリモジュール１２から読み出した周波数トリミングデータを格納しておくレジスタ等を有する。これにより、発振周波数の個体ばらつきも低減した半導体集積回路装置を得ることができる。
　本実施例によれば、水晶発振子などの外付け部品が不要で、周波数変動の小さいシステムクロックを容易に生成可能な半導体集積回路装置を得ることができる。
　実施例４は、実施例１、２および変形例１～４に記載した発振回路を応用した回転角検出装置に関する実施例である。
　図１２は実施例４に係る回転角検出装置の構成を示すブロック図である。回転角検出装置２１は、発振回路（ＶＣＯ）２２とサーボ（ＳＥＲＶＯ）２３と角速度検出素子（ＭＥＭＳ）２４を有する。回転角検出装置２１は、ＭＥＭＳ２４を共振周波数で共振させてコリオリの力変位分をサーボ値として出力する。回転角がサーボ値と比例していることが検出原理である。なお、角速度（回転角）検出装置については、特許文献２、３に開示されている。
［特許文献２］特開２０１１－５８８６０号公報
［特許文献３］特開２０１１－６４５１５号公報
　ＶＣＯ２２は、実施例１、２および変形例１～４に記載した発振回路が使用される。ＶＣＯ２２は、ＳＥＲＶＯ２３の基本クロックを生成する。
　ＳＥＲＶＯ２３は、基本クロックに基づいてＭＥＭＳ２４を共振させる駆動信号を生成する。具体的には、ＳＥＲＶＯ２３は、ＭＥＭＳ２４の振動が共振状態となるように駆動信号の周波数を調整する。駆動信号によるＭＥＭＳ２４の変位を変位信号に変換し、同期検波を行い振動軸方向の振動変位を検出する。次に、同期検波で得られた信号を、例えば不図示の積分器で積分する。駆動信号と変位信号は、共振状態すなわちｆｖ（駆動信号の周波数）＝ｆｄ（駆動方向の共振周波数）のとき、位相が９０°異なるという特性がある。したがって、変位信号に対し検波信号で同期検波を行ったとき、同期検波の出力が差し引き０になれば共振状態ということである。そのとき上記積分器の出力は一定値に収束する。そして、上記積分器で得られた信号をＶＣＯ２２の周波数トリミング用入力端子に出力する。ＶＣＯ２２が出力する基本クロックは、駆動信号の変化に追従して周波数が変化する。なお、ＶＣＯ２２およびＳＥＲＶＯ２３は、実施例３に係る半導体集積回路装置で実現してもよい。
　また、ＳＥＲＶＯ２３は、振動軸と直角方向に生じるコリオリ力よるＭＥＭＳ２４の変位をゼロにするような電圧をセンサに帰還するようサーボ制御を行う。そして、そのときの帰還電圧の振幅を角速度（回転角）の検出信号として出力する。
　ＭＥＭＳ２４は、半導体製造技術を用いて、１枚のシリコン・ウェハ上に機械的な機構と集積化した電子回路を一体化した機能デバイスであるＭＥＭＳ（Micro Electro Mechanical Systems）技術により製造される。
　ＶＣＯ２２が温度的、電圧的に安定であることから、回転角検出装置２１は、温度、電圧に対する０点誤差、感度変化が減少し、安定することができる。また、製造ばらつきが生じやすいＭＥＭＳ２４の共振周波数をきめ細かい調整が可能になり、組み合わせたときトータルとしての歩留まり向上を望むことができる。
　なお、本発明は上記した実施例に限定されるものではなく、様々な変形例が含まれる。例えば、上記した実施例は本発明を分かりやすく説明するために詳細に説明したものであり、必ずしも説明した全ての構成を備えるものに限定されるものではない。また、ある実施例の構成の一部を他の実施例の構成に置き換えることが可能であり、また、ある実施例の構成に他の実施例の構成を加えることも可能である。また、各実施例の構成の一部について、他の構成の追加・削除・置換をすることが可能である。
１　　・・・　定電流生成回路
２　　・・・　比較基準電圧生成回路
３，６，６１・・・　バイアス回路
４，７　　・・・　アナログスイッチ回路
５，８　　・・・　デコーダー回路
９　　・・・　半導体集積回路装置
１０，１０Ａ，１０Ｂ，１０Ｃ，１０Ｄ　・・・　発振回路
１２　・・・　不揮発性メモリモジュール
２１　・・・　回転角検出装置
２２　・・・　発振回路（ＶＣＯ）
２３　・・・　サーボ（ＳＥＲＶＯ）
２４　・・・　角速度検出素子（ＭＥＭＳ）
Ｃ１，Ｃ２，Ｃ３，Ｃ４　・・・　コンデンサ
Ｒ１，Ｒ２，Ｒ３，Ｒ４，Ｒ５，Ｒ６　・・・抵抗
Ａ１，Ａ２，Ａ３，Ａ４，Ａ３０　・・・　オペアンプ
ＣＭＰ１，ＣＭＰ２，ＣＭＰ３，ＣＭＰ４　・・・　コンパレータ
Ｌ１，Ｌ２　・・・　論理回路
Ｍ１，Ｍ２，Ｍ３，Ｍ４，Ｍ７，Ｍ８，Ｍ９，Ｍ１２，Ｍ１３，Ｍ１６，Ｍ１７，Ｍ１９，Ｍ２２，Ｍ２３，Ｍ３１，Ｍ３２　・・・　ＰＭＯＳトランジスタ
Ｍ５，Ｍ６，Ｍ１０，Ｍ１１，Ｍ１４，Ｍ１５，Ｍ１８，Ｍ２０，Ｍ２１，Ｍ２１１，Ｍ１２～Ｍ２１ｉ，Ｍ３０　・・・　ＮＭＯＳトランジスタ
Ｎ１，Ｎ２，Ｎ３，Ｎ４，Ｎ５，Ｎ６，Ｎ７，Ｎ８　・・・　ノード
ＲＬ２，ＲＬ４　・・・　ラダー抵抗
ＶＣＣ　　・・・　電源端子
ＶＲＥＦ　・・・　参照電圧入力端子
Ｇ０　　　・・・　バイアス出力端子
ＶＲ　　　・・・　比較基準電圧出力端子
ＶＤ１，ＶＤ２　・・・　バイアス回路の電圧出力端子
ＩＢ　　・・・　バイアス回路の出力端子（定電流吸い込み用）
ＩＢ０　・・・　定電流バイアス源
ＯＵＴ　・・・　発振出力端子
Ｔ１，Ｔ２，～，Ｔｎ，Ｔｎ＋１，Ｔｎ＋２，～，Ｔｎ＋ｍ　・・・　周波数トリミング用信号入力端子

Claims (15)

  1. 　電流によって充電駆動され、その端子電圧が第１の方向に直線的に変化する第１のコンデンサと、
    　第１のコンデンサの充電駆動とともに電流によって放電駆動され、その端子電圧が前記第１の方向とは逆方向の第２の方向に直線的に変化する第２のコンデンサと、
    を具備し、
    　前記第１および第２のコンデンサの各端子電圧が交差する第１のタイミングに基づいて発
    振周期を形成するようにされる発振回路。
  2. 　請求項１において、
    　前記第１のタイミングに基づいて、前記第１のコンデンサの端子電圧を前記第２の方向にプルダウンまたはプルアップし、前記第２のコンデンサの端子電圧を前記第１の方向にプルアップまたはプルダウンする発振回路。
  3. 　請求項２において、
    　電流によって充電駆動されその端子電圧が前記第１の方向に直線的に変化する第３のコンデンサと、
    　第３のコンデンサの充電駆動とともに電流によって放電駆動され、その端子電圧が前記第２の方向に直線的に変化する第４のコンデンサと、
    を具備し、
    　前記第３および第４のコンデンサの各端子電圧が交差する第２のタミングに基づいて発振出力を反転する発振回路。
  4. 　請求項３において、
    　前記第２のタイミングに基づいて、前記第３のコンデンサの端子電圧を前記第２の方向にプルダウンまたはプルアップし、前記第４のコンデンサの端子電圧を前記第１の方向にプルアップまたはプルダウンする発振回路。
  5. 　請求項４において、
    　前記第１の方向は第１の電源端子の電位の方向であり、前記第２の方向は基準電位の方向であり、
    　前記第１の電源端子の電圧値を調整する第１のトリミング回路と、
    　前記第１および第３のコンデンサの端子を充電駆動する電流の電流値と、前記第２および第４のコンデンサの端子を放電駆動する電流の電流値と、を調整する第２のトリミング回路と、
    を具備する発振回路。
  6. 　請求項５の発振回路と、
    　前記第１および第２のトリミング回路のトリミングデータを格納する不揮発性メモリモジュールと、
    　前記発振回路の発振出力パルスから生成したシステムクロックによって制御される論理回路と、
    を具備する半導体集積回路装置。
  7. 　請求項１から５のいずれか１項の発振回路と、
    　前記発振回路の発振出力パルスクロックによって制御されるサーボと、
    　前記サーボから駆動信号を受ける角速度検出素子と、
    を具備する回転角検出装置。
  8. 　第一の電源端子と、
    　第一、第二の端子を有し、該第一の端子を基準電位に接続した第一のコンデンサと、
    　前記第一のコンデンサの第二の端子と前記第一の電源端子との間に設けられた第一の定電流源と、
    　第一の制御信号に基づいて前記第一のコンデンサの第二の端子と前記基準電位との間を短絡する第一の短絡回路と、
    　第一、第二の端子を有し、該第一の端子を前記基準電位に接続した第二のコンデンサと、
    　前記第二のコンデンサの第二の端子と前記基準電位との間に設けられた第二の定電流源と、
    　前記第一の制御信号に対して反転した極性を有する第二の制御信号に基づいて前記第二のコンデンサの第二の端子と前記第一の電源端子との間を短絡する第二の短絡回路と、
    　第一、第二の端子を有し、該第一の端子を前記基準電位に接続した第三のコンデンサと、
    　前記第三のコンデンサの第二の端子と前記第一の電源端子との間に設けられた第三の定電流源と、
    　前記第二の制御信号に基づいて前記第三のコンデンサの第二の端子と前記基準電位との間を短絡する第三の短絡回路と、
    　第一、第二の端子を有し、該第一の端子を前記基準電位に接続した第四のコンデンサと、
    　前記第四のコンデンサの第二の端子と前記基準電位との間に設けられた第四の定電流源と、
    　前記第一の制御信号に基づいて前記第四のコンデンサの第二の端子と前記第一の電源端子との間を短絡する第四の短絡回路と、
    　前記第一のコンデンサの第二の端子電位と前記第二のコンデンサの第二の端子電位とを比較する第一のコンパレータと、
    　前記第三のコンデンサの第二の端子電位と前記第四のコンデンサの第二の端子電位とを比較する第二のコンパレータと、
    　前記第一のコンパレータの比較出力と第二のコンパレータの比較出力とに基づき前記第一の制御信号および第二の制御信号を生成する論理回路と、
    を具備し、
    　前記論理回路は、
    　　前記第一のコンパレータが前記第一のコンデンサの第二の端子電位と前記第二のコンデンサの第二の端子電位との交差を検知して成した比較出力反転から前記第二のコンパレータが前記第三のコンデンサの第二の端子電位と前記第四のコンデンサの第二の端子電位との交差を検知して成した比較出力反転までの期間内は、前記第一の制御信号を第一の極性で、また前記第二の制御信号を第二の極性でそれぞれ出力し、
    　　前記第二のコンパレータが前記第三のコンデンサの第二の端子電位と前記第四のコンデンサの第二の端子電位との交差を検知して成した比較出力反転から前記第一のコンパレータが前記第一のコンデンサの第二の端子電位と前記第二のコンデンサの第二の端子電位との交差を検知して成した比較出力反転までの期間内は、前記第一の制御信号を第二の極性で、また前記第二の制御信号を第一の極性でそれぞれ出力するように構成し、
    　前記第一の短絡回路は前記第一の制御信号の第一の極性で活性化し、
    　前記第二の短絡回路は前記第二の制御信号の第二の極性で活性化し、
    　前記第三の短絡回路は前記第二の制御信号の第一の極性で活性化し、
    　前記第四の短絡回路は前記第一の制御信号の第二の極性で活性化するように構成するとともに、前記第一または第二の制御信号を発振出力として利用する発振回路。
  9. 　請求項８において、
    　さらに第二の電源端子を具備し、
    　前記第一および第二のコンパレータ、および前記論理回路は、前記第二の電源端子から電源供給される発振回路。
  10. 　請求項８または請求項９において、
    　前記第一の電源端子へ印加する電圧は、前記第一、第二、第三、および第四の定電流源の電流値と比例関係を有する発振回路。
  11. 　請求項８または請求項９において、
    　反転入力端子、非反転入力端子と出力端子を有し、前記第一または第二の電源端子とは別の第三の電源端子と基準電位との間で作動する差動増幅器と、
    　ソース端子を第三の電源端子へ接続し、そのゲート端子は前記差動増幅器の出力端子によって直接または間接的に制御される第一導電形の第一のＭＯＳトランジスタと、
    　複数の抵抗を直列接続し、一端を基準電位ヘ、他端を第一のＭＯＳトランジスタのドレイン端子へ接続し、任意の抵抗接続点を前記差動増幅器の非反転入力端子へ接続した分圧回路と、
    　前記第一のＭＯＳトランジスタとゲート端子及びソース端子を各々共通接続した第一導電形の第二のＭＯＳトランジスタと、
    　ドレイン端子を前記第二のＭＯＳトランジスタのドレイン端子へ、ソース端子を基準電位へそれぞれ接続し、ゲート端子をドレイン端子へ短絡接続した第二導電形の第三のＭＯＳトランジスタと、
    　前記第三のＭＯＳトランジスタとソース端子、ゲート端子を各々共通接続した第二導電形の第四のＭＯＳトランジスタと、
    　ドレイン端子を前記第四のＭＯＳトランジスタのドレイン端子へ、ソース端子を第一の電源端子へそれぞれ接続し、ゲート端子をドレイン端子へ短絡接続した第一導電形の第五のＭＯＳトランジスタと、
    を具備し、
    　前記第五のＭＯＳトランジスタとソース端子、ゲート端子を各々共通接続した第一導電形の第六、および第七のＭＯＳトランジスタによってそれぞれ前記第一の定電流源並びに前記第三の定電流源を構成し、
    　前記第六のＭＯＳトランジスタとソース端子、ゲート端子を各々共通接続した第二導電形の第八、および第九のＭＯＳトランジスタによってそれぞれ第二の定電流源並びに第四の定電流源を構成し、
    　前記第一の電源端子へ印加する電圧は、前記分圧回路内の任意の抵抗接続点から取り出した電圧を基に生成する発振回路。
  12. 　請求項１１において、
    　複数ビットからなるトリミング制御入力信号端子と、
    　複数のアナログスイッチから成り、各アナログスイッチの一端は分圧回路内の複数の抵抗接続点に接続し、各アナログスイッチの他端を共通接続して出力端子としたアナログスイッチ回路と、
    　前記トリミング制御入力信号端子からの信号に基づき前記アナログスイッチ回路内の各アナログスイッチを選択的にオン制御するデコーダー回路と、
    を具備し、
    　前記第一の電源端子へ供給する電圧は、前記アナログスイッチ回路の出力端子から取り出した電圧を基に生成されるとともに、前記トリミング制御入力信号端子への入力信号に基づいてその電圧が調整される発振回路。
  13. 　請求項８または請求項９において、
    　前記第一の電源端子の電圧値を調整する第一のトリミング回路と、
    　前記第一、第二、第三、および第四の定電流値を調整する第二のトリミング回路と、
    を具備する発振回路。
  14. 　請求項８から請求項１３のいずれか１項の発振回路と、
    　前記発振回路の発振周波数トリミングデータを格納する不揮発性メモリモジュールと、　前記発振回路の発振出力パルスから生成したシステムクロックによって制御される論理回路と、
    を具備する半導体集積回路装置。
  15. 　請求項８から請求項１３のいずれか１項の発振回路と、
    　前記発振回路の発振出力パルスクロックによって制御されるサーボと、
    　前記サーボから駆動信号を受ける角速度検出素子と、
    を具備する回転角検出装置。
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