WO2015027619A1 - 阵列基板、显示装置及制作阵列基板的方法 - Google Patents

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metal
metal connection
connecting portion
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马禹
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京东方科技集团股份有限公司
北京京东方显示技术有限公司
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    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits

Definitions

  • the invention relates to the field of liquid crystal display technologies, and in particular to an array substrate, a display device and a manufacturing method.
  • the array substrate includes a base substrate 1, and a gate metal connection portion 2, a first insulating layer 3, a source/drain metal connection portion 4, and a second insulating layer 5 which are sequentially formed on the base substrate 1, and need to be connected to Gate (gate metal)
  • the connection portion) and the SD (source/drain metal connection portion) are metal
  • the first via hole ⁇ and the second via hole 8 are respectively disposed on the Gate and the SD metal to remove the first insulating layer 3 and the upper portion of the gate metal connection portion.
  • the present invention provides an array substrate, a display device, and a method of fabricating an array substrate to reduce the resistance of a transparent conductive film layer between, for example, a gate metal connection portion and a source Z drain metal connection portion.
  • an aspect of an embodiment of the present invention provides an array substrate, including: a first metal connection portion and a second metal connection portion located in different layers, and further includes connecting the first metal connection portion And a transparent conductive film layer of the second metal connection portion.
  • the first metal connection portion and the second metal connection portion are insulated by a first insulating layer; the first metal connection portion and the second metal connection portion at least partially overlap in a direction perpendicular to a plane of the array substrate.
  • the array substrate further includes: providing a via hole through the first insulating layer, such that at least a portion of the first metal connection portion and the second metal At least a portion of the connection portion is exposed in the via hole; at least a portion of the transparent conductive film layer covers the via hole to connect the first metal connection portion and the second metal connection portion.
  • the array substrate further includes: a second insulating layer formed on the same layer as the second metal connecting portion or on the second metal connecting portion; and through the second A via of the insulating layer and the first insulating layer. At least a portion of the first metal connecting portion and at least a portion of the second metal connecting portion are exposed in the via hole. At least a portion of the transparent conductive film layer covers the via hole to connect the first metal connection portion and the second metal connection portion.
  • the array substrate may further be: at least a portion of an edge of the first metal connection portion and at least a portion of an edge of the second metal connection portion are perpendicular to a plane of the array substrate Flush. It is particularly preferred that at least a portion of the edge of the first metal connection portion that is flush with the second metal connection portion is exposed in the via hole.
  • the array substrate may further include: the second metal connecting portion is located directly above the first metal connecting portion. It is particularly preferred that the through hole penetrates the second metal connecting portion, and at least a portion of the upper surface of the first metal connecting portion is exposed in the via hole.
  • the array substrate is a thin film transistor array substrate, the first metal connection portion and the second metal connection portion are located in a peripheral region of the array substrate; the first metal connection portion
  • the gate metal connection portion is a source/drain metal connection portion.
  • the gate metal connection portion, the first insulating layer, the source/drain metal connection portion, and the second insulating layer on the array substrate are sequentially disposed on the array substrate.
  • the base substrate On the base substrate; or,
  • the source/drain metal connection portion, the first insulating layer, the gate metal connection portion, and the second insulating layer of the array substrate are sequentially disposed on a substrate of the array substrate.
  • the gate metal connection portion is an end connection portion of the gate line of the array substrate, and the source/drain metal connection portion is an end connection portion of the gate line extraction line, the transparent a conductive film layer for electrically connecting the gate line and the gate line lead-out line through the via hole; or
  • the source/drain metal connection portion is an end connection portion of a data line of the array substrate, and the gate metal connection portion is an end connection portion of a data line lead line of the array substrate, and the transparent conductive film layer is used for Electrically connecting the data line and the data line lead-out line through the via hole; or
  • One of the gate metal connection portion and the source/drain metal connection portion is one end connection portion of the signal line of the array substrate, and the other is a repair line of the signal line, and the transparent conductive film layer is used. Electrically connecting the signal line and the repair line through the via, wherein the signal line is a gate line or a data line; or
  • the gate metal connection portion and the source/drain metal connection portion are respectively a connection portion between different line segments of the common electrode lead of the array substrate, and the transparent conductive film layer is used to make the difference through the via hole
  • the line segments are electrically connected.
  • the array substrate is a display substrate or a solar panel.
  • Another aspect of an embodiment of the present invention provides a display device comprising any of the array substrates described above.
  • Another aspect of the present invention provides a method for fabricating an array substrate, comprising: forming a first metal connection portion and a second metal connection portion on different layers on a base substrate by a patterning process; The process forms a transparent conductive film layer for connecting the first metal connection portion and the second metal connection portion.
  • the method further includes: forming a first insulating layer between the first metal connecting portion and the second metal connecting portion; and wherein the first metal connecting portion and the second metal connecting portion are perpendicular to The directions of the substrate planes at least partially overlap.
  • the method for fabricating the array substrate further includes: forming a second insulating layer on the first metal connection portion or the second metal connection portion on the top layer of the array substrate.
  • a via is formed through the second insulating layer and the first insulating layer, the via exposing at least a portion of the first metal connection and at least a portion of the second metal connection.
  • the transparent conductive film layer is formed on the via hole to connect the first metal connection portion and the second metal connection portion away from the patterning process.
  • the array substrate in the method of fabricating the array substrate, is any one of the array substrates described above.
  • the beneficial effects of the present invention are: the first metal connecting portion and the second metal connecting portion are hanging At least partially overlapping in a direction perpendicular to the plane of the substrate, the length of the transparent conductive film layer for connecting the first metal connection portion and the second metal connection portion in the direction parallel to the substrate substrate is greatly shortened, The size of the contact resistance of the transparent conductive film layer in contact with the first metal connecting portion and the second metal connecting portion is small, and the product quality is improved.
  • FIG. 1 is a schematic cross-sectional view of an array substrate in the prior art
  • Figure 2 is a cross-sectional view showing the array substrate of the first embodiment of the present invention.
  • Figure 3 is a cross-sectional view showing the array substrate of the second embodiment of the present invention.
  • Fig. 4 is a cross-sectional view showing the array substrate of the third embodiment of the present invention.
  • a first embodiment of the present invention provides an array substrate, including: a first metal connection portion 2 and a second metal connection portion 4 located at different layers, and further comprising a first metal connection for connecting a transparent conductive film layer 6 of the portion 2 and the second metal connecting portion 4;
  • the first metal connecting portion 2 and the second metal connecting portion 4 are located in different layers and insulated by the first insulating layer 3; the first metal connecting portion 2 and the second metal connecting portion 4 are perpendicular to the plane of the array substrate.
  • the directions at least partially overlap.
  • the first metal connecting portion and the second metal connecting portion at least partially overlap in a direction perpendicular to a plane of the substrate, so that the first metal connecting portion and the second metal are connected
  • the length of the transparent conductive film layer of the connection portion in the direction parallel to the substrate substrate is greatly shortened, thereby reducing the size of the electric resistance between the first metal connection portion and the second metal connection portion, thereby improving the product quality.
  • the second insulating layer is formed in the same layer as the second metal connecting portion or on the second metal connecting portion; as shown in FIG. 2, in the first embodiment, on the first insulating layer 3
  • the second insulating layer 5 is provided in such a manner as to cover the second metal connecting portion 4. That is, the second insulating layer 5 is provided in the same layer as the second metal connecting portion 4 in this embodiment. Further, the second insulating layer 5 is not essential, and those skilled in the art can determine whether or not the second insulating layer 5 is provided as needed.
  • the second insulating layer 5 may also be disposed on the upper surface of the second metal connecting portion 4.
  • a via hole 7 penetrating the second insulating layer 5 and the first insulating layer 3, at least a portion of the first metal connecting portion 2 and at least a portion of the second metal connecting portion 4 are provided. Exposed in the via hole 7; the at least a portion of the transparent conductive film layer 6 is covered in the via hole 7 to connect the first metal connection portion 2 and the second metal connection portion 4.
  • the via hole 7 penetrating the second insulating layer 5 and the first insulating layer 3 is disposed in order to expose at least a portion of the first metal connecting portion 2 and at least a portion of the second metal connecting portion 4 Inside the via hole 7.
  • the first metal connecting portion 2 may be as shown in Fig.
  • the specific exposed form is not particularly limited.
  • the side surface of the first metal connecting portion 2 may also be partially exposed in the through hole 7; the second metal connecting portion 4 may not protrude from the through hole 7 The side surface, but the side of the second metal connecting portion 4 is flush with the side surface of the hole 7.
  • the via hole 7 may directly penetrate the first insulating layer 3 such that at least a portion of the first metal connecting portion 2 and at least a portion of the second metal connecting portion 4 It is exposed in the via hole 7.
  • At least a portion of the edge of the first metal connecting portion 2 and at least a portion of the edge of the second metal connecting portion 4 are flush in a direction perpendicular to a plane of the array substrate. At least a portion of the edge of the flush first metal connecting portion 2 and at least a portion of the edge of the second metal connecting portion 4 are exposed in the via hole 7.
  • the second embodiment can also be a specific example of the above-described first embodiment.
  • the edge of the first metal connecting portion 2 and the edge of the second metal connecting portion 4 are not required to be exposed in the via hole 7. It suffices that a part of the first metal connecting portion 2 and the second metal connecting portion 4 are exposed in the through hole 7.
  • a part of the upper surface of the first metal connecting portion 2 is formed as a bottom surface of the via hole 7, and the second metal connecting portion 4 protrudes from the side surface of the via hole 7.
  • the gap between the first metal connecting portion 2 and the second metal connecting portion 4 in a direction parallel to the plane of the array substrate is reduced to be used for connecting the first metal.
  • the slope structure of the transparent conductive film layer 6 of the connecting portion 2 and the second metal connecting portion 4, the first metal connecting portion 2 and the second metal connecting portion 4 are preferably arranged in the following structure: As shown in FIG. 4, in the third embodiment, the second metal connecting portion 4 is located directly above the first metal connecting portion 2. That is, the projection of the second metal connecting portion 4 in the planar direction of the array substrate completely falls within the projected region of the first metal connecting portion 2 in the planar direction of the array substrate. Alternatively, the projection of the first metal connecting portion 2 in the plane direction of the array substrate completely falls within the projected region of the second metal connecting portion 4 in the planar direction of the array substrate.
  • the via hole 7 extends through at least the second metal connecting portion 4 and the first insulating layer 3 disposed between the first metal connecting portion 2 and the second metal connecting portion 4 such that the upper surface of the first metal connecting portion 2 A part of the surface and the intersection of the second metal connecting portion 4 and the via hole 7 are exposed in the via hole 7.
  • the at least partially transparent conductive film layer 6 is covered in the via hole 7 to connect the first metal connection portion 2 And the second metal connecting portion 4.
  • the array substrate is a thin film transistor array substrate, and the first metal connection portion 2 and the second metal connection portion 4 are located in a peripheral region of the array substrate (the array substrate may be The display substrate may be a substrate for other purposes, such as a solar panel.
  • the peripheral region herein refers to a region for signal line extraction, wiring traces, pads, etc., on the periphery of the array substrate, for example, the periphery of the display substrate. Non-display area, etc.).
  • the first metal connecting portion 2 may be a gate metal connecting portion
  • the second metal connecting portion 4 may be a source/drain metal connecting portion.
  • the gate metal connecting portion and the source/drain metal connecting portion at least partially overlap, and the transparent conductive film layer 6 disposed only on the gate metal connecting portion and the source/drain metal connecting portion may directly
  • the gate metal connection portion and the source Z drain metal connection portion communicate to reduce contact resistance.
  • the portion of the transparent conductive film layer 6 that is in contact with the gate metal connection portion and the source/drain metal connection portion is increased relative to the entire transparent conductive film layer on the array substrate, and the transparent conductive film layer 6 is improved.
  • the utilization rate reduces the possibility of breakage of the transparent conductive film layer 6.
  • the gate metal connection portion, the first insulating layer 3, the source/drain metal connection portion, and the second insulating layer 5 on the array substrate are sequentially disposed on the substrate substrate 1 of the array substrate; or
  • the source/drain metal connection portion, the first insulating layer 3, the gate metal connection portion, and the second insulating layer 5 of the array substrate are sequentially disposed on the base substrate 1 of the array substrate.
  • the gate metal connection portion is an end connection portion of a gate line (not shown) of the array substrate
  • the source/drain metal connection portion is a gate line lead line (not shown in the figure) a one end connecting portion, the transparent conductive film layer for electrically connecting the gate line and the gate line through the via hole or
  • the source/drain metal connection portion is an end connection portion of a data line (not shown) of the array substrate, and the gate metal connection portion is a data line lead line of the array substrate (not shown in the drawing) And a transparent conductive film layer for electrically connecting the data line and the data line lead-out line through the via hole; or
  • One of the gate metal connection portion and the source/drain metal connection portion is one end connection portion of a signal line (not shown) of the array substrate, and the other is a repair line of the signal line ( Not shown in the drawing), the transparent conductive film layer is used to electrically connect the signal line and the repair line through the via hole Connected, wherein the signal line is a gate line or a data line; or
  • the gate metal connection portion and the source/drain metal connection portion are respectively a connection portion between different line segments (not shown) of the common electrode lead of the array substrate, and the transparent conductive film layer is used to pass The vias electrically connect the different line segments.
  • Another embodiment of the present invention further provides a display device including the above array substrate.
  • the length of the transparent conductive film layer of the second metal connecting portion is greatly shortened in a direction parallel to the substrate, thereby reducing the resistance between the first metal connecting portion and the second metal connecting portion.
  • the size of the display improves the picture quality of the display device.
  • Another embodiment of the present invention further provides a method for fabricating an array substrate, which may be any one of the above types of array substrates, and the method includes:
  • the method further includes: forming a first insulating layer 3 between the first metal connecting portion 2 and the second metal connecting portion 4;
  • first metal connecting portion 2 and the second metal connecting portion 4 at least partially overlap in a direction perpendicular to a plane of the substrate.
  • the method further includes: forming a second insulating layer 5 on the first metal connecting portion 2 or the second metal connecting portion 4 of the top layer of the array substrate;
  • a via hole 7 is formed through the second insulating layer 3 and the first insulating layer 3 by a patterning process, the via hole 7 exposing at least a portion of the first metal connecting portion and at least a portion of the second metal connecting portion ;
  • the transparent conductive film layer 6 is formed on the via hole 7 to connect the first metal connection portion 3 and the second metal connection portion 4 by a patterning process.
  • a person skilled in the art may set the first metal connecting portion and the second metal connecting portion according to a common method in the art. a first insulating layer, a second insulating layer, a via hole, a transparent conductive film layer, and the like.
  • the patterning process may also be a patterning process commonly used in the art, and will not be described in detail herein.
  • the above is a preferred embodiment of the present invention, and it should be noted that those skilled in the art can also make a number of modifications and retouchings without departing from the principles of the present invention. It should be considered as a protection form of the present invention.

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Abstract

一种阵列基板、显示装置及制作阵列基板的方法，其中阵列基板包括：位于不同层的第一金属连接部（2）和第二金属连接部（4），还包括用于连接第一金属连接部（2）和第二金属连接部（4）的透明导电膜层（6）；所述第一金属连接部（2）与第二金属连接部（4）通过第一绝缘层（3）绝缘；第一金属连接部（2）与第二金属连接部（4）在垂直于阵列基板平面的方向上至少部分重叠。有益效果是：第一金属连接部（2）与第二金属连接部（4）在垂直于基板平面的方向上至少部分重叠，用于连通第一金属连接部（2）、第二金属连接部（4）的透明导电膜层（6）在与衬底基板（1）平行方向上的长度大大缩短，减小了透明导电膜层（6）与第一金属连接部（2）、第二金属连接部（4）接触的接触电阻的大小，减少了透明导电膜层（6）坡面的产生。

Description

及液晶显示技术领域， 尤其涉及一种阵列基板、 显示装置及制 方法。
阵列基板包括衬底基板 1， 以及依次形成在衬底基板 1 上的栅金属连接 部 2、 第一绝缘层 3、 源 /漏金属连接部 4、 第二绝缘层 5， 需要连接 Gate (栅 金属连接部） 和 SD (源 /漏金属连接部） 金属时， 会在 Gate和 SD金属上分 别设置第一过孔 Ί和第二过孔 8去除栅金属连接部上方的第一绝缘层 3和第 二绝缘层 5， 以及去除源 /漏金属连接部 4上方的第二绝缘层 5 , 然后用 ITO (透明导电膜层） 6连接， 如图 1所示， 由于过孔 7存在坡度角以及绝缘层 存在段差， 且栅金属连接部 2和源 /漏金属连接部 4之间的距离比较长， 栅金 属连接部 2和源 /漏金属连接部 4之间的 ITO 6出现多个坡面结构， 而使得栅 金属连接部 2和源 /漏金属连接部 4之间的电阻增加， 且 ITO 6容易出现断裂 现象。
为了解决上述技术问题， 本发明提供一种阵列基板、 显示装置及制作阵 列基板的方法， 以减少例如栅金属连接部、 源 Z漏金属连接部之间的透明导电 膜层的电阻。
为了达到上述目的， 本发明具体实施方式的一个方面提供了一种阵列基 板， 包括： 位于不同层的第一金属连接部和第二金属连接部， 还包括 ^于连 接所述第一金属连接部和第二金属连接部的透明导电膜层。 所述第一金属连 接部与所述第二金属连接部通过第一绝缘层绝缘； 所述第一金属连接部与所 述第二金属连接部在垂直于阵列基板平面的方向上至少部分重叠。
根据本发明优选的具体实施方式， 上述阵列基板还包括： 贯穿所述第一 绝缘层设置过孔， 使得所述第一金属连接部的至少一部分以及所述第二金属 连接部的至少一部分露出于所述过孔内； 所述透明导电膜层的至少一部分覆 盖于所述过孔内以连接所述第一金属连接部和所述第二金属连接部。
根据本发明迸一步优选的具体实施方式， 上述阵列基板还包括： 与所述 第二金属连接部同层或在所述第二金属连接部上形成的第二绝缘层； 和贯穿 所述第二绝缘层和第一绝缘层的过孔。 所述第一金属连接部的至少一部分以 及所述第二金属连接部的至少一部分露出于所述过孔内。 所述透明导电膜层 的至少一部分覆盖于所述过孔内以连接所述第一金属连接部和所述第二金属 连接部。
根据本发明迸一步优选的具体实施方式， 上述阵列基板还可以是： 所述 第一金属连接部的至少部分边缘与所述第二金属连接部的至少部分边缘在垂 直于阵列基板平面的方向上平齐。 特别优先的是， 所述第一金属连接部与所 述第二金属连接部的平齐的所述边缘的至少一部分露出于所述过孔内。
根据本发明进一歩优选的具体实施方式， 上述阵列基板还可以是： 所述 第二金属连接部位于所述第一金属连接部的正上方。 特别优选的是， 所述过 孔贯穿所述第二金属连接部， 并且所述第一金属连接部上表面的至少一部分 露出于过孔内。
根据本发明进一歩优选的具体实施方式， 所述阵列基板为薄膜晶体管阵 列基板， 所述第一金属连接部和第二金属连接部位于所述阵列基板的周边区 域； 所述第一金属连接部为栅金属连接部， 所述第二金属连接部为源 /漏金属 连接部。
根据本发明进一歩优选的具体实施方式， 所述阵列基板上的所述栅金属 连接部、 第一绝缘层、 所述源 /漏金属连接部、 第二绝缘层依次设置在所述阵 列基板的衬底基板上； 或，
所述阵列基板的所述源 /漏金属连接部、第一绝缘层、所述栅金属连接部、 第二绝缘层依次设置在所述阵列基板的衬底基板上。
根据本发明进一步优选的具体实施方式， 所述栅金属连接部为所述阵列 基板的栅线的一端连接部， 所述源 /漏金属连接部为栅线引出线的一端连接 部， 所述透明导电膜层用于通过所述过孔将所述栅线和所述栅线引出线电连 接； 或者， 所述源 /漏金属连接部为所述阵列基板的数据线的一端连接部， 所述栅金 属连接部为所述阵列基板的数据线引出线的一端连接部， 所述透明导电膜层 用于通过所述过孔将所述数据线和所述数据线引出线电连接； 或者，
所述栅金属连接部和所述源 /漏金属连接部两者中之一为所述阵列基板 的信号线的一端连接部， 另一为该信号线的修复线， 所述透明导电膜层用于 通过所述过孔将所述信号线和所述修复线电连接， 其中所述信号线为栅线或 数据线； 或者，
所述栅金属连接部和所述源 /漏金属连接部分别为所述阵列基板的公共 电极引线的不同线段之间的连接部， 所述透明导电膜层用于通过所述过孔将 该不同线段电连接。
根据本发明进一歩优选的具体实施方式， 所述阵列基板是显示基板或太 阳能电池板。
本发明具体实施方式的另一个方面提供了一种显示装置， 包括如上所述 的任一种阵列基板。
本发明具体实施方式的另一个方面还提供了一种阵列基板的制造方法， 包括： 通过构图工艺在衬底基板上形成位于不同层的第一金属连接部和第二 金属连接部； 遥过构图工艺形成用于连接所述第一金属连接部和第二金属连 接部的透明导电膜层。 所述方法还包括： 在所述第一金属连接部与所述第二 金属连接部之间形成第一绝缘层； 且， 所述第一金属连接部与所述第二金属 连接部在垂直于基板平面的方向上至少部分重叠。
根据本发明进一歩优选的具体实施方式， 所述的阵列基板的制造方法还 包括： 在阵列基板顶层的所述第一金属连接部或所述第二金属连接部上形成 第二绝缘层。 遥过构图工艺， 贯穿所述第二绝缘层和第一绝缘层形成过孔， 所述过孔露出所述第一金属连接部的至少一部分以及所述第二金属连接部的 至少一部分。 遥过构图工艺， 在所述过孔上形成所述透明导电膜层以连接所 述第一金属连接部和所述第二金属连接部。
根据本发明进一歩优选的具体实施方式， 在所述的阵列基板的制造方法 中， 所述阵列基板是如上所述的任一种阵列基板。
本发明的有益效果是： 所述第一金属连接部与所述第二金属连接部在垂 直于基板平面的方向上至少部分重叠， 用于连通所述第一金属连接部、 所述 第二金属连接部的透明导电膜层在与所述衬底基板平行方向上的长度大大缩 短， 减小了透明导电膜层与所述第一金属连接部、 第二金属连接部接触的接 触电阻的大小， 提高了产品质量。
本发明优选的实施方式， 仅采用一个过孔的设置代替现有技术中的两个 过孔的结构形式， 减少了透明导电膜层坡面的产生， 则大大减少了透明导电 膜层断裂的可能性， 提高了产品的质量可靠性。 附图说明
图 1表示现有技术中阵列基板截面示意图；
图 2表示本发明的第一实施例的阵列基板截面示意图；
图 3表示本发明的第二实施例的阵列基板截面示意图；
图 4表示本发明的第三实施例的阵列基板截面示意图。 具体实施方式 以下结合^图对本发明的结构和原理进行详细说明， 所举实施例仅用于 解释本发明， 并非以此限定本发明的保护范围。
第一实施例
如图 2所示， 本发明的第一实施例提供一种阵列基板， 包括： 位于不同 层的第一金属连接部 2和第二金属连接部 4， 还包括用于连接所述第一金属 连接部 2和第二金属连接部 4的透明导电膜层 6;
其中第一金属连接部 2和第二金属连接部 4位于不同层， 通过第一绝缘 层 3绝缘； 所述第一金属连接部 2与所述第二金属连接部 4在垂直于阵列基 板平面的方向上至少部分重叠。 本实施例中， 所述第一金属连接部与所述第 二金属连接部在垂直于基板平面的方向上至少部分重叠， 所以， 用于连通所 述第一金属连接部和所述第二金属连接部的透明导电膜层在与所述衬底基板 平行方向上的长度大大缩短， 从而减小第一金属连接部和第二金属连接部之 间电阻的大小， 提升了产品质量。 优选的， 与所述第二金属连接部同层或在所述第二金属连接部上形成的 第二绝缘层； 如图 2所示， 本第一实施例中是在第一绝缘层 3上以覆盖第二 金属连接部 4的方式设置了第二绝缘层 5。 也就是说， 第二绝缘层 5在本实 施例中是与第二金属连接部 4同层设置的。 此外， 第二绝缘层 5并不是必须 的， 本领域技术人员可以根据需要来确定是否设置该第二绝缘层 5。 也可以 将第二绝缘层 5设置于第二金属连接部 4的上表面上。
如图 2所示， 设置贯穿所述第二绝缘层 5和第一绝缘层 3的一个过孔 7， 所述第一金属连接部 2的至少一部分和所述第二金属连接部 4的至少一部分 露出在所述过孔 7内；所述至少一部分透明导电膜层 6覆盖在所述过孔 7内， 以连接所述第一金属连接部 2和所述第二金属连接部 4。 其中， 设置贯穿所 述第二绝缘层 5和第一绝缘层 3的过孔 7 ,是为了使得所述第一金属连接部 2 的至少一部分和所述第二金属连接部 4的至少一部分露出在所述过孔 7内。 具体地讲， 第一金属连接部 2可以如图 2所示， 其上表面的一部分形成为过 孔 7底面， 而第二金属连接部 4从过孔 7的侧表面突出。 具体的露出的形式 没有特别的限定， 比如也可以采用如下几种方式： 第一金属连接部 2的侧面 也可以部分露出于过孔 7内； 第二金属连接部 4可以不突出于过孔 7的侧表 面， 而是第二金属连接部 4的侧面与孔 7的侧表面平齐。
在没有设置第二绝缘层 5的情况下， 过孔 7可以直接贯穿所述第一绝缘 层 3 , 使得所述第一金属连接部 2的至少一部分和所述第二金属连接部 4的 至少一部分露出在所述过孔 7内。
本实施例中仅采用一个过孔 7的设置代替现有技术中的两个过孔的结构 形式， 减少了透明导电膜层坡面的产生， 则大大减少了透明导电膜层断裂的 可能性， 提高了产品的质量可靠性。 第二实施例
如图 3所示， 在第二实施例中， 所述第一金属连接部 2的至少部分边缘 与所述第二金属连接部 4的至少部分边缘在垂直于阵列基板平面的方向上平 齐， 该平齐的所述第一金属连接部 2的至少部分边缘及所述第二金属连接部 4 的至少部分边缘均露出于所述过孔 7 内。 所述至少一部分透明导电膜层 6 覆盖在所述过孔 7内， 以连接所述第一金属连接部 2和所述第二金属连接部 该平齐的所述第一金属连接部 2的至少部分边缘及所述第二金属连接部 4的至少部分边缘均露出于所述过孔 7内， 可以增大透明导电膜层 6与第一 金属连接部 2和第二金属连接部 4的接蝕面积， 以减少它们之间的接触电阻。
应当指出的是， 所述第一金属连接部 2的至少部分边缘与所述第二金属 连接部 4的至少部分边缘在垂直于阵列基板平面的方向上平齐。 因为在该相 平齐的边缘位置处， 第一金属连接部 2和第二金属连接部 4也可以被认为是 重叠的。 因此， 本第二实施例也可以作为上述第一实施例的一个特例。 事实 上， 在本第二实施例的情况下， 并不要求所述第一金属连接部 2的边缘及所 述第二金属连接部 4的边缘均必须露出于所述过孔 7内。 只要第一金属连接 部 2和所述第二金属连接部 4的一部分露出于所述过孔 7内即可。 比如， 第 一金属连接部 2的上表面的一部分形成为过孔 7底面， 而第二金属连接部 4 从过孔 7的侧表面突出。 第≡实施例
在进一步优选的实施例中， 为了实现所述第一金属连接部 2与所述第二 金属连接部 4在与阵列基板平面平行的方向的间隙为零， 以减少用于连通所 述第一金属连接部 2、 所述第二金属连接部 4的透明导电膜层 6的坡面结构， 所述第一金属连接部 2、 所述第二金属连接部 4的设置优选为以下结构形式： 如图 4所示， 在第三实施例中， 所述第二金属连接部 4位于所述第一金 属连接部 2的正上方。 即： 第二金属连接部 4在阵列基板平面方向上的投影 完全落在第一金属连接部 2在阵列基板平面方向上的投影区域内。 也可以相 反， 即： 第一金属连接部 2在阵列基板平面方向上的投影完全落在第二金属 连接部 4在阵列基板平面方向上的投影区域内。
所述过孔 7至少贯穿所述第二金属连接部 4、和设置于第一金属连接部 2 与第二金属连接部 4之间的第一绝缘层 3 , 使得第一金属连接部 2上表面的 一部分、 和第二金属连接部 4与过孔 7的交面均露出于过孔 7内。 所述至少 一部分透明导电膜层 6覆盖在所述过孔 7内， 以连接所述第一金属连接部 2 和所述第二金属连接部 4。 在上述各第一到第三实施例中， 所述阵列基板为薄膜晶体管阵列基板， 所述第一金属连接部 2和第二金属连接部 4位于所述阵列基板的周边区域（阵 列基板可以是显示基板， 也可以是其他用途的基板， 例如太阳能电池板等， 这里的周边区域， 是指在阵列基板周边用于信号线引出、 包括布线走线、 衬 垫等的区域， 例如显示基板外围的非显示区域等）。
在具体实施例中， 所述第一金属连接部 2可以为栅金属连接部， 所述第 二金属连接部 4可以为源 /漏金属连接部。所述栅金属连接部、所述源 /漏金属 连接部至少部分重叠， 仅仅设置在所述栅金属连接部、 所述源 /漏金属连接部 上的透明导电膜层 6即可直接将所述栅金属连接部、 所述源 Z漏金属连接部连 通， 减少了接触电阻。 透明导电膜层 6上与所述栅金属连接部、 所述源 /漏金 属连接部接触的部分相对于阵列基板上透明导电膜层整体所占的比例增大， 提高了透明导电膜层 6的利用率，同时减少了透明导电膜层 6断裂的可能性。
所述阵列基板上的所述栅金属连接部、 第一绝缘层 3、 所述源 /漏金属连 接部、 第二绝缘层 5依次设置在所述阵列基板的衬底基板 I上； 或，
所述阵列基板的所述源 /漏金属连接部、 第一绝缘层 3、 所述栅金属连接 部、 第二绝缘层 5依次设置在所述阵列基板的衬底基板 1上。
本实施例中， 所述栅金属连接部为所述阵列基板的栅线 （图中未示出） 的一端连接部， 所述源 /漏金属连接部为栅线引出线 （图中未示出） 的一端连 接部， 所述透明导电膜层用于通过所述过孔将所述栅线和所述栅线弓 i出线电 连接 或者，
所述源 /漏金属连接部为所述阵列基板的数据线 （图中未示出） 的一端连 接部， 所述栅金属连接部为所述阵列基板的数据线引出线 （图中未示出） 的 一端连接部， 所述透明导电膜层用于通过所述过孔将所述数据线和所述数据 线引出线电连接； 或者，
所述栅金属连接部和所述源 /漏金属连接部两者中之一为所述阵列基板 的信号线 （图中未示出） 的一端连接部， 另一为该信号线的修复线 （图中未 示出），所述透明导电膜层用于通过所述过孔将所述信号线和所述修复线电连 接， 其中所述信号线为栅线或数据线； 或者，
所述栅金属连接部和所述源 /漏金属连接部分别为所述阵列基板的公共 电极引线的不同线段 （图中未示出） 之间的连接部， 所述透明导电膜层用于 通过所述过孔将该不同线段电连接。 本发明另一实施例还提供一种显示装置， 包括上述的阵列基板。 在本实 施例中， 所述第二金属连接部的透明导电膜层在与所述衬底基板平行方向上 的长度大大缩短， 从而减小第一金属连接部、 第二金属连接部之间电阻的大 小， 提升了显示装置的画面质量。 在优选的实施例中仅采用一个过孔的设置 代替现有技术中的两个过孔的结构形式， 减少了透明导电膜层坡面的产生， 则大大减少了透明导电膜层断裂的可能性， 提高了显示装置质量可靠性。 本发明另一实施例还提供一种阵列基板的制造方法， 该阵列基板可以是 上述的任意一种类型的阵列基板， 所述方法包括：
通过构图工艺在阵列基板上形成位于不同层的第一金属连接部 2和第二 金属连接部 4;
通过构图工艺在阵列基板上形成用于连接所述第一金属连接部 2和第二 金属连接部 4的透明导电膜层 6;
所述方法还包括;在所述第一金属连接部 2与所述第二金属连接部 4之间 形成第一绝缘层 3 ;
且， 所述第一金属连接部 2与所述第二金属连接部 4在垂直于基板平面 的方向上至少部分重叠。
作为优选的方法， 还可以包括： 在阵列基板顶层的所述第一金属连接部 2或所述第二金属连接部 4上形成第二绝缘层 5;
通过构图工艺， 贯穿所述第二绝缘层 3和第一绝缘层 3形成过孔 7 , 所 述过孔 7露出所述第一金属连接部的至少一部分以及所述第二金属连接部的 至少一部分 ；
通过构图工艺， 在所述过孔 7上形成所述透明导电膜层 6以连接所述第 一金属连接部 3和所述第二金属连接部 4。 在此， 需要说明的是， 上述各方法的各步骤执行的顺序可以不按照上述 撰写的顺序进行， 本领域技术人员可以根据本领域的常用方法， 设置第一金 属连接部、 第二金属连接部、 第一绝缘层、 第二绝缘层、 过孔以及透明导电 膜层等。 另外， 构图工艺也可以是本领域常用的构图工艺， 在此不再详细描 述。 以上所述为本发明较佳实施例， 应当指出， 对于本领域普通技术人员来 说， 在不脱离本发明所述原理的前提下， 还可以作出若干改迸和润饰， 这些 改迸和润饰也应视为本发明保护范 。

Claims

1. 一种阵列基板， 包括： 位于不同层的第一金属连接部和第二金属连接 部，还包括用于连接所述第一金属连接部和第二金属连接部的透明导电膜层； 其特征在于， 所述第一金属连接部与所述第二金属连接部通过第一绝缘 层绝缘； 所述第一金属连接部与所述第二金属连接部在垂直于阵列基板平面 的方向上至少部分重叠。
2. 根据权利要求 1所述的阵列基板， 其特征在于， 还包括：
贯穿所述第一绝缘层设置过孔， 使得所述第一金属连接部的至少一部分 以及所述第二金属连接部的至少一部分露出于所述过孔内； 所述透明导电膜 层的至少一部分覆盖于所述过孔内以连接所述第一金属连接部和所述第二金 属连接部。
3. 根据权利要求 1所述的阵列基板， 其特征在于， 还包括：
与所述第二金属连接部同层或在所述第二金属连接部上形成的第二绝缘 层；
贯穿所述第二绝缘层和第一绝缘层的过孔， 所述第一金属连接部的至少 一部分以及所述第二金属连接部的至少一部分露出于所述过孔内； 所述透明 导电膜层的至少一部分覆盖于所述过孔内以连接所述第一金属连接部和所述 第二金属连接部。
4. 根据权利要求 2或 3所述的阵列基板， 其特征在于， 所述第一金属连 接部的至少部分边缘与所述第二金属连接部的至少部分边缘在垂直于阵列基 板平面的方向上平齐。
5. 根据权利要求 4所述的阵列基板， 其特征在于， 所述第一金属连接部 与所述第二金属连接部的平齐的所述边缘的至少一部分露出于所述过孔内。
6. 根据权利要求 2或 3所述所述的阵列基板， 其特征在于， 所述第二金 属连接部位于所述第一金属连接部的正上方。
7. 根据权利要求 6所述的阵列基板， 其特征在于， 所述过孔贯穿所述第 二金属连接部，并且所述第一金属连接部上表面的至少一部分露出于过孔内。
8. 根据权利要求 1-7任一项所述的阵列基板， 其特征在于， 所述阵列基 板为薄膜晶体管阵列基板， 所述第一金属连接部和第二金属连接部位于所述 阵列基板的周边区域； 所述第一金属连接部为栅金属连接部， 所述第二金属 连接部为源 Z漏金属连接部。
9. 根据权利要求 8所述的阵列基板， 其特征在于， 所述阵列基板上的所 述栅金属连接部、 第一绝缘层、 所述源 /漏金属连接部、 第二绝缘层依次设置 在所述阵列基板的衬底基板上； 或，
所述阵列基板的所述源 /漏金属连接部、第一绝缘层、所述栅金属连接部、 第二绝缘层依次设置在所述阵列基板的衬底基板上。
10. 根据权利要求 8或 9所述的阵列基板， 其特征在于，
所述栅金属连接部为所述阵列基板的栅线的一端连接部， 所述源 /漏金属 连接部为栅线引出线的一端连接部， 所述透明导电膜层用于通过所述过孔将 所述栅线和所述栅线引出线电连接； 或者，
所述源 /漏金属连接部为所述阵列基板的数据线的一端连接部， 所述栅金 属连接部为所述阵列基板的数据线引出线的一端连接部， 所述透明导电膜层 用于通过所述过孔将所述数据线和所述数据线引出线电连接； 或者，
所述栅金属连接部和所述源 /漏金属连接部两者中之一为所述阵列基板 的信号线的一端连接部， 另一为该信号线的修复线， 所述透明导电膜层用于 通过所述过孔将所述信号线和所述修复线电连接， 其中所述信号线为栅线或 数据线； 或者，
所述栅金属连接部和所述源 Z漏金属连接部分别为所述阵列基板的公共 电极引线的不同线段之间的连接部， 所述透明导电膜层用于通过所述过孔将 该不同线段电连接。
11. 根据权利要求 1-7任一项所述的阵列基板，所述阵列基板是显示基板 或太阳能电池板。
12. 一种显示装置， 其特征在于， 包括权利要求 1 10任一项所述的阵列 基板。
13.—种阵列基板的制造方法， 包括：
通过构图工艺在衬底基板上形成位于不同层的第一金属连接部和第二金 属连接部； 通过构图工艺形成用于连接所述第一金属连接部和第二金属连接部的透 明导电膜层；
其特征在于， 所述方法还包括：
在所述第一金属连接部与所述第二金属连接部之间形成第一绝缘层； 且， 所述第一金属连接部与所述第二金属连接部在垂直于阵列基板平面 的方向上至少部分重叠。
14. 根据权利要求 13所述的阵列基板的制造方法， 其特征在于， 还包括 在阵列基板顶层的所述第一金属连接部或所述第二金属连接部上形成第 二绝缘层；
通过构图工艺， 贯穿所述第二绝缘层和第一绝缘层形成过孔， 所述过孔 露出所述第一金属连接部的至少一部分以及所述第二金属连接部的至少一部 分 ；
通过构图工艺， 在所述过孔上形成所述透明导电膜层以连接所述第一金 属连接部和所述第二金属连接部。
15. 根据权利要求 13或 14所述的阵列基板的制造方法， 其特征在于， 所述阵列基板是权利要求 1 -11任一项所述的阵列基板。
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