CN116779616A - 显示基板及其制作方法、显示装置 - Google Patents

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Abstract

本公开提供一种显示基板及其制作方法、显示装置。显示基板包括：衬底基板；第一信号传输线，设置在所述衬底基板上，其包括同层设置的第一子传输线和第二子传输线，所述第一子传输线和所述第二子传输线并排设置且电连接；第一绝缘层，设置在第一信号传输线远离衬底基板的一侧；第二信号传输线，设置在第一绝缘层远离衬底基板的一侧，并通过贯穿第一绝缘层的第一过孔与第一子传输线连接；第二绝缘层，设置在第二信号传输线远离衬底基板的一侧；第一连接件，设置在第二绝缘层远离衬底基板的一侧，第一连接件通过贯穿第二绝缘层的第二过孔与第二信号传输线连接，并通过贯穿第一绝缘层和第二绝缘层的第三过孔与第二子传输线连接。

Description

显示基板及其制作方法、显示装置
技术领域
本公开涉及显示技术领域，具体涉及一种显示基板及其制作方法、显示装置。
背景技术
在显示基板中，非显示区设置有栅极驱动电路，其包括多个级联的移位寄存器单元，多个移位寄存器单元依次向显示基板上的栅线提供扫描信号。其中，每个移位寄存器单元还与时钟信号线连接，从而在时钟信号线上的时钟信号的控制下，输出扫描信号。因此，移位寄存器单元与时钟信号线之间的连接稳定性直接影响了移位寄存器单元的输出。
发明内容
本公开提出了一种显示基板及其制作方法、显示装置。
第一方面，本公开提供一种显示基板，包括：
衬底基板；
第一信号传输线，设置在所述衬底基板上，其包括同层设置的第一子传输线和第二子传输线，所述第一子传输线和所述第二子传输线并排设置且电连接；
第一绝缘层，设置在所述第一信号传输线远离所述衬底基板的一侧；
第二信号传输线，设置在所述第一绝缘层远离所述衬底基板的一侧，并通过贯穿所述第一绝缘层的第一过孔与所述第一子传输线连接；
第二绝缘层，设置在所述第二信号传输线远离所述衬底基板的一侧；
第一连接件，设置在所述第二绝缘层远离所述衬底基板的一侧，所述第一连接件通过贯穿所述第二绝缘层的第二过孔与所述第二信号传输线连接，并通过贯穿所述第一绝缘层和所述第二绝缘层的第三过孔与所述第二子传输线连接。
在一些实施例中，所述第二过孔在所述衬底基板上的正投影位于所述第一过孔在所述衬底基板上的正投影范围内。
在一些实施例中，所述第一过孔在所述衬底基板上的正投影位于所述第二信号传输线在所述衬底基板上的正投影范围内。
在一些实施例中，所述第二信号传输线包括：导电部和与所述导电部连接的传输部，所述导电部沿所述第一子传输线的长度方向延伸，所述传输部的延伸方向与所述导电部的延伸方向交叉；所述第一过孔在所述衬底基板上的正投影位于所述导电部在所述衬底基板上的正投影范围内；
所述第一过孔在所述导电部宽度方向上的尺寸为所述导电部宽度的0.4～0.6倍，所述第二过孔在所述导电部宽度方向上的尺寸为所述导电部宽度的0.2～0.5倍。
在一些实施例中，所述第一连接件包括：第一连接部分、第二连接部分以及连接在二者之间的第一爬坡部，所述第一连接部分与所述第二信号传输线相对设置，所述第二连接部分在所述衬底基板上的正投影与所述第一子传输线和所述第二子传输线之间的间隔区域相对设置，所述第一连接部分包括：第一搭接部和第二爬坡部，所述第二爬坡部位于所述第二过孔内，所述第一搭接部位于所述第二过孔外部，且连接所述第一爬坡部与所述第二爬坡部；
其中，所述第一爬坡部的坡度角在35°～64°之间；所述第二爬坡部的坡度角在35°～62°之间。
在一些实施例中，所述第一过孔的深度在之间，所述第二过孔的深度在/>之间，所述第三过孔的深度在/>之间。
在一些实施例中，所述第二信号传输线包括：导电部和与所述导电部连接的传输部，所述导电部沿所述第一子传输线的长度方向延伸，所述传输部的延伸方向与所述导电部的延伸方向交叉；
所述第一过孔在所述衬底基板上的正投影为第一投影，所述导电部在所述衬底基板上的正投影为第二投影；所述第一投影的一部分超出所述第二投影，并位于所述第二投影靠近所述第二子传输线的一侧。
在一些实施例中，所述第一连接件包括：第一连接部分、第二连接部分以及连接在二者之间的第一爬坡部，所述第一连接部分与所述第二信号传输线相对设置，所述第二连接部分在所述衬底基板上的正投影与所述第一子传输线和所述第二子传输线之间的间隔区域相对设置，所述第一连接部分包括：第一搭接部和第二爬坡部，所述第二爬坡部位于所述第二过孔内，所述第一搭接部位于所述第二过孔外部，且连接所述第一爬坡部与所述第二爬坡部；
其中，所述第一爬坡部的坡度角在20°～45°之间；所述第二爬坡部的坡度角在20°～42°之间。
在一些实施例中，所述第一过孔的深度在之间，所述第二过孔的深度在/>之间，所述第三过孔的深度在/>之间。
在一些实施例中，所述第一过孔在所述导电部宽度方向上的尺寸为所述导电部宽度的0.4～0.6倍，所述第二过孔在所述导电部宽度方向上的尺寸为所述导电部宽度的0.7～1.1倍。
在一些实施例中，沿靠近所述衬底基板的方向，所述第一过孔的横截面积、所述第二过孔的横截面积均逐渐减小；
其中，所述第一过孔的孔壁的坡度角小于所述第二过孔的孔壁的坡度角。
在一些实施例中，所述第二绝缘层的厚度在之间。
在一些实施例中，所述第一连接件和所述第二信号传输线的数量均为多个，所述第一信号传输线与多个所述第一连接件连接，每个所述第一连接件通过多个所述第二过孔与一条所述第二信号传输线连接，并通过多个所述第三过孔与所述第二子传输线连接，同一个所述第一连接件所对应的多个第三过孔沿所述第一信号传输线的延伸方向排列，同一个所述第一连接件所对应的多个第二过孔沿所述第一信号传输线的延伸方向排列。
在一些实施例中，同一个所述第一连接件所对应的多个第二过孔在所述衬底基板上的正投影，位于同一个所述第一过孔在所述衬底基板上的正投影范围内。
在一些实施例中，所述显示基板包括显示区和非显示区，所述显示区包括多个子像素，每个所述子像素中设置有薄膜晶体管；
所述第一信号传输线、所述第二信号传输线和所述第一连接件均位于所述非显示区，所述第一信号传输线与所述薄膜晶体管的栅极同层设置，所述第二信号传输线与所述薄膜晶体管的源极、漏极同层设置。
在一些实施例中，每个所述子像素中还设置有像素电极和第二连接件，所述第一绝缘层和所述第二绝缘层均覆盖所述显示区，所述像素电极位于所述第一绝缘层与所述衬底基板之间，所述第二连接件位于所述第二绝缘层远离所述衬底基板的一侧，并通过贯穿所述第二绝缘层的第四过孔与所述薄膜晶体管的漏极连接，通过贯穿所述第一绝缘层和所述第二绝缘层的第五过孔与所述像素电极连接，
所述第二连接件与所述第一连接件同层设置。
在一些实施例中，所述薄膜晶体管的源极和漏极位于所述薄膜晶体管的有源层远离所述衬底基板的一侧，所述源极和所述漏极均与所述有源层直接接触，且所述源极和所述漏极在所述衬底基板上的正投影均位于所述有源层在所述衬底基板上的正投影范围内。
在一些实施例中，所述第二信号传输线包括搭接部，所述搭接部在所述衬底基板上的正投影位于所述第一过孔在所述衬底基板上的正投影外部，
所述显示基板还包括半导体冗余部，其位于所述第一绝缘层与所述搭接部之间，所述半导体冗余部与所述薄膜晶体管的有源层同步形成。
在一些实施例中，所述显示基板包括显示区和非显示区，所述第一信号传输线和所述第二信号传输线均位于所述非显示区，所述非显示区中还设置有多个移位寄存器单元；
所述第一信号传输线为时钟信号线，所述第二信号传输线的数量为多条，每条所述第二信号传输线连接在所述第一信号传输线与一个所述移位寄存器单元之间，不同的第二信号传输线连接不同的移位寄存器单元。
在一些实施例中，所述第一信号传输线还包括多个连接部，所述多个连接部连接在所述第一子传输线和第二子传输线之间。
第二方面，本公开提供一种显示基板的制作方法，包括：
在衬底基板上形成包括第一信号传输线的图形，所述第一信号传输线包括并排设置且电连接的第一子传输线和第二子传输线；
在所述第一信号传输线远离所述衬底基板的一侧形成第一绝缘层；
在对应于所述第一子传输线的位置形成贯穿所述第一绝缘层的第一过孔；
在所述第一绝缘层远离所述衬底基板的一侧形成包括第二信号传输线的图形，所述第二信号传输线通过所述第一过孔与所述第一子传输线连接；
在所述第二信号传输线远离所述衬底基板的一侧形成第二绝缘层；
在对应于所述第二信号传输线的位置形成贯穿所述第二绝缘层的第二过孔，在对应于所述第二子传输线的位置，形成贯穿所述第一绝缘层和所述第二绝缘层的第三过孔；
在所述第二绝缘层远离所述衬底基板的一侧形成包括第一连接件的图形，所述第一连接件通过所述第二过孔与所述第二信号传输线连接，并通过所述第三过孔与所述第二子传输线连接。
在一些实施例中，所述显示基板包括显示区和非显示区，所述显示区包括多个子像素；所述制作方法还包括：在每个子像素中形成薄膜晶体管；
其中，所述第一信号传输线、所述第二信号传输线和所述第一连接件均位于所述非显示区，所述第一信号传输线与所述薄膜晶体管的栅极同步形成，所述第二信号传输线与所述薄膜晶体管的源极、漏极同步形成。
在一些实施例中，所述第一绝缘层和所述第二绝缘层均覆盖所述显示区，所述制作方法还包括：
在形成所述第一绝缘层之前，在每个所述子像素中形成像素电极；
在形成所述第二绝缘层之后，形成贯穿所述第二绝缘层的第四过孔以及贯穿所述第一绝缘层和所述第二绝缘层的第五过孔；
形成第二连接件，所述第二连接件通过所述第四过孔与所述薄膜晶体管的漏极连接，并通过所述第五过孔与所述像素电极连接；
其中，所述第二连接件与所述第一连接件同步形成。
在一些实施例中，在形成所述第一过孔之前，所述制作方法还包括：形成半导体层；
形成所述第一过孔的步骤包括：对所述半导体层和所述第一绝缘层进行刻蚀，以形成所述第一过孔。
在一些实施例中，所述第二信号传输线、所述薄膜晶体管的源极、漏极和有源层通过以下步骤形成：
在所述半导体层远离所述衬底基板的一侧依次形成源漏金属层和光刻胶层；
对所述光刻胶层进行阶梯曝光和显影，以至少形成第一光刻胶部和第二光刻胶部，所述第一光刻胶部位于待形成所述有源层的区域，且包括：对应于所述源极的第一部分、对应于所述漏极的第二部分、以及位于所述第一部分与所述第二部分之间的第三部分；所述第二光刻胶部位于待形成所述第二信号传输线的区域，所述第一部分、所述第二部分和所述第二光刻胶部的厚度均大于所述第三部分的厚度；
对所述源漏金属层和半导体层进行刻蚀，以形成对应于所述第一光刻胶部的有源层和中间电极，以及对应于所述第二光刻胶部的第二信号传输线和半导体冗余部；
对所述光刻胶图形进行灰化，以减薄所述第一光刻胶部的第一部分、第二部分和所述第二光刻胶部，并去除所述第一光刻胶部的第三部分；
对所述中间电极进行刻蚀，以形成所述源极和所述漏极。
第三方面，本公开提供一种显示装置，包括上述的显示基板。
附图说明
附图是用来提供对本公开的进一步理解，并且构成说明书的一部分，与下面的具体实施方式一起用于解释本公开，但并不构成对本公开的限制。在附图中：
图1为一示例中提供的栅极驱动电路的示意图。
图2A为一示例中提供的时钟信号线的示意图。
图2B为图2A中Q区域的放大示意图。
图3为沿图2B中A-A’线的剖视图。
图4为本公开的一些实施例中提供的显示基板局部区域的平面图。
图5A为本公开的一些实施例中提供的沿图4中B-B’线的剖视图。
图5B为图5A中的第一连接件的示意图。
图5C是本公开的另一些实施例中提供的沿图4中B-B’线的局部剖视图。
图6为本公开的另一些实施例中提供的显示基板局部区域的平面图。
图7为沿图6中C-C’线的剖视图。
图8为本公开的一些实施例中提供的显示基板的显示区的局部平面图。
图9为本公开的一些实施例中提供的显示基板的剖视图。
图10为本公开的另一些实施例中提供的显示基板的剖视图。
图11为本公开的一些实施例中提供的显示基板的制作方法流程图。
图12至图18为本公开的一些实施例中提供的显示基板制作过程中的结构示意图。
图19至图30为本公开的另一些实施例中提供的显示基板制作过程中的结构示意图。
具体实施方式
为使本公开实施例的目的、技术方案和优点更加清楚，下面将结合本公开实施例的附图，对本公开实施例的技术方案进行清楚、完整地描述。显然，所描述的实施例是本公开的一部分实施例，而不是全部的实施例。基于所描述的本公开的实施例，本领域普通技术人员在无需创造性劳动的前提下所获得的所有其他实施例，都属于本公开保护的范围。
这里用于描述本公开的实施例的术语并非旨在限制和/或限定本公开的范围。例如，除非另外定义，本公开使用的技术术语或者科学术语应当为本发明所属领域内具有一般技能的人士所理解的通常意义。应该理解的是，本公开中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。除非上下文另外清楚地指出，否则单数形式“一个”、“一”或者“该”等类似词语也不表示数量限制，而是表示存在至少一个。“包括”或者“包含”等类似的词语意指出现在“包括”或者“包含”前面的元件或者物件涵盖出现在“包括”或者“包含”后面列举的元件或者物件及其等同，并不排除其他元件或者物件。“上”、“下”、“左”、“右”等仅用于表示相对位置关系，当被描述对象的绝对位置改变后，则所述相对位置关系也可能相应地改变。
在下面的描述中，当元件或层被称作“在”另一元件或层“上”或“连接到”另一元件或层时，该元件或层可以直接在所述另一元件或层上、直接连接到所述另一元件或层，或者可以存在中间元件或中间层。然而，当元件或层被称作“直接在”另一元件或层“上”、“直接连接到”另一元件或层时，不存在中间元件或中间层。术语“和/或”包括一个或更多个相关列出项的任意和全部组合。
在附图中，为了清楚，放大了层、膜、面板、区域等的厚度。在本文中参照作为理想化实施方式的示意图的横截面图描述示例性实施方式。这样，将预计到作为例如制造技术和/或公差的结果的与图的形状的偏差。因而，本文中描述的实施方式不应解释为限于如本文中所示的区域的具体形状，而是包括由例如制造所导致的形状方面的偏差。例如，图示或描述为平坦的区域可典型地具有粗糙的和/或非线性的特征。此外，所图示的尖锐的角可为圆形的。因而，图中所示的区域在本质上是示意性的，并且它们的形状不意图图示区域的精确形状，且不意图限制本权利要求的范围。
图1为一示例中提供的栅极驱动电路的示意图，如图1所示，栅极驱动电路包括：多个级联的移位寄存器单元(如图1中所示的GOA1、GOA2、GOA3、GOA4……)，其中，第一级移位寄存器单元GOA1的输入端INPUT连接起始信号线STV，第二级以及第二级之后的每级移位寄存器单元的输入端INPUT连接上一级移位寄存器单元的输出端OUTPUT，除最后一级之外的其余每级移位寄存器单元的输出端OUTPUT连接上一级移位寄存器单元的复位端RESET。每级移位寄存器单元的第一电压端VSS连接第一电源线V1，第一电源线V1可以为低电平信号线。每级移位寄存器单元的时钟信号端CLK连接一条时钟信号线，例如，如图1所示，奇数级移位寄存器单元的时钟信号端CLK连接时钟信号线CLK1，偶数级移位寄存器单元的时钟信号端CLK连接时钟信号线CLK2。每级移位寄存器单元的输出端OUTPUT(如图1中的OUT1、OUT2、OUT3、OUT4……)连接一条栅线，多级移位寄存器单元依次向相应的栅线输出扫描信号。
其中，对于每个移位寄存器单元而言，在移位寄存器单元的输出阶段，其连接的时钟信号线上的时钟信号处于有效电平状态(例如，高电平状态)，同时，移位寄存器单元的时钟信号端CLK与输出端OUTPUT导通，从而使得移位寄存器单元输出有效电平信号。因此，移位寄存器单元与时钟信号线之间的连接稳定性是移位寄存器单元能否正常输出的重要决定因素。
时钟信号线可为实线或网格状结构，可依据实际生产工艺进行设置。图2A为一示例中提供的时钟信号线的示意图，如图2A所示，时钟信号线包括多条子信号线和多个连接部CLKc，多条子信号线包括：第一子信号线CLKa、第二子信号线CLKb和多条第三子信号线CLKd，其中，第一子信号线CLKa可以为连续的一条实体线，也可以如图2A所示，包括连接在一起的两条分支线CLKa1和CLKa2。CLKd与CLKa的位置可互换，即CLKa与CLKb之间也可设置一条或多条CLKd。多条子信号线和多个连接部CLKc同层设置并交叉，形成为网格状结构。这样可以在进行显示面板的封装工艺时，网格状的时钟信号线可以透过更多的光线，从而有利于封框胶的固化。
图2B为图2A中Q区域的放大示意图，图2B中的连接件3可以作为图2A中A区域中的连接节点。图3为沿图2B中A-A’线的剖视图，如图2A至图3所示，移位寄存器单元的时钟信号端CLK通过信号传输线2与时钟信号线CLK1连接，其中，时钟信号线CLK1的第一子信号线CLKa和第二子信号线CLKb同层设置，时钟信号线CLK1远离衬底基板1的一侧设置有第一绝缘层4，信号传输线2位于第一绝缘层4远离衬底基板1的一侧，信号传输线2在衬底基板1上的正投影与第一子信号线CLKa在衬底基板1上的正投影至少部分重叠。信号传输线2通过连接件3与时钟信号线CLK1连接。如图1和图3所示，信号传输线2远离衬底基板1的一侧设置有第二绝缘层5，连接件3位于第二绝缘层5远离衬底基板1的一侧，连接件3通过贯穿第二绝缘层5的过孔V1’与信号传输线2连接，并通过贯穿第一绝缘层4和第二绝缘层5的过孔V2’与时钟信号线CLK1连接。
如图3所示，连接件3的第一部分3a位于信号传输线2远离衬底基板1的一侧，连接件3的第二部分3b位于第一子信号线CLKa与第二子信号线CLKb之间的间隔位置，由于信号传输线2和第一子信号线CLKa具有一定的厚度，因此，连接件3的第一部分3a与第二部分3b之间会形成爬坡部3c，这样将导致显示基板上产生静电时，爬坡部3c容易发生断裂，例如，爬坡部3c的顶端与第一部分3a断开，和/或，爬坡部3c的底端与连接件3的第二部分3b断开，从而时钟信号线CLK1上的信号无法通过连接件3传输至信号传输线2，进而导致移位寄存器单元无法正常输出扫描信号。
为了解决上述技术问题，本公开提供一种显示基板，图4为本公开的一些实施例中提供的显示基板局部区域的平面图，图5A为本公开的一些实施例中提供的沿图4中B-B’线的剖视图，图5B为图5A中的第一连接件的示意图。如图4至图5B所示，显示基板包括衬底基板10，以及设置在衬底基板10上的：第一信号传输线60、第一绝缘层40、第二信号传输线20、第二绝缘层50和第一连接件30。
其中，衬底基板10可以为玻璃材质的硬质基板，也可以为PI等材质的柔性基板。第一信号传输线60包括同层设置的第一子传输线61和第二子传输线62，第一子传输线61和第二子传输线62并排设置且电连接。另外，第一子传输线61和第二子传输线62之间可以设置多个连接部63，多个连接部63与第一子传输线61、第二子传输线62可以连接为一体结构。第一子传输线61与第二子传输线62的延伸方向可以相同或基本相同。
需要说明的是，本公开中的“同层设置”是指两个结构是由同一个材料层经过构图工艺形成的，故二者在层叠关系上是处于同一个层之中的；但这并不表示二者与衬底基板10之间的距离必定相同。
第一绝缘层40位于第一信号传输线60远离衬底基板10的一侧，其对应于第一子传输线61的位置设置有第一过孔V1。第一绝缘层40的材料可以包括氮化硅、氧化硅、氮氧化硅中的一者或多者。
第二信号传输线20位于第一绝缘层40远离衬底基板10的一侧，并通过第一过孔V1与第一子传输线61连接。
第二绝缘层50设置在第二信号传输线20远离衬底基板10的一侧，其材料可以包括氮化硅、氧化硅、氮氧化硅中的一者或多者。第二绝缘层50对应于第二信号传输线20的位置设置有第二过孔V2。
第一连接件30设置在第二绝缘层50远离衬底基板10的一侧，第一连接件30通过第二过孔V2与第二信号传输线20连接，并通过贯穿第一绝缘层40和第二绝缘层50的第三过孔V3与第二子传输线62连接。具体地，如图5A所示，第一连接件30包括：第一连接部分31、第二连接部分32和第三连接部分34，第一连接部分31与第二信号传输线20相对设置，并位于第二信号传输线20远离衬底基板10的一侧，第一连接部分31通过第二过孔V2与第二信号传输线20连接；第二连接部分32与第一子传输线61和第二子传输线62之间的间隔区域相对设置，第三连接部分34位于第二子传输线62远离衬底基板10的一侧，并通过第三过孔V3与第二子传输线62连接。另外，由于第一连接部分31下方的膜层厚度较大，第二连接部分32下方的膜层厚度较小，因此，第一连接件30的第一连接部分31与第二连接部分32之间形成有第一爬坡部33，同理，第二连接部分32与第三连接部分34之间形成有第三爬坡部35。本公开实施例中所谓的两个结构“相对设置”是指，该两个结构在衬底基板10上的正投影存在交叠。
在本公开实施例中，第一连接件30将第二信号传输线20与第一信号传输线60的第二子传输线62连接，同时，第二信号传输线20还通过第一过孔V1与第一信号传输线60的第一子传输线61连接，因此，即使第一连接件30的第一爬坡部33受静电或其他因素影响而发生断裂，第一信号传输线60上的信号也可以通过第一过孔V1传输至第二信号传输线20。而当第一连接件30的第一爬坡部未发生断裂时，第一信号传输线60上的信号可以通过第一过孔V1传输至第二信号传输线20，也可以通过第一连接件30传输至第二信号传输线20，从而确保了第一信号传输线60与第二信号传输线20之间的连接可靠性和耐电流性，即第一信号传输线60与第二信号传输线20相比于现有技术，可承载更大的输入电流。
本公开实施例对第一信号传输线60和第二信号传输线20的数量不做限定，在一些实施例中，第一信号传输线60的数量为一条，第二信号传输线20的数量为多条，第一信号传输线60与多条第二信号传输线20连接；或者，第一信号传输线60和第二信号传输线20均为多条，每条第一信号传输线60与多条第二信号传输线20连接。应当理解的是，无论第一信号传输线60和第二信号传输线20的数量如何设置，每条第二信号传输线20均通过一个第一连接件30与第一信号传输线60连接，不同的第二信号传输线20连接不同的第一连接件30。
在一个具体示例中，显示基板包括显示区和非显示区，非显示区设置有多个移位寄存器单元，第一信号传输线60、第二信号传输线20、第一连接件30均位于非显示区。第一信号传输线60可以为一条，该条第一信号传输线60可以用作时钟信号线；第二信号传输线20为多条，每条第二信号传输线20连接在第一信号传输线60与一个移位寄存器单元之间，不同的第二信号传输线20连接不同的移位寄存器单元。或者，第一信号传输线60的数量为多条，不同的第一信号传输线60用作不同的时钟信号线；第二信号传输线20的数量为多条，每条第二信号传输线20连接一条第一信号传输线60和一个移位寄存器单元，不同的第二信号传输线20连接不同的移位寄存器单元。
需要说明的是，上述示例中将第一信号传输线60用作时钟信号线，将第二信号传输线20用作时钟信号线与移位寄存器单元之间的传输线，仅为一种示例性说明，实际应用中，还可以第一信号传输线60和第二信号传输线20用作其他结构。例如，可以将第一信号传输线60用作扇出线，第二信号传输线20用作数据线引出部，其中，数据线引出部为数据线延伸至非显示区中的部分，扇出线连接在数据线引出部与数据驱动芯片之间，从而将数据驱动芯片提供的数据信号传输至相应的数据线。又例如，将多条第一信号传输线60中的一部分用作时钟信号线，将其余的第一信号传输线60用作扇出线；将多条第二信号传输线20中的一部分用作时钟信号线与移位寄存器单元之间的传输线，将其余的第二信号传输线20用作数据线引出部。
如图4所示，第一信号传输线60的第二子传输线62位于第一子传输线61沿第一方向的一侧，第一子传输线61和第二子传输线62均沿第二方向延伸，例如，第一方向与第二方向垂直。第二信号传输线20可以包括连接为一体的导电部21和传输部22，导电部21沿第二方向延伸，第一过孔V1在衬底基板10上的正投影位于导电部21在衬底基板上的正投影范围内，导电部21通过第一过孔V1与第一子传输线61连接，传输部22沿第一方向延伸。当第一信号传输线60用作时钟信号线时，传输部22可以连接在导电部21与移位寄存器单元的时钟信号端之间。
如图4和图5A所示，在一些实施例中，第二过孔V2在衬底基板10上的正投影位于第二信号传输线20在衬底基板10上的正投影范围内，以保证第一连接件30与第二信号传输线20之间的连接稳定性。当然，第二过孔V2在衬底基板10上的正投影也可以超出第二信号传输线20在衬底基板10上的正投影。
在一些实施例中，第二过孔V2在衬底基板10上的正投影可以位于第一过孔V1在衬底基板10上的正投影范围内，这样可以保证第二过孔V2的底部位于平整的表面上，从而进一步提高第一连接件30与第二信号传输线20的连接可靠性。
如图4和图5A所示，在一些实施例中，第一过孔V1在衬底基板10上的正投影位于第二信号传输线20的导电部21在衬底基板10上的正投影范围内。
在一些实施例中，第一过孔V1在导电部21宽度方向(即第一方向)上的尺寸d1为导电部21宽度的0.4～0.6倍，第二过孔V2在第一方向上的尺寸d2为导电部21宽度的0.2～0.5倍。
在一个示例中，导电部21的宽度在15μm～25μm之间，第一过孔V1在第一方向上的尺寸d1在8μm～12μm之间，第二过孔V2在第一方向上的尺寸d2在4μm～8μm之间。例如，导电部21的宽度为19.6μm，第一过孔V1在第一方向上的尺寸d1为9.6μm，第二过孔V2在第一方向上的尺寸d2为6.0μm。导电部21具有相对设置且沿第二方向延伸的第一边缘和第二边缘，第一过孔V1在衬底基板10上的正投影与第一边缘在衬底基板10上的正投影之间的距离d3可以等于第一过孔V1在衬底基板10上的正投影与第二边缘在衬底基板10上的正投影之间的距离d4。第二过孔V2在衬底基板10上的正投影与第一边缘在衬底基板10上的正投影之间的距离d5可以等于第二过孔V2在衬底基板10上的正投影与第二边缘在衬底基板10上的正投影之间的距离的d6。例如，d5和d6均可以在3～6μm之间，这种情况下，即使在制备过程中发生工艺波动，也可以保证第二过孔V2在衬底基板10上正投影位于导电部61在衬底基板10上的正投影内，从而保证第一连接件30与导电部的稳定连接。
本公开实施例对第一过孔V1和第二过孔V2的形状不做限定，在一个示例中，第一过孔V1和第二过孔V2在衬底基板10上的正投影可以均为矩形。另外，在本公开实施例中，每个第一连接件30可以通过多个第二过孔V2与第二信号传输线20连接，并通过多个第三过孔V3与第一信号传输线60的第二子传输线62连接，从而保证连接可靠性。在一个示例中，同一个第一连接件30所对应的多个第三过孔V3沿第一信号传输线60的延伸方向(即第二方向)排列，同一个第一连接件30所对应的多个第二过孔V2沿第二方向排列。
其中，同一个第一连接件30所对应的多个第二过孔V2在衬底基板10上的正投影位于同一个第一过孔V1在衬底基板10上的正投影范围内，从而降低工艺难度。
在一些实施例中，如图4和图5A所示，第二过孔V2在衬底基板10上的正投影位于第一连接件30在衬底基板10上的正投影内部，且两个正投影的边界无接触；例如，第一连接件30具有沿第二方向延伸的第一边和第二边，第一边位于第二过孔V2远离第三过孔V3的一侧，第二边位于第三过孔V3远离第二过孔V2的一侧，第一边在衬底基板10上的正投影与第二过孔V2在衬底基板10上的正投影之间的距离d7在5μm～8μm之间，这样，在第一连接件30的制备过程中，即使存在工艺波动，也可以保证第一连接件30完全覆盖第二过孔V2，从而保证第一连接件30与第二信号传输线20的稳定连接。例如，第一边在衬底基板10上的正投影与第一过孔V1在衬底基板10上的正投影之间的距离d7为5μm或6μm或7μm或8μm。同样地，第二边在衬底基板10上的正投影与第三过孔V3在衬底基板10上的正投影之间的距离d8在5μm～8μm之间，这样，在第一连接件30的制备过程中，即使存在工艺波动，也可以保证第一连接件30完全覆盖第三过孔V3，从而保证第一连接件30与第二子传输线62的稳定连接。例如，第二边在衬底基板10上的正投影与第三过孔V3在衬底基板10上的正投影之间的距离d8为5μm或6μm或7μm或8μm。
在一些实施例中，第二绝缘层50的厚度在之间，例如，第二绝缘层50的厚度在/>之间，从而有利于降低第一连接件30的第一爬坡部33的倾斜角度，降低第一连接件30断裂的可能性。例如，第二绝缘层50的厚度为/>或/>或或/>
在一些实施例中，第一信号传输线60的厚度可以在之间，例如，第一信号传输线60的厚度为/>或/>或/>或/>或/>第一绝缘层40的厚度可以为/>之间，例如，第一绝缘层40的厚度为/>或/>或或/>或/>第二信号传输线20的厚度可以在/>之间，例如，第二信号传输线20的厚度为/>或/>或/>或/>或/>
在一些实施例中，第二过孔V2与第一过孔V1的深度之差可以在 之间，第一过孔V1的深度与第二过孔V2的深度之和再减去第三过孔V3的深度后的值可以在之间，第三过孔V3的深度减去第二过孔V2的深度的值可以小于或等于其中，第一过孔V1的深度可以与第一绝缘层40的厚度相同，第三过孔V3的深度可以为第一绝缘层40与第二绝缘层50的厚度之和；第二过孔V2的深度是指，第一连接件30位于第二绝缘层50上表面的部分与第一连接件30落入第二过孔V2最底部的部分之间的高度差。可选地，第一过孔V1的深度可以在/>之间，第二过孔V2的深度可以在之间，第三过孔V3的深度可以在/>之间，从而有利于减小第一连接件30各位置处的坡度。
结合图5A和图5B所示，第一连接件30的第一连接部分31具体可以包括：第一搭接部31a、第二爬坡部31b和第一平坦部31c，其中，第二爬坡部31b和第一平坦部31c均位于第二过孔V2内。第二信号传输线20包括位于第一过孔V1内，且与第一子传输线61直接接触的第一接触部，该第一接触部位于第一过孔V1底部；上述第一平坦部31c即为第一连接件30与第一接触部直接接触的部分，相较于第二爬坡部31b而言，第一平坦部31c呈大致平坦的状态。第一搭接部31a位于第二过孔V2外部，且连接第一爬坡部33和第二爬坡部31b。其中，第一爬坡部33的坡度角α在35°～64°之间；第二爬坡部31b的坡度角β在35°～62°之间。其中，第一爬坡部33/第二爬坡部31b的坡度角是指，第一爬坡部33/第二爬坡部31b的爬坡起点和终点的连线与衬底基板10所在平面之间的角度；也就是说，第一爬坡部33/第二爬坡部31b的坡度角的正切值为：第一爬坡部33/第二爬坡部31b在垂直方向上的尺寸与在第一方向上的尺寸之比，这里的垂直方向即为垂直于衬底基板10的方向。爬坡起点是指靠近衬底基板10的一端，爬坡终点是指远离衬底基板10的一端。
当第一搭接部31a与第一子传输线61之间除第一绝缘层40、第二绝缘层50和第二信号传输线20之外，无其他膜层时，则第一爬坡部33的坡度角的正切值为：(第一子传输线61的厚度+第二信号传输线20的厚度)/第一爬坡部33在第一方向上的尺寸；第二爬坡部31b的坡度角的正切值为：(第一绝缘层40的厚度+第二绝缘层50的厚度)/第一爬坡部33在第一方向上的尺寸。
其中，第一爬坡部33和第二爬坡部31b在第一方向上的尺寸与刻蚀工艺有关，例如，在某一刻蚀工艺下，第一爬坡部33在第一方向上的尺寸与第二爬坡部31b在第一方向上的尺寸均为第一子传输线61、第二信号传输线20、第一绝缘层40和第二绝缘层50的厚度均为/>那么，tanα＝(1500+1500)/4000，α＝36.9°；tanβ＝(1500+1500)/4000，β＝36.9°。又例如，第一爬坡部33在第一方向上的尺寸与第二爬坡部31b在第一方向上的尺寸均为/>第一子传输线61、第二信号传输线20、第一绝缘层40的厚度均为/>第二绝缘层50的厚度为/>那么，tanα＝(4000+4000)/4000，α＝63.4°；tanβ＝(3500+4000)/4000，β＝61.9°。
图5C是本公开的另一些实施例中提供的沿图4中B-B’线的局部剖视图，如图5C所示，在一些示例中，由于工艺条件的限制，第一过孔V1和第二过孔V2的孔壁并不是呈现图5A中那样规整的倾斜状态，进而导致第二爬坡部31b也不是规则的倾斜状态，而是呈凹凸的弯曲状，这种情况下，第一爬坡部33/第二爬坡部31b的坡度角仍可以看作，第一爬坡部33/第二爬坡部31b的爬坡起点和终点的连线与衬底基板10所在平面之间的角度。
另外，在一些示例中，如图5C所示，沿靠近衬底基板的10方向，第一绝缘层40上的第一过孔V1的横截面积逐渐减小，第二绝缘层50上的第二过孔V2的横截面积逐渐减小，第一过孔V1的孔壁的坡度角小于第二过孔V2的孔壁的坡度角，即，第一过孔V1比第二过孔V2相比，第一过孔V1的孔壁更平缓，第二过孔V2的孔壁更陡峭。需要说明的是，过孔的孔壁的坡度角设置，孔壁的底端与顶端之间的连线与衬底基板10之间的夹角。通过使第一过孔V1的孔壁具有更小的坡度角，可以进一步降低第一连接件30断裂的可能性，并有利于提高第一连接件30的成膜均匀性。
图6为本公开的另一些实施例中提供的显示基板局部区域的平面图，图7为沿图6中C-C’线的剖视图，图6与图5A中所示的结构大致相似，区别仅在于，第一过孔V1在衬底基板10上的正投影的覆盖范围不同。具体地，第一过孔V1在衬底基板10上的正投影记作第一投影，第二信号传输线20的导电部21在衬底基板10上的正投影记作第二投影，如图7所示，第一投影的一部分超出第二投影，且超出部分位于第二投影靠近第二子传输线62的一侧。这种情况下，至少可以使导电部21靠近第三过孔V3的一部分位于第一过孔V1中，从而减小爬坡部33的爬坡高度，进一步降低第一连接件30断裂的可能性。
在图6至图7所示的实施例中，第二过孔V2与第一过孔V1的深度之差可以小于第一过孔V1的深度与第二过孔V2的深度之和可以与第三过孔V3的深度基本相等，第三过孔V3的深度减去第二过孔V2的深度的值可以在/>之间。其中，第一过孔V1的深度可以与第一绝缘层40的厚度相同，第二过孔V2的深度可以与第二绝缘层50的厚度相同，第三过孔V3的深度可以与第一绝缘层40与第二绝缘层50的厚度之和。可选地，第一过孔V1的深度在/>之间，第二过孔V2的深度在/>之间，第三过孔V3的深度在/>之间，从而有利于减小第一连接件30各位置处的坡度。
与图5A中相同的，第一连接件30包括：第一连接部分31、第二连接部分32、第三连接部分34和第一爬坡部33，第一连接部分31具体可以包括：第一搭接部31a和第二爬坡部31b，其中，第二爬坡部31b位于第二过孔V2内，第一搭接部31a位于第二过孔V2外部，且连接第一爬坡部33和第二爬坡部31b。与图5A中不同的是，图7中的第一爬坡部33的坡度角γ比图5B中的第一爬坡部33的坡度角α更小，图7中的第二爬坡部31b的坡度角θ比图5B中的第二爬坡部31b的坡度角β更小。具体地，在图7中，第一爬坡部33的坡度角γ在20°～45°之间；第二爬坡部31b的坡度角θ在20°～42°之间。
其中，当第一搭接部31a与第一子传输线61之间除第二绝缘层50和第二信号传输线20之外，无其他膜层时，则第一爬坡部33的坡度角γ的正切值为：(第一子传输线61的厚度+第二信号传输线20的厚度—第一绝缘层40的厚度)/第一爬坡部33在第一方向上的尺寸；第二爬坡部31b的坡度角θ的正切值为：第二绝缘层50的厚度/第一爬坡部33在第一方向上的尺寸。
例如，在某一刻蚀工艺下，第一爬坡部33在第一方向上的尺寸与第二爬坡部31b在第一方向上的尺寸均为第一子传输线61、第二信号传输线20、第一绝缘层40、第二绝缘层50的厚度均为/>则对于图7中的第一爬坡部33的坡度角γ，其正切值tanγ＝1500/4000，α＝20.56°；第二爬坡部31b的坡度角θ的正切值tanθ＝1500/4000，θ＝20.56°。又例如，第一爬坡部33在第一方向上的尺寸与第二爬坡部31b在第一方向上的尺寸均为/>第一子传输线61、第二信号传输线20、第一绝缘层40的厚度均为/>第二绝缘层50的厚度为/>则第一爬坡部33的坡度角γ的正切值tanγ＝(4000+4000—4000)/4000，γ＝45°，第二爬坡部31b的坡度角θ的正切值tanθ＝3500/4000，θ＝41.18°。
其中，在图7中，第一过孔V1在第一方向上的尺寸为导电部21宽度的0.4～0.6倍，第二过孔V2在第一方向上的尺寸为导电部21宽度的0.7～1.1倍。在一个示例中，导电部21的宽度在15μm～25μm之间，第一过孔V1在第一方向上的尺寸在17.6μm～20.6μm之间，第二过孔V2在第一方向上的尺寸在4μm～8μm之间。例如，导电部21的宽度为19.6μm，第一过孔V1在第一方向上的尺寸为17.6μm或18μm或19μm或20μm或20.6μm，第二过孔V2在第一方向上的尺寸为6.0μm。
在图6和图7所示的实施例中，导电部21具有沿第二方向延伸的第一边缘和第二边缘，第一边缘靠近第二过孔V2，第二边缘靠近第三过孔V3，第一边缘在衬底基板10上的正投影与第二过孔V2在衬底基板10上的正投影之间的距离存在上述距离d6，d6在3μm～6μm之间，这种情况下，即使在制备过程中发生工艺波动，也可以保证第二过孔V2在衬底基板10上正投影位于导电部21在衬底基板10上的正投影内，从而保证第一连接件30与导电部21的稳定连接。
另外，对于图6和图7所示的实施例，第一过孔V1和第二过孔V2的形貌也可以设置为：沿靠近衬底基板10的方向，第一过孔V1的横截面积和第二过孔V2的横截面积均是逐渐减小的，另外，第一过孔V1的孔壁的坡度角小于第二过孔V2的孔壁的坡度角，从而进一步减低第一连接件30断裂的可能性。
图8为本公开的一些实施例中提供的显示基板的显示区的局部平面图，图9为本公开的一些实施例中提供的显示基板的剖视图，图9中仅示意性地表示出显示区和非显示区的部分结构。结合图8和图9所示，显示基板的显示区AA中设置有多条栅线GL和多条数据线DL，多条栅线GL和多条数据线DL交叉设置，从而在显示区AA中限定出多个子像素，每个子像素中设置有薄膜晶体管80、像素电极71等结构。其中，薄膜晶体管80包括栅极81、有源层82、源极83和漏极84，有源层82与栅极81相对设置并绝缘间隔，有源层82包括：源极接触区、漏极接触区和位于二者之间的沟道区，其中，源极83与源极接触区接触，漏极84与漏极接触区接触，并且，薄膜晶体管80的源极83与数据线DL电连接，漏极84与像素电极71电连接。
在一些实施例中，如图9所示，第一绝缘层40和第二绝缘层50均覆盖显示区AA和非显示区NA，薄膜晶体管80的栅极81和栅线GL可以为一体结构，其位于第一绝缘层40与衬底基板10之间，薄膜晶体管80的有源层82位于第一绝缘层40远离衬底基板10的一侧，源极83和漏极84均位于有源层82远离衬底基板10的一侧。
像素电极71位于第一绝缘层40与衬底基板10之间，子像素中还设置有第二连接件72，第二连接件72位于第二绝缘层50远离衬底基板10的一侧，并通过贯穿第二绝缘层50的第四过孔V4与薄膜晶体管80的漏极84连接，通过贯穿第一绝缘层40和第二绝缘层50的第五过孔V5与像素电极71连接。
显示基板还包括多个公共电极70和多条公共电极线CL，其中，公共电极70位于显示区，并位于第二绝缘层50远离衬底基板10的一侧，公共电极70具有多个狭缝。公共电极线CL可以与栅线GL同层设置，二者的延伸方向大致相同。公共电极70通过贯穿第一绝缘层40和第二绝缘层50的第六过孔(未示出)与公共电极线CL连接。
在一些实施例中，第一信号传输线60与薄膜晶体管80的栅极81同层设置，其材料可以包括钼、铝、铜中的一者或多者。第二信号传输线20与薄膜晶体管80的源极83、漏极84同层设置，材料可以包括钼、铝、铜中的一者或多者。第一连接件30、第二连接件72和公共电极70同层设置，其可以采用氧化铟锡(ITO)等透明导电材料制成。
图10为本公开的另一些实施例中提供的显示基板的剖视图，图10中仅示意性地表示出显示区和非显示区的部分结构。图10所示的结构与图9所示的结构大致相似，区别仅在于，在图10中，第一绝缘层40远离衬底基板10的一侧还设置有半导体冗余部90，具体地，第二信号传输线20包括位于第一过孔V1内的部分20a和位于第一过孔V1外的搭接部20b，搭接部20b在衬底基板10上的正投影位于第一过孔V1在衬底基板10上的正投影外部，半导体冗余部90位于第一绝缘层40与搭接部20b之间，半导体冗余部90与薄膜晶体管80的有源层82同步形成。另外，薄膜晶体管80的源极83和漏极84均与有源层82直接接触(这里的“直接接触”是指，源极83和漏极84所在层与有源层82之间不再设置其他绝缘层，从而使得源极83和漏极84直接与有源层82接触连接，而无需通过过孔连接)，且源极83和漏极84在衬底基板10上的正投影均位于有源层82在衬底基板10上的正投影范围内，这样有利于简化薄膜晶体管80的制作工艺，具体将在下文描述薄膜晶体管80的制备过程，这里先不赘述。
本公开还提供了一种上述显示基板的制作方法，图11为本公开的一些实施例中提供的显示基板的制作方法流程图，如图11所示，显示基板的制作方法包括：
S11、在衬底基板上形成包括第一信号传输线的图形，第一信号传输线包括并排设置且电连接的第一子传输线和第二子传输线。
S12、在第一信号传输线远离衬底基板的一侧形成第一绝缘层。
S13、在对应于第一子传输线的位置形成贯穿第一绝缘层的第一过孔。
S14、在第一绝缘层远离衬底基板的一侧形成包括第二信号传输线的图形，第二信号传输线通过第一过孔与第一子传输线连接。
S15、在第二信号传输线远离衬底基板的一侧形成第二绝缘层。
S16、在对应于第二信号传输线的位置形成贯穿第二绝缘层的第二过孔，在对应于第二子传输线的位置，形成贯穿第一绝缘层和第二绝缘层的第三过孔。
S17、在第二绝缘层远离衬底基板的一侧形成包括第一连接件的图形，第一连接件通过第二过孔与第二信号传输线连接，并通过第三过孔与第二子传输线连接。
在一些实施例中，第一信号传输线、第二信号传输线和第一连接件均位于非显示区。在一些实施例中，所述制作方法还包括：在显示区中的每个子像素中形成薄膜晶体管，其中，薄膜晶体管的栅极与第一信号传输线、第二信号传输线和第一连接件同步形成，薄膜晶体管的源极、漏极和第二信号传输线同步形成。
在一些实施例中，第一绝缘层和所述第二绝缘层均覆盖所述显示区，所述制作方法还包括：在形成所述第一绝缘层之前，在每个子像素中形成像素电极。在形成所述第二绝缘层之后，形成贯穿所述第二绝缘层的第四过孔以及贯穿第一绝缘层和第二绝缘层的第五过孔。形成第二连接件，所述第二连接件通过所述第四过孔与所述薄膜晶体管的漏极连接，并通过所述第五过孔与所述像素电极连接。其中，所述第二连接件与所述第一连接件同步形成。
图12至图18为本公开的一些实施例中提供的显示基板制作过程中的结构示意图，图12至图18的制作过程用于制作图9中的显示基板。如图12至图18所示，显示基板的制作方法包括以下步骤S20～S28：
S20、如图12所示，在衬底基板10上形成多个像素电极71，显示区AA的每个子像素中均设置有一个像素电极71。其中，像素电极71可以通过光刻构图工艺形成，像素电极71的材料可以包括ITO等透明导电材料，其厚度在之间，例如为/>
S21、如图13所示，在衬底基板10上形成第一导电图形层，其中，第一导电图形层包括每个子像素中的薄膜晶体管80的栅极81，还包括栅线GL、公共电极线CL、第一信号传输线60，该第一信号传输线60包括：并排设置的第一子传输线和第二子传输线，以及连接在二者之间的连接部，第一子传输线和第二子传输线均沿第二方向延伸。
在一个示例中，第一导电图形层可以为Mo/Al/Mo的叠层，例如，Mo/Al/Mo的厚度分别为
S22、如图14所示，依次形成第一绝缘层40和半导体层82a。第一绝缘层40的材料可以包括氧化硅、氮化硅、氮氧化硅中的至少一者，第一绝缘层40的厚度可以在之间，例如为/>半导体层82a的材料可以包括a-Si，其厚度可以在/>之间，例如为/>
S23、如图15所示，形成第一过孔V1。
具体地，形成第一过孔V1的步骤可以包括S231～S232：
S231、在半导体层82a上形成光刻胶层，并对光刻胶层进行曝光和显影，以将待形成第一过孔V1的区域的光刻胶去除。
S232、对半导体层82a和第一绝缘层40进行刻蚀，以形成第一过孔V1，并且，经过刻蚀后，半导体层82a对应于第一过孔V1的部分也被刻蚀掉。
S24、如图16所示，对半导体层82a再次进行刻蚀，形成薄膜晶体管80的有源层82。
需要说明的是，在步骤S22中，也可以只形成第一绝缘层40，而不形成半导体层，在步骤S23中，在第一绝缘层40上形成光刻胶层，并在对光刻胶层进行曝光和显影后，只对第一绝缘层40进行刻蚀，形成第一过孔V1。然后，再形成半导体层82并对其进行构图工艺，形成有源层82。
S25、形成源漏金属层，并对源漏金属层进行构图工艺，形成第二导电图形层，该第二导电图形层包括第二信号传输线20、薄膜晶体管80的源极83和漏极84，如图17所示。
其中，源漏金属层可以为Mo/Al/Mo的叠层，Mo/Al/Mo的厚度分别为：
S26、形成第二绝缘层50。其中，第二绝缘层50的材料可以包括氮化硅、氧化硅、氮氧化硅中的至少一者，其厚度可以在之间，例如为/>
S27、如图18所示，形成贯穿第二绝缘层50的第二过孔V2、贯穿第一绝缘层40和第二绝缘层50的第三过孔V3、贯穿第二绝缘层50的第四过孔V4、贯穿第一绝缘层40和第二绝缘层50的第五过孔V5、贯穿第一绝缘层40和第二绝缘层50的第六过孔，第二过孔V2在衬底基板10上的正投影位于第二信号传输线20在衬底基板10上的正投影范围内，第三过孔V3在衬底基板10上的正投影位于第二子传输线62在衬底基板10上的正投影范围内，第四过孔V4在衬底基板10上的正投影位于薄膜晶体管80的漏极84在衬底基板10上的正投影范围内，第五过孔V5在衬底基板10上的正投影位于像素电极71在衬底基板10上的正投影范围内。第六过孔在衬底基板10上的正投影位于公共电极线CL在衬底基板10上的正投影范围内。
S28、如图19所示，形成包括第一连接件30、第二连接件72和公共电极的图形。其中，第一连接件30通过第二过孔V2与第二信号传输线20连接，并通过第三过孔V3与第二子传输线62连接；第二连接件72通过第四过孔V4与薄膜晶体管80的漏极84连接，并通过第五过孔V5与像素电极71连接。公共电极可以通过第六过孔与公共电极线连接。
图20至图30为本公开的另一些实施例中提供的显示基板制作过程中的结构示意图，图20至图30的制作过程用于制作图10中的显示基板。如图20至图30所示，显示基板的制作方法包括：
S30、如图20所示，在衬底基板10上形成多个像素电极71，其中，步骤S30可以与步骤S20相同，这里不再赘述。
S31、如图21所示，在衬底基板10上形成第一导电图形层，其中，第一导电图形层包括每个子像素中的薄膜晶体管80的栅极81，还包括栅线GL、公共电极线CL、第一信号传输线60，该第一信号传输线60包括：并排设置的第一子传输线61和第二子传输线62，以及连接在二者之间的连接部，第一子传输线61和第二子传输线62均沿第二方向延伸。该步骤S31与可以与步骤S21相同，这里不再赘述。
S32、如图22所示，依次形成第一绝缘层40和半导体层82a。第一绝缘层40的材料可以包括氧化硅、氮化硅、氮氧化硅中的至少一者，第一绝缘层40的厚度可以在之间，例如为/>半导体层82a的材料可以包括a-Si，其厚度可以在之间，例如为/>
S33、如图23所示，形成第一过孔V1。
具体地，形成第一过孔V1的步骤可以包括S331～S332：
S331、在半导体层82a上形成光刻胶层，并对光刻胶层进行曝光和显影，以将待形成第一过孔V1的区域的光刻胶去除。
S332、对半导体层82a和第一绝缘层40进行刻蚀，以形成第一过孔V1，并且，经过刻蚀后，半导体层82a对应于第一过孔V1的部分也被刻蚀掉。
S34、同步形成第二信号传输线20以及薄膜晶体管80的源极83、漏极84和有源层82。具体地，步骤S34可以包括S341～S345：
S341、如图24所示，在半导体层远离衬底基板10的一侧依次形成源漏金属层83a和光刻胶层PR。源漏金属层83a可以为Mo/Al/Mo的叠层，Mo/Al/Mo的厚度分别为：
S342、如图25所示，对光刻胶层PR进行阶梯曝光和显影，以形成光刻胶图形，该光刻胶层至少包括每个子像素中的第一光刻胶部PR1，第一光刻胶部PR1位于有源层82所在区域，且包括：对应于源极83的第一部分PR11、对应于漏极84的第二部分PR12、以及位于第一部分PR11与第二部分PR12之间的第三部分PR13；第一光刻胶部PR1的第一部分PR11和第二部分PR12的厚度均大于第三部分PR13的厚度。其中，每个子像素中，有源层82所在区域之外的光刻胶层PR可以被去除。
其中，在对光刻胶层PR进行曝光时，可以利用半色调(half-tone)掩膜板对光刻胶层进行阶梯曝光。
另外，对光刻胶层PR进行阶梯曝光和显影后，形成的图形还可以包括第二光刻胶部PR2和第三光刻胶部，第二光刻胶部PR2位于待形成第二信号传输线20的区域，第三光刻胶部位于待形成数据线DL的区域。第二光刻胶部PR2和第三光刻胶部的厚度均大于第一光刻胶部PR1的第三部分PR13的厚度。
S343、如图26所示，对源漏金属层83a和半导体层82a进行刻蚀，从而将源漏金属层83a和半导体层82a中未被光刻胶图形覆盖的部分刻蚀掉，以形成对应于第一光刻胶部PR1的有源层82和中间电极83b，以及对应于第二光刻胶部PR2的第二信号传输线20和半导体冗余部90、对应于第三光刻胶部的数据线和半导体冗余部。
其中，第二信号传输线20通过第一过孔V1与第一子传输线61连接，第二信号传输线20包括位于第一过孔V1内的部分和位于第一过孔V1外的搭接部，搭接部在衬底基板10上的正投影位于第一过孔V1在衬底基板10上的正投影外部，半导体冗余部90位于搭接部20b与第一绝缘层40之间。
S344、如图27所示，对第一光刻胶部PR1和第二光刻胶部PR2进行灰化，以减薄第一光刻胶部PR1的第一部分PR11和第二部分PR12以及第二光刻胶部PR2，并去除第一光刻胶部PR1的第三部分PR13。
S345、如图28所示，对中间电极83b进行刻蚀，以形成源极83和漏极84。
之后，去除剩余的光刻胶。
上述步骤S34可以利用同一步光刻构图工艺形成第二信号传输线20以及薄膜晶体管80的源极83、漏极84和有源层82，从而简化制作工艺，降低工艺成本。
S35、形成第二绝缘层50。其中，第二绝缘层50的材料可以包括氮化硅、氧化硅、氮氧化硅中的至少一者，其厚度可以在之间，例如为/>
S36、如图29所示，形成贯穿第二绝缘层50的第二过孔V2、贯穿第一绝缘层40和第二绝缘层50的第三过孔V3、贯穿第二绝缘层50的第四过孔、贯穿第一绝缘层40和第二绝缘层50的第五过孔、贯穿第一绝缘层40和第二绝缘层50的第六过孔，第二过孔V2在衬底基板10上的正投影位于第二信号传输线20在衬底基板10上的正投影范围内，第三过孔V3在衬底基板10上的正投影位于第二子传输线62在衬底基板10上的正投影范围内，第四过孔在衬底基板10上的正投影位于薄膜晶体管80的漏极84在衬底基板10上的正投影范围内，第五过孔在衬底基板10上的正投影位于像素电极71在衬底基板10上的正投影范围内。第六过孔在衬底基板10上的正投影位于公共电极线CL在衬底基板10上的正投影范围内。
S37、如图30所示，形成第一连接件30、第二连接件72和公共电极70。其中，第一连接件30通过第二过孔V2与第二信号传输线20连接，并通过第三过孔V3与第二子传输线62连接；第二连接件72通过第四过孔与薄膜晶体管80的漏极84连接，并通过第五过孔与像素电极71连接。公共电极70可以通过第六过孔与公共电极线CL连接。
本公开实施例还提供一种显示装置，其包括上述实施例中的显示基板。该显示装置可以为：电子纸、手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。
可以理解的是，以上实施方式仅仅是为了说明本公开的原理而采用的示例性实施方式，然而本公开并不局限于此。对于本领域内的普通技术人员而言，在不脱离本公开的精神和实质的情况下，可以做出各种变型和改进，这些变型和改进也视为本公开的保护范围。

Claims (26)

1.一种显示基板，包括：
衬底基板；
第一信号传输线，设置在所述衬底基板上，其包括同层设置的第一子传输线和第二子传输线，所述第一子传输线和所述第二子传输线并排设置且电连接；
第一绝缘层，设置在所述第一信号传输线远离所述衬底基板的一侧；
第二信号传输线，设置在所述第一绝缘层远离所述衬底基板的一侧，并通过贯穿所述第一绝缘层的第一过孔与所述第一子传输线连接；
第二绝缘层，设置在所述第二信号传输线远离所述衬底基板的一侧；
第一连接件，设置在所述第二绝缘层远离所述衬底基板的一侧，所述第一连接件通过贯穿所述第二绝缘层的第二过孔与所述第二信号传输线连接，并通过贯穿所述第一绝缘层和所述第二绝缘层的第三过孔与所述第二子传输线连接。
2.根据权利要求1所述的显示基板，其中，所述第二过孔在所述衬底基板上的正投影位于所述第一过孔在所述衬底基板上的正投影范围内。
3.根据权利要求1所述的显示基板，其中，所述第一过孔在所述衬底基板上的正投影位于所述第二信号传输线在所述衬底基板上的正投影范围内。
4.根据权利要求3所述的显示基板，其中，所述第二信号传输线包括：导电部和与所述导电部连接的传输部，所述导电部沿所述第一子传输线的长度方向延伸，所述传输部的延伸方向与所述导电部的延伸方向交叉；所述第一过孔在所述衬底基板上的正投影位于所述导电部在所述衬底基板上的正投影范围内；
所述第一过孔在所述导电部宽度方向上的尺寸为所述导电部宽度的0.4～0.6倍，所述第二过孔在所述导电部宽度方向上的尺寸为所述导电部宽度的0.2～0.5倍。
5.根据权利要求3所述的显示基板，其中，所述第一连接件包括：第一连接部分、第二连接部分以及连接在二者之间的第一爬坡部，所述第一连接部分与所述第二信号传输线相对设置，所述第二连接部分在所述衬底基板上的正投影与所述第一子传输线和所述第二子传输线之间的间隔区域相对设置，所述第一连接部分包括：第一搭接部和第二爬坡部，所述第二爬坡部位于所述第二过孔内，所述第一搭接部位于所述第二过孔外部，且连接所述第一爬坡部与所述第二爬坡部；
其中，所述第一爬坡部的坡度角在35°～64°之间；所述第二爬坡部的坡度角在35°～62°之间。
6.根据权利要求3所述的显示基板，其中，所述第一过孔的深度在 之间，所述第二过孔的深度在/>之间，所述第三过孔的深度在/>之间。
7.根据权利要求1所述的显示基板，其中，所述第二信号传输线包括：导电部和与所述导电部连接的传输部，所述导电部沿所述第一子传输线的长度方向延伸，所述传输部的延伸方向与所述导电部的延伸方向交叉；
所述第一过孔在所述衬底基板上的正投影为第一投影，所述导电部在所述衬底基板上的正投影为第二投影；所述第一投影的一部分超出所述第二投影，并位于所述第二投影靠近所述第二子传输线的一侧。
8.根据权利要求7所述的显示基板，其中，所述第一连接件包括：第一连接部分、第二连接部分以及连接在二者之间的第一爬坡部，所述第一连接部分与所述第二信号传输线相对设置，所述第二连接部分在所述衬底基板上的正投影与所述第一子传输线和所述第二子传输线之间的间隔区域相对设置，所述第一连接部分包括：第一搭接部和第二爬坡部，所述第二爬坡部位于所述第二过孔内，所述第一搭接部位于所述第二过孔外部，且连接所述第一爬坡部与所述第二爬坡部；
其中，所述第一爬坡部的坡度角在20°～45°之间；所述第二爬坡部的坡度角在20°～42°之间。
9.根据权利要求7所述的显示基板，其中，所述第一过孔的深度在 之间，所述第二过孔的深度在/>之间，所述第三过孔的深度在/>之间。
10.根据权利要求7所述的显示基板，其中，所述第一过孔在所述导电部宽度方向上的尺寸为所述导电部宽度的0.4～0.6倍，所述第二过孔在所述导电部宽度方向上的尺寸为所述导电部宽度的0.7～1.1倍。
11.根据权利要求1至10中任意一项所述的显示基板，其中，沿靠近所述衬底基板的方向，所述第一过孔的横截面积、所述第二过孔的横截面积均逐渐减小；
其中，所述第一过孔的孔壁的坡度角小于所述第二过孔的孔壁的坡度角。
12.根据权利要求1至10中任意一项所述的显示基板，其中，所述第二绝缘层的厚度在之间。
13.根据权利要求1至10中任意一项所述的显示基板，其中，所述第一连接件和所述第二信号传输线的数量均为多个，所述第一信号传输线与多个所述第一连接件连接，每个所述第一连接件通过多个所述第二过孔与一条所述第二信号传输线连接，并通过多个所述第三过孔与所述第二子传输线连接，同一个所述第一连接件所对应的多个第三过孔沿所述第一信号传输线的延伸方向排列，同一个所述第一连接件所对应的多个第二过孔沿所述第一信号传输线的延伸方向排列。
14.根据权利要求13所述的显示基板，其中，同一个所述第一连接件所对应的多个第二过孔在所述衬底基板上的正投影，位于同一个所述第一过孔在所述衬底基板上的正投影范围内。
15.根据权利要求1至10中任意一项所述的显示基板，其中，所述显示基板包括显示区和非显示区，所述显示区包括多个子像素，每个所述子像素中设置有薄膜晶体管；
所述第一信号传输线、所述第二信号传输线和所述第一连接件均位于所述非显示区，所述第一信号传输线与所述薄膜晶体管的栅极同层设置，所述第二信号传输线与所述薄膜晶体管的源极、漏极同层设置。
16.根据权利要求15所述的显示基板，其中，每个所述子像素中还设置有像素电极和第二连接件，所述第一绝缘层和所述第二绝缘层均覆盖所述显示区，所述像素电极位于所述第一绝缘层与所述衬底基板之间，所述第二连接件位于所述第二绝缘层远离所述衬底基板的一侧，并通过贯穿所述第二绝缘层的第四过孔与所述薄膜晶体管的漏极连接，通过贯穿所述第一绝缘层和所述第二绝缘层的第五过孔与所述像素电极连接，
所述第二连接件与所述第一连接件同层设置。
17.根据权利要求15所述的显示基板，其中，所述薄膜晶体管的源极和漏极位于所述薄膜晶体管的有源层远离所述衬底基板的一侧，所述源极和所述漏极均与所述有源层直接接触，且所述源极和所述漏极在所述衬底基板上的正投影均位于所述有源层在所述衬底基板上的正投影范围内。
18.根据权利要求15所述的显示基板，其中，所述第二信号传输线包括搭接部，所述搭接部在所述衬底基板上的正投影位于所述第一过孔在所述衬底基板上的正投影外部，
所述显示基板还包括半导体冗余部，其位于所述第一绝缘层与所述搭接部之间，所述半导体冗余部与所述薄膜晶体管的有源层同步形成。
19.根据权利要求1至10中任意一项所述的显示基板，其中，所述显示基板包括显示区和非显示区，所述第一信号传输线和所述第二信号传输线均位于所述非显示区，所述非显示区中还设置有多个移位寄存器单元；
所述第一信号传输线为时钟信号线，所述第二信号传输线的数量为多条，每条所述第二信号传输线连接在所述第一信号传输线与一个所述移位寄存器单元之间，不同的第二信号传输线连接不同的移位寄存器单元。
20.根据权利要求1至10中任意一项所述的显示基板，其中，所述第一信号传输线还包括多个连接部，所述多个连接部连接在所述第一子传输线和第二子传输线之间。
21.一种显示基板的制作方法，包括：
在衬底基板上形成包括第一信号传输线的图形，所述第一信号传输线包括并排设置且电连接的第一子传输线和第二子传输线；
在所述第一信号传输线远离所述衬底基板的一侧形成第一绝缘层；
在对应于所述第一子传输线的位置形成贯穿所述第一绝缘层的第一过孔；
在所述第一绝缘层远离所述衬底基板的一侧形成包括第二信号传输线的图形，所述第二信号传输线通过所述第一过孔与所述第一子传输线连接；
在所述第二信号传输线远离所述衬底基板的一侧形成第二绝缘层；
在对应于所述第二信号传输线的位置形成贯穿所述第二绝缘层的第二过孔，在对应于所述第二子传输线的位置，形成贯穿所述第一绝缘层和所述第二绝缘层的第三过孔；
在所述第二绝缘层远离所述衬底基板的一侧形成包括第一连接件的图形，所述第一连接件通过所述第二过孔与所述第二信号传输线连接，并通过所述第三过孔与所述第二子传输线连接。
22.根据权利要求21所述的制作方法，其中，所述显示基板包括显示区和非显示区，所述显示区包括多个子像素；所述制作方法还包括：在每个子像素中形成薄膜晶体管；
其中，所述第一信号传输线、所述第二信号传输线和所述第一连接件均位于所述非显示区，所述第一信号传输线与所述薄膜晶体管的栅极同步形成，所述第二信号传输线与所述薄膜晶体管的源极、漏极同步形成。
23.根据权利要求22所述的制作方法，其中，所述第一绝缘层和所述第二绝缘层均覆盖所述显示区，所述制作方法还包括：
在形成所述第一绝缘层之前，在每个所述子像素中形成像素电极；
在形成所述第二绝缘层之后，形成贯穿所述第二绝缘层的第四过孔以及贯穿所述第一绝缘层和所述第二绝缘层的第五过孔；
形成第二连接件，所述第二连接件通过所述第四过孔与所述薄膜晶体管的漏极连接，并通过所述第五过孔与所述像素电极连接；
其中，所述第二连接件与所述第一连接件同步形成。
24.根据权利要求22所述的制作方法，其中，在形成所述第一过孔之前，所述制作方法还包括：形成半导体层；
形成所述第一过孔的步骤包括：对所述半导体层和所述第一绝缘层进行刻蚀，以形成所述第一过孔。
25.根据权利要求24所述的制作方法，其中，所述第二信号传输线、所述薄膜晶体管的源极、漏极和有源层通过以下步骤形成：
在所述半导体层远离所述衬底基板的一侧依次形成源漏金属层和光刻胶层；
对所述光刻胶层进行阶梯曝光和显影，以至少形成第一光刻胶部和第二光刻胶部，所述第一光刻胶部位于待形成所述有源层的区域，且包括：对应于所述源极的第一部分、对应于所述漏极的第二部分、以及位于所述第一部分与所述第二部分之间的第三部分；所述第二光刻胶部位于待形成所述第二信号传输线的区域，所述第一部分、所述第二部分和所述第二光刻胶部的厚度均大于所述第三部分的厚度；
对所述源漏金属层和半导体层进行刻蚀，以形成对应于所述第一光刻胶部的有源层和中间电极，以及对应于所述第二光刻胶部的第二信号传输线和半导体冗余部；
对所述光刻胶图形进行灰化，以减薄所述第一光刻胶部的第一部分、第二部分和所述第二光刻胶部，并去除所述第一光刻胶部的第三部分；
对所述中间电极进行刻蚀，以形成所述源极和所述漏极。
26.一种显示装置，包括权利要求1至20中任意一项所述的显示基板。
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EP2562739B1 (en) * 2010-04-22 2016-11-23 Sharp Kabushiki Kaisha Active matrix substrate and display device
CN103439844B (zh) * 2013-08-30 2016-06-01 京东方科技集团股份有限公司 阵列基板、显示装置及制作阵列基板的方法
CN105161505B (zh) * 2015-09-28 2018-11-23 京东方科技集团股份有限公司 一种阵列基板及其制作方法、显示面板
CN211577626U (zh) * 2020-08-24 2020-09-25 深圳市华星光电半导体显示技术有限公司 显示面板
CN113189820A (zh) * 2021-04-25 2021-07-30 京东方科技集团股份有限公司 显示基板及其制作方法、显示装置
CN113937113A (zh) * 2021-10-13 2022-01-14 合肥鑫晟光电科技有限公司 显示基板及其制备方法、显示装置
CN217306504U (zh) * 2022-03-07 2022-08-26 京东方科技集团股份有限公司 显示基板及显示装置

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