WO2015010397A1 - 阵列基板及其制造方法、显示装置 - Google Patents

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gate
array substrate
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李田生
郭建
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Beijing BOE Optoelectronics Technology Co Ltd
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Beijing BOE Optoelectronics Technology Co Ltd
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    • H10H29/00—Integrated devices, or assemblies of multiple devices, comprising at least one light-emitting semiconductor element covered by group H10H20/00
    • H10H29/10—Integrated devices comprising at least one light-emitting semiconductor component covered by group H10H20/00

Definitions

  • Embodiments of the present invention relate to an array substrate and a method of fabricating the same, and a display device provided with the array substrate. Background technique
  • TFT-LCDs thin film transistor liquid crystal displays
  • GOA Gate Driver On Array
  • PPI pixel density
  • the active layer and the gate insulating layer are etched in the GOA region by using the same mask process to form via holes therein. It is then possible to form the array substrate by only a six-mask process.
  • Embodiments of the present invention provide an array substrate and a method of fabricating the same, and a display device provided with the array substrate to increase stability of electrical connection between a source/drain metal electrode and a gate metal electrode disposed in a GOA region .
  • An aspect of the invention provides an array substrate including a display region and a GOA region, wherein a gate metal electrode, a gate insulating layer, an active layer, a transition layer, a source and drain are sequentially formed from bottom to top in the GOA region.
  • a metal electrode having a via hole penetrating through the transition layer, the active layer and the gate insulating layer, wherein the source/drain metal electrode is electrically connected to the gate metal electrode through the via hole;
  • An edge of the via hole forms an upward opening angle at an edge of the transition layer and the active layer.
  • the material of the transition layer may be silicon nitride.
  • a thin film transistor (TFT) region is provided in the display region, which includes a gate, a gate insulating layer, an active layer, a source, and a drain in order from bottom to top.
  • TFT thin film transistor
  • the etching rate of the transition layer is greater than the etching rate of the active layer.
  • Another aspect of the present invention provides a method of fabricating an array substrate, comprising: forming a gate metal electrode of a GOA region and a gate line and a gate of a display region on a substrate; Depositing a gate insulating layer, an active layer, a transition layer, an etching rate of the transition layer is greater than an etching rate of the active layer; etching a transition layer, an active layer, a gate insulating layer of the GOA region, And a transition layer and a portion of the active layer of the TFT region in the display region, forming a via hole in the GOA region; forming a source/drain metal electrode in the GOA region, and forming a data line, a source in the display region a drain and a drain, wherein the source/drain metal electrode is electrically connected to the gate metal electrode through the via.
  • forming a via in the GOA region includes: forming a photoresist pattern including a completely removed region, a partially reserved region, and a completely reserved region, wherein the completely removed region corresponds to the gate metal An area where the electrode is located, the partial reserved area corresponds to the TFT area in the display area, and the completely reserved area corresponds to the remaining area; the transition layer, the active layer, and the gate insulating layer of the completely removed area are etched away Forming the via hole; removing the photoresist of the partially remaining region by an ashing process; etching away the transition layer and a portion of the active layer of the partially reserved region; removing the completely reserved region by an ashing process Photoresist.
  • the source/drain metal electrode is formed in the GOA region, and after the data line, the source and the drain are formed in the display region, the method further includes: forming a pixel electrode on the substrate substrate, The pixel electrode may be electrically connected to the drain; a protective layer is formed on the base substrate.
  • the method further includes: forming a common electrode on the protection.
  • Still another aspect of the present invention provides a display device including the above array substrate.
  • 1 is a schematic view of a conventional array substrate
  • FIG. 2 is a schematic diagram of an array substrate according to an embodiment of the present invention.
  • 3a to 3j are schematic views showing a manufacturing process of a method of fabricating an array substrate according to an embodiment of the present invention. detailed description
  • FIG. 1 is a schematic view of a conventional array substrate in which the left half of the substrate substrate 1 is a GOA region and the right half is a display region.
  • the display area is located in the middle of the array substrate, and includes a pixel array.
  • Each pixel includes, for example, a TFT driving circuit, the TFT includes a gate electrode, a gate insulating layer, an active layer, a source/drain electrode, and the like; the GOA region is located at a side region of the array substrate. . As shown in FIG.
  • a gate metal electrode 21, a gate insulating layer 3, and an active layer 4 are sequentially formed on the base substrate 1, and the active layer 4 is usually composed of two layers, that is, an upper layer.
  • a metal heavily doped layer and a lower layer of amorphous silicon are heavily doped layer and a lower layer of amorphous silicon.
  • the etching rate of the upper metal doped layer is much slower than that of the underlying amorphous silicon layer, so when the gate insulating layer 3 and the active layer 4 are completely etched away
  • the edge of the active layer 4 forms a chamfer that is open downward (as marked by A in FIG. 1), and the chamfering will cause a gap under the source and drain metal electrodes of the subsequent deposition, thereby affecting The stability of the electrical connection between the source and drain metal electrodes and the gate metal electrode in the GOA region.
  • an array substrate provided by an embodiment of the present invention includes a display area and a GOA area.
  • the display area is located in the middle of the array substrate, and includes a plurality of gate lines and a plurality of data lines, the gate lines and the data lines crossing each other thereby defining pixels arranged in a matrix, each of the pixel units including a thin film transistor as a switching element (TFT), the TFT includes a gate electrode, a gate insulating layer, an active layer, a source/drain electrode, and the like;
  • the GOA region is located at a side region of the array substrate for providing a gate signal to drive the pixel array in the display region.
  • a gate metal electrode 21, a gate insulating layer 3, an active layer 4, and a transition layer 5 are sequentially formed on the base substrate 1 from bottom to top.
  • a source/drain metal electrode 61, and a via hole 30 penetrating through the transition layer 5, the active layer 4, and the gate insulating layer 3, and the source/drain metal electrode 61 is electrically connected to the gate metal electrode 21 through the via 30 to serve as Part of the gate drive circuit.
  • the transition layer 5 may be a plurality of insulating materials as long as the etching rate of the transition layer 5 is greater than that of the active layer in an etching process for subsequently forming the vias 30 electrically connecting the source drain metal electrode 61 and the gate metal electrode 21.
  • the base substrate 1 is, for example, a glass substrate, a quartz substrate, a plastic substrate, or the like.
  • the active layer is, for example, an amorphous silicon semiconductor layer, an oxide semiconductor layer, or the like, and the oxide semiconductor layer is, for example, indium oxide (IZO), a doped IZO layer (for example, an IGZO layer), or the like.
  • the material of the transition layer 5 is preferably, for example, silicon nitride (SiN x ).
  • transition layer 5 Since the transition layer 5 is provided on the active layer 4, when the via holes 30 are formed by etching in the GOA region, it is necessary to sequentially etch the transition layer 5, the active layer 4, and the gate insulating layer 3. Because the etching rate of the transition layer 5 is greater than the etching rate of the active layer 4 in the etching process, after the via 30 is etched, there are more transition layers 5 than the active layer 4. Etching away to form an upwardly open angle at the edges of the transition layer 5 and the active layer 4 (as indicated by B in Figure 2), which results in a large upper and lower gap as shown, and a transition layer The slopes on both sides of the edge of the active layer and the horizontal bottom surface thereof are each formed at an acute angle of, for example, 15-70 degrees.
  • the TFT region in the display region of the array substrate includes a gate electrode 22, a gate insulating layer 3, an active layer 4, a source electrode 62, and a drain electrode formed on the base substrate 1 in order from bottom to top.
  • the pole 63, the source 62 and the drain 63 are respectively located on both sides of the active layer 4, and are connected to the active layer 4, for example, in direct contact.
  • the portion of the active layer 4 between the source 62 and the drain 63 may become electrically conductive to form a channel during operation.
  • the pixels of the display area further include a pixel electrode 7, and a protective layer 8 may be further included above the GOA area and the display area.
  • the array substrate provided by the above embodiment of the present invention is an ADS type array substrate, and therefore includes a common electrode 9 in the display area.
  • the pixel electrode 7 may be a plate electrode or a slit electrode (e.g., a comb electrode), and the common electrode 9 may be a slit electrode (e.g., a comb electrode).
  • the array substrate may also be other types of array substrates other than ADS, such as vertical alignment (VA) type, in-plane switching (IPS) type, fringe field switching (FFS) type, and the like.
  • VA vertical alignment
  • IPS in-plane switching
  • FFS fringe field switching
  • Another embodiment of the present invention also provides a method of fabricating the above array substrate, including the process shown below.
  • a gate metal electrode 21 of a GOA region and a gate line (not shown) of the display region and a gate electrode 22 are formed on the base substrate 1.
  • a gate metal layer on the base substrate, and developing and etching the gate metal electrode 21 of the GOA region and the gate line of the display region (not shown) by a mask process And the gate 22.
  • the corresponding gate line and gate are electrically connected to each other, or a portion of the gate line is used as a gate.
  • the active layer 4 is, for example, an amorphous silicon semiconductor layer, an oxide semiconductor layer, or the like.
  • S3 etching the transition layer of the GOA region, the active layer, the gate insulating layer, and the transition layer and a portion of the active layer of the TFT region in the display region to form via holes in the GOA region.
  • a specific example of the above process S3 can be as follows.
  • a photoresist 10 is coated on the base substrate 1, and a photoresist pattern formed by the photoresist 10 is obtained by a gray mask process and a dry etching process.
  • the photoresist pattern has a completely removed region P1, a partially reserved region P2, and a completely reserved region P3.
  • Completely removed area The PI corresponds to the region where the gate metal electrode 21 is located, the portion of the reserved region P2 corresponds to the TFT region in the display region, and the completely reserved region corresponds to the remaining region on the substrate substrate 1.
  • the etching rate of the transition layer 5 is greater than the etching rate of the active layer 4 during etching, after the via 30 is etched, more transition layer 5 is engraved than the active layer 4. Etched, thereby forming an upwardly open angle at the edges of the transition layer 5 and the active layer 4, which angle results in an upper and lower small notch as shown.
  • a portion of the remaining region of the transition layer 5 and a portion of the active layer 4 are etched away to define an active layer of each of the TFTs. That is, in the TFT region, an opening 31 is formed in the transition layer 5, and the opening 31 exposes a portion of the underlying active layer 4 which is partially etched to have a slightly reduced thickness.
  • a source/drain metal electrode 61 is formed in the GOA region, and a data line (not shown), a source 62 and a drain 63 are formed in the display region.
  • the source/drain metal electrode 61 is electrically connected to the gate metal electrode 21 through the via 30.
  • a source/drain metal layer may be deposited on the base substrate 1 by a conventional method (for example, sputtering, CVD method, etc.), and then a source and drain of the GOA region may be formed by development and etching using a mask process.
  • the remaining exposed transition layer 5 and active layer 4 are further etched away.
  • the source 62 and the drain 63 are at least partially located in the opening 31 in the transition layer 5 so as to be in contact with the active layer of the TFT, and are insulated from each other in the opening 31. In the active layer of the TFT, a portion between the source 62 and the drain 63 may become electrically conductive during operation to form a channel.
  • the source/drain metal electrode 61 can be electrically connected to the gate metal electrode 21 through the via hole 30.
  • the method of manufacturing the array substrate of this embodiment may further include the following process.
  • the pixel electrode 7 is formed on the base substrate 1.
  • a transparent conductive layer is deposited on the base substrate 1, and then the transparent conductive layer is patterned to obtain a pixel electrode 7, which is, for example, in direct contact with the drain 63 of the TFT to be electrically connected.
  • the pixel electrode 7 may be, for example, a plate electrode or a slit electrode (e.g., a comb electrode).
  • a protective layer 8 is formed on the base substrate 1.
  • the protective layer 8 may be, for example, an inorganic or organic insulating layer.
  • the array substrate provided in this embodiment is an ADS type array substrate, and therefore the method for manufacturing the array substrate further includes the following process.
  • Forming the common electrode 9 on the protective layer 8 of the base substrate 1 can form the array substrate provided by the embodiment of the present invention, as shown in FIG.
  • a transparent conductive layer may be deposited, and then the transparent conductive layer is patterned to obtain a common electrode 9, which corresponds, for example, to the pixel electrode 7, and is, for example, a slit electrode (for example, a comb electrode), which is Apply a common voltage.
  • a transition layer is provided on the active layer, and an etching rate of the transition layer is greater than an etching rate of the active layer, thereby completing the transition after the via etching is completed.
  • the edges of the layer and the active layer form an upwardly open angle which results in an upper and lower gap as shown, which improves the electrical connection between the source and drain metal electrodes and the gate metal electrode in the GOA region. stability.
  • Embodiments of the present invention provide a display device, which may be any product or component having a display function, such as a liquid crystal panel, an electronic paper, an OLED panel, a liquid crystal television, a liquid crystal display, a digital photo frame, a mobile phone, a tablet computer, or the like.
  • the display device includes the above array substrate provided by the embodiment of the present invention.
  • the array substrate and the opposite substrate are opposed to each other to form a liquid crystal cell, and the liquid crystal cell is filled with a liquid crystal material.
  • the opposite substrate is, for example, a color filter substrate.
  • the display device further includes a backlight that provides backlighting for the array substrate.
  • the display device provided by the embodiment of the present invention has the same technical features as the array substrate provided by the embodiment of the present invention, the same technical effect can be produced and the same technical problem can be solved.

Landscapes

  • Liquid Crystal (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)
  • Thin Film Transistor (AREA)

Abstract

一种阵列基板，包括显示区域和GOA区域，在所述GOA区域，从下至上依次形成有栅极金属电极、栅绝缘层、有源层、过渡层、源漏极金属电极，且开设有贯穿所述过渡层、所述有源层和所述栅绝缘层的过孔，所述源漏极金属电极通过所述过孔与所述栅极金属电极电连接；在所述过孔的边缘，在所述过渡层和所述有源层的边缘形成向上开口的角度。还公开了该阵列基板的制造方法以及设有该阵列基板的显示装置。

Description

阵列基板及其制造方法、 显示装置 技术领域
本发明的实施例涉及一种阵列基板及其制造方法， 以及设有该阵列基板 的显示装置。 背景技术
随着显示技术的不断发展， 薄膜晶体管液晶显示器（TFT-LCD ) 已在平 板显示领域中占据了主导地位。 越来越多的 TFT-LCD 采用阵列基板驱动 ( Gate driver On Array, GOA )技术，即在阵列基板的板边划分出 GOA区域， 在该 GOA 区域中设置的栅极金属电极与源漏极金属电极通过贯穿栅绝缘层 和有源层中的过孔电连接， 并且作为栅极驱动电路的一部分， 以实现具有更 高的像素密集度（Pixel Per lnch, PPI )的显示面板。 同时， 为了节省阵列基 板制造过程中掩膜版的使用次数， 通常利用一道掩膜版工艺在 GOA区域形 成贯穿栅绝缘层和有源层的过孔。 例如， 在高级超维场开关（Advanced super Dimension Switch, ADS )型阵列基板的制造过程中， 利用同一道掩膜版工艺 在 GOA区域刻蚀有源层和栅绝缘层以在其中形成过孔， 就可以只通过六到 掩膜版工艺来形成阵列基板。 发明内容
本发明的实施例提供了一种阵列基板及其制造方法， 以及设有该阵列基 板的显示装置， 以增加 GOA区域中设置的源漏极金属电极与栅极金属电极 之间电连接的稳定性。
本发明的一个方面提供了一种阵列基板， 包括显示区域和 GOA区域， 在所述 GOA区域， 从下至上依次形成有栅极金属电极、 栅绝缘层、 有源层、 过渡层、 源漏极金属电极， 且开设有贯穿所述过渡层、 所述有源层和所述栅 绝缘层的过孔， 所述源漏极金属电极通过所述过孔与所述栅极金属电极电连 接； 在所述过孔的边缘， 在所述过渡层和所述有源层的边缘形成向上开口的 角度。 例如， 在该阵列基板中， 所述过渡层的材料可以为氮化硅。 例如， 在该阵列基板中， 在所述显示区域中设置有薄膜晶体管 （TFT ) 区域， 其从下至上依次包括栅极、 栅绝缘层、 有源层、 源极和漏极。
例如， 在该阵列基板中， 在刻蚀所述过渡层、 栅绝缘层以及有源层的过 程中， 所述过渡层的刻蚀速率大于有源层的刻蚀速率。
本发明的另一个方面还提供了一种阵列基板的制造方法， 包括： 在衬底 基板上形成 GOA区域的栅极金属电极和显示区域的栅线和栅极； 在所述衬 底基板上依次沉积栅绝缘层、 有源层、 过渡层， 所述过渡层的刻蚀速率大于 所述有源层的刻蚀速率； 刻蚀掉所述 GOA 区域的过渡层、 有源层、 栅绝缘 层， 以及所述显示区域中的 TFT区域的过渡层和部分有源层， 使所述 GOA 区域形成过孔； 在所述 GOA区域形成源漏极金属电极， 同时在所述显示区 域形成数据线、 源极和漏极， 其中， 所述源漏极金属电极通过所述过孔与所 述栅极金属电极电连接。
例如， 所述方法中， 在所述 GOA区域形成过孔， 包括： 形成包括完全 去除区域、 部分保留区域和完全保留区域的光刻胶图案， 其中， 所述完全去 除区域对应所述栅极金属电极所在的区域， 所述部分保留区域对应所述显示 区域中的 TFT区域， 所述完全保留区域对应其余的区域； 刻蚀掉所述完全去 除区域的过渡层、 有源层、 栅绝缘层以形成所述过孔； 通过灰化工艺， 去除 所述部分保留区域的光刻胶； 刻蚀掉所述部分保留区域的过渡层和部分有源 层； 通过灰化工艺， 去除所述完全保留区域的光刻胶。
例如， 在所述方法中， 在所述 GOA区域形成源漏极金属电极， 同时在 所述显示区域形成数据线、 源极和漏极之后， 还可以包括： 在衬底基板上形 成像素电极， 所述像素电极可以与所述漏极电连接； 在所述衬底基板上形成 保护层。
例如， 在所述方法中， 在所述衬底基板上形成保护层之后还可以包括： 在所述保护上形成公共电极。
本发明的再一个方面还提供了一种显示装置， 包括上述的阵列基板。 附图说明
为了更清楚地说明本发明实施例的技术方案， 下面将对实施例的附图作 筒单地介绍，显而易见地，下面描述中的附图仅仅涉及本发明的一些实施例， 而非对本发明的限制。
图 1为传统的阵列基板的示意图；
图 2为本发明的实施例所提供的阵列基板的示意图；
图 3a至图 3j为本发明的实施例所提供的阵列基板的制造方法的制造过 程示意图。 具体实施方式
为使本发明实施例的目的、 技术方案和优点更加清楚， 下面将结合本发 明实施例的附图，对本发明实施例的技术方案进行清楚、 完整地描述。显然， 所描述的实施例是本发明的一部分实施例， 而不是全部的实施例。 基于所描 述的本发明的实施例， 本领域普通技术人员在无需创造性劳动的前提下所获 得的所有其他实施例， 都属于本发明保护的范围。
除非另作定义， 此处使用的技术术语或者科学术语应当为本发明所属领 域内具有一般技能的人士所理解的通常意义。 本公开使用的 "第一" 、 "第 二" 以及类似的词语并不表示任何顺序、 数量或者重要性， 而只是用来区分 不同的组成部分。 同样， "一个" 、 "一" 或者 "该" 等类似词语也不表示 数量限制， 而是表示存在至少一个。 "包括" 或者 "包含" 等类似的词语意 指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及 其等同， 而不排除其他元件或者物件。 "连接" 或者 "相连" 等类似的词语 并非限定于物理的或者机械的连接， 而是可以包括电性的连接， 不管是直接 的还是间接的。 "上" 、 "下" 、 "左" 、 "右" 等仅用于表示相对位置关 系， 当被描述对象的绝对位置改变后，则该相对位置关系也可能相应地改变。
本公开的发明人发现， 传统的 GOA技术至少存在以下问题。 图 1为一 种传统的阵列基板的示意图， 图中衬底基板 1的左半部分为 GOA区域， 右 半部分为显示区域。 通常， 显示区域位于阵列基板的中部， 包括像素阵列， 每个像素例如包括 TFT驱动电路， TFT包括栅电极、 栅绝缘层、 有源层、 源 漏电极等； GOA区域位于阵列基板的侧边区域。 如图 1所示， 在 GOA区域 中， 例如在衬底基板 1上依次形成有栅极金属电极 21、 栅绝缘层 3和有源层 4,有源层 4通常由两层组成， 即上层的金属重掺杂层和下层的非晶硅层。在 过孔 30刻蚀过程中，上层的金属重掺杂层的刻蚀速率比下层的非晶硅层的刻 蚀速率慢很多， 所以当栅绝缘层 3和有源层 4被完全刻蚀掉以形成过孔 30 时， 有源层 4的边缘会形成向下开口的倒角 （如图 1中 A所标识的）， 该倒 角将导致后续沉积的源漏极金属电极下方存在空隙， 从而影响 GOA区域中 源漏极金属电极与栅极金属电极之间电连接的稳定性。
本发明的一个实施例提供了一种阵列基板。 如图 2所示， 本发明实施例 所提供的阵列基板， 包括显示区域和 GOA 区域。 例如， 显示区域位于阵列 基板的中部， 包括多条栅线和多条数据线， 这些栅线和数据线彼此交叉由此 限定了排列为矩阵的像素， 每个像素单元包括作为开关元件的薄膜晶体管 ( TFT ) , TFT包括栅电极、 栅绝缘层、 有源层、 源漏电极等； GOA区域位 于阵列基板的侧边区域， 用于提供栅信号以驱动显示区域中像素阵列。
如图 2所示， 在该实施例的阵列基板的 GOA区域中， 从下至上在衬底 基板 1上依次形成有栅极金属电极 21、栅绝缘层 3、有源层 4、 过渡层 5、 源 漏极金属电极 61 ,且开设有贯穿过渡层 5、有源层 4和栅绝缘层 3的过孔 30, 源漏极金属电极 61通过过孔 30与栅极金属电极 21电连接，以作为栅极驱动 电路的一部分。
过渡层 5可以为多种绝缘材料， 只要使得在后续形成电连接源漏极金属 电极 61与栅极金属电极 21的过孔 30的刻蚀工艺中，过渡层 5的刻蚀速率大 于有源层 4的刻蚀速率。 衬底基板 1例如为玻璃基板、 石英基板、 塑料基板 等。 有源层例如为非晶硅半导体层、 氧化物半导体层等， 该氧化物半导体层 例如为氧化铟辞（ IZO ) 、 掺杂的 IZO层（例如 IGZO层）等。 过渡层 5的 材料例如优选为氮化硅（SiNx ) 。
由于在有源层 4上设置了过渡层 5 ,因此在 GOA区域中通过刻蚀以形成 过孔 30时， 就需要依次刻蚀过渡层 5、 有源层 4和栅绝缘层 3。 因为该刻蚀 工艺中，过渡层 5的刻蚀速率大于有源层 4的刻蚀速率，所以过孔 30刻蚀完 毕之后， 相比于有源层 4, 会有较多的过渡层 5被刻蚀掉， 从而在过渡层 5 和有源层 4的边缘形成向上开口的角度（如图 2中 B所标示的）， 该角度导 致如图所示的上大下小的缺口， 且过渡层和有源层的边缘两侧的斜面与其水 平底面均成例如 15-70度的锐角。 这种构造提高了 GOA区域中后续形成的 源漏极金属电极 61与栅极金属电极 21之间电连接的稳定性。 在该阵列基板的显示区域中的 TFT区域， 如图 2所示， 从下至上依次包 括形成于衬底基板 1上的栅极 22、栅绝缘层 3、有源层 4、源极 62和漏极 63 , 源极 62和漏极 63分别位于有源层 4的两侧， 并与有源层 4连接， 例如直接 接触。 有源层 4在源极 62和漏极 63之间的部分在工作中可以变得导电而形 成沟道。 此外， 显示区域的像素还包括像素电极 7, 在 GOA区域和显示区域 上方还可以包括保护层 8。
本发明上述实施例提供的阵列基板为 ADS 型阵列基板， 因此在显示区 域还包括公共电极 9。 例如像素电极 7可以为板状电极或狭缝电极 (例如梳 状电极） ， 公共电极 9可以为狭缝电极（例如梳状电极） 。
当然， 在其他实施方式中， 该阵列基板也可以是 ADS 以外的其他类型 的阵列基板， 例如垂直配向 （VA )类型、 面内开关（IPS )类型、 边缘场开 关（FFS )类型等。
本发明的另一个实施例还提供了上述阵列基板的制造方法， 包括如下所 示的工艺。
S1 : 如图 3a所示， 在衬底基板 1上形成 GOA区域的栅极金属电极 21 和显示区域的栅线（图中未示出）和栅极 22。
在衬底基板上沉积（例如溅射）栅极金属层， 再利用掩膜版工艺， 经显 影、刻蚀即可形成 GOA区域的栅极金属电极 21和显示区域的栅线（未示出） 和栅极 22。 对于每个像素， 相应的栅线和栅极彼此电连接， 或者栅线的一部 分用作栅极。
S2: 如图 3b所示， 在衬底基板 1上依次沉积栅绝缘层 3、 有源层 4、 过 速率大于有源层 4的刻蚀速率， 例如过渡层 5的材料为 SiNx。 有源层 4例如 为非晶硅半导体层、 氧化物半导体层等。
S3: 刻蚀掉 GOA区域的过渡层、 有源层、 栅绝缘层， 以及显示区域中 的 TFT区域的过渡层和部分有源层， 在 GOA区域形成过孔。
上述工艺 S3的一个具体示例可如下所述。
S31 : 如图 3c所示， 在衬底基板 1上涂覆一层光刻胶 10, 并通过灰色调 掩膜工艺和干法刻蚀工艺得到由光刻胶 10形成的光刻胶图案，该光刻胶图案 具有完全去除区域 Pl、 部分保留区域 P2和完全保留区域 P3。 完全去除区域 PI对应栅极金属电极 21所在的区域， 部分保留区域 P2对应显示区域中的 TFT区域， 完全保留区域对应衬底基板 1上其余的区域。
S32: 如图 3d所示， 刻蚀掉完全去除区域中的过渡层 5、 有源层 4、 栅 绝缘层 3 , 在 GOA区域形成过孔 30。 例如， 使用干法刻蚀进行上述刻蚀工 艺
因为在刻蚀中， 过渡层 5的刻蚀速率大于有源层 4的刻蚀速率， 所以过 孔 30刻蚀完毕之后， 相比于有源层 4, 会有较多的过渡层 5被刻蚀掉， 从而 在过渡层 5和有源层 4的边缘形成向上开口的角度， 该角度导致如图所示的 上大下小的缺口。
S33: 如图 3e所示， 通过灰化工艺， 去除光刻胶部分保留区域 P2的光 刻胶 10, 相应地完全保留区域 P3的光刻胶厚度减小。
S34: 如图 3f所示， 刻蚀掉部分保留区域的过渡层 5和部分有源层 4, 以界定每个 TFT的有源层。 也即， 在 TFT区域中， 过渡层 5中形成有开口 31 , 该开口 31露出下面的部分有源层 4, 该有源层 4被部分刻蚀从而厚度略 微减小。
S35: 如图 3g所示， 例如通过灰化工艺， 去除剩余的完全保留区域的光 刻胶 10。
S4: 如图 3h所示， 在 GOA区域形成源漏极金属电极 61 , 同时在显示区 域形成数据线（图中未示出 )、 源极 62和漏极 63。 在在 GOA区域中， 源漏 极金属电极 61通过过孔 30与栅极金属电极 21电连接。
例如， 可以利用常规方法（例如溅射、 CVD方法等）， 在衬底基板 1上 沉积源漏极金属层， 再利用掩膜版工艺， 经显影、 刻蚀即可形成 GOA区域 的源漏极金属电极 61和显示区域的数据线、 源极 62和漏极 63。 此外， 在形 成源漏极金属电极 61、 数据线、 源极 62和漏极 63之后， 还继续刻蚀掉其余 暴露在外的过渡层 5和有源层 4。 源极 62和漏极 63至少部分位于过渡层 5 中的开口 31中从而与 TFT的有源层接触，并且在开口 31中彼此绝缘地间隔 开。 在 TFT的有源层中， 位于源极 62和漏极 63之间的部分在工作中可以变 得导电从而形成沟道。
由于之前已在 GOA区域形成了过孔 30,所以源漏极金属电极 61就能够 通过过孔 30与栅极金属电极 21形成电连接。 该实施例的阵列基板的制造方法还可以进一步包括如下工艺。
S5: 如图 3i所示， 在衬底基板 1上形成像素电极 7。 例如， 在衬底基板 1上沉积透明导电层，然后将该透明导电层构图以得到像素电极 7,该像素电 极例如与 TFT的漏极 63直接接触以电连接。 该像素电极 7例如可以为板状 电极或狭缝电极（例如梳状电极） 。
S6: 如图 3j所示， 在衬底基板 1上形成保护层 8。 该保护层 8例如可以 为无机或有机绝缘层。
本实施例所提供的阵列基板为 ADS 型阵列基板， 因此该阵列基板的制 造方法还包括如下工艺。
S7: 在衬底基板 1的保护层 8上形成公共电极 9, 即可形成本发明实施 例所提供的阵列基板， 如图 2所示。 例如， 可以沉积透明导电层， 然后将该 透明导电层构图以得到公共电极 9,该公共电极 9例如与像素电极 7相对应， 并且例如为狭缝电极（例如梳状电极） ， 在工作中被施加公共电压。
上述步骤 S5至 S7均可通过常规方法实现， 不再进行详细说明。
本发明实施例提供的阵列基板的制造方法中， 通过在有源层上提供过渡 层， 并且过渡层的刻蚀速率大于有源层的刻蚀速率， 从而在过孔刻蚀完毕之 后， 在过渡层和有源层的边缘形成向上开口的角度， 该角度导致如图所示的 上大下小的缺口， 该结构提高了 GOA区域中源漏极金属电极与栅极金属电 极之间电连接的稳定性。
本发明的实施例提供一种显示装置， 可以是液晶面板、 电子纸、 OLED 面板、 液晶电视、 液晶显示器、 数码相框、 手机、 平板电脑等任何具有显示 功能的产品或部件。该显示装置中包括上述本发明实施例所提供的阵列基板。 阵列基板与对置基板彼此对置以形成液晶盒， 在液晶盒中填充有液晶材料。 该对置基板例如为彩膜基板。 在一些示例中， 该显示装置还包括为阵列基板 提供背光的背光源。
由于本发明实施例所提供的显示装置与上述本发明实施例所提供的阵列 基板具有相同的技术特征， 所以也能产生相同的技术效果， 解决相同的技术 问题。
以上所述仅是本发明的示范性实施方式， 而非用于限制本发明的保护范 围， 本发明的保护范围由所附的权利要求确定。

Claims

权利要求书
1、 一种阵列基板， 包括显示区域和 G0A区域， 其中： 在所述 GOA区 域， 从下至上依次形成有栅极金属电极、 栅绝缘层、 有源层、 过渡层、 源漏 极金属电极，且开设有贯穿所述过渡层、所述有源层和所述栅绝缘层的过孔， 所述源漏极金属电极通过所述过孔与所述栅极金属电极电连接； 在所述过孔 的边缘， 在所述过渡层和所述有源层的边缘形成向上开口的角度。
2、根据权利要求 1所述的阵列基板，其中：所述过渡层的材料为氮化硅。
3、 根据权利要求 1或 2所述的阵列基板， 其中： 所述显示区域中， 设置 有薄膜晶体管， 其从下至上依次包括栅极、栅绝缘层、有源层、 源极和漏极。
4、 根据权利要求 1-3任一所述的阵列基板， 其中： 在刻蚀所述过渡层、 栅绝缘层以及有源层的过程中， 所述过渡层的刻蚀速率大于有源层的刻蚀速 率。
5、 一种阵列基板的制造方法， 包括：
在衬底基板上形成 GOA区域的栅极金属电极和显示区域的栅线和栅极； 在所述衬底基板上依次沉积栅绝缘层、 有源层、 过渡层， 所述过渡层的 刻蚀速率大于所述有源层的刻蚀速率；
刻蚀掉所述 GOA 区域的过渡层、 有源层、 栅绝缘层， 以及所述显示区 域中的薄膜晶体管区域的过渡层和部分有源层， 在所述 GOA区域形成过孔； 在所述 GOA 区域形成源漏极金属电极， 同时在所述显示区域形成数据 线、 源极和漏极， 其中， 所述源漏极金属电极通过所述过孔与所述栅极金属 电极电连接。
6、 根据权利要求 5所述的制造方法， 其中， 在所述 GOA区域形成过孔 包括：
在所述过渡层上形成包括完全去除区域、 部分保留区域和完全保留区域 的光刻胶图案，其中，所述完全去除区域对应所述栅极金属电极所在的区域， 所述部分保留区域对应所述显示区域中的薄膜晶体管区域；
刻蚀掉所述完全去除区域的过渡层、有源层、栅绝缘层以形成所述过孔； 通过灰化工艺， 去除所述部分保留区域的光刻胶以及将所述完全保留区 域的光刻胶的厚度减薄； 刻蚀掉所述部分保留区域的过渡层和部分有源层；
通过灰化工艺， 去除所述完全保留区域的光刻胶。
7、 根据权利要求 5或 6所述的制造方法， 在所述 GOA区域形成源漏极 金属电极， 同时在所述显示区域形成数据线、 源极和漏极之后， 还包括： 在衬底基板上形成像素电极， 所述像素电极与所述漏极电连接； 在所述衬底基板上形成保护层。
8、根据权利要求 7所述的制造方法，在所述衬底基板上形成保护层之后， 还包括：
在所述保护层上形成公共电极。
9、 一种显示装置， 包括权利要求 1至 4任一项所述的阵列基板。
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