JP4925314B2 - 窒化シリコン膜のドライエッチング方法および薄膜トランジスタの製造方法 - Google Patents
窒化シリコン膜のドライエッチング方法および薄膜トランジスタの製造方法 Download PDFInfo
- Publication number
- JP4925314B2 JP4925314B2 JP2007143026A JP2007143026A JP4925314B2 JP 4925314 B2 JP4925314 B2 JP 4925314B2 JP 2007143026 A JP2007143026 A JP 2007143026A JP 2007143026 A JP2007143026 A JP 2007143026A JP 4925314 B2 JP4925314 B2 JP 4925314B2
- Authority
- JP
- Japan
- Prior art keywords
- film
- gas
- silicon nitride
- dry etching
- thin film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000010408 film Substances 0.000 title claims description 106
- 229910052581 Si3N4 Inorganic materials 0.000 title claims description 29
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 title claims description 29
- 239000010409 thin film Substances 0.000 title claims description 28
- 238000001312 dry etching Methods 0.000 title claims description 20
- 238000000034 method Methods 0.000 title claims description 20
- 238000004519 manufacturing process Methods 0.000 title claims description 15
- 239000007789 gas Substances 0.000 claims description 48
- 229910052731 fluorine Inorganic materials 0.000 claims description 22
- 239000011737 fluorine Substances 0.000 claims description 22
- YCKRFDGAMUMZLT-UHFFFAOYSA-N Fluorine atom Chemical compound [F] YCKRFDGAMUMZLT-UHFFFAOYSA-N 0.000 claims description 20
- 229910021417 amorphous silicon Inorganic materials 0.000 claims description 20
- 238000001020 plasma etching Methods 0.000 claims description 18
- MYMOFIZGZYHOMD-UHFFFAOYSA-N Dioxygen Chemical compound O=O MYMOFIZGZYHOMD-UHFFFAOYSA-N 0.000 claims description 14
- 229910001882 dioxygen Inorganic materials 0.000 claims description 14
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 claims description 10
- 229910052786 argon Inorganic materials 0.000 claims description 5
- 229910052754 neon Inorganic materials 0.000 claims description 5
- GKAOGPIIYCISHV-UHFFFAOYSA-N neon atom Chemical compound [Ne] GKAOGPIIYCISHV-UHFFFAOYSA-N 0.000 claims description 5
- 125000001153 fluoro group Chemical group F* 0.000 claims description 2
- 230000001681 protective effect Effects 0.000 description 16
- 239000004065 semiconductor Substances 0.000 description 7
- 239000011521 glass Substances 0.000 description 6
- 239000000758 substrate Substances 0.000 description 6
- 238000000206 photolithography Methods 0.000 description 5
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 4
- 229910052804 chromium Inorganic materials 0.000 description 4
- 239000011651 chromium Substances 0.000 description 4
- 238000000059 patterning Methods 0.000 description 4
- 238000010792 warming Methods 0.000 description 4
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 3
- 238000004544 sputter deposition Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 239000011261 inert gas Substances 0.000 description 2
- 229910018503 SF6 Inorganic materials 0.000 description 1
- 229910001873 dinitrogen Inorganic materials 0.000 description 1
- 239000005431 greenhouse gas Substances 0.000 description 1
- 239000001307 helium Substances 0.000 description 1
- 229910052734 helium Inorganic materials 0.000 description 1
- SWQJXJOGLNCZEY-UHFFFAOYSA-N helium atom Chemical compound [He] SWQJXJOGLNCZEY-UHFFFAOYSA-N 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 238000009751 slip forming Methods 0.000 description 1
- SFZCNBIFKDRMGX-UHFFFAOYSA-N sulfur hexafluoride Chemical compound FS(F)(F)(F)(F)F SFZCNBIFKDRMGX-UHFFFAOYSA-N 0.000 description 1
- 229960000909 sulfur hexafluoride Drugs 0.000 description 1
- 230000001629 suppression Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31105—Etching inorganic layers
- H01L21/31111—Etching inorganic layers by chemical means
- H01L21/31116—Etching inorganic layers by chemical means by dry-etching
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31144—Etching the insulating layers by chemical or physical means using masks
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
- H01L21/67005—Apparatus not specifically provided for elsewhere
- H01L21/67011—Apparatus for manufacture or treatment
- H01L21/67017—Apparatus for fluid treatment
- H01L21/67063—Apparatus for fluid treatment for etching
- H01L21/67069—Apparatus for fluid treatment for etching for drying etching
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66742—Thin film unipolar transistors
- H01L29/6675—Amorphous silicon or polysilicon transistors
- H01L29/66765—Lateral single gate single channel transistors with inverted structure, i.e. the channel layer is formed after the gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78651—Silicon transistors
- H01L29/7866—Non-monocrystalline silicon transistors
- H01L29/78663—Amorphous silicon transistors
- H01L29/78669—Amorphous silicon transistors with inverted-type structure, e.g. with bottom gate
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Manufacturing & Machinery (AREA)
- Ceramic Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
- General Chemical & Material Sciences (AREA)
- Inorganic Chemistry (AREA)
- Thin Film Transistor (AREA)
- Drying Of Semiconductors (AREA)
Description
この発明は窒化シリコン膜のドライエッチング方法および薄膜トランジスタの製造方法に関する。
例えば、従来の薄膜トランジスタには、逆スタガ型でチャネル保護膜型のものがある（例えば、特許文献１参照）。この場合、チャネル保護膜の形成方法としては、まず、成膜された真性アモルファスシリコン膜の上面に窒化シリコンからなるチャネル保護膜形成用膜を成膜する。次に、チャネル保護膜形成用膜の上面にレジスト膜をパターン形成する。次に、エッチングガスとしてＳＦ6（六フッ化イオウ）ガスと酸素ガスとの混合ガスを用い、レジスト膜下以外の領域におけるチャネル保護膜形成用膜をドライエッチングして除去すると、レジスト膜下にチャネル保護膜が形成される。
しかしながら、上記従来のドライエッチング方法で使用するエッチングガス中のＳＦ6は、近年、地球温暖化の一因として問題視されるようになってきており、したがってこれに替わる代替ガスの選択が重要な課題となっている。
そこで、この発明は、ＳＦ6等の地球温暖化の一因となるガスを用いずに窒化シリコン膜を良好にドライエッチングすることができる窒化シリコン膜のドライエッチング方法および薄膜トランジスタの製造方法を提供することを目的とする。
請求項１に記載の発明は、ネオンガス又はアルゴンガスと、フッ素ガスと、前記フッ素ガスに対する流量比が１〜４である酸素ガスと、を含む混合ガスを用いた反応性イオンエッチングにより、アモルファスシリコン膜上に形成された窒化シリコン膜をドライエッチングすることを特徴とする窒化シリコン膜のドライエッチング方法である。
請求項２に記載の発明は、請求項１に記載の発明において、前記反応性イオンエッチングは平行平板型反応性イオンエッチングであることを特徴とするものである。
請求項３に記載の発明は、窒化シリコン膜を有した薄膜トランジスタの製造方法において、ネオンガス又はアルゴンガスと、フッ素ガスと、前記フッ素ガスに対する流量比が１〜４である酸素ガスと、を含む混合ガスを用いた反応性イオンエッチングにより、アモルファスシリコン膜上に形成された前記窒化シリコン膜をドライエッチングすることを特徴とする薄膜トランジスタの製造方法である。
請求項４に記載の発明は、請求項３に記載の発明において、前記反応性イオンエッチングは平行平板型反応性イオンエッチングであることを特徴とするものである。
請求項５に記載の発明は請求項３または４に記載の発明において、ドライエッチングは１〜１００Ｐａの真空雰囲気下で行うことを特徴とするものである。
請求項２に記載の発明は、請求項１に記載の発明において、前記反応性イオンエッチングは平行平板型反応性イオンエッチングであることを特徴とするものである。
請求項３に記載の発明は、窒化シリコン膜を有した薄膜トランジスタの製造方法において、ネオンガス又はアルゴンガスと、フッ素ガスと、前記フッ素ガスに対する流量比が１〜４である酸素ガスと、を含む混合ガスを用いた反応性イオンエッチングにより、アモルファスシリコン膜上に形成された前記窒化シリコン膜をドライエッチングすることを特徴とする薄膜トランジスタの製造方法である。
請求項４に記載の発明は、請求項３に記載の発明において、前記反応性イオンエッチングは平行平板型反応性イオンエッチングであることを特徴とするものである。
請求項５に記載の発明は請求項３または４に記載の発明において、ドライエッチングは１〜１００Ｐａの真空雰囲気下で行うことを特徴とするものである。
この発明によれば、フッ素ガスおよび酸素ガスを含む混合ガスを用いた反応性イオンエッチングにより窒化シリコン膜をドライエッチングすることにより、ＳＦ6等の地球温暖化の一因となるガスを用いずに窒化シリコン膜を良好にドライエッチングすることができるドライエッチング方法および薄膜トランジスタの製造方法が提供できる。
図１はこの発明のドライエッチング方法を含む製造方法により製造された薄膜トランジスタパネルの一例の断面図を示す。この薄膜トランジスタパネルはガラス基板１を備えている。ガラス基板１の上面の所定の箇所にはクロム等からなるゲート電極２が設けられている。ゲート電極２を含むガラス基板１の上面には窒化シリコンからなるゲート絶縁膜３が設けられている。
ゲート電極２上におけるゲート絶縁膜３の上面の所定の箇所には真性アモルファスシリコンからなる半導体薄膜４が設けられている。半導体薄膜４の上面の所定の箇所には窒化シリコンからなるチャネル保護膜５が設けられている。チャネル保護膜５の上面両側およびその両側における半導体薄膜４の上面にはｎ型アモルファスシリコンからなるオーミックコンタクト層６、７が設けられている。オーミックコンタクト層６、７の各上面にはクロム等からなるソース電極８およびドレイン電極９が設けられている。
ここで、ゲート電極２、ゲート絶縁膜３、半導体薄膜４、チャネル保護膜５、オーミックコンタクト層６、７、ソース電極８およびドレイン電極９により、逆スタガ型でチャネル保護膜型の薄膜トランジスタ１０が構成されている。
薄膜トランジスタ１０を含むゲート絶縁膜３の上面には窒化シリコンからなるオーバーコート膜１１が設けられている。ソース電極８の所定の箇所に対応する部分におけるオーバーコート膜１１にはコンタクトホール１２が設けられている。オーバーコート膜１１の上面の所定の箇所にはＩＴＯからなる画素電極１３がコンタクトホール１２を介してソース電極８に接続されて設けられている。
次に、この薄膜トランジスタパネルの製造方法の一例について説明する。まず、図２に示すように、ガラス基板１の上面の所定の箇所に、スパッタ法により成膜されたクロム等からなる金属膜をフォトリソグラフィ法によりパターニングすることにより、ゲート電極２を形成する。
次に、ゲート電極２を含むガラス基板１の上面に、プラズマＣＶＤ法により、窒化シリコンからなるゲート絶縁膜３、真性アモルファスシリコン膜（半導体薄膜形成用膜）２１および窒化シリコン膜（チャネル保護膜形成用膜）２２を連続して成膜する。次に、窒化シリコン膜２２の上面のチャネル保護膜形成領域に、印刷法等により塗布されたレジスト膜をフォトリソグラフィ法によりパターニングすることにより、レジスト膜２３を形成する。
次に、レジスト膜２３をマスクとして窒化シリコン膜２２を後述する如くドライエッチングすると、レジスト膜２３下以外の領域における窒化シリコン膜２２が除去され、図３に示すように、レジスト膜２３下にチャネル保護膜５が形成される。次に、レジスト膜２３を剥離する。
次に、図４に示すように、チャネル保護膜５を含む真性アモルファスシリコン膜２１の上面に、プラズマＣＶＤ法により、ｎ型アモルファスシリコン膜（オーミックコンタクト層形成用膜）２４を成膜する。次に、ｎ型アモルファスシリコン膜２４の上面に、スパッタ法により、クロム等からなるソース・ドレイン電極形成用膜２５を成膜する。
次に、ソース・ドレイン電極形成用膜２５の上面のソース電極形成領域およびドレイン電極形成領域に、印刷等により塗布されたレジスト膜をフォトリソグラフィ法によりパターニングすることにより、レジスト膜２６、２７を形成する。
次に、レジスト膜２６、２７をマスクとしてソース・ドレイン電極形成用膜２５をウェットエッチングすると、レジスト膜２６、２７下以外の領域におけるソース・ドレイン電極形成用膜２５が除去され、図５に示すように、レジスト膜２６、２７下にソース電極８およびドレイン電極９が形成される。
次に、レジスト膜２６、２７およびチャネル保護膜５をマスクとしてｎ型アモルファスシリコン膜２４および真性アモルファスシリコン膜２１を連続してドライエッチングすると、レジスト膜２６、２７下以外の領域におけるｎ型アモルファスシリコン膜２４が除去され、且つ、レジスト膜２６、２７およびチャネル保護膜５下以外の領域における真性アモルファスシリコン膜２１が除去され、図６に示すように、ソース電極８およびドレイン電極９下にオーミックコンタクト層６、７が形成され、且つ、オーミックコンタクト層６、７およびチャネル保護膜５下に半導体薄膜４が形成される。次に、レジスト膜２６、２７を剥離する。
次に、図１に示すように、薄膜トランジスタ１０を含むゲート絶縁膜３の上面に、プラズマＣＶＤ法により、窒化シリコンからなるオーバーコート膜１１を成膜する。次に、オーバーコート膜１１の所定の箇所に、フォトリソグラフィ法により、コンタクトホール１２を形成する。
次に、オーバーコート膜１１の上面の所定の箇所に、スパッタ法により成膜されたＩＴＯ膜をフォトリソグラフィ法によりパターニングすることにより、画素電極１３をコンタクトホール１２を介してソース電極８に接続させて形成する。かくして、図１に示す薄膜トランジスタパネルが得られる。
次に、上記製造方法においてドライエッチングを行なうための反応性イオンエッチング（ＲＩＥ）装置の一例について、図７に示す概略構成図を参照して説明する。このＲＩＥ装置は、平行平板型であり、反応容器３１を備えている。反応容器３１内の下部には高周波電極３２が設けられ、上部には対向電極３３が設けられている。高周波電極３２は高周波電源３４に接続され、対向電極３３は接地されている。高周波電極３２の上面には被加工物３５が載置されるようになっている。反応容器３１の下部の所定の箇所は配管３６を介して真空ポンプ３７に接続されている。
反応容器３１の上部中央部にはガス導入管３８が対向電極３３の中央部を貫通して設けられている。ガス導入管３６は共通配管３９に接続されている。共通配管３９には第１、第２の配管４０、４１が接続されている。第１、第２の配管４０、４１には第１、第２の電磁弁４２、４３および第１、第２のマスフローコントローラ４４、４５が介在されている。第１、第２の配管４０、４１の各先端部にはボンベ等からなるフッ素ガス供給源４６および酸素ガス供給源４７が接続されている。
次に、上記構成のＲＩＥ装置を用いて、高周波電極３２の上面に載置された被加工物３５が図２に示す状態にあり、真性アモルファスシリコン膜２１上の窒化シリコン膜２２をドライエッチングする場合について説明する。まず、真空ポンプ３７の駆動により、反応容器３１内のガスを排出し、反応容器３１内の圧力を１０Ｐａとした。
次に、第１、第２の電磁弁４２、４３を開弁し、フッ素ガス供給源４６および酸素ガス供給源４７から供給されるフッ素ガスおよび酸素ガスの混合ガスをガス導入管３８から反応容器３１内に導入する。この場合、第１、第２のマスフローコントローラ４４、４５によりフッ素ガスおよび酸素ガスの各流量を調整し、フッ素ガスの流量を１００ｓｃｃｍとし、酸素ガスの流量を１００〜４００ｓｃｃｍとした。また、高周波電源３４から１３．５６ＭＨｚの高周波電力７００Ｗを印加した。
すると、レジスト膜２３下以外の領域における窒化シリコン膜２２がドライエッチングされて除去され、そのエッチングレートは約２０００Å／ｍｉｎであった。この場合、窒化シリコン膜２２が完全に除去されると、下地の真性アモルファスシリコン膜２１が露出され、この露出された真性アモルファスシリコン膜２１がある程度ドライエッチングされて除去されるが、そのエッチングレートは約４００Å／ｍｉｎであった。したがって、この場合の選択比は約５倍であり、実用可能である。しかも、フッ素ガスの温暖化係数はゼロであり、温暖化ガスの排出量の抑制に大きく寄与することができる。
なお、フッ素ガス供給源４６は、窒素、ヘリウム、ネオン、アルゴン等の不活性ガスのいずれか１種または複数種のガスで希釈された希釈フッ素ガスを供給するものであってもよい。例えば、窒素ガスで２０ｖｏｌ％に希釈された希釈フッ素ガスの流量を５００ｓｃｃｍ（フッ素ガスのみの流量は１００ｓｃｃｍ）とし、酸素ガスの流量を１００〜４００ｓｃｃｍとしてもよい。
また、フッ素ガス供給源４６とは別に不活性ガス供給源を設けるようにしてもよい。また、上記のいずれの場合でも、フッ素ガスに対する酸素ガスの流量比は１〜４であるが、０．５〜２０の範囲内であればよい。さらに、反応容器３１内の圧力は１〜１００Ｐａの範囲内であればよい。
１ ガラス基板
２ ゲート電極
３ ゲート絶縁膜
４ 半導体薄膜
５ チャネル保護膜
６、７ オーミックコンタクト層
８ ソース電極
９ ドレイン電極
１０ 薄膜トランジスタ
１１ オーバーコート膜
１２ コンタクトホール
１３ 画素電極
２１ 真性アモルファスシリコン膜
２２ 窒化シリコン膜
２３ レジスト膜
２４ ｎ型アモルファスシリコン膜
２５ ソース・ドレイン電極形成用膜
２６、２７ レジスト膜
３１ 反応容器
３２ 高周波電極
３３ 対向電極
３４ 高周波電源
３５ 被加工物
３７ 真空ポンプ
３８ ガス導入管
４２、４３ 電磁弁
４４、４５ マスフローコントローラ
４６ フッ素ガス供給源
４７ 酸素ガス供給源
２ ゲート電極
３ ゲート絶縁膜
４ 半導体薄膜
５ チャネル保護膜
６、７ オーミックコンタクト層
８ ソース電極
９ ドレイン電極
１０ 薄膜トランジスタ
１１ オーバーコート膜
１２ コンタクトホール
１３ 画素電極
２１ 真性アモルファスシリコン膜
２２ 窒化シリコン膜
２３ レジスト膜
２４ ｎ型アモルファスシリコン膜
２５ ソース・ドレイン電極形成用膜
２６、２７ レジスト膜
３１ 反応容器
３２ 高周波電極
３３ 対向電極
３４ 高周波電源
３５ 被加工物
３７ 真空ポンプ
３８ ガス導入管
４２、４３ 電磁弁
４４、４５ マスフローコントローラ
４６ フッ素ガス供給源
４７ 酸素ガス供給源
Claims (5)
- ネオンガス又はアルゴンガスと、フッ素ガスと、前記フッ素ガスに対する流量比が１〜４である酸素ガスと、を含む混合ガスを用いた反応性イオンエッチングにより、アモルファスシリコン膜上に形成された窒化シリコン膜をドライエッチングすることを特徴とする窒化シリコン膜のドライエッチング方法。
- 請求項１に記載の発明において、前記反応性イオンエッチングは平行平板型反応性イオンエッチングであることを特徴とする窒化シリコン膜のドライエッチング方法。
- 窒化シリコン膜を有した薄膜トランジスタの製造方法において、ネオンガス又はアルゴンガスと、フッ素ガスと、前記フッ素ガスに対する流量比が１〜４である酸素ガスと、を含む混合ガスを用いた反応性イオンエッチングにより、アモルファスシリコン膜上に形成された前記窒化シリコン膜をドライエッチングすることを特徴とする薄膜トランジスタの製造方法。
- 請求項３に記載の発明において、前記反応性イオンエッチングは平行平板型反応性イオンエッチングであることを特徴とする薄膜トランジスタの製造方法。
- 請求項３または４に記載の発明において、ドライエッチングは１〜１００Ｐａの真空雰囲気下で行うことを特徴とする薄膜トランジスタの製造方法。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2007143026A JP4925314B2 (ja) | 2007-05-30 | 2007-05-30 | 窒化シリコン膜のドライエッチング方法および薄膜トランジスタの製造方法 |
| KR1020080049045A KR20080106025A (ko) | 2007-05-30 | 2008-05-27 | 질화실리콘막의 드라이 에칭방법 |
| US12/154,946 US20080299777A1 (en) | 2007-05-30 | 2008-05-28 | Silicon nitride film dry etching method |
| TW097119802A TWI384546B (zh) | 2007-05-30 | 2008-05-29 | 氮化矽膜的乾式蝕刻法 |
| CN2008100998597A CN101315891B (zh) | 2007-05-30 | 2008-05-30 | 氮化硅膜的干刻蚀方法 |
| CN200910165408A CN101694834A (zh) | 2007-05-30 | 2008-05-30 | 薄膜晶体管的制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2007143026A JP4925314B2 (ja) | 2007-05-30 | 2007-05-30 | 窒化シリコン膜のドライエッチング方法および薄膜トランジスタの製造方法 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2010106836A Division JP2010177708A (ja) | 2010-05-07 | 2010-05-07 | 窒化シリコン膜のドライエッチング方法および薄膜トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2008300478A JP2008300478A (ja) | 2008-12-11 |
| JP4925314B2 true JP4925314B2 (ja) | 2012-04-25 |
Family
ID=40088796
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2007143026A Expired - Fee Related JP4925314B2 (ja) | 2007-05-30 | 2007-05-30 | 窒化シリコン膜のドライエッチング方法および薄膜トランジスタの製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US20080299777A1 (ja) |
| JP (1) | JP4925314B2 (ja) |
| KR (1) | KR20080106025A (ja) |
| CN (2) | CN101694834A (ja) |
| TW (1) | TWI384546B (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4596287B2 (ja) * | 2008-09-19 | 2010-12-08 | カシオ計算機株式会社 | シリコンを含む膜のドライエッチング方法 |
| JP5782695B2 (ja) * | 2010-09-29 | 2015-09-24 | 凸版印刷株式会社 | 薄膜トランジスタ、薄膜トランジスタを備える画像表示装置、薄膜トランジスタの製造方法、画像表示装置の製造方法 |
| CN102651370B (zh) * | 2012-01-04 | 2014-12-10 | 京东方科技集团股份有限公司 | 一种tft阵列基板、制造方法及显示装置 |
| CN103413811B (zh) * | 2013-07-23 | 2016-04-13 | 北京京东方光电科技有限公司 | 阵列基板及其制造方法、显示装置 |
| EP3104418B8 (de) * | 2015-06-08 | 2018-04-04 | Meyer Burger (Germany) GmbH | Verfahren und vorrichtung zum texturieren einer siliziumoberfläche |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5878427A (ja) * | 1981-11-05 | 1983-05-12 | Toshiba Corp | ドライエツチング方法 |
| JPH08321484A (ja) * | 1995-05-24 | 1996-12-03 | Nec Corp | 半導体装置の製造方法 |
| KR100267418B1 (ko) * | 1995-12-28 | 2000-10-16 | 엔도 마코토 | 플라스마처리방법및플라스마처리장치 |
| US5786276A (en) * | 1997-03-31 | 1998-07-28 | Applied Materials, Inc. | Selective plasma etching of silicon nitride in presence of silicon or silicon oxides using mixture of CH3F or CH2F2 and CF4 and O2 |
| US5868853A (en) * | 1997-06-18 | 1999-02-09 | Taiwan Semiconductor Manufacturing Co. Ltd. | Integrated film etching/chamber cleaning process |
| JPH11274143A (ja) * | 1998-03-20 | 1999-10-08 | Advanced Display Inc | ドライエッチング方法及び薄膜トランジスタの製造方法 |
| JP2002270575A (ja) * | 2001-03-13 | 2002-09-20 | Seiko Epson Corp | エッチング方法、この方法により製造されたことを特徴とする半導体装置およびエッチング装置 |
| WO2002095800A2 (en) * | 2001-05-22 | 2002-11-28 | Reflectivity, Inc. | A method for making a micromechanical device by removing a sacrificial layer with multiple sequential etchants |
| JP3914452B2 (ja) * | 2001-08-07 | 2007-05-16 | 株式会社ルネサステクノロジ | 半導体集積回路装置の製造方法 |
| AU2002337812A1 (en) * | 2001-10-31 | 2003-05-12 | Tokyo Electron Limited | Method of etching high aspect ratio features |
| JP3855081B2 (ja) * | 2002-07-01 | 2006-12-06 | 株式会社日立国際電気 | フッ素ガスによるクリーニング機構を備えたｃｖｄ装置およびｃｖｄ装置のフッ素ガスによるクリーニング方法 |
| KR100497609B1 (ko) * | 2003-02-28 | 2005-07-01 | 삼성전자주식회사 | 실리콘 질화막 식각방법 |
| US7338907B2 (en) * | 2004-10-04 | 2008-03-04 | Sharp Laboratories Of America, Inc. | Selective etching processes of silicon nitride and indium oxide thin films for FeRAM device applications |
-
2007
- 2007-05-30 JP JP2007143026A patent/JP4925314B2/ja not_active Expired - Fee Related
-
2008
- 2008-05-27 KR KR1020080049045A patent/KR20080106025A/ko not_active Application Discontinuation
- 2008-05-28 US US12/154,946 patent/US20080299777A1/en not_active Abandoned
- 2008-05-29 TW TW097119802A patent/TWI384546B/zh not_active IP Right Cessation
- 2008-05-30 CN CN200910165408A patent/CN101694834A/zh active Pending
- 2008-05-30 CN CN2008100998597A patent/CN101315891B/zh not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| TW200901316A (en) | 2009-01-01 |
| CN101315891B (zh) | 2010-06-02 |
| TWI384546B (zh) | 2013-02-01 |
| US20080299777A1 (en) | 2008-12-04 |
| JP2008300478A (ja) | 2008-12-11 |
| KR20080106025A (ko) | 2008-12-04 |
| CN101315891A (zh) | 2008-12-03 |
| CN101694834A (zh) | 2010-04-14 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| TWI415267B (zh) | 製造具有蝕刻終止層之金屬氧化物薄膜電晶體陣列的製程 | |
| US6623653B2 (en) | System and method for etching adjoining layers of silicon and indium tin oxide | |
| JP4925314B2 (ja) | 窒化シリコン膜のドライエッチング方法および薄膜トランジスタの製造方法 | |
| JP4596287B2 (ja) | シリコンを含む膜のドライエッチング方法 | |
| JP4586841B2 (ja) | 薄膜トランジスタの製造方法 | |
| JP5101059B2 (ja) | 半導体装置の製造方法、半導体装置の製造装置、コンピュータ記憶媒体及び処理レシピが記憶された記憶媒体 | |
| JP5299245B2 (ja) | モリブデン系金属膜上の絶縁膜のドライエッチング方法および薄膜トランジスタパネルの製造方法 | |
| JP2010177708A (ja) | 窒化シリコン膜のドライエッチング方法および薄膜トランジスタの製造方法 | |
| JP5454411B2 (ja) | シリコンを含む膜のドライエッチング方法 | |
| Kuo et al. | Back channel etch chemistry of advanced a-Si: H TFTs | |
| JP4248987B2 (ja) | アレイ基板の製造方法 | |
| US20080299778A1 (en) | Silicon film dry etching method | |
| KR960026244A (ko) | 금속배선 형성방법 | |
| Lin et al. | Amorphous carbon step coverage improvement applied to advanced hard mask for lithographic application | |
| KR20010004542A (ko) | 박막 트랜지스터-액정 표시 장치 및 그 제조방법 | |
| JPH07130717A (ja) | シリコン酸化膜上のシリコン系材料のエッチング方法 | |
| JP2011077209A (ja) | レジスト膜の除去方法および表示装置の製造方法 | |
| JPH02231716A (ja) | 非晶質シリコンのドライエッチング方法 | |
| KR20090068588A (ko) | 반도체 소자의 패턴 형성 방법 | |
| KR20050079311A (ko) | 반도체 장치의 비트 라인 형성 방법 | |
| JPH05160079A (ja) | 非晶質シリコンのドライエッチング方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20090202 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20090527 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090602 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090728 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20100216 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100507 |
|
| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20100525 |
|
| A912 | Re-examination (zenchi) completed and case transferred to appeal board |
Free format text: JAPANESE INTERMEDIATE CODE: A912 Effective date: 20100716 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20111128 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20120203 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20150217 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| LAPS | Cancellation because of no payment of annual fees |