WO2014195420A1 - Leuchtdiode mit passivierungsschicht - Google Patents

Leuchtdiode mit passivierungsschicht Download PDF

Info

Publication number
WO2014195420A1
WO2014195420A1 PCT/EP2014/061732 EP2014061732W WO2014195420A1 WO 2014195420 A1 WO2014195420 A1 WO 2014195420A1 EP 2014061732 W EP2014061732 W EP 2014061732W WO 2014195420 A1 WO2014195420 A1 WO 2014195420A1
Authority
WO
WIPO (PCT)
Prior art keywords
semiconductor
layer
region
connection
passivation layer
Prior art date
Application number
PCT/EP2014/061732
Other languages
English (en)
French (fr)
Inventor
Sabine VOM DORP
Markus Maute
Original Assignee
Osram Opto Semiconductors Gmbh
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Osram Opto Semiconductors Gmbh filed Critical Osram Opto Semiconductors Gmbh
Priority to US14/891,972 priority Critical patent/US20160093769A1/en
Priority to KR1020157034330A priority patent/KR20160018511A/ko
Priority to CN201480032470.4A priority patent/CN105283967B/zh
Publication of WO2014195420A1 publication Critical patent/WO2014195420A1/de

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/20—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a particular shape, e.g. curved or truncated substrate
    • H01L33/24—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a particular shape, e.g. curved or truncated substrate of the light emitting region, e.g. non-planar junction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/15—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components having potential barriers, specially adapted for light emission
    • H01L27/153—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components having potential barriers, specially adapted for light emission in a repetitive configuration, e.g. LED bars
    • H01L27/156—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components having potential barriers, specially adapted for light emission in a repetitive configuration, e.g. LED bars two-dimensional arrays
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/005—Processes
    • H01L33/0062—Processes for devices with an active region comprising only III-V compounds
    • H01L33/0066—Processes for devices with an active region comprising only III-V compounds with a substrate not being a III-V compound
    • H01L33/007—Processes for devices with an active region comprising only III-V compounds with a substrate not being a III-V compound comprising nitride compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/005—Processes
    • H01L33/0093—Wafer bonding; Removal of the growth substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/36—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes
    • H01L33/38—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes with a particular shape
    • H01L33/382—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes with a particular shape the electrode extending partially in or entirely through the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/44—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the coatings, e.g. passivation layer or anti-reflective coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/52—Encapsulations
    • H01L33/54—Encapsulations having a particular shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/52—Encapsulations
    • H01L33/56—Materials, e.g. epoxy or silicone resin
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/58—Optical field-shaping elements
    • H01L33/60—Reflective elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/62—Arrangements for conducting electric current to or from the semiconductor body, e.g. lead-frames, wire-bonds or solder balls
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2933/00—Details relating to devices covered by the group H01L33/00 but not provided for in its subgroups
    • H01L2933/0008—Processes
    • H01L2933/0016—Processes relating to electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2933/00—Details relating to devices covered by the group H01L33/00 but not provided for in its subgroups
    • H01L2933/0008—Processes
    • H01L2933/0033—Processes relating to semiconductor body packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2933/00—Details relating to devices covered by the group H01L33/00 but not provided for in its subgroups
    • H01L2933/0008—Processes
    • H01L2933/0033—Processes relating to semiconductor body packages
    • H01L2933/005—Processes relating to semiconductor body packages relating to encapsulations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2933/00—Details relating to devices covered by the group H01L33/00 but not provided for in its subgroups
    • H01L2933/0008—Processes
    • H01L2933/0033—Processes relating to semiconductor body packages
    • H01L2933/0058—Processes relating to semiconductor body packages relating to optical field-shaping elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2933/00—Details relating to devices covered by the group H01L33/00 but not provided for in its subgroups
    • H01L2933/0008—Processes
    • H01L2933/0033—Processes relating to semiconductor body packages
    • H01L2933/0066—Processes relating to semiconductor body packages relating to arrangements for conducting electric current to or from the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/005—Processes
    • H01L33/0095—Post-treatment of devices, e.g. annealing, recrystallisation or short-circuit elimination
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/20—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a particular shape, e.g. curved or truncated substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/20—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a particular shape, e.g. curved or truncated substrate
    • H01L33/22—Roughened surfaces, e.g. at the interface between epitaxial layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/36—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes
    • H01L33/40—Materials therefor
    • H01L33/405—Reflective materials

Definitions

  • an optoelectronic semiconductor chip and a method of manufacturing an optoelectronic semiconductor chip.
  • the optoelectronic semiconductor chip has a carrier substrate, a semiconductor body with an active zone for generating radiation and a connection structure with at least one plated through hole.
  • the descriptions herein ⁇ NEN methods are provided in particular for the production of described herein, the optoelectronic semiconductor chip, so that all the features described for the method are also disclosed for the optoelectronic semiconductor chips and vice versa.
  • the object of the present invention is to specify a solution for an improved optoelectronic semiconductor chip.
  • a possible manufacturing an optoelectronic semiconductor chips includes forming a semiconductor layer sequence on a starting substrate, comprising two semiconductor ⁇ regions of different conductivity types and an interposed active region for generating light ⁇ radiation, and forming a connection structure in the region of the semiconductor layer sequence with a fürorialie ⁇ tion , so that the different semiconductor regions can be contacted separately from one another. Subsequently, this assembly is transferred to a carrier substrate by the on ⁇ circuit structure is connected in a bonding process with the supporting substrate. This is followed by removal of the starting substrate, and structuring of the semiconductor layer sequence in a wet-chemical etching process.
  • a semiconductor structure in the form of a mesa-shaped elevation which serves as a semiconductor body for emitting a light radiation in the semiconductor chip.
  • This is also called a mesa.
  • a passivation layer is formed over a large area on a front-side surface and a circumferential surface of the semiconductor body.
  • the passivation layer is made of one or more dielectric materials, and designed for low absorption of light radiation.
  • further processes, for example forming a contact surface suitable for wire bonding, are carried out laterally next to the semiconductor body.
  • a method for producing an optoelectronic semiconductor chip comprises forming a semiconductor layer sequence on a starting substrate, having a first and a second semiconductor region and an active zone for generating radiation arranged therebetween, and structuring the semiconductor layer sequence, wherein a semiconductor structure in FIG
  • Form of a survey is formed with a circumferential surface.
  • the method further comprises forming a passivation layer, wherein the passivation layer is arranged (at least) on the circumferential surface of the semiconductor structure, and forming a connection structure in the region of the semiconductor structure after the formation of the passivation layer.
  • the connection structure has a first and a second conductive connection layer, which are separated from one another.
  • the first terminal ⁇ layer is electrically connected to the first semiconductor region, and the second connection layer is contacting on at least one throughput electrically connected to the second semiconductor region.
  • the method further includes bonding the terminal structure to a carrier substrate and removing the starting substrate. The removal of the starting substrate can take place after the connection of the connection structure to the carrier substrate.
  • the patterning of the semiconductor layer sequence to form the semiconductor structure and the forming of the passivation layer, having an iso ⁇ lierendes material are still carried out on the initial substrate, before the transfer to the carrier substrate and before forming the terminal structure. At such an early stage of the process, only a limited number of materials and layers are present on the starting substrate. This has the consequence that possible sources of contamination of the lateral surface of the semiconductor structure are reduced. Enclosing by the subsequently formed passivation, before ⁇ lying in the form of the semiconductor structure and arranged on the circumferential casing surface passivation ⁇ layer, the lateral surface of the semiconductor structure, and in particular in the transition region between the first and second
  • lateral surface is equal signified ⁇ tend with the peripheral edge surface and the circumferential edge region of the semi-produced by the patterning conductor structure.
  • the lateral surface is made up of all
  • the semiconductor structure produced by the structuring can already take the form of a for delivering a Semiconductor body used optical radiation of the optoelectronic ⁇ ronic semiconductor chip, or may represent the semiconductor structure, the semiconductor body.
  • the light radiation can be generated in the active zone and emitted via a front side of the semiconductor body (light exit side). Since the patterning of the semiconductor layer sequence before the transfer is performed on the Trä ⁇ gersubstrat, the semiconductor body in this embodiment may have a toward the front side at least partly widening shape or cross-sectional shape. This embodiment promotes Lichtauskopp ⁇ development of the semiconductor body.
  • the structuring of the semiconductor layer sequence comprises carrying out a dry-chemical etching process.
  • a dry-chemical etching can be considered in particular for the above-described patterning of the semiconductor layer sequence down to the starting substrate.
  • the insulating passivation layer is used in an early stage of the process for protecting the lateral surface of the semiconductor structure.
  • a planar covering of a semiconductor body, as is carried out in a conventional production method is not provided here.
  • the passivation layer comprises Si ⁇ liziumnitrid.
  • the first and the second semiconductor region of the semiconductor layer sequence have different conductivity types.
  • the semiconductor layer sequence can for example be formed on the starting substrate in such a way that the first semiconductor region is present on a side of the semiconductor layer sequence facing away from the starting substrate, and the second one
  • the semiconductor region facing the starting substrate and is arranged on the starting substrate is arranged on the starting substrate. It is furthermore possible, for example, for the first semiconductor region to be a p-conducting semiconductor region, and for the second semiconductor region to be an n-conducting semiconductor region.
  • the second Halbleiterbe can ⁇ rich having an exposed side that the off for ben provided by light radiation front or light exit side can form.
  • connection structure which is formed approximately in layers after generating the passivation, can in addition to the first and second conductive connection layer comprising an insulating layer through which the first and second conductive circuit layer on ⁇ are separated.
  • the first and two ⁇ te connection layer and the insulating layer can partially one above the other, and arranged in the manufactured optoelekt ⁇ tronic semiconductor chip in regions between the carrier substrate and the first semiconductor region.
  • the passivation layer can not only provide for a passivation of the lateral surface of the semiconductor structure. It is possible that the passivation layer causes an additional separation between the first connection layer and the second semiconducting ⁇ ders of the semiconductor structure and the semiconductor body of the optoelectronic semiconductor chip.
  • the optoelectronic semiconductor chip may, in particular, be a light-emitting diode chip.
  • the semiconductor layer sequence can play, be based at ⁇ on a III-V semiconductor material system such as GaN.
  • the starting substrate may be, for example, a sapphire substrate.
  • the carrier substrate may be, for example, a germanium substrate.
  • connection of the connection structure to the carrier substrate can be effected for example by a bonding process.
  • the connection structure can be connected to the carrier substrate via the second connection layer.
  • the second connection layer may for this purpose be one for bonding suitable sub-layer, which may be in the form of a layer stack have.
  • a further embodiment is formed in the patterning of the semiconductor layer sequence laterally next to the semi-conductor structure ⁇ another semiconductor structure in the form of a survey.
  • the passivation layer is formed zusharm ⁇ Lich in the region of a gap between the semiconductor structure and the further semiconductor structure.
  • the termination structure is formed not only in the area of the semiconductor structure but also in the area of the further semiconductor structure and the trench therebetween. The formation of the further semiconductor structure makes it possible to minimize the presence of recesses or cavities on the side of the connection structure which is intended to be connected to the carrier substrate.
  • the first connection layer can be exposed in the region of the further semiconductor structure.
  • an opening extending to the first connection layer may be produced in this area, or the entire semiconductor material present in this area or the entire further semiconductor structure may be removed.
  • the first semiconductor region of the semiconductor structure or of the semiconductor body of the optoelectronic semiconductor chip can be contacted via the exposed region of the first connection layer located laterally of the semiconductor body.
  • first connection layer is formed such that the first connection layer has a subregion laterally surrounding the semiconductor structure and arranged on the passivation layer. In this way, it is possible to minimize cavities with respect to the connection of the connection structure to the carrier substrate.
  • the passivation layer may be disposed not only on the circumferential casing surface of the semiconductor structure, but are, for example, formed such that the passivation ⁇ Anlagenungs Mrs additionally extends to the starting substrate from ⁇ facing side or upper side of the semiconductor structure, and an edge region of the side covers. It is also possible for a layer or an arrangement of several layers to be arranged on the side of the semiconductor structure facing away from the starting substrate.
  • the passivation layer may ⁇ approximately up to the layer or layer arrangement or at the edge down to the layer or layer arrangement can be formed to extend. Possible examples of such layers are described below.
  • a conductive mirror layer is formed on the semiconductor layer sequence before the patterning of the semiconductor layer sequence.
  • the later-generated first connection layer is electrically connected to the first semiconductor region of the semiconductor structure via the mirror layer.
  • the mirror layer provides the Mög ⁇ friendliness, during operation of the optoelectronic semiconductor chips to reflect a light emitted from the active zone towards the back of the semiconductor chip light radiation to the front or light exit side.
  • the mirror layer can be formed with a shape that is matched to the semiconductor structure and the plated through hole (s).
  • an additional conductive layer is formed at least on the mirror layer, so that the first connection layer via this conductive layer and the mirror layer electrically to the first
  • the additional conductive layer may be formed before the patterning of the semiconductor layer sequence in order to prevent as a protective layer, an embedding ⁇ tr foundedung the mirror layer as part of the patterning of the semiconductor layer sequence.
  • the at least one through-connection is formed by an opening extending through the first connection layer, the first semiconductor region and the active zone into the second semiconductor region, which is insulated at the edge.
  • a contact layer contacting the second semiconductor region and a partial region of the second connection layer contacting the contact layer are arranged.
  • a reliable electrical connection Zvi ⁇ rule the second connection layer and the second semiconducting ⁇ ders is possible.
  • the electrical insulation at the edge of the aperture may be realized by the above-mentioned insulating layer, by which the first and second terminal layers are separated from each other.
  • the optoelectronic semiconductor chip or the connection structure can both with a single via, as be formed with a plurality of juxtaposed Desiorialie- ments.
  • the second semiconductor region of the semiconductor structure or of the semiconductor body can be contacted via the carrier substrate, the second connection layer and the via (s).
  • the carrier substrate can for this purpose comprise a conductive Substratma ⁇ TERIAL, for example, doped germanium.
  • the carrier substrate can be formed with a conductive layer serving as back contact on a side or rear side facing away from the connection structure. Further, prior to forming the backside contact, back thinning of the carrier substrate may be performed.
  • the dicing may be performed after the above-described forming of the backside contact.
  • a mirror layer is formed in the region of the at least one via and / or in an area laterally surrounding the semiconductor structure. In this way it is possible to get an improved
  • a region laterally surrounding the semiconductor structure is filled with an insulating material.
  • roughening of the side of the semiconductor structure or the semiconductor body which has been exposed by the removal is carried out.
  • This side which can be formed by the second half ⁇ conductor region, represents the above-mentioned front or light exit side.
  • the roughening what can be done in a suitable etching process, allows improved coupling of light radiation from the semiconductor body. This is the case, in particular, if a decoupling structure with pyramid-shaped structural elements is formed by roughening.
  • a further passivation layer is alsobil ⁇ det after removing the starting substrate, which is arranged on a front side of the optoelectronic semiconductor chip.
  • the additional passivation layer can ⁇ , in contrast to the used for passivating the circumferential lateral surface passivation layer, an insulating material having a low (er), such as silicon oxide, having n Strahlungsab ⁇ sorption.
  • the additional passivation layer may be disposed at least on the half ⁇ conductor structure or on the semiconductor body of the optoelectronic semiconductor chip may enable a supply additional protection on the front side of the semiconductor body.
  • the further passivation layer may also be present in an area laterally of the semiconductor body or in the region of the front-side contact area, and for release len the contact surface be opened at this point.
  • the formation of the further passivation layer can be carried out after the above-mentioned roughening.
  • the material of the semiconductor layer sequence Halbleiterschich ⁇ ten is not up to the starting substrate removed in the patterning.
  • a Ma ⁇ terialentfernung is preferably carried out beyond the active zone.
  • another patterning the semiconductor layer sequence is Runaway ⁇ leads to form a comprehensive, the semiconductor structure previously generated semiconductor body of the optoelectronic semiconductor chip.
  • the semiconductor layer sequence is terzogen two separate patterning steps for forming the semiconductor body of the semiconductor chip un ⁇ .
  • the first patterning step the half ⁇ conductor pattern is formed, the circumferential jacket surface is provided on ⁇ closing with the passivation layer to prevent contamination ei ⁇ ne and the occurrence of a shunt.
  • the passivation layer can further in
  • the shape of the semiconductor body of the semiconductor chip is determined only in the second structuring step carried out after removal of the starting substrate. This approach makes it possible to minimize voids in terms of connecting the terminal structure to the carrier substrate.
  • an optoelectronic semiconductor chip has a carrier substrate, a semiconductor body with a circumferential lateral surface and a connection structure.
  • the semiconductor body has a first and a second Semiconductor region and an intermediate disposed active zone for generating radiation.
  • the connection structure has a first and a second conductive connection layer, which are separated from one another.
  • the first connection layer is electrically connected to the first semiconductor region, and the second connection layer is electrically connected to the second semiconductor region via at least one via.
  • the semiconductor body is surrounded by a passivating layer arranged on the lateral surface. Furthermore, in an area surrounding the passivation layer at least one further is
  • the optoelectronic ⁇ African semiconductor chip may be formed according to the method described above or according to one of the embodiments described above. Therefore, aspects and details described above with respect to the manufacturing process may equally be used. This applies in a corresponding manner, in reference to the aforementioned advantages, such as in particular ⁇ sondere avoiding electrical shunts.
  • the passivation layer may include at least prove to be advantageous in view of a configuration of the half ⁇ semiconductor chip with a laterally adjacent to the semiconductor body Toggle parent contact area further.
  • the occurrence of a direct short circuit can, for example, in the event of an incorrectly performed wire bonding process ⁇ , be- - Lö ⁇ rule the contact surface and the semiconductor body can be avoided.
  • the semiconductor body can approximate layer on different ways of the passivation and its said at least one further layer vice ⁇ ben. If, in structuring the underlying semiconductor layer sequence, semiconductor material is removed down to the associated starting substrate, the entire lateral surface of the semiconductor body can be covered by the passivation layer and thereby completely enclosed. In this way, the entire semiconductor body can be laterally surrounded by the passivation layer and the at least one further layer.
  • the semiconductor body may further described above, Wenig ⁇ least have partly widening shape toward a front side. On the front page ⁇ the light radiation generated in the operation of the optoelectronic semiconductor chips can be emitted.
  • the semiconductor body may have a step shape in cross-section on the sides, so that there is a step-shaped lateral surface.
  • the passivation ⁇ allocateungstik and the at least one further layer Kgs ⁇ NEN case after the first and before the second structuring be formed annealing step.
  • the semiconductor body can be produced only in a partial region, ie in the region of that produced in the first structuring step
  • the further layer may be circuit layer, for example, the first to ⁇ circuit layer, a layer of an insulating material, a conductive layer, a conductive mirror layer, an insulating layer, over which the first and second on ⁇ circuit layer separated from each other, or the second arrival , It is also possible for a plurality of the abovementioned layers to be arranged in the region surrounding the passivation layer and the semiconductor body laterally.
  • FIGS. 1 to 8 show the production of an optoelectronic semiconductor chip comprising a semiconductor body, a terminal structure with a plurality of plated-through holes, and a carrier substrate, wherein structuring a semiconductor layer sequence to produce the semiconductor body and passivating a lateral surface prior to transfer to the semiconductor body Carrier substrate are performed, each in a schematic ⁇ lateral side sectional view;
  • FIG. 9 shows a schematic representation of components of an optoelectronic semiconductor chip
  • FIG. 10 shows a flow diagram of a method for producing an optoelectronic semiconductor chip
  • Figure 11 is a schematic side sectional view of another optoelectronic semiconductor chip, which has a front side passivation
  • FIG. 12 is a schematic side sectional view of a further optoelectronic semiconductor chip, wherein the semiconductor material is removed in the area of a front-side contact surface;
  • FIG. 13 is a schematic side sectional view of a further optoelectronic semiconductor chip which has a mirror in the region of the plated through hole;
  • Figure 14 is a schematic side sectional view of another optoelectronic semiconductor chip, in which a protective layer is omitted in the region of a mirror;
  • FIG. 15 shows a schematic side sectional view of a further optoelectronic semiconductor chip in which an insulating material is arranged laterally next to the semiconductor body, which is used for planarization in the course of production;
  • 16 shows a schematic side sectional view of a further optoelectronic semiconductor chip, in which an additional metallic layer is formed after the structuring of the semiconductor body and the passivating of the lateral surface during the production;
  • connection layer of the connection structure is omitted in a region laterally of the semiconductor body
  • FIG. 18 is a schematic side sectional view of a further optoelectronic semiconductor chip, which has a mirror both in the area of the plated-through hole and in a region laterally surrounding the semiconductor body;
  • FIGs 19 to 23 the preparation of another opto electro ⁇ African semiconductor chips, wherein a semiconductor body by egg ne two-stage structure of a semiconductor layer sequence before and is produced on a support substrate to transfer, respectively, in a schematic lateral sectional view.
  • a semiconductor layer sequence from which a semiconductor body of the semiconductor chips can be seen at least partially structured manner and passivated on a lateral surface before a Trans ⁇ fer or a bonding is performed on a carrier substrate.
  • semiconductor material is removed at least to a depth such that an active zone of the half conductor layer sequence is exposed on the lateral surface. This approach makes it possible to prevent occurrence of electrical shunts in the semiconductor chips with high reliability.
  • FIGS. 1 to 8 show, in a schematic lateral sectional view, the production of a first optoelectronic semiconductor chip 101.
  • the semiconductor chip 101 may in particular be a light-emitting diode chip or LED chip
  • Figure 9 shows a supervisory ⁇ presentation , in which possible contours of structures and components of the semiconductor chip 101 are illustrated.
  • the sectional view of the figures 1 to 8 relates to the position indicated in Figure 9 with reference to the section line AA sectional ⁇ level.
  • ⁇ steps are complementary in the flowchart of Figure 10 combined, to which reference hereinafter also ge ⁇ taken is.
  • a plurality of optoelectronic semiconductor chips 101 can be produced in the wafer composite in a parallel manner and separated from one another at the end of the production process by a singulation process.
  • the following description which relates mainly to the production of a single semiconductor chip 101, can apply to all of the parallel-processed semiconductor chips 101.
  • the figures show in this regard fragmentary a portion of the jointly processed composite. Such a partial area which is assigned to a single semiconductor chip 101 is shown in the sectional side views by means of dashed auxiliary lines
  • auxiliary line 206 marks the location of a near, ⁇ alternate ends via 260, also known as Via (Vertical home terconnect Access), respectively.
  • Another auxiliary line 216 serves to indicate the location of a front-side contact surface 165 to be produced.
  • the contact surface 165 which is provided for connecting a bonding wire, is formed in an area between the auxiliary lines 202, 216.
  • an output arrangement shown in FIG. 1 is produced in a step 301 (see FIG. For this purpose, firstly a semiconductor layer sequence 130 is formed on a provided starting substrate 120.
  • the semiconductor layer sequence 130 is carried out by means of a deposition process, in particular an epitaxy, in the course of which individual semiconductor layers are successively grown on the starting substrate 120th
  • the starting substrate 120 which is for example sapphire is also characterized as a growth or epitaxial substrate ⁇ .
  • the grown semiconductor layer sequence 130 may have a thickness in the range of 6ym.
  • the semiconductor layer sequence 130 which may be based on a III-V compound semiconductor material such as GaN, has two semiconductor regions 131, 132 denoted by different ⁇ union conductivity types, referred to as first semiconductor region 131 and the second semiconductor region 132, and between the first and second semiconductor region
  • the first semiconducting ⁇ ders 131 forms an output of the substrate 120 submitwand ⁇ te side of the semiconductor layer sequence 130.
  • the second half ⁇ 132 is conductor area on the starting substrate 120 angeord- net. It is for instance possible that the first semiconductor region 131 ⁇ p-type, and that the second semiconductor region 132 is n-type.
  • the active zone 133 is configured to generate light radiation when electrical energy is supplied.
  • the active zone 133 may comprise, for example, a pn junction, or a quantum well structure, in particular a multiple quantum well structure.
  • an electrically conductive or metallic mirror layer 140 is applied to the first semiconductor region 131 of the semiconductor layer sequence 130 and patterned.
  • the mirror layer 140 may comprise, for example, a layer stack of an Ag layer and a ZnO layer arranged thereon.
  • the shape of the mirror layer 140 is formed by a struc ⁇ Center of the semiconductor layer sequence 130/2 ⁇ conductor structure 230 and vias 260, which later in the production process of the opto-electronic semi- conductor chips 101 are generated, tuned.
  • FIG. 9 shows a plan view of a possible embodiment of the semiconductor structure 230 to be produced with a plurality of plated-through holes 260.
  • the semiconductor structure 230 essentially has a planform corresponding to a quadrangle with a cutout in the region of a corner. In the corner region, a further semiconductor structure 231 is formed. As shown in FIG. 9, the semiconductor chip 101 may be formed with six, for example
  • Vias 260 are made.
  • the mirror layer 140 shown in Figure 1 is structured such that the mirror layer in plan comprising a semiconductor structural ⁇ structure 230 corresponding outer contour and six, matched to the near, ⁇ alternate forming vias 260 openings 140, in the region of the semiconductor layer sequence 130, or the first Semiconductor region 131 is exposed.
  • an exposed, not covered by the mirror layer 140 portion of the first semiconductor region 131 is etched ⁇ on the surface, as indicated in Figure 1 by means of areas 135.
  • the etched areas 135 there is a reduced electrical conductivity or no conductivity compared to the remaining semiconductor area 131. It can thereby be achieved that, during operation of the opto ⁇ electronic semiconductor chip 101, a current flow to the semiconductor region 131 preferably takes place via the mirror layer 140.
  • a metallic layer 145 is deposited on the semiconductor layer sequence 130 and the patterned mirror layer 140 (or on its ZnO sub-layer) is formed and patterning under ⁇ subjected, as shown in FIG. 1
  • the metallic layer 145 may include TiW (N), for example.
  • Layer 145 serves as a protective layer of the mirror layer 140 in order to protect the mirror layer 140 from an etching attack during a subsequent structuring of the semiconductor layer sequence 130.
  • the protective metallization 145 is likewise formed with an outer contour corresponding to the semiconductor structure 230 to be produced and with openings for the six vias 260 to be produced (compare FIG. 9), whereby the mirror layer 140 is substantially completely covered by the layer 145.
  • the layer 145 is further arranged for the protection function, that the layer, the mirror layer 140, 145 as shown in Figure 1, on the outer edge grips, and therefore in this area up to the semiconductor layer sequence 130 and a etched Oberflä ⁇ chen Scheme 135 of the first semiconductor region 131 extends.
  • At an interior edge of the mirror layer 140 in the area of her ⁇ that delivers the vias 260 is a small part of the mirror layer 140 can, however, be exposed.
  • a subsequent step 302 is performed patterning the semiconductor layer sequence 130.
  • the above-mentioned semiconductor structures 230, 231 formed, which as shown in Figure 2 in the form of Erhe ⁇ environments.
  • the structuring of the semiconductor layer sequence 130 is carried out with the aid of an etching process in which the material of the semiconductor layer sequence 130 is removed in an etching region surrounding the semiconductor structures 230, 231 to be produced.
  • the semiconductor structure 230 or its first semiconductor region 131 in the region of the side on which the arrangement of the two layers 140, 145 is present have the same lateral outer surface.
  • the etching process is performed such that semiconductor material, as shown in FIG. 2, is removed to the starting substrate 120.
  • the half- ⁇ conductor structure 230 may take the form of a semiconductor body used for dispensing a light radiation of the optoelectronic semiconductor chip 101, respectively, the semi-conductor structure 230 constitute the semiconductor body of the semiconductor chip one hundred and first
  • the patterning of the semiconductor layer sequence 130 using an etching process is carried out preciselychemi ⁇ rule.
  • reactive ion etching may be considered.
  • an etching stop can take place on the output substrate 120.
  • the semiconductor structure 230 which is present as a mesa-shaped elevation, can also be referred to as a mesa.
  • the half ⁇ conductor structure 230 has a circumferential lateral surface 239, to which are exposed the semiconductor regions 131, 132 and the active since ⁇ present between zone 133rd
  • the umlau ⁇ Fende lateral surface 239 includes all of the adjacent side surfaces and side edges of the semiconductor structure 230.
  • the side surfaces of the semiconductor structure 230 can at least to a predetermined in the region of the second semiconductor region 132 in an oblique angle through the starting substrate 120 plane run.
  • the semiconductor structure 230 starting from the side on which the layers 140, 145 are arranged, has a shape or cross-sectional shape which widens at least partially in the direction of the starting substrate 120. Abge see ⁇ from the illustration in Figure 2 and the following Figu- It is possible for the side surfaces to run obliquely relative to the starting substrate 120 over the entire height of the semiconductor structure 230, that is to say also in the region of the first semiconductor region 131 and the active zone 133.
  • the further semiconductor structure 231 comprises a 120 to at least partially ver ⁇ employerernde shape in the direction of the starting substrate. This is illustrated in Figure 2 with reference to the oblique (teilwei ⁇ se) side flank of the semiconductor structure 231 at the auxiliary line 216th An opposite, not shown side edge of the semiconductor structure 231 (to the right of the auxiliary line 202) may have a comparable shape.
  • the further semiconductor structure 231 is designed for the purpose of keeping recesses or cavities as small as possible in relation to a later performed bonding process.
  • the two semiconductor structures 230, 231 may have the shape shown in FIG.
  • the semiconductor structure 230 essentially has a rectangle or a square corresponding supervisory shape with a curved Aus ⁇ saving in the region of a corner.
  • the further semiconductor structure 231 arranged in the corner region, in the area of which a contact surface 165 of the optoelectronic semiconductor chip 101 is formed, has a substantially quadrangular supervisory shape with a curved contour opposite to the semiconductor structure 230.
  • FIG. 9 illustrates an embodiment according to which the via 260 in the area of the section line AA is formed closer to the side edge of the semiconductor structure 230 opposite the semiconductor structure 231 than to the side edge of the semiconductor structure 230 opposite thereto.
  • demge - For reasons of simplification, a symmetrical embodiment with respect to the through-connection 260 to be produced is shown centrally between these side edges of the semiconductor structure 230.
  • a plurality of groups arranged side by side on the starting substrate 120 comprising the two raised semiconductor structures 230, 231 are formed. Between the semiconductor structures 230, 231 are subregions or
  • Trench region 255 may have a curved supervisor shape.
  • the patterning of the semiconductor layer sequence 130 is performed at a relatively early stage of the process compared to a conventional manufacturing method.
  • the semiconductor layer sequence 130 is located in this case (yet) on the output ⁇ substrate 120. In this stage further are only a limited number of materials and layers on the substrate output 120 exists. Therefore, an investment ⁇ tion of particles or layers on the lateral surface 239 of the pattern structure produced by the semiconductor structure 230, Particularly in the transition region between the first and second semiconductor region 131, 132 and in the region of the active zone 133 with the risk of a shunt avoided.
  • the preferred dry chemical structuring proves to be advantageous.
  • the dry etching ⁇ chemical etching can lead to a modification of the semiconductor surface, so that in this area a reduced electrical conductivity or no conductivity more ⁇ can be. In this way, the formation of an electrical shunt, in spite of an optionally occurring addition, be additionally suppressed.
  • the lateral surface 239 is provided with a passivation immediately after the structuring step.
  • an insulating passivation layer 150 is deposited on the substrate side with the semiconductor structures 230, 231 and subsequently patterned, as shown in FIG.
  • the thus formed passivation layer 150 is disposed on the entire circumferential lateral surface 239 of the half ⁇ conductor structure 230, so that the previously exposed in this area semiconductor regions 131, 132 and ak ⁇ tive zone are covered 133rd As a result, the lateral surface 239 can be protected from contamination in a subsequent process and, as a result, the formation of a shunt can be prevented.
  • the semiconductor structure 230 laterally completely encloses passivation layer 150 150 starting up the in Figure 3 looking from the output substrate 120 upward, the starting substrate 120 remote from side may further be formed such that the passivation is approximately layer ⁇ or Top of the semiconductor structure 230, and extends in this area except for the arrangement of the two layers 140, 145.
  • the passivation layer 150 covers approximately ⁇ a circumferential peripheral portion of the metallic layer 145, so that the accesses ⁇ passivation layer 150, the metal layer 145 at the outer edge to ⁇ .
  • the passivation layer 150 is further formed in the loading area of the grave region 255 to the further semiconductor structural ⁇ tur 231 reaching zoom, as shown in Figure 3 on the right side.
  • the passivation layer 150 he ⁇ extends from the lateral surface 239 of the half ⁇ waveguide structure 230 via the initial substrate 120 onto the WEI tere semiconductor structure 231.
  • the passivation layer 150 is in this case on the or the semiconductor structure 230 opposite (n) side surface (s) the semiconductor structure 231 arranged.
  • the passivation layer 150 additionally covers a peripheral portion of the side or top of the semi-conductor structure 231 ⁇ the initial substrate 120 facing away so that the passivation layer 150, the semiconductor structure 231 surrounds the outer edge.
  • the passivation layer 150 comes in a spatially narrow range on the semiconductor structure
  • FIG. 3 additionally shows an enlarged view of the trench region 255 for better illustration.
  • the trench structure 250 and thus the trench region 255 can have a height corresponding to the layer thickness of the previously produced semiconductor layer sequence 130 in the range of, for example, 6ym.
  • the passivation layer 150 may have a Schichtdi ⁇ blocks, which may for example be in a range between lOOnm and lym.
  • a further step 304 includes a connecting structure on the substrate side having the half ⁇ conductor structures 230 are formed 231, which two voneinan ⁇ the separate connection layers 161, 162 and indicated in Figure 9 vias 260th
  • the connection structure is used, the optoelectronic semiconductor chip 101 to the various semiconductor regions 131, 132 of the semiconductor structure 230 separated from each other to electrically contact, and can cause an electrical current flow through the active zone 133 for generating a light ⁇ radiation in this way.
  • a first electrically conductive or metallic connection layer 161 on the substrate side is applied to the semiconductor structures 230, 231 and subjected to structuring.
  • the first connection layer 161 which for contacting the first
  • connection layer 161 may also be referred to as a p-contact metal.
  • the connection layer 161 may comprise, for example, a layer stack of a Pt, an Au and a Ti layer.
  • the patterned first connection layer 161 is in Wesentli ⁇ surfaces on the entire semiconductor structure 230 or on the disposed on the semiconductor structure 230 layers, that is, in the present case the passivation layer 150 and the metallic layer 145 is disposed.
  • connection layer 161 arranged on the metallic layer 145 is designed to be comparable to the metallic layer 145 with openings for the six plated-through holes 260 to be produced (see FIG.
  • the first connection layer 161 further comprises a portion ⁇ area in the area of grave structure 250 on which is disposed on the passivation layer 150 and the half ⁇ conductor structure 230 and the circumferential surface 239 as the passivation ⁇ effetungs Mrs 150 laterally completely rotates.
  • the connection layer 161 may in this Be ⁇ rich, as illustrated in Figure 4 on the left side adjacent to the starting substrate 120th This configuration tion of the connection layer 161 also serves to minimize cavities in relation to a later performed bonding process.
  • the first connection layer 161 further includes, as shown in Figure 4 on the right side and in the enlarged view of the grave region 255, a portion extending through the trench ⁇ area 255 and on top of the other half ⁇ conductor structure 231 portion on. As a result, an electrical connection is made possible from a contact area 165 generated in this area to the first semiconductor area 131 of the semiconductor structure 230.
  • the passivation layer In the Grabenbe ⁇ reaching the connection layer 255 is disposed on the passivation layer here vorlie ⁇ constricting 150,161. Both in the area of the grave area 255 and in the area of the remaining Gra ⁇ benpatented 250, the passivation layer provides 150 for electrical insulation between the first connection layer 161 and the second semiconductor region 132 of the semiconductor structure 230.
  • the first connection layer 161 may have a layer thickness, which for example in a range between 500nm and 2ym.
  • step 304 shows the starting substrate 120 after performing white ⁇ more excellent, in the context of step 304 (see FIG. 10) program to generate the terminal structure performed processes.
  • This includes forming recesses in the semiconductor structure 230 in the region of the plated-through holes 260 to be produced, which extend through the first semiconductor region 131 and the active zone 133, so that the second semiconductor region 132 is (initially) exposed at these locations (cf. at the auxiliary line 206).
  • an insulation layer 132 is 155 conductor areas on the substrate side having the half ⁇ conductor structures 230, 231 or to the present at this stage on this side layers 161, 145, 140 and half 131, deposited ,
  • the insulating layer 155 may be formed from one or more insulating or dielectric materials such as silicon oxide and / or silicon nitride.
  • the insulation ⁇ layer 155 is further patterned to the second semiconductor ders 132 stanchions expose 260 again in the manufactured plated through.
  • an electrically conductive or metallic contact layer 163 is formed at each of these locations by deposition and patterning.
  • the Ab ⁇ sections of the contact layer 163 which are adjacent to the second half ⁇ conductor portion 132 are enclosed at the edge of the insulation layer 155, and thereby separated from the first semiconductor region 131 and the active area 133 (see. The area of the auxiliary line 206) , In the n-type Substituted ⁇ staltung of the semiconductor region 132, the portions of the contact layer 163 can be referred to as n-contacts.
  • the contact layer 163 may be silver, for example. It is also clear from FIG.
  • the substrate side with the semiconductor structures 230, 231 is completely covered by the insulation layer 155. Therefore, the isolati ⁇ ons Mrs 155 has a partial area in the area of grave structure 250, wherein the semiconductor structure 230 laterally completely rotates. Furthermore, covering the Isola ⁇ tion layer the entire first connection layer 161. On the ⁇ se, the insulating layer 155 can ensure that the first connection layer 161 is separated from a second terminal ⁇ layer 162 which is formed below. The second connection layer 162 serves to contact the second semiconductor region 132 of the semiconductor structure 230.
  • the second electrically leit ⁇ enabled or terminal metal layer 162 is applied to the sub ⁇ stratseite with the semiconductor structures 230, 231 or to the present at this stage on this side layers 155, 163rd
  • the second connection layer 162 is not subjected to further structuring, so that this substrate side is completely covered by the connection layer 162.
  • the second connection layer 162 also has a partial region in the region of the trench structure 250, which completely surrounds the semiconductor structure 230 laterally. Referring to Figure 6 and the enlarged view of the grave area 255 shown here, it is clear that the Grabenbe ⁇ rich, where appropriate, may be completely filled 255 after forming the connection layer 162 is not, so that there may be a recess in this area. This may also apply to the remaining trench structure 250. Also in the region of the contact layer 163 can (in each case) be present a recess.
  • each via 260 is formed by a breakdown which extends through the
  • Layers 161, 145, 140, the first semiconductor region 131 and the active region 133 extends into the second semiconductor region 132.
  • the breakthrough consists of the previously formed at this point on the relevant layers openings or recesses together.
  • the insulation layer 155 used for insulation is arranged. Inside of the opening, the second Halbleiterbe ⁇ rich 132 contacting the contact layer 163 and the contact layer 163 disposed a contacted portion of the connection layer 162nd
  • the second terminal ⁇ layer 162 is electrically connected to the second semiconductor region 132 of the semiconductor structure 230th
  • the insulation layer 155 ensures that the second connection ⁇ layer 162 is separated from the first connection layer 161st In the region of the plated-through holes 260, the insulation layer 155 ensures that the second connection layer 162 and the contact layer 163 are separated from the first semiconductor region 131 and the active zone 133.
  • the second connection layer 162 which subsequently to Her ⁇ provide a compound with a carrier substrate 125 is verwen- det may be formed, for example, in the form of a stack of several layers ⁇ ren.
  • the layer arrangement or the connection structure produced on the starting substrate 120 is connected to a carrier substrate 125 in a further step 305 (see FIG Figure 7 shown transferred to the carrier substrate 125.
  • Figure 7 shows a ge opposite Figure 6, rotated by 180 degrees, or turned upside down ⁇ view.
  • the carrier substrate 125 has a
  • electrically conductive material such as doped germanium.
  • a bonding process is performed, in which the second on ⁇ circuit layer 162 and the bonding metal is melted. Through the barrier layer of the second connection layer 162, a diffusion of the bonding metal to the contact layer 163 can be prevented ⁇ ver.
  • the support substrate 125 may also include for the Bondpro ⁇ process at the intended bonding to face a layer of a suitable bonding metal. In the bonding process, the bonding layers can be melted and thereby form a common bonding layer. These layers are combined in the second connection layer 162 as shown in FIG.
  • the bonding can rules 162 present Ausneh- or cavities are filled to ⁇ present in the region of the connection layer.
  • the bonding process is favored by the provision of the further semiconductor structure 231 and the partial region of the first connection layer 161 that laterally revolves around the lateral surface 239 of the semiconductor structure 230 in the region of the trench structure 250. In this way, it is possible to keep off ⁇ recesses or cavities in the space provided for bonding side of the second connection layer 162 small. As a result, a reliable connection with the carrier substrate 125 can be produced.
  • the front side is further roughened so that, as shown in FIG. 7, a coupling-out structure 139 is formed.
  • the decoupling structure 139 has elevations, for example pyramidal elevations.
  • the roughening of the front surface may, for example, be carried out in a wet chemical etching process, for example with KOH. In this case, not only the semiconductor structure 230, but also the further semiconductor structure 231 can be roughened.
  • an opening 237 is further formed in the semiconductor structure 231 to expose a part of the first terminal layer 161.
  • a wet-chemical etching process may be performed for this purpose.
  • wire bonding and serving as a front side contact pad 165 is formed (bonding pad or p-bond pad) on the connection layer ⁇ 161st This can be done by depositing a metallic layer followed by structuring the same. Following this, further processes can be carried out in step 306 (see FIG.
  • a singulation process may be performed to generate separate opto-electronic semiconductor chips 101. This can be done by cutting or sawing in the area of the auxiliary lines 201, 202.
  • the first and second connection layers 161, 162 and the insulation layer 155 are partially over ⁇ nander, and therefore partially disposed between the support substrate 125 and the first semiconductor region 131 of the semiconductor structure 230.
  • the semiconductor structure 230 represents the semiconductor body 230 used in the operation of the semiconductor chip 101 for emitting a light radiation.
  • the first semiconductor region 131 of the semiconductor body 230 is electrically connected to the side next to the semiconductor body via the mirror layer 140, the metallic layer 145 and the first connection layer 161 230 arranged contact surface 165 connected.
  • the second semiconductor region 132 of the semiconductor body 230 is electrically connected via the plated-through holes 260, the second connection layer 162 and the carrier substrate 125 to the rear-side contact (not shown) arranged on the carrier substrate 125.
  • an electrical current flow through the semiconductor body 230 and thus through its active zone 133 can be brought about via the front-side contact area 165 and the rear-side contact, as a result of which the active zone 133 is a light source.
  • the light radiation can be emitted via the front side of the semiconductor body 230 with the coupling-out structure 139.
  • a proportion of radiation which is emitted from the ak ⁇ tive zone 133 is not in the front direction but in the direction of the support substrate 125 can be reflected at the mirror layer 140 to the front.
  • the optoelectronic semiconductor chip 101 produced according to the method has further advantages.
  • the semiconductor body 230 of the half ⁇ semiconductor chip 101, which is surrounded by the arranged on the circumferential casing surface 239 passivation layer 150 has a passivation layer 150 laterally surrounded ⁇ the area (area of the grave structure 250 and the grave area 255) further layers.
  • Semiconductor body 230 is separated. In this way can be prevented ver ⁇ that the first semiconductor region 131 of the semiconductor body 230 contacting contact surface 165 directly with the second semiconductor region 132, for example due to an erroneously carried out wire-bonding process, shorted ⁇ is closed. Moreover, the semiconductor body 230, due to the patterning of the underlying semiconductor layer sequence 130 prior to the transfer to the carrier substrate 125, a toward the front side (at least partially) Jerusalemwei ⁇ tend shape. The embodiment of the semiconductor body 230 with the side flanks opened in the emission direction promotes the light extraction from the semiconductor body 230. As a result, an increase in brightness is possible in comparison with a conventional semiconductor chip.
  • Figure 11 shows a further optoelectronic semiconductor chip 102, which in contrast to the semiconductor chip 101 157 involved in loading has an additional insulating passivation ⁇ reaching from the front thereof.
  • the passivation layer 157 is rich ⁇ 132 of semiconductor body 230 arranged in particular on the second Halbleiterbe, whereby the semiconductor body 230 is protected at the front.
  • the passivation layer 157 is also arranged in a region laterally of the semiconductor body 230 or in the region of the contact surface 165 and has an opening, via which the contact surface 165 is accessible.
  • the used for surface passivation ⁇ layer 157 may, in contrast to the employed on the outer surface 239 passivation layer 150, a material having a low (er) radiation absorption, for example, silicon oxide having.
  • the passivation layer 157 may be in the Rah ⁇ men of step 306 (see FIG. 10) after the removal of the initial substrate 120 and after generating the coupling-out structure 139 may be formed by depositing and patterning.
  • Figure 11 illustrates a variant in which the passivation layer ⁇ approximately 157 after opening of the semiconductor structure 231 and forming the contact surface is formed 165th
  • the passivation layer 157 as shown in FIG. 11, can have a partial region approaching the contact surface 165 in the opening 237.
  • the passivation layer 157 can only be arranged on the front and do not reach in the opening 237 to the contact surface 165.
  • Forming a final passivation in the form of the front side passivation layer 157 may also be provided in the following embodiments.
  • FIG. 12 shows a further optoelectronic semiconductor chip 103, in which, unlike the semiconductor chip 101, semiconductor material in the region of the contact surface 165 or the semiconductor structure 231 previously present in this region is completely removed.
  • a wet-chemical etching process can be carried out.
  • the contact surface are formed 165th Complete removal of semiconductor material in the region of the contact surface 165 provides the possibility of a short circuit between the contact surface 165 and the support substrate 125, caused by possibly occurring plant ⁇ tion of semiconductor material in the following souge gleich ⁇ th singulation process to be avoided.
  • the surface passivation described with reference to FIG. 11 can be realized, for example, by a front deposition and a partial deposition before the removal of the semiconductor material (or the semiconductor structure 231) Removing the passivation layer 157 in the region of the contact surface 165 to be produced is performed.
  • the applied passivation layer 157 along with the semiconductor material to remove. Subsequently, the contact surface 165 can be formed.
  • the passivation layer 157 may be applied after the removal of the semiconductor material and forming the contact surface 165 on the front side and removed in the area of the contact surface 165 ⁇ or opened.
  • a complete removal of semiconductor material in the region of the contact surface 165 to be produced, as illustrated in FIG. 12, is also present in the embodiments of FIGS. 13, 15 to 18.
  • the embodiment with the (le ⁇ diglich) open semiconductor structure 231 shown in Figure 8 may be provided in Figures 13.
  • complete removal of semiconductor material in the area of contact area 165 may be considered.
  • FIG. 13 shows a further optoelectronic semiconductor chip 104.
  • the semiconductor chip 104 has an additional mirror for reflecting light radiation at each of the plated through holes 260 (combo mirror).
  • the contact layer ( Figure 10 see.) Is 163 in the step 304 formed such or after being deposited on the second semiconductor region 132 and the insulating layer 155 is structured such that the contact layer ⁇ 163 deviating from Figure 5 in the region of each of the
  • Via contacts 260 not only have a layer section arranged directly on the second semiconductor region 132.
  • the contact layer 163 has, in addition to a current ⁇ funnel-shaped or cup-shaped, arranged on the rim of the opening on the insulation layer 155 and, if If necessary, at the end of the opening laterally projecting from Ab ⁇ cut 164.
  • FIG. 14 shows a further optoelectronic semiconductor chip 105.
  • the semiconductor chip 105 in contrast to the semiconductor chip 101 does not cover the mirror layer 140 ⁇ de metallic layer 145 is formed. Characterized in the step 304 (see FIG. 10) borders generated first terminal ⁇ layer 161 different from figure 4 to the reflective layer 140, and is therefore electrically connected to the first semiconductor region 131 of the semiconductor body 230 only over the mirror layer 140. The omission of the metallic layer 145 allows for easier fabrication.
  • FIG. 15 shows a further optoelectronic semiconductor chip 106.
  • the semiconductor chip 106 has a layer of an insulating material 159 in a region which circulates the semiconductor body 230 and which is present laterally to the passivation layer 150 arranged on the lateral surface 239.
  • the insulating material 159 may be, for example, SiO 2.
  • the production of the semiconductor chip 106 may be characterized SUC ⁇ gene by the insulating material 150 (step 303 in Figure 10, see FIG. 3) is deposited 159 after forming the passivation layer on the substrate side with the semiconductor structures 230, 231, and then a polishing respectively.
  • connection layer 161 is in this case also applied to the insulating material 159 and therefore, like the other subsequently produced layers 155, 162, has a planar configuration in the region of the trench structure 250 now filled by the insulating material 159.
  • the ⁇ se procedure offers the possibility cavities or Lun ⁇ ker with regard to the bonding process (step 305 in Figure 10) to avoid.
  • FIG. 16 shows a further optoelectronic semiconductor chip 107.
  • the metallic layer 145 is provided not only in the region of the mirror layer 140 in comparison to the semiconductor chip 101.
  • the layer 145 extends further laterally of the semiconductor body 230 on the passivation layer 250 to the front side of the semiconductor chip 107 and up to the region in wel ⁇ chem the contact surface is formed 165th In this Substituted ⁇ staltung the semiconductor body 230 is thus, laterally completely surrounded also by a portion of the metallic layer 145, which is disposed on the passivation layer 150th
  • the contact surface 165 is on the metallic
  • Layer 145 is arranged.
  • the production of the semiconductor chip 107 can thereby gen successes that the metallic layer is deposited 145 after forming the passivation layer 150 as part of step 304 (see FIG. Fi ⁇ gur 10) on the substrate side with the semiconductor structures 230, 231 and patterned.
  • openings are formed in the region of the plated-through holes 260 to be produced.
  • the subsequently produced first connection layer 161 can, unlike FIG. 4, be arranged only on the metallic layer 145.
  • the Runaway prior to forming the contact surface 165 ⁇ led removing semiconductor material (step 306 in Figure 10) here has the consequence that the metallic layer 145, and not the connection layer 161 underneath is exposed in this area.
  • FIG. 17 shows a further optoelectronic semiconductor chip 108.
  • the first connection layer 161 has no partial area completely surrounding the lateral surface 239 of the semiconductor body 230 or the passivation layer 150 in comparison to the semiconductor chip 101. This is associated with a material savings.
  • the manufacture of the semiconductor chip 108 is 161 in step 304 (see FIG. 10) deviate ⁇ accordingly of Figure 4 is no longer in range of the entire the on ⁇ circuit layer, the semiconductor structure is 230 encircling grave structure 250 excluded.
  • connection layer 161 Only in the trench region 255 between the two semiconductor structures 230, 231 is a corresponding connection region of the connection layer 161 provided, via which the partial regions of the connection layer 161 arranged on the semiconductor structures 230, 231 are connected. This has the consequence that in the area laterally of the lateral surface 239, in which the connection layer 161 is weggelas ⁇ sen, the insulation layer 155 also on the passivation is arranged layer 150 and therefore directly adjacent to this.
  • FIG. 18 shows a further optoelectronic semiconductor chip 109 with a combo mirror.
  • the first connection layer 161 comparable to the semiconductor chip 108, does not have any partial area completely surrounding the semiconductor body 230 at the edge.
  • the mirror layer 169 as shown in Figure 18 on the insulation layer 155 and between the insulating layer 155 and second layer 162 disposed on ⁇ circuit.
  • the mirror layer 169 can also partially protrude from the trench structure 250, as indicated in FIG. 18 on the basis of the horizontally extending to the right portion.
  • the semiconductor chip 109 has the embodiment explained with reference to FIG. 13 with the layer sections 164 serving as a mirror in the region of the plated-through holes 260.
  • the semiconductor chip 109 may be produced by patterning the deposited contact layer 163 in step 304 (see FIG. 10) differently from FIG. 5 such that both the sections 164 in the region of the plated-through holes 260 and those laterally surrounding the semiconductor structure 230 Mirror layer 169 is present.
  • the generated semiconductor structure 230 may already have the shape of the semiconductor body 230 of the semiconductor chip used for emitting a light radiation.
  • a two-stage Mesa Modellieren the semiconductor layer sequence may be considered 130, wherein, a first patterning step before the transfer to the Suspend ⁇ strat 125 and before forming the terminal structure and a second patterning step after the transfer Runaway ⁇ leads. It is provided to perform the first patterning step such that at least the first semiconductor region 131 and the active region 133 on the shell ⁇ surface 239 of the semiconductor structure formed thereby grislie- gen.
  • Figures 19 to 23 show, in a schematic lateral sectional view of the preparation of another optoelekt ⁇ tronic semiconductor chip 110, which also may be a light emitting diode chip.
  • the fabrication of the semiconductor chip 111 is performed in a manner comparable to the above-described fabrication of the semiconductor chip 101. Therefore, details concerning, for example, usable materials, feasible manufacturing processes, possible advantages, etc., are also referred to above.
  • the AufSichtsdarwolf of Figure 9 and the flow chart of Figure 10 are used.
  • Figure 19 shows the starting substrate 120 after forming the output device (step 301 in Figure 10, see FIG. 1) and the patterning the on the starting substrate 120 out ⁇ formed semiconductor layer sequence 130 (step 302 in Figure 10).
  • the semiconductor layer sequence 130 is such struc ⁇ riert that material of the semiconductor layer sequence 130 through the active zone 133 out into the second semiconductor region 132, however, will carry ⁇ not to the starting substrate 120 till.
  • two semiconductor structures 232, 233 are formed (per semiconductor chip 110 to be produced), which are in the form of elevations.
  • Patterning is by an etching process, preferably a dry chemical etching process is performed in which mate rial ⁇ the semiconductor layer sequence in the herzustel ⁇ lumbar semiconductor structures 232, 233 surrounding etch is removed 130th
  • the semiconductor structures 232, 233 are still connected to one another via the second semiconductor region 132. Furthermore, the starting substrate 120 is not exposed in the region of the trench structure 250 produced by the etching.
  • the trench structure 250 is composed of contiguous partial areas which surround individual semiconductor structures 232, 233 in the shape of a frame.
  • the grave area 255 which is present between the two shown in Figure 19 semiconductor structures 232, 233 is additionally shown in an enlarged view at ⁇ .
  • the semiconductor structures 232, 233 may also have the shape shown in FIG. 9 in plan view. Again, the sectional view of Figures 19 to 23 refers to the indicated in Figure 9 with reference to the section line AA cutting plane.
  • the semiconductor structure 232 in the region of which a semiconductor body 240 of the semiconductor chip 110 is formed only at a later stage of the method, has the same lateral external dimensions as the layers 140 in the region of the side on which the arrangement of the two layers 140, 145 is present. 145 or like the mirror layer 140 um ⁇ cross- metallic layer 145.
  • the semiconductor structure 232 has a circumferential surface 239 on which the first semiconductor region 131, the active region 133 and the second semiconductor region 132 are exposed.
  • the circumferential lateral surface 239 includes all contiguous pages ⁇ surfaces and side edges of the semiconductor structure 232.
  • the side surfaces of the semiconductor structure 232 may at least in the region of the second semiconductor region 132 to be at an oblique angle a predetermined by the output substrate 120 level, so that the semiconductor structure 232 has a in the direction of the starting substrate 120 at least partially widening shape. It is also possible for the side surfaces to extend obliquely with respect to the starting substrate 120 over the entire height of the semiconductor structure 232. This applies in the same way to the further semiconductor structure 233, of which only one side flank is shown on the auxiliary line 216.
  • the structuring of the semiconductor layer sequence 130 is also carried out here at a relatively early stage of the method, it is possible to prevent the accumulation of particles or layers on the lateral surface 239 of the structurally produced semiconductor structure 232, and thus the danger of a shunt. This can be further encouraged by theticianche ⁇ mix etching.
  • the sivieren to Pas- the circumferential lateral surface 239 of the semiconductor structure 232 provided passivation insulating layer is deposited and patterned subsequently 150 on the substrate side with the Halbleiterstruktu ⁇ ren 232, 233
  • the passivation layer 150 is arranged on the entire peripheral surface 239 of the semi ⁇ conductor structure 232, so that the previously exposed in this area semiconductor regions 131, 132 and the ak ⁇ tive zone 133 are covered. In this way the coat ⁇ area is protected in subsequent processes 239, so that electrical shunts can be prevented.
  • the semiconductor structure 232 laterally completely encloses passivation layer 150 may be formed such that the passivation layer 150 to the on top of the semiconductor structural ⁇ structure 232 present arrangement of the two layers 140, 145 extends and the metallic layer 145 laterally surrounds the edge.
  • the passivation layer 150 is also arranged in the region of the trench structure 250, as shown in FIG. 20 on the left side.
  • Passivitations Mrs 150 a extending away from the lateral surface 239, arranged on the second semiconductor region 132 and the semiconductor structure 232 encircling Operabe- rich. Also in the trench region 255, the passivation layer 150 is present, as shown in FIG. 20 on the right-hand side.
  • the passivation layer 150 232 opposite (n) side surface (s) of the semiconductor structural ⁇ structure 233 extends up to the lateral surface 239 of the semiconductor structure, and terminates at said location is substantially the region of the upper surface of the semiconductor structure 233rd
  • connection structure comprising the layers 155, 161, 162, 163 and the through contacts 260 on the substrate side with the semiconductor structures 232, 233 is formed (step 304 in FIG. 10).
  • FIG. 21 shows a method stage after the formation of the patterned first connection layer 161, the generation of recesses in the semiconductor structure 232 in the region of the plated-through holes 260 to be produced, which extend as far as the second semiconductor region 132 and the second semiconductor region 132 at these locations (initially). exposing and applying the insulating layer 155 to the layers 161, 145, 140 present at this side at this stage and semiconductor regions 131, 132.
  • the first connection layer 161 is arranged essentially on the entire semiconductor structure 232 or on the layers 145, 150 present on the semiconductor structure 232 and is formed with openings for the six plated-through holes 260 to be produced (see FIG.
  • At the first ⁇ circuit layer 161 further comprises a portion in the area of grave structure 250 on which is disposed in this region on the passivation layer 150 and the half ⁇ conductor structure 232 and the circumferential surface 239 laterally completely rotates.
  • the first terminal layer 161 further has, as shown in Figure 4 on the right side, a by the trench region 255 up to the top of the wide ⁇ ren semiconductor structure 233 extending portion. In this way, an electrical connection is made possible from a contact surface 165 generated in this region to the first semiconductor region 131 of a semiconductor body 240 of the semiconductor chip 110, which is later produced in the region of the semiconductor structure 232.
  • Figure 22 shows a further stage of the procedure, in this case after the patterning of the insulating layer 155 for Freile ⁇ gene of the second semiconductor region 132 in the region of near, ⁇ alternate forming vias 260, the scheduled at these points forming the portions of the contact layer 163, and forming the second connection layer 162 to present at this stage on this side layers 155, 163.
  • 161 is separated by the application of the second connection layer 162 which circuiting layer by the insulation layer 155 from the first to ⁇ that Naturalorialie ⁇ stanchions 260 are formed.
  • the substrate 120 on the output ⁇ he testified layer arrangement is transfe ⁇ riert to the carrier substrate 125 and is the connection structure in a bonding process associated with this (step 305 in Figure 10).
  • further processes for finishing the optoelectronic semiconductor chip 110 shown in FIG. 23 are carried out. This includes, for removal of the initial substrate 120 and roughening for forming ei ⁇ ner outcoupling structure 139 at the exposed by removing the starting substrate 120 side of the second semiconductor region 132. In this stage, the second Halbleiterbe ⁇ rich 132 (yet) is connected.
  • a further or second patterning of the semiconductor layer sequence 130 is carried out in the course of step 306, as a result of which, as shown in FIG. 23, a separate semiconductor body 240 is produced.
  • the semiconductor body 240 which serves as a mesa for emitting light radiation in the semiconductor chip 110, is formed in the region of the previously generated semiconductor structure 232.
  • the second patterning step may be done, for example, by wet chemical etching. In the patterning of semiconductor material is removed to the surrounding generating semiconductor body 240 range up to the passivation layer 150, the insulation ⁇ layer 155 and the first connection layer 161 in one.
  • the semiconductor body 240 comprises the semiconductor structure formed in the first patterning step 232, and a generated in the second patterning step, 110 protruding mesa-shaped at the front ⁇ side of the semiconductor chip He ⁇ elevation 242.
  • the semiconductor body 240 has a peripheral envelope surface 249, which the passivated before Mantelflä ⁇ che 239 includes.
  • the passivated lateral surface 239 thus constitutes part of the lateral surface 249 of the semiconductor body 240.
  • the elevation 242 is formed with larger external dimensions than the semiconductor structure 232.
  • the semiconductor body 240 as shown in FIG. 23, has a step-shaped contour on the sides, and as a result the circumferential surface 249 has a step shape.
  • the width ⁇ ren, the semiconductor body 240 is enclosed only in the region of the semiconductor structure generated in the first patterning step 232 of the passivation layer 150 and the side of the passivation layer 150 disposed first connection layer 161st
  • the first semiconductor region 131 of the semiconductor body 240 is electrically connected via the mirror layer 140, the metallic layer 145 and the first connection layer 161 to the contact surface 165 arranged laterally next to the semiconductor body 240.
  • the second semiconductor region 132 of the semiconductor body 240 is electrically connected via the vias 260, the second connection layer 162 and the support substrate 125 with the attached arrange ⁇ th on the support substrate 125 (not shown) back contact. In this way, an electrical current flow through the semiconductor body 240 can be caused, whereby the active zone 133 emits a light radiation.
  • the light radiation can essentially via the front or light exit side of
  • a carrier substrate 125 made of another (doped) semiconductor material, for example silicon.
  • a starting substrate 120 may include a semiconductor material such as silicon, and may be removed after bonding to a carrier substrate 125, for example, by etching.
  • conductivities of the semiconductor regions 131, 132 instead of the abovementioned conductivities are present for this purpose.
  • optoelectronic semiconductor chips can be formed based on the obi ⁇ gen approaches with other shapes and geometries, and with other components, structures and / or layers. With regard to other geometries, it is conceivable, in particular, to deviate from the shapes shown in FIG.
  • additional mirrors 164 may be formed in the region of the plated-through holes 260. It may also be considered not to remove the entire semiconductor material in the region of the semiconductor structure 233, but instead to produce an opening exposing the connection layer 161 in this part of the semiconductor layer sequence.
  • a contact surface 165 can be generated, so that a structure similar to FIG. 8 can be present. Furthermore, it can be provided to form an additional passivation layer 157 on the front side of the semiconductor chip 110, which covers at least the semiconductor body 240 or the elevation 242.
  • the passivation layer 150 modifications are also possible.
  • the passivation layer 150 having a configuration corresponding to FIG 3, according to which the passivation layer 150 145 surrounds the disposed on the semi-conductor structure 232 ⁇ metallic layer on the Au ⁇ .rand.
  • the passivation layer 150 may also be guided on the upper side of the semiconductor structure 233 and therefore encompass it at the edge.
  • a configuration corresponding to FIG. 20 it is possible for a configuration corresponding to FIG. 20 to be present in the production of the semiconductor chip 101 of FIG. 8 (and the chips of FIGS. 11 to 18). This can happen the passivation layer 150 only up to the layer 145 extend and does not embrace, and can the passivation layer 150 is not ⁇ approximately on top of the semiconductor structure 231 ⁇ structural be disposed.

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Led Devices (AREA)
  • Led Device Packages (AREA)

Abstract

Die Erfindung betrifft ein Verfahren zum Herstellen eines optoelektronischen Halbleiterchips. Das Verfahren umfasst ein Ausbilden einer Halbleiterschichtenfolge (130) auf einem Ausgangssubstrat (120) und ein Strukturieren der Halbleiterschichtenfolge (130), wobei eine Halbleiterstruktur (230, 232) in Form einer Erhebung mit einer umlaufenden Mantelfläche (239) ausgebildet wird, indem Material der Halbleiterschichtenfolge (130) in einem die Halbleiterstruktur (230, 232) umgebenden Bereich wenigstens bis zu einer Tiefe entfernt wird, dass die aktive Zone (133) der Halbleiterschichtenfolge (130) an der umlaufenden Mantelfläche (239) freiliegt. Das Verfahren umfasst ferner ein Ausbilden einer Passivierungsschicht (150), wobei die Passivierungsschicht (150) auf der umlaufenden Mantelfläche (239) der Halbleiterstruktur (230, 232) angeordnet ist, ein Ausbilden einer Anschlussstruktur im Bereich der Halbleiterstruktur (230, 232) mit wenigstens einer Durchkontaktierung (260) nach dem Ausbilden der Passivierungsschicht (150), ein Verbinden der Anschlussstruktur mit einem Trägersubstrat (125), und ein Entfernen des Ausgangssubstrats (120). Die Erfindung betrifft des Weiteren einen optoelektronischen Halbleiterchip.

Description

Beschreibung
LEUCHTDIODE MIT PASSIVIERUNGSSCHICHT Es werden ein optoelektronischer Halbleiterchip und ein Verfahren zum Herstellen eines optoelektronischen Halbleiterchips angegeben. Der optoelektronische Halbleiterchip weist ein Trägersubstrat, einen Halbleiterkörper mit einer aktiven Zone zur Strahlungserzeugung und eine Anschlussstruktur mit wenigstens einer Durchkontaktierung auf. Die hier beschriebe¬ nen Verfahren sind insbesondere zur Herstellung von hier beschriebenen optoelektronischen Halbleiterchips vorgesehen, so dass sämtliche für die Verfahren beschriebenen Merkmale auch für die optoelektronischen Halbleiterchips offenbart sind und umgekehrt.
Die Aufgabe der vorliegenden Erfindung besteht darin, eine Lösung für einen verbesserten optoelektronischen Halbleiterchip anzugeben.
Eine mögliche Herstellung eines optoelektronischen Halbleiterchips umfasst ein Ausbilden einer Halbleiterschichtenfolge auf einem Ausgangssubstrat, aufweisend zwei Halbleiter¬ bereiche mit unterschiedlichen Leitfähigkeitstypen und eine dazwischen angeordnete aktive Zone zur Erzeugung von Licht¬ strahlung, und ein Ausbilden einer Anschlussstruktur im Bereich der Halbleiterschichtenfolge mit einer Durchkontaktie¬ rung, so dass die unterschiedlichen Halbleiterbereiche ge¬ trennt voneinander kontaktierbar sind. Nachfolgend wird diese Anordnung auf ein Trägersubstrat transferiert, indem die An¬ schlussstruktur in einem Bondprozess mit dem Trägersubstrat verbunden wird. Im Anschluss hieran erfolgen ein Entfernen des Ausgangssubstrats, und ein Strukturieren der Halbleiterschichtenfolge in einem nasschemischen Ätzprozess. Hierdurch wird eine Halbleiterstruktur in Form einer mesaförmigen Erhebung ausgebil- det, welche bei dem Halbleiterchip als Halbleiterkörper zum Abgeben einer Lichtstrahlung dient. Dieser wird auch als Mesa bezeichnet. Um den Halbleiterkörper zu schützen, wird eine Passivierungsschicht großflächig auf einer vorderseitigen Oberfläche und einer umlaufenden Mantelfläche des Halbleiter- körpers ausgebildet. Die Passivierungsschicht ist aus einem oder mehreren dielektrischen Materialien, und im Hinblick auf eine geringe Absorption von Lichtstrahlung ausgebildet. Zum Fertigstellen des Halbleiterchips werden weitere Prozesse, zum Beispiel ein Ausbilden einer zum Drahtbonden geeigneten Kontaktfläche seitlich neben dem Halbleiterkörper, durchgeführt .
Bei dem vorstehend beschriebenen Prozessfluss , welcher zum Beispiel bei der Herstellung des sogenannten UX:3-Chips (Pro- duktbezeichnung von Osram) zur Anwendung kommen kann, kann es zu einer Kontamination im Bereich der Mantelfläche des Halbleiterkörpers kommen, wodurch die Betriebsweise des Halb¬ leiterchips beeinträchtigt ist. Das Strukturieren der Halb¬ leiterschichtenfolge, was nach dem Transfer auf das Trä- gersubstrat und dem Entfernen des Ausgangssubstrats durchge¬ führt wird, kann aufgrund vorhergehender Prozesse und damit der auf dem Trägersubstrat vorhandenen Materialien und
Schichten dazu führen, dass sich Partikel, beispielsweise Silberpartikel, oder Schichten an der Mantelfläche des Halb- leiterkörpers im Bereich des p-n-Übergangs bzw. im Übergangs¬ bereich zwischen den unterschiedlichen Halbleiterbereichen anlagern. Diese Kontamination der Mesakante kann zu einem elektrischen Nebenschluss im fertigen Halbleiterchip führen. Eine Anlagerung kann selbst für den Fall auftreten, dass aufwendige Reinigungsprozesse durchgeführt werden.
Gemäß einem Aspekt wird ein Verfahren zum Herstellen eines optoelektronischen Halbleiterchips vorgeschlagen. Das Verfahren umfasst ein Ausbilden einer Halbleiterschichtenfolge auf einem Ausgangssubstrat, aufweisend einen ersten und einen zweiten Halbleiterbereich und eine dazwischen angeordnete aktive Zone zur Strahlungserzeugung, und ein Strukturieren der Halbleiterschichtenfolge, wobei eine Halbleiterstruktur in
Form einer Erhebung mit einer umlaufenden Mantelfläche ausgebildet wird. Bei dem Strukturieren wird Material der Halb¬ leiterschichtenfolge in einem die (herzustellende) Halb¬ leiterstruktur umgebenden Bereich wenigstens bis zu einer Tiefe entfernt, dass die aktive Zone an der umlaufenden Man¬ telfläche freiliegt. Das Verfahren umfasst des Weiteren ein Ausbilden einer Passivierungsschicht , wobei die Passivie- rungsschicht (wenigstens) auf der umlaufenden Mantelfläche der Halbleiterstruktur angeordnet ist, und ein Ausbilden ei- ner Anschlussstruktur im Bereich der Halbleiterstruktur nach dem Ausbilden der Passivierungsschicht. Die Anschlussstruktur weist eine erste und eine zweite leitfähige Anschlussschicht auf, welche voneinander getrennt sind. Die erste Anschluss¬ schicht ist elektrisch mit dem ersten Halbleiterbereich, und die zweite Anschlussschicht ist über wenigstens eine Durch- kontaktierung elektrisch mit dem zweiten Halbleiterbereich verbunden. Das Verfahren umfasst ferner ein Verbinden der Anschlussstruktur mit einem Trägersubstrat und ein Entfernen des Ausgangssubstrats. Das Entfernen des Ausgangssubstrats kann nach dem Verbinden der Anschlussstruktur mit dem Trägersubstrat erfolgen. Bei dem Herstellungsverfahren werden das Strukturieren der Halbleiterschichtenfolge zum Ausbilden der Halbleiterstruktur und das Ausbilden der Passivierungsschicht , welche ein iso¬ lierendes Material aufweist, noch auf dem Ausgangssubstrat, also vor dem Transfer auf das Trägersubstrat und noch vor dem Ausbilden der Anschlussstruktur, durchgeführt. In einem solchen frühen Verfahrensstadium ist nur eine begrenzte Anzahl an Materialien und Schichten auf dem Ausgangssubstrat vorhanden. Dies hat zur Folge, dass mögliche Quellen für eine Kon- tamination der Mantelfläche der Halbleiterstruktur reduziert sind. Durch die nachfolgend ausgebildete Passivierung, vor¬ liegend in Form der die Halbleiterstruktur umschließenden und auf der umlaufenden Mantelfläche angeordneten Passivierungs¬ schicht, ist die Mantelfläche der Halbleiterstruktur, insbe- sondere im Übergangsbereich zwischen dem ersten und zweiten
Halbleiterbereich bzw. im Bereich der aktiven Zone, vor einer Anlagerung von Partikeln oder anderen unerwünschten Schichten geschützt. Auf diese Weise kann das Auftreten eines elektri¬ schen Nebenschlusses mit einer hohen Zuverlässigkeit vermie- den werden.
Der hier verwendete Ausdruck "Mantelfläche" ist gleichbedeu¬ tend mit der umlaufende Kantenfläche bzw. dem umlaufenden Randbereich der durch das Strukturieren erzeugten Halb- leiterstruktur . Die Mantelfläche setzt sich aus sämtlichen
Seitenwänden bzw. Seitenflanken der Halbleiterstruktur zusammen .
In einer möglichen Ausführungsform des Verfahrens wird bei dem Strukturieren der Halbleiterschichtenfolge Material der Halbleiterschichtenfolge bis zu dem Ausgangssubstrat ent¬ fernt. Hierdurch kann die durch das Strukturieren erzeugte Halbleiterstruktur bereits die Form eines zum Abgeben einer Lichtstrahlung eingesetzten Halbleiterkörpers des optoelekt¬ ronischen Halbleiterchips aufweisen, bzw. kann die Halbleiterstruktur den Halbleiterkörper darstellen. Im Betrieb des Halbleiterchips kann die Lichtstrahlung in der aktiven Zone erzeugt, und über eine Vorderseite des Halbleiterkörpers abgegeben werden (Lichtaustrittsseite) . Da das Strukturieren der Halbleiterschichtenfolge vor dem Transfer auf das Trä¬ gersubstrat durchgeführt wird, kann der Halbleiterkörper in dieser Ausführungsform eine sich in Richtung der Vorderseite wenigstens teilweise aufweitende Form bzw. Querschnittsform aufweisen. Diese Ausgestaltung begünstigt eine Lichtauskopp¬ lung aus dem Halbleiterkörper.
Dadurch, dass bei dem Strukturieren der Halbleiterschichten- folge Material der Halbleiterschichtenfolge bis zu dem Aus¬ gangssubstrat entfernt wird, ist es möglich, dass die Mesas- trukturierung bei der Strukturierung der Halbleiterschichtenfolge vollständig erfolgt. Dadurch ist es insbesondere auch möglich, dass die Mantelfläche des Halbleiterkörpers voll- ständig von der Passivierungsschicht bedeckt ist. Daraus folgt, dass sich die Passivierungsschicht bis zu der dem Trä¬ gersubstrat abgewandten Oberseite des zweiten Halbleiterbe¬ reichs erstrecken kann. In einer weiteren Ausführungsform umfasst das Strukturieren der Halbleiterschichtenfolge das Durchführen eines trocken¬ chemischen Ätzprozesses. Ein trockenchemisches Ätzen kann insbesondere für das vorstehend beschriebene Strukturieren der Halbleiterschichtenfolge bis hinunter zu dem Ausgangssub- strat in Betracht kommen. Hierbei kann ein Ätzstopp auf dem
Ausgangssubstrat erfolgen. Ein trockenchemisches Ätzen ermög¬ licht eine Modifikation einer Halbleiteroberfläche, vorlie¬ gend der Mantelfläche der Halbleiterstruktur, so dass in die- sem Bereich eine reduzierte elektrische Leitfähigkeit oder keine Leitfähigkeit mehr vorliegen kann. Hierdurch kann die Bildung eines Nebenschlusses zusätzlich unterdrückt werden. Bei dem Verfahren wird die isolierende Passivierungsschicht in einem frühen Verfahrensstadium zum Schutz der Mantelfläche der Halbleiterstruktur eingesetzt. Ein flächiges Bedecken eines Halbleiterkörpers, wie es bei einem herkömmlichen Her¬ stellungsverfahren durchgeführt wird, ist hierbei nicht vor- gesehen. Durch die räumlich begrenzte Anwendung besteht ein großer Freiheitsgrad in der Wahl des Materials für die Passi¬ vierungsschicht. Anstelle von zum Beispiel Siliziumoxid ist ein Material mit einer höheren Absorption im Wellenlängenbereich der Lichtstrahlung des optoelektronischen Halbleiter- chips einsetzbar, welches verbesserte Passivierungseigen- schaften besitzt. In diesem Sinne ist gemäß einer weiteren Ausführungsform vorgesehen, dass die Passivierungsschicht Si¬ liziumnitrid aufweist. Der erste und der zweite Halbleiterbereich der Halbleiterschichtenfolge weisen unterschiedliche Leitfähigkeitstypen auf. Die Halbleiterschichtenfolge kann zum Beispiel derart auf dem Ausgangssubstrat ausgebildet werden, dass der erste Halbleiterbereich auf einer dem Ausgangssubstrat abgewandten Seite der Halbleiterschichtenfolge vorliegt, und der zweite
Halbleiterbereich dem Ausgangssubstrat zugewandt ist bzw. auf dem Ausgangssubstrat angeordnet ist. Es ist des Weiteren zum Beispiel möglich, dass der erste Halbleiterbereich ein p- leitender Halbleiterbereich, und dass der zweite Halbleiter- bereich ein n-leitender Halbleiterbereich ist. Nach dem Verbinden der Anschlussstruktur mit dem Trägersubstrat und dem Entfernen des Ausgangssubstrats kann der zweite Halbleiterbe¬ reich eine freiliegende Seite aufweisen, welche die zum Abge- ben von Lichtstrahlung vorgesehene Vorder- bzw. Lichtaustrittsseite bilden kann.
Die Anschlussstruktur, welche nach dem Erzeugen der Passivie- rungsschicht ausgebildet wird, kann neben der ersten und zweiten leitfähigen Anschlussschicht eine Isolationsschicht aufweisen, durch welche die erste und zweite leitfähige An¬ schlussschicht voneinander getrennt sind. Die erste und zwei¬ te Anschlussschicht und die Isolationsschicht können be- reichsweise übereinander, und bei dem gefertigten optoelekt¬ ronischen Halbleiterchip bereichsweise zwischen dem Trägersubstrat und dem ersten Halbleiterbereich angeordnet sein.
Die Passivierungsschicht kann nicht nur für eine Passivierung der Mantelfläche der Halbleiterstruktur sorgen. Es ist möglich, dass die Passivierungsschicht zusätzlich eine Trennung zwischen der ersten Anschlussschicht und dem zweiten Halblei¬ terbereich der Halbleiterstruktur bzw. des Halbleiterkörpers des optoelektronischen Halbleiterchips bewirkt.
Der optoelektronische Halbleiterchip kann insbesondere ein Leuchtdiodenchip sein. Die Halbleiterschichtenfolge kann bei¬ spielsweise auf einem III-V-Halbleitermaterialsystem wie zum Beispiel GaN basieren. Das Ausgangssubstrat kann zum Beispiel ein Saphirsubstrat sein. Das Trägersubstrat kann zum Beispiel ein Germaniumsubstrat sein.
Das Verbinden der Anschlussstruktur mit dem Trägersubstrat kann beispielsweise durch einen Bondprozess erfolgen. In dem Bondprozess kann die Anschlussstruktur über die zweite Anschlussschicht mit dem Trägersubstrat verbunden werden. Die zweite Anschlussschicht kann zu diesem Zweck eine zum Bonden geeignete Teilschicht, welche in Form eines Schichtenstapels vorliegen kann, aufweisen.
In einer weiteren Ausführungsform wird bei dem Strukturieren der Halbleiterschichtenfolge seitlich neben der Halb¬ leiterstruktur eine weitere Halbleiterstruktur in Form einer Erhebung ausgebildet. Die Passivierungsschicht wird zusätz¬ lich im Bereich eines Grabens zwischen der Halbleiterstruktur und der weiteren Halbleiterstruktur ausgebildet. Die An- Schlussstruktur wird nicht nur im Bereich der Halbleiterstruktur, sondern auch im Bereich der weiteren Halbleiterstruktur und dem dazwischen liegenden Graben ausgebildet. Das Ausbilden der weiteren Halbleiterstruktur macht es möglich, das Vorliegen von Ausnehmungen bzw. Hohlräumen an der zum Verbinden mit dem Trägersubstrat vorgesehenen Seite der Anschlussstruktur gering zu halten.
Nach dem Entfernen des Ausgangssubstrats kann des Weiteren ein Freilegen der ersten Anschlussschicht im Bereich der wei- teren Halbleiterstruktur erfolgen. Zu diesem Zweck kann in diesem Bereich zum Beispiel eine sich zu der ersten Anschlussschicht erstreckende Öffnung erzeugt, oder kann das gesamte in diesem Bereich vorhandene Halbleitermaterial bzw. die gesamte weitere Halbleiterstruktur entfernt werden. Der erste Halbleiterbereich der Halbleiterstruktur bzw. des Halbleiterkörpers des optoelektronischen Halbleiterchips kann über den freigelegten, sich seitlich des Halbleiterkörpers befindenden Bereich der ersten Anschlussschicht kontaktiert werden .
Zum Verbessern der Kontaktierung kann ferner in Betracht kommen, auf der freigelegten ersten Anschlussschicht eine zum Drahtbonden geeignete und als Vorderseitenkontakt dienende Kontaktfläche auszubilden. Zu diesem Zweck kann eine zusätzliche leitfähige Schicht bzw. Metallisierung auf die freige¬ legte erste Anschlussschicht aufgebracht werden. In einer weiteren Ausführungsform wird die erste Anschlussschicht derart ausgebildet, dass die erste Anschlussschicht einen die Halbleiterstruktur seitlich umgebenden und auf der Passivierungsschicht angeordneten Teilbereich aufweist. Auf diese Weise ist es möglich, Hohlräume in Bezug auf das Ver- binden der Anschlussstruktur mit dem Trägersubstrat gering zu halten .
Die Passivierungsschicht kann nicht nur auf der umlaufenden Mantelfläche der Halbleiterstruktur angeordnet sein, sondern zum Beispiel derart ausgebildet werden, dass sich die Passi¬ vierungsschicht zusätzlich auf eine dem Ausgangssubstrat ab¬ gewandte Seite bzw. Oberseite der Halbleiterstruktur erstreckt, und einen Randbereich dieser Seite bedeckt. Es ist ferner möglich, dass auf der dem Ausgangssubstrat abgewandten Seite der Halbleiterstruktur eine Schicht oder eine Anordnung mehrerer Schichten angeordnet ist. Hierbei kann die Passivie¬ rungsschicht sich bis zu der Schicht bzw. Schichtanordnung oder am Rand bis auf die Schicht bzw. Schichtanordnung erstreckend ausgebildet werden. Mögliche Beispiele solcher Schichten werden im Folgenden beschrieben.
In einer weiteren Ausführungsform wird vor dem Strukturieren der Halbleiterschichtenfolge eine leitfähige Spiegelschicht auf der Halbleiterschichtenfolge ausgebildet. Die später er- zeugte erste Anschlussschicht ist über die Spiegelschicht elektrisch mit dem ersten Halbleiterbereich der Halbleiterstruktur verbunden. Die Spiegelschicht bietet die Mög¬ lichkeit, im Betrieb des optoelektronischen Halbleiterchips eine von der aktiven Zone in Richtung der Rückseite des Halbleiterchips abgegebene Lichtstrahlung zur Vorder- bzw. Lichtaustrittsseite zu reflektieren. Die Spiegelschicht kann mit einer auf die Halbleiterstruktur und die Durchkontaktie- rung(en) abgestimmten Form ausgebildet werden.
In einer weiteren Ausführungsform wird eine zusätzliche leitfähige Schicht wenigstens auf der Spiegelschicht ausgebildet, so dass die erste Anschlussschicht über diese leitfähige Schicht und die Spiegelschicht elektrisch mit dem ersten
Halbleiterbereich verbunden ist. Die zusätzliche leitfähige Schicht kann vor dem Strukturieren der Halbleiterschichtenfolge ausgebildet werden, um als Schutzschicht eine Beein¬ trächtigung der Spiegelschicht im Rahmen des Strukturierens der Halbleiterschichtenfolge zu verhindern.
In einer weiteren Ausführungsform ist die wenigstens eine Durchkontaktierung durch einen sich durch die erste Anschlussschicht, den ersten Halbleiterbereich und die aktive Zone in den zweiten Halbleiterbereich erstreckenden Durchbruch gebildet, welcher am Rand isoliert ist. Innerhalb des Durchbruchs sind eine den zweiten Halbleiterbereich kontaktierende Kontaktschicht und ein die Kontaktschicht kontaktie¬ render Teilbereich der zweiten Anschlussschicht angeordnet. Hierdurch ist eine zuverlässige elektrische Verbindung zwi¬ schen der zweiten Anschlussschicht und dem zweiten Halblei¬ terbereich möglich. Die elektrische Isolierung am Rand des Durchbruchs kann durch die oben erwähnte Isolationsschicht, durch welche die erste und zweite Anschlussschicht voneinan- der getrennt sind, verwirklicht sein.
Der optoelektronische Halbleiterchip bzw. die Anschlussstruktur können sowohl mit einer einzelnen Durchkontaktierung, als auch mit mehreren nebeneinander angeordneten Durchkontaktie- rungen ausgebildet werden.
Bei dem optoelektronischen Halbleiterchip kann der zweite Halbleiterbereich der Halbleiterstruktur bzw. des Halbleiterkörpers über das Trägersubstrat, die zweite Anschlussschicht und die Durchkontaktierung (en) kontaktiert werden. Das Trägersubstrat kann zu diesem Zweck ein leitfähiges Substratma¬ terial, zum Beispiel dotiertes Germanium, aufweisen. Das Trä- gersubstrat kann des Weiteren mit einer als Rückseitenkontakt dienenden leitfähigen Schicht an einer der Anschlussstruktur abgewandten Seite bzw. Rückseite ausgebildet werden. Vor dem Ausbilden des Rückseitenkontakts kann ferner ein Rückdünnen des Trägersubstrats durchgeführt werden.
Es ist möglich, eine Mehrzahl an optoelektronischen Halbleiterchips gemeinsam im Verbund herzustellen, und am Ende des Herstellungsverfahrens zu vereinzeln. Das Vereinzeln kann nach dem vorstehend beschriebenen Ausbilden des Rückseiten- kontakts durchgeführt werden.
In einer weiteren Ausführungsform wird eine Spiegelschicht im Bereich der wenigstens einen Durchkontaktierung und/oder in einem die Halbleiterstruktur seitlich umgebenden Bereich aus- gebildet. Auf diese Weise ist es möglich, eine verbesserte
Reflexion einer im Betrieb des optoelektronischen Halbleiterchips erzeugten Lichtstrahlung in Richtung der Vorder- bzw. Lichtaustrittsseite zu erzielen. In einer weiteren Ausführungsform wird nach dem Ausbilden der Passivierungsschicht ein die Halbleiterstruktur seitlich umgebender Bereich mit einem isolierenden Material verfüllt. Zu diesem Zweck kann ein Aufbringen des isolierenden Materials auf die Seite des Ausgangssubstrats mit der Halbleiterstruk¬ tur und ein nachfolgendes Planarisieren, zum Beispiel durch Rückschieifen bzw. Polieren, durchgeführt werden. Auf diese Weise ist es möglich, Hohlräume im Hinblick auf das Verbinden der Anschlussstruktur mit dem Trägersubstrat zu vermeiden.
In einer weiteren Ausführungsform wird nach dem Entfernen des Ausgangssubstrats ein Aufrauen der durch das Entfernen freigelegten Seite der Halbleiterstruktur bzw. des Halbleiterkör- pers durchgeführt. Diese Seite, welche von dem zweiten Halb¬ leiterbereich gebildet werden kann, stellt die oben erwähnte Vorder- bzw. Lichtaustrittsseite dar. Das Aufrauen, was in einem geeigneten Ätzprozess erfolgen kann, ermöglicht eine verbesserte Auskopplung von Lichtstrahlung aus dem Halb- leiterkörper . Dies ist insbesondere dann der Fall, wenn durch das Aufrauen eine Auskoppelstruktur mit pyramidenförmigen Strukturelementen ausgebildet wird.
In einer weiteren Ausführungsform wird nach dem Entfernen des Ausgangssubstrats eine weitere Passivierungsschicht ausgebil¬ det, welche auf einer Vorderseite des optoelektronischen Halbleiterchips angeordnet ist. Die weitere Passivierungs¬ schicht kann, im Unterschied zu der zum Passivieren der umlaufenden Mantelfläche eingesetzten Passivierungsschicht, ein isolierendes Material mit einer geringe (re)n Strahlungsab¬ sorption, zum Beispiel Siliziumoxid, aufweisen. Die weitere Passivierungsschicht, welche wenigstens auf der Halb¬ leiterstruktur bzw. auf dem Halbleiterkörper des optoelektronischen Halbleiterchips angeordnet sein kann, kann einen zu- sätzlichen Schutz an der Vorderseite des Halbleiterkörpers ermöglichen. Die weitere Passivierungsschicht kann auch in einem Bereich seitlich des Halbleiterkörpers bzw. im Bereich der vorderseitigen Kontaktfläche vorliegen, und zum Freistel- len der Kontaktfläche an dieser Stelle geöffnet sein. Das Ausbilden der weiteren Passivierungsschicht kann nach dem oben erwähnten Aufrauen durchgeführt werden. In einer weiteren Ausführungsform wird bei dem Strukturieren der Halbleiterschichtenfolge Material der Halbleiterschich¬ tenfolge nicht bis zu dem Ausgangssubstrat entfernt. Eine Ma¬ terialentfernung erfolgt vorzugsweise über die aktive Zone hinaus. Nach dem Entfernen des Ausgangssubstrats wird ein weiteres Strukturieren der Halbleiterschichtenfolge durchge¬ führt, um einen die zuvor erzeugte Halbleiterstruktur umfassenden Halbleiterkörper des optoelektronischen Halbleiterchips auszubilden. In dieser Ausführungsform wird die Halbleiterschichtenfolge zwei separaten Strukturierungsschritten zum Ausbilden des Halbleiterkörpers des Halbleiterchips un¬ terzogen. In dem ersten Strukturierungsschritt wird die Halb¬ leiterstruktur ausgebildet, deren umlaufende Mantelfläche an¬ schließend mit der Passivierungsschicht versehen wird, um ei¬ ne Kontamination und das Auftreten eines Nebenschlusses zu verhindern. Hierbei kann die Passivierungsschicht ferner im
Bereich eines die Halbleiterstruktur umgebenden Grabens angeordnet sein. Erst in dem zweiten, nach dem Entfernen des Ausgangssubstrats durchgeführten Strukturierungsschritt wird die Form des Halbleiterkörpers des Halbleiterchips festgelegt. Diese Vorgehensweise macht es möglich, Hohlräume in Bezug auf das Verbinden der Anschlussstruktur mit dem Trägersubstrat gering zu halten.
Gemäß einem weiteren Aspekt wird ein optoelektronischer Halb- leiterchip vorgeschlagen. Der optoelektronische Halbleiterchip weist ein Trägersubstrat, einen Halbleiterkörper mit einer umlaufenden Mantelfläche und eine Anschlussstruktur auf. Der Halbleiterkörper weist einen ersten und einen zweiten Halbleiterbereich und eine dazwischen angeordnete aktive Zone zur Strahlungserzeugung auf. Die Anschlussstruktur weist eine erste und eine zweite leitfähige Anschlussschicht auf, welche voneinander getrennt sind. Die erste Anschlussschicht ist elektrisch mit dem ersten Halbleiterbereich, und die zweite Anschlussschicht ist über wenigstens eine Durchkontaktierung elektrisch mit dem zweiten Halbleiterbereich verbunden. Bei dem optoelektronischen Halbleiterchip ist der Halbleiterkörper von einer auf der Mantelfläche angeordneten Passivie- rungsschicht umgeben. Des Weiteren ist in einem die Passivie- rungsschicht umgebenden Bereich wenigstens eine weitere
Schicht angeordnet.
Dadurch, dass bei dem optoelektronischen Halbleiterchip seit- lieh neben der Passivierungsschicht wenigstens eine weitere Schicht angeordnet ist, ist ein zuverlässiger Schutz des Halbleiterkörpers in diesem Bereich möglich. Der optoelektro¬ nische Halbleiterchip kann gemäß dem oben beschriebenen Verfahren oder gemäß einer der oben beschriebenen Ausführungs- formen ausgebildet sein. Daher können oben in Bezug auf das Herstellungsverfahren beschriebene Aspekte und Details in gleicher Weise zur Anwendung kommen. Dies gilt in entsprechender Weise in Bezug auf oben genannte Vorteile, wie insbe¬ sondere das Vermeiden von elektrischen Nebenschlüssen.
Das Vorliegen wenigstens einer weiteren Schicht in einem die Passivierungsschicht umgebenden Bereich kann sich ferner als vorteilhaft im Hinblick auf eine Ausgestaltung des Halb¬ leiterchips mit einer seitlich neben dem Halbleiterkörper an- geordneten Kontaktfläche erweisen. Hierdurch kann, beispielsweise für den Fall eines fehlerhaft durchgeführten Drahtbond¬ prozesses, das Auftreten eines direkten Kurzschlusses zwi- - lö ¬ schen der Kontaktfläche und dem Halbleiterkörper vermieden werden .
Abhängig von der jeweiligen Herstellung kann der Halbleiter- körper auf unterschiedliche Art und Weise von der Passivie- rungsschicht und der wenigstens einen weiteren Schicht umge¬ ben sein. Sofern bei einem Strukturieren der zugrunde liegenden Halbleiterschichtenfolge Halbleitermaterial bis zu dem dazugehörigen Ausgangssubstrat abgetragen wird, kann die ge- samte Mantelfläche des Halbleiterkörpers von der Passivie- rungsschicht bedeckt und dadurch vollständig umschlossen sein. Auf diese Weise kann der gesamte Halbleiterkörper von der Passivierungsschicht und der wenigstens einen weiteren Schicht lateral umgeben sein.
In dieser Ausgestaltung kann der Halbleiterkörper ferner die oben beschriebene, sich in Richtung einer Vorderseite wenigs¬ tens teilweise aufweitende Form aufweisen. Über die Vorder¬ seite kann die im Betrieb des optoelektronischen Halbleiter- chips erzeugte Lichtstrahlung emittiert werden.
Bei einem zweistufigen Strukturieren der Halbleiterschichtenfolge, wie es oben beschrieben wurde, kann der Halbleiterkörper im Querschnitt an den Seiten eine Stufenform aufweisen, so dass eine stufenförmige Mantelfläche vorliegt. Die Passi¬ vierungsschicht und die wenigstens eine weitere Schicht kön¬ nen hierbei nach dem ersten, und vor dem zweiten Strukturie- rungsschritt ausgebildet werden. In dieser Ausgestaltung kann der Halbleiterkörper nur in einem Teilbereich, d.h. im Be- reich der in dem ersten Strukturierungsschritt erzeugten
Halbleiterstruktur, von der Passivierungsschicht und der wenigstens einen weiteren Schicht lateral vollständig umschlos¬ sen sein. In Abhängigkeit der jeweils durchgeführten Herstellung kann es sich bei der wenigstens einen weiteren Schicht, welche den Halbleiterkörper zusammen mit der Passivierungsschicht seit¬ lich umgeben bzw. umlaufen kann, um verschiedene Schichten handeln. Die weitere Schicht kann zum Beispiel die erste An¬ schlussschicht, eine Schicht aus einem isolierenden Material, eine leitfähige Schicht, eine leitfähige Spiegelschicht, eine Isolationsschicht, über welche die erste und zweite An¬ schlussschicht voneinander getrennt sind, oder die zweite An- schlussschicht sein. Es können auch mehrere der vorstehend genannten Schichten in dem die Passivierungsschicht und den Halbleiterkörper seitlich umgebenden Bereich angeordnet sein.
Die vorstehend erläuterten und/oder in den Unteransprüchen wiedergegebenen vorteilhaften Aus- und Weiterbildungen der Erfindung können - außer zum Beispiel in Fällen eindeutiger Abhängigkeiten oder unvereinbarer Alternativen - einzeln oder aber auch in beliebiger Kombination miteinander zur Anwendung kommen .
Die oben beschriebenen Eigenschaften, Merkmale und Vorteile dieser Erfindung sowie die Art und Weise, wie diese erreicht werden, werden klarer und deutlicher verständlich in Zusammenhang mit der folgenden Beschreibung von Ausführungsbei- spielen, die im Zusammenhang mit den schematischen Zeichnungen näher erläutert werden. Es zeigen:
Figuren 1 bis 8 die Herstellung eines optoelektronischen Halbleiterchips aufweisend einen Halbleiterkörper, eine An- Schlussstruktur mit mehreren Durchkontaktierungen und ein Trägersubstrat, wobei ein Strukturieren einer Halbleiterschichtenfolge zum Erzeugen des Halbleiterkörpers und ein Passivieren einer Mantelfläche vor einem Transfer auf das Trägersubstrat durchgeführt werden, jeweils in einer schema¬ tischen seitlichen Schnittdarstellung;
Figur 9 eine schematische AufSichtsdarstellung von Komponen- ten eines optoelektronischen Halbleiterchips;
Figur 10 ein Ablaufdiagramm eines Verfahrens zum Herstellen eines optoelektronischen Halbleiterchips; Figur 11 eine schematische seitliche Schnittdarstellung eines weiteren optoelektronischen Halbleiterchips, welcher eine Vorderseitenpassivierung aufweist ;
Figur 12 eine schematische seitliche Schnittdarstellung eines weiteren optoelektronischen Halbleiterchips, bei dem Halbleitermaterial im Bereich einer vorderseitigen Kontaktfläche entfernt ist;
Figur 13 eine schematische seitliche Schnittdarstellung eines weiteren optoelektronischen Halbleiterchips, welcher einen Spiegel im Bereich der Durchkontaktierung aufweist;
Figur 14 eine schematische seitliche Schnittdarstellung eines weiteren optoelektronischen Halbleiterchips, bei dem eine Schutzschicht im Bereich eines Spiegels weggelassen ist;
Figur 15 eine schematische seitliche Schnittdarstellung eines weiteren optoelektronischen Halbleiterchips, bei dem seitlich neben dem Halbleiterkörper ein isolierendes Material angeord- net ist, welches im Rahmen der Herstellung für eine Planarisierung eingesetzt wird; Figur 16 eine schematische seitliche Schnittdarstellung eines weiteren optoelektronischen Halbleiterchips, bei dem im Rahmen der Herstellung eine zusätzliche metallische Schicht nach dem Strukturieren des Halbleiterkörpers und dem Passivieren der Mantelfläche ausgebildet wird;
Figur 17 eine schematische seitliche Schnittdarstellung eines weiteren optoelektronischen Halbleiterchips, bei dem eine Anschlussschicht der Anschlussstruktur in einem Bereich seit- lieh des Halbleiterkörpers weggelassen ist;
Figur 18 eine schematische seitliche Schnittdarstellung eines weiteren optoelektronischen Halbleiterchips, welcher einen Spiegel sowohl im Bereich der Durchkontaktierung als auch in einem den Halbleiterkörper seitlich umgebenden Bereich aufweist; und
Figuren 19 bis 23 die Herstellung eines weiteren optoelektro¬ nischen Halbleiterchips, wobei ein Halbleiterkörper durch ei- ne zweistufige Strukturierung einer Halbleiterschichtenfolge vor und nach einem Transfer auf ein Trägersubstrat erzeugt wird, jeweils in einer schematischen seitlichen Schnittdarstellung . Auf der Grundlage der folgenden schematischen Figuren werden mögliche Verfahren zum Herstellen von optoelektronischen Halbleiterchips beschrieben. Bei den Verfahren wird eine Halbleiterschichtenfolge, aus welcher ein Halbleiterkörper der Halbleiterchips hervorgeht, zumindest teilweise struktu- riert und an einer Mantelfläche passiviert, bevor ein Trans¬ fer bzw. ein Bonden auf ein Trägersubstrat durchgeführt wird. Bei dem Strukturieren wird Halbleitermaterial wenigstens bis zu einer Tiefe abgetragen, dass eine aktive Zone der Halb- leiterschichtenfolge an der Mantelfläche freiliegt. Diese Vorgehensweise macht es möglich, ein Auftreten von elektrischen Nebenschlüssen bei den Halbleiterchips mit einer hohen Zuverlässigkeit zu vermeiden.
Im Rahmen der Herstellung können aus der Halbleitertechnik und aus der Fertigung optoelektronischer Halbleiterchips bekannte Prozesse durchgeführt werden sowie übliche Materialien zum Einsatz kommen, so dass hierauf nur teilweise eingegangen wird. Auch können neben dargestellten und beschriebenen Prozessen gegebenenfalls weitere Verfahrensschritte zum Vervoll¬ ständigen der Halbleiterchips durchgeführt werden. In glei¬ cher Weise können die Halbleiterchips neben gezeigten und be¬ schriebenen Komponenten und Strukturen weitere Komponenten, Strukturen und/oder Schichten umfassen. Es wird ferner darauf hingewiesen, dass die Figuren lediglich schematischer Natur sind und nicht maßstabsgetreu sind. In diesem Sinne können in den Figuren gezeigte Komponenten und Strukturen zum besseren Verständnis übertrieben groß oder verkleinert dargestellt sein.
Die Figuren 1 bis 8 zeigen in einer schematischen seitlichen Schnittansicht die Herstellung eines ersten optoelektronischen Halbleiterchips 101. Bei dem Halbleiterchip 101 kann es sich insbesondere um einen Leuchtdiodenchip bzw. LED-Chip
(Light Emitting Diode) handeln. Figur 9 zeigt eine Aufsichts¬ darstellung, in welcher mögliche Konturen von Strukturen und Komponenten des Halbleiterchips 101 veranschaulicht sind. Die Schnittdarstellung der Figuren 1 bis 8 bezieht sich auf die in Figur 9 anhand der Schnittlinie A-A angedeutete Schnitt¬ ebene. Im Rahmen der Herstellung durchgeführte Verfahrens¬ schritte sind ergänzend in dem Ablaufdiagramm von Figur 10 zusammengefasst , auf welches im Folgenden ebenfalls Bezug ge¬ nommen wird.
Es wird darauf hingewiesen, dass in paralleler Weise eine Mehrzahl an optoelektronischen Halbleiterchips 101 im Wafer- verbund hergestellt und am Ende des Fertigungsverfahrens durch einen Vereinzelungsprozess voneinander getrennt werden können. Die folgende, sich hauptsächlich auf die Herstellung eines einzelnen Halbleiterchips 101 beziehende Beschreibung kann auf sämtliche der parallel prozessierten Halbleiterchips 101 zutreffen. Die Figuren zeigen in dieser Hinsicht ausschnittsweise einen Teilbereich des gemeinsam prozessierten Verbunds. Ein solcher Teilbereich, welcher einem einzelnen Halbleiterchip 101 zugeordnet ist, ist in den seitlichen Schnittdarstellungen anhand von gestrichelten Hilfslinien
201, 202 (auch als Raster bezeichnet) angedeutet. Eine weite¬ re gestrichelte Hilfslinie 206 markiert den Ort einer herzu¬ stellenden Durchkontaktierung 260, auch als Via (Vertical In- terconnect Access) bezeichnet. Eine weitere Hilfslinie 216 dient dazu, den Ort einer herzustellenden vorderseitigen Kontaktfläche 165 anzudeuten. Die Kontaktfläche 165, welche zum Anschließen eines Bonddrahts vorgesehen ist, wird in einem Bereich zwischen den Hilfslinien 202, 216 ausgebildet. Bei dem Verfahren wird in einem Schritt 301 (vgl. Figur 10) eine in Figur 1 gezeigte Ausgangsanordnung hergestellt. Hierfür wird zunächst eine Halbleiterschichtenfolge 130 auf einem bereitgestellten Ausgangssubstrat 120 ausgebildet. Das Aus¬ bilden der Halbleiterschichtenfolge 130 wird mit Hilfe eines Abscheideprozesses, insbesondere eines Epitaxieprozesses durchgeführt, in dessen Verlauf einzelne Halbleiterschichten nacheinander auf dem Ausgangssubstrat 120 aufgewachsen werden. Das Ausgangssubstrat 120, welches zum Beispiel Saphir aufweist, wird auch als Aufwachs- bzw. Epitaxiesubstrat be¬ zeichnet. Die aufgewachsene Halbleiterschichtenfolge 130 kann zum Beispiel eine Dicke im Bereich von 6ym aufweisen. Die Halbleiterschichtenfolge 130, welche auf einem III-V- Verbindungshalbleitermaterial wie zum Beispiel GaN basieren kann, weist zwei Halbleiterbereiche 131, 132 mit unterschied¬ lichen Leitfähigkeitstypen, im Folgenden als erster Halbleiterbereich 131 und zweiter Halbleiterbereich 132 bezeichnet, und eine zwischen dem ersten und zweiten Halbleiterbereich
131, 132 angeordnete aktive Zone 133 auf. Der erste Halblei¬ terbereich 131 bildet eine dem Ausgangssubstrat 120 abgewand¬ te Seite der Halbleiterschichtenfolge 130. Der zweite Halb¬ leiterbereich 132 ist auf dem Ausgangssubstrat 120 angeord- net. Es ist zum Beispiel möglich, dass der erste Halbleiter¬ bereich 131 p-leitend, und dass der zweite Halbleiterbereich 132 n-leitend ist. Die aktive Zone 133 ist dazu ausgebildet, bei Zufuhr von elektrischer Energie eine Lichtstrahlung zu erzeugen. Die aktive Zone 133 kann zum Beispiel einen p-n- Übergang, oder eine Quantentopfstruktur, insbesondere eine Mehrfachquantentopfstruktur, aufweisen .
Nach dem Ausbilden der Halbleiterschichtenfolge 130 wird eine elektrisch leitfähige bzw. metallische Spiegelschicht 140 auf den ersten Halbleiterbereich 131 der Halbleiterschichtenfolge 130 aufgebracht und strukturiert. Die Spiegelschicht 140 kann zum Beispiel einen Schichtenstapel aus einer Ag-Schicht und einer hierauf angeordneten ZnO-Schicht aufweisen. Die Form der Spiegelschicht 140 ist auf eine durch Struktu¬ rieren der Halbleiterschichtenfolge 130 gebildete Halb¬ leiterstruktur 230 und Durchkontaktierungen 260, welche später im Rahmen der Herstellung des optoelektronischen Halb- leiterchips 101 erzeugt werden, abgestimmt. Figur 9 zeigt in der Aufsicht eine mögliche Ausgestaltung der zu erzeugenden Halbleiterstruktur 230 mit mehreren Durchkontaktierungen 260. Die Halbleiterstruktur 230 weist im Wesentlichen eine einem Viereck entsprechende Aufsichtsform mit einer Aussparung im Bereich einer Ecke auf. In dem Eckbereich wird eine weitere Halbleiterstruktur 231 ausgebildet. Wie in Figur 9 gezeigt ist, kann der Halbleiterchip 101 zum Beispiel mit sechs
Durchkontaktierungen 260 hergestellt werden. Die in Figur 1 gezeigte Spiegelschicht 140 ist derart strukturiert, dass die Spiegelschicht 140 in der Aufsicht eine der Halbleiterstruk¬ tur 230 entsprechende Außenkontur und sechs, auf die herzu¬ stellenden Durchkontaktierungen 260 abgestimmte Öffnungen aufweist, in deren Bereich die Halbleiterschichtenfolge 130 bzw. der erste Halbleiterbereich 131 freiliegt.
Nach dem Ausbilden der strukturierten Spiegelschicht 140 wird ein freiliegender, nicht von der Spiegelschicht 140 bedeckter Teil des ersten Halbleiterbereichs 131 an der Oberfläche an¬ geätzt, wie in Figur 1 anhand von Bereichen 135 angedeutet ist. Das Ausbilden der angeätzten Oberflächenbereiche 135, was zum Beispiel durch einen Sputterprozess unter Anwendung eines Ar-Plasmas durchgeführt werden kann, dient der elektri¬ schen Deaktivierung . In den angeätzten Bereichen 135 liegt eine gegenüber dem restlichen Halbleiterbereich 131 reduzier- te elektrische Leitfähigkeit oder keine Leitfähigkeit mehr vor. Hierdurch kann erzielt werden, dass im Betrieb des opto¬ elektronischen Halbleiterchips 101 ein Stromfluss zu dem Halbleiterbereich 131 vorzugsweise über die Spiegelschicht 140 stattfindet.
Im Rahmen des Schritts 301 (vgl. Figur 10) wird des Weiteren eine metallische Schicht 145 auf der Halbleiterschichtenfolge 130 und der strukturierten Spiegelschicht 140 (bzw. auf deren ZnO-Teilschicht ) ausgebildet und einer Strukturierung unter¬ zogen, wie in Figur 1 gezeigt ist. Die metallische Schicht 145 kann zum Beispiel TiW(N) aufweisen. Die metallische
Schicht 145 dient als Schutzschicht der Spiegelschicht 140, um die Spiegelschicht 140 bei einem nachfolgenden Strukturie¬ ren der Halbleiterschichtenfolge 130 vor einem Ätzangriff zu schützen. Die Schutzmetallisierung 145 wird ebenfalls mit einer der herzustellenden Halbleiterstruktur 230 entsprechenden Außenkontur und mit Öffnungen für die sechs herzustellenden Durchkontaktierungen 260 ausgebildet (vgl. Figur 9), wodurch die Spiegelschicht 140 im Wesentlichen vollständig von der Schicht 145 bedeckt ist. Für die Schutzfunktion wird die Schicht 145 ferner derart ausgebildet, dass die Schicht 145 die Spiegelschicht 140, wie in Figur 1 gezeigt ist, am Außen- rand umgreift, und sich daher in diesem Bereich bis zu der Halbleiterschichtenfolge 130 bzw. einem angeätzten Oberflä¬ chenbereich 135 des ersten Halbleiterbereichs 131 erstreckt. An einem Innenrand der Spiegelschicht 140 im Bereich der her¬ zustellenden Durchkontaktierungen 260 kann ein kleiner Teil der Spiegelschicht 140 hingegen freiliegen.
In einem nachfolgenden Schritt 302 (vgl. Figur 10) erfolgt ein Strukturieren der Halbleiterschichtenfolge 130. Auf diese Weise werden die oben erwähnten Halbleiterstrukturen 230, 231 ausgebildet, welche wie in Figur 2 gezeigt in Form von Erhe¬ bungen vorliegen. Das Strukturieren der Halbleiterschichtenfolge 130 wird mit Hilfe eines Ätzprozesses durchgeführt, in welchem Material der Halbleiterschichtenfolge 130 in einem die herzustellenden Halbleiterstrukturen 230, 231 umgebenden Ätzbereich entfernt wird. Nach dem Strukturieren weisen die Halbleiterstruktur 230 bzw. deren erster Halbleiterbereich 131 im Bereich der Seite, auf welcher die Anordnung aus den zwei Schichten 140, 145 vorliegt, die gleichen lateralen Au- ßenabmessungen auf wie die Schichten 140, 145 bzw. wie die die Spiegelschicht 140 umgreifende metallische Schicht 145.
Der Ätzprozess wird derart durchgeführt, dass Halbleitermate- rial, wie in Figur 2 gezeigt ist, bis zu dem Ausgangssubstrat 120 abgetragen wird. Auf diese Weise kann die Halb¬ leiterstruktur 230 die Form eines zum Abgeben einer Lichtstrahlung eingesetzten Halbleiterkörpers des optoelektronischen Halbleiterchips 101 aufweisen, bzw. kann die Halb- leiterstruktur 230 den Halbleiterkörper des Halbleiterchips 101 darstellen. Vorzugsweise erfolgt das Strukturieren der Halbleiterschichtenfolge 130 mit Hilfe eines trockenchemi¬ schen Ätzprozesses. In Betracht kommt zum Beispiel reaktives Ionenätzen. Hierbei kann ein Ätzstopp auf dem Ausgangssub- strat 120 erfolgen.
Die Halbleiterstruktur 230, welche als mesaförmige Erhebung vorliegt, kann auch als Mesa bezeichnet werden. Die Halb¬ leiterstruktur 230 weist eine umlaufende Mantelfläche 239 auf, an welcher die Halbleiterbereiche 131, 132 und die da¬ zwischen vorliegende aktive Zone 133 freiliegen. Die umlau¬ fende Mantelfläche 239 umfasst sämtliche aneinander grenzende Seitenflächen bzw. Seitenflanken der Halbleiterstruktur 230. Wie in Figur 2 gezeigt ist, können die Seitenflächen der Halbleiterstruktur 230 wenigstens im Bereich des zweiten Halbleiterbereichs 132 in einem schrägen Winkel zu einer durch das Ausgangssubstrat 120 vorgegebenen Ebene verlaufen. Hierdurch weist die Halbleiterstruktur 230 ausgehend von der Seite, auf welcher die Schichten 140, 145 angeordnet sind, eine sich in Richtung des Ausgangssubstrats 120 wenigstens teilweise verbreiternde Form bzw. Querschnittsform auf. Abge¬ sehen von der Darstellung in Figur 2 und den folgenden Figu- ren ist es möglich, dass die Seitenflächen über die gesamte Höhe der Halbleiterstruktur 230, also auch im Bereich des ersten Halbleiterbereichs 131 und der aktiven Zone 133, schräg zu dem Ausgangssubstrat 120 verlaufen.
Auch die weitere Halbleiterstruktur 231 weist eine sich in Richtung des Ausgangssubstrats 120 wenigstens teilweise ver¬ breiternde Form auf. Dies ist in Figur 2 anhand der (teilwei¬ se) schrägen Seitenflanke der Halbleiterstruktur 231 an der Hilfslinie 216 veranschaulicht. Eine entgegen gesetzte, nicht gezeigte Seitenflanke der Halbleiterstruktur 231 (rechts von der Hilfslinie 202) kann eine vergleichbare Form aufweisen. Die weitere Halbleiterstruktur 231 wird zu dem Zweck ausgebildet, Ausnehmungen bzw. Hohlräume in Bezug auf einen später durchgeführten Bondprozess möglichst klein zu halten.
In der Aufsicht können die zwei Halbleiterstrukturen 230, 231 die in Figur 9 gezeigte Form aufweisen. Die Halbleiterstruktur 230 weist im Wesentlichen eine einem Rechteck oder einem Quadrat entsprechende Aufsichtsform mit einer gekrümmten Aus¬ sparung im Bereich einer Ecke auf. Die in dem Eckbereich angeordnete weitere Halbleiterstruktur 231, in deren Bereich eine Kontaktfläche 165 des optoelektronischen Halbleiterchips 101 ausgebildet wird, weist eine im Wesentlichen viereckige Aufsichtsform mit einer gekrümmten Kontur gegenüberliegend zu der Halbleiterstruktur 230 auf.
Figur 9 veranschaulicht eine Ausgestaltung, gemäß derer die Durchkontaktierung 260 im Bereich der Schnittlinie A-A näher an der der Halbleiterstruktur 231 gegenüberliegenden Seitenflanke der Halbleiterstruktur 230 ausgebildet wird als an der hierzu entgegen gesetzten Seitenflanke der Halbleiterstruktur 230. In den Schnittansichten der Figuren 1 bis 8 ist demge- genüber aus Gründen der Vereinfachung eine symmetrische Ausgestaltung in Bezug auf die herzustellende Durchkontaktierung 260 mittig zwischen diesen Seitenflanken der Halbleiterstruktur 230 dargestellt.
Im Hinblick auf die gemeinsame Herstellung mehrerer Halbleiterchips 101 wird eine Mehrzahl aus nebeneinander auf dem Ausgangssubstrat 120 angeordneten Gruppen umfassend die zwei erhabenen Halbleiterstrukturen 230, 231 ausgebildet. Zwischen den Halbleiterstrukturen 230, 231 liegen Teilbereiche bzw.
Teilgräben einer zusammenhängenden, einzelne Halbleiterstrukturen 230, 231 rahmenförmig umgebenden Grabenstruktur 250 vor. Im Bereich der Grabenstruktur 250 liegt das Ausgangssubstrat 120, wie in Figur 2 gezeigt ist, frei.
Im Folgenden wird der Teil der Grabenstruktur 250, welcher zwischen den zwei in Figur 2 und den folgenden Figuren gezeigten Halbleiterstrukturen 230, 231 vorliegt, als Grabenbe¬ reich 255 bezeichnet. Der Grabenbereich 255 ist in Figur 2 zusätzlich in einer vergrößerten Ansicht dargestellt. Der
Grabenbereich 255 kann, wie in Figur 9 veranschaulicht ist, eine gekrümmte Aufsichtsform besitzen.
Bei dem hier beschriebenen Herstellungsverfahren wird das Strukturieren der Halbleiterschichtenfolge 130 im Vergleich zu einem herkömmlichen Herstellungsverfahren in einem relativ frühen Verfahrensstadium durchgeführt. Die Halbleiterschichtenfolge 130 befindet sich hierbei (noch) auf dem Ausgangs¬ substrat 120. In diesem Verfahrensstadium sind des Weiteren nur eine begrenzte Anzahl an Materialien und Schichten auf dem Ausgangssubstrat 120 vorhanden. Daher kann eine Anlage¬ rung von Partikeln oder Schichten an der Mantelfläche 239 der durch das Strukturieren erzeugten Halbleiterstruktur 230, insbesondere im Übergangsbereich zwischen dem ersten und zweiten Halbleiterbereich 131, 132 bzw. im Bereich der aktiven Zone 133 mit der Gefahr eines Nebenschlusses, vermieden werden .
In diesem Zusammenhang erweist sich auch die bevorzugte trockenchemische Strukturierung als vorteilhaft. Das trockenche¬ mische Ätzen kann zu einer Modifikation der Halbleiteroberfläche führen, so dass in diesem Bereich eine reduzierte elektrische Leitfähigkeit oder keine Leitfähigkeit mehr vor¬ liegen kann. Auf diese Weise kann die Bildung eines elektrischen Nebenschlusses, trotz einer gegebenenfalls auftretenden Anlagerung, zusätzlich unterdrückt werden. Um die umlaufende Mantelfläche 239 der Halbleiterstruktur 230 für nachfolgende Prozesse abzudecken bzw. zu schützen, wird die Mantelfläche 239 unmittelbar nach dem Strukturierungs- schritt mit einer Passivierung versehen. Zu diesem Zweck wird in einem weiteren Schritt 303 (vgl. Figur 10) eine isolieren- de Passivierungsschicht 150 auf der Substratseite mit den Halbleiterstrukturen 230, 231 abgeschieden und nachfolgend strukturiert, wie in Figur 3 dargestellt ist.
Die auf diese Weise ausgebildete Passivierungsschicht 150 ist auf der gesamten umlaufenden Mantelfläche 239 der Halb¬ leiterstruktur 230 angeordnet, so dass die zuvor in diesem Bereich freiliegenden Halbleiterbereiche 131, 132 und die ak¬ tive Zone 133 abgedeckt sind. Hierdurch kann die Mantelfläche 239 vor einer Kontamination in einem Folgeprozess geschützt und infolgedessen die Bildung eines Nebenschlusses verhindert werden . Wie in Figur 3 gezeigt ist, kann die die Halbleiterstruktur 230 lateral vollständig umschließende Passivierungsschicht 150 ferner derart ausgebildet sein, dass sich die Passivie¬ rungsschicht 150 ausgehend von dem Ausgangssubstrat 120 bis auf die in Figur 3 nach oben gerichtete, dem Ausgangssubstrat 120 abgewandte Seite bzw. Oberseite der Halbleiterstruktur 230, und in diesem Bereich bis auf die Anordnung aus den zwei Schichten 140, 145 erstreckt. Hierbei bedeckt die Passivie¬ rungsschicht 150 einen umlaufenden randseitigen Teilbereich der metallischen Schicht 145, so dass die Passivierungs¬ schicht 150 die metallische Schicht 145 am Außenrand um¬ greift .
Die Passivierungsschicht 150 ist darüber hinaus auch im Be- reich des Grabenbereichs 255 an die weitere Halbleiterstruk¬ tur 231 heranreichend ausgebildet, wie in Figur 3 auf der rechten Seite gezeigt ist. Die Passivierungsschicht 150 er¬ streckt sich ausgehend von der Mantelfläche 239 der Halb¬ leiterstruktur 230 über das Ausgangssubstrat 120 auf die wei- tere Halbleiterstruktur 231. Die Passivierungsschicht 150 ist hierbei auf der bzw. den der Halbleiterstruktur 230 gegenüberliegende (n) Seitenfläche (n) der Halbleiterstruktur 231 angeordnet. Des Weiteren bedeckt die Passivierungsschicht 150 zusätzlich einen randseitigen Teilbereich der dem Ausgangs- Substrat 120 abgewandten Seite bzw. Oberseite der Halb¬ leiterstruktur 231, so dass die Passivierungsschicht 150 die Halbleiterstruktur 231 am Außenrand umgreift.
Bei dem Verfahren kommt die Passivierungsschicht 150 in einem räumlich eng begrenzten Bereich an der Halbleiterstruktur
230, d.h. im Wesentlichen an der Mesaflanke 239 zum Einsatz. Dadurch ist die Möglichkeit gegeben, die Passivierungsschicht 150 aus einem Material aus einer Vielzahl möglicher Materia- lien auszubilden. Insbesondere ist es möglich, anstelle von zum Beispiel herkömmlicherweise verwendetem Siliziumoxid ein Material mit einer höheren Absorption im Wellenlängenbereich der Lichtstrahlung des Halbleiterchips 101 einzusetzen, wel- ches bessere Passivierungseigenschaften besitzt. Ein in dieser Hinsicht in Betracht kommendes Material ist zum Beispiel Si3N4. Eine mit dem Einsatz eines solchen Materials gegebe¬ nenfalls verbundene Reduzierung der Lichtausbeute ist infolge der engen räumlichen Begrenzung auf dem Halbleiterchip 101 nur minimal und dadurch vernachlässigbar.
In Figur 3 ist zur besseren Veranschaulichung zusätzlich eine vergrößerte Ansicht des Grabenbereichs 255 dargestellt. Die Grabenstruktur 250 und damit der Grabenbereich 255 können ei- ne der Schichtdicke der zuvor erzeugten Halbleiterschichtenfolge 130 entsprechende Höhe im Bereich von zum Beispiel 6ym aufweisen. Die Passivierungsschicht 150 kann eine Schichtdi¬ cke aufweisen, welche zum Beispiel in einem Bereich zwischen lOOnm und lym liegen kann.
In einem weiteren Schritt 304 (vgl. Figur 10) wird eine Anschlussstruktur auf der Substratseite mit den Halb¬ leiterstrukturen 230, 231 ausgebildet, welche zwei voneinan¬ der getrennte Anschlussschichten 161, 162 und die in Figur 9 angedeuteten Durchkontaktierungen 260 umfasst. Die Anschlussstruktur dient bei dem optoelektronischen Halbleiterchip 101 dazu, die unterschiedlichen Halbleiterbereiche 131, 132 der Halbleiterstruktur 230 getrennt voneinander elektrisch zu kontaktieren, und auf diese Weise einen elektrischen Strom- fluss durch die aktive Zone 133 zum Erzeugen einer Licht¬ strahlung hervorrufen zu können. Hierfür wird zunächst, wie in Figur 4 gezeigt ist, eine erste elektrisch leitfähige bzw. metallische Anschlussschicht 161 auf der Substratseite mit den Halbleiterstrukturen 230, 231 aufgebracht und einer Strukturierung unterzogen. Die erste Anschlussschicht 161, welche zum Kontaktieren des ersten
Halbleiterbereichs 131 der Halbleiterstruktur 230 dient, ist über die Schichtanordnung aus metallischer Schicht 145 und Spiegelschicht 140 elektrisch an den ersten Halbleiterbereich 131 angeschlossen. Bei der p-leitenden Ausgestaltung des Halbleiterbereichs 131 kann die Anschlussschicht 161 auch als p-Kontaktmetall bezeichnet werden. Die Anschlussschicht 161 kann zum Beispiel einen Schichtenstapel aus einer Pt-, einer Au- und einer Ti-Schicht umfassen. Die strukturierte erste Anschlussschicht 161 ist im Wesentli¬ chen auf der gesamten Halbleiterstruktur 230 bzw. auf den auf der Halbleiterstruktur 230 angeordneten Schichten, d.h. vorliegend der Passivierungsschicht 150 und der metallischen Schicht 145 angeordnet. Ein auf der metallischen Schicht 145 angeordneter Teilbereich der Anschlussschicht 161 ist vergleichbar zu der metallischen Schicht 145 mit Öffnungen für die sechs herzustellenden Durchkontaktierungen 260 (vgl. Figur 9) ausgebildet. Die erste Anschlussschicht 161 weist des Weiteren einen Teil¬ bereich im Bereich der Grabenstruktur 250 auf, welcher auf der Passivierungsschicht 150 angeordnet ist und die Halb¬ leiterstruktur 230 bzw. deren Mantelfläche 239 wie die Passi¬ vierungsschicht 150 seitlich vollständig umläuft. Abgesehen von dem Grabenbereich 255 zwischen den zwei Halbleiterstrukturen 230, 231 kann die Anschlussschicht 161 in diesem Be¬ reich, wie in Figur 4 auf der linken Seite veranschaulicht ist, an das Ausgangssubstrat 120 angrenzen. Diese Ausgestal- tung der Anschlussschicht 161 dient ebenfalls dazu, Hohlräume in Bezug auf einen später durchgeführten Bondprozess gering zu halten. Die erste Anschlussschicht 161 weist ferner, wie in Figur 4 auf der rechten Seite und in der vergrößerten Ansicht des Grabenbereichs 255 gezeigt ist, einen sich durch den Graben¬ bereich 255 bis auf die Oberseite der weiteren Halb¬ leiterstruktur 231 erstreckenden Teilbereich auf. Hierdurch wird eine elektrische Verbindung von einer in diesem Bereich erzeugten Kontaktfläche 165 zu dem ersten Halbleiterbereich 131 der Halbleiterstruktur 230 ermöglicht. In dem Grabenbe¬ reich 255 ist die Anschlussschicht 161 auf der hier vorlie¬ genden Passivierungsschicht 150 angeordnet. Sowohl im Bereich des Grabenbereichs 255 als auch im Bereich der übrigen Gra¬ benstruktur 250 sorgt die Passivierungsschicht 150 für eine elektrische Isolierung zwischen der ersten Anschlussschicht 161 und dem zweiten Halbleiterbereich 132 der Halbleiterstruktur 230. Die erste Anschlussschicht 161 kann eine Schichtdicke aufweisen, welche zum Beispiel in einem Bereich zwischen 500nm und 2ym liegen kann.
Figur 5 zeigt das Ausgangssubstrat 120 nach Durchführen wei¬ terer, im Rahmen des Schritts 304 (vgl. Figur 10) zum Erzeu- gen der Anschlussstruktur durchgeführter Prozesse. Hierunter fällt ein Ausbilden von Ausnehmungen in der Halbleiterstruktur 230 im Bereich der herzustellenden Durchkontaktierungen 260, welche sich durch den ersten Halbleiterbereich 131 und die aktive Zone 133 hindurch erstrecken, so dass der zweite Halbleiterbereich 132 an diesen Stellen (zunächst) freiliegt (vgl. den Bereich an der Hilfslinie 206) . Wie des Weiteren anhand von Figur 5 deutlich wird, wird eine Isolationsschicht 155 auf der Substratseite mit den Halb¬ leiterstrukturen 230, 231 bzw. auf den in diesem Stadium an dieser Seite vorliegenden Schichten 161, 145, 140 und Halb- leiterbereichen 131, 132 abgeschieden. Die Isolationsschicht 155 kann aus einem, oder auch aus mehreren isolierenden bzw. dielektrischen Materialien wie zum Beispiel Siliziumoxid und/oder Siliziumnitrid ausgebildet sein. Die Isolations¬ schicht 155 wird ferner strukturiert, um den zweiten Halblei- terbereich 132 im Bereich der herzustellenden Durchkontaktie- rungen 260 erneut freizulegen.
An diesen Stellen wird ferner durch Abscheiden und Strukturieren jeweils ein Abschnitt einer elektrisch leitfähigen bzw. metallischen Kontaktschicht 163 ausgebildet. Die Ab¬ schnitte der Kontaktschicht 163, welche an den zweiten Halb¬ leiterbereich 132 angrenzen, sind am Rand von der Isolationsschicht 155 umschlossen, und dadurch von dem ersten Halbleiterbereich 131 und der aktiven Zone 133 getrennt (vgl. den Bereich an der Hilfslinie 206) . Bei der n-leitenden Ausge¬ staltung des Halbleiterbereichs 132 können die Abschnitte der Kontaktschicht 163 auch als n-Kontakte bezeichnet werden. Die Kontaktschicht 163 kann zum Beispiel Silber aufweisen. Anhand von Figur 5 wird ferner deutlich, dass abgesehen von den Stellen, an welchen die Kontaktschicht 163 vorliegt, die Substratseite mit den Halbleiterstrukturen 230, 231 vollständig von der Isolationsschicht 155 bedeckt ist. Die Isolati¬ onsschicht 155 weist daher einen Teilbereich im Bereich der Grabenstruktur 250 auf, welcher die Halbleiterstruktur 230 lateral vollständig umläuft. Des Weiteren bedeckt die Isola¬ tionsschicht die gesamte erste Anschlussschicht 161. Auf die¬ se Weise kann die Isolationsschicht 155 dafür sorgen, dass die erste Anschlussschicht 161 von einer zweiten Anschluss¬ schicht 162 getrennt ist, welche nachfolgend ausgebildet wird. Die zweite Anschlussschicht 162 dient zum Kontaktieren des zweiten Halbleiterbereichs 132 der Halbleiterstruktur 230.
Wie in Figur 6 gezeigt ist, wird die zweite elektrisch leit¬ fähige bzw. metallische Anschlussschicht 162 auf der Sub¬ stratseite mit den Halbleiterstrukturen 230, 231 bzw. auf den in diesem Stadium an dieser Seite vorliegenden Schichten 155, 163 aufgebracht. Die zweite Anschlussschicht 162 wird keiner weiteren Strukturierung unterzogen, so dass diese Substratseite vollständig von der Anschlussschicht 162 bedeckt ist. Dadurch weist auch die zweite Anschlussschicht 162 einen Teilbereich im Bereich der Grabenstruktur 250 auf, welcher die Halbleiterstruktur 230 seitlich vollständig umläuft. Anhand von Figur 6 und der hier gezeigten vergrößerten Darstellung des Grabenbereichs 255 wird deutlich, dass der Grabenbe¬ reich 255 nach dem Ausbilden der Anschlussschicht 162 gegebe- nenfalls nicht vollständig verfüllt sein kann, so dass in diesem Bereich eine Ausnehmung vorliegen kann. Dies kann auch für die restliche Grabenstruktur 250 zutreffen. Auch im Bereich der Kontaktschicht 163 kann (jeweils) eine Ausnehmung vorliegen .
Durch das Aufbringen der zweiten Anschlussschicht 162 werden die Durchkontaktierungen 260 des optoelektronischen Halbleiterchips 101 ausgebildet. Jede Durchkontaktierung 260 wird durch einen Durchbruch gebildet, welcher sich durch die
Schichten 161, 145, 140, den ersten Halbleiterbereich 131 und die aktive Zone 133 in den zweiten Halbleiterbereich 132 erstreckt. Der Durchbruch setzt sich aus den an dieser Stelle an den betreffenden Schichten zuvor ausgebildeten Öffnungen bzw. Ausnehmungen zusammen. Am Rand des Durchbruchs ist die zur Isolation verwendete Isolationsschicht 155 angeordnet. Innerhalb des Durchbruchs sind die den zweiten Halbleiterbe¬ reich 132 kontaktierende Kontaktschicht 163 und ein die Kon- taktschicht 163 kontaktierender Teilbereich der Anschlussschicht 162 angeordnet.
Über die Durchkontaktierungen 260 ist die zweite Anschluss¬ schicht 162 elektrisch an den zweiten Halbleiterbereich 132 der Halbleiterstruktur 230 angeschlossen. Die Isolationsschicht 155 sorgt hierbei dafür, dass die zweite Anschluss¬ schicht 162 von der ersten Anschlussschicht 161 getrennt ist. Im Bereich der Durchkontaktierungen 260 sorgt die Isolationsschicht 155 dafür, dass die zweite Anschlussschicht 162 und die Kontaktschicht 163 von dem ersten Halbleiterbereich 131 und der aktiven Zone 133 getrennt sind.
Die zweite Anschlussschicht 162, welche nachfolgend zum Her¬ stellen einer Verbindung mit einem Trägersubstrat 125 verwen- det wird, kann zum Beispiel in Form eines Stapels aus mehre¬ ren Schichten ausgebildet sein. In einer möglichen Ausgestaltung kann die zweite Anschlussschicht 162 eine Sperrschicht, zum Beispiel umfassend einen Schichtenstapel aus Ti und/oder TiW(N), und eine auf der Sperrschicht angeordnete Schicht aus einem Bondmetall, beispielsweise umfassend einen Schichten¬ stapel aus einer Ti-, einer Pt- und einer Au-Schicht, aufwei¬ sen .
Nach dem Ausbilden der die Schichten 155, 161, 162, 163 um- fassenden Anschlussstruktur wird die auf dem Ausgangssubstrat 120 erzeugte Schichtanordnung bzw. die Anschlussstruktur in einem weiteren Schritt 305 (vgl. Figur 10) mit einem Trägersubstrat 125 verbunden, und dadurch wie in Figur 7 gezeigt auf das Trägersubstrat 125 transferiert. Figur 7 weist eine gegenüber Figur 6 um 180 Grad gedrehte bzw. auf den Kopf ge¬ stellte Ansicht auf. Das Trägersubstrat 125 weist ein
elektrisch leitfähiges Material wie zum Beispiel dotiertes Germanium auf.
Für das Herstellen der Verbindung mit dem Trägersubstrat 125 wird ein Bondprozess durchgeführt, in welchem die zweite An¬ schlussschicht 162 bzw. deren Bondmetall aufgeschmolzen wird. Durch die Sperrschicht der zweiten Anschlussschicht 162 kann eine Diffusion des Bondmetalls zu der Kontaktschicht 163 ver¬ hindert werden. Das Trägersubstrat 125 kann für den Bondpro¬ zess ebenfalls an der zum Bonden vorgesehenen Seite eine Schicht eines geeigneten Bondmetalls aufweisen. In dem Bond- prozess können die Bondschichten aufgeschmolzen werden und dadurch eine gemeinsame Verbindungsschicht bilden. Diese Schichten sind wie in Figur 7 gezeigt in der zweiten Anschlussschicht 162 zusammengefasst . Bei dem Bonden können zu¬ vor im Bereich der Anschlussschicht 162 vorliegende Ausneh- mungen bzw. Hohlräume verfüllt werden.
Der Bondprozess wird durch das Vorsehen der weiteren Halbleiterstruktur 231 und den im Bereich der Grabenstruktur 250 vorliegenden und die Mantelfläche 239 der Halbleiterstruktur 230 seitlich umlaufenden Teilbereich der ersten Anschlussschicht 161 begünstigt. Auf diese Weise ist es möglich, Aus¬ nehmungen bzw. Hohlräume an der zum Bonden vorgesehenen Seite der zweiten Anschlussschicht 162 klein zu halten. Dadurch kann eine zuverlässige Verbindung mit dem Trägersubstrat 125 hergestellt werden.
Im Anschluss hieran werden weitere Prozesse zum Fertigstellen des optoelektronischen Halbleiterchips 101 durchgeführt, wel- che in dem Ablaufdiagramm von Figur 10 in einem weiteren Schritt 306 zusammengefasst sind. Hierunter fällt ein Entfer¬ nen des Ausgangssubstrats 120, was zum Beispiel durch Durch¬ führen eines Laser-Lift-Off-Prozesses erfolgen kann. Durch das Ablösen des Ausgangssubstrats 120 liegt der zweite Halb¬ leiterbereich 132 der Halbleiterstruktur 230 an einer Seite frei. Diese Seite stellt die Vorderseite des Halbleiterchips 101 dar, über welche die als Halbleiterkörper bzw. Mesa dienende Halbleiterstruktur 230 eine Lichtstrahlung abgeben kann (Lichtaustrittsseite) .
Zur Verbesserung der vorderseitigen Lichtabstrahlung wird die Vorderseite ferner aufgeraut, so dass wie in Figur 7 gezeigt eine Auskoppelstruktur 139 ausgebildet wird. Die Auskoppel- struktur 139 weist Erhebungen, beispielsweise pyramidenförmige Erhebungen auf. Das Aufrauen der vorderseitigen Oberfläche kann zum Beispiel in einem nasschemischen Ätzverfahren, beispielsweise mit KOH, durchgeführt werden. Dabei kann nicht nur die Halbleiterstruktur 230, sondern kann auch die weitere Halbleiterstruktur 231 aufgeraut werden.
Nach dem Aufrauen wird ferner, wie in Figur 8 gezeigt, eine Öffnung 237 in der Halbleiterstruktur 231 zum Freilegen eines Teils der ersten Anschlussschicht 161 ausgebildet. Zu diesem Zweck kann zum Beispiel ein nasschemischer Ätzprozess durchgeführt werden. In diesem Bereich wird des Weiteren eine zum Drahtbonden geeignete und als Vorderseitenkontakt dienende Kontaktfläche 165 (Bondpad bzw. p-Bondpad) auf der Anschluss¬ schicht 161 ausgebildet. Dies kann durch Abscheiden einer me- tallischen Schicht gefolgt von einer Strukturierung derselben erfolgen . Hieran anschließend können in dem Schritt 306 (vgl. Figur 10) weitere Prozesse durchgeführt werden. Hierunter fällt zum Beispiel ein Rückdünnen des Trägersubstrats 125 an einer der Anschlussschicht 162 abgewandten Rückseite, und ein nachfol- gendes Ausbilden einer als Rückseitenkontakt dienenden elektrisch leitfähigen bzw. metallischen Schicht an der Rückseite des Trägersubstrats 125 (nicht dargestellt) . Im An- schluss hieran kann ein Vereinzelungsprozess durchgeführt werden, um voneinander getrennte optoelektronische Halb- leiterchips 101 zu erzeugen. Dies kann durch ein Zerteilen bzw. Zersägen im Bereich der Hilfslinien 201, 202 erfolgen.
Bei dem auf diese Weise hergestellten optoelektronischen Halbleiterchip 101 sind die erste und zweite Anschlussschicht 161, 162 und die Isolationsschicht 155 bereichsweise überei¬ nander, und daher bereichsweise zwischen dem Trägersubstrat 125 und dem ersten Halbleiterbereich 131 der Halbleiterstruktur 230 angeordnet. Die Halbleiterstruktur 230 stellt den im Betrieb des Halbleiterchips 101 zum Abgeben einer Lichtstrah- lung eingesetzten Halbleiterkörper 230 dar. Der erste Halbleiterbereich 131 des Halbleiterkörpers 230 ist über die Spiegelschicht 140, die metallische Schicht 145 und die erste Anschlussschicht 161 elektrisch mit der seitlich neben dem Halbleiterkörper 230 angeordneten Kontaktfläche 165 verbun- den. Der zweite Halbleiterbereich 132 des Halbleiterkörpers 230 ist über die Durchkontaktierungen 260, die zweite Anschlussschicht 162 und das Trägersubstrat 125 elektrisch mit dem auf dem Trägersubstrat 125 angeordneten (nicht gezeigten) Rückseitenkontakt verbunden. Über die vorderseitige Kontakt- fläche 165 und den Rückseitenkontakt kann im Betrieb des Halbleiterchips 101 ein elektrischer Stromfluss durch den Halbleiterkörper 230 und damit durch dessen aktive Zone 133 hervorgerufen werden, wodurch die aktive Zone 133 eine Licht- Strahlung abgibt. Die Lichtstrahlung kann über die Vorderseite des Halbleiterkörpers 230 mit der Auskoppelstruktur 139 abgestrahlt werden. Ein Strahlungsanteil, welcher von der ak¬ tiven Zone 133 nicht in Richtung der Vorderseite, sondern in Richtung des Trägersubstrats 125 emittiert wird, kann an der Spiegelschicht 140 zu der Vorderseite reflektiert werden.
Neben den oben genannten Vorteilen, insbesondere dem Vermeiden einer Kontamination der Mantelfläche 239 und damit dem Verhindern von elektrischen Nebenschlüssen, besitzt der gemäß des Verfahrens hergestellte optoelektronische Halbleiterchip 101 weitere Vorteile. Der Halbleiterkörper 230 des Halb¬ leiterchips 101, welcher von der auf der umlaufenden Mantelfläche 239 angeordneten Passivierungsschicht 150 umgeben ist, weist in einem die Passivierungsschicht 150 seitlich umgeben¬ den Bereich (Bereich der Grabenstruktur 250 und des Grabenbereichs 255) weitere Schichten auf. Bei dem Halbleiterchip 101 handelt es sich hierbei um die zwei Anschlussschichten 161, 162 und die diese Schichten 161, 162 trennende Isolations- schicht 155. Diese den Halbleiterkörper umschließende Ausge¬ staltung liegt über die gesamte Höhe bzw. vertikale Erstre- ckung des Halbleiterkörpers 230 vor. Auf diese Weise wird ein zuverlässiger Schutz des Halbleiterkörpers 230 im Bereich von dessen Mantelfläche 239 ermöglicht.
Dies gilt insbesondere im Hinblick auf die seitlich neben dem Halbleiterkörper 230 angeordnete Kontaktfläche 165, welche nicht nur durch die im Bereich des Grabenbereichs 255 vorlie¬ genden Schichten 150, 155, 161, 162, sondern zusätzlich durch einen restlichen Teil der Halbleiterstruktur 231 von dem
Halbleiterkörper 230 separiert ist. Auf diese Weise kann ver¬ hindert werden, dass die den ersten Halbleiterbereich 131 des Halbleiterkörpers 230 kontaktierende Kontaktfläche 165 direkt mit dem zweiten Halbleiterbereich 132, beispielsweise infolge eines fehlerhaft durchgeführten Drahtbondprozesses, kurzge¬ schlossen wird. Darüber hinaus weist der Halbleiterkörper 230, aufgrund des Strukturierens der zugrundeliegenden Halbleiterschichtenfolge 130 vor dem Transfer auf das Trägersubstrat 125, eine sich in Richtung der Vorderseite (wenigstens bereichsweise) aufwei¬ tende Form auf. Die Ausgestaltung des Halbleiterkörpers 230 mit den in Abstrahlrichtung geöffneten Seitenflanken begünstigt die Lichtauskopplung aus dem Halbleiterkörper 230. Infolgedessen ist eine Helligkeitssteigerung gegenüber einem herkömmlichen Halbleiterchip möglich. Anhand der folgenden Figuren werden weitere Ausführungsformen von optoelektronischen Halbleiterchips bzw. Leuchtdiodenchips beschrieben, bei denen es sich um Abwandlungen oder Weiterbildungen des Halbleiterchips 101 handelt. Eine Herstellung kann vergleichbar zu der vorstehend beschriebenen Herstellung des Halbleiterchips 101 erfolgen. Gleiche und gleichwirkende Komponenten und Strukturen sowie übereinstimmende Verfahrens¬ schritte werden daher im Folgenden nicht erneut detailliert beschrieben. Hinsichtlich bereits beschriebener Details, welche zum Beispiel einsetzbare Materialien, durchführbare Fer- tigungsprozesse, mögliche Vorteile, usw. betreffen, wird stattdessen auf die vorstehenden Ausführungen Bezug genommen. Darüber hinaus wird darauf hingewiesen, dass Aspekte und De¬ tails, welche in Bezug auf eine der folgenden Ausführungsformen genannt werden, auch auf andere Ausführungsformen zutref- fen können. Insbesondere ist es möglich, Ausgestaltungen verschiedener Ausführungsformen miteinander zu kombinieren. Figur 11 zeigt einen weiteren optoelektronischen Halbleiterchip 102, welcher im Unterschied zu dem Halbleiterchip 101 eine zusätzliche isolierende Passivierungsschicht 157 im Be¬ reich von dessen Vorderseite aufweist. Die Passivierungs- schicht 157 ist insbesondere auf dem zweiten Halbleiterbe¬ reich 132 des Halbleiterkörpers 230 angeordnet, wodurch der Halbleiterkörper 230 an der Vorderseite geschützt ist. Die Passivierungsschicht 157 ist auch in einem Bereich seitlich des Halbleiterkörpers 230 bzw. im Bereich der Kontaktfläche 165 angeordnet und weist eine Öffnung auf, über welche die Kontaktfläche 165 zugänglich ist.
Die zur Oberflächenpassivierung eingesetzte Passivierungs¬ schicht 157 kann, im Unterschied zu der an der Mantelfläche 239 eingesetzten Passivierungsschicht 150, ein Material mit einer geringe (re)n Strahlungsabsorption, zum Beispiel Siliziumoxid, aufweisen. Die Passivierungsschicht 157 kann im Rah¬ men des Schritts 306 (vgl. Figur 10) nach dem Entfernen des Ausgangssubstrats 120 bzw. nach dem Erzeugen der Auskoppel- struktur 139 durch Abscheiden und Strukturieren ausgebildet werden .
Figur 11 veranschaulicht eine Variante, bei der die Passivie¬ rungsschicht 157 erst nach dem Öffnen der Halbleiterstruktur 231 und Herstellen der Kontaktfläche 165 ausgebildet wird. Dadurch kann die Passivierungsschicht 157, wie in Figur 11 gezeigt ist, einen in der Öffnung 237 an die Kontaktfläche 165 heranreichenden Teilbereich aufweisen. Alternativ ist es möglich, die Passivierungsschicht 157 vor dem Öffnen der Halbleiterstruktur 231 abzuscheiden und vor dem Öffnen der
Halbleiterstruktur 231 (oder zusammen mit dieser) zu strukturieren, und nachfolgend die Kontaktfläche 165 auszubilden. Auf diese Weise kann die Passivierungsschicht 157 lediglich auf der Vorderseite angeordnet sein und nicht in der Öffnung 237 an die Kontaktfläche 165 heranreichen.
Das Ausbilden einer Oberflächen- bzw. Schlusspassivierung in Form der vorderseitigen Passivierungsschicht 157 kann auch bei den folgenden Ausführungsformen vorgesehen sein.
Figur 12 zeigt einen weiteren optoelektronischen Halbleiterchip 103, bei dem im Unterschied zu dem Halbleiterchip 101 Halbleitermaterial im Bereich der Kontaktfläche 165 bzw. die zuvor in diesem Bereich vorliegende Halbleiterstruktur 231 vollständig entfernt ist. Zu diesem Zweck kann, vergleichbar zu dem Ausbilden der Öffnung 237, in dem Schritt 306 (vgl. Figur 10) nach dem Erzeugen der Auskoppelstruktur 139 zum Beispiel ein nasschemischer Ätzprozess durchgeführt werden. Anschließend kann auf dem freigelegten Teil der Anschluss¬ schicht 161 die Kontaktfläche 165 ausgebildet werden. Das vollständige Entfernen von Halbleitermaterial im Bereich der Kontaktfläche 165 bietet die Möglichkeit, einen Kurzschluss zwischen der Kontaktfläche 165 und dem Trägersubstrat 125, hervorgerufen durch eine gegebenenfalls auftretende Anlage¬ rung von Halbleitermaterial bei dem nachfolgend durchgeführ¬ ten Vereinzelungsprozess , zu vermeiden. Bei dem Halbleiterchip 103 von Figur 12 oder einem vergleichbaren Halbleiterchip ohne Halbleitermaterial im Bereich der Kontaktfläche 165 kann die anhand von Figur 11 beschriebene Oberflächenpassivierung zum Beispiel dadurch verwirklicht werden, dass vor dem Entfernen des Halbleitermaterials (bzw. der Halbleiterstruktur 231) ein vorderseitiges Abscheiden und teilweises Entfernen der Passivierungsschicht 157 im Bereich der herzustellenden Kontaktfläche 165 durchgeführt wird. Mög¬ lich ist es auch, die aufgebrachte Passivierungsschicht 157 zusammen mit dem Halbleitermaterial zu entfernen. Nachfolgend kann die Kontaktfläche 165 ausgebildet werden. Alternativ kann die Passivierungsschicht 157 nach dem Entfernen des Halbleitermaterials und dem Ausbilden der Kontaktfläche 165 auf die Vorderseite aufgebracht und im Bereich der Kontakt¬ fläche 165 entfernt bzw. geöffnet werden.
Ein vollständiges Entfernen von Halbleitermaterial im Bereich der herzustellenden Kontaktfläche 165, wie es in Figur 12 veranschaulicht ist, liegt auch bei den Ausführungsformen der Figuren 13, 15 bis 18 vor. Alternativ kann in den Figuren 13, 15 bis 18 die in Figur 8 gezeigte Ausgestaltung mit der (le¬ diglich) geöffneten Halbleiterstruktur 231 vorgesehen werden. Desgleichen kann für die in Figur 14 gezeigte Ausführungsform ein vollständiges Entfernen von Halbleitermaterial im Bereich der Kontaktfläche 165 in Betracht kommen.
Figur 13 zeigt einen weiteren optoelektronischen Halbleiterchip 104. Der Halbleiterchip 104 weist im Vergleich zu dem Halbleiterchip 101 einen zusätzlichen Spiegel zur Reflexion von Lichtstrahlung an jeder der Durchkontaktierungen 260 auf (Combospiegel) . Dadurch ist eine Helligkeitssteigerung möglich. Zu diesem Zweck wird die Kontaktschicht 163 in dem Schritt 304 (vgl. Figur 10) derart ausgebildet bzw. nach dem Abscheiden auf den zweiten Halbleiterbereich 132 und die Isolationsschicht 155 derart strukturiert, dass die Kontakt¬ schicht 163 abweichend von Figur 5 im Bereich jeder der
Durchkontaktierungen 260 nicht nur einen unmittelbar auf dem zweiten Halbleiterbereich 132 angeordneten Schichtabschnitt aufweist. Die Kontaktschicht 163 weist zusätzlich einen um¬ laufenden trichter- oder kelchförmigen, am Rand des Durchbruchs auf der Isolationsschicht 155 angeordneten und gegebe- nenfalls am Ende des Durchbruchs seitlich auskragenden Ab¬ schnitt 164 auf.
Figur 14 zeigt einen weiteren optoelektronischen Halbleiter- chip 105. Bei dem Halbleiterchip 105 ist im Unterschied zu dem Halbleiterchip 101 keine die Spiegelschicht 140 bedecken¬ de metallische Schicht 145 ausgebildet. Dadurch grenzt die in dem Schritt 304 (vgl. Figur 10) erzeugte erste Anschluss¬ schicht 161 abweichend von Figur 4 an die Spiegelschicht 140 an, und ist daher lediglich über die Spiegelschicht 140 elektrisch mit dem ersten Halbleiterbereich 131 des Halbleiterkörpers 230 verbunden. Das Weglassen der metallischen Schicht 145 ermöglicht eine einfachere Herstellung. Figur 15 zeigt einen weiteren optoelektronischen Halbleiterchip 106. Der Halbleiterchip 106 weist in einem den Halbleiterkörper 230 umlaufenden Bereich, welcher seitlich zu der auf der Mantelfläche 239 angeordneten Passivierungsschicht 150 vorliegt, eine Schicht aus einem isolierenden Material 159 auf. Das isolierende Material 159 kann zum Beispiel Si02 sein .
Die Herstellung des Halbleiterchips 106 kann dadurch erfol¬ gen, indem das isolierende Material 159 nach dem Ausbilden der Passivierungsschicht 150 (Schritt 303 in Figur 10, vgl. Figur 3) auf der Substratseite mit den Halbleiterstrukturen 230, 231 abgeschieden, und nachfolgend ein Polier- bzw.
Schleifprozess wie zum Beispiel CMP (Chemical Mechanical Po- lishing) zum Planarisieren der Oberfläche durchgeführt wird. Auf diese Weise können Hohlräume in Form der Grabenstruktur 250 und deren Grabenbereich 255 verfüllt werden. Nachfolgend können die weiteren der oben beschriebenen Prozesse zum Ausbilden der Anschlussstruktur (Schritt 304 in Figur 10) durch- geführt werden. Die Anschlussschicht 161 wird hierbei auch auf das isolierende Material 159 aufgebracht und weist daher, wie die anderen nachfolgend erzeugten Schichten 155, 162, eine ebene Ausgestaltung im Bereich der nunmehr durch das iso- lierende Material 159 verfüllten Grabenstruktur 250 auf. Die¬ se Vorgehensweise bietet die Möglichkeit, Hohlräume bzw. Lun¬ ker im Hinblick auf den Bondprozess (Schritt 305 in Figur 10) zu vermeiden. Vor dem am Ende des Herstellungsverfahrens durchgeführten Ausbilden der Kontaktfläche 165 wird nicht nur Halbleitermaterial im Bereich der herzustellenden Kontaktflä¬ che 165, sondern auch ein Teil des isolierenden Materials 159 in diesem Bereich entfernt, um eine sich zu der Anschluss¬ schicht 161 erstreckende Öffnung auszubilden. Figur 16 zeigt einen weiteren optoelektronischen Halbleiterchip 107. Bei dem Halbleiterchip 107 ist die metallische Schicht 145 im Vergleich zu dem Halbleiterchip 101 nicht nur im Bereich der Spiegelschicht 140 vorgesehen. Die Schicht 145 verläuft zusätzlich auch seitlich des Halbleiterkörpers 230 auf der Passivierungsschicht 250 bis zu der Vorderseite des Halbleiterchips 107 sowie bis zu demjenigen Bereich, in wel¬ chem die Kontaktfläche 165 ausgebildet ist. In dieser Ausge¬ staltung ist der Halbleiterkörper 230 somit auch von einem Teilbereich der metallischen Schicht 145, welcher auf der Passivierungsschicht 150 angeordnet ist, seitlich vollständig umgeben. Die Kontaktfläche 165 ist auf der metallischen
Schicht 145 angeordnet.
Die Herstellung des Halbleiterchips 107 kann dadurch erfol- gen, dass die metallische Schicht 145 nach dem Ausbilden der Passivierungsschicht 150 im Rahmen des Schritts 304 (vgl. Fi¬ gur 10) auf der Substratseite mit den Halbleiterstrukturen 230, 231 aufgebracht und strukturiert wird. Bei dem Struktu- rieren werden insbesondere Öffnungen im Bereich der herzustellenden Durchkontaktierungen 260 ausgebildet. Die nachfolgend erzeugte erste Anschlussschicht 161 kann abweichend von Figur 4 lediglich auf der metallischen Schicht 145 angeordnet sein. Das vor dem Ausbilden der Kontaktfläche 165 durchge¬ führte Entfernen von Halbleitermaterial (Schritt 306 in Figur 10) hat hierbei zur Folge, dass die metallische Schicht 145, und nicht die darunter befindliche Anschlussschicht 161, in diesem Bereich freigelegt wird. Dies ist auch dann der Fall, wenn abweichend von Figur 16 nicht das gesamte Halbleiterma¬ terial in diesem Bereich entfernt, sondern stattdessen eine - nunmehr an die Schicht 145 heranreichende - Öffnung in der Halbleiterstruktur 231 ausgebildet wird. Figur 17 zeigt einen weiteren optoelektronischen Halbleiterchip 108. Bei dem Halbleiterchip 108 weist die erste Anschlussschicht 161 im Vergleich zu dem Halbleiterchip 101 keinen die Mantelfläche 239 des Halbleiterkörpers 230 bzw. die Passivierungsschicht 150 vollständig umgebenden Teilbe- reich auf. Dies ist mit einer Materialersparnis verbunden. Bei der Herstellung des Halbleiterchips 108 wird die An¬ schlussschicht 161 in dem Schritt 304 (vgl. Figur 10) abwei¬ chend von Figur 4 nicht mehr im Bereich der gesamten, die Halbleiterstruktur 230 umlaufenden Grabenstruktur 250 ausge- bildet. Lediglich in dem Grabenbereich 255 zwischen den zwei Halbleiterstrukturen 230, 231 ist ein entsprechender Verbindungsbereich der Anschlussschicht 161 vorgesehen, über welchen die auf den Halbleiterstrukturen 230, 231 angeordneten Teilbereiche der Anschlussschicht 161 verbunden sind. Dies hat zur Folge, dass in demjenigen Bereich seitlich der Mantelfläche 239, in welchem die Anschlussschicht 161 weggelas¬ sen ist, die Isolationsschicht 155 auch auf der Passivie- rungsschicht 150 angeordnet wird und daher direkt an diese angrenzt .
Figur 18 zeigt einen weiteren optoelektronischen Halbleiter- chip 109 mit einem Combospiegel. Bei dem Halbleiterchip 109 weist die erste Anschlussschicht 161 vergleichbar zu dem Halbleiterchip 108 keinen den Halbleiterkörper 230 am Rand vollständig umlaufenden Teilbereich auf. Dadurch ist die Möglichkeit gegeben, in dem umlaufenden Bereich, d.h. im Wesent- liehen im gesamten Bereich der Grabenstruktur 250 bis auf den Grabenbereich 255, eine zur Reflexion von Lichtstrahlung vorgesehene Spiegelschicht 169 anzuordnen. Hierdurch kann eine Helligkeitssteigerung erzielt werden. Die Spiegelschicht 169 ist wie in Figur 18 gezeigt auf der Isolationsschicht 155 und damit zwischen der Isolationsschicht 155 und der zweiten An¬ schlussschicht 162 angeordnet. Die Spiegelschicht 169 kann teilweise auch aus der Grabenstruktur 250 herausragen, wie in Figur 18 anhand des sich horizontal nach rechts erstreckenden Teilbereichs angedeutet ist.
Der Halbleiterchip 109 weist darüber hinaus die anhand von Figur 13 erläuterte Ausgestaltung mit den als Spiegel dienenden Schichtabschnitten 164 im Bereich der Durchkontaktierun- gen 260 auf. Die Herstellung des Halbleiterchips 109 kann dadurch erfolgen, dass die abgeschiedene Kontaktschicht 163 in dem Schritt 304 (vgl. Figur 10) abweichend von Figur 5 derart strukturiert wird, dass sowohl die Abschnitte 164 im Bereich der Durchkontaktierungen 260 als auch die die Halbleiterstruktur 230 seitlich umlaufende Spiegelschicht 169 vorliegt.
Bei den zuvor beschriebenen Ausführungsformen von Halbleiterchips ist vorgesehen, die auf dem Ausgangssubstrat 120 ausge- bildete Halbleiterschichtenfolge 130 derart zu strukturieren, dass Halbleitermaterial bis zu dem Ausgangssubstrat 120 ent¬ fernt wird. Dadurch kann die erzeugte Halbleiterstruktur 230 bereits die Form des zum Abgeben einer Lichtstrahlung einge- setzten Halbleiterkörpers 230 des Halbleiterchips aufweisen. Alternativ kann ein zweistufiges Mesastrukturieren der Halbleiterschichtenfolge 130 in Betracht kommen, wobei ein erster Strukturierungsschritt vor dem Transfer auf das Trägersub¬ strat 125 bzw. vor dem Ausbilden der Anschlussstruktur und ein zweiter Strukturierungsschritt nach dem Transfer durchge¬ führt werden. Hierbei ist vorgesehen, den ersten Strukturierungsschritt derart durchzuführen, dass wenigstens der erste Halbleiterbereich 131 und die aktive Zone 133 an der Mantel¬ fläche 239 der dadurch gebildeten Halbleiterstruktur freilie- gen. Nachfolgend werden diese Bereiche passiviert. Die zwei¬ stufige Vorgehensweise ist eine weitere Möglichkeit, Hohlräu¬ me in Bezug auf das Verbinden der Anschlussstruktur mit dem Trägersubstrat 125 möglichst gering zu halten. Ein in dieser Hinsicht mögliches Verfahren wird anhand der folgenden Figu- ren näher erläutert.
Die Figuren 19 bis 23 zeigen in einer schematischen seitlichen Schnittansicht die Herstellung eines weiteren optoelekt¬ ronischen Halbleiterchips 110, bei dem es sich ebenfalls um einen Leuchtdiodenchip handeln kann. Abgesehen von dem vorstehend aufgezeigten Unterschied wird die Herstellung des Halbleiterchips 111 vergleichbar zu der oben beschriebenen Herstellung des Halbleiterchips 101 durchgeführt. Daher wird auch hier zu Details, welche zum Beispiel einsetzbare Materi- alien, durchführbare Fertigungsprozesse, mögliche Vorteile, usw. betreffen, auf die vorstehenden Ausführungen Bezug genommen. In gleicher Weise können die AufSichtsdarstellung von Figur 9 und das Ablaufdiagramm von Figur 10 zur Anwendung kommen .
Figur 19 zeigt das Ausgangssubstrat 120 nach dem Ausbilden der Ausgangsanordnung (Schritt 301 in Figur 10, vgl. Figur 1) und dem Strukturieren der auf dem Ausgangssubstrat 120 ausge¬ bildeten Halbleiterschichtenfolge 130 (Schritt 302 in Figur 10). Die Halbleiterschichtenfolge 130 wird derart struktu¬ riert, dass Material der Halbleiterschichtenfolge 130 über die aktive Zone 133 hinaus in den zweiten Halbleiterbereich 132, allerdings nicht bis zu dem Ausgangssubstrat 120 abge¬ tragen wird. Durch das Strukturieren werden (pro herzustellendem Halbleiterchip 110) zwei Halbleiterstrukturen 232, 233 ausgebildet, welche in Form von Erhebungen vorliegen. Das Strukturieren wird durch einen Ätzprozess, vorzugsweise einen trockenchemischen Ätzprozess, durchgeführt, in welchem Mate¬ rial der Halbleiterschichtenfolge 130 in einem die herzustel¬ lenden Halbleiterstrukturen 232, 233 umgebenden Ätzbereich entfernt wird.
Da der Materialabtrag nicht bis zu dem Ausgangssubstrat 120 stattfindet, sind die Halbleiterstrukturen 232, 233 noch über den zweiten Halbleiterbereich 132 miteinander verbunden. Des Weiteren ist das Ausgangssubstrat 120 im Bereich der durch das Ätzen erzeugten Grabenstruktur 250 nicht freigelegt. Die Grabenstruktur 250 setzt sich auch hier aus zusammenhängenden Teilbereichen zusammen, welche einzelne Halbleiterstrukturen 232, 233 rahmenförmig umgeben. Der Grabenbereich 255, welcher zwischen den zwei in Figur 19 gezeigten Halbleiterstrukturen 232, 233 vorliegt, ist ergänzend in einer vergrößerten An¬ sicht dargestellt. Die Halbleiterstrukturen 232, 233 können in der Aufsicht ebenfalls die in Figur 9 gezeigte Form aufweisen. Auch hierbei bezieht sich die Schnittdarstellung der Figuren 19 bis 23 auf die in Figur 9 anhand der Schnittlinie A-A angedeutete Schnittebene.
Die Halbleiterstruktur 232, in deren Bereich erst in einem späteren Verfahrensstadium ein Halbleiterkörper 240 des Halbleiterchips 110 ausgebildet wird, weist im Bereich der Seite, auf welcher die Anordnung aus den zwei Schichten 140, 145 vorliegt, die gleichen lateralen Außenabmessungen auf wie die Schichten 140, 145 bzw. wie die die Spiegelschicht 140 um¬ greifende metallische Schicht 145. Die Halbleiterstruktur 232 weist eine umlaufende Mantelfläche 239 auf, an welcher der erste Halbleiterbereich 131, die aktive Zone 133 und der zweite Halbleiterbereich 132 freiliegen. Die umlaufende Mantelfläche 239 umfasst sämtliche aneinander grenzende Seiten¬ flächen bzw. Seitenflanken der Halbleiterstruktur 232. Wie insbesondere anhand der vergrößerten Darstellung des Gra¬ benbereichs 255 deutlich wird, können die Seitenflächen der Halbleiterstruktur 232 wenigstens im Bereich des zweiten Halbleiterbereichs 132 in einem schrägen Winkel zu einer durch das Ausgangssubstrat 120 vorgegebenen Ebene verlaufen, so dass die Halbleiterstruktur 232 eine sich in Richtung des Ausgangssubstrats 120 wenigstens teilweise verbreiternde Form besitzt. Es ist auch möglich, dass die Seitenflächen über die gesamte Höhe der Halbleiterstruktur 232 schräg zu dem Ausgangssubstrat 120 verlaufen. Dies trifft in gleicher Weise auf die weitere Halbleiterstruktur 233 zu, von welcher lediglich eine Seitenflanke an der Hilfslinie 216 gezeigt ist. Da das Strukturieren der Halbleiterschichtenfolge 130 auch hier in einem relativ frühen Verfahrensstadium durchgeführt wird, können eine Anlagerung von Partikeln oder Schichten an der Mantelfläche 239 der durch das Strukturieren erzeugten Halbleiterstruktur 232, und damit die Gefahr eines Nebenschlusses, vermieden werden. Dies kann durch die trockenche¬ mische Ätzung weiter begünstigt werden.
Anschließend wird, wie in Figur 20 gezeigt ist, die zum Pas- sivieren der umlaufenden Mantelfläche 239 der Halbleiterstruktur 232 vorgesehene isolierende Passivierungs- schicht 150 auf der Substratseite mit den Halbleiterstruktu¬ ren 232, 233 abgeschieden und nachfolgend strukturiert
(Schritt 303 in Figur 10) . Die Passivierungsschicht 150 ist auf der gesamten umlaufenden Mantelfläche 239 der Halb¬ leiterstruktur 232 angeordnet, so dass die zuvor in diesem Bereich freiliegenden Halbleiterbereiche 131, 132 und die ak¬ tive Zone 133 abgedeckt sind. Auf diese Weise ist die Mantel¬ fläche 239 in Folgeprozessen geschützt, so dass elektrische Nebenschlüsse verhindert werden.
Wie in Figur 20 gezeigt ist, kann die die Halbleiterstruktur 232 lateral vollständig umschließende Passivierungsschicht 150 derart ausgebildet sein, dass sich die Passivierungs- schicht 150 bis zu der auf der Oberseite der Halbleiterstruk¬ tur 232 vorliegenden Anordnung aus den zwei Schichten 140, 145 erstreckt und die metallische Schicht 145 seitlich am Rand umgibt. Die Passivierungsschicht 150 ist darüber hinaus auch im Bereich der Grabenstruktur 250 angeordnet, wie in Fi- gur 20 auf der linken Seite gezeigt ist. Hierbei weist die
Passivierungsschicht 150 einen sich von der Mantelfläche 239 weg erstreckenden, auf dem zweiten Halbleiterbereich 132 angeordneten und die Halbleiterstruktur 232 umlaufenden Teilbe- reich auf. Auch in dem Grabenbereich 255 liegt die Passivie- rungsschicht 150 vor, wie in Figur 20 auf der rechten Seite gezeigt ist. Hierbei erstreckt sich die Passivierungsschicht 150 bis auf die der Mantelfläche 239 der Halbleiterstruktur 232 gegenüberliegende (n) Seitenfläche (n) der Halbleiterstruk¬ tur 233, und endet an dieser Stelle im Wesentlichen im Bereich der Oberseite der Halbleiterstruktur 233.
Nachfolgend wird in analoger Weise die Anschlussstruktur um- fassend die Schichten 155, 161, 162, 163 und die Durchkontak- tierungen 260 auf der Substratseite mit den Halbleiterstrukturen 232, 233 ausgebildet (Schritt 304 in Figur 10) . Figur 21 zeigt ein Verfahrensstadium nach dem Ausbilden der strukturierten ersten Anschlussschicht 161, dem Erzeugen von Aus- nehmungen in der Halbleiterstruktur 232 im Bereich der herzustellenden Durchkontaktierungen 260, welche bis an den zweiten Halbleiterbereich 132 heranreichen und den zweiten Halbleiterbereich 132 an diesen Stellen (zunächst) freilegen, und dem Aufbringen der Isolationsschicht 155 auf den in diesem Stadium an dieser Seite vorliegenden Schichten 161, 145, 140 und Halbleiterbereichen 131, 132.
Die erste Anschlussschicht 161 ist im Wesentlichen auf der gesamten Halbleiterstruktur 232 bzw. auf den auf der Halb- leiterstruktur 232 vorliegenden Schichten 145, 150 angeordnet und mit Öffnungen für die sechs herzustellenden Durchkontaktierungen 260 (vgl. Figur 9) ausgebildet. Die erste An¬ schlussschicht 161 weist des Weiteren einen Teilbereich im Bereich der Grabenstruktur 250 auf, welcher in diesem Bereich auf der Passivierungsschicht 150 angeordnet ist und die Halb¬ leiterstruktur 232 bzw. deren Mantelfläche 239 seitlich vollständig umläuft. Die erste Anschlussschicht 161 weist ferner, wie in Figur 4 auf der rechten Seite gezeigt ist, einen sich durch den Grabenbereich 255 bis auf die Oberseite der weite¬ ren Halbleiterstruktur 233 erstreckenden Teilbereich auf. Hierdurch wird eine elektrische Verbindung von einer in diesem Bereich erzeugten Kontaktfläche 165 zu dem ersten Halb- leiterbereich 131 eines Halbleiterkörpers 240 des Halbleiter¬ chips 110, welcher später im Bereich der Halbleiterstruktur 232 erzeugt wird, ermöglicht.
Figur 22 zeigt ein weiteres Verfahrensstadium, vorliegend nach dem Strukturieren der Isolationsschicht 155 zum Freile¬ gen des zweiten Halbleiterbereichs 132 im Bereich der herzu¬ stellenden Durchkontaktierungen 260, dem an diesen Stellen vorgesehenen Ausbilden der Abschnitte der Kontaktschicht 163, und dem Ausbilden der zweiten Anschlussschicht 162 auf den in diesem Stadium an dieser Seite vorliegenden Schichten 155, 163. Durch das Aufbringen der zweiten Anschlussschicht 162, welche durch die Isolationsschicht 155 von der ersten An¬ schlussschicht 161 getrennt ist, werden die Durchkontaktie¬ rungen 260 ausgebildet.
Hieran anschließend wird die auf dem Ausgangssubstrat 120 er¬ zeugte Schichtanordnung auf das Trägersubstrat 125 transfe¬ riert bzw. wird die Anschlussstruktur in einem Bondprozess mit diesem verbunden (Schritt 305 in Figur 10) . Nachfolgend werden weitere Prozesse (Schritt 306 in Figur 10) zum Fertig¬ stellen des in Figur 23 gezeigten optoelektronischen Halbleiterchips 110 durchgeführt. Hierunter fällt ein Entfernen des Ausgangssubstrats 120, und ein Aufrauen zum Ausbilden ei¬ ner Auskoppelstruktur 139 an der durch das Entfernen des Aus- gangssubstrats 120 freigelegten Seite des zweiten Halbleiterbereichs 132. In diesem Stadium ist der zweite Halbleiterbe¬ reich 132 (noch) zusammenhängend. Nach dem Aufrauen wird im Rahmen des Schritts 306 ein weiteres bzw. zweites Strukturieren der Halbleiterschichtenfolge 130 durchgeführt, wodurch, wie in Figur 23 gezeigt ist, ein separater Halbleiterkörper 240 erzeugt wird. Der Halbleiter- körper 240, welcher bei dem Halbleiterchip 110 als Mesa zum Abgeben einer Lichtstrahlung dient, wird im Bereich der zuvor erzeugten Halbleiterstruktur 232 ausgebildet. Der zweite Strukturierungsschritt kann zum Beispiel durch nasschemisches Ätzen erfolgen. Bei dem Strukturieren wird Halbleitermaterial in einem den zu erzeugenden Halbleiterkörper 240 umgebenden Bereich bis zu der Passivierungsschicht 150, der Isolations¬ schicht 155 und der ersten Anschlussschicht 161 abgetragen. Wie in Figur 23 gezeigt ist, kann auch das gesamte Halb¬ leitermaterial im Bereich der zuvor vorliegenden Halb- leiterstruktur 233 entfernt werden. In diesem Bereich wird ferner die als Vorderseitenkontakt dienende Kontaktfläche 165 auf der durch das Strukturieren freigelegten ersten Anschlussschicht 161 ausgebildet. Hieran anschließend können die oben genannten weiteren Prozesse (Rückdünnen des Trä- gersubstrats 125, Ausbilden eines Rückseitenkontakts auf dem Trägersubstrat 125, Vereinzelung) durchgeführt werden.
Der Halbleiterkörper 240 umfasst die in dem ersten Strukturierungsschritt erzeugte Halbleiterstruktur 232, und eine in dem zweiten Strukturierungsschritt erzeugte, an der Vorder¬ seite des Halbleiterchips 110 hervorstehende mesaförmige Er¬ hebung 242. Der Halbleiterkörper 240 weist eine umlaufende Mantelfläche 249 auf, welche die zuvor passivierte Mantelflä¬ che 239 umfasst. Die passivierte Mantelfläche 239 stellt so- mit einen Teil der Mantelfläche 249 des Halbleiterkörpers 240 dar . Vorliegend wird die Erhebung 242 mit größeren Außenabmessungen ausgebildet als die Halbleiterstruktur 232. Dies führt dazu, dass der Halbleiterkörper 240, wie in Figur 23 gezeigt ist, eine stufenförmige Kontur an den Seiten, und infolgedes- sen die Mantelfläche 249 eine Stufenform aufweist. Des Weite¬ ren ist der Halbleiterkörper 240 nur im Bereich der in dem ersten Strukturierungsschritt erzeugten Halbleiterstruktur 232 von der Passivierungsschicht 150 und der seitlich der Passivierungsschicht 150 angeordneten ersten Anschlussschicht 161 umschlossen.
Bei dem optoelektronischen Halbleiterchip 110 ist in entsprechender Weise der erste Halbleiterbereich 131 des Halbleiterkörpers 240 über die Spiegelschicht 140, die metallische Schicht 145 und die erste Anschlussschicht 161 elektrisch mit der seitlich neben dem Halbleiterkörper 240 angeordneten Kontaktfläche 165 verbunden. Der zweite Halbleiterbereich 132 des Halbleiterkörpers 240 ist über die Durchkontaktierungen 260, die zweite Anschlussschicht 162 und das Trägersubstrat 125 elektrisch mit dem auf dem Trägersubstrat 125 angeordne¬ ten (nicht gezeigten) Rückseitenkontakt verbunden. Auf diese Weise kann ein elektrischer Stromfluss durch den Halbleiterkörper 240 hervorgerufen werden, wodurch die aktive Zone 133 eine Lichtstrahlung abgibt. Die Lichtstrahlung kann im We- sentlichen über die Vorder- bzw. Lichtaustrittsseite des
Halbleiterkörpers 240 mit der Auskoppelstruktur 139, sowie zum Teil auch über die Seitenflanken der Erhebung 242 abgestrahlt werden. Ein von der aktiven Zone 133 in Richtung des Trägersubstrats 125 emittierter Strahlungsanteil kann über die Spiegelschicht 140 in Richtung der Vorderseite reflek¬ tiert werden. Die anhand der Figuren erläuterten Ausführungsformen stellen bevorzugte bzw. beispielhafte Ausführungsformen der Erfindung dar. Neben den beschriebenen und abgebildeten Ausführungsformen sind weitere Ausführungsformen vorstellbar, welche weite- re Abwandlungen bzw. Kombinationen von Merkmalen umfassen können .
Beispielsweise können anstelle der oben angegebenen Materia¬ lien andere Materialien verwendet werden, und können obige Zahlenangaben, beispielsweise zu Schichtdicken, Anzahlen von Durchkontaktierungen 260, usw. durch andere Angaben ersetzt werden. Hinsichtlich anderer Materialien ist es zum Beispiel denkbar, ein Trägersubstrat 125 aus einem anderen (dotierten) Halbleitermaterial, beispielsweise Silizium, einzusetzen. Auch ein Ausgangssubstrat 120 kann ein Halbleitermaterial wie zum Beispiel Silizium aufweisen, und nach einem Bonden auf ein Trägersubstrat 125 beispielsweise durch Ätzen entfernt werden. Des Weiteren ist es möglich, dass anstelle der oben angegebenen Leitfähigkeiten der Halbleiterbereiche 131, 132 hierzu inverse Leitfähigkeiten vorliegen. Darüber hinaus können optoelektronische Halbleiterchips basierend auf den obi¬ gen Ansätzen mit anderen Formen und Geometrien, sowie mit weiteren Komponenten, Strukturen und/oder Schichten ausgebildet werden. In Bezug auf andere Geometrien ist es insbesonde- re denkbar, von den in Figur 9 gezeigten Formen abzuweichen.
Neben den oben aufgezeigten Kombinationen können weitere Kombinationen von Ausführungsformen zur Anwendung kommen. Beispielsweise ist es denkbar, die Halbleiterchips 105, 106, 107 der Figuren 14, 15, 16 mit dem anhand von Figur 13 erläuterten zusätzlichen Spiegel 164 im Bereich der Durchkontaktierungen 260 auszubilden. Ferner kann zum Beispiel eine Planarisierung mit Hilfe des isolierenden Materials 159, wie es anhand von Figur 15 erläutert wurde, bei der Herstellung der Halbleiterchips 104, 105, 107 der Figuren 13, 14, 16 einge¬ setzt werden. Auch in Bezug auf das Herstellungsverfahren der Figuren 19 bis 23 mit der zweistufigen Strukturierung der Halbleiterschichtenfolge 130 zum Ausbilden des Halbleiterkörpers 240 ist es möglich, Ausgestaltungen der vorhergehenden Figuren zu verwenden. Beispielsweise können zusätzliche Spiegel 164 im Bereich der Durchkontaktierungen 260 ausgebildet werden. Auch kann in Betracht kommen, nicht das gesamte Halbleitermaterial im Bereich der Halbleiterstruktur 233 zu entfernen, sondern stattdessen eine die Anschlussschicht 161 freilegende Öffnung in diesem Teil der Halbleiterschichtenfolge zu erzeugen.
Nachfolgend kann auch hier eine Kontaktfläche 165 erzeugt werden, so dass eine Struktur ähnlich zu Figur 8 vorliegen kann. Des Weiteren kann vorgesehen sein, an der Vorderseite des Halbleiterchips 110 eine zusätzliche Passivierungsschicht 157 auszubilden, welche zumindest den Halbleiterkörper 240 bzw. die Erhebung 242 bedeckt.
Im Hinblick auf die Struktur der Passivierungsschicht 150 sind ebenfalls Abwandlungen möglich. In Bezug auf Figur 20 ist es zum Beispiel denkbar, die Passivierungsschicht 150 mit einer Figur 3 entsprechenden Ausgestaltung auszubilden, gemäß welcher die Passivierungsschicht 150 die auf der Halb¬ leiterstruktur 232 angeordnete metallische Schicht 145 am Au¬ ßenrand umgreift. Des Weiteren kann die Passivierungsschicht 150 auch auf die Oberseite der Halbleiterstruktur 233 geführt sein und diese daher am Rand umgreifen. In analoger Weise ist es möglich, dass bei der Herstellung des Halbleiterchips 101 von Figur 8 (und den Chips der Figuren 11 bis 18) eine Figur 20 entsprechende Ausgestaltung vorliegt. Hierbei kann sich die Passivierungsschicht 150 lediglich bis zu der Schicht 145 erstrecken und diese nicht umgreifen, und kann die Passivie¬ rungsschicht 150 nicht auf der Oberseite der Halbleiterstruk¬ tur 231 angeordnet sein.
Obwohl die Erfindung im Detail durch bevorzugte bzw. beispielhafte Ausführungsformen näher illustriert und beschrie¬ ben wurde, so ist die Erfindung nicht durch die offenbarten Beispiele eingeschränkt und andere Variationen können vom Fachmann hieraus abgeleitet werden, ohne den Schutzumfang der Erfindung zu verlassen.
Diese Patentanmeldung beansprucht die Priorität der deutschen Patentanmeldung 102013105870.1, deren Offenbarungsgehalt hiermit durch Rückbezug aufgenommen wird.
Bezugs zeichenliste
101 - - 110 Halbleiterchip
120 AusgangsSubstrat
125 Trägersubstrat
130 Halbleiterschichtenfolge
131, 132 Halbleiterbereich
133 aktive Zone
135 angeätzter Bereich
139 Auskoppelstruktur
140 Spiegelschicht
145 metallische Schicht
150 Passivierungsschicht
155 Isolationsschicht
157 Passivierungsschicht
159 Isolierendes Material
161, 162 Anschlussschicht
163 Kontaktschicht
164 Abschnitt
165 Kontaktfläche
169 Spiegelschicht
201, 202 Hilfslinie
206, 216 Hilfslinie
230 Halbleiterstruktur, Halbleiterkörper
231, 232 Halbleiterstruktur
233 Halbleiterstruktur
239 Mantelfläche
237 Öffnung
240 Halbleiterkörper
242 Erhebung
249 Mantelfläche
250 Grabenstruktur
255 Grabenbereich 260 Durchkontaktierung
301 - 306 Verfahrensschritt A-A Schnittlinie

Claims

Patentansprüche
1. Verfahren zum Herstellen eines optoelektronischen Halbleiterchips, umfassend die Verfahrensschritte:
Ausbilden einer Halbleiterschichtenfolge (130) auf einem Ausgangssubstrat (120), aufweisend einen ersten und einen zweiten Halbleiterbereich (131, 132) und eine dazwischen angeordnete aktive Zone (133) zur Strahlungserzeugung;
Strukturieren der Halbleiterschichtenfolge (130), wobei eine Halbleiterstruktur (230, 232) in Form einer Erhebung mit einer umlaufenden Mantelfläche (239) ausgebildet wird, indem Material der Halbleiterschichtenfolge (130) in einem die Halbleiterstruktur (230, 232) umgebenden Bereich wenigstens bis zu einer Tiefe entfernt wird, dass die aktive Zone (133) an der umlaufenden Mantelfläche (239) freiliegt;
Ausbilden einer Passivierungsschicht (150), wobei die Passivierungsschicht (150) auf der umlaufenden Mantelflä¬ che (239) der Halbleiterstruktur (230, 232) angeordnet ist ;
Ausbilden einer Anschlussstruktur im Bereich der Halbleiterstruktur (230, 232) nach dem Ausbilden der Passivierungsschicht (150), aufweisend eine erste und eine zweite leitfähige Anschlussschicht (161, 162), welche voneinander getrennt sind, wobei die erste Anschluss¬ schicht (161) elektrisch mit dem ersten Halbleiterbereich (131) und die zweite Anschlussschicht (162) über wenigs¬ tens eine Durchkontaktierung (260) elektrisch mit dem zweiten Halbleiterbereich (132) verbunden ist; Verbinden der Anschlussstruktur mit einem Trägersubstrat (125) ; und
Entfernen des Ausgangssubstrats (120).
2. Verfahren nach Anspruch 1,
wobei bei dem Strukturieren der Halbleiterschichtenfolge (130) Material der Halbleiterschichtenfolge (130) bis zu dem Ausgangssubstrat (120) entfernt wird.
3. Verfahren nach einem der vorhergehenden Ansprüche,
wobei das Strukturieren der Halbleiterschichtenfolge (130) das Durchführen eines trockenchemischen Ätzprozesses umfasst.
4. Verfahren nach einem der vorhergehenden Ansprüche,
wobei die Passivierungsschicht (150) Siliziumnitrid auf¬ weist.
5. Verfahren nach einem der vorhergehenden Ansprüche,
wobei bei dem Strukturieren der Halbleiterschichtenfolge (130) seitlich neben der Halbleiterstruktur (230, 232) eine weitere Halbleiterstruktur (231, 233) in Form einer Erhebung ausgebildet wird, wobei die Passivierungsschicht (150) im Bereich eines Grabens (255) zwischen der Halb¬ leiterstruktur (230, 232) und der weiteren Halbleiterstruktur (231, 233) ausgebildet wird, und wobei die Anschlussstruktur im Bereich der weiteren Halbleiterstruktur (231, 233) ausgebildet wird.
6. Verfahren nach einem der vorhergehenden Ansprüche,
wobei die erste Anschlussschicht (161) derart ausgebildet wird, dass die erste Anschlussschicht (161) einen die Halbleiterstruktur (230, 232) seitlich umgebenden und auf der Passivierungsschicht (150) angeordneten Teilbereich aufweist .
7. Verfahren nach einem der vorhergehenden Ansprüche,
wobei vor dem Strukturieren der Halbleiterschichtenfolge
(130) eine leitfähige Spiegelschicht (140) auf der Halb¬ leiterschichtenfolge (140) ausgebildet wird, und wobei die erste Anschlussschicht (161) über die Spiegelschicht
(140) elektrisch mit dem ersten Halbleiterbereich (131) verbunden ist.
8. Verfahren nach einem der vorhergehenden Ansprüche,
wobei die Durchkontaktierung (260) durch einen sich durch die erste Anschlussschicht (161), den ersten Halbleiter¬ bereich (131) und die aktive Zone (133) in den zweiten Halbleiterbereich (132) erstreckenden Durchbruch gebildet ist, welcher am Rand isoliert ist, wobei innerhalb des Durchbruchs eine den zweiten Halbleiterbereich (132) kontaktierende Kontaktschicht (163) und ein die Kontakt¬ schicht (163) kontaktierender Teilbereich der zweiten Anschlussschicht (162) angeordnet sind.
9. Verfahren nach einem vorhergehenden Ansprüche,
wobei eine Spiegelschicht (164, 169) im Bereich der
Durchkontaktierung (260) und/oder in einem die Halbleiterstruktur (230) seitlich umgebenden Bereich ausgebildet wird.
10. Verfahren nach einem der vorhergehenden Ansprüche,
wobei nach dem Ausbilden der Passivierungsschicht (150) ein die Halbleiterstruktur (230) seitlich umgebender Bereich mit einem isolierenden Material (159) verfüllt wird .
Verfahren nach einem der vorhergehenden Ansprüche, wobei nach dem Entfernen des Ausgangssubstrats (120) eine weitere Passivierungsschicht (157) ausgebildet wird, wel¬ che auf einer Vorderseite des optoelektronischen Halb¬ leiterchips angeordnet ist.
Verfahren nach einem der vorhergehenden Ansprüche, wobei bei dem Strukturieren der Halbleiterschichtenfolge
(130) Material der Halbleiterschichtenfolge (130) nicht bis zu dem Ausgangssubstrat (120) entfernt wird, und wo¬ bei nach dem Entfernen des Ausgangssubstrats (120) ein weiteres Strukturieren der Halbleiterschichtenfolge (130) durchgeführt wird, um einen die Halbleiterstruktur (232) umfassenden Halbleiterkörper (240) des optoelektronischen Halbleiterchips auszubilden.
Optoelektronischer Halbleiterchip, aufweisend: ein Trägersubstrat (125); einen Halbleiterkörper (230, 240) mit einer umlaufenden Mantelfläche (239, 249), aufweisend einen ersten und ei¬ nen zweiten Halbleiterbereich (131, 132) und eine dazwischen angeordnete aktive Zone (133) zur Strahlungserzeu¬ gung; und eine Anschlussstruktur, aufweisend eine erste und eine zweite leitfähige Anschlussschicht (161, 162), welche voneinander getrennt sind, wobei die erste Anschluss¬ schicht (161) elektrisch mit dem ersten Halbleiterbereich
(131) und die zweite Anschlussschicht (162) über wenigs- tens eine Durchkontaktierung (260) elektrisch mit dem zweiten Halbleiterbereich (132) verbunden ist, wobei der Halbleiterkörper (230, 240) von einer auf der Mantelfläche (239, 249) angeordneten Passivierungsschicht
(150) umgeben ist, und wobei in einem die Passivierungs¬ schicht (150) umgebenden Bereich wenigstens einer weitere Schicht angeordnet ist. 14. Optoelektronischer Halbleiterchip nach Anspruch 13,
wobei sich die Passivierungsschicht (150) bis zu der dem Trägersubstrat (125) abgewandten Oberseite des zweiten Halbleiterbereichs (132) erstreckt. 15. Optoelektronischer Halbleiterchip nach Anspruch 13 oder 14,
wobei der Halbleiterkörper (230) eine sich in Richtung einer Vorderseite, über welche eine Lichtstrahlung emit¬ tierbar ist, sich wenigstens teilweise aufweitende Form aufweist.
16. Optoelektronischer Halbleiterchip nach einem der Ansprüche 13 bis 15,
wobei die wenigstens eine weitere Schicht eine der fol- genden Schichten ist:
die erste Anschlussschicht (161);
eine Schicht aus einem isolierenden Material (259) ;
eine leitfähige Schicht (245) ;
eine leitfähige Spiegelschicht (169);
eine Isolationsschicht (155), über welche die erste und die zweite Anschlussschicht (161, 162) voneinander ge¬ trennt sind; oder die zweite Anschlussschicht (162]
PCT/EP2014/061732 2013-06-06 2014-06-05 Leuchtdiode mit passivierungsschicht WO2014195420A1 (de)

Priority Applications (3)

Application Number Priority Date Filing Date Title
US14/891,972 US20160093769A1 (en) 2013-06-06 2014-06-05 Light-emitting diode with passivation layer
KR1020157034330A KR20160018511A (ko) 2013-06-06 2014-06-05 패시베이션 층을 갖는 발광 다이오드
CN201480032470.4A CN105283967B (zh) 2013-06-06 2014-06-05 具有钝化层的发光二极管

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
DE201310105870 DE102013105870A1 (de) 2013-06-06 2013-06-06 Optoelektronischer Halbleiterchip
DE102013105870.1 2013-06-06

Publications (1)

Publication Number Publication Date
WO2014195420A1 true WO2014195420A1 (de) 2014-12-11

Family

ID=50884927

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/EP2014/061732 WO2014195420A1 (de) 2013-06-06 2014-06-05 Leuchtdiode mit passivierungsschicht

Country Status (5)

Country Link
US (1) US20160093769A1 (de)
KR (1) KR20160018511A (de)
CN (1) CN105283967B (de)
DE (1) DE102013105870A1 (de)
WO (1) WO2014195420A1 (de)

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105374909A (zh) * 2015-11-02 2016-03-02 华灿光电(苏州）有限公司 一种高压发光二极管的制造方法
CN106098892A (zh) * 2016-06-30 2016-11-09 华灿光电(苏州）有限公司 一种高压发光二极管芯片的制造方法
WO2016186330A1 (ko) * 2015-05-19 2016-11-24 엘지이노텍 주식회사 발광 소자
KR20170024534A (ko) * 2015-08-25 2017-03-07 엘지이노텍 주식회사 발광소자 및 이를 포함하는 발광소자 패키지
WO2017144683A1 (de) * 2016-02-25 2017-08-31 Osram Opto Semiconductors Gmbh Verfahren zur herstellung eines optoelektronischen bauelements und optoelektronisches bauelement
WO2018184842A1 (de) * 2017-04-04 2018-10-11 Osram Opto Semiconductors Gmbh Verfahren zum herstellen eines optoelektronischen halbleiterchip und optoelektronischer halbleiterchip
EP3422411A1 (de) * 2017-06-30 2019-01-02 Nichia Corporation Lichtemittierende vorrichtung und verfahren zur herstellung davon
JP2019012816A (ja) * 2017-06-30 2019-01-24 日亜化学工業株式会社 発光装置及びその製造方法
CN109328399A (zh) * 2016-06-10 2019-02-12 Lg伊诺特有限公司 半导体器件

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102521625B1 (ko) * 2016-06-30 2023-04-13 쑤저우 레킨 세미컨덕터 컴퍼니 리미티드 반도체 소자
KR102502331B1 (ko) * 2016-06-10 2023-02-22 쑤저우 레킨 세미컨덕터 컴퍼니 리미티드 반도체 소자
WO2018016894A1 (ko) * 2016-07-20 2018-01-25 엘지이노텍 주식회사 반도체 소자
KR20180052256A (ko) * 2016-11-10 2018-05-18 엘지이노텍 주식회사 반도체 소자
US11075321B2 (en) 2017-12-27 2021-07-27 Suzhou Lekin Semiconductor Co., Ltd. Semiconductor device
KR102656815B1 (ko) * 2017-12-27 2024-04-15 쑤저우 레킨 세미컨덕터 컴퍼니 리미티드 반도체 소자
DE102019121580A1 (de) * 2019-08-09 2021-02-11 OSRAM Opto Semiconductors Gesellschaft mit beschränkter Haftung Bauelement mit reduzierter absorption und verfahren zur herstellung eines bauelements
FR3105880B1 (fr) * 2019-12-26 2023-09-15 Commissariat Energie Atomique Diode comportant au moins deux couches de passivation, en particulier formées de diélectrique, localement superposées pour optimiser la passivation
WO2021164854A1 (en) * 2020-02-18 2021-08-26 Osram Opto Semiconductors Gmbh Optoelectronic semiconductor device and method for producing an optoelectronic semiconductor device

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1662587A2 (de) * 2004-11-08 2006-05-31 LG Electronics, Inc. Leucht emittierendes Bauelement und seine Herstellung
US20060231852A1 (en) * 2002-08-01 2006-10-19 Nichia Corporation Semiconductor light-emitting device, method for manufacturing same and light-emitting apparatus using same
US20070181891A1 (en) * 2002-09-30 2007-08-09 Dominik Eisert Semiconductor component
US20080048206A1 (en) * 2006-08-23 2008-02-28 Samsung Electro-Mechanics Co., Ltd. Vertical gallium nitride-based light emitting diode and method of manufacturing the same
US20080230789A1 (en) * 2007-03-21 2008-09-25 Samsung Electro-Mechanics Co., Ltd. Light emitting device, method of manufacturing the same and monolithic light emitting diode array
DE102011104515A1 (de) * 2011-06-17 2012-12-20 Osram Opto Semiconductors Gmbh Verfahren zum Herstellen einer Mehrzahl von optoelektronischen Halbleiterchips

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102007022947B4 (de) * 2007-04-26 2022-05-05 OSRAM Opto Semiconductors Gesellschaft mit beschränkter Haftung Optoelektronischer Halbleiterkörper und Verfahren zur Herstellung eines solchen
DE102009010480A1 (de) * 2009-02-25 2010-09-02 Samsung Electro-Mechanics Co., Ltd., Suwon Halbleiter-Lichtemissionsvorrichtung, Verfahren zum Herstellen derselben und Halbleiter-Lichtemissionsvorrichtungs-Baugruppe, die diese verwendet
DE102010025320B4 (de) * 2010-06-28 2021-11-11 OSRAM Opto Semiconductors Gesellschaft mit beschränkter Haftung Optoelektronisches Bauelement und Verfahren zu dessen Herstellung
DE102010048159B4 (de) * 2010-10-11 2023-10-05 OSRAM Opto Semiconductors Gesellschaft mit beschränkter Haftung Leuchtdiodenchip

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060231852A1 (en) * 2002-08-01 2006-10-19 Nichia Corporation Semiconductor light-emitting device, method for manufacturing same and light-emitting apparatus using same
US20070181891A1 (en) * 2002-09-30 2007-08-09 Dominik Eisert Semiconductor component
EP1662587A2 (de) * 2004-11-08 2006-05-31 LG Electronics, Inc. Leucht emittierendes Bauelement und seine Herstellung
US20080048206A1 (en) * 2006-08-23 2008-02-28 Samsung Electro-Mechanics Co., Ltd. Vertical gallium nitride-based light emitting diode and method of manufacturing the same
US20080230789A1 (en) * 2007-03-21 2008-09-25 Samsung Electro-Mechanics Co., Ltd. Light emitting device, method of manufacturing the same and monolithic light emitting diode array
DE102011104515A1 (de) * 2011-06-17 2012-12-20 Osram Opto Semiconductors Gmbh Verfahren zum Herstellen einer Mehrzahl von optoelektronischen Halbleiterchips

Cited By (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10333029B2 (en) 2015-05-19 2019-06-25 Lg Innotek Co., Ltd. Light-emitting element
WO2016186330A1 (ko) * 2015-05-19 2016-11-24 엘지이노텍 주식회사 발광 소자
KR20160136070A (ko) * 2015-05-19 2016-11-29 엘지이노텍 주식회사 발광 소자
CN107636846A (zh) * 2015-05-19 2018-01-26 Lg伊诺特有限公司 发光元件
KR102371326B1 (ko) 2015-05-19 2022-03-07 쑤저우 레킨 세미컨덕터 컴퍼니 리미티드 발광 소자
KR102554702B1 (ko) 2015-08-25 2023-07-13 쑤저우 레킨 세미컨덕터 컴퍼니 리미티드 발광소자 및 이를 포함하는 발광소자 패키지
KR20170024534A (ko) * 2015-08-25 2017-03-07 엘지이노텍 주식회사 발광소자 및 이를 포함하는 발광소자 패키지
JP7148131B2 (ja) 2015-08-25 2022-10-05 スージョウ レキン セミコンダクター カンパニー リミテッド 発光素子およびこれを含む発光素子パッケージ
CN108352429A (zh) * 2015-08-25 2018-07-31 Lg 伊诺特有限公司 发光器件和包括发光器件的发光器件封装
CN108352429B (zh) * 2015-08-25 2020-09-25 Lg 伊诺特有限公司 发光器件和包括发光器件的发光器件封装
JP2018529230A (ja) * 2015-08-25 2018-10-04 エルジー イノテック カンパニー リミテッド 発光素子およびこれを含む発光素子パッケージ
CN105374909B (zh) * 2015-11-02 2018-05-29 华灿光电(苏州）有限公司 一种高压发光二极管的制造方法
CN105374909A (zh) * 2015-11-02 2016-03-02 华灿光电(苏州）有限公司 一种高压发光二极管的制造方法
US10622508B2 (en) 2016-02-25 2020-04-14 Osram Oled Gmbh Method for manufacturing an optoelectronic component, and optoelectronic component
US20190013434A1 (en) * 2016-02-25 2019-01-10 Osram Opto Semiconductors Gmbh Method for Manufacturing an Optoelectronic Component, and Optoelectronic Component
WO2017144683A1 (de) * 2016-02-25 2017-08-31 Osram Opto Semiconductors Gmbh Verfahren zur herstellung eines optoelektronischen bauelements und optoelektronisches bauelement
EP3471154A4 (de) * 2016-06-10 2019-06-05 LG Innotek Co., Ltd. Halbleiterbauelement
US10636939B2 (en) 2016-06-10 2020-04-28 Lg Innotek Co., Ltd. Semiconductor device
CN109328399A (zh) * 2016-06-10 2019-02-12 Lg伊诺特有限公司 半导体器件
CN109328399B (zh) * 2016-06-10 2022-08-23 苏州立琻半导体有限公司 半导体器件
CN106098892B (zh) * 2016-06-30 2018-08-21 华灿光电(苏州）有限公司 一种高压发光二极管芯片的制造方法
CN106098892A (zh) * 2016-06-30 2016-11-09 华灿光电(苏州）有限公司 一种高压发光二极管芯片的制造方法
WO2018184842A1 (de) * 2017-04-04 2018-10-11 Osram Opto Semiconductors Gmbh Verfahren zum herstellen eines optoelektronischen halbleiterchip und optoelektronischer halbleiterchip
CN110494994A (zh) * 2017-04-04 2019-11-22 欧司朗光电半导体有限公司 用于制造光电子半导体芯片的方法和光电子半导体芯片
US11107944B2 (en) 2017-04-04 2021-08-31 OSRAM OTPO GmbH Method of manufacturing an optoelectronic semiconductor chip and optoelectronic semiconductor chip
EP3422411A1 (de) * 2017-06-30 2019-01-02 Nichia Corporation Lichtemittierende vorrichtung und verfahren zur herstellung davon
EP3723134A1 (de) * 2017-06-30 2020-10-14 Nichia Corporation Lichtemittierende vorrichtung und verfahren zur herstellung davon
JP2019012816A (ja) * 2017-06-30 2019-01-24 日亜化学工業株式会社 発光装置及びその製造方法

Also Published As

Publication number Publication date
CN105283967A (zh) 2016-01-27
DE102013105870A1 (de) 2014-12-24
US20160093769A1 (en) 2016-03-31
KR20160018511A (ko) 2016-02-17
CN105283967B (zh) 2018-05-11

Similar Documents

Publication Publication Date Title
WO2014195420A1 (de) Leuchtdiode mit passivierungsschicht
EP1716597B1 (de) Optoelektronisches bauelement, vorrichtung mit einer mehrzahl optoelektronischer bauelemente und verfahren zur herstellung eines optoelektronischen bauelements
DE112013004276B4 (de) Verfahren zur herstellung eines optoelektronischen halbleiterchips
EP2149160B1 (de) Optoelektronisches bauelement und verfahren zur herstellung einer mehrzahl optoelektronischer bauelemente
EP2583305B1 (de) Verfahren zur herstellung eines optoelektronischen halbleiterchips und optoelektronischer halbleiterchip
DE102007022947B4 (de) Optoelektronischer Halbleiterkörper und Verfahren zur Herstellung eines solchen
EP2553726B1 (de) Optoelektronischer halbleiterchip
EP2612372B1 (de) Leuchtdiodenchip
EP2340568B1 (de) Optoelektronischer halbleiterkörper
WO2014053445A1 (de) Verfahren zur herstellung eines leuchtdioden-displays und leuchtdioden-display
WO2015121062A1 (de) Verfahren zur herstellung eines optoelektronischen halbleiterbauteils sowie optoelektronisches halbleiterbauteil
DE112005003476T5 (de) Substratentfernungsprozess für LEDs mit hoher Lichtausbeute
WO2014095556A1 (de) Verfahren zum herstellen von optoelektronischen halbleiterchips und optoelektronischer halbleiterchip
EP2057696B1 (de) Optoelektronischer halbleiterchip und verfahren zur dessen herstellung
DE112016000533T5 (de) Verfahren zur Herstellung eines Halbleiterbauelements und Halbleiterbauelement
WO2014154632A1 (de) Halbleiterbauelement und verfahren zur herstellung eines halbleiterbauelements
DE102014102029A1 (de) Verfahren zur Herstellung von Halbleiterbauelementen und Halbleiterbauelement
WO2014114524A1 (de) Optoelektronischer halbleiterchip mit einer ald-schicht verkapselt und entsprechendes verfahren zur herstellung
DE102014107123A1 (de) Verfahren zur Herstellung eines optoelektronischen Halbleiterchips sowie optoelektronischer Halbleiterchip
DE102014101283A1 (de) Halbleiterbauelement und Verfahren zur Herstellung eines Halbleiterbauelements
WO2014111298A1 (de) Optoelektronischer halbleiterchip
WO2017158046A1 (de) Lichtemittierender halbleiterchip und verfahren zur herstellung eines lichtemittierenden halbleiterchips
EP2599123B1 (de) Verfahren zur herstellung eines optoelektronischen halbleiterbauteils und optoelektronisches halbleiterbauteil
DE102013107971A1 (de) Optoelektronischer Halbleiterchip, Halbleiterbauelement und Verfahren zur Herstellung von optoelektronischen Halbleiterchips
WO2020064947A1 (de) Optoelektronisches bauelement mit dielektrischer spiegelschicht und dessen herstellungsverfahren

Legal Events

Date Code Title Description
WWE Wipo information: entry into national phase

Ref document number: 201480032470.4

Country of ref document: CN

121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 14728202

Country of ref document: EP

Kind code of ref document: A1

WWE Wipo information: entry into national phase

Ref document number: 14891972

Country of ref document: US

ENP Entry into the national phase

Ref document number: 20157034330

Country of ref document: KR

Kind code of ref document: A

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 14728202

Country of ref document: EP

Kind code of ref document: A1