WO2017144683A1 - Verfahren zur herstellung eines optoelektronischen bauelements und optoelektronisches bauelement - Google Patents

Verfahren zur herstellung eines optoelektronischen bauelements und optoelektronisches bauelement Download PDF

Info

Publication number
WO2017144683A1
WO2017144683A1 PCT/EP2017/054371 EP2017054371W WO2017144683A1 WO 2017144683 A1 WO2017144683 A1 WO 2017144683A1 EP 2017054371 W EP2017054371 W EP 2017054371W WO 2017144683 A1 WO2017144683 A1 WO 2017144683A1
Authority
WO
WIPO (PCT)
Prior art keywords
semiconductor layer
layer sequence
growth substrate
terminal contact
semiconductor
Prior art date
Application number
PCT/EP2017/054371
Other languages
English (en)
French (fr)
Inventor
Dominik Scholz
Alexander F. PFEUFFER
Isabel OTTO
Original Assignee
Osram Opto Semiconductors Gmbh
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Osram Opto Semiconductors Gmbh filed Critical Osram Opto Semiconductors Gmbh
Priority to US15/775,817 priority Critical patent/US10622508B2/en
Publication of WO2017144683A1 publication Critical patent/WO2017144683A1/de

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/005—Processes
    • H01L33/0093—Wafer bonding; Removal of the growth substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/36—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes
    • H01L33/38—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes with a particular shape
    • H01L33/382—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes with a particular shape the electrode extending partially in or entirely through the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/36—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes
    • H01L33/38—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes with a particular shape
    • H01L33/385—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes with a particular shape the electrode extending at least partially onto a side surface of the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/36—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes
    • H01L33/40—Materials therefor
    • H01L33/405—Reflective materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/44—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the coatings, e.g. passivation layer or anti-reflective coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2933/00—Details relating to devices covered by the group H01L33/00 but not provided for in its subgroups
    • H01L2933/0008—Processes
    • H01L2933/0016—Processes relating to electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2933/00—Details relating to devices covered by the group H01L33/00 but not provided for in its subgroups
    • H01L2933/0008—Processes
    • H01L2933/0025—Processes relating to coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/26—Materials of the light emitting region
    • H01L33/30—Materials of the light emitting region containing only elements of Group III and Group V of the Periodic Table
    • H01L33/32—Materials of the light emitting region containing only elements of Group III and Group V of the Periodic Table containing nitrogen

Definitions

  • optoelectronic component Furthermore, an optoelectronic component is specified.
  • optoelectronic components such as, for example, surface emitting light emitting diodes (LEDs)
  • lithography steps are generally applied to the emission side of the LED chips after detachment of a growth substrate. This creates so-called run-out problems, so one
  • An object of the invention is to provide an improved
  • Optoelectronic device to provide an optoelectronic device with improved properties. This object is achieved by a method for producing an optoelectronic component according to the independent
  • Claim 1 solved. Advantageous embodiments and / or developments of the invention are the subject of the dependent Claims. Furthermore, these objects are achieved by an optoelectronic component according to independent claim 13. In at least one embodiment, the method for
  • the growth substrate averted and the underside of the
  • step D) applying a sacrificial layer on the side surfaces of the semiconductor layer sequence and on in step C)
  • this has a step A), providing a
  • the growth substrate may be, for example, a wafer.
  • the wafer may comprise a material selected from a group comprising silicon, silicon carbide, gallium nitride, germanium, sapphire, metal, plastic or glass, and combinations thereof.
  • the growth substrate is a
  • the sapphire substrate is a prestructured sapphire substrate (PSS sapphire substrate).
  • this has a step B), applying a
  • the semiconductor layer sequence has an upper side which faces away from the growth substrate.
  • the semiconductor layer sequence has an underside facing the growth substrate.
  • the underside forms in the finished component, in particular the radiation exit surface, ie the surface which the Growth direction of the semiconductor layer sequence is arranged vertically.
  • the semiconductor layer sequence has at least one n-doped semiconductor region, at least one p-doped semiconductor region and one between them
  • the n-doped and p-doped semiconductor region is in each case in particular an n-doped or p-doped semiconductor layer.
  • the semiconductor layers are preferably based on a III-V compound semiconductor material.
  • the semiconductor material may preferably be based on a nitride compound semiconductor material
  • nitride compound semiconductor material in the present context means that the semiconductor layer sequence or at least one layer thereof comprises a III-nitride compound semiconductor material, preferably In x AlyGa ] __ x _yN, where 0 ⁇ x ⁇ 1, 0 ⁇ y ⁇ 1 and x + y
  • This material does not necessarily have a
  • the optoelectronic component includes an active
  • a wavelength or a wavelength maximum of the radiation is preferably in the ultraviolet and / or visible range, in particular at wavelengths between 200 nm and 680 nm inclusive, for example between 350 nm and 480 nm inclusive, more preferably between 420 nm and 460 nm inclusive.
  • the optoelectronic component is a light-emitting diode, or LED for short.
  • the device is then preferably configured to emit blue light or white light.
  • the active layer is disposed between the semiconductor regions.
  • the active layer is in direct to both the n-doped and the p-doped semiconductor region
  • Direct means here, direct mechanical and / or electrical contact.
  • Radiation generation ie for the emission or absorption of radiation, set up.
  • the active area is everywhere along the entire lateral extent to
  • Emission or absorption of radiation set up and forms there a light area or detection area.
  • the active layer is formed coherently within the active region.
  • the active area can also form a pixelated or segmented illuminated area.
  • a current spreading structure may be arranged downstream of the p-doped semiconductor region.
  • the current spreading structure is in particular one transparent electrically conductive layer. In this way, a good current expansion in the
  • the current spreading layer may preferably be a transparent conductive oxide (TCO), such as ITO
  • TCO Transparent, electrically conductive oxides
  • metal oxides such as zinc oxide, tin oxide
  • ITO indium oxide
  • AZO aluminum zinc oxide
  • Metal oxygen compounds such as ZnO, SnO 2 or ⁇ 2 ⁇ 3 also include ternary metal oxygen compounds such as Zn 2 SnO 2, Cd Sn 3, Zn SnO 3, Mngln 20zi, GalnO 3, 2 ⁇ or In 4 Sn 30, 2 or mixtures of different transparent, conductive oxides into the group of TCOs.
  • TCOs do not necessarily correspond to one
  • stoichiometric composition and may also be p- or n-doped.
  • the passivation layer can be arranged over the whole area on the current spreading structure.
  • the passivation layer may have a
  • Passivation layer a dielectric material
  • silicon dioxide or silicon nitride, on.
  • the method comprises the step C) of structuring the semiconductor layer sequence from the top to the bottom of the
  • Semiconductor layer sequence for generating side surfaces of the semiconductor layer sequence can be carried out by means of lithography.
  • side surfaces of the semiconductor layer sequence can be carried out by means of lithography.
  • the structuring preferably takes place from the upper side, that is to say in particular from the p-doped semiconductor region, via the active layer to the n-doped semiconductor region up to the growth substrate.
  • the growth substrate thus has, after step C), a greater lateral extent than the semiconductor layer sequence.
  • this comprises a step D), applying a sacrificial layer on the side surfaces of the semiconductor layer sequence and also in step C) exposed surfaces of the growth substrate, which are for removing the growth substrate by
  • the sacrificial layer comprises or consists of silicon nitride or
  • the growth substrate is easily removable in a subsequent process step, because the sacrificial layer decomposes at least partially in the so-called Laserabhebeclar (laser lift-off) and thus produces a complete separation of the growth substrate.
  • Laserabhebeclar laser lift-off
  • the sacrificial layer also performs the function of a protective layer for the downstream
  • a layer or an element is arranged or applied "on” or “over” another layer or another element can mean here and below that the one layer or the one element is directly in direct mechanical and / or electrical contact is arranged on the other layer or the other element. Furthermore, it can also mean that the one layer or the one element is arranged indirectly on or above the other layer or the other element. In this case, further layers and / or elements can then be arranged between the one and the other layer or between the one and the other element.
  • the method can have an additional step, back-grinding and / or polishing of the upper side of the semiconductor layer sequence.
  • this has an additional step of structuring the passivation layer. This allows easy access to the power dissipation structure.
  • the structuring of the passivation layer can take place, for example, lithographically.
  • the method comprises a step E), depositing a metal layer to form a first terminal contact on the
  • the deposition is structured by an etching process with resist mask or by a lift-off technique.
  • the metal layer contains gold or silver or aluminum.
  • the first connection contact forms a p-terminal contact.
  • the p-terminal contact forms the p-contact of the semiconductor layer sequence.
  • the p-terminal contact may be, for example, a bondpad and / or one or more contact lands or a contact area
  • the metal layer covers both the
  • the metal layer thus assumes three functions. On the one hand the function of the p-connection contact. On the other hand
  • the metal layer melts or encapsulates the
  • this has a step F), planarizing by filling areas laterally to the semiconductor layer sequence with a dielectric material to at least the top of the
  • the dielectric material may be silicon dioxide. Planarizing can be any suitable material.
  • CMP chemical mechanical polishing
  • the dielectric material of the planarization produced in step F) and the additionally applied dielectric material form a cladding of the
  • this has a step G), forming a second
  • connection contact through the active area is an n-connection contact.
  • the n-terminal contact contacts the n-doped semiconductor region.
  • the n-terminal contact protrudes at least from the top of the
  • Terminal contact in side view of the optoelectronic component formed as an approximate rectangular shape, wherein the side surfaces of the second terminal contact are passivated with a dielectric material.
  • the dielectric material can be produced.
  • the dielectric material may be passivated on the p- Serve potential.
  • the contacting surface to the n-doped semiconductor region can be made by an anisotropic etching back.
  • the latter has a method step H), applying a permanent carrier to the side facing away from the growth substrate.
  • the carrier may for example comprise or consist of silicon, germanium, metal, ceramic, printed circuit board, molybdenum. Between the carrier and the growth substrate, a soldering metal and / or a Lotsperre can be applied.
  • this has a method step I), detaching the
  • Detachment can be done for example with a Laserabhebe compiler, ie with the laser lift-off method. This removes the growth substrate.
  • a wet-chemical removal of the sacrificial layer or the sacrificial layer residues can take place.
  • the metal layer is exposed and can serve as a bond pad.
  • the metal layer in side view forms a plane with the underside of the semiconductor layer sequence.
  • no further lithography step takes place after step G).
  • steps A) to G) take place in the order described above, with no lithographic step taking place after step G).
  • the metal layer deposited in step E) is a P-terminal contact and forms a mirror coating on the side surfaces of the Semiconductor layer sequence.
  • the metal layer may form a bondpad, at least after step I).
  • Method step I an additional step, singulating or severing the semiconductor layer sequence to produce a plurality of semiconductor chips.
  • Sacrificial layer of silicon nitride or consists thereof and / or the dielectric material comprises or consists of silicon oxide.
  • the lateral sidewall is a lateral sidewall formed from a lateral sidewall formed from a lateral sidewall formed from a lateral sidewall formed from a lateral sidewall formed from a lateral sidewall formed from a lateral sidewall formed from a lateral sidewall formed from a lateral sidewall formed from a lateral sidewall formed from a lateral sidewall formed from a lateral sidewall formed from a lateral sidewall formed from a lateral sidewall surface potential.
  • the lateral extent of the semiconductor layer sequence differs from the lateral extent of the carrier by a maximum of 0.1; 0.5; 1; 2 or 5%.
  • the metal layer deposited in step E) is a p-terminal contact and has a thickness of at least 10 nm or 30 nm. In other words, the metal layer is formed reflective. The upper side of the semiconductor layer sequence is covered by the
  • the second terminal contact formed in step G) is an n-terminal contact, wherein the n-terminal contact is arranged laterally and in a plane to the n-doped semiconductor region.
  • the second terminal contact formed in step G) is an n-terminal contact, wherein the n-terminal contact and the metal layer comprise or consist of aluminum.
  • the exposure of the metal layer in step I) is carried out by wet chemical
  • steps D) and E) an additional step is performed, depositing a gold layer on a portion of the sacrificial layer disposed on the surface of the growth substrate. In other words, this forms the gold layer in the finished
  • Component a bondpad.
  • the second terminal contact formed in step G) is an n-terminal contact and comprises silver or is formed from silver.
  • the p-type terminal may additionally be formed of or include silver or aluminum.
  • the metal layer is formed of gold.
  • the invention further relates to an optoelectronic
  • the optoelectronic portion is Component.
  • the optoelectronic portion is Component.
  • FIGS. 1A to 1K show a method for producing a
  • Figures 2 to 5D each show a method for
  • identical, identical or identically acting elements can each be provided with the same reference numerals.
  • the illustrated elements and their proportions with each other are not to be regarded as true to scale. Rather, individual elements, such as layers, components, components and areas for exaggerated representability and / or better understanding can be displayed exaggerated.
  • FIGS. 1A to 1K show a method for producing an optoelectronic component.
  • a growth substrate for example of a prestructured sapphire substrate, is provided.
  • the p-doped semiconductor region 24 is followed by a current spreading structure 12, in particular made of ITO, and subsequently a passivation layer 10, in particular of silicon dioxide.
  • the semiconductor layer sequence 2 has an upper side 21, which faces away from the growth substrate 1, and a
  • the passivation layer 10 may serve as a dielectric mirror. Between the application of the StromaufWeitungs Quilt 12, which serves in particular for p-contacting, and the
  • Passivation layer 10 can be carried out a tempering step.
  • Semiconductor layer sequence 2 from the top 21 to at most the bottom 22 of the semiconductor layer sequence 2 to
  • the sacrificial layer 3 is used for later removal of the growth substrate 1 by
  • a backward graining and / or polishing can take place on the upper side 21 or the side surfaces 26 of the semiconductor layer sequence 2.
  • FIG. 1D the lithographic patterning of the
  • Passivation layer 10 shown. This p-contact openings are created in particular to provide access to the
  • FIG. 1E the deposition of a metal layer 4 to form a first connection contact is shown.
  • Deposition takes place structured and lithographically.
  • the metal layer 4 is formed of aluminum.
  • the metal layer 4 is arranged in particular at least in regions on the upper side 21 of the semiconductor layer sequence 2, on the side surfaces 26 of the semiconductor layer sequence 2 and on the exposed surfaces 11 of the growth substrate 1. Between the exposed surfaces 11 of the growth substrate 1 and the metal layer 4 is the
  • Sacrificial layer 3 is arranged.
  • the metal layer 4 thus serves to connect the semiconductor layer sequence 2 via the
  • the metal layer 4 serves as mirroring and / or encapsulation of the side surfaces 26 of the semiconductor layer sequence 2 and as a bond pad surface, which is exposed in a later method step.
  • FIG. 1F the optional step of planarizing by filling regions laterally to the semiconductor layer sequence 2 with a dielectric material 5 to at least the top side of the semiconductor layer sequence 2 is shown.
  • the dielectric material 5 seen in side view, extends at the level of the metal layer 4, which is arranged above the semiconductor layer sequence 2.
  • the dielectric material 5 is silicon dioxide. Preferably becomes the dielectric material 5 laterally to
  • Semiconductor layer sequence 2 and / or over the top 21 of the semiconductor layer sequence 2 is arranged.
  • the planarization can be done chemically and mechanically.
  • the figure IG shows the deposition of further
  • Terminal contact 8 shown by the active area.
  • Terminal contact 8 which is in particular an n-terminal contact, by means of lithography.
  • the second terminal contact extends from the dielectric material 5 via the p-type semiconductor region and the active one
  • the second Anschlußkotkat serves as an n-contact for contacting the n-type semiconductor region.
  • the side surfaces of the formed second terminal contact are passivated.
  • the passivation takes place in particular by means of a dielectric material
  • silicon dioxide for example, silicon dioxide
  • FIG. 1J shows the deposition of a metal for n-contacting.
  • the metal can, for example
  • the metal for the second connection contact 8 can extend both into the n-doped semiconductor region and on the upper side of the semiconductor layer sequence 2. Subsequently, a solder layer 7 can be applied.
  • the solder layer 7 may consist of a solder metal or have this.
  • a solder blocking layer can also be deposited (not shown here). Subsequently, a carrier 6, which is in particular permanent, on the
  • the growth substrate 1 can be removed.
  • the removal can take place, for example, by means of a laser lift-off method.
  • the semiconductor layer sequence can then be separated, thereby producing a plurality of semiconductor chips.
  • the separation or separation can be done for example by means of plasma.
  • the lithography steps which are usually carried out on the n-side of the semiconductor layer sequence 2, are applied to the opposite p-side of the semiconductor layer sequence 2 displaced forward. This avoids the problem that wafers that have run-out - ie a change in lateral sizes due to the change in stress ratios within the layer structures of the wafer, for example by removing the growth substrate - with
  • Lithography masks must be edited, which must compensate for the run out. In this way, a yield loss is avoided.
  • Component 100 can be produced, the metal layer 4 as a bonding pad, in particular a p-contact as a bonding pad, on or laterally to the emission side, ie the bottom 22 of
  • the metal layer 4 simultaneously serves as a current distribution layer for the p-doped semiconductor region, as a side surface mirroring and as a bonding pad for the p-contact.
  • Process flow leads to complete mirroring of the epitaxial layer on the p-doped semiconductor side and on the side surface of the semiconductor layer sequence 2.
  • a second mirror arranged underneath for increasing the reflectivity of the chip edge region can be dispensed with.
  • the complete encapsulation of the p-doped semiconductor side and the side surfaces of the semiconductor layer sequence with a metal or lithium nitride encapsulates the
  • Epitaxial layer is etched in the area of the later bondpad,
  • the epitaxial growth substrate can be exposed.
  • the exposed growth substrate may be provided with a sacrificial layer, in particular of silicon nitride, which later removes the growth substrate by laser lift-off
  • the metal layer can be so
  • the metal layer can be used n-sided as a bonding pad as soon as the laser lifting process has removed the growth substrate and the exposed sacrificial layer.
  • FIG. 2 shows a schematic side view of an optoelectronic component 100 in accordance with FIG.
  • the component according to FIG. 2 can be produced similarly to the method of FIGS. 1A to 1K with the following changes.
  • a gold layer 9 is applied.
  • the gold layer 9 can be any gold layer 9 .
  • barrier layers can be applied. In other words, with another
  • Lithography step a gold surface available, which can be used as Bondpad Construction.
  • FIG. 3 shows a schematic side view of an optoelectronic component according to an embodiment.
  • the optoelectronic component of Figure 3 can be made similar to the method of Figures 1A to 1K with the following change.
  • a second Terminal contact 8 which in particular comprises silver
  • Lithography step are generated.
  • FIG. 4 shows a schematic side view of an optoelectronic component according to an embodiment.
  • the optoelectronic component can be produced analogously to the method of FIGS. 1A to 1K with the following
  • Lithography step can be generated a Wirebond.
  • FIGS. 5A to 5D show a method for producing an optoelectronic component according to FIG.
  • the component of FIG. 5A was produced analogously to the component of the method of FIGS. 1A to 1C. Subsequently, a sacrificial layer 3 is applied in the component of FIG. 5A.
  • the sacrificial layer 3 is
  • first and second connection layer 4, 8 are in particular formed from silicon nitride.
  • FIG. 5B it is shown that a second
  • Terminal contact 8 is generated.
  • a lithographic structuring and deposition of a metal to form a second connection contact 8, in particular an n-contact and an n-bond pad, can take place.
  • FIG. 5C shows that a dielectric material 5 is applied laterally to the semiconductor layer sequence 2.
  • the dielectric material 5 is silicon dioxide. Subsequently, a chemical-mechanical planarization can take place.
  • FIG. 5D shows that a thin-film LED chip was produced according to method step E), which has both the first connection contact 4 and the second connection contact 8 on the underside 22, ie on the emission side.

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Led Devices (AREA)

Abstract

Die Erfindung betrifft ein Verfahren zur Herstellung eines optoelektronischen Bauelements (100) mit den Schritten: A) Bereitstellen eines Wachstumssubstrats (1), B) Aufbringen einer Halbleiterschichtenfolge (2), C) Strukturieren der Halbleiterschichtenfolge (2), D) Aufbringen einer Opferschicht (3), E) Abscheiden einer Metallschicht (4), F) optional Planarisieren mit einem dielektrischen Material (5), G) Ausbilden eines zweiten Anschlusskontaktes (8) durch den aktiven Bereich (25), H) Aufbringen eines permanenten Trägers (6), und I) Ablösen des Wachstumssubstrats (1) und Freilegen der Metallschicht (4).

Description

Beschreibung
Verfahren zur Herstellung eines optoelektronischen
Bauelements und optoelektronisches Bauelement
Es wird ein Verfahren zur Herstellung eines
optoelektronischen Bauelements angegeben. Ferner wird ein optoelektronisches Bauelement angegeben. Bei optoelektronischen Bauelementen wie beispielsweise oberflächenemittierenden Leuchtdioden (LEDs) werden in der Regel auf der Emissionsseite der LED-Chips nach Ablösen eines Wachstumssubstrates Lithografieschritte angewendet. Dadurch werden sogenannte Run Out-Probleme erzeugt, also eine
Änderung lateraler Größen durch die Änderung von
Verspannungsverhältnissen innerhalb von Schichtstrukturen eines Wafers . Auf diese Weise werden Ausbeuteverluste
erzeugt . Eine Aufgabe der Erfindung ist es, ein verbessertes
optoelektronisches Bauelement bereitzustellen. Insbesondere soll durch die erfindungsgemäßen optoelektronischen
Bauelemente vermieden werden, Lithografieschritte auf Wafern mit Run Out anwenden zu müssen. Ferner ist Aufgabe der
Erfindung, ein Verfahren zur Herstellung eines
optoelektronischen Bauelements bereitzustellen, das ein optoelektronisches Bauelement mit verbesserten Eigenschaften herstellt . Diese Aufgabe wird durch ein Verfahren zur Herstellung eines optoelektronischen Bauelements gemäß dem unabhängigen
Anspruch 1 gelöst. Vorteilhafte Ausgestaltungen und/oder Weiterbildungen der Erfindung sind Gegenstand der abhängigen Ansprüche. Ferner werden diese Aufgaben durch ein optoelektronisches Bauelement gemäß dem unabhängigen Anspruch 13 gelöst. In zumindest einer Ausführungsform weist das Verfahren zur
Herstellung eines optoelektronischen Bauelements die Schritte auf :
A) Bereitstellen eines Wachstumssubstrats,
B) Aufbringen einer Halbleiterschichtenfolge, die eine
Oberseite und Unterseite, mindestens einen n-dotierten
Halbleiterbereich, mindestens einen p-dotierten
Halbleiterbereich und eine zwischen diesen
Halbleiterbereichen angeordnete aktive Schicht zur
Strahlungserzeugung aufweist, wobei die Oberseite dem
Wachstumssubstrat abgewandt und die Unterseite dem
Wachstumssubstrat zugewandt ist,
C) Strukturieren der Halbleiterschichtenfolge von der
Oberseite bis höchstens zur Unterseite der
Halbleiterschichtenfolge, insbesondere vollständiges
Strukturieren der Halbleiterschichtenfolge von der Oberseite bis zur Unterseite der Halbleiterschichtenfolge oder
vollständiges Strukturieren des p-dotierten
Halbleiterbereichs und der aktiven Schicht sowie teilweises Strukturieren des n-dotierten Halbleiterbereichs zur
Erzeugung von Seitenflächen der Halbleiterschichtenfolge,
D) Aufbringen einer Opferschicht auf die Seitenflächen der Halbleiterschichtenfolge und auf die im Schritt C)
freigelegten Oberflächen des Wachstumssubstrats, die zum Entfernen des Wachstumssubstrats durch Laserabhebeverfahren eingerichtet ist,
E) Abscheiden einer Metallschicht zur Ausbildung eines ersten Anschlusskontaktes auf die dem Wachstumssubstrat abgewandte Seite der Halbleiterschichtenfolge, auf die Seitenflächen der Halbleiterschichtenfolge und auf die Opferschicht,
F) optional Planarisieren durch Auffüllen von Bereichen lateral zur Halbleiterschichtenfolge mit einem dielektrischen Material bis mindestens zur Oberseite der
Halbleiterschichtenfolge,
G) Ausbilden mindestens oder genau eines zweiten
Anschlusskontaktes durch den aktiven Bereich,
H) Aufbringen eines permanenten Trägers auf die dem
Wachstumssubstrat abgewandte Seite der
Halbleiterschichtenfolge, und
I) Ablösen des Wachstumssubstrats und Freilegen der
Metallschicht . Gemäß zumindest einer Ausführungsform des Verfahrens weist dieses einen Schritt A) auf, Bereitstellen eines
Wachstumssubstrats. Bei dem Wachstumssubstrat kann es sich beispielsweise um einen Wafer handeln. Der Wafer kann ein Material aufweisen, das ausgewählt ist aus einer Gruppe, die Silizium, Siliziumcarbid, Galliumnitrid, Germanium, Saphir, Metall, Kunststoff oder Glas und Kombinationen daraus umfasst. Insbesondere ist das Wachstumssubstrat ein
Saphirsubstrat. Beispielsweise ist das Saphirsubstrat ein vorstrukturiertes Saphirsubstrat (PSS-Saphirsubstrat) .
Gemäß zumindest einer Ausführungsform des Verfahrens weist dieses einen Schritt B) auf, Aufbringen einer
Halbleiterschichtenfolge. Die Halbleiterschichtenfolge weist eine Oberseite auf, die dem Wachstumssubstrat abgewandt ist. Die Halbleiterschichtenfolge weist eine Unterseite auf, die dem Wachstumssubstrat zugewandt ist. Mit anderen Worten bildet die Unterseite im fertigen Bauelement insbesondere die Strahlungsaustrittsfläche, also die Fläche, die der Wachstumsrichtung der Halbleiterschichtenfolge senkrecht angeordnet ist.
Die Halbleiterschichtenfolge weist mindestens einen n- dotierten Halbleiterbereich, mindestens einen p-dotierten Halbleiterbereich und eine zwischen diesen
Halbleiterbereichen angeordnete aktive Schicht zur
Strahlungserzeugung auf. Bei dem n-dotierten und p-dotierten Halbleiterbereich handelt es sich insbesondere jeweils um eine n-dotierte beziehungsweise p-dotierte Halbleiterschicht. Die Halbleiterschichten basieren bevorzugt auf einem III-V- Verbindungshalbleitermaterial . Das Halbleitermaterial kann bevorzugt auf ein Nitridverbindungshalbleitermaterial
basieren. "Auf ein Nitridverbindungshalbleitermaterial basierend" bedeutet im vorliegenden Zusammenhang, dass die Halbleiterschichtenfolge oder zumindest eine Schicht davon ein III-Nitrid-Verbindungshalbleitermaterial, vorzugsweise InxAlyGa]__x_yN, umfasst, wobei 0 < x < 1, 0 < y < 1 und x + y
< 1. Dabei muss dieses Material nicht zwingend eine
mathematisch exakte Zusammensetzung nach obiger Formel aufweisen. Vielmehr kann es einen oder mehrere Dotierstoffe sowie zusätzliche Bestandteile aufweisen, die die
charakteristischen physikalischen Eigenschaften des
InxAlyGa]__x_yN-Materials im Wesentlichen nicht ändern. Der Einfachheit halber beinhaltet obige Formel jedoch nur die wesentlichen Bestandteile des Kristallgitters (In, AI, Ga, N) , auch wenn diese teilweise durch geringe Mengen weiterer Stoffe ersetzt sein können. Das optoelektronische Bauelement beinhaltet eine aktive
Schicht mit mindestens einem pn-Übergang und/oder mit einer oder mit mehreren Quantentopfstrukturen . Im Betrieb des optoelektronischen Bauelements wird in der aktiven Schicht eine elektromagnetische Strahlung erzeugt. Eine Wellenlänge oder ein Wellenlängenmaximum der Strahlung liegt bevorzugt im ultravioletten und/oder sichtbaren Bereich, insbesondere bei Wellenlängen zwischen einschließlich 200 nm und 680 nm, zum Beispiel zwischen einschließlich 350 nm und 480 nm, besonders bevorzugt zwischen einschließlich 420 nm und 460nm.
Gemäß zumindest einer Ausführungsform handelt es sich bei dem optoelektronischen Bauelement um eine Leuchtdiode, kurz LED. Das Bauelement ist dann bevorzugt dazu eingerichtet, blaues Licht oder weißes Licht zu emittieren.
Gemäß zumindest einer Ausführungsform weist die
Halbleiterschichtenfolge eine aktive Schicht auf. Die aktive Schicht ist zwischen den Halbleiterbereichen angeordnet.
Insbesondere ist die aktive Schicht sowohl zum n-dotierten als auch zum p-dotierten Halbleiterbereich in direktem
Kontakt angeordnet. Direkt meint hier, direkter mechanischer und/oder elektrischer Kontakt. Der aktive Bereich der
Halbleiterschichtenfolge ist insbesondere zur
Strahlungserzeugung, also zur Emission oder Absorption von Strahlung, eingerichtet. Bevorzugt ist der aktive Bereich überall entlang der gesamten lateralen Ausdehnung zur
Emission oder Absorption von Strahlung eingerichtet und bildet dort eine Leuchtfläche oder Detektionsfläche .
Beispielsweise ist die aktive Schicht innerhalb des aktiven Bereichs zusammenhängend ausgebildet. Es kann der aktive Bereich auch eine pixelierte oder segmentierte Leuchtfläche bilden .
Gemäß zumindest einer Ausführungsform kann dem p-dotierten Halbleiterbereich eine StromaufWeitungsstruktur nachgeordnet sein. Die StromaufWeitungsstruktur ist insbesondere eine transparente elektrisch leitfähige Schicht. Auf diese Weise wird eine gute Stromaufweitung in der
Halbleiterschichtenfolge erzielt. Die StromaufWeitungsschicht kann vorzugsweise ein transparentes leitfähiges Oxid (TCO = Transparent Conductive Oxide) , wie zum Beispiel ITO
aufweisen .
Transparente, elektrisch leitende Oxide (TCO) sind
transparente, elektrisch leitende Materialien, in der Regel Metalloxide, wie beispielsweise Zinkoxid, Zinnoxid,
Cadmiumoxid, Titanoxid, Indiumoxid, Indiumzinnoxid (ITO) oder Aluminiumzinkoxid (AZO) . Neben binären
MetallsauerstoffVerbindungen wie beispielsweise ZnO, Sn02 oder Ιη2θ3 gehören auch ternäre MetallsauerstoffVerbindungen wie beispielsweise Zn2SnOzi, CdSn03, ZnSn03, Mgln20zi, Galn03, Ζη2ΐη2θ5 oder In4Sn30]_2 oder Mischungen unterschiedlicher transparenter, leitender Oxide zu der Gruppe der TCOs .
Weiterhin entsprechen die TCOs nicht zwingend einer
stöchiometrischen Zusammensetzung und können auch p- oder n- dotiert sein.
Gemäß zumindest einer Ausführungsform kann der
StromaufWeitungsstruktur eine Passivierungsschicht
nachgeordnet sein. Die Passivierungsschicht kann ganzflächig auf der StromaufWeitungsstruktur angeordnet sein.
Insbesondere kann die Passivierungsschicht einen
dielektrischen Spiegel bilden. Insbesondere weist die
Passivierungsschicht ein dielektrisches Material,
beispielsweise Siliziumdioxid oder Siliziumnitrid, auf.
Gemäß zumindest einer Ausführungsform weist das Verfahren den Schritt C) auf, Strukturieren der Halbleiterschichtenfolge von der Oberseite bis zur Unterseite der
Halbleiterschichtenfolge zur Erzeugung von Seitenflächen der Halbleiterschichtenfolge . Das Strukturieren im Schritt C) kann mittels Lithografie erfolgen. Insbesondere werden dabei Seitenflächen der
Halbleiterschichtenfolge erzeugt, insbesondere Mesaflanken. Damit entstehen sogenannte Halbleiterchipgräben und ein sogenannter Bondpadbereich wird geätzt.
Vorzugsweise erfolgt das Strukturieren von der Oberseite, also insbesondere von dem p-dotierten Halbleiterbereich, über die aktive Schicht zum n-dotierten Halbleiterbereich bis zum Wachstumssubstrat .
Das Wachstumssubstrat weist somit nach Schritt C) eine größere laterale Ausdehnung als die Halbleiterschichtenfolge auf . Gemäß zumindest einer Ausführungsform des Verfahrens weist dieses einen Schritt D) auf, Aufbringen einer Opferschicht auf die Seitenflächen der Halbleiterschichtenfolge und auch im Schritt C) freigelegte Oberflächen des Wachstumssubstrats, die zum Entfernen des Wachstumssubstrats durch
Laserabhebeverfahren eingerichtet ist. Vorzugsweise umfasst oder besteht die Opferschicht aus Siliziumnitrid oder
Siliziumdioxid. Damit ist das Wachstumssubstrat in einem anschließenden Verfahrensschritt leicht ablösbar, denn die Opferschicht zersetzt sich zumindest teilweise bei dem sogenannten Laserabhebeverfahren (Laser-Lift-Off) und erzeugt damit eine vollständige Trennung des Wachstumssubstrats.
Im Fall der Verwendung eines Wachstumssubstrats, das sich nicht für ein Laserabhebeverfahren eignet, kann alternativ ein mechanisches oder chemisches Trennverfahren angewandt werden. In diesem Fall übernimmt die Opferschicht auch die Funktion einer Schutzschicht für die nachgeordneten
Schichten .
Dass eine Schicht oder ein Element "auf" oder "über" einer anderen Schicht oder einem anderen Element angeordnet oder aufgebracht ist, kann dabei hier und im Folgenden bedeuten, dass die eine Schicht oder das eine Element unmittelbar in direktem mechanischem und/oder elektrischem Kontakt auf der anderen Schicht oder dem anderen Element angeordnet ist. Weiterhin kann es auch bedeuten, dass die eine Schicht oder das eine Element mittelbar auf beziehungsweise über der anderen Schicht oder dem anderen Element angeordnet ist. Dabei können dann weitere Schichten und/oder Elemente zwischen der einen und der anderen Schicht beziehungsweise zwischen dem einen und dem anderen Element angeordnet sein.
Gemäß zumindest einer Ausführungsform kann das Verfahren einen zusätzlichen Schritt aufweisen, Rückschieifen und/oder Polieren der Oberseite der Halbleiterschichtenfolge.
Gemäß zumindest einer Ausführungsform des Verfahrens weist dieses einen zusätzlichen Schritt auf, Strukturieren der Passivierungsschicht. Damit kann ein leichter Zugang zur StromaufWeitungsstruktur erzeugt werden. Das Strukturieren der Passivierungsschicht kann beispielsweise lithografisch erfolgen .
Gemäß zumindest einer Ausführungsform weist das Verfahren einen Schritt E) auf, Abscheiden einer Metallschicht zur Ausbildung eines ersten Anschlusskontaktes auf die dem
Wachstumssubstrat abgewandte Seite der Halbleiterschichtenfolge und auf die Seitenflächen der
Halbleiterschichtenfolge und auf die Opferschicht.
Insbesondere erfolgt die Abscheidung strukturiert durch ein Ätzverfahren mit Lackmaske oder durch eine Abhebetechnik. Beispielsweise enthält die Metallschicht Gold oder Silber oder Aluminium.
Insbesondere bildet der erste Anschlusskontakt einen p- Anschlusskontakt . Mit anderen Worten bildet der p- Anschlusskontakt den p-Kontakt der Halbleiterschichtenfolge. Der p-Anschlusskontakt kann zum Beispiel ein Bondpad und/oder ein oder mehrere Kontaktstege oder eine Kontaktfläche
aufweisen .
Insbesondere bedeckt die Metallschicht sowohl die
Seitenflächen der Halbleiterschichtenfolge als auch die
Oberseite der Halbleiterschichtenfolge und die Opferschicht zumindest bereichsweise oder vollständig. Vorzugsweise übernimmt die Metallschicht damit drei Funktionen. Zum einen die Funktion des p-Anschlusskontaktes . Zum anderen
verspiegelt oder verkapselt die Metallschicht die
Seitenflächen der Halbleiterschichtenfolge, die insbesondere Mesaflanken darstellen. Und zum Dritten bildet die
Metallschicht eine sogenannte Bondpadfläche, die in Schritt I) freigelegt wird.
Gemäß zumindest einer Ausführungsform des Verfahrens weist dieses einen Schritt F) auf, Planarisieren durch Auffüllen von Bereichen lateral zur Halbleiterschichtenfolge mit einem dielektrischen Material bis mindestens zur Oberseite der
Halbleiterschichtenfolge. Insbesondere kann das dielektrische Material Siliziumdioxid sein. Das Planarisieren kann
beispielsweise mittels chemisch-mechanischem Polieren (CMP) erfolgen. Mit anderen Worten werden durch das Planarisieren im Schritt F) die Höhenunterschiede ausgeglichen und damit können anschließende Verfahrensschritte leichter durchgeführt werden. Zudem können Topografien für sogenanntes Waferbonden vermieden werden.
Gemäß zumindest einer Ausführungsform kann nach
Verfahrensschritt E) oder F) ein zusätzlicher Schritt
erfolgen, Abscheiden eines dielektrischen Materials auf die Halbleiterschichtenfolge und/oder die Metallschicht.
Insbesondere bilden das dielektrische Material der im Schritt F) erzeugten Planarisierung und das zusätzlich aufgebrachte dielektrische Material eine Umhüllung der
Halbleiterschichtenfolge .
Gemäß zumindest einer Ausführungsform des Verfahrens weist dieses einen Schritt G) auf, Ausbilden eines zweiten
Anschlusskontaktes durch den aktiven Bereich. Insbesondere ist der zweite Anschlusskontakt ein n-Anschlusskontakt . Mit anderen Worten kontaktiert der n-Anschlusskontakt den n- dotierten Halbleiterbereich. Vorzugsweise ragt der n- Anschlusskontakt zumindest von der Oberseite der
Halbleiterschichtenfolge über den aktiven Bereich in den n- dotierten Halbleiterbereich.
Gemäß zumindest einer Ausführungsform ist der zweite
Anschlusskontakt in Seitenansicht auf das optoelektronische Bauelement als annähernde Rechteckform ausgeformt, wobei die Seitenflächen des zweiten Anschlusskontaktes mit einem dielektrischen Material passiviert sind. Durch die
Abscheidung von Siliziumdioxid oder Siliziumnitrid kann das dielektrische Material erzeugt werden. Das dielektrische Material kann zur Passivierung der Schichten auf das p- Potential dienen. Die Kontaktierungsflache zum n-dotierten Halbleiterbereich kann durch eine anisotrope Rückätzung erfolgen . Gemäß zumindest einer Ausführungsform des Verfahrens weist dieses einen Verfahrensschritt H) auf, Aufbringen eines permanenten Trägers auf die dem Wachstumssubstrat abgewandte Seite. Der Träger kann beispielsweise Silizium, Germanium, Metall, Keramik, Leiterplatte, Molybdän umfassen oder daraus bestehen. Zwischen dem Träger und dem Wachstumssubstrat kann ein Lotmetall und/oder eine Lotsperre aufgebracht werden.
Gemäß zumindest einer Ausführungsform des Verfahrens weist dieses einen Verfahrensschritt I) auf, Ablösen des
Wachstumssubstrats und Freilegen der Metallschicht. Das
Ablösen kann beispielsweise mit einem Laserabhebeverfahren, also mit dem Laser-Lift-Off-Verfahren erfolgen. Damit wird das Wachstumssubstrat entfernt. Optional kann eine nasschemische Entfernung der Opferschicht oder der Opferschichtrückstände erfolgen. Damit wird die Metallschicht freigelegt und kann als Bondpad dienen.
Insbesondere bildet die Metallschicht in Seitenansicht eine Ebene mit der Unterseite der Halbleiterschichtenfolge.
Gemäß zumindest einer Ausführungsform erfolgt nach Schritt G) kein weiterer Lithografieschritt. Insbesondere erfolgen die Schritte A) bis G) in der oben beschriebenen Reihenfolge, wobei nach Schritt G) kein Lithografieschritt erfolgt.
Gemäß zumindest einer Ausführungsform ist die im Schritt E) abgeschiedene Metallschicht ein p-Anschlusskontakt und bildet eine Verspiegelung auf den Seitenflächen der Halbleiterschichtenfolge. Zusätzlich kann die Metallschicht ein Bondpad, zumindest nach Schritt I), bilden.
Gemäß zumindest einer Ausführungsform erfolgt nach
Verfahrensschritt I) ein zusätzlicher Schritt, Vereinzeln oder Durchtrennen der Halbleiterschichtenfolge zur Erzeugung von mehreren Halbleiterchips.
Gemäß zumindest einer Ausführungsform umfasst die
Opferschicht Siliziumnitrid oder besteht daraus und/oder das dielektrische Material umfasst Siliziumoxid oder besteht daraus .
Gemäß zumindest einer Ausführungsform ist die laterale
Ausdehnung der Halbleiterschichtenfolge und des Trägers, vorzugsweise nach Schritt I), also des fertigen Bauteils oder Bauelements gleich. Mit anderen Worten unterscheidet sich die laterale Ausdehnung der Halbleiterschichtenfolge von der lateralen Ausdehnung des Trägers um maximal 0,1; 0,5; 1; 2 oder 5 %.
Gemäß zumindest einer Ausführungsform ist die im Schritt E) abgeschiedene Metallschicht ein p-Anschlusskontakt und weist eine Dicke von mindestens 10 nm oder 30 nm auf. Mit anderen Worten ist die Metallschicht reflektierend ausgeformt. Die Oberseite der Halbleiterschichtenfolge wird von der
Metallschicht bedeckt. Insbesondere erfolgt die
Strahlungsemission der aktiven Schicht über die Unterseite der Halbleiterschichtenfolge, wobei die Metallschicht
seitlich und in einer Ebene zum n-dotierten Halbleiterbereich angeordnet ist. Insbesondere ist die Ebene senkrecht zur Wachstumsrichtung der Halbleiterschichtenfolge orientiert. Gemäß zumindest einer Ausführungsform ist der im Schritt G) ausgebildete zweite Anschlusskontakt ein n-Anschlusskontakt , wobei der n-Anschlusskontakt seitlich und in einer Ebene zum n-dotierten Halbleiterbereich angeordnet ist.
Gemäß zumindest einer Ausführungsform ist der im Schritt G) ausgebildete zweite Anschlusskontakt ein n-Anschlusskontakt, wobei der n-Anschlusskontakt und die Metallschicht Aluminium aufweisen oder daraus bestehen.
Gemäß zumindest einer Ausführungsform erfolgt das Freilegen der Metallschicht im Schritt I) durch nasschemische
Entfernung der Opferschicht. Gemäß zumindest einer Ausführungsform erfolgt zwischen den Schritten D) und E) ein zusätzlicher Schritt, Abscheiden einer Goldschicht auf einen Bereich der Opferschicht, die auf der Oberfläche des Wachstumssubstrats angeordnet ist. Mit anderen Worten bildet damit die Goldschicht im fertigen
Bauelement ein Bondpad.
Gemäß zumindest einer Ausführungsform ist der im Schritt G) ausgebildete zweite Anschlusskontakt ein n-Anschlusskontakt und umfasst Silber oder ist aus Silber geformt. Der p- Anschlusskontakt kann zusätzlich ebenfalls aus Silber oder aus Aluminium geformt sein oder diese umfassen.
Gemäß zumindest einer Ausführungsform ist die Metallschicht aus Gold geformt.
Die Erfindung betrifft ferner ein optoelektronisches
Bauelement. Vorzugsweise wird das optoelektronische
Bauelement mit einem oben beschriebenen Verfahren hergestellt. Dabei gelten alle Definitionen und Ausführungen, die zum Verfahren gemacht werden, auch für das
optoelektronische Bauelement und umgekehrt. Weitere Vorteile, vorteilhafte Ausführungsformen und
Weiterbildungen ergeben sich aus den im Folgenden in
Verbindung mit den Figuren beschriebenen
Ausführungsbeispielen. Es zeigen: Die Figuren 1A bis 1K ein Verfahren zur Herstellung eines
optoelektronischen Bauelements gemäß einer Ausführungsform, die Figuren 2 bis 5D zeigen jeweils ein Verfahren zur
Herstellung eines optoelektronischen Bauelements gemäß einer Ausführungsform.
In den Ausführungsbeispielen und Figuren können gleiche, gleichartige oder gleich wirkende Elemente jeweils mit denselben Bezugszeichen versehen sein. Die dargestellten Elemente und deren Größenverhältnisse untereinander sind nicht als maßstabsgerecht anzusehen. Vielmehr können einzelne Elemente, wie zum Beispiel Schichten, Bauteile, Bauelemente und Bereiche, zur besseren Darstellbarkeit und/oder zum besseren Verständnis übertrieben groß dargestellt werden.
Die Figuren 1A bis 1K zeigen ein Verfahren zur Herstellung eines optoelektronischen Bauelements. In Figur 1A wird ein Wachstumssubstrat 1, beispielsweise aus einem vorstrukturierten Saphirsubstrat, bereitgestellt. Auf diesem Wachstumssubstrat 1 wird eine Halbleiterschichtenfolge 2 aus einem n-Halbleiterbereich 23, einer aktiven Schicht (hier nicht gezeigt) und einem p-dotierten Halbleiterbereich 24 aufgebracht. Dem p-dotierten Halbleiterbereich 24 werden eine StromaufWeitungsstruktur 12, insbesondere aus ITO, und anschließend eine Passivierungsschicht 10, insbesondere aus Siliziumdioxid, nachgeordnet.
Die Halbleiterschichtenfolge 2 weist eine Oberseite 21 auf, die dem Wachstumssubstrat 1 abgewandt ist, und eine
Unterseite 22 auf, die dem Wachstumssubstrat 1 zugewandt ist.
Die Passivierungsschicht 10 kann als dielektrischer Spiegel dienen. Zwischen dem Aufbringen der StromaufWeitungsstruktur 12, die insbesondere zur p-Kontaktierung dient, und der
Passivierungsschicht 10 kann ein Temperschritt erfolgen.
In Figur 1B ist das Strukturieren der
Halbleiterschichtenfolge 2 von der Oberseite 21 bis höchstens zur Unterseite 22 der Halbleiterschichtenfolge 2 zur
Erzeugung von Seitenflächen 26 der Halbleiterschichtenfolge 2 gezeigt. Das Strukturieren erfolgt insbesondere
lithografisch .
In Figur IC ist das Abscheiden einer Opferschicht 3 auf die Seitenflächen 26 der Halbleiterschichtenfolge 2 und auf die im Schritt C) freigelegten Oberflächen 11 des
Wachstumssubstrates 1 gezeigt. Die Opferschicht 3 dient zum späteren Entfernen des Wachstumssubstrates 1 durch
Laserabhebeverfahren, die beispielsweise im Schritt I) erfolgt .
Optional kann nach dem Aufbringen der Opferschicht 3 ein Rückschieifen und/oder Polieren auf der Oberseite 21 oder den Seitenflächen 26 der Halbleiterschichtenfolge 2 erfolgen. In Figur 1D ist das lithografische Strukturieren der
Passivierungsschicht 10 gezeigt. Damit werden insbesondere p- Kontaktöffnungen geschaffen, um einen Zugang zur
StromaufWeitungsstruktur 12 zu erreichen. Damit kann ein p- Anschlusskontakt ausgeformt werden.
In Figur IE ist das Abscheiden einer Metallschicht 4 zur Ausbildung eines ersten Anschlusskontaktes gezeigt. Das
Abscheiden erfolgt strukturiert und lithografisch .
Insbesondere ist die Metallschicht 4 aus Aluminium geformt. Die Metallschicht 4 wird insbesondere zumindest bereichsweise auf der Oberseite 21 der Halbleiterschichtenfolge 2, auf den Seitenflächen 26 der Halbleiterschichtenfolge 2 und auf die freigelegten Oberflächen 11 des Wachstumssubstrates 1 angeordnet. Zwischen den freigelegten Oberflächen 11 des Wachstumssubstrates 1 und der Metallschicht 4 ist die
Opferschicht 3 angeordnet. Die Metallschicht 4 dient damit zum Anschluss der Halbeiterschichtenfolge 2 über die
StromaufWeitungsstruktur 12, also insbesondere der p-
Kontaktschicht . Zum anderen dient die Metallschicht 4 als Verspiegelung und/oder Verkapselung der Seitenflächen 26 der Halbleiterschichtenfolge 2 und als Bondpadfläche, die in einem späteren Verfahrensschritt freigelegt wird.
In Figur 1F ist der optionale Schritt das Planarisieren durch Auffüllen von Bereichen lateral zur Halbleiterschichtenfolge 2 mit einem dielektrischen Material 5 bis mindestens zur Oberseite der Halbleiterschichtenfolge 2 gezeigt.
Insbesondere erstreckt sich das dielektrische Material 5 in Seitenansicht gesehen auf Höhe der Metallschicht 4, die über der Halbleiterschichtenfolge 2 angeordnet ist. Insbesondere ist das dielektrische Material 5 Siliziumdioxid. Vorzugsweise wird das dielektrische Material 5 lateral zur
Halbleiterschichtenfolge 2 und/oder über der Oberseite 21 der Halbleiterschichtenfolge 2 angeordnet. Das Planarisieren kann chemisch und mechanisch erfolgen.
Damit werden Höhenunterschiede oder Topografieunterschiede für das Waferbonden vermieden.
Die Figur IG zeigt die Abscheidung von weiterem
dielektrischem Material 5 über der Halbleiterschichtenfolge 2. Mit anderen Worten wird damit auch die auf der
Halbleiterschichtenfolge 2 angeordnete Metallschicht 4 von dem dielektrischen Material 5 ummantelt. In Figur 1H ist das Ausbilden eines zweiten
Anschlusskontaktes 8 durch den aktiven Bereich gezeigt.
Insbesondere erfolgt die Ausbildung des zweiten
Anschlusskontaktes 8, der insbesondere ein n-Anschlusskontakt ist, mittels Lithografie. Mit anderen Worten erstreckt sich der zweite Anschlusskontakt von dem dielektrischen Material 5 über den p-dotierten Halbleiterbereich und den aktiven
Bereich in den n-dotierten Halbleiterbereich. Damit dient der zweite Anschlusskotkat als n-Kontakt zur Kontaktierung des n- Halbleiterbereichs .
In Figur II werden die Seitenflächen des gebildeten zweiten Anschlusskontaktes passiviert. Die Passivierung erfolgt insbesondere mittels einem dielektrischen Material,
beispielsweise Siliziumdioxid.
Die Passivierung des zweiten Anschlusskontaktes kann vorerst vollständig, das heißt auf den gesamten Oberflächen des zweiten Anschlusskontaktes, erfolgen. Anschließend kann eine anisotrope Rückätzung zur Freilegung des zweiten Anschlusskontaktes, also des Anschlusses zum n-dotierten Halbleiterbereich, erfolgen. In Figur 1J ist das Abscheiden eines Metalls zur n- Kontaktierung gezeigt. Das Metall kann beispielsweise
Aluminium sein und gleichzeitig als Spiegel dienen. Das Metall für den zweiten Anschlusskontakt 8 kann sich sowohl in den n-dotierten Halbleiterbereich als auch auf der Oberseite der Halbleiterschichtenfolge 2 erstrecken. Anschließend kann eine Lotschicht 7 aufgebracht werden. Die Lotschicht 7 kann aus einem Lotmetall bestehen oder dieses aufweisen.
Alternativ oder zusätzlich kann auch eine Lotsperrschicht abgeschieden werden (hier nicht gezeigt) . Anschließend kann ein Träger 6, der insbesondere permanent ist, auf die
Lotschicht 7 aufgebracht werden. In einem anschließenden Verfahrensschritt kann das Wachstumssubstrat 1 entfernt werden. Das Entfernen kann beispielsweise mittels eines Laserabhebeverfahrens erfolgen. Optional kann die
Opferschicht durch nasschemische Entfernung entfernt werden.
Die Halbleiterschichtenfolge kann anschließend getrennt werden und damit mehrere Halbleiterchips erzeugt werden. Das Vereinzeln oder Trennen kann beispielsweise mittels Plasma erfolgen.
Insbesondere sind die laterale Ausdehnung der
Halbleiterschichtenfolge 2 und die laterale Ausdehnung des Trägers 6 gleich groß.
Die Lithografieschritte, die üblicherweise auf der n-Seite der Halbleiterschichtenfolge 2 ausgeführt werden, werden auf die gegenüberliegende p-Seite der Halbleiterschichtenfolge 2 vorverlagert. Dadurch wird die Problematik vermieden, dass Wafer, die Run Out aufweisen - also eine Änderung lateraler Größen durch die Änderung von Verspannungsverhältnissen innerhalb der Schichtstrukturen des Wafers, beispielsweise durch das Entfernen des Wachstumssubstrats - mit
Lithografiemasken bearbeitet werden müssen, die den Run Out kompensieren müssen. Auf diese Weise wird ein Ausbeuteverlust vermieden. Insbesondere kann ein optoelektronisches
Bauelement 100 erzeugt werden, das eine Metallschicht 4 als Bondpad, insbesondere einen p-Kontakt als Bondpad, auf oder lateral zur Emissionsseite, also zur Unterseite 22 der
Halbleiterschichtenfolge 2, aufweist. Die Metallschicht 4 dient gleichzeitig als Stromverteilungsschicht für den p- dotierten Halbleiterbereich, als Seitenflächenverspiegelung und als Bondpad für den p-Kontakt.
Bei Lithografieschritten auf dem n-dotierten
Halbleiterbereich müssen grundsätzlich Run Out-Probleme berücksichtigt werden. Durch den Wegfall dieser Problematik kann die Ausbeute erhöht werden. Der hier beschriebene
Prozessfluss führt zu einer vollständigen Verspiegelung der Epitaxieschicht auf der p-dotierten Halbleiterseite und an der Seitenfläche der Halbleiterschichtenfolge 2. Ein darunter angeordneter zweiter Spiegel zur Erhöhung der Reflektivität des Chiprandbereiches (Combo-Spiegel) kann entfallen. Die vollständige Verkapselung der p-dotierten Halbleiterseite und der Seitenflächen der Halbleiterschichtenfolge mit einem Metall beziehungsweise Lithiumnitrid verkapselt die
Halbleiterschichtenfolge ideal und trägt somit zur
Bauteilzuverlässigkeit bei.
Durch eine p-seitige Mesaätzung, bei der zusätzlich die
Epitaxieschicht im Bereich des späteren Bondpads geätzt wird, kann das Epitaxie-Wachstumssubstrat freigelegt werden. Das freigelegte Wachstumssubstrat kann mit einer Opferschicht, insbesondere aus Siliziumnitrid, die später ein vollflächiges Entfernen des Wachstumssubstrats durch Laser-Lift-Off
ermöglicht, erfolgen. Die Metallschicht kann derart
aufgebracht werden, dass sie elektrischen Kontakt zum p- dotierten Halbleiterbereich oder zu einer vorher
aufgebrachten p-Anschlussschicht hat und zugleich auf der Opferschicht im Bereich des Bondpads angeordnet ist. Die Metallschicht kann n-seitig als Bondpad genutzt werden, sobald das Laserabhebeverfahren das Wachstumssubstrat und die freiliegende Opferschicht entfernt hat.
Die Figur 2 zeigt eine schematische Seitenansicht eines optoelektronischen Bauelements 100 gemäß einer
Ausführungsform. Das Bauelement gemäß der Figur 2 kann ähnlich dem Verfahren der Figuren 1A bis 1K mit folgenden Änderungen hergestellt werden. Vor Abscheiden der
Metallschicht 4 (Verfahrensschritt der Figur IE) wird eine Goldschicht 9 aufgebracht. Die Goldschicht 9 kann
lithografisch strukturiert abgeschieden werden. Insbesondere erfolgt die Abscheidung auf die freigelegte Oberfläche 11 des Wachstumssubstrats 1 lateral zur Halbleiterschichtenfolge 2. Optional können weitere Barriereschichten aufgebracht werden. Mit anderen Worten steht mit einem weiteren
Lithografieschritt eine Goldoberfläche zur Verfügung, die als Bondpadfläche eingesetzt werden kann.
Die Figur 3 zeigt eine schematische Seitenansicht eines optoelektronischen Bauelements gemäß einer Ausführungsform.
Das optoelektronische Bauelement der Figur 3 kann ähnlich dem Verfahren der Figuren 1A bis 1K hergestellt werden mit folgender Änderung. Hier wird lithografisch ein zweiter Anschlusskontakt 8, der insbesondere Silber umfasst,
aufgebracht. Insbesondere erstreckt sich der zweite
Anschlusskontakt 8 nicht an den
Halbleiterschichtenfolgenrändern . Damit kann eine bessere Kontaktverspiegelung mittels eines weiteren
Lithografieschritts erzeugt werden.
Insbesondere sind die Seitenflächen 26 der
Halbleiterschichtenfolge 2 frei von Silber. Damit kann
Korrosion und ein möglicher Kurzschluss vermieden werden.
Die Figur 4 zeigt eine schematische Seitenansicht eines optoelektronischen Bauelements gemäß einer Ausführungsform. Das optoelektronische Bauelement kann analog dem Verfahren der Figuren 1A bis 1K hergestellt werden mit folgender
Änderung. Im hier beschriebenen Verfahren wird die
Metallschicht 4 nur auf der Oberseite 21 der
Halbleiterschichtenfolge 2 angeordnet. Zusätzlich wird eine Goldschicht 9 sowohl auf der Oberfläche der Opferschicht 3 als auch auf den Seitenflächen 26 der
Halbleiterschichtenfolge 2 und auf der Oberfläche 21 der Halbleiterschichtenfolge 2 angeordnet. Dies kann
lithografisch erfolgen. Durch den zusätzlichen
Lithografieschritt kann ein Wirebond erzeugt werden. Der Verlust der Silberverspiegelung an den Seitenflächen der Halbleiterschichtenfolge 2 und an der Randzone der
Halbleiterschichtenfolge 2 kann mit dem Vorteil ausgeglichen werden, wenn Silber als Metallschicht 4 verwendet wird. Die Figuren 5A bis 5D zeigen ein Verfahren zur Herstellung eines optoelektronischen Bauelements gemäß einer
Ausführungsform. Das Bauelement der Figur 5A wurde analog dem Bauelement des Verfahrens der Figuren 1A bis IE hergestellt. Anschließend wird im Bauelement der Figur 5A eine Opferschicht 3 aufgebracht. Die Opferschicht 3 ist
insbesondere aus Siliziumnitrid geformt. Damit kann eine Trennung der ersten und zweiten Anschlussschicht 4, 8
erfolgen. In Figur 5B ist gezeigt, dass ein zweiter
Anschlusskontakt 8 erzeugt wird. Es kann eine lithografische Strukturierung und Abscheidung eines Metalls zur Ausbildung eines zweiten Anschlusskontakts 8, insbesondere eines n- Kontakts und eines n-Bondpads erfolgen.
In Figur 5C ist gezeigt, dass ein dielektrisches Material 5 lateral zur Halbleiterschichtenfolge 2 aufgebracht wird.
Insbesondere ist das dielektrische Material 5 Siliziumdioxid. Anschließend kann ein chemisch-mechanisches Planarisieren erfolgen.
In Figur 5D ist gezeigt, dass ein Dünnfilm-LED-Chip nach Verfahrensschritt E) erzeugt wurde, der sowohl den ersten Anschlusskontakt 4 als auch den zweiten Anschlusskontakt 8 auf der Unterseite 22, also auf der Emissionsseite, aufweist.
Die in Verbindung mit den Figuren beschriebenen
Ausführungsbeispielen und deren Merkmale können gemäß
weiterer Ausführungsbeispiele auch miteinander kombiniert werden, auch wenn solche Kombinationen nicht explizit in den Figuren gezeigt sind. Weiterhin können die in Verbindung mit den Figuren beschriebenen Ausführungsbeispiele zusätzliche oder alternative Merkmale gemäß der Beschreibung im
allgemeinen Teil aufweisen.
Die Erfindung ist nicht durch die Beschreibung anhand der Ausführungsbeispiele auf diese beschränkt. Vielmehr umfasst die Erfindung jedes neue Merkmal sowie jede Kombination von Merkmalen, was insbesondere jede Kombination von Merkmalen in den Patentansprüchen beinhaltet, auch wenn dieses Merkmal oder diese Kombinationen selbst nicht explizit in den
Patentansprüchen oder Ausführungsbeispielen angegeben ist.
Diese Patentanmeldung beansprucht die Priorität der deutschen Patentanmeldung 10 2016 103 353.7, deren Offenbarungsgehalt hiermit durch Rückbezug aufgenommen wird.
Bezugs zeichenliste
100 optoelektronisches Bauelement
1 WachstumsSubstrat
2 Halbleiterschichtenfolge
3 Opferschicht
4 Metallschicht
5 dielektrisches Material
6 Träger
7 Lotschicht
8 zweiter Anschlusskontakt
9 Goldschicht
10 PassivierungsSchicht
11 Oberfläche des Wachstumssubstrats
12 Stromaufweitungsstruktur
21 Oberseite
22 Unterseite
23 n-dotierter Halbleiterbereich
24 p-dotierter Halbleiterbereich
25 aktive Schicht
26 Seitenflächen der Halbleiterschichtenfolge

Claims

Patentansprüche
1. Verfahren zur Herstellung eines optoelektronischen
Bauelements (100) mit den Schritten:
A) Bereitstellen eines Wachstumssubstrats (1),
B) Aufbringen einer Halbleiterschichtenfolge (2), die eine Oberseite (21) und Unterseite (22), mindestens einen n- dotierten Halbleiterbereich (23) , mindestens einen p- dotierten Halbleiterbereich (24) und eine zwischen diesen Halbleiterbereichen angeordnete aktive Schicht (25) zur
Strahlungserzeugung aufweist, wobei die Oberseite (21) dem Wachstumssubstrat (1) abgewandt und die Unterseite (22) dem Wachstumssubstrat (1) zugewandt ist,
C) Strukturieren der Halbleiterschichtenfolge (2) von der Oberseite (21) bis höchstens zur Unterseite (22) der
Halbleiterschichtenfolge (2) zur Erzeugung von Seitenflächen (26) der Halbleiterschichtenfolge (2),
D) Aufbringen einer Opferschicht (3) auf die Seitenflächen (26) der Halbleiterschichtenfolge (2) und auf im Schritt C) freigelegten Oberflächen des Wachstumssubstrats (1), die zum Entfernen des Wachstumssubstrats (1) durch
Laserabhebeverfahren eingerichtet ist,
E) Abscheiden einer Metallschicht (4) zur Ausbildung eines ersten Anschlusskontaktes auf die dem Wachstumssubstrat (1) abgewandte Seite der Halbleiterschichtenfolge (2), auf die Seitenflächen (26) der Halbleiterschichtenfolge (2) und auf die Opferschicht (3) ,
G) Ausbilden eines zweiten Anschlusskontaktes (8) durch den aktiven Bereich (25) ,
H) Aufbringen eines permanenten Trägers (6) auf die dem Wachstumssubstrat (1) abgewandte Seite der
Halbleiterschichtenfolge (2), und I) Ablösen des Wachstumssubstrats (1) und Freilegen der Metallschicht (4) .
2. Verfahren nach Anspruch 1,
das nach Schritt I) frei von Lithografieschritten ist.
3. Verfahren nach einem der vorhergehenden Ansprüche, wobei die im Schritt E) abgeschiedene Metallschicht (4) ein p-Anschlusskontakt , eine Verspiegelung auf den Seitenflächen (26) der Halbleiterschichtenfolge (2) und ein Bondpad nach Schritt I) bildet.
4. Verfahren nach einem der vorhergehenden Ansprüche, das einen zusätzlichen Schritt F) nach Schritt E) aufweist: Planarisieren durch Auffüllen von Bereichen lateral zur Halbleiterschichtenfolge (2) mit einem dielektrischen
Material (5) bis mindestens zur Oberseite (21) der
Halbleiterschichtenfolge (2).
5. Verfahren nach einem der vorhergehenden Ansprüche, wobei die Opferschicht (3) Siliziumnitrid umfasst und das dielektrische Material (5) Siliziumoxid ist.
6. Verfahren nach einem der vorhergehenden Ansprüche, wobei die laterale Ausdehnung der Halbleiterschichtenfolge (2) und des Trägers (6) des fertigen Bauteils gleich ist.
7. Verfahren nach einem der vorhergehenden Ansprüche, wobei die im Schritt E) abgeschiedene Metallschicht (4) ein p-Anschlusskontakt mit einer Dicke von mindestens 10 nm ist und die Oberseite (21) der Halbleiterschichtenfolge (2) bedeckt, wobei die Strahlungsemission der aktiven Schicht (25) über die Unterseite (22) der Halbleiterschichtenfolge (2) erfolgt, wobei die Metallschicht (4) seitlich und in einer Ebene zum n-dotierten Halbleiterbereich (23) angeordnet ist, wobei die Ebene senkrecht zur Wachstumsrichtung (1) der Halbleiterschichtenfolge (2) orientiert ist.
8. Verfahren nach einem der vorhergehenden Ansprüche, wobei der im Schritt G) ausgebildete zweite Anschlusskontakt (8) ein n-Anschlusskontakt ist, wobei der n-Anschlusskontakt seitlich und in einer Ebene zum n-dotierten Halbleiterbereich (23) angeordnet ist.
9. Verfahren nach einem der vorhergehenden Ansprüche, wobei der im Schritt G) ausgebildete zweite Anschlusskontakt (8) ein n-Anschlusskontakt ist, wobei der n-Anschlusskontakt und die Metallschicht (4) Aluminium aufweisen.
10. Verfahren nach einem der vorhergehenden Ansprüche, wobei das Freilegen der Metallschicht (4) im Schritt I) durch nasschemische Entfernung der Opferschicht (3) erfolgt.
11. Verfahren nach einem der vorhergehenden Ansprüche, wobei zwischen den Schritten D) und E) ein zusätzlicher
Schritt erfolgt: Abscheiden einer Goldschicht (9) auf einen Bereich der Opferschicht (3) , die auf der Oberfläche des Wachstumssubstrat (1) angeordnet ist.
12. Verfahren nach einem der vorhergehenden Ansprüche, wobei der im Schritt G) ausgebildete zweite Anschlusskontakt (8) ein n-Anschlusskontakt ist und Silber umfasst.
13. Verfahren nach einem der vorhergehenden Ansprüche, wobei die Metallschicht (4) aus Gold geformt ist.
14. Optoelektronisches Bauelement (100), das nach einem Verfahren gemäß zumindest einem der vorhergehenden Ansprüche erhältlich ist.
PCT/EP2017/054371 2016-02-25 2017-02-24 Verfahren zur herstellung eines optoelektronischen bauelements und optoelektronisches bauelement WO2017144683A1 (de)

Priority Applications (1)

Application Number Priority Date Filing Date Title
US15/775,817 US10622508B2 (en) 2016-02-25 2017-02-24 Method for manufacturing an optoelectronic component, and optoelectronic component

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
DE102016103353.7 2016-02-25
DE102016103353.7A DE102016103353A1 (de) 2016-02-25 2016-02-25 Verfahren zur Herstellung eines optoelektronischen Bauelements und optoelektronisches Bauelement

Publications (1)

Publication Number Publication Date
WO2017144683A1 true WO2017144683A1 (de) 2017-08-31

Family

ID=58159091

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/EP2017/054371 WO2017144683A1 (de) 2016-02-25 2017-02-24 Verfahren zur herstellung eines optoelektronischen bauelements und optoelektronisches bauelement

Country Status (3)

Country Link
US (1) US10622508B2 (de)
DE (1) DE102016103353A1 (de)
WO (1) WO2017144683A1 (de)

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2004032247A2 (de) * 2002-09-30 2004-04-15 Osram Opto Semiconductors Gmbh Strahlungsemittierendes halbleiterbauelement und verfahren zur herstellung
WO2006043796A1 (en) * 2004-10-22 2006-04-27 Seoul Opto-Device Co., Ltd. Gan compound semiconductor light emitting element and method of manufacturing the same
US20100109026A1 (en) * 2008-11-06 2010-05-06 Samsung Electro-Mechanics Co., Ltd. Light emitting device and method of manufacturing the same
EP2736087A2 (de) * 2012-11-22 2014-05-28 Kabushiki Kaisha Toshiba Lichtemittierendes Halbleiterbauelement und Herstellungsverfahren
WO2014195420A1 (de) * 2013-06-06 2014-12-11 Osram Opto Semiconductors Gmbh Leuchtdiode mit passivierungsschicht

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5670798A (en) * 1995-03-29 1997-09-23 North Carolina State University Integrated heterostructures of Group III-V nitride semiconductor materials including epitaxial ohmic contact non-nitride buffer layer and methods of fabricating same
DE102007022947B4 (de) * 2007-04-26 2022-05-05 OSRAM Opto Semiconductors Gesellschaft mit beschränkter Haftung Optoelektronischer Halbleiterkörper und Verfahren zur Herstellung eines solchen

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2004032247A2 (de) * 2002-09-30 2004-04-15 Osram Opto Semiconductors Gmbh Strahlungsemittierendes halbleiterbauelement und verfahren zur herstellung
WO2006043796A1 (en) * 2004-10-22 2006-04-27 Seoul Opto-Device Co., Ltd. Gan compound semiconductor light emitting element and method of manufacturing the same
US20100109026A1 (en) * 2008-11-06 2010-05-06 Samsung Electro-Mechanics Co., Ltd. Light emitting device and method of manufacturing the same
EP2736087A2 (de) * 2012-11-22 2014-05-28 Kabushiki Kaisha Toshiba Lichtemittierendes Halbleiterbauelement und Herstellungsverfahren
WO2014195420A1 (de) * 2013-06-06 2014-12-11 Osram Opto Semiconductors Gmbh Leuchtdiode mit passivierungsschicht

Also Published As

Publication number Publication date
DE102016103353A1 (de) 2017-08-31
US10622508B2 (en) 2020-04-14
US20190013434A1 (en) 2019-01-10

Similar Documents

Publication Publication Date Title
EP2612372B1 (de) Leuchtdiodenchip
WO2014053445A1 (de) Verfahren zur herstellung eines leuchtdioden-displays und leuchtdioden-display
EP2122697B1 (de) Strahlung emittierender halbleiterkörper mit einer für die emittierte strahlung durchlässigen, elektrisch leitenden kontaktschicht
DE102012106364B4 (de) Optoelektronischer Halbleiterchip und Verfahren zur Herstellung eines optoelektronischen Halbleiterchips
WO2014095556A1 (de) Verfahren zum herstellen von optoelektronischen halbleiterchips und optoelektronischer halbleiterchip
DE102010034665A1 (de) Optoelektronischer Halbleiterchip und Verfahren zur Herstellung von optoelektronischen Halbleiterchips
WO2009039841A1 (de) Optoelektronischer halbleiterchip, optoelektronisches bauelement und verfahren zum herstellen eines optoelektronischen bauelements
DE102007032555A1 (de) Halbleiterchip und Verfahren zur Herstellung eines Halbleiterchips
EP2057696B1 (de) Optoelektronischer halbleiterchip und verfahren zur dessen herstellung
WO2017036841A1 (de) Optoelektronisches halbleiterbauelement und verfahren zu dessen herstellung
EP2294614B1 (de) Verfahren zur herstellung einer vielzahl von optoelektronischen bauelementen
DE102015111558B4 (de) Optoelektronisches Bauelement und ein Verfahren zur Herstellung eines optoelektronischen Bauelements
EP2415086B1 (de) Verfahren zur herstellung eines optoelektronischen bauelements, optoelektronisches bauelement und bauelementanordnung mit mehreren optoelektronischen bauelementen
EP1592070B1 (de) Strahlungsemittierendes und/oder -empfangendes Halbleiterbauelement und Verfahren zur strukturierten Aufbringung eines Kontakts auf einen Halbleiterkörper
EP2599131A1 (de) Strahlungsemittierender halbleiterchip und verfahren zur herstellung eines strahlungsemittierenden halbleiterchips
DE102016113002B4 (de) Bauelemente mit verbesserter Effizienz und Verfahren zur Herstellung von Bauelementen
WO2017158046A1 (de) Lichtemittierender halbleiterchip und verfahren zur herstellung eines lichtemittierenden halbleiterchips
DE102008015253B4 (de) Verfahren zur Herstellung eines Laserbauelements und Laserbauelement
WO2017144683A1 (de) Verfahren zur herstellung eines optoelektronischen bauelements und optoelektronisches bauelement
WO2016198620A1 (de) Verfahren zur herstellung von optoelektronischen konversions-halbleiterchips und verbund von konversions-halbleiterchips
EP2283527A1 (de) Strahlung emittierender dünnfilm-halbleiterchip und verfahren zur herstellung eines strahlung emittierenden dünnfilm-halbleiterchips
WO2019002097A1 (de) Halbleiterchip mit transparenter stromaufweitungsschicht
DE10308322B4 (de) Verfahren zum Herstellen eines elektrischen Kontaktbereiches auf einer Halbleiterschicht und Bauelement mit derartigem Kontaktbereich
WO2020182621A1 (de) Verfahren zur herstellung von optoelektronischen halbleiterbauteilen und optoelektronisches halbleiterbauteil
DE10205558A1 (de) Lichtemittierendes Halbleiter-Verfahren und -Bauelement

Legal Events

Date Code Title Description
NENP Non-entry into the national phase

Ref country code: DE

121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 17707026

Country of ref document: EP

Kind code of ref document: A1

122 Ep: pct application non-entry in european phase

Ref document number: 17707026

Country of ref document: EP

Kind code of ref document: A1