KR20160018511A - 패시베이션 층을 갖는 발광 다이오드 - Google Patents

패시베이션 층을 갖는 발광 다이오드 Download PDF

Info

Publication number
KR20160018511A
KR20160018511A KR1020157034330A KR20157034330A KR20160018511A KR 20160018511 A KR20160018511 A KR 20160018511A KR 1020157034330 A KR1020157034330 A KR 1020157034330A KR 20157034330 A KR20157034330 A KR 20157034330A KR 20160018511 A KR20160018511 A KR 20160018511A
Authority
KR
South Korea
Prior art keywords
semiconductor
layer
region
connection
passivation layer
Prior art date
Application number
KR1020157034330A
Other languages
English (en)
Inventor
도르프 사빈 봄
마르쿠스 마우테
Original Assignee
오스람 옵토 세미컨덕터스 게엠베하
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 오스람 옵토 세미컨덕터스 게엠베하 filed Critical 오스람 옵토 세미컨덕터스 게엠베하
Publication of KR20160018511A publication Critical patent/KR20160018511A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/20—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a particular shape, e.g. curved or truncated substrate
    • H01L33/24—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a particular shape, e.g. curved or truncated substrate of the light emitting region, e.g. non-planar junction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/15—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components having potential barriers, specially adapted for light emission
    • H01L27/153—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components having potential barriers, specially adapted for light emission in a repetitive configuration, e.g. LED bars
    • H01L27/156—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components having potential barriers, specially adapted for light emission in a repetitive configuration, e.g. LED bars two-dimensional arrays
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/005—Processes
    • H01L33/0062—Processes for devices with an active region comprising only III-V compounds
    • H01L33/0066—Processes for devices with an active region comprising only III-V compounds with a substrate not being a III-V compound
    • H01L33/007—Processes for devices with an active region comprising only III-V compounds with a substrate not being a III-V compound comprising nitride compounds
    • H01L33/0079—
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/005—Processes
    • H01L33/0093—Wafer bonding; Removal of the growth substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/36—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes
    • H01L33/38—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes with a particular shape
    • H01L33/382—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes with a particular shape the electrode extending partially in or entirely through the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/44—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the coatings, e.g. passivation layer or anti-reflective coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/52—Encapsulations
    • H01L33/54—Encapsulations having a particular shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/52—Encapsulations
    • H01L33/56—Materials, e.g. epoxy or silicone resin
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/58—Optical field-shaping elements
    • H01L33/60—Reflective elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/62—Arrangements for conducting electric current to or from the semiconductor body, e.g. lead-frames, wire-bonds or solder balls
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12041—LED
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2933/00—Details relating to devices covered by the group H01L33/00 but not provided for in its subgroups
    • H01L2933/0008—Processes
    • H01L2933/0016—Processes relating to electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2933/00—Details relating to devices covered by the group H01L33/00 but not provided for in its subgroups
    • H01L2933/0008—Processes
    • H01L2933/0033—Processes relating to semiconductor body packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2933/00—Details relating to devices covered by the group H01L33/00 but not provided for in its subgroups
    • H01L2933/0008—Processes
    • H01L2933/0033—Processes relating to semiconductor body packages
    • H01L2933/005—Processes relating to semiconductor body packages relating to encapsulations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2933/00—Details relating to devices covered by the group H01L33/00 but not provided for in its subgroups
    • H01L2933/0008—Processes
    • H01L2933/0033—Processes relating to semiconductor body packages
    • H01L2933/0058—Processes relating to semiconductor body packages relating to optical field-shaping elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2933/00—Details relating to devices covered by the group H01L33/00 but not provided for in its subgroups
    • H01L2933/0008—Processes
    • H01L2933/0033—Processes relating to semiconductor body packages
    • H01L2933/0066—Processes relating to semiconductor body packages relating to arrangements for conducting electric current to or from the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/005—Processes
    • H01L33/0095—Post-treatment of devices, e.g. annealing, recrystallisation or short-circuit elimination
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/20—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a particular shape, e.g. curved or truncated substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/20—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a particular shape, e.g. curved or truncated substrate
    • H01L33/22—Roughened surfaces, e.g. at the interface between epitaxial layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/36—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes
    • H01L33/40—Materials therefor
    • H01L33/405—Reflective materials

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Led Devices (AREA)
  • Led Device Packages (AREA)

Abstract

발명은 광전자 반도체 칩을 생산하기 위한 방법에 관한 것이다. 그러한 방법은, 스타트 기판(120) 상에 반도체 층 시퀀스(130)를 형성하는 단계 및 반도체 층 시퀀스(130)를 구조화하는 단계를 포함하고, 반도체 구조물(230, 232)이 외주방향 측방향 표면(239)을 가지는 상승부의 형태로 형성되며, 반도체 구조물(230, 232)을 둘러싸는 영역 내의 반도체 층 시퀀스(130)의 재료가, 적어도, 반도체 층 시퀀스(130)의 활성 구역(133)이 외주방향 측방향 표면(239)에서 노출되도록 하는 깊이까지 제거된다. 방법이, 반도체 구조물(230, 232)의 외주방향 측방향 표면(239) 상에 배열된 패시베이션 층(150)을 형성하는 단계, 패시베이션 층(150)을 형성하는 단계 이후에 반도체 구조물(230, 232)의 영역 내에서 적어도 하나의 비아(260)를 가지는 연결 구조물을 형성하는 단계, 연결 구조물을 지지 기판(125)으로 연결하는 단계, 및 스타트 기판(120)을 제거하는 단계를 추가적으로 포함한다. 발명은 또한 광전자 반도체 칩에 관한 것이다.

Description

패시베이션 층을 갖는 발광 다이오드{LIGHT-EMITTING DIODE WITH PASSIVATION LAYER}
광전자 반도체 칩 및 광전자 반도체 칩을 생산하기 위한 방법이 구체화된다.
광전자 반도체 칩이 캐리어 기판, 복사선을 생성하기 위한 활성 구역(active zone)을 가지는 반도체 본체, 및 적어도 하나의 도금된-관통홀을 가지는 연결 구조물을 포함한다. 여기에서 설명된 방법은 여기에서 설명된 광전자 반도체 칩을 생산하기 위해서 특히 제공된 것이고, 그에 따라 그러한 방법에 대해서 설명된 모든 특징이 또한 광전자 반도체 칩에 대해서 개시된 것이고, 그 반대에 대해서도 마찬가지다.
광전자 반도체 칩의 하나의 가능한 생산이, 상이한 도전성 유형들을 가지는 2개의 반도체 영역들, 및 그러한 2개의 반도체 영역들 사이에 배열된, 광 복사선을 생성하기 위한 활성 구역을 포함하는, 반도체 층 시퀀스(sequence)를 스타트 기판 상에 형성하는 단계, 그리고 상이한 반도체 영역들이 서로 별개로 접촉될 수 있도록, 도금된-관통 홀을 가지는 반도체 층 시퀀스의 영역 내에 연결 구조물을 형성하는 단계를 포함한다. 이러한 배열체(arrangement)가, 결합 프로세스에서 캐리어 기판으로 연결되는 연결 구조물에 의해서 캐리어 기판으로 후속하여 전달된다.
이에 이어서, 스타트 기판을 제거하는 단계, 그리고 습식-화학적 식각 프로세스에서 반도체 층 시퀀스를 구조화하는 단계(structuring)가 후속된다. 그에 의해서, 메사-형상의 상승부(mesa-shaped elevation) 형태의 반도체 구조물이 형성되고, 그러한 반도체 구조물은, 반도체 칩에서, 광 복사선을 방출하기 위한 반도체 본체로서의 역할을 한다. 그러한 반도체 본체가 또한 메사로서 지칭된다. 반도체 본체를 보호하기 위해서, 패시베이션 층이 반도체 본체의 전면(front-side) 표면 및 외주방향 측방향 표면(circumferential lateral surface) 상의 큰 표면적 위에 형성된다. 패시베이션 층이 광 복사선의 적은 흡수와 관련된 하나의 또는 복수의 유전체 재료로 형성된다. 반도체 칩을 완성하기 위해서, 예를 들어 반도체 본체와 나란히 측방향으로 와이어 결합(wire bonding)하기에 적합한 접촉 패드를 형성하는, 추가적인 프로세스가 실시된다.
예를 들어 소위 UX:3 칩(Osram 제품 명칭)의 생산 중에 채용될 수 있는, 전술한 프로세스 흐름 중에, 반도체 본체의 측방향 표면의 영역 내에서 오염이 발생될 수 있고, 그 결과로서 반도체 칩의 동작 모드가 손상될 수 있다. 캐리어 기판으로의 전달 및 스타트 기판의 제거 이후에 실시되는, 반도체 층 시퀀스의 구조화가, 이전의 프로세스 및 그에 따라 캐리어 기판 상에 존재하는 재료 및 층 때문에, 입자, 예를 들어 은 입자, 또는 층이 상이한 반도체 영역들 사이의 p-n 접합부의 영역 또는 접합 영역 내에서 반도체 본체의 측방향 표면에서 침착되는(deposited) 결과를 초래할 수 있다. 메사 연부의 이러한 오염이 마감된 반도체 칩 내에서 전기적 분류(electrical shunt)를 초래할 수 있다. 비용이 소요되는 세정 프로세스가 실시되는 경우에도 침착이 발생될 수 있다.
하나의 양태에 따라서, 광전자 반도체 칩을 생산하기 위한 방법이 제시된다. 그러한 방법은 제1 및 제2 반도체 영역들, 그리고 그러한 제1 및 제2 반도체 영역들 사이에 배열된, 복사선을 생성하기 위한 활성 구역을 포함하는, 반도체 층 시퀀스를 스타트 기판 상에 형성하는 단계, 그리고 반도체 층 시퀀스를 구조화하는 단계를 포함하고, 외주방향 측방향 표면을 가지는 상승부 형태의 반도체 구조물이 형성된다. 구조화 중에, 적어도, 활성 구역이 외주방향 측방향 표면에서 노출되도록 하는 깊이까지 (생산하고자 하는) 반도체 구조물을 둘러싸는 영역 내에서 반도체 층 시퀀스의 재료가 제거된다. 그러한 방법은, 패시베이션 층이 (적어도) 반도체 구조물의 외주방향 측방향 표면 상에 배열되는, 패시베이션 층을 형성하는 단계, 및 패시베이션 층을 형성하는 프로세스 이후에 반도체 구조물의 영역 내에서 연결 구조물을 형성하는 단계를 포함한다. 연결 구조물이, 서로 별개인, 제1 및 제2 도전성 연결 층을 포함한다. 제1 연결 층이 제1 반도체 영역에 전기적으로 연결되고, 제2 연결 층은, 적어도 하나의 도금된-관통 홀을 통해서, 제2 반도체 영역에 전기적으로 연결된다. 그러한 방법은, 연결 구조물을 캐리어 기판으로 연결하는 단계, 및 스타트 기판을 제거하는 단계를 더 포함한다. 스타트 기판을 제거하는 것이 연결 구조물을 캐리어 기판으로 연결한 후에 실시될 수 있다.
생산 방법에서, 반도체 구조물을 형성하기 위해서 반도체 층 시퀀스를 구조화하는 프로세스, 및 절연 재료를 포함하는 패시베이션 층을 형성하는 프로세스가 스타트 기판 상에서 여전히 실시되고, 다시 말해서, 캐리어 기판으로의 전달 전에 그리고 여전히 연결 구조물을 형성하는 프로세스 이전에 실시된다. 그러한 초기의 방법 스테이지(early method stage)에서, 제한된 수의 재료 및 층만이 스타트 기판 상에 존재한다. 이는 반도체 구조물의 측방향 표면의 가능한 오염의 공급원을 감소시키는 결과를 갖는다. 본 경우에 반도체 구조물을 둘러싸고 외주방향 측방향 표면 상에 배열되는 패시베이션 층 형태의, 후속하여 형성되는 패시베이션가, 특히 제1 및 제2 반도체 영역 사이의 접합 영역 내에서 또는 활성 구역의 영역 내에서, 입자나 다른 바람직하지 못한 층의 침착에 대해서 반도체 구조물의 측방향 표면을 보호한다. 이러한 방식으로, 전기적 분류의 발생이 높은 신뢰성으로 방지될 수 있다.
여기에서 사용된 "측방향 표면"이라는 표현은, 구조화에 의해서 생성되는 반도체 구조물의 외주방향 연부 표면 또는 외주방향 가장자리 영역과 동의어이다. 측방향 표면은 반도체 구조물의 모든 측벽 또는 측부 프랭크(side flank)로 구성된다.
방법의 하나의 가능한 실시예에서, 반도체 층 시퀀스를 구조화하는 프로세스 중에 스타트 기판까지 반도체 층 시퀀스의 재료가 제거된다. 결과적으로, 구조화에 의해서 생성되는 반도체 구조물이, 광 복사선을 방출하기 위해서 이용되는, 광전자 반도체 칩의 반도체 본체의 형태를 이미 가질 수 있거나, 반도체 구조물이 반도체 본체를 구성할 수 있다. 반도체 칩의 동작 중에, 광 복사선이 활성 구역 내에서 생성될 수 있고 반도체 본체의 전면(광 진출면)을 통해서 방출될 수 있다. 반도체 층 시퀀스를 구조화하는 것이 캐리어 기판으로의 전달에 앞서서 실시되기 때문에, 이러한 실시예에서의 반도체 본체가 전면의 방향으로 적어도 부분적으로 넓어지는 형상 또는 횡단면적 형상을 가질 수 있다. 이러한 구성은 반도체 본체로부터의 광의 인출(coupling-out)을 돕는다.
반도체 층 시퀀스를 구조화하는 프로세스 중에 반도체 층 시퀀스의 재료가 스타트 기판까지 제거된다는 사실로 인해서, 반도체 층 시퀀스의 구조화 중에 메사 구조화가 완전히 실시될 수 있다. 결과적으로, 특히, 반도체 본체의 측방향 표면이 패시베이션 층에 의해서 완전히 커버될 수 있다. 이로부터, 패시베이션 층이 캐리어 기판의 반대측을 향하는 제2 반도체 영역의 상단 면까지 연장할 수 있게 된다.
추가적인 실시예에서, 반도체 층 시퀀스를 구조화하는 것이 건식-화학적 식각 프로세스를 실시하는 것을 포함한다. 건식-화학적 식각이 스타트 기판까지 직각 아래로(right down) 전술한 반도체 층 시퀀스를 구조화하는 것에 대해서 특히 적합할 수 있다. 이러한 경우에, 식각 중단이 스타트 기판 상에서 이루어질 수 있다. 건식-화학적 식각은 반도체 표면의, 본 경우에 반도체 구조물의 측방향 표면의 개질(modification)을 가능하게 하고, 그에 따라 이러한 영역 내에서 도전성이 감소되거나 또는 더 이상 도전성이 존재하지 않을 수 있다. 결과적으로, 분류의 형성이 부가적으로 억제될 수 있다.
그러한 방법에서, 절연 패시베이션 층이 반도체 구조물의 측방향 표면의 보호를 위해서 초기의 방법 스테이지에서 이용된다. 통상적인 생산 방법에서 실행되는 바와 같은, 반도체 본체를 지역적으로(areally) 커버하는 것이 여기에서 제공되지 않는다. 공간적으로 경계지어진 이용은, 패시베이션 층을 위한 재료의 선택에 있어서 큰 자유도를 초래한다. 예를 들어, 실리콘 산화물 대신에, 광전자 반도체 칩의 광 복사선의 파장 범위 내에서 보다 많이 흡수하는 재료가 이용될 수 있고, 그러한 재료가 개선된 패시베이션 성질을 갖는다. 이러한 목적을 위해서, 추가적인 실시예에 따라서, 패시베이션 층이 실리콘 질화물을 포함한다.
반도체 층 시퀀스의 제1 및 제2 반도체 영역이 상이한 도전성 유형을 갖는다. 반도체 층 시퀀스가, 예를 들어, 제1 반도체 영역이 스타트 기판의 반대측을 향하는 반도체 층 시퀀스의 면(side) 상에 존재하고 제2 반도체 영역이 스타트 기판과 대면하거나 스타트 기판 상에 배열되는 방식으로, 스타트 기판 상에 형성될 수 있다. 또한, 예를 들어, 제1 반도체 영역이 p-도전성 반도체 영역이 될 수 있을 것이고, 제2 반도체 영역이 n-도전성 반도체 영역이 될 수 있을 것이다. 연결 구조물을 캐리어 기판으로 연결하는 프로세스 및 스타트 기판을 제거하는 프로세스 이후에, 제2 반도체 영역이, 광 복사선을 방출하기 위해서 제공된 전면 또는 광 진출면을 형성할 수 있는 노출된 면을 가질 수 있다.
패시베이션 층을 생성하는 프로세스 이후에 형성된 연결 구조물이, 제1 및 제2 도전성 연결 층과 함께, 절연 층을 포함할 수 있고, 그러한 절연 층에 의해서 제1 및 제2 도전성 연결 층이 서로로부터 분리된다. 제1 및 제2 연결 층 그리고 절연 층이 지역적으로 서로 상하로, 그리고 지역적으로, 캐리어 기판과 생산되는 광전자 반도체 칩 내의 제1 반도체 영역 사이에 배열될 수 있을 것이다.
패시베이션 층이 반도체 구조물의 측방향 표면의 패시베이션만을 제공하는 것이 아닐 수 있다. 패시베이션 층이, 부가적으로, 광전자 반도체 칩의 반도체 본체 또는 반도체 구조물의 제2 반도체 영역과 제1 연결 층 사이의 분리를 초래할 수 있다.
광전자 반도체 칩이 특히 발광 다이오드 칩일 수 있다. 예를 들어, 반도체 층 시퀀스가 예를 들어 GaN과 같은 III-V 반도체 재료 시스템을 기초로 할 수 있다. 스타트 기판이 예를 들어 사파이어 기판일 수 있다. 캐리어 기판이 예를 들어 게르마늄 기판일 수 있다.
연결 구조물을 캐리어 기판으로 연결하는 것이 예를 들어 결합 프로세스에 의해서 실시될 수 있다. 결합 프로세스에서, 연결 구조물이 제2 연결 층에 의해서 캐리어 기판으로 연결될 수 있다. 이러한 목적을 위해서, 제2 연결 층이 결합에 적합한 하위-층(sub-layer)을 포함할 수 있고, 그러한 하위-층이 층 적층체(stack)의 형태로 존재할 수 있다.
추가적인 실시예에서, 반도체 층 시퀀스를 구조화하는 프로세스 중에, 상승부 형태의 추가적인 반도체 구조물이 반도체 구조물과 나란히 측방향으로 형성된다. 패시베이션 층이 반도체 구조물과 추가적인 반도체 구조물 사이의 트렌치의 영역 내에 부가적으로 형성된다. 연결 구조물이 반도체 구조물의 영역 내뿐만 아니라, 추가적인 반도체 구조물과 그 사이에 위치되는 트렌치의 영역 내에 형성된다. 추가적인 반도체 구조물을 형성하는 것은, 캐리어 기판에 대한 연결을 위해서 제공되는 연결 구조물의 해당 면에서의 절개부(cutout) 또는 공동의 존재를 최소화할 수 있게 한다.
스타트 기판을 제거하는 프로세스 이후에, 추가적인 반도체 구조물의 영역 내에서 제1 연결 층을 노출시키는 프로세스가 추가적으로 실시될 수 있다. 이러한 목적을 위해서, 이러한 영역 내에서, 예를 들어, 제1 연결 층으로 연장하는 개구부가 생산될 수 있거나, 이러한 영역 내에 존재하는 전체 반도체 재료 또는 전체의 추가적인 반도체 구조물이 제거될 수 있다. 광전자 반도체 칩의 반도체 구조물의 또는 반도체 본체의 제1 반도체 영역이 반도체 본체에 대해서 측방향으로 위치되는 제1 연결 층의 노출된 영역에 의해서 접촉될 수 있다.
접촉을 개선하기 위해서, 노출된 제1 연결 층 상에 접촉 패드를 형성하는 것을 추가적으로 고려할 수 있고, 그러한 접촉 패드는 와이어 결합에 적합하고 전면 접촉부로서의 역할을 한다. 이러한 목적을 위해서, 부가적인 도전성 층 또는 메타라이제이션(metallization)이 노출된 제1 연결 층으로 도포될 수 있다.
추가적인 실시예에서, 제1 연결 층이 패시베이션 층 상에 배열되고 반도체 구조물을 측방향으로 둘러싸는 부분적인 영역을 포함하는 방식으로, 제1 연결 층이 형성된다. 이러한 방식으로, 연결 구조물을 캐리어 기판으로 연결하는 것과 관련하여 공동을 최소화시킬 수 있다.
패시베이션 층이 반도체 구조물의 외주방향 측방향 표면 상에 배열될 수 있을 뿐만 아니라, 예를 들어 패시베이션 층이 스타트 기판의 반대측을 향하는 반도체 구조물의 면 또는 상단 면 상으로 부가적으로 연장하는 방식으로 형성되고, 상기의 면의 가장자리 영역을 커버할 수 있다. 하나의 층 또는 복수의 층의 배열체가 스타트 기판의 반대측을 향하는 반도체 구조물의 면 상에서 배열될 수 있다. 이러한 경우에, 패시베이션 층이 층이나 층 배열체까지 연장하는 방식으로 형성될 수 있거나 연부에서 층이나 층 배열체 상으로 직각으로 형성될 수 있다. 그러한 층의 가능한 예가 이하에서 설명되어 있다.
추가적인 실시예에서, 반도체 층 시퀀스를 구조화하는 프로세스 이전에, 도전성 미러층이 반도체 층 시퀀스 상에 형성된다. 추후에 생성되는 제1 연결 층이 미러층에 의해서 반도체 구조물의 제1 반도체 영역에 전기적으로 연결된다. 미러층은, 광전자 반도체 칩의 동작 중에, 활성 구역에 의해서 방출되는 광 복사선을 전면 또는 광 진출면으로 반도체 칩의 후면의 방향으로 반사시킬 수 있다. 미러층이 반도체 구조물 및 도금된-관통 홀(들)과 통합된 형상으로 형성될 수 있다.
추가적인 실시예에서, 제1 연결 층이 도전성 층 및 미러층에 의해서 제1 반도체 영역에 전기적으로 연결되도록, 부가적인 도전성 층이 적어도 미러층 상에 형성된다. 보호 층으로서, 반도체 층 시퀀스의 구조화의 상황에서 미러층의 장애(impediment)를 방지하기 위해서, 반도체 층 시퀀스를 구조화하는 프로세스에 앞서서, 부가적인 도전성 층이 형성될 수 있다.
추가적인 실시예에서, 적어도 하나의 도금된-관통 홀이, 제1 연결 층, 제1 반도체 영역 및 활성 구역을 통해서 제2 반도체 영역 내로 연장하고 연부에서 절연되는 천공부에 의해서 형성된다. 제2 반도체 영역과 접촉하는 접촉 층 및 그러한 접촉 층과 접촉하는 제2 연결 층의 부분적인 영역이 천공부 내에 배열된다. 제2 연결 층과 제2 반도체 영역 사이의 신뢰 가능한 전기적 연결이 결과적으로 가능해진다. 천공부의 연부에서의 전기적 절연이 전술한 절연 층에 의해서 실현되고, 그러한 절연 층에 의해서 제1 및 제2 연결 층들이 서로 분리된다.
광전자 반도체 칩 또는 연결 구조물이 개별적인 도금된-관통 홀 또는 서로 함께 배열된 복수의 도금된-관통 홀로 형성될 수 있다.
광전자 반도체 칩에서, 반도체 구조물의 또는 반도체 본체의 제2 반도체 영역이 캐리어 기판, 제2 연결 층 및 도금된-관통 홀(들)을 통해서 접촉될 수 있다. 이러한 목적을 위해서, 캐리어 기판이 도전성 기판 재료, 예를 들어 도핑된 게르마늄을 포함할 수 있다. 캐리어 기판이, 연결 구조물의 반대측을 향하는 면 또는 후면에서 후면 접촉부로서의 역할을 하는 도전성 층으로 또한 형성될 수 있다. 또한, 캐리어 기판을 씨닝 백(thinning back)하는 프로세스가, 후면 접촉부를 형성하는 프로세스에 앞서서, 실시될 수 있다.
복수의 광전자 반도체 칩을 집합체 내에서 함께 생성할 수 있고, 생산 방법의 종료시에 그러한 광전자 반도체 칩을 개체화(singulate)할 수 있다. 개체화는, 후면 접촉부를 형성하는 전술한 프로세스 이후에 실시될 수 있다.
추가적인 실시예에서, 미러층이 적어도 하나의 도금된-관통 홀의 영역 내에 및/또는 반도체 구조물을 측방향으로 둘러싸는 영역 내에 형성된다. 이러한 방식으로, 광전자 반도체 칩의 동작 중에 생성되는 광 복사선의 전면 또는 광 진출면의 방향으로의 개선된 반사를 획득할 수 있다.
추가적인 실시예에서, 패시베이션 층을 형성하는 프로세스 이후에, 반도체 구조물을 측방향으로 둘러싸는 영역이 절연 재료로 충전된다. 이러한 목적을 위해서, 반도체 구조물을 가지는 스타트 기판의 면으로 절연 재료를 도포하는 프로세스를 실시할 수 있고, 예를 들어 그라인딩 백(grinding back) 또는 폴리싱에 의한 후속 평탄화를 실시할 수 있다. 이러한 방식으로, 연결 구조물을 캐리어 기판으로 연결하는 것과 관련하여 공동을 피할 수 있다.
추가적인 실시예에서, 스타트 기판을 제거하는 프로세스 이후에, 제거에 의해서 노출되는 반도체 구조물의 또는 반도체 본체의 해당 면을 조질화하는(roughening) 프로세스가 실시된다. 제2 반도체 영역에 의해서 형성될 수 있는 이러한 면이 전술한 전면 또는 광 진출면을 구성한다. 적절한 식각 프로세스에서 실시될 수 있는 조질화는, 반도체 본체로부터의 광 복사선의 개선된 인출을 가능하게 한다. 이는, 특히 피라미드형 구조물 요소를 가지는 인출 구조물이 조질화에 의해서 형성되는 경우에, 특히 그러하다.
추가적인 실시예에서, 스타트 기판을 제거하는 프로세스 이후에, 추가적인 패시베이션 층이 형성되고, 그러한 추가적인 패시베이션 층은 광전자 반도체 칩의 전면 상에 배열된다. 추가적인 패시베이션 층은, 외주방향 측방향 표면을 패시베이션하기 위해서 이용되는 패시베이션 층에 대비하여, (더) 낮은 복사선 흡수를 나타내는 절연 재료, 예를 들어 실리콘 산화물을 포함할 수 있다. 적어도 광전자 반도체 칩의 반도체 구조물 상에 또는 반도체 본체 상에 배열될 수 있는 추가적인 패시베이션 층이, 반도체 본체의 전면에서의 부가적인 보호를 가능하게 할 수 있다. 추가적인 패시베이션 층이 또한 반도체 본체에 대해서 측방향적인 영역 내에 및/또는 전면 접촉 패드의 영역 내에 존재할 수 있고, 이러한 위치에서 접촉 패드를 노출시키기 위한 목적으로 개방될 수 있다. 추가적인 패시베이션 층을 형성하는 프로세스가 전술한 조질화 이후에 실시될 수 있다.
추가적인 실시예에서, 반도체 층 시퀀스를 구조화하는 프로세스 중에, 반도체 층 시퀀스의 재료가 스타트 기판까지 제거되지 않는다. 재료 제거가 바람직하게 활성 구역을 지나서(beyond) 실시된다. 스타트 기판을 제거하는 프로세스 이후에, 광전자 반도체 칩의 반도체 본체를 형성하기 위해서 반도체 층 시퀀스를 추가적으로 구조화하는 것이 실시되고, 그러한 반도체 본체가 이전에 생산된 반도체 구조물을 포함한다. 이러한 실시예에서, 반도체 층 시퀀스가 반도체 칩의 반도체 본체를 형성하기 위한 2개의 별개의 구조화 단계를 거친다. 제1 구조화 단계에서, 반도체 구조물이 형성되고, 오염 및 분류의 발생을 방지하기 위해서, 반도체 구조물의 외주방향 측방향 표면이 패시베이션 층을 후속하여 구비한다. 이러한 경우에, 패시베이션 층이 반도체 구조물을 둘러싸는 트렌치의 영역 내에 추가적으로 배열될 수 있다. 스타트 기판을 제거하는 프로세스 이후에, 제2 구조화 단계에서만, 반도체 칩의 반도체 본체의 형상이 형성된다. 이러한 과정은, 연결 구조물을 캐리어 기판으로 연결하는 것과 관련하여 공동을 최소화시킬 수 있게 한다.
추가적인 양태에 따라서, 광전자 반도체 칩이 제시된다. 광전자 반도체 칩이 캐리어 기판, 외주방향 측방향 표면을 가지는 반도체 본체, 및 연결 구조물을 포함한다. 반도체 본체가 제1 및 제2 반도체 영역 그리고, 그 사이에 배열된, 복사선 생성을 위한 활성 구역을 포함한다. 연결 구조물이, 서로 별개인, 제1 및 제2 도전성 연결 층을 포함한다. 제1 연결 층이 제1 반도체 영역에 전기적으로 연결되고, 제2 연결 층은, 적어도 하나의 도금된-관통 홀을 통해서, 제2 반도체 영역에 전기적으로 연결된다. 광전자 반도체 칩에서, 반도체 본체가 측방향 표면 상에 배열된 패시베이션 층에 의해서 둘러싸인다. 또한, 적어도 하나의 추가적인 층이 패시베이션 층을 둘러싸는 영역 내에 배열된다.
적어도 하나의 추가적인 층이 광전자 반도체 칩 내에서 패시베이션 층과 나란히 측방향으로 배열된다는 사실로 인해서, 이러한 영역 내에서의 반도체 본체의 신뢰 가능한 보호가 가능하다. 광전자 반도체 칩이 전술한 방법에 따라서 또는 전술한 실시예 중 하나에 따라서 형성될 수 있다. 그에 따라, 생산 방법과 관련하여 전술한 양태 및 상세 내용이 동일한 방식으로 채용될 수 있다. 이는 전술한 장점들, 특히 전기적 분류 회피에 대해서도 마찬가지로 적용된다.
패시베이션 층을 둘러싸는 영역 내의 적어도 하나의 추가적인 층의 존재가, 반도체 본체와 나란히 측방향으로 배열된 접촉 패드를 가지는 반도체 칩의 구성과 관련하여 유리한 것으로 추가적으로 확인될 수 있다. 결과적으로, 예를 들어 잘못(erroneously) 실행되는 와이어 결합 프로세스의 경우에, 접촉 패드와 반도체 본체 사이의 직접적인 단락의 발생이 방지될 수 있다.
각각의 생산에 따라서, 반도체 본체가 패시베이션 층 및 적어도 하나의 추가적인 층에 의해서 상이한 방식들로 둘러싸일 수 있다. 만약, 하부의 반도체 층 시퀀스를 구조화하는 프로세스 중에, 반도체 재료가 연관된 스타트 기판까지 제거된다면, 반도체 본체의 전체 측방향 표면이 패시베이션 층에 의해서 커버될 수 있고 그에 의해서 완전히 봉입될 수 있다. 이러한 방식으로, 전체 반도체 본체가 패시베이션 층 및 적어도 하나의 추가적인 층에 의해서 측방향으로 둘러싸일 수 있다.
이러한 구성에서, 반도체 본체가 전면의 방향으로 적어도 부분적으로 넓어지는 전술한 형상을 더 가질 수 있다. 광전자 반도체 칩의 동작 중에 생성되는 광 복사선이 전면을 통해서 방출될 수 있다.
전술한 바와 같이, 반도체 층 시퀀스를 구조화하는 2개 스테이지 프로세스에서, 단차형 측방향 표면이 존재하도록, 반도체 본체가 면에서 단차형 형상의 횡단면을 가질 수 있다. 이러한 경우에, 패시베이션 층 및 적어도 하나의 추가적인 층이 제1 구조화 단계 이후에 그리고 제2 구조화 단계 이전에 형성될 수 있다. 이러한 구성에서, 반도체 본체가, 단지 부분적인 영역 내에서, 즉 제1 구조화 단계에서 생산된 반도체 구조물의 영역 내에서, 패시베이션 층 및 적어도 하나의 추가적인 층에 의해서 측방향으로 완전히 봉입될 수 있다.
각각 실행되는 생산에 따라서, 패시베이션 층과 함께 반도체 본체 주위로 측방향으로 둘러싸는 또는 외주방향으로 연장하는 적어도 하나의 추가적인 층이 상이한 층들을 포함할 수 있다. 추가적인 층이, 예를 들어, 제1 연결 층, 절연 재료로 이루어진 층, 도전성 층, 도전성 미러층, 절연 층, 또는 제2 연결 층일 수 있고, 상기의 절연 층을 통해서 제1 및 제2 연결 층이 서로로부터 분리된다. 또한, 전술한 복수의 층이 패시베이션 층 및 반도체 본체를 측방향으로 둘러싸는 영역 내에 배열될 수 있다.
전술한 및/또는 종속항에서 반복되는 유리한 실시예 및 실시예의 개선 사항이 개별적으로 또는 서로 임의의 희망하는 조합으로 - 예를 들어, 명백한 종속성 또는 양립 불가능한 대안(unambiguous dependencies or incompatible alternative)의 경우에, 별개로 - 채용될 수 있다.
이러한 실시예의 전술한 성질, 특징 및 장점 그리고 그들이 성취되는 방식이, 개략도와 관련하여 보다 구체적으로 설명되는 예시적인 실시예에 관한 이하의 설명과 관련하여 보다 명확해질 것이고 보다 명확하게 이해될 것이다.
도 1 내지 도 8은 광전자 반도체 칩의 생산을 도시한 도면으로서, 그러한 광전자 반도체 칩은 반도체 본체, 복수의 도금된-관통 홀을 구비하는 연결 구조물, 및 캐리어 기판을 포함하고, 반도체 본체를 생산하기 위해서 반도체 층 시퀀스를 구조화하는 프로세스 및 측방향 표면을 패시베이션하는 프로세스가, 캐리어 기판으로의 전달에 앞서서 실시되는, 각각의 개략적인 측방향 단면을 도시한다.
도 9는 광전자 반도체 칩의 구성요소의 개략적인 평면도를 도시한다.
도 10은 광전자 반도체 칩을 생산하기 위한 방법의 흐름도를 도시한다.
도 11은 전면 패시베이션를 포함하는 추가적인 광전자 반도체 칩의 개략적인 측방향 단면도를 도시한다.
도 12는 추가적인 광전자 반도체 칩의 개략적인 측방향 단면을 도시한 도면으로서, 반도체 재료가 전면 접촉 패드의 영역 내에서 제거된 것을 도시한 도면이다.
도 13은 도금된-관통 홀의 영역 내에서 미러를 가지는 추가적인 광전자 반도체 칩의 개략적인 측방향 단면도를 도시한다.
도 14는 추가적인 광전자 반도체 칩의 개략적인 측방향 단면을 도시한 도면으로서, 보호 층이 미러의 영역 내에서 생략된 것을 도시한 도면이다.
도 15는 추가적인 광전자 반도체 칩의 개략적인 측방향 단면도를 도시한 도면으로서, 절연 재료가 반도체 본체와 나란히 측방향으로 배열되고, 절연 재료가 생산 상황에서 평탄화를 위해서 이용된 것을 도시한, 도면이다.
도 16은 추가적인 광전자 반도체 칩의 개략적인 측방향 단면도를 도시한 도면으로서, 생산 상황에서, 반도체 본체의 구조화 프로세스 및 측방향 표면의 패시베이션 프로세스 이후에 부가적인 금속 층이 형성되는 것을 도시한 도면이다.
도 17은 추가적인 광전자 반도체 칩의 개략적인 측방향 단면을 도시한 도면으로서, 연결 구조물의 연결 층이, 측방향으로 반도체 본체와 관련된 영역 내에서 생략된 것을 도시한 도면이다.
도 18은 도금된-관통 홀의 영역 및 반도체 본체를 측방향으로 둘러싸는 영역 모두 내에서 미러를 포함하는 추가적인 광전자 반도체 칩의 개략적인 측방향 단면도를 도시한다.
도 19 내지 도 23은 추가적인 광전자 반도체 칩의 생산을 도시한 도면으로서, 반도체 본체가 캐리어 기판으로의 전달 이전의 그리고 이후의 반도체 층 시퀀스의 2-스테이지 구조화에 의해서 생산되는, 개략적인 측방향 단면도를 각각 도시한다.
광전자 반도체 칩을 생산하기 위한 가능한 방법이 이하의 개략도를 기초로 설명된다. 그러한 방법에서, 반도체 층 시퀀스가 적어도 부분적으로 구조화되고 캐리어 기판 상으로의 전달 또는 결합이 실시되기에 앞서서 측방향 표면에서 패시베이션되고, 반도체 층 시퀀스로부터 반도체 칩의 반도체 본체가 나타난다. 구조화 중에, 반도체 재료가, 적어도, 반도체 층 시퀀스의 활성 구역이 측방향 표면에서 노출되도록 하는 깊이까지 제거된다. 이러한 과정은, 높은 신뢰성으로 반도체 칩 내의 전기적 분류의 발생을 방지할 수 있게 한다.
생산 상황에서, 반도체 기술로부터 그리고 광전자 반도체 칩의 제조로부터 공지된 프로세스가 실시될 수 있고 일반적인 재료가 이용될 수 있으며, 그에 따라 그러한 것에 대해서는 부분적으로만 설명할 것이다. 또한, 도시된 그리고 설명된 프로세스와 함께, 적절한 경우에, 추가적인 방법 단계가 반도체 칩의 완성을 위해서 실시될 수 있다. 동일한 방식으로, 도시되고 설명된 구성요소 및 구조물와 함께, 반도체 칩이 추가적인 구성요소, 구조물 및/또는 층을 포함할 수 있다. 도면이 단지 개략적인 성질을 가진다는 것 그리고 실척으로 도시된 것이 아님을 추가적으로 지적하는 바이다. 이러한 의미에서, 도면에 도시된 구성요소 및 구조물이, 보다 양호한 이해를 위해서, 과장된 크기 또는 축소된 크기로 도시되어 있을 수 있을 것이다.
도 1 내지 도 8은 제1 광전자 반도체 칩(101)의 생산을 개략적인 측방향 단면도로 도시한다. 광전자 반도체 칩(101)이 특히 발광 다이오드 칩 또는 LED 칩일 수 있다. 도 9는, 반도체 칩(101)의 구조물 및 구성요소의 가능한 윤곽이 명백하게 도시된 평면도를 도시한다. 도 1 내지 도 8의 단면도는, 도 9의 단면선 A-A을 기초로 표시된 횡단면적 평면에 관한 것이다. 생산 상황에서 실시되는 방법 단계는, 이하에서 유사하게 참조하는 도 10의 흐름도에서 보충적으로 요약되어 있다.
병렬 방식으로, 복수의 광전자 반도체 칩(101)이 웨이퍼 집합체 내에서 생산될 수 있고 제조 방법의 종료시에 개체화 프로세스에 의해서 서로로부터 분리될 수 있다는 것을 주목하여야 할 것이다. 주로 개별적인 반도체 칩(101)의 생산에 관련되는 이하의 설명이 병렬로 프로세스되는 모든 반도체 칩(101)에 적용될 수 있다. 이와 관련하여, 도면은 함께 프로세스되는 집합체의 부분적인 영역을 발췌한 것으로도 도시한다. 개별적인 반도체 칩(101)으로 할당된 그러한 부분적인 영역이, 측방향 단면도에서 쇄선형의(dashed) 보조선(201, 202)(또한 그리드(grid)로서 지칭됨)의 도움으로 표시되어 있다. 추가적인 쇄선형의 보조선(206)은, 또한 비아(수직 인터커넥트 액세스(Vertical Interconnect Access))로서 지칭되는, 생성하고자 하는 도금된-관통 홀(260)의 위치를 표시한다. 추가적인 보조선(216)은 생산하고자 하는 전면 접촉 패드(165)의 위치를 나타내는 역할을 한다. 결합 와이어를 연결하기 위해서 제공되는 접촉 패드(165)가 보조선(202, 216) 사이의 영역 내에 형성된다.
방법에서, 도 1에 도시된 시작 배열체가 단계(301)에서 생산된다(도 10 참조). 이를 위해, 먼저, 반도체 층 시퀀스(130)가, 제공된 스타트 기판(120) 상에 형성된다. 반도체 층 시퀀스(130)를 형성하는 것이 침착 프로세스, 특히 에피택시 프로세스의 도움으로 실시되고, 그러한 침착 프로세스의 과정 중에 개별적인 반도체 층이 스타트 기판(120) 상에서 연속적으로 성장된다. 예를 들어 사파이어를 포함하는 스타트 기판(120)이 또한 성장 기판 또는 에피택시 기판으로서 지칭된다. 성장된 반도체 층 시퀀스(130)가 예를 들어 6 ㎛의 영역 내 두께를 가질 수 있다.
예를 들어, GaN과 같은 III-V 화합물 반도체 재료를 기초로 할 수 있는 반도체 층 시퀀스(130)가, 이하에서 제1 반도체 영역(131) 및 제2 반도체 영역(132)으로 지칭되는, 상이한 도전성 유형을 가지는 2개의 반도체 영역(131, 132), 및 그러한 제1 및 제2 반도체 영역(131, 132) 사이에 배열된 활성 구역(133)을 포함한다. 제1 반도체 영역(131)이 스타트 기판(120)의 반대측을 향하는 반도체 층 시퀀스(130)의 면을 형성한다. 제2 반도체 영역(132)이 스타트 기판(120) 상에 배열된다. 예를 들어, 제1 반도체 영역(131)이 p-도전성일 수 있고, 제2 반도체 영역(132)이 n-도전성일 수 있을 것이다. 활성 구역(133)이 전기 에너지의 공급시에 광 복사선을 생성하도록 디자인된다. 활성 구역(133)이, 예를 들어, p-n 접합부, 또는 양자 우물(quantum well) 구조물, 특히 다중 양자 우물 구조물을 포함할 수 있다.
반도체 층 시퀀스(130)를 형성하는 프로세스 이후에, 도전성 또는 금속 미러층(140)이 반도체 층 시퀀스(130)의 제1 반도체 영역(131)으로 인가되고 구조화된다. 미러층(140)이, 예를 들어, Ag 층 및 그 상부에 배열된 ZnO 층으로 이루어진 층 적층체를 포함할 수 있다.
미러층(140)의 형상이, 반도체 층 시퀀스(130)의 구조화에 의해서 형성되는 반도체 구조물(230), 및 광전자 반도체 칩(101)의 생산의 상황에서 추후에 생성되는 도금된-관통 홀(260)과 조율된다(be coordinated with). 도 9는 복수의 도금된-관통 홀(260)과 함께 생산하고자 하는 반도체 구조물(230)의 하나의 가능한 구성의 평면도를 도시한다. 반도체 구조물(230)이 하나의 모서리의 영역 내에서 절개부를 가지는 사변형(quadrilateral)에 상응하는 평면 형상을 실질적으로 갖는다. 추가적인 반도체 구조물(231)이 모서리 영역 내에 형성된다. 도 9에 도시된 바와 같이, 반도체 칩(101)이, 예를 들어, 6개의 도금된-관통 홀(260)과 함께 생산될 수 있다. 미러층(140)이, 평면도에서, 생산하고자 하는 도금된-관통 홀(260)과 조율된 반도체 구조물(230) 및 6개의 개구부에 상응하는 외측 윤곽을 가지는 방식으로 도 1에 도시된 미러층(140)이 구조화되고, 그러한 개구부의 영역에서 반도체 층 시퀀스(130) 또는 제1 반도체 영역(131)이 노출된다.
구조화된 미러층(140)을 형성하는 프로세스 이후에, 미러층(140)에 의해서 커버되지 않은 제1 반도체 영역(131)의 노출된 부분이, 도 1의 영역(135)을 기초로 표시된 바와 같이, 표면에서 처음으로(incipiently) 식각된다. 예를 들어 Ar 플라즈마를 이용하는 스퍼터링 프로세스에 의해서 실행될 수 있는, 처음으로 식각되는 표면 영역(135)을 형성하는 프로세스가 전기적 비활성화를 위한 역할을 한다. 처음으로 식각되는 영역(135)이, 반도체 영역(131)의 나머지에 대비하여, 감소된 도전성을 나타내거나 어떠한 도전성도 더 이상 나타내지 않는다. 결과적으로, 광전자 반도체 칩(101)의 동작 중에, 반도체 영역(131)으로의 전류 유동이 바람직하게 미러층(140)을 통해서 이루어지는 것이 달성될 수 있다.
또한, 단계(301)(도 10 참조)의 상황에서, 금속 층(145)이 반도체 층 시퀀스(130) 및 구조화된 미러층(140)(또는 그 ZnO 하위-층) 상에 형성되고, 도 1에 도시된 바와 같이, 구조화가 이루어진다. 금속 층(145)이 예를 들어 TiW(N)를 포함할 수 있다. 후속하는 반도체 층 시퀀스(130)의 구조화의 프로세스 중의 식각 공격에 대해서 미러층(140)을 보호하기 위해서, 금속 층(145)이 미러층(140)의 보호 층으로서의 역할을 한다. 보호용 메탈라이제이션(145)이, 생산하고자 하는 반도체 구조물(230)에 상응하는 외측 윤곽과 함께 그리고 생산하고자 하는 6개의 도금된-관통 홀(260)(도 9 참조)을 위한 개구부와 함께 유사하게 형성되고, 그 결과로서 미러층(140)이 층(145)에 의해서 실질적으로 완전하게 커버된다. 보호 기능을 위해서, 도 1에 도시된 바와 같이, 층(145)이 외측 연부에서 미러층(140) 주위로 연장하고, 그에 따라 반도체 층 시퀀스(130) 또는 제1 반도체 영역(131)의 처음으로 식각되는 표면 영역(135)까지 이러한 영역 내에서 연장하는 방식으로, 층(145)이 추가적으로 형성된다. 생산하고자 하는 도금된-관통 홀(260)의 영역 내의 미러층(140)의 내측 연부에서, 대조적으로, 미러층(140)의 작은 부분이 노출될 수 있다.
후속 단계(302)(도 10 참조)에서, 반도체 층 시퀀스(130)를 구조화하는 프로세스가 실시된다. 이러한 방식으로, 도 2에 도시된 바와 같은 상승부의 형태로 존재하는 전술한 반도체 구조물(230, 231)이 형성된다. 반도체 층 시퀀스(130)의 구조화 프로세스가 식각 프로세스의 도움으로 실시되고, 반도체 층 시퀀스(130)의 재료가 생산하고자 하는 반도체 구조물(230, 231)을 둘러싸는 식각 영역 내에서 제거된다. 구조화 이후에, 2개의 층(140, 145)을 포함하는 배열체가 존재하는 면의 영역 내에서 반도체 구조물(230) 또는 그 제1 반도체 영역(131)이 층(140, 145)과 동일한 또는 미러층(140) 주위로 연장하는 금속 층(145)과 동일한 측방향 외부 치수를 갖는다.
도 2에 도시된 바와 같이, 반도체 재료가 스타트 기판(120)까지 제거되는 방식으로, 식각 프로세스가 실시된다. 이러한 방식으로, 반도체 구조물(230)이 광전자 반도체 칩(101)의 반도체 본체의 형태를 가질 수 있고, 그러한 반도체 본체는 광 복사선을 방출하기 위해서 이용되거나, 반도체 구조물(230)이 반도체 칩(101)의 반도체 본체를 구성할 수 있다. 반도체 층 시퀀스(130)를 구조화하는 프로세스가 바람직하게 건식-화학적 식각 프로세스의 도움으로 실시된다. 반응성 이온 식각이 예를 들어 적합하다. 이러한 경우에, 식각 중단이 스타트 기판(120) 상에서 이루어질 수 있다.
메사 형상의 상승부로서 존재하는 반도체 구조물(230)이 메사로서 또한 지칭될 수 있다. 반도체 구조물(230)이 외주방향 측방향 표면(239)을 가지며, 그러한 외주방향 측방향 표면에서 반도체 영역(131, 132) 및 그 사이에 존재하는 활성 구역(133)이 노출된다. 외주방향 측방향 표면(239)은 반도체 구조물(230)의 모든 상호 인접하는 측부 면(side face) 또는 측부 프랭크(side flank)를 포함한다.
도 2에 도시된 바와 같이, 적어도 제2 반도체 영역(132)의 영역 내에서 반도체 구조물(230)의 측부 면이 스타트 기판(120)에 의해서 미리 규정된(predefined) 평면에 대해서 사각 각도(oblique angle)로 연장할 수 있다. 결과적으로, 층(140, 145)이 상부에 배열되는 면으로부터 시작되는 반도체 구조물(230)이 스타트 기판(120)의 방향으로 적어도 부분적으로 넓어지는 형상 또는 횡단면적 형상을 갖는다. 도 2의 도시 내용 및 이하의 도면과 별개로, 측부 면이 반도체 구조물(230)의 전체 높이에 걸쳐서, 다시 말해서 또한 제1 반도체 영역(131) 및 활성 구역(133)의 영역 내에서, 스타트 기판(120)에 대해서 비스듬하게 연장할 수 있다.
추가적인 반도체 구조물(231)이 또한 스타트 기판(120)의 방향으로 적어도 부분적으로 넓어지는 형상을 갖는다. 이러한 것이 보조선(216)에서 반도체 구조물(231)의 (부분적으로) 비스듬한 측부 프랭크의 도움으로 도 2에 명확하게 도시되어 있다. (보조선(202)의 우측에 대해서) 반도체 구조물(231)의 대향 측부 프랭크(미도시)가 유사한(comparable) 형상을 가질 수 있다. 추후에 실시되는 결합 프로세스와 관련하여 절개부 또는 공동이 가능한 한 작게 유지되도록 하기 위한 목적으로, 추가적인 반도체 구조물(231)이 형성된다.
평면도에서, 2개의 반도체 구조물(230, 231)이 도 9에 도시된 형상을 가질 수 있다. 반도체 구조물(230)이 하나의 모서리의 영역 내에서 곡선형 절개부를 가지는 직사각형 또는 정사각형에 상응하는 평면 형상을 실질적으로 갖는다. 모서리 영역 내에 그리고 광전자 반도체 칩(101)의 접촉 패드(165)가 형성되는 영역 내에 배열되는 추가적인 반도체 구조물(231)이 반도체 구조물(230)에 대향하는 곡선형 윤곽을 가지는 실질적으로 사변형인 평면도 형상을 갖는다.
도 9는 하나의 구성을 도시하고, 그러한 구성에 따라서 단면선 A-A의 영역 내에서 도금된-관통 홀(260)이, 관련된 반도체 구조물(230)의 대향 측부 프랭크 보다, 반도체 구조물(231)에 대향하는 반도체 구조물(230)의 측부 프랭크에 더 근접하여 형성된다. 그와 비교하면, 단순함을 이유로, 도 1 내지 도 8의 단면도는, 반도체 구조물(230)의 측부 프랭크들 사이의 중심에서, 생산하고자 하는 도금된-관통 홀(260)에 대한 대칭적인 구성을 도시한다.
복수의 반도체 칩(101)의 접합부 생산과 관련하여, 2개의 상승된 반도체 구조물(230, 231)을 포함하는 복수의 그룹이 형성되고, 그러한 그룹은 스타트 기판(120) 상에서 서로 함께 배열된다. 프레임 형상의 방식으로 개별적인 반도체 구조물(230, 231)을 둘러싸는 연속적인 트렌치 구조물(250)의 부분적인 영역 또는 부분적인 트렌치가 반도체 구조물들(230, 231) 사이에 존재한다. 도 2에 도시된 바와 같이, 스타트 기판(120)이 트렌치 구조물(250)의 영역 내에서 노출된다.
이하에서, 도 2 및 이하의 도면에 도시된 2개의 반도체 구조물들(230, 231) 사이에 존재하는 트렌치 구조물(250)의 부분이 트렌치 영역(255)으로 지칭된다. 트렌치 영역(255)이 도 2에서 확대도로 부가적으로 도시되어 있다. 도 9에 도시된 바와 같이, 트렌치 영역(255)이 곡선형의 평면도 형상을 가질 수 있다.
여기에서 설명된 생산 방법의 경우에, 반도체 층 시퀀스(130)를 구조화하는 프로세스가 통상적인 생산 방법과 비교하여 비교적 초기의 방법 스테이지에서 실시된다. 이러한 경우에, 반도체 층 시퀀스(130)가 (여전히) 스타트 기판(120) 상에 위치된다. 이러한 초기의 방법 스테이지에서, 또한, 제한된 수의 재료 및 층만이 스타트 기판(120) 상에 존재한다. 그에 따라, 구조화에 의해서 생산되는 반도체 구조물(230)의 측방향 표면(239)에서, 특히 제1 및 제2 반도체 영역(131, 132) 사이의 접합 영역 내에서 또는 분류 위험을 가지는 활성 구역(133)의 영역 내에서 입자 또는 층이 침착되는 것을 피할 수 있다.
바람직한 건식-화학적 구조화가 또한 이러한 상황에서 유리한 것으로 확인되었다. 건식-화학적 식각이 반도체 표면의 개질을 유도할 수 있고, 그에 따라 감소된 도전성이 이러한 영역 내에서 존재할 수 있거나 더 이상 어떠한 도전성도 이러한 영역 내에서 존재하지 않을 수 있다. 전기적 분류의 형성은, 발생 가능한 침착에도 불구하고, 이러한 방식으로 부가적으로 억제될 수 있다.
후속 프로세스를 위해서 반도체 구조물(230)의 외주방향 측방향 표면(239)을 커버 또는 보호하기 위해서, 측방향 표면(239)이 구조화 단계 직후에 패시베이션를 구비한다. 이러한 목적을 위해서, 추가적인 단계(303)(도 10 참조)에서, 도 3에 도시된 바와 같이, 절연 패시베이션 층(150)이 반도체 구조물(230, 231)을 가지는 기판 면 상에 침착되고 후속하여 구조화된다.
이러한 방식으로 형성된 패시베이션 층(150)이 반도체 구조물(230)의 전체 외주방향 측방향 표면(239) 상에 배열되고, 그에 따라 이러한 영역 및 활성 구역(133) 내의 이전에 노출된 반도체 영역(131, 132)이 커버된다. 결과적으로, 측방향 표면(239)이 후속 프로세스에서의 오염에 대해서 보호될 수 있고 분류의 형성이 결과적으로 방지될 수 있다.
도 3에 도시된 바와 같이, 반도체 구조물(230)을 측방향으로 완전히 봉입하는 패시베이션 층(150)이, 스타트 기판(120)으로부터 시작되는 패시베이션 층(150)이 도 3에서 위쪽으로 지향되고 스타트 기판(120)의 반대측을 향하는 반도체 구조물(230)의 면 또는 상단 면 상으로 직각으로, 그리고 이러한 영역에서 2개의 층(140, 145)을 포함하는 배열체 상으로 직각으로 연장하는 방식으로 추가적으로 형성될 수 있다. 이러한 경우에, 패시베이션 층(150)이 금속 층(145)의 외주방향 가장자리 부분적인 영역을 커버하고, 그에 따라 패시베이션 층(150)이 외측 연부에서 금속 층(145) 주위로 연장한다.
패시베이션 층(150)이, 도 3에서 우측에서 도시된 바와 같이, 트렌치 영역(255)의 영역 내에서 또한 추가적인 반도체 구조물(231)로 연장하는 방식으로 추가적으로 형성된다. 패시베이션 층(150)이, 반도체 구조물(230)의 측방향 표면(239)으로부터 시작하여, 스타트 기판(120)에 걸쳐 추가적인 반도체 구조물(231) 상으로 연장한다. 이러한 경우에, 패시베이션 층(150)이 반도체 구조물(230)에 대향하는 반도체 구조물(231)의 측부 면(들) 상에 배열된다. 또한, 패시베이션 층(150)이 스타트 기판(120)의 반대측을 향하는 반도체 구조물(231)의 면 또는 상단 면의 가장자리의 부분적인 영역을 부가적으로 커버하고, 그에 따라 패시베이션 층(150)이 외측 연부에서 반도체 구조물(231) 주위로 연장한다.
이러한 방법에서, 패시베이션 층(150)이 반도체 구조물(230)에서 즉, 실질적으로 메사 프랭크(239)에서 공간적으로 좁게 경계지어진 영역 내에서 이용된다. 이는, 다양한 가능한 재료로부터의 재료로 패시베이션 층(150)을 형성할 수 있게 한다. 특히, 예를 들어, 통상적으로 이용되는 실리콘 산화물 대신에, 반도체 칩(101)의 광 복사선의 파장 범위 내에서 보다 많이 흡수하는 재료를 이용할 수 있고, 그러한 재료가 보다 양호한 패시베이션 성질을 갖는다. 이와 관련하여 적합한 하나의 재료로서, 예를 들어, Si3N4가 있다. 반도체 칩(101) 상에서의 좁은 공간적인 경계 형성으로 인해서, 그러한 재료의 이용과 연관될 수 있는 발광 효율(luminous efficiency)의 감소가 단지 최소적이고 그에 따라 무시될 수 있다.
도 3은 보다 양호한 설명을 위해서 트렌치 영역(255)의 확대도를 추가적으로 도시한다. 트렌치 구조물(250) 및 그에 따른 트렌치 영역(255)이, 예를 들어, 이전에 생산된 반도체 층 시퀀스(130)의 층 두께에 상응하는 6 ㎛의 범위 내의 높이를 가질 수 있다. 패시베이션 층(150)이, 예를 들어, 100 nm 내지 1 ㎛ 범위일 수 있는 층 두께를 가질 수 있다.
추가적인 단계(304)(도 10 참조)에서, 연결 구조물이 반도체 구조물(230, 231)을 가지는 기판 면 상에 형성되고, 그러한 연결 구조물은 서로 분리된 2개의 연결 층(161, 162), 및 도 9에 도시된 도금된-관통 홀(260)을 포함한다. 광전자 반도체 칩(101)의 경우에, 연결 구조물이 반도체 구조물(230)의 상이한 반도체 영역들(131, 132)에 서로 별개로 전기적으로 접촉하기 위한 역할을 하고, 이러한 방식으로, 광 복사선을 생성하기 위한 활성 구역(133)을 통한 전류 유동을 유발할 수 있게 하는 역할을 한다.
이러한 목적을 위해서, 첫 번째로, 도 4에 도시된 바와 같이, 제1 도전성 또는 금속 연결 층(161)이 반도체 구조물(230, 231)을 가지는 기판 면 상으로 도포되고, 구조화를 거치게 된다. 반도체 구조물(230)의 제1 반도체 영역(131)과 접촉하기 위한 역할을 하는 제1 연결 층(161)이, 금속 층(145) 및 미러층(140)을 포함하는 층 배열체에 의해서 제1 반도체 영역(131)에 전기적으로 연결된다. 반도체 영역(131)의 p-도전 구성의 경우에, 연결 층(161)이 또한 p-접촉 금속으로서 지칭될 수 있다. 연결 층(161)이, 예를 들어, Pt 층, Au 층, 및 Ti 층으로 이루어진 층 적층체를 포함할 수 있다.
구조화된 제1 연결 층(161)이 전체 반도체 구조물(230) 상에 또는 반도체 구조물(230) 상에 배열된 층 상에, 본 경우에, 패시베이션 층(150) 및 금속 층(145) 상에 실질적으로 배열된다. 금속 층(145) 상에 배열된 연결 층(161)의 부분적인 영역이, 생산하고자 하는 6개의 도금된-관통 홀(260)(도 9 참조)을 위한 개구부를 가지는 금속 층(145)과 유사하게 형성된다.
제1 연결 층(161)이, 패시베이션 층(150) 상에 배열되고 반도체 구조물(230) 또는 패시베이션 층(150)과 같은 그 측방향 표면(239) 주위에서 외주방향으로 측방향으로 완전히 연장하는 트렌치 구조물(250)의 영역 내에서 부분적인 영역을 추가적으로 갖는다. 2개의 반도체 구조물들(230, 231) 사이의 트렌치 영역(255)과 별개로, 도 4의 좌측에 명확하게 도시된 바와 같이, 이러한 영역 내의 연결 층(161)이 스타트 기판(120)과 인접할 수 있다. 이러한 연결 층(161)의 구성은, 유사하게, 추후에 실시되는 결합 프로세스와 관련된 공동을 최소화하는 역할을 한다.
또한, 도 4의 우측에서 그리고 트렌치 영역(255)의 확대도에서 도시된 바와 같이, 제1 연결 층(161)이 추가적인 반도체 구조물(231)의 상단 면 상으로 직각으로 트렌치 영역(255)을 통해서 연장하는 부분적인 영역을 갖는다. 이는, 이러한 영역 내에서 생산되는 접촉 패드(165)로부터 반도체 구조물(230)의 제1 반도체 영역(131)으로의 전기적 연결을 가능하게 한다. 트렌치 영역(255) 내에서, 연결 층(161)이 여기에 존재하는 패시베이션 층(150) 상에 배열된다. 트렌치 영역(255)의 영역 및 트렌치 구조물(250)의 나머지의 영역 모두의 내에서, 패시베이션 층(150)이 제1 연결 층(161)과 반도체 구조물(230)의 제2 반도체 영역(132) 사이의 전기적 절연을 제공한다. 제1 연결 층(161)이, 예를 들어, 500 nm 내지 2 ㎛ 범위일 수 있는 층 두께를 가질 수 있다.
도 5는, 연결 구조물을 생성하기 위해서 단계(304)(도 10 참조)의 상황에서 실시되는 추가적인 프로세스를 실시한 이후의 스타트 기판(120)을 도시한다. 이는, 제1 반도체 영역(131) 및 활성 구역(133)을 통해서 연장하는, 생산하고자 하는 도금된-관통 홀(260)의 영역 내에서 반도체 구조물(230) 내에 절개부를 형성하는 것을 포함하고, 그에 따라 제2 반도체 영역(132)이 그러한 위치(보조선(206)에서의 영역 참조)에서 (초기에) 노출된다.
도 5를 참조할 때 추가적으로 명확해지는 바와 같이, 절연 층(155)이 반도체 구조물(230, 231)을 가지는 기판 면 상에 또는 이러한 스테이지에서 이러한 면에 존재하는 층(161, 145, 140) 및 반도체 영역(131, 132) 상에 침착된다. 절연 층(155)이, 예를 들어, 실리콘 산화물 및/또는 실리콘 질화물과 같은 복수의 절연 또는 유전체 재료 중 하나 또는 다른 것으로 형성될 수 있다. 생산하고자 하는 도금된-관통 홀(260)의 영역 내에서 제2 반도체 영역(132)을 다시 한번 더 노출시키기 위해서, 절연 층(155)이 추가적으로 구조화된다.
이러한 위치에서, 또한, 도전성 또는 금속 접촉 층(163)의 일부가 각각의 경우에 침착 및 구조화에 의해서 형성된다. 제2 반도체 영역(132)과 인접하는 접촉 층(163)의 일부가 연부에서 절연 층(155)에 의해서 봉입되고, 그에 의해서 제1 반도체 영역(131) 및 활성 구역(133)(보조선(206)에서의 영역 참조)으로부터 분리된다. 반도체 영역(132)의 n-도전 구성의 경우에, 접촉 층(163)의 부분이 또한 n-접촉부로서 지칭될 수 있다. 접촉 층(163)이 예를 들어 은을 포함할 수 있다.
도 5를 참조할 때, 접촉 층(163)이 존재하는 위치와 별개로, 반도체 구조물(230, 231)을 구비하는 기판 면이 절연 층(155)에 의해서 완전히 커버된다는 것이 보다 명확해진다. 그에 따라, 절연 층(155)이, 반도체 구조물(230) 주위에서 외주방향으로 측방향으로 완전히 연장하는 트렌치 구조물(250)의 영역 내에서 부분적인 영역을 갖는다. 또한, 절연 층이 제1 연결 층(161) 전체를 커버한다. 이러한 방식으로, 제1 연결 층(161)이 후속하여 형성되는 제2 연결 층(162)으로부터 분리되는 것을, 절연 층(155)이 보장할 수 있다. 제2 연결 층(162)이 반도체 구조물(230)의 제2 반도체 영역(132)과 접촉하기 위한 역할을 한다.
도 6에 도시된 바와 같이, 제2 도전성 또는 금속 연결 층(162)이, 반도체 구조물(230, 231)을 가지는 기판 면 상에 또는 이러한 스테이지에서 이러한 면에 존재하는 층(155, 163) 상에 도포된다. 제2 연결 층(162)이 추가적인 구조화를 거치지 않고, 그에 따라 이러한 기판 면이 연결 층(162)에 의해서 완전히 커버된다. 결과적으로, 제2 연결 층(162)이, 반도체 구조물(230) 주위에서 외주방향으로 측방향으로 완전히 연장하는 트렌치 구조물(250)의 영역 내에서 부분적인 영역을 또한 갖는다. 도 6 및 여기에서 도시된 트렌치 영역(255)의 확대도를 참조하면, 절개부가 이러한 영역 내에 존재할 수 있도록, 연결 층(162)을 형성하는 프로세스 이후에, 트렌치 영역(255)이 완전히 충전되지 않을 수 있다는 것이 명확해진다. 이는 트렌치 구조물(250)의 나머지에도 적용될 수 있다. 절개부가 접촉 층(163)의 영역 내에도 (각각의 경우에) 존재할 수 있다.
광전자 반도체 칩(101)의 도금된-관통 홀(260)이 제2 연결 층(162)을 도포하는 프로세스에 의해서 형성된다. 각각의 도금된-관통 홀(260)이, 층(161, 145, 140), 제1 반도체 영역(131) 및 활성 구역(133)을 통해서 제2 반도체 영역(132) 내로 연장하는 천공부에 의해서 형성된다. 천공부는 이러한 위치에서 관련 층에 이전에 형성된 개구부 또는 절개부로 이루어진다. 절연을 위해서 이용되는 절연 층(155)이 천공부의 연부에 배열된다. 제2 반도체 영역(132)과 접촉하는 접촉 층(163) 및 그러한 접촉 층(163)과 접촉하는 연결 층(162)의 부분적인 영역이 천공부 내에 배열된다.
제2 연결 층(162)이, 도금된-관통 홀(260)을 통해서, 반도체 구조물(230)의 제2 반도체 영역(132)에 전기적으로 연결된다. 이러한 경우에, 제2 연결 층(162)이 제1 연결 층(161)으로부터 분리되는 것을, 절연 층(155)이 보장한다. 도금된-관통 홀(260)의 영역 내에서, 절연 층(155)은, 제2 연결 층(162) 및 접촉 층(163)이 제1 반도체 영역(131) 및 활성 구역(133)으로부터 분리되도록 보장한다.
캐리어 기판(125)으로의 연결을 생성하기 위해서 후속하여 이용되는 제2 연결 층(162)이, 예를 들어, 복수의 층을 포함하는 적층체 형태로 형성될 수 있다. 하나의 가능한 구성에서, 제2 연결 층(162)이, 예를 들어, Ti 및/또는 TiW(N)로 이루어진 층 적층체를 포함하는 배리어 층, 및 예를 들어 Ti 층, Pt 층 및 Au 층으로 이루어진 층 적층체를 포함하는 배리어 층 상에 배열된 결합 금속으로 이루어진 층을 포함할 수 있다.
층(155, 161, 162, 163)을 포함하는 연결 구조물을 형성하는 프로세스 이후에, 스타트 기판(120) 상에 생성된 층 배열체 또는 연결 구조물이 추가적인 단계(305)(도 10 참조)에서 캐리어 기판(125)으로 연결되고, 그에 의해서, 도 7에 도시된 바와 같이 캐리어 기판(125)으로 전달된다. 도 7은 도 6에 대해서 180도 회전된 또는 뒤집힌 도면을 포함한다. 캐리어 기판(125)이, 예를 들어, 도핑된 게르마늄과 같은 도전성 재료를 포함한다.
캐리어 기판(125)에 대한 연결을 생산하기 위해서, 제2 연결 층(162) 또는 그 결합 금속이 용융되는 결합 프로세스가 실시된다. 제2 연결 층(162)의 배리어 층이 접촉 층(163)에 대한 결합 금속의 확산을 방지할 수 있다. 결합 프로세스를 위해서, 캐리어 기판(125)이, 유사하게, 결합을 위해서 제공된 면에서 적절한 결합 금속의 층을 포함할 수 있다. 결합 프로세스에서, 결합 층이 용융될 수 있고 그에 의해서 공통 연결 층을 형성할 수 있다. 도 7에 도시된 바와 같이, 이러한 층들이 제2 연결 층(162) 내에서 조합된다. 연결 층(162)의 영역 내에 이전에 존재하는 절개부 또는 공동이 결합 중에 충전될 수 있다.
결합 프로세스가 추가적인 반도체 구조물(231), 및 트렌치 구조물(250)의 영역 내에 존재하고 반도체 구조물(230)의 측방향 표면(239) 주위에서 외주방향으로 측방향으로 연장하는 제1 연결 층(161)의 부분적인 영역의 제공에 의해서 촉진된다. 이러한 방식으로, 결합을 위해서 제공되는 제2 연결 층(162)의 해당 면에 위치되는 절개부 또는 공동이 작게 유지될 수 있다. 캐리어 기판(125)에 대한 신뢰 가능한 연결이 결과적으로 생산될 수 있다.
그 후에, 도 10의 흐름도에서 추가적인 단계(306)에 조합되는, 광전자 반도체 칩(101)을 완성하기 위한 추가적인 프로세스가 실시된다. 그러한 프로세스는, 예를 들어, 레이저 리프트-오프(lift-off) 프로세스를 실시하는 것에 의해서 구현될 수 있는, 스타트 기판(120)의 제거를 포함한다. 스타트 기판(120)의 탈착의 결과로서, 반도체 구조물(230)의 제2 반도체 영역(132)이 하나의 면에서 노출된다. 이러한 면은 반도체 칩(101)의 전면을 구성하고, 그러한 전면을 통해서 반도체 본체 또는 메사로서의 역할을 하는 반도체 구조물(230)이 광 복사선을 방출할 수 있다(광 진출면).
전면 광 방출을 개선하기 위해서, 도 7에 도시된 바와 같이 인출 구조물(139)이 형성되도록, 전면이 추가적으로 조질화된다. 인출 구조물(139)이 상승부, 예를 들어, 피라미드형 상승부를 구비한다. 전면 표면의 조질화가, 예를 들어 KOH를 이용하는 습식-화학적 식각 방법에서 예를 들어 실시될 수 있다. 이러한 경우에, 반도체 구조물(230)뿐만 아니라 추가적인 반도체 구조물(231)이 조질화될 수 있다.
조질화 이후에, 또한, 도 8에 도시된 바와 같이, 제1 연결 층(161)의 일부를 노출시키기 위해서 개구부(237)가 반도체 구조물(231) 내에 형성된다. 예를 들어, 습식-화학적 식각 프로세스가 이러한 목적을 위해서 실시될 수 있다. 이러한 영역에서, 또한, 와이어 결합에 적합하고 전면 접촉부로서의 역할을 하는 접촉 패드(165)(결합 패드 또는 p-결합 패드)가 연결 층(161) 상에 형성된다. 이러한 것이, 구조화 이후에 금속 층을 침착하는 것에 의해서 실시될 수 있다.
그 후에, 추가적인 프로세스가 단계(306)(도 10 참조)에서 실시될 수 있다. 이는, 예를 들어, 연결 층(162)의 반대측을 향하는 후면에서 캐리어 기판(125)을 씨닝 백하는 것, 그리고 후속하여 캐리어 기판(125)의 후면(미도시)에서 후면 접촉부로서의 역할을 하는 도전성 또는 금속 층을 형성하는 것을 포함한다. 그 후에, 서로 분리된 광전자 반도체 칩(101)을 생산하기 위해서, 개체화 프로세스를 실시할 수 있다. 이는, 보조선(201, 202)의 영역 내의 분할 또는 다이싱(dicing)에 의해서 실시될 수 있다.
이러한 방식으로 생산되는 광전자 반도체 칩(101)의 경우에, 제1 및 제2 연결 층(161, 162) 및 절연 층(155)이 서로 상하로 지역적으로, 그에 따라 캐리어 기판(125)과 반도체 구조물(230)의 제1 반도체 영역(131) 사이에 지역적으로 배열된다. 반도체 구조물(230)이, 반도체 칩(101)의 동작 중에 광 복사선을 방출하기 위해서 이용되는 반도체 본체(230)를 구성한다. 반도체 본체(230)의 제1 반도체 영역(131)이, 미러층(140), 금속 층(145) 및 제1 연결 층(161)에 의해서, 반도체 본체(230)와 나란히 측방향으로 배열된, 접촉 패드(165)로 전기적으로 연결된다. 반도체 본체(230)의 제2 반도체 영역(132)이, 도금된-관통 홀(260), 제2 연결 층(162) 및 캐리어 기판(125)을 통해서, 캐리어 기판(125) 상에 배열된 후면 접촉부(미도시)로 전기적으로 연결된다. 반도체 칩(101)의 동작 중에, 반도체 본체(230)를 통한 그에 따라 그 활성 구역(133)을 통한 전류 유동이 전면 접촉 패드(165) 및 후면 접촉부를 통해서 발생될 수 있고, 그 결과로서 활성 구역(133)이 광 복사선을 방출한다. 광 복사선이 인출 구조물(139)을 가지는 반도체 본체(230)의 전면을 통해서 방출될 수 있다. 전면의 방향 대신에, 캐리어 기판(125)의 방향으로 활성 구역(133)에 의해서 방출되는 복사선 비율이 미러층(140)에서 전면으로 반사될 수 있다.
전술한 장점, 특히 측방향 표면(239)의 오염 방지 및 그에 따른 전기적 분류의 방지와 함께, 방법에 따라서 생산된 광전자 반도체 칩(101)이 추가적인 장점을 갖는다. 외주방향 측방향 표면(239) 상에 배열된 패시베이션 층(150)에 의해서 둘러싸인 반도체 칩(101)의 반도체 본체(230)가 패시베이션 층(150)를 측방향으로 둘러싸는 영역(트렌치 구조물(250)의 그리고 트렌치 영역(255)의 영역) 내에서 추가적인 층을 갖는다. 반도체 칩(101)의 경우에, 그러한 추가적인 층이 2개의 연결 층(161, 162) 및 그러한 층들(161, 162)을 분리하는 절연 층(155)이다. 반도체 본체를 봉입하는 이러한 구성이 반도체 본체(230)의 전체 높이 또는 수직 범위에 걸쳐 존재한다. 그 측방향 표면(239)의 영역 내에서의 반도체 본체(230)의 신뢰 가능한 보호가 이러한 방식으로 가능해진다.
이는, 특히 반도체 본체(230)와 나란히 측방향으로 배열되는 접촉 패드(165)에 대해서도 사실이고, 그러한 접촉 패드는 트렌치 영역(255)의 영역 내에 존재하는 층(150, 155, 161, 162)에 의해서뿐만 아니라, 반도체 구조물(231)의 나머지 부분에 의해서 부가적으로 반도체 본체(230)로부터 분리된다. 이러한 방식으로, 반도체 본체(230)의 제1 반도체 영역(131)과 접촉하는 접촉 패드(165)가, 예를 들어 결함을 가지고 실시되는 와이어 결합 프로세스로 인해서, 제2 반도체 영역(132)과 직접적으로 단락되는 것을 방지한다.
또한, 반도체 본체(230)가, 캐리어 기판(125)으로의 전달 이전에 하부의 반도체 층 시퀀스(130)를 구조화하기 위해서, 전면의 방향으로 (적어도 지역적으로) 넓어지는 형상을 갖는다. 방출 방향으로 개방된 측부 프랭크를 가지는 반도체 본체(230)의 구성은, 반도체 본체(230)로부터 광이 인출되는 것을 촉진한다. 결과적으로, 통상적인 반도체 칩에 대비하여 증가된 휘도가 가능해진다.
이하의 도면을 참조하여, 광전자 반도체 칩 또는 반도체 칩(101)의 수정예 또는 개선예인 발광 다이오드 칩의 추가적인 실시예에 관한 설명이 주어진다. 생산은 반도체 칩(101)에 관한 전술한 생산과 유사하게 실시될 수 있다. 그에 따라, 동일한 그리고 동일하게 작용하는 구성요소 및 구조물 그리고 상응하는 방법 단계에 대해서는 다시 구체적으로 이하에서 설명하지 않을 것이다. 그 대신에, 예를 들어, 사용 가능한 재료, 구현 가능한 제조 프로세스, 가능한 장점 등에 관한 전술한 상세 내용과 관련하여, 전술된 설명을 참조한다. 또한, 이하의 실시예 중 하나와 관련하여 언급된 양태 또는 상세 내용이 또한 다른 실시예에도 적용될 수 있다는 것을 주목하여야 할 것이다. 특히, 서로 상이한 실시예의 구성을 조합할 수 있다.
도 11은, 반도체 칩(101)과 대조적으로, 전면의 영역 내에서 부가적인 절연 패시베이션 층(157)을 포함하는, 추가적인 광전자 반도체 칩(102)을 도시한다. 패시베이션 층(157)이 특히 반도체 본체(230)의 제2 반도체 영역(132) 상에 배열되고, 그 결과로서 반도체 본체(230)가 전면에서 보호된다. 패시베이션 층(157)이 또한 반도체 본체(230)에 대해서 측방향으로 영역 내에 또는 접촉 패드(165)의 영역 내에 배열되고 개구부를 구비하며, 그러한 개구부를 통해서 접촉 패드(165)로 접근할 수 있다.
측방향 표면(239)에서 사용된 패시베이션 층(150)과 대조적으로, 표면 패시베이션를 위해서 이용되는 패시베이션 층(157)은, (더) 낮은 복사선 흡수를 나타내는 절연 재료, 예를 들어 실리콘 산화물을 포함할 수 있다. 패시베이션 층(157)이, 스타트 기판(120)의 제거 후에 또는 침착 및 구조화에 의한 인출 구조물(139)의 생산 후에, 단계(306)(도 10 참조)의 상황에서 형성될 수 있다.
도 11은, 패시베이션 층(157)이, 반도체 구조물(231)을 개방하고 접촉 패드(165)를 생산하는 프로세스 이후에만 형성되는 변형예를 도시한다. 결과적으로, 패시베이션 층(157)은, 도 11에 도시된 바와 같이, 개구부(237) 내에서 접촉 패드(165)로 연장하는 부분적인 영역을 가질 수 있다. 대안적으로, 반도체 구조물(231)의 개방 프로세스에 앞서서 패시베이션 층(157)을 침착할 수 있고 반도체 구조물(231)(또는 패시베이션 층과 함께)을 개방하는 프로세스에 앞서서 패시베이션 층을 구조화할 수 있고, 후속하여 접촉 패드(165)를 형성할 수 있다. 이러한 방식으로, 패시베이션 층(157)이 전면 상에서만 배열될 수 있고, 개구부(237) 내의 접촉 패드(165)로 연장하지 않는다.
표면 패시베이션 또는 최종 패시베이션를 전면 패시베이션 층(157) 형태로 형성하는 프로세스가 또한 이하의 실시예에서 제공될 수 있다.
도 12는, 반도체 칩(101)과 대조적으로, 접촉 패드(165)의 영역 내의 반도체 재료 또는 이러한 영역 내에서 이전에 존재하던 반도체 구조물(231)이 완전히 제거되는, 추가적인 광전자 반도체 칩(103)을 도시한다. 이러한 목적을 위해서, 개구부(237)를 형성하는 프로세스와 유사하게, 단계(306)(도 10 참조)에서, 인출 구조물(139)을 생산한 후에, 예를 들어 습식-화학적 식각 프로세스를 실시할 수 있다. 그 후에, 접촉 패드(165)가 연결 층(161)의 노출된 부분 상에 형성될 수 있다. 접촉 패드(165)의 영역 내에서 반도체 재료를 완전히 제거하는 것은, 후속하여 실시되는 개체화 프로세스 중에 침착될 수 있는 반도체 재료에 의해서 발생되는, 접촉 패드(165)와 캐리어 기판(125) 사이의 단락을 피할 수 있는 가능성을 제공한다.
도 12의 반도체 칩(103) 또는 접촉 패드(165)의 영역 내에 반도체 재료가 없는 유사한 반도체 칩의 경우에, 예를 들어, 반도체 재료(또는 반도체 구조물(231))의 제거에 앞서서, 생산하고자 하는 접촉 패드(165)의 영역 내의 패시베이션 층(157)의 전면 침착 및 부분적인 제거를 실시하는 것에 의해서, 도 11을 참조하여 설명된 표면 패시베이션가 실현될 수 있다. 또한, 반도체 재료와 함께 도포된 패시베이션 층(157)을 제거할 수 있다. 접촉 패드(165)가 후속하여 형성될 수 있다. 대안적으로, 패시베이션 층(157)이, 반도체 재료를 제거하는 프로세스 및 접촉 패드(165)를 형성하는 프로세스 이후에, 전면으로 도포될 수 있고 접촉 패드(165)의 영역 내에서 제거되거나 개방될 수 있다.
도 12에 도시된 바와 같은, 생산하고자 하는 접촉 패드(165)의 영역 내에서의 반도체 재료의 완전한 제거가 또한 도 13, 도 15 내지 도 18의 실시예에서 또한 존재한다. 대안적으로, 도 8에 도시된 바와 같이 (단순히) 개방된 반도체 구조물(231)을 가지는 구성이 도 13, 도 15 내지 도 18에서 제공될 수 있다. 접촉 패드(165)의 영역 내의 반도체 재료의 완전한 제거는, 유사하게, 도 14에 도시된 실시예에 대해서 고려될 수 있다.
도 13은 추가적인 광전자 반도체 칩(104)을 도시한다. 반도체 칩(101)과 비교하면, 반도체 칩(104)이 도금된-관통 홀(260)의 각각에서 광 복사선을 반사하기 위한 부가적인 미러(조합 미러)을 포함한다. 결과적으로, 휘도의 증가가 가능하다. 이러한 목적을 위해서, 단계(304)(도 10 참조)에서, 접촉 층(163)이, 도 5로부터 시작하여, 도금된-관통 홀(260)의 각각의 영역 내에서, 제2 반도체 영역(132) 상에 직접적으로 배열되는 층 부분만을 가지지 않도록 하는 방식으로, 접촉 층(163)이 형성되고 제2 반도체 영역(132) 및 절연 층(155) 상으로의 침착 이후에 구조화된다. 접촉 층(163)이 절연 층(155) 상의 천공부의 연부에 배열되고, 적절한 경우에, 천공부의 단부에서 측방향으로 돌출하는 외주방향 깔때기 또는 컵 형상의 부분(164)을 부가적으로 갖는다.
도 14는 추가적인 광전자 반도체 칩(105)을 도시한다. 반도체 칩(101)과 대조적으로, 반도체 칩(105)의 경우에 미러층(140)을 커버하는 금속 층(145)이 형성되지 않는다. 결과적으로, 도 4로부터 시작하여, 단계(304)(도 10 참조)에서 생성된 제1 연결 층(161)이 미러층(140)과 인접하고, 그에 따라 미러층(140)에 의해서만 반도체 본체(230)의 제1 반도체 영역(131)에 전기적으로 연결된다. 금속 층(145)의 생략은 보다 단순한 생산을 가능하게 한다.
도 15는 추가적인 광전자 반도체 칩(106)을 도시한다. 반도체 칩(106)은, 반도체 본체(230) 주위에서 외주방향으로 연장하고 측방향 표면(239) 상에 배열된 패시베이션 층(150)에 대해서 측방향으로 존재하는 영역 내의 절연 재료(159)로 이루어진 층을 포함한다. 절연 재료(159)가 예를 들어 SiO2일 수 있다.
반도체 구조물(230, 231)을 가지는 기판 면 상에서 패시베이션 층(150)(도 10의 단계(303), 도 3 참조)을 형성하는 프로세스 이후에 절연 재료(159)가 침착되는 과정에 의해서 반도체 칩(106)이 생산될 수 있고, 표면을 평탄화하기 위해서, 예를 들어, 폴리싱 또는 CMP(화학적 기계적 폴리싱)과 같은 연마 프로세스가 후속하여 실시된다. 트렌치 구조물(250) 및 그 트렌치 영역(255) 형태의 공동이 이러한 방식으로 충전될 수 있다. 연결 구조물을 형성하기 위한 전술한 것(도 10의 단계(304)) 중에서의 추가적인 프로세스가 후속하여 실시될 수 있다. 이러한 경우에, 연결 층(161)이 또한 절연 재료(159)로 도포될 수 있고 그에 따라, 후속하여 생산되는 다른 층(155, 162)과 같이, 이제 절연 재료(159)에 의해서 충전되는 트렌치 구조물(250)의 영역 내에서 평면형 구성을 갖는다. 이러한 과정은, 결합 프로세스(도 10의 단계(305))와 관련한 공동 또는 공극을 피할 수 있게 한다. 생산 방법의 종로시에 실시되는 접촉 패드(165)를 형성하는 프로세스에 앞서서, 생산하고자 하는 접촉 패드(165)의 영역 내에서 반도체 재료를 제거할 뿐만 아니라, 연결 층(161)으로 연장하는 개구부를 형성하기 위해서 이러한 영역 내에서 절연 재료(159)의 일부가 또한 제거된다.
도 16은 추가적인 광전자 반도체 칩(107)을 도시한다. 반도체 칩(107)의 경우에, 반도체 칩(101)과 비교하여, 금속 층(145)이 미러층(140)의 영역 내에만 제공되지 않는다. 층(145)이 또한, 반도체 칩(107)의 전면까지 그리고 접촉 패드(165)가 형성되는 영역까지, 패시베이션 층(250) 상에서 반도체 본체(230)에 대해서 측방향으로 또한 부가적으로 연장한다. 그에 따라, 이러한 구성에서, 반도체 본체(230)가 또한, 패시베이션 층(150) 상에 배열된 금속 층(145)의 부분적인 영역에 의해서 측방향으로 완전히 둘러싸인다. 접촉 패드(165)가 금속 층(145) 상에 배열된다.
반도체 구조물(230, 231)을 가지는 기판 면 상에서 단계(304)(도 10 참조)의 상황에서 패시베이션 층(150)을 형성하는 프로세스 이후에 금속 층(145)이 도포되고 구조화되는 과정에 의해서, 반도체 칩(107)이 생산될 수 있다. 구조화 중에, 특히, 생산하고자 하는 도금된-관통 홀(260)의 영역 내에 개구부가 형성된다. 도 4로부터 시작하여, 후속하여 생산되는 제1 연결 층(161)이 금속 층(145) 상에만 배열될 수 있다. 이러한 경우에, 접촉 패드(165)를 형성하는 프로세스에 앞서서 실시되는 반도체 재료를 제거하는 프로세스(도 10의 단계(306))가, 아래에 위치되는 연결 층(161) 대신에, 금속 층(145)이 이러한 영역 내에서 노출되는 결과를 갖는다. 이는, 도 16으로부터 시작하여, 전체 반도체 재료가 이러한 영역 내에서 제거되지 않음에도 불구하고, - 이제 층(145)으로 연장하는 - 개구부가 그 대신에 반도체 구조물(231) 내에 형성되는 경우이다.
도 17은 추가적인 광전자 반도체 칩(108)을 도시한다. 반도체 칩(108)의 경우에, 반도체 칩(101)과 비교하여, 제1 연결 층(161)이 패시베이션 층(150) 또는 반도체 본체(230)의 측방향 표면(239)을 완전히 둘러싸는 부분적인 영역을 가지지 않는다. 이는 재료의 절감과 연관된다. 반도체 칩(108)의 생산 중에, 단계(304)(도 10 참조)에서, 도 4로부터 시작하여, 연결 층(161)이 반도체 구조물(230) 주위에서 외주방향으로 연장하는 전체 트렌치 구조물(250)의 영역 내에 더 이상 형성되지 않는다. 연결 층(161)의 상응하는 연결 영역이 2개의 반도체 구조물(230, 231) 사이의 트렌치 영역(255) 내에서만 제공되고, 그러한 연결 영역에 의해서, 반도체 구조물(230, 231) 상에 배열되는 연결 층(161)의 부분적인 영역들이 연결된다. 이는, 연결 층(161)이 생략되는 측방향 표면(239)에 대해서 측방향적인 그러한 영역 내에서, 절연 층(155)이 또한 패시베이션 층(150) 상에 배열되고 그에 따라 그러한 패시베이션 층에 직접적으로 인접하는 결과를 갖는다.
도 18은 조합 미러를 포함하는 추가적인 광전자 반도체 칩(109)을 도시한다. 반도체 칩(109)의 경우에, 반도체 칩(108)과 유사하게, 연부에서 반도체 본체(230) 주위로 완전히 외주방향으로 연장하는 부분적인 영역을 제1 연결 층(161)이 가지지 않는다. 이는, 광 복사선을 반사하기 위해서 제공된 미러층(169)을 외주방향 영역 내에, 즉 실질적으로 트렌치 영역(255) 이외의 트렌치 구조물(250)의 전체 영역 내에 배열할 수 있게 한다. 결과적으로, 휘도의 증가가 얻어질 수 있다. 도 18에 도시된 바와 같이, 미러층(169)이 절연 층(155) 상에 그에 따라 절연 층(155)과 제2 연결 층(162) 사이에 배열된다. 우측을 향해서 수평으로 연장하는 부분적인 영역을 기초로 도 18에서 표시된 바와 같이, 미러층(169)이 트렌치 구조물(250)로부터 또한 부분적으로 돌출할 수 있다.
반도체 칩(109)이, 도금된-관통 홀(260)의 영역 내에서 미러로서의 역할을 하는 층 부분(164)과 함께 도 13을 참조하여 설명한 구성을 추가적으로 갖는다. 단계(304)(도 10 참조)에서, 도 5로부터 시작하여, 반도체 구조물(230) 주위에서 측방향으로 외주방향으로 연장하는 미러층(169) 및 도금된-관통 홀(260)의 영역 내의 부분들(164) 모두가 존재하는 방식으로, 침착된 접촉 층(163)이 구조화되는 과정에 의해서, 반도체 칩(109)이 생산될 수 있다.
반도체 칩의 전술한 실시예의 경우에, 반도체 재료가 스타트 기판(120)까지 제거되는 방식으로, 스타트 기판(120) 상에 형성된 반도체 층 시퀀스(130)를 구조화하는 것이 제공된다. 결과적으로, 생산되는 반도체 구조물(230)이 광 복사선을 방출하기 위해서 이용되는 반도체 칩의 반도체 본체(230)의 형상을 이미 가질 수 있다. 대안적으로, 반도체 층 시퀀스(130)의 2-스테이지 메사 구조화가 고려될 수 있고, 제1 구조화 단계가 캐리어 기판(125)으로의 전달에 앞서서 또는 연결 구조물을 형성하기에 앞서서 실시될 수 있고, 제2 구조화 단계가 전달 이후에 실시된다. 이러한 경우에, 적어도 제1 반도체 영역(131) 및 활성 구역(133)이 결과적으로 형성되는 반도체 구조물의 측방향 표면(239)에서 노출되는 방식으로, 제1 구조화 단계를 실시하는 것이 제공된다. 이러한 영역이 후속하여 패시베이션된다. 2-스테이지 과정이, 연결 구조물을 캐리어 기판(125)으로 연결하는 것과 관련하여 공동을 최소화시킬 수 있는 추가적인 가능성을 제공한다. 이와 관련한 하나의 가능한 방법이 이하의 도면을 참조하여 보다 구체적으로 이하에서 설명된다.
도 19 내지 도 23은, 유사하게 발광 다이오드 칩일 수 있는, 추가적인 광전자 반도체 칩(110)의 생산을, 개략적인 측방향 단면도로 도시한다. 앞서서 제시된 차이점 이외에, 반도체 칩(111)의 생산이 반도체 칩(101)의 전술된 생산과 유사하게 실시된다. 그에 따라, 여기에서, 또한, 예를 들어, 이용 가능한 재료, 구현 가능한 제조 프로세스, 가능한 장점 등에 관한 상세 내용과 관련하여, 전술된 설명을 참조한다. 도 9의 평면도 및 도 10의 흐름도가 동일한 방식으로 적용될 수 있다.
도 19는, 시작 배열체를 형성하는 프로세스(도 10의 단계(301), 도 1 참조) 및 스타트 기판(120) 상에 형성된 반도체 층 시퀀스(130)를 구조화하는 프로세스(도 10의 단계(302)) 이후의 스타트 기판(120)을 도시한다. 반도체 층 시퀀스(130)의 재료가 활성 구역(133)을 지나서 제2 반도체 영역(132) 내로 제거되나, 그러나 스타트 기판(120)까지는 제거되지 않는 방식으로, 반도체 층 시퀀스(130)가 구조화된다. 구조화의 결과로서, (생산하고자 하는 반도체 칩(110) 마다) 2개의 반도체 구조물(232, 233)이 형성되고, 그러한 반도체 구조물이 상승부의 형태로 존재한다. 구조화가 식각 프로세스에 의해서, 바람직하게 건식-화학적 식각 프로세스에 의해서 실시되고, 그러한 식각 프로세스에서, 반도체 층 시퀀스(130)의 재료가, 생산하고자 하는 반도체 구조물(232, 233)을 둘러싸는 식각 영역 내에서 제거된다.
재료 제거가 스타트 기판(120)까지 발생되지는 않기 때문에, 반도체 구조물(232, 233)이 제2 반도체 영역(132)에 의해서 서로 여전히 연결된다. 또한, 스타트 기판(120)이 식각에 의해서 생성된 트렌치 구조물(250)의 영역 내에서 노출되지 않는다. 여기에서, 또한, 트렌치 구조물(250)이, 프레임 형상의 방식으로 개별적인 반도체 구조물(232, 233)을 둘러싸는 연속적인 부분적인 영역들로 이루어진다. 도 19에 도시된 2개의 반도체 구조물(232, 233) 사이에 존재하는 트렌치 영역(255)이 확대도 내에 보충적으로 도시되어 있다.
반도체 구조물(232, 233)이 유사하게 도 9에서 평면도로 도시된 형상을 가질 수 있다. 이러한 경우에, 또한, 도 19 내지 도 23의 단면도가, 도 9의 단면선 A-A의 도움으로 표시된 횡단면적 평면에 관한 것이다.
반도체 구조물(232)의 영역 내에서 반도체 칩(110)의 반도체 본체(240)가 추후의 방법 스테이지에서만 형성되는, 반도체 구조물(232)이, 2개의 층(140, 145)을 포함하는 배열체가 상부에 존재하는 면의 영역 내에서, 미러층(140) 주위로 연장하는 금속 층(145) 또는 층(140, 145)과 동일한 측방향 외부 치수를 갖는다. 반도체 구조물(232)이 외주방향 측방향 표면(239)을 가지며, 그러한 외주방향 측방향 표면에서 제1 반도체 영역(131), 활성 구역(133) 및 제2 반도체 영역(132)이 노출된다. 외주방향 측방향 표면(239)은 반도체 구조물(232)의 모든 상호 인접하는 측부 면 또는 측부 프랭크를 포함한다.
특히 트렌치 영역(255)의 확대도를 참조할 때 보다 명확해지는 바와 같이, 적어도 제2 반도체 영역(132)의 영역 내에서 반도체 구조물(232)의 측부 면이 스타트 기판(120)에 의해서 미리 규정된 평면에 대해서 사각 각도로 연장할 수 있고, 그에 따라 반도체 구조물(232)이 스타트 기판(120)의 방향으로 적어도 부분적으로 넓어지는 형상을 갖는다. 또한, 측부 면이 반도체 구조물(232)의 전체 높이에 걸쳐서 스타트 기판(120)에 대해서 비스듬하게 연장할 수 있다. 이는 추가적인 반도체 구조물(233)에도 동일한 방식으로 적용되며, 그 하나의 측부 프랭크 만이 보조선(216)에서 도시되어 있다.
여기에서 또한, 반도체 층 시퀀스(130)의 구조화가 비교적 초기의 방법 스테이지에서 실시되기 때문에, 구조화에 의해서 생산되는 반도체 구조물(232)의 측방향 표면(239)에서의 입자 또는 층의 침착, 및 그에 따른 분류의 위험이 방지될 수 있다. 이는 건식-화학적 식각에 의해서 추가적으로 촉진될 수 있다.
그 후에, 도 20에 도시된 바와 같이, 반도체 구조물(232)의 외주방향 측방향 표면(239)을 패시베이션하기 위해서 제공된 절연 패시베이션 층(150)이 반도체 구조물(232, 233)을 가지는 기판 면 상에 침착되고 후속하여 구조화된다(도 10의 단계(303)). 패시베이션 층(150)이 반도체 구조물(232)의 전체 외주방향 측방향 표면(239) 상에 배열되고, 그에 따라 이러한 영역 및 활성 구역(133) 내에서 이전에 노출된 반도체 영역(131, 132)이 커버된다. 이러한 방식으로, 측방향 표면(239)이 후속 프로세스에서 보호되고, 그에 따라 전기적 분류가 방지된다.
도 20에 도시된 바와 같이, 반도체 구조물(232)의 상단 면 상에 존재하고 연부에서 금속 층(145)을 측방향으로 둘러싸는 2개의 층(140, 145)을 포함하는 배열체까지 패시베이션 층(150)이 연장하는 방식으로, 반도체 구조물(232)을 측방향으로 완전히 봉입하는 패시베이션 층(150)이 형성될 수 있다. 도 20에서 좌측에 도시된 바와 같이, 패시베이션 층(150)이 또한 트렌치 구조물(250)의 영역 내에 추가적으로 배열된다. 이러한 경우에, 패시베이션 층(150)이 측방향 표면(239)으로부터 멀리 연장하는 부분적인 영역을 가지고, 제2 반도체 영역(132) 상에 배열되며, 반도체 구조물(232) 주위에서 외주방향으로 연장한다. 도 20에서 우측에 도시된 바와 같이, 패시베이션 층(150)이 또한 트렌치 영역(255) 내에 존재한다. 이러한 경우에, 패시베이션 층(150)이 반도체 구조물(232)의 측방향 표면(239)에 대향하는 반도체 구조물(233)의 측부 면(들) 상으로 직각으로 연장하고, 실질적으로 반도체 구조물(233)의 상단 면의 영역 내에서 이러한 위치에서 종료된다.
그 후에, 유사한 방식으로, 층(155, 161, 162, 163) 및 도금된-관통 홀(260)을 포함하는 연결 구조물이 반도체 구조물(232, 233)을 가지는 기판 면 상에 형성된다(도 10의 단계(304)). 도 21은 구조화된 제1 연결 층(161)을 형성하는 프로세스, 제2 반도체 영역(132)까지 연장하고 (초기에) 이러한 위치에서 제2 반도체 영역(132)을 노출시키는, 생산하고자 하는 도금된-관통 홀(260)의 영역 내에서 반도체 구조물(232) 내에 절개부를 형성하는 프로세스, 그리고 이러한 스테이지에서 이러한 면에 존재하는 반도체 영역(131, 132) 및 층(161, 145, 140) 상에 절연 층(155)을 도포하는 프로세스 이후의 방법 스테이지를 도시한다.
제1 연결 층(161)이 전체 반도체 구조물(232) 상에 또는 그러한 반도체 구조물(232) 상에 존재하는 층(145, 150) 상에 실질적으로 배열되고, 생산하고자 하는 6개의 도금된-관통 홀(260)을 위한 개구부와 함께 형성된다(도 9 참조). 제1 연결 층(161)이, 해당 영역 내에서 패시베이션 층(150) 상에 배열되고 반도체 구조물(232) 또는 그 측방향 표면(239) 주위에서 측방향으로 완전히 외주방향으로 연장하는 트렌치 구조물(250)의 영역 내에서 부분적인 영역을 갖는다. 또한, 도 4의 우측에서 도시된 바와 같이, 제1 연결 층(161)이 추가적인 반도체 구조물(233)의 상단 면 상으로 직각으로 트렌치 영역(255)을 통해서 연장하는 부분적인 영역을 갖는다. 이는, 이러한 영역 내에서 생산된 접촉 패드(165)로부터, 반도체 구조물(232)의 영역 내에서 추후에 생산되는 반도체 칩(110)의 반도체 본체(240)의 제1 반도체 영역(131)까지의 전기적 연결을 가능하게 한다.
도 22는, 본 경우에 생산하고자 하는 도금된-관통 홀(260)의 영역 내에서 제2 반도체 영역(132)을 노출시키기 위해서 절연 층(155)을 구조화하는 프로세스, 이러한 위치에서 제공되는 접촉 층(163)의 부분을 형성하는 프로세스, 및 이러한 스테이지에서 이러한 면에 존재하는 층(155, 163) 상에 제2 연결 층(162)을 형성하는 프로세스 이후의, 추가적인 방법 스테이지를 도시한다. 도금된-관통 홀(260)이, 절연 층(155)에 의해서 제1 연결 층(161)으로부터 분리된, 제2 연결 층(162)을 도포하는 것에 의해서 형성된다.
그 후에, 스타트 기판(120) 상에서 생산된 층 배열체가 캐리어 기판(125)으로 전달되거나, 결합 프로세스에서 연결 구조물이 층 배열체로 연결된다(도 10의 단계(305)). 도 23에 도시된 광전자 반도체 칩(110)을 완성하기 위해서, 추가적인 프로세스(도 10의 단계(306))가 후속하여 실시된다. 추가적인 프로세스는 스타트 기판(120)을 제거하는 것, 그리고 스타트 기판(120)의 제거에 의해서 노출되는 제2 반도체 영역(132)의 해당 면에서 인출 구조물(139)을 형성하기 위한 목적으로 조질화하는 것을 포함한다. 제2 반도체 영역(132)이 이러한 스테이지에서 (여전히) 연속적이다.
조질화 이후에, 단계(306)의 상황에서, 반도체 층 시퀀스(130)의 추가적인 또는 제2 구조화가 실시되고, 그 결과로서, 도 23에 도시된 바와 같이, 별개의 반도체 본체(240)가 생산된다. 반도체 칩(110) 내에서 광 복사선을 방출하기 위한 메사로서의 역할을 하는 반도체 본체(240)가 이전에 생성된 반도체 구조물(232)의 영역 내에 형성된다. 제2 구조화 단계가, 예를 들어, 습식-화학적 식각에 의해서 실시될 수 있다. 구조화 중에, 패시베이션 층(150), 절연 층(155) 및 제1 연결 층(161)까지, 생산하고자 하는 반도체 본체(240)를 둘러싸는 영역 내에서 반도체 재료가 제거된다. 도 23에서 도시된 바와 같이, 이전에 존재하던 반도체 구조물(233)의 영역 내의 전체 반도체 재료를 또한 제거할 수 있다. 이러한 영역에서, 또한, 전면 접촉부로서의 역할을 하는 접촉 패드(165)가 구조화에 의해서 노출된 제1 연결 층(161) 상에 형성된다. 전술한 추가적인 프로세스(캐리어 기판(125)의 씨닝 백, 캐리어 기판(125) 상에서의 후면 접촉부 형성, 개체화)가 그 후에 실시될 수 있다.
반도체 본체(240)가 제1 구조화 단계에서 생산되는 반도체 구조물(232), 및 반도체 칩(110)의 전면에서 돌출하는 메사 형상의 상승부(242)를 포함하고, 그러한 상승부는 제2 구조화 단계에서 생산된다. 반도체 본체(240)가, 이전에 패시베이션된 측방향 표면(239)을 포함하는 외주방향 측방향 표면(249)을 갖는다. 그에 따라, 패시베이션된 측방향 표면(239)이 반도체 본체(240)의 측방향 표면(249)의 일부를 구성한다.
본 경우에, 상승부(242)가 반도체 구조물(232) 보다 큰 외부 치수로 형성된다. 이는, 반도체 본체(240)가, 도 23에 도시된 바와 같이, 측부에서 단차형 윤곽을 가지고, 결과적으로, 측방향 표면(249)이 단차형 형상을 가지게 되는 효과를 갖는다. 또한, 반도체 본체(240)가, 제1 구조화 단계에서 생산된 반도체 구조물(232)의 영역 내에서만, 패시베이션 층(150) 및 그러한 패시베이션 층(150)에 대해서 측방향으로 배열되는 제1 연결 층(161)에 의해서 봉입된다.
광전자 반도체 칩(110)의 경우에, 그에 따라, 반도체 본체(240)의 제1 반도체 영역(131)이, 미러층(140), 금속 층(145) 및 제1 연결 층(161)에 의해서, 반도체 본체(240)와 나란히 측방향으로 배열된, 접촉 패드(165)로 전기적으로 연결된다. 반도체 본체(240)의 제2 반도체 영역(132)이, 도금된-관통 홀(260), 제2 연결 층(162) 및 캐리어 기판(125)을 통해서, 캐리어 기판(125) 상에 배열된 후면 접촉부(미도시)로 전기적으로 연결된다. 이러한 방식으로, 반도체 본체(240)를 통한 전류 유동이 발생될 수 있고, 그 결과로서 활성 구역(133)이 광 복사선을 방출한다. 광 복사선이, 실질적으로, 인출 구조물(139)을 가지는 반도체 본체(240)의 전면 또는 광 진출면을 통해서, 그리고 또한 상승부(242)의 측부 프랭크를 통해서 부분적으로 방출될 수 있다. 캐리어 기판(125)의 방향으로 활성 구역(133)에 의해서 방출되는 복사선 비율이 미러층(140)에서 전면의 방향으로 반사될 수 있다.
도면을 참조하여 설명된 실시예가 발명의 바람직한 또는 예시적인 실시예를 구성한다. 추가적인 특징의 수정 또는 조합을 포함할 수 있는 추가적인 실시예가, 설명되고 도시된 실시예와 함께 고려될 수 있다.
예로서, 다른 재료가 앞서서 구체적으로 기재한 재료 대신에 이용될 수 있고, 예를 들어 층 두께, 도금된-관통 홀(260)의 개체수, 등과 관련된 전술한 수치적 표시가 다른 표시에 의해서 대체될 수 있다. 다른 재료와 관련하여, 예를 들어, 상이한 (도핑된) 반도체 재료, 예를 들어 실리콘으로 이루어진 캐리어 기판(125)을 이용하는 것을 고려할 수 있다. 스타트 기판(120)이 또한 예를 들어 실리콘과 같은 반도체 재료를 포함할 수 있고, 캐리어 기판(125) 상으로의 결합 이후에, 예를 들어, 식각에 의해서 제거될 수 있다. 또한, 반도체 영역(131, 132)의 전술된 도전성에 대한 반대의(inverse) 도전성들이 또한 전술한 도전성 대신에 존재할 수 있다. 또한, 전술한 접근방식을 기초로 하는 광전자 반도체 칩이 다른 형상 및 기하형태로, 그리고 추가적인 구성요소, 구조물 및/또는 층과 함께 형성될 수 있다. 다른 기하형태와 관련하여, 특히 도 9에 도시된 형상과 상이한 것이 고려될 수 있다.
실시예의 추가적인 조합이 전술된 조합과 함께 채용될 수 있다. 예를 들어, 도금된-관통 홀(260)의 영역 내에서 - 도 13을 참조하여 설명된 - 부가적인 미러(164)과 함께, 도 14, 도 15, 도 16으로부터의 반도체 칩(105, 106, 107)을 형성하는 것을 고려할 수 있다. 또한, 예를 들어, 도 15를 참조하여 설명한 바와 같이, 절연 재료(159)의 도움으로 평탄화하는 것이 도 13, 도 14, 도 16에서의 반도체 칩(104, 105, 107)의 생산에서 이용될 수 있다.
또한, 반도체 본체(240)를 형성하기 위해서 반도체 층 시퀀스(130)를 2-스테이지 구조화하는 것과 함께 도 19 내지 도 23의 생산 방법과 관련하여, 이전의 도면으로부터의 구성을 이용할 수 있다. 예로서, 부가적인 미러(164)이 도금된-관통 홀(260)의 영역 내에 형성될 수 있다. 반도체 구조물(233)의 영역 내에서 전체 반도체 재료를 제거하지 않고, 그 대신에 반도체 층 시퀀스의 이러한 부분 내에서 연결 층(161)을 노출시키는 개구부를 생산하는 것을 또한 고려할 수 있다. 그 후에, 접촉 패드(165)가 또한 여기에서 생산될 수 있고, 그에 따라 도 8과 유사한 구조물이 존재할 수 있다. 또한, 반도체 칩(110)의 전면에서 부가적인 패시베이션 층(157)을 형성하는 것이 제공될 수 있고, 그러한 부가적인 패시베이션 층이 적어도 반도체 본체(240) 또는 상승부(242)를 커버한다.
유사하게, 패시베이션 층(150)의 구조에 대한 수정이 가능하다. 도 20을 참조하면, 예를 들어, 도 3에 따른 구성으로 패시베이션 층(150)을 형성하는 것을 고려할 수 있고, 그에 따라 패시베이션 층(150)이 외측 연부에서 반도체 구조물(232) 상에 배열되는 금속 층(145) 주위로 연장한다. 또한, 패시베이션 층(150)이 반도체 구조물(233)의 상단 면 상으로 유도될 수 있고 그에 따라 연부에서 그 주위로 연장할 수 있다. 유사한 방식으로, 도 20에 상응하는 구성이 도 8로부터의 반도체 칩(101)(그리고 도 11 내지 도 18로부터의 칩)의 생산에서 존재할 수 있다. 이러한 경우에, 패시베이션 층(150)이 층(145)까지만 연장하고 그러한 층 주위로는 연장하지 않을 수 있고, 패시베이션 층(150)이 반도체 구조물(231)의 상단 면 상에 배열되지 않을 수 있다.
비록 바람직한 또는 예시적인 실시예에 의해서 발명의 양태가 구체적으로 도시되고 상세하게 설명되었지만, 그럼에도 불구하고 발명의 양태가 개시된 예에 의해서 제한되지 않고, 발명의 보호 범위로부터 벗어나지 않고도, 당업자는 그로부터 다른 변경예를 안출할 수 있다.
본 특허출원은 독일 특허출원 102013105870.1를 기초로 우선권을 주장하고, 그 특허출원의 개시 내용이 본원에서 참조로서 포함된다.
101-110 반도체 칩
120 스타트 기판
125 캐리어 기판
130 반도체 층 시퀀스
131, 132 반도체 영역
133 활성 구역
135 처음으로 식각되는 영역
139 인출 구조물
140 미러층
145 금속 층
150 패시베이션 층
155 절연 층
157 패시베이션 층
159 절연 재료
161, 162 연결 층
163 접촉 층
164 부분
165 접촉 패드
169 미러층
201, 202 보조선
206, 216 보조선
230 반도체 구조물, 반도체 본체
231, 232 반도체 구조물
233 반도체 구조물
239 측방향 표면
237 개구부
240 반도체 본체
242 상승부
249 측방향 표면
250 트렌치 구조물
255 트렌치 영역
260 도금된-관통 홀
301-306 방법 단계
A-A 단면선

Claims (16)

  1. 광전자 반도체 칩을 생산하기 위한 방법이며:
    제1 및 제2 반도체 영역(131, 132) 및, 상기 반도체 영역들 사이에 배열된, 복사선 생성을 위한 활성 구역(133)을 포함하는, 반도체 층 시퀀스(130)를 스타트 기판(120) 상에 형성하는 단계;
    반도체 층 시퀀스(130)를 구조화하는 단계로서, 외주방향 측방향 표면(239)을 가지는 상승부 형태의 반도체 구조물(230, 232)이, 적어도, 상기 활성 구역(133)이 상기 외주방향 측방향 표면(239)에서 노출되도록 하는 깊이까지 상기 반도체 구조물(230, 232)을 둘러싸는 영역 내에서 상기 반도체 층 시퀀스(130)의 재료를 제거하는 것에 의해서 형성되는, 반도체 층 시퀀스(130)를 구조화하는 단계;
    패시베이션 층(150)을 형성하는 단계로서, 상기 패시베이션 층(150)이 상기 반도체 구조물(230, 232)의 외주방향 측방향 표면(239) 상에 배열되는, 패시베이션 층(150)을 형성하는 단계;
    상기 패시베이션 층(150)을 형성하는 단계 후에 상기 반도체 구조물(230, 232)의 영역 내에서 연결 구조물을 형성하는 단계로서, 상기 연결 구조물이 서로 분리된 제1 및 제2 도전성 연결 층(161, 162)을 포함하고, 상기 제1 연결 층(161)이 상기 제1 반도체 영역(131)에 전기적으로 연결되고, 상기 제2 연결 층(162)이, 적어도 하나의 도금된-관통 홀(260)을 통해서, 상기 제2 반도체 영역(132)에 전기적으로 연결되는, 연결 구조물을 형성하는 단계;
    상기 연결 구조물을 캐리어 기판(125)으로 연결하는 단계; 및
    상기 스타트 기판(120)을 제거하는 단계를 포함하는, 방법.
  2. 제1항에 있어서,
    상기 반도체 층 시퀀스(130)의 재료가, 상기 반도체 시퀀스(130)를 구조화하는 프로세스 중에 상기 스타트 기판(120)까지 제거되는, 방법.
  3. 제1항 또는 제2항에 있어서,
    상기 반도체 층 시퀀스(130)를 구조화하는 단계가 건식-화학적 식각 프로세스를 실시하는 단계를 포함하는, 방법.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 패시베이션 층(150)이 실리콘 질화물을 포함하는, 방법.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 반도체 층 시퀀스(130)를 구조화하는 단계 중에, 상승부 형태의 추가적인 반도체 구조물(231, 233)이 상기 반도체 구조물(230, 232)과 나란히 측방향으로 형성되고, 상기 패시베이션 층(150)이 반도체 구조물(230, 232)과 상기 추가적인 반도체 구조물(231, 233) 사이에서 트렌치(255)의 영역 내에서 형성되고, 상기 연결 구조물이 상기 추가적인 반도체 구조물(231, 233)의 영역 내에 형성되는, 방법.
  6. 제1항 내지 제5항 중 어느 한 항에 있어서,
    상기 제1 연결 층(161)이, 상기 패시베이션 층(150) 상에 배열되고 상기 반도체 구조물(230, 232)을 측방향으로 둘러싸는 부분적인 영역을 포함하는 방식으로, 상기 제1 연결 층(161)이 형성되는, 방법.
  7. 제1항 내지 제6항 중 어느 한 항에 있어서,
    상기 반도체 층 시퀀스(130)를 구조화하는 단계에 앞서서, 도전성 미러층(140)이 상기 반도체 층 시퀀스(130) 상에 형성되고, 상기 제1 연결 층(161)이 상기 도전성 미러층(140)에 의해서 상기 제1 반도체 영역(131)에 전기적으로 연결되는, 방법.
  8. 제1항 내지 제7항 중 어느 한 항에 있어서,
    상기 도금된-관통 홀(260)이 천공부에 의해서 형성되고, 상기 천공부가 상기 제1 연결 층(161), 상기 제1 반도체 영역(131) 및 상기 활성 구역(133)을 통해서 상기 제2 반도체 영역(132) 내로 연장하고 연부(edge)에서 절연되며, 상기 제2 반도체 영역(132)과 접촉하는 접촉 층(163) 및 상기 접촉 층(163)과 접촉하는 상기 제2 연결 층(162)의 부분적인 영역이 상기 천공부 내에 배열되는, 방법.
  9. 제1항 내지 제8항 중 어느 한 항에 있어서,
    상기 미러층(164, 169)이 상기 도금된-관통 홀(260)의 영역 내에 및/또는 상기 반도체 구조물(230)을 측방향으로 둘러싸는 영역 내에 형성되는, 방법.
  10. 제1항 내지 제9항 중 어느 한 항에 있어서,
    상기 패시베이션 층(150)을 형성하는 단계 이후에, 상기 반도체 구조물(230)을 측방향으로 둘러싸는 영역이 절연 재료(159)로 충전되는, 방법.
  11. 제1항 내지 제10항 중 어느 한 항에 있어서,
    상기 스타트 기판(120)을 제거하는 단계 이후에, 추가적인 패시베이션 층(157)이 형성되고, 상기 추가적인 패시베이션 층이 상기 광전자 반도체 칩의 전면 상에 배열되는, 방법.
  12. 제1항 내지 제11항 중 어느 한 항에 있어서,
    상기 반도체 층 시퀀스(130)를 구조화하는 단계 중에, 상기 반도체 층 시퀀스(130)의 재료가 상기 스타트 기판(120)까지 제거되지 않고, 상기 스타트 기판(120)을 제거하는 단계 이후에, 상기 광전자 반도체 칩의 반도체 본체(240)를 형성하기 위해서 상기 반도체 층 시퀀스(130)의 추가적인 구조화가 실시되고, 상기 반도체 본체가 상기 반도체 구조물(232)을 포함하는, 방법.
  13. 광전자 반도체 칩이며:
    캐리어 기판(125);
    제1 및 제2 반도체 영역(131, 132) 및, 상기 반도체 영역들 사이에 배열된, 복사선 생성을 위한 활성 구역(133)을 포함하는, 외주방향 측방향 표면(239, 249)을 구비하는 반도체 본체(230, 240); 및
    서로 분리된 제1 및 제2 도전성 연결 층(161, 162)을 포함하는 연결 구조물로서, 상기 제1 연결 층(161)이 상기 제1 반도체 영역(131)에 전기적으로 연결되고, 상기 제2 연결 층(162)이, 적어도 하나의 도금된-관통 홀(260)을 통해, 상기 제2 반도체 영역(132)에 전기적으로 연결되는, 연결 구조물을 포함하고;
    상기 반도체 본체(230, 240)가 상기 측방향 표면(239, 249) 상에 배열된 패시베이션 층(150)에 의해서 둘러싸이고, 적어도 하나의 추가적인 층이 상기 패시베이션 층(150) 주위의 영역 내에 배열되는, 광전자 반도체 칩.
  14. 제13항에 있어서,
    상기 패시베이션 층(150)이 상기 캐리어 기판(125)의 반대측을 향하는 상기 제2 반도체 영역(132)의 상단 면까지 연장하는, 광전자 반도체 칩.
  15. 제13항 또는 제14항에 있어서,
    상기 반도체 본체(230)가, 광 복사선이 통과하여 방출될 수 있는, 전면의 방향으로 적어도 부분적으로 넓어지는 형상을 가지는, 광전자 반도체 칩.
  16. 제13항 내지 제15항 중 어느 한 항에 있어서,
    상기 적어도 하나의 추가적인 층이:
    제1 연결 층(161);
    절연 재료(259)로 이루어진 층;
    도전성 층(245);
    도전성 미러층(140);
    상기 제1 및 제2 연결 층(161, 162)을 서로 분리시키는, 절연 층(155); 또는
    상기 제2 연결 층(162); 중 하나인, 광전자 반도체 칩.
KR1020157034330A 2013-06-06 2014-06-05 패시베이션 층을 갖는 발광 다이오드 KR20160018511A (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
DE102013105870.1 2013-06-06
DE201310105870 DE102013105870A1 (de) 2013-06-06 2013-06-06 Optoelektronischer Halbleiterchip
PCT/EP2014/061732 WO2014195420A1 (de) 2013-06-06 2014-06-05 Leuchtdiode mit passivierungsschicht

Publications (1)

Publication Number Publication Date
KR20160018511A true KR20160018511A (ko) 2016-02-17

Family

ID=50884927

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020157034330A KR20160018511A (ko) 2013-06-06 2014-06-05 패시베이션 층을 갖는 발광 다이오드

Country Status (5)

Country Link
US (1) US20160093769A1 (ko)
KR (1) KR20160018511A (ko)
CN (1) CN105283967B (ko)
DE (1) DE102013105870A1 (ko)
WO (1) WO2014195420A1 (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170140014A (ko) * 2016-06-10 2017-12-20 엘지이노텍 주식회사 반도체 소자
KR20190079467A (ko) * 2017-12-27 2019-07-05 엘지이노텍 주식회사 반도체 소자

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102371326B1 (ko) * 2015-05-19 2022-03-07 쑤저우 레킨 세미컨덕터 컴퍼니 리미티드 발광 소자
KR102554702B1 (ko) * 2015-08-25 2023-07-13 쑤저우 레킨 세미컨덕터 컴퍼니 리미티드 발광소자 및 이를 포함하는 발광소자 패키지
CN105374909B (zh) * 2015-11-02 2018-05-29 华灿光电(苏州）有限公司 一种高压发光二极管的制造方法
DE102016103353A1 (de) * 2016-02-25 2017-08-31 Osram Opto Semiconductors Gmbh Verfahren zur Herstellung eines optoelektronischen Bauelements und optoelektronisches Bauelement
JP7209339B2 (ja) * 2016-06-10 2023-01-20 スージョウ レキン セミコンダクター カンパニー リミテッド 半導体素子
KR102521625B1 (ko) * 2016-06-30 2023-04-13 쑤저우 레킨 세미컨덕터 컴퍼니 리미티드 반도체 소자
CN106098892B (zh) * 2016-06-30 2018-08-21 华灿光电(苏州）有限公司 一种高压发光二极管芯片的制造方法
US11183614B2 (en) 2016-07-20 2021-11-23 Suzhou Lekin Semiconductor Co., Ltd. Semiconductor device
TWI720053B (zh) * 2016-11-09 2021-03-01 晶元光電股份有限公司 發光元件及其製造方法
KR20180052256A (ko) * 2016-11-10 2018-05-18 엘지이노텍 주식회사 반도체 소자
DE102017107198A1 (de) 2017-04-04 2018-10-04 Osram Opto Semiconductors Gmbh Verfahren zum Herstellen eines optoelektronischen Halbleiterchip und optoelektronischer Halbleiterchip
CN109216513B (zh) * 2017-06-30 2023-05-23 日亚化学工业株式会社 发光装置及其制造方法
JP6597837B2 (ja) * 2017-06-30 2019-10-30 日亜化学工業株式会社 発光装置及びその製造方法
EP3506374A1 (en) * 2017-12-27 2019-07-03 Lg Innotek Co. Ltd Semiconductor device
DE102019121580A1 (de) 2019-08-09 2021-02-11 OSRAM Opto Semiconductors Gesellschaft mit beschränkter Haftung Bauelement mit reduzierter absorption und verfahren zur herstellung eines bauelements
FR3105880B1 (fr) * 2019-12-26 2023-09-15 Commissariat Energie Atomique Diode comportant au moins deux couches de passivation, en particulier formées de diélectrique, localement superposées pour optimiser la passivation
WO2021164854A1 (en) * 2020-02-18 2021-08-26 Osram Opto Semiconductors Gmbh Optoelectronic semiconductor device and method for producing an optoelectronic semiconductor device
CN114068482A (zh) * 2020-08-03 2022-02-18 中芯国际集成电路制造(上海)有限公司 半导体结构及半导体结构的形成方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2290715B1 (en) * 2002-08-01 2019-01-23 Nichia Corporation Semiconductor light-emitting device, method for manufacturing the same, and light-emitting apparatus including the same
DE10245631B4 (de) * 2002-09-30 2022-01-20 OSRAM Opto Semiconductors Gesellschaft mit beschränkter Haftung Halbleiterbauelement
KR100667508B1 (ko) * 2004-11-08 2007-01-10 엘지전자 주식회사 발광 소자 및 그의 제조방법
JP2008053685A (ja) * 2006-08-23 2008-03-06 Samsung Electro Mech Co Ltd 垂直構造窒化ガリウム系発光ダイオード素子及びその製造方法
KR100856230B1 (ko) * 2007-03-21 2008-09-03 삼성전기주식회사 발광장치, 발광장치의 제조방법 및 모놀리식 발광다이오드어레이
DE102007022947B4 (de) * 2007-04-26 2022-05-05 OSRAM Opto Semiconductors Gesellschaft mit beschränkter Haftung Optoelektronischer Halbleiterkörper und Verfahren zur Herstellung eines solchen
DE202009017981U1 (de) * 2009-02-25 2010-10-14 Samsung Electro-Mechanics Co., Ltd., Suwon Halbleiter-Lichtemissionsvorrichtung und Halbleiter-Lichtemissionsvorrichtungs-Baugruppe, die diese verwendet
DE102010025320B4 (de) * 2010-06-28 2021-11-11 OSRAM Opto Semiconductors Gesellschaft mit beschränkter Haftung Optoelektronisches Bauelement und Verfahren zu dessen Herstellung
DE102010048159B4 (de) * 2010-10-11 2023-10-05 OSRAM Opto Semiconductors Gesellschaft mit beschränkter Haftung Leuchtdiodenchip
DE102011104515A1 (de) * 2011-06-17 2012-12-20 Osram Opto Semiconductors Gmbh Verfahren zum Herstellen einer Mehrzahl von optoelektronischen Halbleiterchips

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170140014A (ko) * 2016-06-10 2017-12-20 엘지이노텍 주식회사 반도체 소자
KR20190079467A (ko) * 2017-12-27 2019-07-05 엘지이노텍 주식회사 반도체 소자

Also Published As

Publication number Publication date
US20160093769A1 (en) 2016-03-31
CN105283967A (zh) 2016-01-27
DE102013105870A1 (de) 2014-12-24
WO2014195420A1 (de) 2014-12-11
CN105283967B (zh) 2018-05-11

Similar Documents

Publication Publication Date Title
KR20160018511A (ko) 패시베이션 층을 갖는 발광 다이오드
US9252079B2 (en) Substrate, method of fabricating the same, and application the same
TWI524550B (zh) 用於製造光電半導體晶片之方法及光電半導體晶片
US9214600B2 (en) Optoelectronic semiconductor chip
US7129528B2 (en) Electromagnetic radiation emitting semiconductor chip and procedure for its production
EP3007238B1 (en) Semiconductor light-emitting element and semiconductor light-emitting device
KR101251186B1 (ko) 고반사성 금속 결합부를 갖는 발광 다이오드 에미터 기판
EP2816617B1 (en) Semiconductor optical emitting device with metallized sidewalls
US7435999B2 (en) Semiconductor chip for optoelectronics and method for the production thereof
KR101633151B1 (ko) 광전 반도체 몸체 또는 광전 반도체 칩의 고전류 전달 접촉부
TWI683457B (zh) 發光二極體(led)結構及形成覆晶led結構之方法
CN107210341B (zh) Led以及制造方法
KR101590235B1 (ko) 광전자 반도체 칩
KR20150058504A (ko) 광전자 소자를 제조하기 위한 방법
EP2601692B1 (en) Light-emitting diode chip
US10074766B2 (en) Method for producing semiconductor components and semiconductor component
US9530935B2 (en) Method for fabricating a plurality of opto-electronic semiconductor chips, and opto-electronic semiconductor chip
EP3951895A1 (en) Semiconductor light-emitting device
CN113036017B (zh) 倒装发光元件
US10573787B2 (en) Light-emitting semiconductor chip and method for producing a light-emitting semiconductor chip
KR20170084148A (ko) 상부 접점 아래에 트렌치를 갖는 발광 디바이스
KR20140065105A (ko) 고효율 발광 다이오드
JP7254960B2 (ja) 絶縁層を備えるオプトエレクトロニクス半導体構成素子、およびオプトエレクトロニクス半導体構成素子を製造するための方法

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid