KR20170140014A

KR20170140014A - 반도체 소자

Info

Publication number: KR20170140014A
Application number: KR1020160072797A
Authority: KR
Inventors: 이용경; 박수익; 김민성; 성연준
Original assignee: 엘지이노텍 주식회사
Priority date: 2016-06-10
Filing date: 2016-06-10
Publication date: 2017-12-20
Anticipated expiration: 2036-06-10
Also published as: KR102502331B1

Abstract

실시예는 제1 도전형 반도체층과 활성층 및 제2 도전형 반도체층을 포함하고, 상기 제2 도전형 반도체층에서 상기 활성층을 관통하여 상기 제1 도전형 반도체층까지 연장되는 제1 홀 영역 및 제2 홀 영역을 포함하는 발광 구조물; 상기 제1 홀 영역에서 상기 제1 도전형 반도체층과 접촉하는 제1 오믹층; 제2 도전형 반도체층과 접촉하는 제2 오믹층; 및 상기 제2 홀 영역에 형성된 반사층으로 이루어지고, 상기 제2 홀은 상기 제2 도전형 반도체층의 저면에 배치된 오픈된 하부, 상기 제1 도전형 반도체층에 배치된 상부, 및 상기 하부에서 상기 상부로 연장되는 측면부를 가지고, 상기 반사층은 상기 제2 홀 내부에 배치된 반사부, 및 상기 제2 홀의 하부에서 연장되어 상기 제2 오믹층과 접촉하는 연장부를 포함하는 반도체 소자를 제공한다.

Description

반도체 소자{SEMICONDUCTOR DEVICE}

실시예는 반도체 소자에 관한 것으로, 보다 상세하게는 광추출 효율이 향상된 반도체 소자에 관한 것이다.

GaN, AlGaN 등의 화합물을 포함하는 발광 소자는 넓고 조정이 용이한 밴드 갭 에너지를 가지는 등의 많은 장점을 가져서 발광 소자, 수광 소자 및 각종 다이오드 등으로 다양하게 사용될 수 있다.

특히, 반도체의 3-5족 또는 2-6족 화합물 반도체 물질을 이용한 발광 다이오드(Light Emitting Diode)나 레이저 다이오드(Laser Diode)와 같은 발광 소자는 박막 성장 기술 및 소자 재료의 개발로 적색, 녹색, 청색 및 자외선 등 다양한 색을 구현할 수 있으며, 형광 물질을 이용하거나 색을 조합함으로써 효율이 좋은 백색 광선도 구현이 가능하며, 형광등, 백열등 등 기존의 광원에 비해 저소비전력, 반영구적인 수명, 빠른 응답속도, 안전성, 환경 친화성의 장점을 가진다.

뿐만 아니라, 광검출기나 태양 전지와 같은 수광 소자도 반도체의 3-5족 또는 2-6족 화합물 반도체 물질을 이용하여 제작하는 경우 소자 재료의 개발로 다양한 파장 영역의 빛을 흡수하여 광 전류를 생성함으로써 감마선부터 라디오 파장 영역까지 다양한 파장 영역의 빛을 이용할 수 있다. 또한 빠른 응답속도, 안전성, 환경 친화성 및 소자 재료의 용이한 조절의 장점을 가져 전력 제어 또는 초고주파 회로나 통신용 모듈에도 용이하게 이용할 수 있다.

따라서, 발광소자는 광 통신 수단의 송신 모듈, LCD(Liquid Crystal Display) 표시 장치의 백라이트를 구성하는 냉음극관(CCFL: Cold Cathode Fluorescence Lamp)을 대체하는 발광 다이오드 백라이트, 형광등이나 백열 전구를 대체할 수 있는 백색 발광 다이오드 조명 장치, 자동차 헤드 라이트 및 신호등 및 Gas나 화재를 감지하는 센서 등에까지 응용이 확대되고 있다. 또한, 반도체 소자는 고주파 응용 회로나 기타 전력 제어 장치, 통신용 모듈에까지 응용이 확대될 수 있다.

특히, 자외선 파장 영역의 광을 방출하는 발광소자는 경화 작용이나 살균 작용을 하여 경화용, 의료용 및 살균용으로 사용될 수 있다.

종래의 반도체 소자는 기판 상에, 제1 도전형 반도체층과 활성층 및 제2 도전형 반도체층을 포함하는 발광 구조물이 배치되고, 상기 제1 도전형 반도체층 상에 제1 전극이 배치되고 제2 도전형 반도체층 상에 제2 전극이 배치될 수 있다.

반도체 소자의 활성층에서 발생한 광이 활성층의 상부 방향 외에 측면과 하부 방향으로도 진행될 수 있다. 따라서, 반도체 소자에서 방출된 광이 측면 방향으로 진행하면 진행 경로가 증가하거나 발광 구조물의 내부에서 흡수되어, 광추출 효율이 저하되는 문제가 있다.

실시예는 발광소자의 광추출 효율을 향상시킬 수 있다.

상기 반사층의 반사부는 상기 제2 홀의 하부에서 상기 제2 홀의 측면부를 따라 상기 제2 홀의 상부까지 형성되고, 상기 제2 홀의 하부와 상기 제2 도전형 반도체층의 저면은 동일한 평면으로 이루어지고, 상기 제2 홀의 하부에서 상기 제2 홀의 상부 방향으로 소정의 높이를 가질 수 있다.

반사층의 저면에서 폭은 상기 반사체의 높이보다 1.5배 내지 28배일 수 있다.

반사층은, 상기 제1 도전형 반도체층과 대응하는 제1 부분과 상기 제2 도전형 반도체층과 대응하는 제2 부분을 포함하고, 상기 제1 부분의 측면의 기울기와 상기 제2 부분의 측면의 기울기가 서로 다를 수 있다.

제1 부분의 측면이 바닥면에 대하여 이루는 각도는, 상기 제2 부분의 측면이 상기 바닥면에 대하여 이루는 각도보다 작을 수 있다.

반사층의 상부면은 플랫하거나 곡률을 가질 수 있다.

반사층은, 상기 제2 도전형 반도체층과 전기적으로 연결될 수 있다.

다른 실시예는 제1 도전형 반도체층과 활성층 및 제2 도전형 반도체층을 포함하고, 상기 제2 도전형 반도체층으로부터 상기 활성층 및 상기 제1 도전형 반도체층의 일부 영역까지 형성된 복수 개의 제1 홀 영역과 복수 개의 제2 홀 영역을 포함하며, 자외선 파장 영역의 광을 방출하는 발광 구조물; 상기 복수 개의 제1 홀 영역에서 노출된 제1 도전형 반도체층 저면에 배치된 제1 오믹층; 상기 제1 홀 영역에서 기설정되는 경계 영역; 상기 제2 도전형 반도체층 저면에 배치된 제2 오믹층; 및 상기 복수 개의 제2 홀 영역에서, 상기 제1 도전형 반도체층의 일부와 상기 활성층에 대응되는 높이에 배치되는 반사층을 포함하고, 상기 복수 개의 제 1 홀 영역의 기설정된 경계 영역들 사이에 배치되는 저전류 밀도 영역을 포함하며, 상기 반사층은 저전류 밀도 영역에 배치되는 반도체 소자를 제공할 수 있다.

반사층의 수평 방향의 단면은 벌집(honeycomb) 형상일 수 있다.

기설정된 값은 I₀의 30% 내지 40%이고, 상기 I₀는 상기 제1 오믹층과 컨택하는 제1 도전형 반도체층에서의 전류 밀도일 수 있다.

제1 오믹층의 둘레에서 전류 밀도가 기설정된 값인 영역을 경계 영역이라 하고, 상기 반사층의 단면은 상기 경계영역의 단면에 외접하여 배치될 수 있다.

저전류 밀도 영역이 서로 연장되어 배치되고, 저전류 밀도 영역에 반사층이 배치되어, 서로 연장된 구조의 반사층을 포함할 수 있다.

반사층은, 상기 제1 홀 영역을 둘러싸고 배치될 수 있다.

제1 홀 영역과 상기 제2 홀 영역의 높이는 동일할 수 있다.

제1 홀 영역의 폭은 상기 제2 홀 영역의 폭보다 클 수 있다.

제2 식각 영역의 측면은 바닥면에 대하여 20도 내지 40도의 경사를 가질 수 있다.

반사층은, 상기 제2 식각 영역의 상부면과 측면 및 바닥면에 대응되는 높이에 배치될 수 있다.

또 다른 실시예는 제1 도전형 반도체층과 활성층 및 제2 도전형 반도체층을 포함하고, 상기 제2 도전형 반도체층으로부터 상기 활성층 및 상기 제1 도전형 반도체층의 일부 영역까지 형성된 복수 개의 제1 식각 영역을 포함하며, 자외선 파장 영역의 광을 방출하는 발광 구조물; 상기 복수 개의 제1 식각 영역에서 노출된 제1 도전형 반도체층 상에 배치된 제1 오믹층; 상기 제2 도전형 반도체층 상에 배치된 제2 오믹층; 및 상기 제1 오믹층의 주변 영역에서, 상기 제1 도전형 반도체층으로부터 활성층 및 제2 도전형 반도체층에 배치되는 반사층을 포함하고, 상기 반사층은 전류 밀도가 기설정된 값 이하의 영역에 배치되는 반도체 소자를 제공한다.

제1 오믹층의 둘레에서 전류 밀도가 기설정된 값인 영역을 경계 영역이라 하고, 상기 반사층의 단면은 상기 경계영역의 단면에 내접하거나 외접하여 배치될 수 있다.

실시예에 따른 반도체 소자는 각각의 제1 홀 영역에 제1 오믹층이 배치되어 전자가 공급되며, 제1 홀 영역 사이의 제2 홀 영역에 반사층이 배치되는데, 특히 반사층의 배치 및 형상이 활성층에서 방출된 광을 반사하기에 최적화되어 반도체 소자가 발광소자일 경우 특히 광추출 효율이 향상될 수 있다.

도 1은 반도체 소자의 일 실시예의 평면도이다.
도 2는 도 1의 반도체 소자의 I-I' 방향의 단면도이다.
도 3 내지 도 5는 도 2를 일부분들을 상세히 나타낸 도면이다.
도 6은 도 2의 평면도에서 반사층의 배치를 나타낸 도면이고,
도 7은 도 2의 제1 홀 영역과 제2 홀 영역과 반사층의 배치를 상세히 나타낸 도면이고,
도 8a 내지 도 8c는 반사층의 형상들을 나타낸 도면이고,
도 9는 반사층의 다른 배치를 나타낸 도면이고,
도 10은 반도체 소자가 배치된 패키지를 나타낸 도면이다.

이하 상기의 목적을 구체적으로 실현할 수 있는 본 발명의 실시예를 첨부한 도면을 참조하여 설명한다.

본 발명에 따른 실시예의 설명에 있어서, 각 element의 " 상(위) 또는 하(아래)(on or under)"에 형성되는 것으로 기재되는 경우에 있어, 상(위) 또는 하(아래)(on or under)는 두개의 element가 서로 직접(directly)접촉되거나 하나 이상의 다른 element가 상기 두 element사이에 배치되어(indirectly) 형성되는 것을 모두 포함한다. 또한 "상(위) 또는 하(아래)(on or under)"으로 표현되는 경우 하나의 element를 기준으로 위쪽 방향 뿐만 아니라 아래쪽 방향의 의미도 포함할 수 있다.

반도체 소자는 발광 소자, 수광 소자 등 각종 전자 소자 포함할 수 있으며, 발광 소자와 수광소자는 모두 제1 도전형 반도체층과 활성층 및 제2 도전형 반도체층을 포함할 수 있다.

본 실시예에 따른 반도체 소자는 발광 소자일 수 있다.

발광 소자는 전자와 정공이 재결합함으로써 빛을 방출하게 되고, 이 빛의 파장은 물질 고유의 에너지 밴드갭에 의해서 결정된다. 따라서, 방출되는 빛은 상기 물질의 조성에 따라 다를 수 있다.

발광 구조물이 Al의 조성비가 큰 AlGaN을 포함하면, 자외선 특히 심자외선 파장 영역의 광을 방출할 수 있다. 자외선은 예를 들면 10 나노미터 내지 400 나노미터 범위의 파장을 가질 수 있고, UV-A(근자외선)는 예를 들면 320 나노미터 내지 400 나노미터 범위의 파장을 가질 수 있고, UV-B(원자외선)는 280 나노미터 내지 320 나노미터 범위의 파장을 가질 수 있으며, UV-C(심자외선)는 100 나노미터 내지 280 나노미터 범위의 파장을 가질 수 있다.

도 1은 반도체 소자의 일 실시예의 평면도이고, 도 2는 도 1의 반도체 소자의 일 실시예의 I-I' 방향의 단면도이고, 도 3 내지 도 5는 도 2를 일부분들을 상세히 나타낸 도면이다.

도 1에서 반도체 소자는, 제1 오믹층과 홀(hole)들의 사이의 저전류 밀도 영역(Low Current Density Region)에 반사층이 배치되고 있으며, 저전류 밀도 영역은 제1 오믹층으로부터 거리 r0만큼 이격될 수 있다. 반도체 소자에서 제1 오믹층과 홀(hole)들로 이루어진 구조물은 실제로는 더 많은 개수로 이루어질 수 있고, 전류 밀도를 고려하여 설계가 가능함으로써 개수는 한정하지 않는다. 제1 오믹층의 전류 밀도를 고려하여 배치함으로써 저전류 밀도 영역을 설계하고 각각의 저전류 밀도 영역에 사이에 반사층을 배치할 수 있다.

본 실시예에 따른 반도체 소자(200)는, 제1 도전형 반도체층(222)과 활성층(224) 및 제2 도전형 반도체층(226)을 포함하는 반도체 구조물(220)과, 제1 도전형 반도체층(222)과 접촉하는 제1 오믹층(242) 및 제2 도전형 반도체층(226)과 접촉하는 제2 오믹층(246)을 포함하여 이루어질 수 있다.

제2 도전형 반도체층(226)으로부터 활성층(224) 및 제1 도전형 반도체층(226)의 일부 영역까지 홀이 구비되어 제1 도전형 반도체층(222)이 노출되는 영역이 복수 개 존재하는데, 제1 홀 영역과 제2 홀 영역이라 구분할 수 있으며, 제1 홀 영역과 제2 홀 영역의 단면은 예를 들어 원형, 다각형, 타원형 등이며 반드시 이에 한정하지 않는다. 제2 홀 영역은 제1 홀 영역의 둘레에 배치될 수 있는데, 도 6 등을 참조하여 후술한다.

제1 홀 영역(hole region 1)에서 노출된 제1 도전형 반도체층(222) 상에 제1 오믹층(242)이 배치되고, 제1 홀 영역(hole region 1)과 제2 홀 영역(hole region 2) 사이의 제2 도전형 반도체층(226) 상에는 제2 오믹층(246)이 배치될 수 있다. 그리고, 제2 홀 영역(hole region 2)에는 반사층(235)이 삽입되어 배치될 수 있는데, 반사층(235)의 일부분은 제2 홀 영역 외부의 영역으로 연장되어 배치될 수 있으며, 도 3 등을 참조하여 후술한다.

반사층(235)의 일부는 활성층(224)과 대응되는 높이 및 제1 도전형 반도체층(222)의 일부에 대응되는 높이에 배치될 수 있다. 즉, 반사층(235)의 상부면은 활성층(224)보다 동일한 높이에 배치될 수 있다.

발광 구조물(220) 내에 알루미늄(Al)이 많이 포함되면 발광 구조물(220) 내에서 전류 확산 특성이 저하되는데, 이때 전류 밀도가 약한 영역의 발광 구조물(220)을 식각하여 제거하고 반사층(235)을 형성한다. 그리고, 활성층에서 TM 모드로 발광하여 수평 방향으로 진행하는 광의 경로를 상부로 변경하여, 발광 구조물 내에서 광 흡수를 줄이고 하여 반도체 소자의 지향각을 조절하고 광추출 효율을 향상시킬 수 있다.

반사층(235)은 도전성 물질로 이루어질 수 있고, 예를 들면 금속으로 이루어질 수 있으며, 예를 들면 반사층(235)이 알루미늄으로 이루어지고, 활성층(224)에서 자외선 파장 영역의 광이 방출될 때, 반사층(235)의 두께는 50 나노미터 이상으로 구비되면 자외선 파장 영역의 광을 80% 이상 반사하는데 충분할 수 있다.

특히 UV-B나 UV-C 파장 영역의 광을 방출하는 반도체 소자(200)는 AlGaN을 기반으로 발광 구조물(220)이 성장되어 청색 파장 영역의 광을 방출하는 발광소자에 비하여 발광 구조물(220)의 성장 방향과 수직한 방향(도 2의 수평 방향)의 발광이 우세한 TM 모드의 발광이 증가할 수 있다. 이때, 활성층(224)에서 측면 방향으로 진행하는 광을 반사층(235)에서 반사하여 광의 진행 방향을 변경하고, 광 경로를 단축시키켜, 발광 구조물(220) 내에서 광의 재흡수를 줄일 수 있다.

제1 도전형 반도체층(222)은 Ⅲ-Ⅳ족, Ⅱ-Ⅴ족 등의 화합물 반도체로 구현될 수 있으며, 제1 도전형 도펀트가 도핑될 수 있다. 제1 도전형 반도체층(222)은 Al_xIn_yGa_(1-x-y)N (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질, AlGaN, GaN, InAlGaN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 중 어느 하나 이상으로 성장될 수 있다.

제1 도전형 반도체층(222)이 n형 반도체층인 경우, 제1 도전형 도펀트는 Si, Ge, Sn, Se, Te 등과 같은 n형 도펀트를 포함할 수 있다. 제1 도전형 반도체층(222)은 단층 또는 다층으로 성장될 수 있으며, 이에 대해 한정하지는 않는다.

활성층(224)은 단일 우물 구조, 다중 우물 구조, 단일 양자 우물 구조, 다중 양자 우물(MQW:Multi Quantum Well) 구조, 양자점 구조 또는 양자선 구조 중 어느 하나를 포함할 수 있다.

활성층(224)은 Ⅲ-Ⅳ족 원소의 화합물 반도체 재료를 이용하여 우물층과 장벽층, 예를 들면 AlGaN/AlGaN, InGaN/GaN, InGaN/InGaN, AlGaN/GaN, InAlGaN/GaN, GaAs(InGaAs),/AlGaAs, GaP(InGaP)/AlGaP 중 어느 하나 이상의 페어 구조로 형성될 수 있으나 이에 한정되지는 않는다. 우물층은 장벽층의 에너지 밴드 갭보다 작은 에너지 밴드 갭을 갖는 물질로 형성될 수 있다.

제2 도전형 반도체층(226)은 Ⅲ-Ⅳ족, Ⅱ-Ⅴ족 등의 화합물 반도체로 구현될 수 있으며, 제2 도전형 도펀트가 도핑될 수 있다. 제2 도전형 반도체층(226)은 예컨대, In_xAl_yGa₁ _-x- _yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질, AlGaN, GaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 중 어느 하나 이상으로 형성될 수 있다.

231제2 도전형 반도체층(226)이 AlGaN으로 이루어질 경우 AlGaN은 낮은 전기 전도도로 인하여 정공의 주입이 원활하지 않을 수 있는데, 상대적으로 전기 전도도가 우수한 GaN을 제2 도전형 반도체층(226)의 저면에 배치하여 이러한 문제점을 해결할 수 있다.

제2 도전형 반도체층(226)이 p형 반도체층인 경우, 제2 도전형 도펀트는 Mg, Zn, Ca, Sr, Ba 등과 같은 p형 도펀트일 수 있다. 제2 도전형 반도체층(226)은 단층 또는 다층으로 형성될 수 있으며, 이에 대해 한정하지는 않는다.

제1 도전형 반도체층(222)의 상부 표면은 요철이 형성될 수 있는데, 발광소자(200)로부터 방출되는 광의 추출 효율을 향상시킬 수 있다. 제1 도전형 반도체층(222)으로부터 활성층(224)과 전자 차단층 및 제2 도전형 반도체층(226)으로 갈수록 폭이 넓어질 수 있는데, 식각 공정에서 발광 구조물(220)의 하부 구조물의 폭이 더 넓게 식각될 수 있기 때문이다.

발광 구조물(220)의 높이(h21)는 예를 들면 2 내지 3 마이크로 미터일 수 있고, 자외선을 발광하는 발광 구조물(220)의 경우, 청색 파장보다 파장이 짧은 단파장의 광의 추출 효율을 높이기 위해, 상부 표면의 요철의 깊이는 3,000 옴스트롱 내지 8,000 옴스트롱일 수 있으며, 평균 5,000 옴스트롱 정도의 깊이를 가질 수 있다.

제2 오믹층(246)의 하부면과 측면 중 적어도 일부를 둘러싸고 제2 도전형 반도체층(226)의 상에는 캡핑층(capping layer, 250)이 배치될 수 있는데, 캡핑층(250)은 도전성 물질로 이루어질 수 있고, 예를 들면 금속으로 이루어질 수 있으며, 상세하게는 캡핑층(250)은 크롬(Cr), 알루미늄(Al), 티타늄(Ti), 금(Au) 및 니켈(Ni)로 구성되는 군으로부터 선택되는 적어도 하나의 물질 및 이들의 합금으로 이루어질 수 있다.

캡핑층(250)은 제2 오믹층(246)을 제2 전극 패드(266)와 전기적으로 연결하고, 제2 오믹층(246)과 반사층(235)을 감싸고 지지하여 안정성을 확보할 수 있다. 캡핑층(250)은 도전성 재료 상세하게는 반사율이 우수한 금속으로 이루어져서 광을 반사할 수도 있으며, 상기의 반사층(235)을 제1 반사층이라 하고 캡핑층(250)을 제2 반사층 또는 도전층이라 할 수도 있다.

발광 구조물(220)의 하부면과 제1 홀 영역(hole reion 1)과 제2 홀 영역(hole region 2)의 형상을 따라 하부 반사층(265)과 접합층(260)이 배치될 수 있다.

하부 반사층(265)은 반사율이 우수한 물질로 이루어질 수 있고, 예를 들면 알루미늄(Al)으로 이루어질 수 있으며, 자외선 파장 영역에서는 예를 들면 500 옴스트롱 이상의 두께로 구비되어야 80% 이상의 광 반사율을 확보할 수 있다.

접합층(260)은 하부 반사층(265)을 하부의 지지 기판(270)과 Ni, Sn, Au 등이 혼재된 영역을 포함하는 디퓨전(diffusion) 본딩 또는 유테틱(eutectic) 본딩하는 영역을 포함하는 영역일 수 있다.

접합층(260)은 도전성 재료로 이루어질 수 있고, 예를 들면, 금(Au), 주석(Sn), 인듐(In), 알루미늄(Al), 실리콘(Si), 은(Ag), 니켈(Ni) 및 구리(Cu)로 구성되는 군으로부터 선택되는 물질 또는 이들의 합금으로 형성할 수 있다.

하부 반사층(265)과 접합층(260)의 사이에는 확산 방지층(Diffusion Barrier Layer, 미도시)가 배치될 수 있는데, 확산 방지층은 예를 들면 티타늄/니켈/티타늄/니켈의 다층 구조를 가질 수 있다.

지지 기판(270)은 도전성 물질로 이루어질 수 있고, 예를 들면, 금속 또는 반도체 물질로 형성될 수 있다. 지지 기판(270)의 재료는 전기 전도도 내지 열전도도가 우수한 금속일 수 있고, 발광소자 작동시 발생하는 열을 충분히 발산시킬 수 있어야 하므로 열 전도도가 높은 물질로 형성될 수 있다. 예를 들어, 실리콘(Si), 몰리브덴(Mo), 실리콘(Si), 텅스텐(W), 구리(Cu) 및 알루미늄(Al)로 구성되는 군으로부터 선택되는 물질 또는 이들의 합금으로 이루어질 수 있으며, 또한, 금(Au), 구리합금(Cu Alloy), 니켈(Ni), 구리-텅스텐(Cu-W), 캐리어웨이퍼(예: GaN, Si, Ge, GaAs, ZnO, SiGe, SiC, SiGe, Ga2O3 등) 등을 선택적으로 포함할 수 있다.반도체 소자(200)의 일측 모서리 영역에는 제2 전극(266)이 배치될 수 있다. 제2 전극(266)은 도전성 재료로 이루어질 수 있고, 금속으로 이루어질 수 있고, 단층 또는 다층 구조를 가질 수 있으며, 상세하게는 Ti(티타늄)/Ni(니켈)/Ti/Ni/Ti/Au(금)의 구조를 가질 수도 있다.

제2 전극(266)은 중앙 부분이 함몰되어 배치될 수 있는데, 함몰된 부분을 중심으로 와이어(미도시)가 본딩될 수 있어, 접착 면적이 넓어지기 때문에 제2 전극(266)과 와이어가 더 견고히 본딩될 수 있다.

제2 전극(266)은 광을 반사하는 작용을 할 수 있으므로, 제2 전극(266)은 발광 구조물(220)과 가까울수록 광추출 효율이 향상될 수 있으나, 제2 전극(266)과 발광 구조물(220)이 너무 가까우면 공정 마진의 확보가 어려울 수 있다.

제2 전극(266)의 하부에서 제1 절연층(231)이 일부 오픈(open)되어, 캡핑층(250)과 제2 전극(266)이 전기적으로 연결될 수 있다. 발광 구조물(220)의 상부면과 측면에는 패시베이션층(280)이 배치되는데, 제2 전극(266)과 인접한 영역에서 제1 절연층(231)과 패시베이션층(280)이 접촉할 수 있다.

제1 절연층(231)이 오픈되어 제2 전극(266)이 캡핑층(250)과 접촉하는 부분의 폭(d22)은 예를 들면 40 내지 90 마이크로 미터 정도일 수 있다. 40 마이크로 미터보다 작으면 동작 전압이 상승하는 문제가 있고, 90마이크로 미터보다 커지면 캡핑층을 외부로 노출시키지 않기 위한 공정 마진 확보가 어려울 수 있다. 캡핑층이 제2 전극(266)의 바깥 영역으로 노출되면, 소자의 신뢰성이 저하될 수 있다. 따라서, 바람직하게 폭(d22)은 제2 전극(266)의 전체 폭의 60% 내지 95% 정도일 수 있다.

상술한 제1 절연층(231)이 오픈된 부분의 가장 자리에서 제2 전극(266)의 가장 자리에 대응되는 부분의 폭(d23)은 예를 들면 5 내지 10 마이크로 미터일 수 있고, 5마이크로 미터 보다 작으면 공정 마진 확보가 어렵고, 10 마이크로 미터 이상이면 제2 전극(266)이 캡핑층(250)과 접촉하는 부분의 폭(d22)이 좁아져, 동작 전압이 상승하는 문제를 유발할 수 있다. 와이어와의 안정적인 본딩을 고려하면, 제2 전극(266)의 전체 폭은 50 내지 150 마이크로 미터일 수 있다. 50 마이크로 미터보다 작으면 와이어를 본딩하는 데에 충분한 면적을 확보하기 어려운 문제가 있고, 150 마이크로미터보다 크면 반도체 소자 전체 영역에서 차지하는 제2 전극의 면적이 넓어지기 때문에 발광 영역이 좁아지는 문제점이 있다.

패시베이션층(280)의 두께는 예를 들면 3000 옴스트롱 정도일 수 있으며, 발광 구조물(220)의 측면에서 패시베이션층(280)의 폭(d21)은 예를 들면 10 마이크로 미터 내지 30 마이크로 미터일 수 있다. 상술한 폭(d21)에 해당하는 영역은 반도체 소자(200)의 가장 자리의 채널(channel)에 해당하며, 웨이퍼 레벨에서 발광 구조물(220)의 성장 후에 소자 단위로 분리되는 영역일 수 있다. 소자 단위의 분리 공정에서 예를 들면 레이저 스크라이빙의 방법으로 반도체 소자가 분리될 수 있고, 고온에서 용융된 금속 등이 패시베이션층(280)의 상부에서 상기의 채널의 상부 방향으로 발광 구조물(220)보다 높게 예를 들면 3 마이크로 정도의 높이까지 배치될 수 있다.

도 3은 반사층 인접 영역을 상세히 나타낸 도면이고, 도 4는 제2 오믹층 인접 영역을 상세히 나타낸 도면이고, 도 5는 제1 오믹층 인접 영역을 상세히 나타낸 도면이다.

도 3에서, 제2 홀 영역의 내부에는 반사층(235)이 배치되는데, 반사층(235)은 제2 오믹층과 수직으로 중첩되는 부분부터 제2 도전형 반도체층의 저면, 제2 홀의 하부에 배치된 오픈된 영역, 제2 홀의 하부에서 제2 홀의 상부로 연장되는 측면부 및 제2 홀의 상부로 연장되어 있다.

반사층(235)은 크롬(Cr), 알루미늄(Al), 티타늄(Ti), 금(Au) 및 니켈(Ni)로 구성되는 군으로부터 선택되는 적어도 하나의 물질 및 이들의 합금으로 이루어질 수 있다. 반사층(235)이 알루미늄으로 이루어지고, 활성층(224)에서 자외선 파장 영역의 광이 방출될 때, 반사층(235)의 두께는 자외선 파장 영역에서는 예를 들면 500 옴스트롱 이상의 두께로 구비되어야 80% 이상의 광 반사율을 확보할 수 있다.

예를 들면 반사층(235)은, 도 2의 상부에서 하부 방향으로 알루미늄(Al)과 티타늄(Ti)과 금(Au) 및 티타늄(Ti)의 층 구조를 가질 수 있다

발광 구조물(220)과 반사층(235)의 사이에는 제1 절연층(231)이 배치될 수 있고, 반사층(235)의 하부에는 캡핑층(250)이 배치될 수 있다. 반사층(235)은 제2 오믹층(246)의 가장 자리의 영역 S1에서 발광 구조물(220)과 쇼트키 컨택(schottky contact)할 수 있다. 캡핑층(250)은 반사층(235)의 하부에 배치되고, 제2 오믹층(246)과 접촉할 수 있으며, 반사층의 하부와 측면을 감싸도록 배치될 수 있다. 또한, 캡핑층은 제1 홀의 상부에서부터 제2 도전형 반도체층의 상부까지 연장되는 제1 절연층(231)의 일부 영역까지 연장되어 배치될 수 있다. 따라서, 제2 오믹층(246)의 가장 자리 영역 S2에서 발광 구조물(220)과 쇼트키 컨택할 수 있다. 영역 S1에서 반사층(235)과 제2 도전형 반도체층(226)이, 영역 S2에서 캡핑층(250)과 제2 도전형 반도체층(226)과 쇼트키 컨택하여, 제2 도전형 반도체층(226)으로 공급되는 전류의 확산에 유리할 수 있다.

상술한 쇼트키 컨택하는 영역 S1과 S2의 폭은 각각 1 내지 2 마이크로 미터일 수 있는데, 셀프 얼라인(self align) 공정을 통하여 상술한 폭을 확보할 수 있으며, 반사층(235)과 캡핑층(250)의 형성시에 스텝 커버리지 특성이 좋아서 신뢰성이 향상될 수 있다.

즉, 도 3에서 제2 오믹층(246)의 일측 가장 자리의 영역 S1에서 발광 구조물(220)과 반사층(235)이 쇼트키 컨택하고, 타측 가장 자리의 영역 S2에서 발광 구조물(220)과 캡핑층(250)이 쇼트키 컨택할 수 있다.

캡핑층(250)의 하부에는 제2 절연층(232)이 배치되고, 제2 절연층(232)의 하부에는 하부 반사층(265)이 배치될 수 있다. 하부 반사층(265)은 제1 홀 영역으로 발광하는 광을 상부 방향으로 변경하여 지향각을 제어할 수 있고, 광 경로를 단축시켜 광이 발광 소자 내부에서 재흡수되는 확률을 줄일 수 있다

제2 오믹층(246)의 두께(t44)는 제1 절연층(231)의 두께(t41)의 40% 내지 80%일 수 있으며, 예를 들면 2,000 옴스트롱일 수 있으며, 상술한 쇼트키 컨택하는 영역 S1과 S2에서 반사층(235)과 캡핑층(250)은 발광 구조물(220), 즉 제2 도전형 반도체층(226) 방향으로 돌출될 수 있으며, 반사층(235)의 상기의 돌출된 부분은 제2 오믹층(240)의 두께(t44)와 동일할 수 있으며 반사층(235)과 캡핑층(250)은 돌출된 부분을 갖지 않고 평탄할 수 있다.

제1 절연층(231)의 두께(t41)는 제2 절연층(232)의 두께(t42)보다 작을 수 있고, 제1 절연층(231)의 두께(t41)는 3,000 옴스트롱 내지 7,000 옴스트롱일 수 있고 예를 들면 5,000 옴스트롱일 수 있고, 제2 절연층(232)의 두께(t42)는 4,000 옴스트롱 내지 10,000 옴스트롱일 수 있고, 예를 들면 8,000 옴스트롱일 수 있다.

제1 절연층(231)의 두께(t41)와 제2 절연층(232)의 두께(t42)가 상술한 범위보다 얇으면 제1 오믹층(242)과 반사층(235) 등의 전기적인 분리를 위한 신뢰성이 저하될 수 있고, 상술한 범위보다 두꺼우면 지지기판(270)이 접합층(260)을 통하여 접합될 때 주어지는 압력에 의하여 크랙(crack)이나 보이드(void) 등의 결함이 발생하여 신뢰성이 저하될 수 있다. 그리고, 캡핑층(250)의 두께(t43)는 제1 절연층(231)의 두께(t41)보다 두껍고 제2 절연층(232)의 두께(t42)보다 얇을 수 있으며, 3,000 옴스토롱 내지 8,000 옴스트롱일 수 있다. 3,000 옴스트롱보다 작으면 공급되는 전류의 확산이 어려워 동작 전압이 상승할 수 있고, 8,000 옴스트롱보다 크면 스트레스에 의하여 반도체 소자를 구성하는 각층 사이의 계면에서 박리가 발생할 수 있고, 예를 들어 6,000 옴스트롱일 수 있다.

도 4에서, 캡핑층(250)이 제2 도전형 반도체층(226)과 쇼트키 컨택하는 영역(S2)의 거리(d43)은 1 내지 2 마이크로 미터일 수 있고, 상술한 캡핑층(250)이 제2 도전형 반도체층(226)과 쇼트키 컨택하는 영역(S2)과 인접하는 양측의 영역에서 제1 절연층(231)은 제2 도전형 반도체층(226)과 제1 절연층(231)의 경계면에 대하여 각각 예각(θ1, θ2)을 가지는 경사면을 이룰 수 있다. 예각을 가짐으로써, 하부의 지지 기판(270)과의 본딩 공정시 주어지는 압력에 의한 크랙이나 보이드 등의 결함을 줄여주서 신뢰성 저하를 방지하는 효과를 가질 수 있다.

상술한 영역(S2)으로부터 제1 홀 영역 방향에서, 제2 도전형 반도체층(226)의 하부면과 제1 절연층(231)이 접촉하는 영역의 거리(d41)는 예를 들면 5 마이크로 미터 내지 15 마이크로 미터일 수 있다. 그리고, 상술한 경사면이 예각(θ41, θ42)을 가지므로, 제1 절연층(231)의 하부면 중 캡핑층(250)이 접촉하는 영역의 끝단으로부터 제2 도전형 반도체층(226)의 하부면의 끝단에 대응하는 영역까지의 거리(d42)는 예를 들면 4 마이크로 미터 내지 8 마이크로 미터일 수 있다.

그리고 반사층(235)이 제2 오믹층(246)과 수직으로 중촉하는 영역의 수평 방향의 거리(d44)는, 상술한 쇼트키 컨택 영역(S1)으로부터 제2 오믹층(246) 방향으로 예를 들면 4 마이크로 미터 내지 8 마이크로 미터 이내일 수 있다. 상술한 거리(d44)에서 제2 오믹층(246)과 반사층(235)이 수직 방향으로 중첩되어 하부로 진행하는 광을 상부로 반사할 수 있으며, 공정 마진을 고려하여 거리(d44)는 2 마이크로 미터 내지 8 마이크로 미터일 수 있다. 2 마이크로 미터보다 작으면 반사층(235)이 제2 오믹층(246)과 접촉하는 공정 마진을 확보하기 어려울 수 있고, 8 마이크로 미터보다 크면 제2 오믹층(246)과 응력의 차이로 인해 박리가 발생할 수 있다. 여기서, 수직 방향은 도면에서 상하 방향이며, 발광 구조물의 성장 방향일 수 있다.

도 5에서 제1 홀 영역 내에서, 제1 도전형 반도체층(222)의 하부에 배치되는 제1 오믹층(242)의 두께(t54)는 제1 절연층(231)의 두께(t51)보다 작을 수 있으며 상세하게는 제1 절연층(231)의 두께(t51)의 40% 내지 80%일 수 있으며, 예를 들면 2,000 옴스트롱일 수 있다. 제1 오믹층(242)의 두께(t54)는 제1 절연층(231)의 두께(t51)보다 작게 배치되어, 제1 오믹층(242)과 제1 절연층(231) 사이에 제2 절연층(232)이 배치될 때, 스텝 커버리지(step coverage)를 개선할 수 있다.

그리고, 제1 도전형 반도체층(222)의 하부면과 접촉하는 제1 오믹층(242)의 측면과 제1 절연층(231)의 측면은 각각 예각을 이루며 배치될 수 있다. 여기서, 제1 절연층(231)의 측면이 제1 도전형 반도체층(222)의 하부면과 이루는 각도(θ51)와 제1 오믹층(242)의 측면이 제1 도전형 반도체층(222)의 하부면과 이루는 각도(θ52)는 서로 동일할 수 있으며, 예를 들면 30도 내지 50도의 각도를 가질 수 있다. 30도 보다 작으면 제1 절연층(231)이 제1 홀 영역 내에서 절연을 위해 충분한 두께를 갖는 거리가 좁아질 수 있고, 50도보다 크면 제2 절연층(232)이 배치될 때 스텝 커버리지 특성이 좋지 않아 신뢰성이 저하될 수 있다.

그리고, 제1 오믹층(242)을 형성하고 제2 절연층(232)를 배치한 후 하부 반사층(231)과 전기적으로 연결하기 위한 비아 홀(via-hole)을 형성함에 있어서, 제1 오믹층(242)의 폭(w51)은 하부 반사층(265)이 제1 오믹층(242)과 접촉하는 영역의 폭(w52)보다 클 수 있다. 제1 오믹층(242)의 하부면이 제2 절연층(232)과 접촉하는 영역의 폭을 w54라 하고, 제2 오믹층(242)의 경사면이 제2 절연층(232)과 접촉하는 영역의 수평 방향의 폭을 w53이라 할 때, 폭(w54)는 공정 마진을 고려하면 1 내지 10 마이크로 미터일 수 있다.

제1 오믹층(242)과 제1 절연층(231)이 이격된 거리(w55)는 예를 들면 1 내지 2 마이크로 미터일 수 있고, 상술한 이격 거리(w55)에서 제1 도전형 반도체층(222)이 제2 절연층(232)과 접촉할 수 있다. 상기의 이격 거리(w55)는 셀프 얼라인(self align)을 통하여 확보할 수 있으며, 제2 절연층(232)의 형성시에 스텝 커버리지 특성이 좋아서 신뢰성이 향상될 수 있다.

제1 절연층(231)과 제2 절연층(232)과 패시베이션층(280)은 절연성 재료로 이루어질 수 있고, 예를 들면 산화 알루미늄 또는 질화 알루미늄이 사용될 수 있으며, 상세하게는 SiO2 또는 SiN이 사용될 수 있다.

도 6은 도 2의 평면도에서 반사층의 배치를 나타낸 도면이다.

반도체 소자(200)에 복수 개의 제1 오믹층이 배치되고, 각각의 제1 오믹층의 주변에 제1 홀 영역이 홀(hole) 형상으로 배치되고, 홀의 주변에 캡핑층(250)이 배치되고 있다. 제2 전극(266)의 내부에 점선으로 도시된 부분은, 도 2에서 설명한 바와 같이 제1 절연층(231)이 오픈되어 제2 전극(266)과 캡핑층(250)이 접촉하는 영역일 수 있다.

점선으로 도시된 영역은 발광 구조물의 내부이며, 발광 구조물은 상부의 패시베이션층(280)으로 덮이며, 제1 오믹층과 홀과 캡핑층은 도시된 것보다 작은 크기의 구조로 훨씬 많은 개수가 배치될 수 있다.

제1 오믹층은 제1 도전형 반도체층과 오믹 컨택하는데, 오믹 컨택 영역에서의 전류를 I₀라고 할 수 있다. 그리고, 오믹 컨택 영역으로부터 멀어질수록 전류 밀도는 감소하고 따라서 활성층에서 전자와 정공의 결합이 감소하여 광출력이 저하될 수 있다.

이때, 전류 밀도가 기설정된 값 이하로 낮아지는 영역 부근에서 반사층을 배치할 수 있다.

상세하게는 도 6에서 복수의 제1 오믹층들이 각각 원형으로 도시되고, 각각의 제1 오믹층들로부터 거리 r0만큼 이격된 영역들이 점선으로 도시되고 있으며, 상기 점선으로 도시된 영역에서의 전류 밀도는 Ii이며 도 7에서 후술한다. 상기의 점선으로 도시된 영역을 '경계 영역'이라 할 수 있으며, 경계 영역은 원형일 수 있으나 상술한 바와 같이 제1 오믹층의 형상에 따라 달라질 수 있으므로 이에 한정하지 않으며, 경계 영역에서의 전류 밀도 Ii는 상기의 I₀의 30% 내지 40%일 수 있고, 예를 들면 Ii= I₀ ×exp(-1)일 수 있다.

그리고, 복수의 경계 영역을 사이의 영역을 '저전류 밀도 영역(Low Current Density Region)'이라고 할 수 있으며, 저전류 밀도 영역의 전류 밀도는 상기의 Ii보다 작을 수 있다. 본 실시예에서는 하나의 제1 오믹층 둘레의 '경계 영역'에 외접하여 반사층(235)이 배치되는데, 복수의 '경계 영역'은 서로 외접하거나, 이격 거리를 가질 수 있다. 따라서, 경계 영역이 서로 외접하는 경우, 저전류 밀도 영역은 서로 이격될 수 있고, 경계 영역이 서로 이격되는 경우 저전류 밀도 영역은 연장되어 배치될 수 있다. 도 6의 확대도에서, '경계 영역'의 이격 거리에 반사층(235)이 배치된 구조와 같이 서로 연장되는 구조로 배치될 수 있으며, 반사층이 서로 이격되어 배치될 수 있다. 도 6의 확대도에서 반사층이 서로 연장되는 구조로 배치되는 경우, 적어도 하나 이상의 반사층이 접하는 영역을 가질 수 있고, 접하는 영역에서 반사층이 곡률을 가지며 접할 수 있다. 경계 영역의 배치는 제1 오믹층(242)의 배치에 따라 달라질 수 있으며, 이에 따라 반사층의 상면도 육각형 형상일 수 있으나, 이에 한정하지 않는다. 육각형 형상은 벌집(honeycomb)과 유사한 구조일 수 있으며, 각각의 제1 오믹층 주변의 저전류 밀도 영역에서 반사층(235)들이 서로 연결되며 배치될 수 있다.

상세하게는 인접한 제1 오믹층들 사이의 '저전류 밀도 영역'에 반사층(235)이 배치될 수 있고, 육각형의 단면을 가지는 반사층(235)의 꼭지점들은 각각의 '저전류 밀도 영역'의 중심 영역에 배치될 수 있다.이때 반사층(235)은 상술한 인접한 경계 영역들이 접촉하는 지점들을 연결하는 육각형 구조일 수 있으며, 또한, 하나의 제1 오믹층과 홀 주변의 경계영역에 외접하는 다각형 상세하게는 육각형일 수 있다.

도 6에서 가로 방향을 제1 방향이라 하고 세로 방향을 제2 방향이라 할 때, 제1 방향과 제2 방향은 서로 교차할 수 있다. 여기서, 교차한다는 의미는 수직에 가까우나 반드시 수학적으로 직각은 아님을 뜻한다.

도 6에서 제1 방향으로 제일 위의 열에는 2개의 제1 홀 영역(hole region 1)들이 배치되고, 가운데의 열에는 3개의 제1 홀 영역(hole region 1)들이 배치되고, 제일 아래의 열에는 2개의 제1 홀 영역(hole region 1)들이 배치되고 있다. 이때, 제1 방향으로 배치된 3개의 열에 각각 배치된 제1 홀 영역(hole region 1)들이, 제2 방향으로는 서로 일치하지 않고 어긋나며 배치되고 있다.도 7은 도 2의 제1 홀 영역과 제2 홀 영역과 반사층의 배치를 상세히 나타낸 도면이다.

제1 홀 영역(hole region 1)의 높이(h1)와 제2 홀 영역(hole region 2)의 높이(h2)는 서로 동일할 수 있는데 예를 들면 1 마이크로 미터 내지 2 마이크로 미터일 수 있고, 제조 공정에서 발광 구조물을 동시에 식각하여 제1 홀 영역(hole region 1)과 제2 홀 영역(hole region 2)을 형성할 수 있기 때문이다. 여기서, 높이(h1, h2)는 점선으로 도시된 부분, 즉 발광 구조물의 하부면으로부터 제1 홀 영역과 제2 홀 영역의 상부면까지의 높이이다.

그리고, 제1 홀 영역(hole region 1)의 폭(w1)은 제2 홀 영역(hole region 2)의 폭(w2)보다 클 수 있는데, 제2 홀 영역은 발광 구조물에서 전류 밀도가 낮은 영역에 반사층을 배치하기 위한 공간이므로, 제1 홀 영역의 폭보다 좁을 수 있다. 제2 홀 영역의 폭(w2)가 제1 홀 영역의 폭(w1)과 같거나 넓은 경우, 저전류 밀도 영역이 넓어지기 때문에 칩의 전체적인 발광 효율이 저하될 수 있다.

도 7에서 제1 홀 영역(hole region 1)의 폭(w1)과 제2 홀 영역(hole region 2)의 폭(w2)은, 각각 제1 홀 영역(hole region 1)과 제2 홀 영역(hole region 2)의 하부면의 폭이다. 그리고, 제1 홀 영역(hole region 1)의 상부면의 폭도 제2 홀 영역(hole region 2)의 상부면의 폭보다 넓을 수 있다. 제1 식각 영역(etched region 1)과 제2 식각 영역(etched region 2)은 각각 제1 홀 영역과 제2 홀 영역에 해당하며, 식각 이외의 다른 방법으로 제1 홀 영역과 제2 홀 영역이 형성될 수도 있다.

상술한 폭들은, 제1 홀 영역(hole region 1)과 제2 홀 영역(hole region 2)의 단면이 원형이면 지름을 뜻하고, 사각형이면 한 변의 길이를 뜻할 수 있다.

제1 홀 영역(hole region 1)과 제2 홀 영역(hole region 2)은 도 7에서 상부의 폭이 하부의 폭보다 작을 수 있는데, 따라서 제1 도전형 반도체층에 대응하는 높이에서의 폭이 제2 도전형 반도체층에 대응하는 높이에서의 폭보다 작을 수 있다.

각각의 제1 홀 영역(hole region 1)의 하부의 폭(w1)은 24 내지 32 마이크로 미터일 수 있으며, 예를 들면 28 마이크로 미터일 수 있다. 각각의 제2 홀 영역(hole region 2)은 하부에서의 폭이 제일 넓고, 하부의 폭(w2)은 2 마이크로 미터 내지 4 마이크로 미터일 수 있다. 제2 홀 영역(hole region 2)의 하부의 폭(w2)이 2 마이크로 미터보다 작으면 내부에 반사층(235)이 배치되기에 좁을 수 있고, 4 마이크로 미터보다 크면 발광 구조물 특히 활성층(MQW, Multi Quantum Well)의 식각량이 증가하여 발광 면적이 감소하는 문제점이 있다.제1 홀 영역(hole region 1)의 높이(h1)와 제2 홀 영역(hole region 2)의 높이(h2)는 0.7 마이크로 미터 내지 2 마이크로 미터일 수 있다. 제1 홀 영역(hole region 1)의 높이(h1)와 제2 홀 영역(hole region 2)의 높이(h2)가 1 마이크로 미터보다 작으면 각각의 홀 영역의 상부면에서 제1 도전형 반도체층이 노출되지 않을 수 있고, 2 마이크로 미터보다 크면 제1 도전형 반도체층의 상부면 부근까지 식각되어 반도체 소자의 동작 전압이 높아질 수 있다.

제2 홀 영역(hole region 2)의 측면이 바닥면에 대하여 이루는 각도(θ72)는 50도(°) 내지 70도일 수 있다. 여기서, 각도(θ72)가 70도보다 크면 활성층에서 방출된 광이 제2 홀 영역(hole region 2)의 측면과 대응되는 반사층의 측면에서 반사될 때, 외부로 진행하는 거리가 길어져서 발광 구조물 내에서 광이 흡수될 가능성이 증가할 수 있다. 각도(θ72)가 50도보다 작으면 제2 홀 영역(hole region 2)의 형성시에 발광 구조물 특히 제거되는 활성층의 볼륨이 증가하여 전자와 정공의 결합 감소 및 광량의 감소를 초래할 수 있다.

제1 홀 영역(hole region 1)의 측면이 바닥면에 대하여 이루는 각도(θ71)는 상술한 각도(θ72)와 같거나 보다 작을 수 있다.

도 7에서 점선으로 표시된 영역이 제1 홀 영역(hole region 1)과 제2 홀 영역(hole region 2)의 바닥면이며, 제2 도전형 반도체층의 하부 표면과 나란한 면일 수 있다.

도 7에서 제2 홀 영역(hole region 2)의 내부에는 반사층(235)이 배치될 수 있으며, 반사층(235)의 형상은 제2 홀 영역(hole region 2)의 형상과 크기와 유사할 수 있다. 제2 오믹층(246)과 제1 절연층(231)의 배치는 상술한 바와 동일할 수 있다.

제1 오믹층(242)과 제1 도전형 반도체층(222)의 컨택 영역의 전류 밀도를 I₀라고 할 때, 상술한 컨택 영역과 거리 r₀이격된 영역에서의 제1 도전형 반도체층(222) 내의 전류 밀도를 Ii라고 할 수 있다. 그리고, 상술한 전류 밀도가 Ii인 지점으로부터 하부에 반사층(235)이 배치될 수 있다.

여기서, 반사층(235)이 형성되는 영역과 대응되는 지점의 전류 밀도 Ii는 기설정된 값에 따를 수 있으며, 예를 들면 전류 밀도 Ii는 I₀의 30% 내지 40%일 수 있고, 예를 들면 Ii= I₀ ×exp(-1)일 수 있다.

도 8a 내지 도 8c는 반사층(235)의 형상들을 나타낸 도면이다.

도 8a 내지 도 8c의 실시예에서 반사층(235)의 외형을 도시하고 있으며, 편의상 활성층(MQW)보다 위의 영역을 제1 영역(P1)이라 하고 활성층(MQW)보다 아래의 영역을 제2 영역(P2)라고 할 수 있다.

제1 영역(P1)의 높이(h91)는 제1 도전형 반도체층(222)의 제1 지점(A1) 높이(h81)에 대응될 수 있고, 제2 영역(P2)의 높이(h92)는 제2 도전형 반도체층(226)의 제2 지점(A2)의 높이(h82)에 대응될 수 있으며, 활성층(MQW)의 높이(h83)는 제1 지점(A1) 높이(h81)보다 작고 제2 지점(A2)의 높이(h82)보다 클 수 있다. 여기서, 상술한 높이(h81~h92)는 발광 구조물 내지 제2 도전형 반도체층의 바닥면으로부터의 높이일 수 있다.

반사층(235)의 상부면의 폭(w81)은 2 내지 4 마이크로 미터일 수 있고, 높이(h100)는 1 내지 2 마이크로 미터일 수 있다. 그리고, 반사층(235)의 하부면의 폭(w82)은 상부면의 폭(w81)보다 클 수 있다. 즉, 반사층(235)의 상부면의 폭에 대응하는 부분의 좌우측으로 각각, 제1 절연층(231)의 두께(t41)인 3,000 옴스트롱 내지 7,000 옴스트롱과, 제1 절연층(231)이 발광 구조물의 하부와 접촉하는 거리(d41)인 5 마이크로 미터 내지 15 마이크로 미터와, 반사층(235)이 발광 구조물과 쇼트키 컨택하는 영역 S1의 폭인 1 내지 2 마이크로 미터만큼 연장되고 있으며, 상술한 W82=w81+2t41+2d41+2S1의 관계가 성립할 수 있으며, 반사층(235)의 하부면의 폭(w82)은 높이(h100)의 1.5 배 내지 28배일 수 있다.

이때, 반사층(235)이 제2 오믹층(246)과 중첩되는 영역은, 광이 반사층(235)에 도달하기 전에 제2 오믹층(246)에서 반사될 수 있으므로, 상술한 반사층(235)의 하부면의 폭(w82)에 포함하지 않을 수 있다.

반사층(235)의 폭(하부면의 폭 w82)이 높이(h100)의 1.5배보다 작으면 반사층(235)의 면적이 좁아지기 때문에 하부로 발광하는 광을 상부로 반사하는 데에 문제가 있고, 높이의 28배보다 크면 반사층과 제2 오믹층(246) 사이의 응력 때문에 제2 반도체층(226)과 제2 오믹층(246)의 계면 혹은 반사층(235)와 제2 오믹층(246)의 계면에서 박리가 일어날 수 있어, 신뢰성이 저하될 수 있다.도 8a의 실시예에서 반사층의 제1 부분(P1)과 제2 부분(P2)의 측면은 동일한 기울기를 가지고 배치되나, 도 8b의 실시예에서 반사층의 제1 부분(P1)과 제2 부분(P2)의 측면은 서로 다른 기울기를 가지고 배치될 수 있다.

상세하게는 도 8b에서 반사층의 제2 부분(P2)은 바닥면에 대하여 수직에 가까운 기울기를 가지고 배치되나, 제1 부분(P1)은 바닥면에 대하여 예각을 이루며 배치되고 있다. 이러한 구조는, 활성층(MQW)에서 방출되어 제1 부분(P1)과 제2 부분(P2)로 각각 진행하는 광의 지향각을 조절하여, 광이 반도체 소자의 상부 방향으로 진행하게 할 수 있다.

도 8a와 도 8b의 실시예에서 반사층의 상부면은 플랫(flat)하나, 도 8c의 실시예에서 곡률을 가지고 배치될 수 있다. 도 8c에서 곡률을 가진 반사층의 상부면을 제3 부분(R)이라고 할 수 있다.

도 9는 반사층의 다른 배치를 나타낸 도면이다. 도 9는 반도체 소자의 일부 영역의 상면도에서, 제1 오믹층과, 제1 홀 영역(hole region 1)에 대응하는 홀(hole)과, 반사층(235)의 배치를 나타내고 있다.

도 9는 제1 홀 영역(hole region 1)들의 배치가 도 6과 상이하다. 즉, 복수의 홀 영역hole홀들은 가로의 제1 방향과 세로의 제2 방향에서 복수 개의 열로 배치되고, 제1 방향과 제2 방향에서 인접한 열에 배치되는 복수 개의 홀 영역hole홀은 서로 대응하며 배치되고 있다.

이러한 구조에서, 인접한 홀들 사이의 경계 영역은 서로 접할 수 있고, 이격되어 있을 수 있으며, 상기 경계 영역에 외접하여 반사층(235)이 배치될 수 있다.

즉, 제1 오믹층과 홀로부터 거리 r0만큼 이격된 경계 영역들이 점선으로 도시되고 있으며, 상기 점선으로 도시된 영역에서의 전류 밀도는 Ii임은 상술한 바와 같다. 경계 영역에서의 전류 밀도 Ii는 상기의 I₀의 30% 내지 40%일 수 있고, 예를 들면 Ii= I₀ ×exp(-1)일 수 있음은 상술한 바와 동일하다.그리고, 도 6와 도 9의 실시예에서 인접한 제1 오믹층 주변의 경계 영역들이 서로 면접촉하고 있으나, 일정 거리를 두로 서로 이격되어 배치될 수도 있다.

실시예에 따른 반도체 소자는 각각의 제1 홀 영역에 제1 오믹층이 배치되어 전자가 공급되며, 제1 홀 영역 사이의 제2 홀 영역에 반사층이 배치되는데, 특히 반사층의 배치 및 형상이 활성층에서 방출된 광을 반사하기에 최적화되어 반도체 소자가 발광소자일 경우 특히 광추출 효율이 향상될 수 있다. 특히, 반사층은 전류 밀도가 제1 오믹 컨택 영역의 전류 밀도에 비하여 일정 수치 이하인 지점, 즉 기설정된 값 이하의 전류 밀도를 가지는 발광 구조물을 제거하고 해당 영역에 배치될 수 있다.

상술한 반도체 소자는 패키지로 구성되어, 수지(resin)나 레지스트(resist)나 SOD 또는 SOG 의 경화에, 또는 아토피 치료용 등의 의료용에, 또는 공기 청정기나 정수기 등의 살균에 사용될 수 있다. 또한, 반도체 소자는 조명 시스템의 광원으로 사용될 수 있는데, 예를 들어 영상표시장치의 광원이나 조명 장치 등의 광원으로 사용될 수 있다.

영상표시장치의 백라이트 유닛으로 사용될 때 에지 타입의 백라이트 유닛으로 사용되거나 직하 타입의 백라이트 유닛으로 사용될 수 있고, 조명 장치의 광원으로 사용될 때 등기구나 벌브 타입으로 사용될 수도 있으며, 또한 이동 단말기의 광원으로 사용될 수도 있다.

도 10은 반도체 소자가 배치된 패키지를 나타낸 도면이다.

실시예에 따른 발광소자 패키지(300)는, 패키지 몸체(310)와 제1 전극부(321)와 제2 전극부(322)와 발광소자(200)를 포함하여 이루어진다.

패키지 몸체(310)는 캐비티(cavity)를 가지는 절연성 재료로 이루어질 수 있고, 예를 들면 PPA(Polypthalamide) 수지나 실리콘 계열의 재료 등을 포함할 수 있다.

전극부(321)와 제2 전극부(322)는, 각각 패키지 몸체(310) 상에 배치되고, 일부는 캐비티의 바닥면에 배치될 수 있다.

발광소자(300)는 상술한 발광소자일 수 있으며, 제1 전극부(321) 상에 배치되고 제2 전극부(322)와는 와이어(330)를 통하여 전기적으로 연결될 수 있다.

발광소자(200)와 와이어(330)의 둘레에는 몰딩부(350)가 배치되는데, 몰딩부(350)는 에어(air)로 채워지거나 또는 다른 보호 재료로 이루어질 수 있다. 자외선을 방출하는 발광 소자일 경우, 몰딩부(350)이 실리콘 계열의 물질로 채워지게 되면, 자외선 파장에 대응되는 에너지로 인해 몰딩부(350)에 크랙 등의 결함이 유발되어 신뢰성이 저하될 수 있다. 몰딩부(350)에는 형광체(미도시)가 포함될 수도 있다. 형광체는 야그(YAG) 계열의 형광체나, 나이트라이드(Nitride) 계열의 형광체, 실리케이트(Silicate) 또는 이들이 혼합되어 사용될 수 있으나, 이에 한정하지 않는다. 패키지(300)의 상부에는 커버(370)가 배치되는데, 커버(370)는 글래스 등의 투광성 재료로 이루어질 수 있다.

도 10의 패키지의 형상 외에, 반도체 소자는 플립 본딩되어 패키지로 사용될 수 있다.

발광 소자는 상술한 발광 다이오드 외에 레이저 다이오드가 있으며, 실시예에 따른 발광소자의 구조는 레이저 다이오드 기타 다른 반도체 소자에 적용될 수 있다.

반도체 소자에서 방출되는 광은 여러 파장 영역의 광이 혼합되어 있으며 반도체 소자를 중심으로 방사상으로 광이 방출될 수 있다.

레이저 다이오드는, 반도체 소자와 동일하게, 상술한 구조의 제1 도전형 반도체층과 활성층 및 제2 도전형 반도체층을 포함할 수 있다. 그리고, p-형의 제1 도전형 반도체와 n-형의 제2 도전형 반도체를 접합시킨 뒤 전류를 흘러주었을 때 활성층에서 빛이 방출되는 electro-luminescence(전계발광) 현상을 이용하나, 방출되는 광의 방향성과 파장 대역의 차이점이 있다. 즉, 레이저 다이오드는 여기 방출(stimulated emission)이라는 현상과 보강간섭 현상 등을 이용하여 하나의 특정한 파장(단색광, monochromatic beam)을 가지는 빛이 동일한 위상을 가지고 동일한 방향으로 방출될 수 있으며, 이러한 특성으로 인하여 광통신에 사용될 수 있다.

수광 소자는 빛을 검출하여 그 강도를 전기 신호로 변환하는 일종의 트랜스듀서인 광 검출기(photodetector)를 의미할 수 있다. 이러한 광 검출기로서, 광전지(실리콘, 셀렌), 광도전 소자(황화 카드뮴, 셀렌화 카드뮴), 포토 다이오드(예를 들어, visible blind spectral region이나 true blind spectral region에서 피크 파장을 갖는 PD), 포토 트랜지스터, 광전자 증배관, 광전관(진공, 가스 봉입), IR(Infra-Red) 검출기 등이 있으나, 실시 예는 이에 국한되지 않는다.

또한, 광검출기와 같은 반도체 소자는 일반적으로 광변환 효율이 우수한 직접 천이 반도체(direct bandgap semiconductor)를 이용하여 제작될 수 있다. 또는, 광검출기는 구조가 다양하여 가장 일반적인 구조로는 p-n 접합을 이용하는 pin형 광검출기와, 쇼트키접합(Schottky junction)을 이용하는 쇼트키형 광검출기와, MSM(Metal Semiconductor Metal)형 광검출기 등이 있다. 이들 중 pin형 광검출기와 쇼트키형 광검출기는 질화물 반도체 물질을 이용하여 구현될 수 있다.

포토 다이오드(Photodiode)는 레이저 다이오드는, 반도체 소자와 동일하게, 상술한 구조의 제1 도전형 반도체층과 활성층 및 제2 도전형 반도체층을 포함할 수 있다 있고, pn접합 또는 pin 구조로 이루어진다. 포토 다이오드에 역바이어스를 가하면 저항이 매우 높아져서 미세한 전류가 흐르나, 광이 포토 다이오드에 입사되면 전자와 정공이 생성되어 전류가 흐르며, 이때 전압의 크기는 포토 다이오드에 입사되는 광의 강도에 거의 비례한다.

광전지 또는 태양 전지(solar cell)는 포토 다이오드의 일종으로, 광전 효과를 이용하여 광을 전류로 변환할 수 있다. 태양 전지는, 반도체 소자와 동일하게, 상술한 구조의 제1 도전형 반도체층과 활성층 및 제2 도전형 반도체층을 포함할 수 있다. 외부에서 태양광 등이 입사되면 n-형의 제1 도전형 반도체층, p-형의 제2 도전형 반도체층에서 각각 전자(electron)와 홀(hole)이 생성이 되고, 생성된 전자와 홀이 각각 n-형 전극과 p-형 전극으로 이동하며, n-형 전극과 p-형 전극을 서로 연결하면 전자가 n-형 전극으로부터 p-형 전극으로 이동하여 전류가 흐른다.

태양 전지는 결정형 태양 전지와 박막형 태양 전지로 나뉠 수 있고, 박막형 태양 전지는 무기 박막계 태양 전지와 유기 박막계 태양 전지로 나뉠 수 있다.

또한, 상술한 반도체 소자는 반드시 반도체로만 구현되지 않으며 경우에 따라 금속 물질을 더 포함할 수도 있다. 예를 들어, 수광 소자와 같은 반도체 소자는 Ag, Al, Au, In, Ga, N, Zn, Se, 또는 As 중 적어도 하나를 이용하여 구현될 수 있으며, p형이나 n형 도펀트에 의해 도핑된 반도체 물질이나 진성 반도체 물질을 이용하여 구현될 수도 있다.

이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예에 구체적으로 나타난 각 구성 요소는 서로 조합, 결합 등을 통하여 다양한 구성을 실시할 수 있으며, 각 실기예에 나타난 각 구성 요소들을 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.

200: 반도체 소자 220: 발광 구조물
222: 제1 도전형 반도체층 224: 활성층
226: 제2 도전형 반도체층 231: 제1 절연층
232: 제2 절연층 235: 반사층
242: 제1 오믹층 246: 제2 오믹층
250: 캡핑층 260: 접합층
265: 하부 반사층 266: 제2 전극
270: 지지 기판 300: 패키지

Claims

제1 도전형 반도체층과 활성층 및 제2 도전형 반도체층을 포함하고, 상기 제2 도전형 반도체층에서 상기 활성층을 관통하여 상기 제1 도전형 반도체층까지 연장되는 제1 홀 영역 및 제2 홀 영역을 포함하는 발광 구조물;
상기 제1 홀 영역에서 상기 제1 도전형 반도체층과 접촉하는 제1 오믹층;
제2 도전형 반도체층과 접촉하는 제2 오믹층; 및
상기 제2 홀 영역에 형성된 반사층으로 이루어지고,
상기 제2 홀은 상기 제2 도전형 반도체층의 저면에 배치된 오픈된 하부, 상기 제1 도전형 반도체층에 배치된 상부, 및 상기 하부에서 상기 상부로 연장되는 측면부를 가지고,
상기 반사층은 상기 제2 홀 내부에 배치된 반사부, 및 상기 제2 홀의 하부에서 연장되어 상기 제2 오믹층과 접촉하는 연장부를 포함하는 반도체 소자.
제1 항에 있어서,
상기 반사층의 반사부는 상기 제2 홀의 하부에서 상기 제2 홀의 측면부를 따라 상기 제2 홀의 상부까지 형성되고,
상기 제2 홀의 하부와 상기 제2 도전형 반도체층의 저면은 동일한 평면으로 이루어지고,
상기 제2 홀의 하부에서 상기 제2 홀의 상부 방향으로 소정의 높이를 가지는 반도체 소자.
제2 항에 있어서,
상기 반사층의 저면에서 폭은 상기 반사체의 높이보다 1.5배 내지 28배인 반도체 소자.
제1 항에 있어서,
상기 반사층은, 상기 제1 도전형 반도체층과 대응하는 제1 부분과 상기 제2 도전형 반도체층과 대응하는 제2 부분을 포함하고, 상기 제1 부분의 측면의 기울기와 상기 제2 부분의 측면의 기울기가 서로 다른 반도체 소자.
제4 항에 있어서,
상기 제1 부분의 측면이 바닥면에 대하여 이루는 각도는, 상기 제2 부분의 측면이 상기 바닥면에 대하여 이루는 각도보다 작은 반도체 소자.
제1 항에 있어서,
상기 반사층의 상부면은 플랫하거나 곡률을 가지는 반도체 소자.
제1 항 내지 제6 항 중 어느 한 항에 있어서,
상기 반사층은, 상기 제2 도전형 반도체층과 전기적으로 연결되는 반도체 소자.
제1 도전형 반도체층과 활성층 및 제2 도전형 반도체층을 포함하고, 상기 제2 도전형 반도체층으로부터 상기 활성층 및 상기 제1 도전형 반도체층의 일부 영역까지 형성된 복수 개의 제1 홀 영역과 복수 개의 제2 홀 영역을 포함하며, 자외선 파장 영역의 광을 방출하는 발광 구조물;
상기 복수 개의 제1 홀 영역에서 노출된 제1 도전형 반도체층 저면에 배치된 제1 오믹층;
상기 제1 홀 영역에서 기설정되는 경계 영역;
상기 제2 도전형 반도체층 저면에 배치된 제2 오믹층; 및
상기 복수 개의 제2 홀 영역에서, 상기 제1 도전형 반도체층의 일부와 상기 활성층에 대응되는 높이에 배치되는 반사층을 포함하고,
상기 복수 개의 제 1 홀 영역의 기설정된 경계 영역들 사이에 배치되는 저전류 밀도 영역을 포함하며,
상기 반사층은 저전류 밀도 영역에 배치되는 반도체 소자.
제8 항에 있어서,
상기 반사층의 수평 방향의 단면은 벌집(honeycomb) 형상인 반도체 소자.
제8 항에 있어서,
상기 기설정된 값은 I₀의 30% 내지 40%이고, 상기 I₀는 상기 제1 오믹층과 컨택하는 제1 도전형 반도체층에서의 전류 밀도인 반도체 소자.
제8 항에 있어서,
상기 제1 오믹층의 둘레에서 전류 밀도가 기설정된 값인 영역을 경계 영역이라 하고, 상기 반사층의 단면은 상기 경계영역의 단면에 외접하여 배치되는 반도체 소자.
제8 항에 있어서,
상기 저전류 밀도 영역이 서로 연장되어 배치되고, 저전류 밀도 영역에 반사층이 배치되어, 서로 연장된 구조의 반사층을 포함하는 반도체 소자.
제8 항에 있어서,
상기 반사층은, 상기 제1 홀 영역을 둘러싸고 배치되는 반도체 소자.
제8 항에 있어서,
상기 제1 홀 영역과 상기 제2 홀 영역의 높이는 동일한 반도체 소자.
제8 항에 있어서,
상기 제1 홀 영역의 폭은 상기 제2 홀 영역의 폭보다 큰 반도체 소자.
제8 항에 있어서,
상기 제2 식각 영역의 측면은 바닥면에 대하여 20도 내지 40도의 경사를 가지는 반도체 소자.
제8 항 내지 제16 항 중 어느 한 항에 있어서,
상기 반사층은, 상기 제2 식각 영역의 상부면과 측면 및 바닥면에 대응되는 높이에 배치되는 반도체 소자.
제1 도전형 반도체층과 활성층 및 제2 도전형 반도체층을 포함하고, 상기 제2 도전형 반도체층으로부터 상기 활성층 및 상기 제1 도전형 반도체층의 일부 영역까지 형성된 복수 개의 제1 식각 영역을 포함하며, 자외선 파장 영역의 광을 방출하는 발광 구조물;
상기 복수 개의 제1 식각 영역에서 노출된 제1 도전형 반도체층 상에 배치된 제1 오믹층;
상기 제2 도전형 반도체층 상에 배치된 제2 오믹층; 및
상기 제1 오믹층의 주변 영역에서, 상기 제1 도전형 반도체층으로부터 활성층 및 제2 도전형 반도체층에 배치되는 반사층을 포함하고,
상기 반사층은 전류 밀도가 기설정된 값 이하의 영역에 배치되는 반도체 소자.
제18 항에 있어서,
상기 기설정된 값은 I₀의 30% 내지 40%이고, 상기 I₀는 상기 제1 오믹층과 컨택하는 제1 도전형 반도체층에서의 전류 밀도인 반도체 소자.
제18 항 또는 제19 항에 있어서,
상기 제1 오믹층의 둘레에서 전류 밀도가 기설정된 값인 영역을 경계 영역이라 하고, 상기 반사층의 단면은 상기 경계영역의 단면에 내접하거나 외접하여 배치되는 반도체 소자.