WO2014162775A1 - 炭化珪素半導体装置の製造方法 - Google Patents

炭化珪素半導体装置の製造方法 Download PDF

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里美 伊藤
築野　孝
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住友電気工業株式会社
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    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors

Definitions

  • the present invention relates to a method for manufacturing a silicon carbide semiconductor device, and particularly to a method for manufacturing a silicon carbide semiconductor device including a step of selecting a chip.
  • silicon carbide has been increasingly adopted as a material constituting semiconductor devices in order to enable higher breakdown voltage, lower loss, and use in high-temperature environments.
  • Silicon carbide is a wide band gap semiconductor having a larger band gap than silicon that has been widely used as a material for forming semiconductor devices. Therefore, by adopting silicon carbide as a material constituting the semiconductor device, it is possible to achieve a high breakdown voltage and a low on-resistance of the semiconductor device.
  • a semiconductor device that employs silicon carbide as a material has an advantage that a decrease in characteristics when used in a high temperature environment is small as compared with a semiconductor device that employs silicon as a material.
  • Non-Patent Document 1 describes a method for detecting micropipes. According to the document, an avalanche breakdown voltage is applied to a device, and a micropipe is detected by examining a change in leakage current before and after the application of the voltage.
  • a micropipe closed by an epitaxial layer is called a closed micropipe.
  • a device having a closed micropipe exhibits characteristics comparable to a device without a closed micropipe in a normal pre-shipment inspection stage. However, since devices with closed micropipes may increase leakage current after being used for 2-3 months, it is desirable to sort by pre-shipment inspection.
  • the present invention has been made to solve such problems, and an object of the present invention is to provide a method for manufacturing a silicon carbide semiconductor device capable of selecting chips including micropipes with high accuracy.
  • the method for manufacturing a silicon carbide semiconductor device includes the following steps.
  • a silicon carbide substrate having a first main surface and a second main surface opposite to the first main surface is prepared. By etching the first main surface, etch pits including micropipes appear on the first main surface.
  • the two-dimensional position information of the micropipe on the first main surface is acquired.
  • the silicon carbide substrate is cut into a plurality of chips. Chip sorting is performed based on the two-dimensional position information.
  • the first main surface is a silicon surface or a surface off by an angle of 10 ° or less from the silicon surface.
  • FIG. 1 is a schematic cross sectional view schematically showing a structure of a silicon carbide semiconductor device in a first embodiment of the present invention.
  • 1 is a schematic perspective view schematically showing a shape of a silicon carbide substrate included in a silicon carbide semiconductor device in a first embodiment of the present invention. It is a flowchart which shows schematically the manufacturing method of the silicon carbide semiconductor device in Embodiment 1 of this invention. It is a flowchart which shows schematically the manufacturing method of the silicon carbide semiconductor device in Embodiment 2 of this invention.
  • FIG. 5 is a schematic cross sectional view schematically showing a first step of the method for manufacturing the silicon carbide semiconductor device in Embodiment 1 of the present invention.
  • FIG. 1 It is a cross-sectional schematic diagram which shows schematically the 2nd process of the manufacturing method of the silicon carbide semiconductor device in Embodiment 1 of this invention. It is a cross-sectional schematic diagram which shows schematically the 4th process of the manufacturing method of the silicon carbide semiconductor device in Embodiment 1 of this invention. It is a cross-sectional schematic diagram which shows schematically the 5th process of the manufacturing method of the silicon carbide semiconductor device in Embodiment 1 of this invention. It is a cross-sectional schematic diagram which shows schematically the 6th process of the manufacturing method of the silicon carbide semiconductor device in Embodiment 1 of this invention.
  • FIG. 11 is a schematic cross sectional view schematically showing a seventh step of the method for manufacturing the silicon carbide semiconductor device in Embodiment 1 of the present invention. It is a cross-sectional schematic diagram which shows schematically the 8th process of the manufacturing method of the silicon carbide semiconductor device in Embodiment 1 of this invention. It is a cross-sectional schematic diagram which shows schematically the 9th process of the manufacturing method of the silicon carbide semiconductor device in Embodiment 1 of this invention.
  • FIG. 12 is a schematic cross sectional view schematically showing a tenth step of the method for manufacturing the silicon carbide semiconductor device in Embodiment 1 of the present invention.
  • FIG. 22 is a schematic cross sectional view schematically showing a thirteenth step of the method for manufacturing the silicon carbide semiconductor device in Embodiment 1 of the present invention. It is a cross-sectional schematic diagram which shows schematically the 14th process of the manufacturing method of the silicon carbide semiconductor device in Embodiment 1 of this invention.
  • FIG. 22 is a schematic cross sectional view schematically showing a fifteenth step of the method for manufacturing the silicon carbide semiconductor device in Embodiment 1 of the present invention.
  • FIG. 22 is a schematic cross sectional view schematically showing a sixteenth step of the method for manufacturing the silicon carbide semiconductor device in Embodiment 1 of the present invention.
  • FIG. 7 is a schematic plan view schematically showing a third step of the method for manufacturing the silicon carbide semiconductor device in the first embodiment of the present invention. It is a schematic plan view schematically showing a seventeenth step of the method for manufacturing the silicon carbide semiconductor device in the first embodiment of the present invention.
  • FIG. 12 is a schematic plan view schematically showing a cutting position pattern forming step in the method for manufacturing the silicon carbide semiconductor device in the second embodiment of the present invention.
  • the method for manufacturing silicon carbide semiconductor device 1 includes the following steps. Silicon carbide substrate 80 having first main surface 80b and second main surface 80a opposite to first main surface 80b is prepared. By etching the first main surface 80b, etch pits 3a including micropipes appear on the first main surface 80b. The two-dimensional position information of the micropipe on the first main surface 80b is acquired. The silicon carbide substrate is cut into a plurality of chips C12 to C65. The chips C12 to C65 are selected based on the two-dimensional position information. The first main surface 80b is a silicon surface or a surface off by an angle of 10 ° or less from the silicon surface.
  • the two-dimensional position information of the micropipes on first main surface 80b is acquired, and the chip is selected based on the two-dimensional position information. Therefore, the chip including the micropipes can be detected regardless of the position of the micropipes on the first main surface 80b of the silicon carbide substrate 80. As a result, chips including micropipes can be selected with high accuracy.
  • silicon carbide epitaxial layer 81 is formed in contact with second main surface 80a. Thereby, even when the micropipe is covered with the silicon carbide epitaxial layer 81 to become a closed micropipe, the chip including the micropipe can be selected with high accuracy.
  • pattern 2 indicating the cutting positions of chips C12 to C65 is preferably formed on surface 10a of silicon carbide epitaxial layer 81.
  • silicon carbide substrate 80 is cut along pattern 2.
  • the step of selecting chips C12 to C65 is performed by comparing the two-dimensional position information of the micropipe with the position of pattern 2. .
  • the two-dimensional position information of the micropipes on first main surface 80b is compared with the position of pattern 2 formed on surface 10a on the second main surface 80a side.
  • the two-dimensional position information is made to correspond to the identification numbers of chips C12 to C65. As a result, it is possible to identify the chip where the micropipe exists.
  • first main surface 80b is polished. Thereby, the warp of silicon carbide substrate 80 generated in the process of causing etch pits can be reduced. Further, when polishing of first main surface 80b is performed after the step of forming silicon carbide epitaxial layer 81 in contact with second main surface 80a, silicon carbide substrate 80 generated by the step of forming silicon carbide epitaxial layer 81 is formed. Both warpage and warpage of silicon carbide substrate 80 generated in the step of causing etch pits can be reduced.
  • first main surface 80b is ground so as to remove at least part of etch pit 3.
  • the small etch pits 3b other than the micropipe etch pits 3a defects in a good chip can be removed.
  • the unevenness of the first main surface 80b is reduced. Therefore, the flatness of the electrode 98 formed in contact with the first main surface 80b can be improved.
  • electrode 98 is formed in contact with first main surface 80b after the step of grinding first main surface 80b.
  • the adhesiveness of the electrode 98 with respect to the 1st main surface 80b can be improved.
  • MOSFET 1 of the present embodiment includes a silicon carbide substrate 10, a gate insulating film 91, a gate electrode 92, an interlayer insulating film 93, a source electrode 94, a source wiring layer 95, and a drain electrode 98 (back electrode). It has mainly.
  • Silicon carbide substrate 10 has, for example, silicon carbide substrate 80, n-type drift region 81 (epitaxial layer), p-type base region 82, n-type region 83, and p-type contact region 84.
  • Silicon carbide substrate 80 is made of, for example, hexagonal silicon carbide and has polytype 4H. Silicon carbide substrate 80 has, for example, an n type (first conductivity type). N type drift region 81 is an epitaxial layer formed on silicon carbide substrate 80. N type drift region 81 has n type. N-type drift region 81 preferably has an impurity concentration lower than that of silicon carbide substrate 80. The donor concentration of n-type drift region 81 is preferably 1 ⁇ 10 15 cm ⁇ 3 or more and 5 ⁇ 10 16 cm ⁇ 3 or less, for example, 8 ⁇ 10 15 cm ⁇ 3 .
  • the p-type base region 82 has a p-type (second conductivity type).
  • the p-type base region 82 is provided on the n-type drift region 81.
  • the impurity concentration of the p-type base region 82 is, for example, 1 ⁇ 10 18 cm ⁇ 3 .
  • N-type region 83 has n-type.
  • N type region 83 is provided on p type base region 82 so as to be separated from n type drift region 81 by p type base region 82.
  • the p-type contact region 84 has a p-type.
  • the p-type contact region 84 is connected to the source electrode 94 and the p-type base region 82.
  • a trench TR is provided on the surface 10 a of the silicon carbide substrate 10.
  • Trench TR has a wall surface SW and a bottom BT.
  • Wall surface SW passes through n-type region 83 and p-type base region 82 and reaches n-type drift region 81.
  • Wall surface SW includes the channel surface of MOSFET 1 on p-type base region 82.
  • the wall surface SW is inclined with respect to the surface 10a of the silicon carbide substrate 10, and the trench TR extends in a tapered shape toward the opening.
  • the plane orientation of the wall surface SW is preferably inclined at 50 ° or more and 65 ° or less with respect to the (000-1) plane.
  • Bottom BT is located on n-type drift region 81. In the present embodiment, bottom portion BT is a surface substantially parallel to surface 10 a of silicon carbide substrate 10.
  • the gate insulating film 91 covers each of the wall surface SW and the bottom portion BT of the trench TR.
  • the gate electrode 92 is provided on the gate insulating film 91.
  • Source electrode 94 is in contact with each of n-type region 83 and p-type contact region 84.
  • the source wiring layer 95 is in contact with the source electrode 94.
  • Source wiring layer 95 is, for example, an aluminum layer.
  • the interlayer insulating film 93 insulates between the gate electrode 92 and the source wiring layer 95.
  • Drain electrode 98 (back electrode) is arranged in contact with silicon carbide substrate 80.
  • a silicon carbide substrate preparation step (S10: FIG. 3) is performed.
  • the conductivity type is n-type (first conductivity type)
  • the first main surface 80b is on the opposite side.
  • Silicon carbide substrate 80 (FIG. 5) having second main surface 80a is prepared.
  • the first main surface 80b is a silicon surface or a surface off by an angle of 10 ° or less from the silicon surface
  • the second main surface 80a is a carbon surface or a surface off by an angle of 10 ° or less from the carbon surface.
  • etch pit 3 is etched by crystal dislocations such as screw dislocation (threading screw dislocation), edge dislocation (threading edge dislocation), mixed dislocation, basal plane dislocation, and micropipe. It is formed to spread. That is, the etch pit 3 includes an etch pit 3a of a micropipe and an etch pit 3b derived from a defect other than the micropipe.
  • Etch pits 3b derived from defects other than micropipes include, for example, etch pits for screw dislocations (threaded screw dislocations), etch pits for edge dislocations (threaded edge dislocations), and etch pits for mixed dislocations (thread mixed dislocations). And basal plane dislocation etch pits.
  • the etching for causing the etch pits to appear may be dry etching or wet etching.
  • gas etching may be used as dry etching.
  • Nitrogen gas, chlorine gas, and oxygen gas may be used as the gas etching.
  • silicon carbide substrate 80 having first main surface 80b is arranged in the chamber, nitrogen is introduced into the chamber, the pressure in the chamber is set to 50 Pa, and the temperature is set to 1050 ° C.
  • chlorine gas is flowed into the chamber for 45 minutes at a flow rate of 0.2 slm.
  • a mixed gas of nitrogen and oxygen (90% nitrogen, 10% oxygen) is flowed into the chamber for 5 minutes at a flow rate of 3 slm.
  • KOH potassium hydroxide
  • silicon carbide substrate 10 having first main surface 80b is immersed in, for example, molten KOH at 515 ° C. for 8 minutes.
  • silicon carbide substrate 10 having first main surface 80b is cleaned with pure water.
  • the etch pit 3a of the micropipe and the etch pit 3b other than the micropipe appear on the first main surface 80b.
  • a micropipe position information acquisition step (S30: FIG. 3) is performed.
  • the two-dimensional position information of the micropipe etch pits 3a on the first main surface 80b of the silicon carbide substrate 80 is acquired.
  • etch pit 3a of the micropipe that appears on first main surface 80b of silicon carbide substrate 80 is optically observed using, for example, an optical microscope.
  • the observation of the micropipe etch pit 3a may be performed by placing an optical microscope on the first main surface 80b side of the silicon carbide substrate 80 and the first main surface 80b from the first main surface 80b side.
  • an optical microscope may be arranged on the second main surface 80a side, and the first main surface 80b may be observed through the silicon carbide substrate 10 from the second main surface 80a side.
  • the two-dimensional position of the etch pit 3a of the micropipe on the first main surface 80b of the silicon carbide substrate 80 is specified.
  • an image of the entire first main surface 80b is acquired by an optical microscope, and all the two-dimensional positions of the etch pits 3a of the micropipes existing on the first main surface 80b are specified.
  • a line parallel to orientation flat 80c of silicon carbide substrate 80 and located on first main surface 80b is taken as the x-axis
  • a line perpendicular to x-axis and located on first main surface 80b is taken as y-axis.
  • the two-dimensional position information of the micropipe may be temporarily stored in the memory.
  • the determination as to whether the etch pit 3a of the micropipe or the etch pit 3b other than the etch pit 3a of the micropipe may be performed as follows, for example. For example, an etch pit having a certain size or more may be determined as the micropipe etch pit 3a. Further, an etch pit larger than the other etch pits 3b as compared with the other etch pits 3b may be determined as the etch pit 3a of the micropipe.
  • the second main surface polishing step (S40: FIG. 3) is performed. Specifically, for example, the second main surface 80a of the silicon carbide substrate 80 is polished by chemical mechanical polishing using an abrasive such as colloidal silica, and the second main surface 80a is flat enough to allow epitaxial growth. It becomes.
  • an abrasive such as colloidal silica
  • the first main surface polishing step (S45: FIG. 3) is performed. Specifically, for example, by chemical mechanical polishing using an abrasive such as colloidal silica, first main surface 80b of silicon carbide substrate 80 is polished, and first main surface 80b is planarized. Note that the first main surface polishing step may be performed after an epitaxial layer forming step (S50: FIG. 3) described later. Further, the first main surface 80b and the second main surface 80a may be polished simultaneously.
  • n-type drift region 81 made of silicon carbide is formed on second main surface 80a of silicon carbide substrate 80 made of silicon carbide. Formation of n-type drift region 81 can be performed by, for example, a CVD (Chemical Vapor Deposition) method. For example, nitrogen (N) or phosphorus (P) is introduced into n type drift region 81 as an impurity. A p-type base region 82 and an n-type region 83 are formed on n-type drift region 81.
  • CVD Chemical Vapor Deposition
  • an ion implantation step (S60: FIG. 3) is performed.
  • ion implantation can be performed on the entire surface of n type drift region 81.
  • an impurity for imparting p-type such as aluminum (Al)
  • Al aluminum
  • an impurity for imparting n-type such as phosphorus (P)
  • epitaxial growth with addition of impurities may be used.
  • resist film 60 is formed on n-type region 83 of silicon carbide substrate 10.
  • the resist film 60 is exposed and developed.
  • mask layer 61 (FIG. 10) having an opening corresponding to the position where p-type contact region 84 is to be formed is formed.
  • a p-type contact region 84 is formed by ion implantation using the mask layer 61.
  • the mask layer 61 is removed (FIG. 11).
  • p-type contact region 84 that connects surface 10a of silicon carbide substrate 10 and p-type base region 82 is formed by photolithography.
  • the temperature of this heat treatment is preferably 1500 ° C. or higher and 1900 ° C. or lower, for example, about 1700 ° C.
  • the heat treatment time is, for example, about 30 minutes.
  • the atmosphere of the heat treatment is preferably an inert gas atmosphere, for example, an Ar atmosphere.
  • mask layer 40 having an opening is formed on the surface formed of n-type region 83 and p-type contact region 84 by photolithography.
  • mask layer 40 for example, a silicon oxide film or the like can be used.
  • the opening is formed corresponding to the position where trench TR (FIG. 1) is formed.
  • a recess forming step is performed. Specifically, referring to FIG. 13, plasma etching is performed on silicon carbide substrate 10 on which mask layer 40 is formed, so that recess TQ is formed on surface 10 a of silicon carbide substrate 10. Through the opening of mask layer 40, n-type region 83, p-type base region 82, and part of n-type drift region 81 of silicon carbide substrate 10 are removed by etching to form concave portion TQ.
  • etching method for example, dry etching is used, and more specifically, inductively coupled plasma reactive ion etching (ICP-RIE) can be used.
  • ICP-RIE inductively coupled plasma reactive ion etching
  • a thermal etching process is performed. Specifically, thermal etching is performed on recess TQ formed in silicon carbide substrate 10.
  • the wall surface A of the recess TQ of the silicon carbide substrate 10 is thermally etched in the furnace while supplying a gas containing chlorine into the furnace.
  • Silicon carbide substrate 10 is heated in a furnace at, for example, 1000 ° C. or more and 1800 ° C. or less for about 20 minutes, whereby wall surface A of recess TQ of silicon carbide substrate 10 is etched.
  • the temperature of thermal etching of silicon carbide substrate 10 is 800 ° C. or higher, more preferably 1300 ° C. or higher, and further preferably 1500 ° C. or higher.
  • the mask layer 40 made of silicon dioxide has a very high selectivity with respect to silicon carbide, and therefore is not substantially etched during the thermal etching of silicon carbide.
  • the wall surface A and the bottom B of the recess TQ are etched by, for example, about 2 nm to 0.1 ⁇ m, so that the wall SW and the bottom are formed on the silicon carbide substrate 10.
  • a trench TR formed of BT is formed.
  • the mask layer 40 is removed by an arbitrary method such as etching.
  • Trench TR is formed by a wall surface SW which is a side surface and a bottom portion BT connected to wall surface SW.
  • the bottom BT may be a surface or a line. When the bottom portion BT is a line, the shape of the trench TR is V-shaped when viewed in cross section.
  • gate insulating film forming step is performed. Specifically, referring to FIG. 15, after trench TR is formed by thermal etching of wall surface A of recess TQ described above, gate insulating film 91 is formed in contact with wall surface SW of trench TR. Further, gate insulating film 91 is formed which covers each of wall surface SW and bottom portion BT of trench TR and is in contact with n type drift region 81, p type base region 82, n type region 83, and p type contact region 84. Gate insulating film 91 is made of silicon dioxide, and can be formed, for example, by thermal oxidation.
  • NO annealing using nitrogen monoxide (NO) gas as an atmospheric gas may be performed.
  • silicon carbide substrate 10 on which gate insulating film 91 is formed is held at a temperature of 1100 ° C. or higher and 1300 ° C. or lower for about 1 hour in a nitrogen monoxide atmosphere.
  • nitrogen atoms are introduced into the interface region between the gate insulating film 91 and the p-type base region 82.
  • a gas other than NO gas may be used as the atmospheric gas.
  • Ar annealing using argon (Ar) as an atmospheric gas may be further performed.
  • the heating temperature for Ar annealing is preferably higher than the heating temperature for NO annealing and lower than the melting point of the gate insulating film 91.
  • the time during which this heating temperature is maintained is, for example, about 1 hour. Thereby, the formation of the interface state in the interface region between the gate insulating film 91 and the p-type base region 82 is further suppressed.
  • other inert gas such as nitrogen gas may be used as the atmospheric gas instead of Ar gas.
  • a surface electrode forming step (S70: FIG. 3) is performed.
  • the gate electrode 92 and the source electrode 94 are formed.
  • gate electrode 92 is formed on gate insulating film 91.
  • gate electrode 92 is formed on gate insulating film 91 so as to fill the region inside trench TR with gate insulating film 91 interposed therebetween.
  • the gate electrode 92 can be formed by, for example, forming a conductor or doped polysilicon and CMP.
  • interlayer insulating film 93 is formed on gate electrode 92 and gate insulating film 91 so as to cover the exposed surface of gate electrode 92. Etching is performed so that openings are formed in the interlayer insulating film 93 and the gate insulating film 91. Each of n-type region 83 and p-type contact region 84 is exposed on surface 10a through this opening.
  • source electrode 94 in contact with each of n-type region 83 and p-type contact region 84 is formed on surface 10a.
  • a metal film containing Ti, Al, and Si is formed in contact with each of n-type region 83 and p-type contact region 84 by sputtering.
  • the metal film is alloyed, and source electrode 94 that is in ohmic contact with silicon carbide substrate 10 is formed.
  • first main surface grinding step (S80: FIG. 3) is performed. Specifically, grinding is performed on first main surface 80b of silicon carbide substrate 80, so that silicon carbide substrate 80 is removed by, for example, about 200 ⁇ m. In the step of grinding the first main surface 80b, preferably at least a part of the etch pit 3 is removed. Referring to FIG. 18, first main surface 80 b may be ground such that a part of etch pit 3 a of the micropipe remains and etch pit 3 b other than the micropipe is completely removed.
  • region which has the etch pit 3b of a micropipe is a chip
  • the etch pits 3b other than the micropipes are chip regions that are determined to be non-defective products by a chip selection process that will be described later. Density can be reduced.
  • both the etch pit 3a of the micropipe and the etch pit 3b other than the micropipe may be removed. If even a part of the micropipe etch pits 3a remain, the back electrode 98 is microscopic when the back electrode 98 is formed on the first main surface 80b in the back electrode forming step (S90: FIG. 3) described later. It is also formed inside the etch pit 3a of the pipe. Therefore, the unevenness on the surface of the back electrode 98 becomes large. When the unevenness on the surface of the back electrode 98 in the chip area determined to be defective in the chip selection step (S110: FIG. 3) described later increases, the unevenness on the surface of the back electrode 98 in the chip area determined to be non-defective also increases. As shown in FIG. 19, the flatness of the first main surface 80b can be improved by removing the etch pits 3a of the micropipe. Therefore, the flatness of the back electrode 98 formed on the first main surface 80b is improved.
  • back electrode forming step (S90: FIG. 3) is performed. Specifically, back electrode 98 is formed on first main surface 80 b of silicon carbide substrate 80.
  • the material used for the back electrode 98 may be the same as the material constituting the source electrode described above.
  • silicon carbide substrate cutting step (S100: FIG. 3) is performed.
  • silicon carbide substrate 80 is cut by, for example, a dicing saw to form a plurality of chips C12 to C65. That is, the silicon carbide substrate 10 is cut into a plurality of chips C12 to C65.
  • the plurality of chips C12 to C65 include chips C25 and C43 having micropipe etch pits 3a and chips C23, C32 and C55 having etch pits 3b other than micropipes.
  • a chip selection step (S110: FIG. 3) is performed.
  • the chip is selected based on the two-dimensional position information of the micropipe acquired in the micropipe position information acquisition process (S30: FIG. 3).
  • the chip selection process includes a process of making the two-dimensional position information of the etch pit 3a of the micropipe correspond to the chip identification number. For example, it is determined which identification number chip after the cutting is located at the center position of the micropipe etch pit 3a. Referring to FIG. 20, for example, in which region of first main surface 80b the center position of etch pit 3a of the micropipe is determined.
  • the region of silicon carbide substrate 10 whose position in the x direction is not less than x 3 and not more than x 4 and whose position in the y direction is not less than y 3 and not more than 4 corresponds to the chip of which identification number after cutting silicon carbide substrate 80 Judgment is made.
  • the center position of the etch pit 3a of the micropipe is (x 1 , y 1 )
  • the chip including the etch pit 3a is the chip C25.
  • the center position of the etch pit 3a of the micropipe is (x 2 , y 2 )
  • it is determined that the chip including the etch pit 3a is the chip C43.
  • a chip including the micropipe etch pit 3a is determined as a defective product
  • a chip not including the micropipe etch pit 3a is determined as a non-defective product.
  • MOSFET 1 the two-dimensional position information of the etch pit 3a of the micropipe on the first main surface 80b is acquired, and the chip is selected based on the two-dimensional position information. Therefore, the chip including the micropipes can be detected regardless of the position of the micropipes on the first main surface 80b of the silicon carbide substrate 80. As a result, chips including micropipes can be selected with high accuracy.
  • silicon carbide epitaxial layer 81 is formed in contact with second main surface 80a. Therefore, even when the micropipe is covered with the silicon carbide epitaxial layer 81 to become a closed micropipe, the chip including the micropipe can be selected with high accuracy.
  • the two-dimensional position information is made to correspond to the identification numbers of chips C12 to C65. As a result, it is possible to identify the chip where the micropipe exists.
  • first main surface 80b is polished. Thereby, the warp of silicon carbide substrate 80 generated in the process of causing etch pits can be reduced. Further, when polishing of first main surface 80b is performed after the step of forming silicon carbide epitaxial layer 81 in contact with second main surface 80a, silicon carbide substrate 80 generated by the step of forming silicon carbide epitaxial layer 81 is formed. Both warpage and warpage of silicon carbide substrate 80 generated in the step of causing etch pits can be reduced.
  • first main surface 80b is ground so as to remove at least part of etch pit 3.
  • the small etch pits 3b other than the micropipe etch pits 3a defects in a good chip can be removed.
  • the unevenness of the first main surface 80b is reduced. Therefore, the flatness of the electrode 98 formed in contact with the first main surface 80b can be improved. As a result, the flatness of the electrode 98 in a good chip can be improved.
  • a silicon carbide substrate preparation step (S10: FIG. 4) is performed by the same method as that described in the first embodiment. Thereby, a silicon carbide substrate having first main surface 80b and second main surface 80a opposite to first main surface 80b is prepared.
  • the step of making etch pits appear (S20: FIG. 4) is performed by the same method as described in the first embodiment. Thereby, the etch pit 3 including the etch pit 3a of the micropipe appears on the first main surface 80b.
  • the micropipe position information acquisition step (S30: FIG. 4) is performed by the same method as described in the first embodiment. Thereby, the two-dimensional position information of micropipe etch pit 3a on first main surface 80b of silicon carbide substrate 80 is acquired.
  • the second main surface polishing step (S40: FIG. 4) is performed by the same method as described in the first embodiment. Thereby, second main surface 80a of silicon carbide substrate 80 is polished.
  • the epitaxial layer forming step (S50: FIG. 4) is performed by the same method as described in the first embodiment. Thereby, silicon carbide epitaxial layer 81 is formed in contact with second main surface 80a of silicon carbide substrate 80.
  • a cutting position pattern forming step (S51: FIG. 4) is performed. Specifically, referring to FIG. 22, a pattern 2 indicating a cutting position to be cut by the silicon carbide substrate in a silicon carbide substrate cutting step (S 100: FIG. 4) described later is formed on silicon carbide substrate 80. It is formed on the surface 10 a of the silicon epitaxial layer 81.
  • the pattern indicating the cutting position is formed, for example, by providing a linear pattern of grooves on the surface 10a of silicon carbide epitaxial layer 81, for example.
  • the pattern 2 is provided corresponding to the shape of the chip after cutting.
  • a rectangular or square frame extends along the x-axis direction and the y-axis direction. A plurality of them may be arranged. Thereby, the outer edge of the chip
  • the micropipe observation step (S52: FIG. 4) is performed.
  • an optical microscope is disposed at a position facing second main surface 80a of silicon carbide substrate 80.
  • the optical microscope is focused on the first main surface 80b, and an image of the entire first main surface 80b is acquired by the optical microscope, whereby two-dimensional information of the first main surface 80b is acquired.
  • the two-dimensional information on the first main surface 80b includes two-dimensional position information on the first main surface 80b of the etch pit 3a of the micropipe.
  • the two-dimensional position on the first main surface 80b of the etch pit 3a of the micropipe formed on the first main surface 80b is specified.
  • the optical microscope is focused on the second main surface 80a, and an image of the entire second main surface 80a is acquired.
  • the two-dimensional position information on the first main surface of the etch pit 3a of the micropipe is compared with the pattern 2 indicating the cutting position formed on the second main surface 80a. It is specified in which position of the pattern 2 indicating the cutting position the etch pit 3a of the micropipe exists.
  • Information on the identification number (address) of the chip including the micropipe etch pit 3a is recorded in an external memory or the like.
  • the micropipe may be specified by a method similar to the method described in the micropipe position information acquisition step (S30: FIG. 3).
  • an ion implantation step (S60: FIG. 4), a surface electrode formation step (S70: FIG. 4), and a first main surface grinding step (S80 :) are performed by the same method as described in the first embodiment. 4) and the back electrode forming step (S90: FIG. 4) are performed.
  • a silicon carbide substrate cutting step (S100: FIG. 4) is performed. Specifically, carbonization is performed along pattern 2 indicating the cutting position formed on surface 10a of silicon carbide epitaxial layer 81 formed on silicon carbide substrate 80 by the cutting position pattern forming step (S51: FIG. 4).
  • the silicon substrate 80 is cut. Thereby, as shown in FIG. 21, silicon carbide substrate 10 is cut into a plurality of chips C12 to C65.
  • the plurality of chips C12 to C65 include chips C25 and C43 having micropipe etch pits 3a and chips C23, C32 and C55 having etch pits 3b other than micropipes.
  • a chip selection step (S110: FIG. 4) is performed. Based on the information of the identification number (address) of the chip including the micropipe etch pit 3a recorded in the micropipe observation step (S52: FIG. 4), the chip including the micropipe etch pit 3a is determined to be defective. A chip that does not include the micropipe etch pit 3a is determined to be a good product. As described above, the identification number of the chip including the micropipe etch pit 3a is obtained based on the two-dimensional position information of the micropipe etch pit 3a on the first main surface in the micropipe observation step. Information. The chip selection may be performed based on the two-dimensional position information of the micropipe acquired in the micropipe position information acquisition step (S30: FIG. 4), or the micropipe observation step (S52: FIG. 4). ) And information obtained in the micropipe position information acquisition step (S30: FIG. 4).
  • pattern 2 indicating the cutting positions of chips C12 to C65 is formed on surface 10a of silicon carbide epitaxial layer 81.
  • silicon carbide substrate 80 is cut along pattern 2.
  • the step of selecting chips C12 to C65 is performed by comparing the two-dimensional position information of the micropipe with the position of pattern 2.
  • the two-dimensional position information of the micropipes on first main surface 80b is compared with the position of pattern 2 formed on surface 10a on the second main surface 80a side.
  • the first conductivity type is n-type and the second conductivity type is p-type.
  • the first conductivity type is p-type and the second conductivity type is n-type. It does not matter.
  • the MOSFET is described as an example of the silicon carbide semiconductor device.
  • the silicon carbide semiconductor device may be an IGBT (Insulated Gate Bipolar Transistor) or an SBD (Schottky Barrier Diode). Good.
  • 1 silicon carbide semiconductor device (MOSFET), 2 patterns, 3, 3a, 3b etch pit, 10, 80 silicon carbide substrate, 10a surface, 40, 61 mask layer, 60 resist film, 80a second main surface, 80b first Main surface, 80c orientation flat, 81 silicon carbide epitaxial layer (n-type drift region), 82 p-type base region, 83 n-type region, 84 p-type contact region, 91 gate insulating film, 92 gate electrode, 93 interlayer insulating film, 94 source electrode, 95 source wiring layer, 98 back electrode (drain electrode), A, SW wall surface, B, BT bottom, C12 to C65, C23, C25, C43 chip, TQ recess, TR trench.
  • MOSFET silicon carbide semiconductor device

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Abstract

　炭化珪素半導体装置（１）の製造方法は以下の工程を有している。第１の主面（８０ｂ）と、第１の主面（８０ｂ）と反対の第２の主面（８０ａ）とを有する炭化珪素基板（８０）が準備される。第１の主面（８０ｂ）をエッチングすることで、第１の主面（８０ｂ）にマイクロパイプを含むエッチピット（３ａ）が出現する。第１の主面（８０ｂ）におけるマイクロパイプの２次元位置情報が取得される。炭化珪素基板が複数のチップ（Ｃ１２～Ｃ６５）に切断される。２次元位置情報に基づいてチップ（Ｃ１２～Ｃ６５）の選別が行われる。第１の主面（８０ｂ）は珪素面または珪素面から１０°以下の角度オフした面である。これにより、精度良くマイクロパイプを含むチップを選別可能な炭化珪素半導体装置の製造方法を提供することができる。

Description

炭化珪素半導体装置の製造方法
　本発明は、炭化珪素半導体装置の製造方法に関するものであり、特に、チップの選別を行う工程を備えた炭化珪素半導体装置の製造方法に関するものである。
　近年、半導体装置の高耐圧化、低損失化、高温環境下での使用などを可能とするため、半導体装置を構成する材料として炭化珪素の採用が進められつつある。炭化珪素は、従来から半導体装置を構成する材料として広く使用されている珪素に比べてバンドギャップが大きいワイドバンドギャップ半導体である。そのため、半導体装置を構成する材料として炭化珪素を採用することにより、半導体装置の高耐圧化、オン抵抗の低減などを達成することができる。また、炭化珪素を材料として採用した半導体装置は、珪素を材料として採用した半導体装置に比べて、高温環境下で使用された場合の特性の低下が小さいという利点も有している。
　炭化珪素基板の欠陥の中で特に問題となるのがマイクロパイプである。たとえばホルツ（M.Holz）ら外３名、「最近のインフィニオンの炭化珪素ダイオードの発表に対する信頼性の考察（Reliability　consideration　for　recent　Infineon　SiC　diode　releases）」、マイクロエレクトロニクスリライアビリティ（Microelectronics　Reliability）、第４７号、２００７年８月２１日、１７４１－１７４５頁（非特許文献１）には、マイクロパイプを検出する方法が記載されている。当該文献によれば、デバイスに対してアバランシェ破壊電圧を印加し、当該電圧の印加の前後におけるリーク電流の変化を調べることによりマイクロパイプの検出が行われる。
ホルツ（M.Holz）ら外３名、「最近のインフィニオンの炭化珪素ダイオードの発表に対する信頼性の考察（Reliability　consideration　for　recent　Infineon　SiC　diode　releases）」、マイクロエレクトロニクスリライアビリティ（Microelectronics　Reliability）、第４７号、２００７年８月２１日、１７４１－１７４５頁
　マイクロパイプを有する炭化珪素基板にエピタキシャル層を形成するとマイクロパイプはエピタキシャル層により閉塞される。本明細書においては、エピタキシャル層に閉塞されたマイクロパイプを閉塞マイクロパイプと呼ぶ。閉塞マイクロパイプを有するデイバスは、通常の出荷前検査の段階においては、閉塞マイクロパイプを有しないデバイスと遜色のない特性を示す。しかしながら、閉塞マイクロパイプを有するデバイスは、２～３カ月使用された後、リーク電流が増大する場合があるため、出荷前検査によって選別されることが望ましい。
　しかしながら、上記文献に記載の方法では、マイクロパイプがガードリング終端部に存在している場合、デバイスにアバランシェ破壊電圧を印加してもガードリング終端部には電流が流れないため、電圧印加前後においてリーク電流が増大しない。そのため、上記文献に記載の方法では、マイクロパイプがガードリング部に存在する場合、マイクロパイプを検出することができないため、マイクロパイプの検出精度が十分ではない。結果として、マイクロパイプを含むチップが選別されないで出荷される場合があると考えられる。
　本発明はこのような課題を解決するためになされたものであって、その目的は、精度良くマイクロパイプを含むチップを選別可能な炭化珪素半導体装置の製造方法を提供することである。
　本発明に係る炭化珪素半導体装置の製造方法は以下の工程を有している。第１の主面と、第１の主面と反対の第２の主面とを有する炭化珪素基板が準備される。第１の主面をエッチングすることで、第１の主面にマイクロパイプを含むエッチピットが出現する。第１の主面におけるマイクロパイプの２次元位置情報が取得される。炭化珪素基板が複数のチップに切断される。２次元位置情報に基づいてチップの選別が行われる。第１の主面は珪素面または珪素面から１０°以下の角度オフした面である。
　以上の説明から明らかなように、本発明によれば、精度良くマイクロパイプを含むチップを選別可能な炭化珪素半導体装置の製造方法を提供することができる。
本発明の実施の形態１における炭化珪素半導体装置の構造を概略的に示す断面模式図である。 本発明の実施の形態１における炭化珪素半導体装置が有する炭化珪素基板の形状を概略的に示す斜視模式図である。 本発明の実施の形態１における炭化珪素半導体装置の製造方法を概略的に示すフロー図である。 本発明の実施の形態２における炭化珪素半導体装置の製造方法を概略的に示すフロー図である。 本発明の実施の形態１における炭化珪素半導体装置の製造方法の第１の工程を概略的に示す断面模式図である。 本発明の実施の形態１における炭化珪素半導体装置の製造方法の第２の工程を概略的に示す断面模式図である。 本発明の実施の形態１における炭化珪素半導体装置の製造方法の第４の工程を概略的に示す断面模式図である。 本発明の実施の形態１における炭化珪素半導体装置の製造方法の第５の工程を概略的に示す断面模式図である。 本発明の実施の形態１における炭化珪素半導体装置の製造方法の第６の工程を概略的に示す断面模式図である。 本発明の実施の形態１における炭化珪素半導体装置の製造方法の第７の工程を概略的に示す断面模式図である。 本発明の実施の形態１における炭化珪素半導体装置の製造方法の第８の工程を概略的に示す断面模式図である。 本発明の実施の形態１における炭化珪素半導体装置の製造方法の第９の工程を概略的に示す断面模式図である。 本発明の実施の形態１における炭化珪素半導体装置の製造方法の第１０の工程を概略的に示す断面模式図である。 本発明の実施の形態１における炭化珪素半導体装置の製造方法の第１１の工程を概略的に示す断面模式図である。 本発明の実施の形態１における炭化珪素半導体装置の製造方法の第１２の工程を概略的に示す断面模式図である。 本発明の実施の形態１における炭化珪素半導体装置の製造方法の第１３の工程を概略的に示す断面模式図である。 本発明の実施の形態１における炭化珪素半導体装置の製造方法の第１４の工程を概略的に示す断面模式図である。 本発明の実施の形態１における炭化珪素半導体装置の製造方法の第１５の工程を概略的に示す断面模式図である。 本発明の実施の形態１における炭化珪素半導体装置の製造方法の第１６の工程を概略的に示す断面模式図である。 本発明の実施の形態１における炭化珪素半導体装置の製造方法の第３の工程を概略的に示す平面模式図である。 本発明の実施の形態１における炭化珪素半導体装置の製造方法の第１７の工程を概略的に示す平面模式図である。 本発明の実施の形態２における炭化珪素半導体装置の製造方法の切断位置パターン形成工程を概略的に示す平面模式図である。
　以下、本発明の実施の形態について図に基づいて説明する。なお、以下の図面において、同一または相当する部分には同一の参照番号を付し、その説明は繰り返さない。また、本明細書中の結晶学的記載においては、個別方位を［］、集合方位を＜＞、個別面を（）、集合面を｛｝でそれぞれ示している。また結晶学上の指数が負であることは、通常、”－”（バー）を数字の上に付すことによって表現されるが、本明細書中では数字の前に負の符号を付している。
　はじめに、本発明の実施の形態の概要について以下の（１）～（８）に記す。
　（１）本実施の形態に係る炭化珪素半導体装置１の製造方法は以下の工程を有している。第１の主面８０ｂと、第１の主面８０ｂと反対の第２の主面８０ａとを有する炭化珪素基板８０が準備される。第１の主面８０ｂをエッチングすることで、第１の主面８０ｂにマイクロパイプを含むエッチピット３ａが出現する。第１の主面８０ｂにおけるマイクロパイプの２次元位置情報が取得される。炭化珪素基板が複数のチップＣ１２～Ｃ６５に切断される。２次元位置情報に基づいてチップＣ１２～Ｃ６５の選別が行われる。第１の主面８０ｂは珪素面または珪素面から１０°以下の角度オフした面である。
　本実施の形態に係る炭化珪素半導体装置１によれば、第１の主面８０ｂにおけるマイクロパイプの２次元位置情報が取得され、当該２次元位置情報に基づいてチップの選別が行われる。それゆえ、マイクロパイプが炭化珪素基板８０の第１の主面８０ｂのどの位置に存在していても、マイクロパイプを含むチップを検出することができる。結果として、精度良くマイクロパイプを含むチップを選別することができる。
　（２）本実施の形態に係る炭化珪素半導体装置１の製造方法において好ましくは、第２の主面８０ａに接して炭化珪素エピタキシャル層８１が形成される。これにより、マイクロパイプが炭化珪素エピタキシャル層８１に覆われて閉塞マイクロパイプとなった場合であっても、精度良くマイクロパイプを含むチップを選別することができる。
　（３）本実施の形態に係る炭化珪素半導体装置１の製造方法において好ましくは、炭化珪素エピタキシャル層８１の表面１０ａにチップＣ１２～Ｃ６５の切断位置を示すパターン２が形成される。炭化珪素基板８０を複数のチップＣ１２～Ｃ６５に切断する工程では、パターン２に沿って炭化珪素基板８０が切断される。切断位置を示すパターンを形成することにより、簡易な方法でマイクロパイプが存在するチップを特定することができる。
　（４）本実施の形態に係る炭化珪素半導体装置１の製造方法において好ましくは、チップＣ１２～Ｃ６５を選別する工程は、マイクロパイプの２次元位置情報をパターン２の位置と比較することにより行われる。炭化珪素基板８０の反りが小さい場合において、第１の主面８０ｂにおけるマイクロパイプの２次元位置情報を、第２の主面８０ａ側である表面１０ａに形成されたパターン２の位置と比較することにより、簡易な方法でかつ精度良くマイクロパイプが存在するチップを特定することができる。
　（５）本実施の形態に係る炭化珪素半導体装置１の製造方法において好ましくは、２次元位置情報がチップＣ１２～Ｃ６５の識別番号に対応させられる。これにより、マイクロパイプが存在するチップを特定することができる。
　（６）本実施の形態に係る炭化珪素半導体装置１の製造方法において好ましくは、マイクロパイプを含むエッチピット３を出現させる工程の後、第１の主面８０ｂが研磨される。これにより、エッチピットを出現させる工程において発生した炭化珪素基板８０の反りを低減することができる。また第１の主面８０ｂの研磨が第２の主面８０ａに接して炭化珪素エピタキシャル層８１を形成工程の後に行われる場合、炭化珪素エピタキシャル層８１を形成する工程によって発生した炭化珪素基板８０の反りとエッチピットを出現させる工程において発生した炭化珪素基板８０の反りとの双方を低減することができる。
　（７）本実施の形態に係る炭化珪素半導体装置１の製造方法において好ましくは、エッチピット３の少なくとも一部を除去するように第１の主面８０ｂが研削される。マイクロパイプのエッチピット３ａ以外の小さいエッチピット３ｂを除去することで、良品のチップにおける欠陥を除去することができる。またマイクロパイプのエッチピット３ａも含めて除去する場合、第１の主面８０ｂの凹凸が小さくなる。それゆえ、第１の主面８０ｂに接して形成される電極９８の平坦性を向上することができる。
　（８）本実施の形態に係る炭化珪素半導体装置１の製造方法において好ましくは、第１の主面８０ｂを研削する工程の後、第１の主面８０ｂに接して電極９８が形成される。これにより、第１の主面８０ｂに対する電極９８の密着性を向上することができる。
　次に、本発明の実施の形態についてより詳細に説明する。
（実施の形態１）
　図１および図２を参照して、本実施の形態に係る炭化珪素半導体装置としてのＭＯＳＦＥＴ１の構造について説明する。
　本実施の形態のＭＯＳＦＥＴ１は、炭化珪素基板１０と、ゲート絶縁膜９１と、ゲート電極９２と、層間絶縁膜９３と、ソース電極９４と、ソース配線層９５と、ドレイン電極９８（裏面電極）とを主に有する。炭化珪素基板１０は、たとえば、炭化珪素基板８０と、ｎ型ドリフト領域８１（エピタキシャル層）と、ｐ型ベース領域８２と、ｎ型領域８３と、ｐ型コンタクト領域８４とを有する。
　炭化珪素基板８０は、たとえば六方晶炭化珪素からなり、ポリタイプ４Ｈを有する。炭化珪素基板８０は、たとえばｎ型（第１の導電型）を有する。ｎ型ドリフト領域８１は炭化珪素基板８０上に形成されたエピタキシャル層である。ｎ型ドリフト領域８１はｎ型を有する。ｎ型ドリフト領域８１の不純物濃度は、炭化珪素基板８０の不純物濃度よりも低いことが好ましい。ｎ型ドリフト領域８１のドナー濃度は、好ましくは１×１０15ｃｍ-3以上５×１０16ｃｍ-3以下であり、たとえば８×１０15ｃｍ-3である。
　ｐ型ベース領域８２はｐ型（第２導電型）を有する。ｐ型ベース領域８２はｎ型ドリフト領域８１上に設けられている。ｐ型ベース領域８２の不純物濃度は、たとえば１×１０18ｃｍ-3である。ｎ型領域８３はｎ型を有する。ｎ型領域８３は、ｐ型ベース領域８２によってｎ型ドリフト領域８１から隔てられるようにｐ型ベース領域８２上に設けられている。ｐ型コンタクト領域８４はｐ型を有する。ｐ型コンタクト領域８４はソース電極９４およびｐ型ベース領域８２につながっている。
　炭化珪素基板１０の表面１０ａにはトレンチＴＲが設けられている。トレンチＴＲは壁面ＳＷおよび底部ＢＴを有する。壁面ＳＷはｎ型領域８３およびｐ型ベース領域８２を貫通してｎ型ドリフト領域８１に至っている。壁面ＳＷはｐ型ベース領域８２上において、ＭＯＳＦＥＴ１のチャネル面を含む。
　壁面ＳＷは炭化珪素基板１０の表面１０ａに対して傾斜しており、トレンチＴＲは開口に向かってテーパ状に拡がっている。壁面ＳＷの面方位は、（０００－１）面に対して５０°以上６５°以下傾斜していることが好ましい。底部ＢＴはｎ型ドリフト領域８１上に位置している。本実施の形態において、底部ＢＴは炭化珪素基板１０の表面１０ａとほぼ平行な面である。
　ゲート絶縁膜９１は、トレンチＴＲの壁面ＳＷおよび底部ＢＴの各々を覆っている。ゲート電極９２はゲート絶縁膜９１上に設けられている。ソース電極９４は、ｎ型領域８３およびｐ型コンタクト領域８４の各々に接している。ソース配線層９５はソース電極９４に接している。ソース配線層９５は、たとえばアルミニウム層である。層間絶縁膜９３はゲート電極９２とソース配線層９５との間を絶縁している。ドレイン電極９８（裏面電極）は炭化珪素基板８０に接して配置されている。
　次に、実施の形態１に係るＭＯＳＦＥＴ１の製造方法について図３を参照して説明する。
　まず、炭化珪素基板準備工程（Ｓ１０：図３）が実施される。たとえば、昇華法により形成されたポリタイプ４Ｈを有する六方晶炭化珪素からなるインゴットをスライスすることにより、導電型がｎ型（第１導電型）であり、第１の主面８０ｂと反対側の第２の主面８０ａとを有する炭化珪素基板８０（図５）が準備される。なお、第１の主面８０ｂは珪素面または珪素面から１０°以下の角度オフした面であり、第２の主面８０ａは炭素面または炭素面から１０°以下の角度オフした面である。
　次に、エッチピットを出現させる工程（Ｓ２０：図３）が実施される。エッチピットを出現させる工程では、炭化珪素基板８０の第１の主面８０ｂをエッチングすることにより、第１の主面８０ｂにマイクロパイプのエッチピット３ａを含むエッチピット３が出現する。図６を参照して、エッチピット３は、螺旋転位（貫通螺旋転位）や、刃状転位（貫通刃状転位）や、混合転位や、基底面転位や、マイクロパイプなどの結晶欠陥がエッチングにより広がって形成されたものである。つまり、エッチピット３には、マイクロパイプのエッチピット３ａと、マイクロパイプ以外の欠陥由来のエッチピット３ｂとがある。マイクロパイプ以外の欠陥由来のエッチピット３ｂとは、たとえば螺旋転位（貫通螺旋転位）のエッチピットや、刃状転位（貫通刃状転位）のエッチピットや、混合転位（貫通混合転位）のエッチピットや、基底面転位のエッチピットなどである。
　上記エッチピットを出現させるためのエッチングは、ドライエッチングであってもよいし、ウェットエッチングであってもよい。ドライエッチングとしてたとえばガスエッチングが用いられてもよい。ガスエッチングとして、窒素ガスと、塩素ガスと、酸素ガスとが用いられてもよい。具体的には、たとえば、第１の主面８０ｂを有する炭化珪素基板８０をチャンバ内に配置し、チャンバに窒素を導入してチャンバ内の圧力を５０Ｐａとし、温度を１０５０℃にする。次に、チャンバにたとえば塩素ガスが０．２ｓｌｍの流速で４５分流される。次に、チャンバにたとえば窒素と酸素との混合ガス（窒素９０％、酸素１０％）が３ｓｌｍの流速で５分流される。なお、塩素ガスがチャンバーに導入された後、チャンバの圧力は９００００Ｐａまで上昇する。窒素と酸素との混合ガスの導入時におけるチャンバの圧力は５００００Ｐａであり、その後９００００Ｐａまで上昇する。またウェットエッチングとして、ＫＯＨ（水酸化カリウム）エッチングが行われてもよい。具体的には、第１の主面８０ｂを有する炭化珪素基板１０が、たとえば５１５℃の溶融ＫＯＨに８分間浸漬される。次に、第１の主面８０ｂを有する炭化珪素基板１０が純水により洗浄される。以上により、マイクロパイプのエッチピット３ａと、マイクロパイプ以外のエッチピット３ｂとが第１の主面８０ｂに出現する。
　次に、マイクロパイプの位置情報取得工程（Ｓ３０：図３）が実施される。マイクロパイプの位置情報取得工程では、炭化珪素基板８０の第１の主面８０ｂにおけるマイクロパイプのエッチピット３ａの２次元位置情報が取得される。具体的には、図２０を参照して、炭化珪素基板８０の第１の主面８０ｂに出現したマイクロパイプのエッチピット３ａが、たとえば光学顕微鏡などを用いて光学的に観察される。マイクロパイプのエッチピット３ａの観察は、炭化珪素基板８０の第１の主面８０ｂ側に光学顕微鏡を配置し、第１の主面８０ｂ側から第１の主面８０ｂを行われてもよい。また第２の主面８０ａ側に光学顕微鏡を配置し、第２の主面８０ａ側から炭化珪素基板１０を透過して第１の主面８０ｂが観察されてもよい。
　光学顕微鏡で観察した画像を解析することにより、炭化珪素基板８０の第１の主面８０ｂにおけるマイクロパイプのエッチピット３ａの２次元位置が特定される。好ましくは、光学顕微鏡により第１の主面８０ｂ全体の画像が取得され、第１の主面８０ｂに存在するマイクロパイプのエッチピット３ａの全ての２次元位置が特定される。たとえば、炭化珪素基板８０のオリフラ８０ｃと平行であって第１の主面８０ｂに位置する線をｘ軸とし、ｘ軸と垂直であってかつ第１の主面８０ｂに位置する線をｙ軸とする。たとえば、ｘ軸方向における第１の主面８０ｂの幅が最大となる位置にｘ軸を配置し、ｙ軸方向における第１の主面８０ｂの幅が最大となる位置にｙ軸を配置したとき、ｘ軸とｙ軸とが交差した位置を座標の原点とする（つまり、ｘ＝０、ｙ＝０）。第１の主面８０ｂにおけるマイクロパイプの２次元位置情報とは、たとえば第１の主面８０ｂをｘｙ座標系とみなしたときのマイクロパイプのエッチピット３ａの中心位置の座標（たとえば、ｘ＝ｘ1、ｙ＝ｙ1）のことである。マイクロパイプの２次元位置情報は、メモリに一時的に保存されてもよい。またマイクロパイプのエッチピット３ａか、マイクロパイプのエッチピット３ａ以外のエッチピット３ｂかの判断はたとえば以下のようにして行われてもよい。たとえばある一定のサイズ以上のエッチピットをマイクロパイプのエッチピット３ａと判断してもよい。また他のエッチピット３ｂと比較して、他のエッチピット３ｂよりも大きいエッチピットをマイクロパイプのエッチピット３ａと判断してもよい。
　次に、第２の主面研磨工程（Ｓ４０：図３）が実施される。具体的には、たとえば、コロイダルシリカなどの研磨材を用いた化学機械研磨により、炭化珪素基板８０の第２の主面８０ａが研磨され、第２の主面８０ａがエピタキシャル成長が可能な程度まで平坦化される。
　次に、第１の主面研磨工程（Ｓ４５：図３）が実施される。具体的には、たとえば、コロイダルシリカなどの研磨材を用いた化学機械研磨により、炭化珪素基板８０の第１の主面８０ｂが研磨され、第１の主面８０ｂが平坦化される。なお、第１の主面研磨工程は、後述するエピタキシャル層形成工程（Ｓ５０：図３）の後に行われてもよい。また第１の主面８０ｂと第２の主面８０ａとが同時に研磨されても良い。
　次に、エピタキシャル層形成工程（Ｓ５０：図３）が実施される。具体的には、図７を参照して、炭化珪素からなる炭化珪素基板８０の第２の主面８０ａに、炭化珪素からなるｎ型ドリフト領域８１が形成される。ｎ型ドリフト領域８１の形成は、たとえばＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法により行われ得る。ｎ型ドリフト領域８１には不純物としてたとえば窒素（Ｎ）やリン（Ｐ）が導入される。ｎ型ドリフト領域８１上にｐ型ベース領域８２およびｎ型領域８３が形成される。
　次に、イオン注入工程（Ｓ６０：図３）が実施される。図８を参照して、たとえばｎ型ドリフト領域８１の全面に対するイオン注入を行うことにより行い得る。ｐ型ベース領域８２を形成するために、ｎ型ドリフト領域８１の表面１０ａに対して、たとえばアルミニウム（Ａｌ）などの、ｐ型を付与するための不純物がイオン注入される。またｎ型領域８３を形成するためのイオン注入においては、たとえばリン（Ｐ）などの、ｎ型を付与するための不純物がイオン注入される。なおイオン注入の代わりに、不純物の添加をともなうエピタキシャル成長が用いられてもよい。
　図９を参照して、炭化珪素基板１０のｎ型領域８３上にレジスト膜６０が形成される。次にレジスト膜６０に対して露光および現像が行われる。これにより、ｐ型コンタクト領域８４が形成されることになる位置に対応した開口を有するマスク層６１（図１０）が形成される。次にマスク層６１を用いたイオン注入により、ｐ型コンタクト領域８４が形成される。次にマスク層６１が除去される（図１１）。このように、フォトリソグラフィ法によって炭化珪素基板１０の表面１０ａとｐ型ベース領域８２とを繋ぐｐ型コンタクト領域８４が形成される。
　次に、不純物を活性化するための熱処理が行われる。この熱処理の温度は、好ましくは１５００℃以上１９００℃以下であり、たとえば１７００℃程度である。熱処理の時間は、たとえば３０分程度である。熱処理の雰囲気は、好ましくは不活性ガス雰囲気であり、たとえばＡｒ雰囲気である。
　図１２を参照して、ｎ型領域８３およびｐ型コンタクト領域８４からなる面上に、開口部を有するマスク層４０がフォトリソグラフィ法によって形成される。マスク層４０として、たとえばシリコン酸化膜などを用いることができる。開口部はトレンチＴＲ（図１）が形成される位置に対応して形成される。
　次に凹部形成工程が実施される。具体的には、図１３を参照して、マスク層４０が形成された炭化珪素基板１０をプラズマエッチングすることにより、炭化珪素基板１０の表面１０ａに凹部ＴＱが形成される。マスク層４０の開口部を通じて、炭化珪素基板１０のｎ型領域８３と、ｐ型ベース領域８２と、ｎ型ドリフト領域８１の一部とがエッチングにより除去されることにより当該凹部ＴＱが形成される。エッチングの方法としては、たとえばドライエッチングであり、より具体的には誘導結合プラズマ反応性イオンエッチング（ＩＣＰ－ＲＩＥ）を用いることができる。たとえば反応ガスとしてＳＦ6またはＳＦ6とＯ2との混合ガスを用いて炭化珪素基板１０の表面１０ａに対してＩＣＰ－ＲＩＥが行われることにより、トレンチＴＲ（図１）が形成されるべき領域に、炭化珪素基板１０の厚さ方向（図中の縦方向）にほぼ沿った壁面Ａおよび底部Ｂを有する凹部ＴＱが形成される。
　次に、熱エッチング工程が実施される。具体的には、炭化珪素基板１０に形成された凹部ＴＱに対して熱エッチングが行われる。熱エッチング工程では、塩素を含む気体を炉内に供給しながら、炉内において炭化珪素基板１０の凹部ＴＱの壁面Ａが熱エッチングされる。炭化珪素基板１０は炉内においてたとえば１０００℃以上１８００℃以下で２０分程度加熱されることにより、炭化珪素基板１０の凹部ＴＱの壁面Ａがエッチングされる。好ましくは、炭化珪素基板１０の熱エッチングの温度は８００℃以上であり、より好ましくは１３００℃以上であり、さらに好ましくは１５００℃以上である。なお、二酸化珪素から作られたマスク層４０は、炭化珪素に対する選択比が極めて大きいので、炭化珪素の熱エッチング中に実質的にエッチングされない。
　図１４に示すように、上記の熱エッチング工程を実施することにより、凹部ＴＱの壁面Ａおよび底部Ｂがたとえば２ｎｍ以上０．１μｍ程度エッチングされることにより、炭化珪素基板１０上に壁面ＳＷおよび底部ＢＴから形成されるトレンチＴＲが形成される。次にマスク層４０がエッチングなど任意の方法により除去される。トレンチＴＲは、側面である壁面ＳＷと壁面ＳＷに連接する底部ＢＴとにより形成されている。底部ＢＴは面であっても構わないし、線であっても構わない。底部ＢＴが線である場合、トレンチＴＲの形状は断面視においてＶ型となる。
　次に、ゲート絶縁膜形成工程が実施される。具体的には、図１５を参照して、上述した凹部ＴＱの壁面Ａを熱エッチングすることによりトレンチＴＲを形成した後、トレンチＴＲの壁面ＳＷに接してゲート絶縁膜９１が形成される。よりトレンチＴＲの壁面ＳＷおよび底部ＢＴの各々を覆い、ｎ型ドリフト領域８１、ｐ型ベース領域８２、ｎ型領域８３およびｐ型コンタクト領域８４と接するゲート絶縁膜９１が形成される。ゲート絶縁膜９１は二酸化珪素からなり、たとえば熱酸化により形成され得る。
　ゲート絶縁膜９１の形成後に、雰囲気ガスとして一酸化窒素（ＮＯ）ガスを用いるＮＯアニールが行われてもよい。具体的には、たとえば、ゲート絶縁膜９１が形成された炭化珪素基板１０が、一酸化窒素雰囲気中において温度１１００℃以上１３００℃以下で１時間程度保持される。これにより、ゲート絶縁膜９１とｐ型ベース領域８２との界面領域に窒素原子が導入される。その結果、界面領域における界面準位の形成が抑制されることで、チャネル移動度を向上させることができる。なお、このような窒素原子の導入が可能であれば、ＮＯガス以外のガスが雰囲気ガスとして用いられてもよい。
　このＮＯアニールの後にさらに、雰囲気ガスとしてアルゴン（Ａｒ）を用いるＡｒアニールが行われてもよい。Ａｒアニールの加熱温度は、上記ＮＯアニールの加熱温度よりも高く、ゲート絶縁膜９１の融点よりも低いことが好ましい。この加熱温度が保持される時間は、たとえば１時間程度である。これにより、ゲート絶縁膜９１とｐ型ベース領域８２との界面領域における界面準位の形成がさらに抑制される。なお、雰囲気ガスとして、Ａｒガスに代えて窒素ガスなどの他の不活性ガスが用いられてもよい。
　次に、表面電極形成工程（Ｓ７０：図３）が実施される。表面電極形成工程では、ゲート電極９２と、ソース電極９４とが形成される。具体的には、図１６を参照して、ゲート絶縁膜９１上にゲート電極９２が形成される。具体的には、トレンチＴＲの内部の領域をゲート絶縁膜９１を介して埋めるように、ゲート絶縁膜９１上にゲート電極９２が形成される。ゲート電極９２の形成方法は、たとえば、導体またはドープトポリシリコンの成膜とＣＭＰとによって行い得る。
　次に、図１７を参照して、ゲート電極９２の露出面を覆うように、ゲート電極９２およびゲート絶縁膜９１上に層間絶縁膜９３が形成される。層間絶縁膜９３およびゲート絶縁膜９１に開口部が形成されるようにエッチングが行われる。この開口部により表面１０ａ上においてｎ型領域８３およびｐ型コンタクト領域８４の各々が露出される。次に表面１０ａ上においてｎ型領域８３およびｐ型コンタクト領域８４の各々に接するソース電極９４が形成される。具体的には、スパッタリングにより、たとえばＴｉ、ＡｌおよびＳｉを含む金属膜が、ｎ型領域８３およびｐ型コンタクト領域８４の各々に接して形成される。次に、当該金属膜が形成された炭化珪素基板１０を加熱することにより、当該金属膜が合金化し、炭化珪素基板１０とオーミック接合するソース電極９４が形成される。
　次に、第１の主面研削工程（Ｓ８０：図３）が実施される。具体的には、炭化珪素基板８０の第１の主面８０ｂに対して研削が行われることにより、炭化珪素基板８０がたとえば２００μｍ程度除去される。第１の主面８０ｂを研削する工程では、好ましくはエッチピット３の少なくとも一部が除去される。図１８を参照して、マイクロパイプのエッチピット３ａの一部が残り、かつマイクロパイプ以外のエッチピット３ｂが全部除去されるように、第１の主面８０ｂが研削されてもよい。マイクロパイプのエッチピット３ｂを有する領域は、後述するチップ選別工程によって、不良と判断され廃棄処分されるチップ領域である。そのため、マイクロパイプのエッチピット３ａの一部が残っていても構わない。一方、マイクロパイプ以外のエッチピット３ｂは、後述するチップ選別工程によって、良品と判断されるチップ領域であるため、マイクロパイプ以外のエッチピット３ｂを除去することで、第１の主面８０ｂにおける欠陥密度を低減することができる。
　図１９に示すように、マイクロパイプのエッチピット３ａと、マイクロパイプ以外のエッチピット３ｂとの双方が除去されてもよい。マイクロパイプのエッチピット３ａが一部でも残っていると、後述する裏面電極形成工程（Ｓ９０：図３）において第１の主面８０ｂに裏面電極９８が形成される際に、裏面電極９８はマイクロパイプのエッチピット３ａの内部にも入り込んで形成される。そのため、裏面電極９８の表面における凹凸が大きくなる。後述するチップ選別工程（Ｓ１１０：図３）において不良と判断されるチップ領域における裏面電極９８の表面の凹凸が大きくなると、良品と判断されるチップ領域における裏面電極９８の表面の凹凸も大きくなる。図１９に示すように、マイクロパイプのエッチピット３ａを除去することで、第１の主面８０ｂの平坦性を向上することができる。それゆえ、第１の主面８０ｂに形成される裏面電極９８の平坦性が向上する。
　次に、裏面電極形成工程（Ｓ９０：図３）が実施される。具体的には、炭化珪素基板８０の第１の主面８０ｂに裏面電極９８が形成される。裏面電極９８に用いられる材料は、上述したソース電極を構成する材料と同じであってもよい。
　次に、炭化珪素基板切断工程（Ｓ１００：図３）が実施される。図２１を参照して、炭化珪素基板８０が、たとえばダイシングソーにより切断されて、複数のチップＣ１２～Ｃ６５が形成される。つまり、炭化珪素基板１０を複数のチップＣ１２～Ｃ６５に切断する。複数のチップＣ１２～Ｃ６５は、マイクロパイプのエッチピット３ａを有するチップＣ２５、Ｃ４３と、マイクロパイプ以外のエッチピット３ｂを有するチップＣ２３、Ｃ３２、Ｃ５５とを含む。
　次に、チップ選別工程（Ｓ１１０：図３）が実施される。チップ選別工程では、マイクロパイプの位置情報取得工程（Ｓ３０：図３）において取得されたマイクロパイプの２次元位置情報に基づいて、チップの選別が行われる。チップ選別工程は、マイクロパイプのエッチピット３ａの２次元位置情報を、チップの識別番号に対応させる工程を有する。たとえばマイクロパイプのエッチピット３ａの中心位置が、切断後のどの識別番号のチップに位置するかが判断される。図２０を参照して、たとえばマイクロパイプのエッチピット３ａの中心位置が第１の主面８０ｂのどの領域にあるかが判断される。ｘ方向の位置がｘ3以上ｘ4以下であって、ｙ方向の位置がｙ3以上ｙ4以下である炭化珪素基板１０の領域が、炭化珪素基板８０切断後、どの識別番号のチップに対応するかが判断される。マイクロパイプのエッチピット３ａの中心位置が（ｘ1、ｙ1）である場合、当該エッチピット３ａを含むチップはチップＣ２５であると判断される。同様に、マイクロパイプのエッチピット３ａの中心位置が（ｘ2、ｙ2）である場合、当該エッチピット３ａを含むチップはチップＣ４３であると判断される。チップ選別工程では、マイクロパイプのエッチピット３ａを含むチップが不良品と判断され、マイクロパイプのエッチピット３ａを含まないチップは良品と判断される。
　次に、実施の形態１に係るＭＯＳＦＥＴ１の製造方法の作用効果について説明する。
　実施の形態１に係るＭＯＳＦＥＴ１によれば、第１の主面８０ｂにおけるマイクロパイプのエッチピット３ａの２次元位置情報が取得され、当該２次元位置情報に基づいてチップの選別が行われる。それゆえ、マイクロパイプが炭化珪素基板８０の第１の主面８０ｂのどの位置に存在していても、マイクロパイプを含むチップを検出することができる。結果として、精度良くマイクロパイプを含むチップを選別することができる。
　また実施の形態１に係るＭＯＳＦＥＴ１の製造方法によれば、第２の主面８０ａに接して炭化珪素エピタキシャル層８１が形成される。これにより、マイクロパイプが炭化珪素エピタキシャル層８１に覆われて閉塞マイクロパイプとなった場合であっても、精度良くマイクロパイプを含むチップを選別することができる。
　さらに実施の形態１に係るＭＯＳＦＥＴ１の製造方法によれば、２次元位置情報がチップＣ１２～Ｃ６５の識別番号に対応させられる。これにより、マイクロパイプが存在するチップを特定することができる。
　さらに実施の形態１に係るＭＯＳＦＥＴ１の製造方法によれば、マイクロパイプを含むエッチピット３を出現させる工程の後、第１の主面８０ｂが研磨される。これにより、エッチピットを出現させる工程において発生した炭化珪素基板８０の反りを低減することができる。また第１の主面８０ｂの研磨が第２の主面８０ａに接して炭化珪素エピタキシャル層８１を形成工程の後に行われる場合、炭化珪素エピタキシャル層８１を形成する工程によって発生した炭化珪素基板８０の反りとエッチピットを出現させる工程において発生した炭化珪素基板８０の反りとの双方を低減することができる。
　さらに実施の形態１に係るＭＯＳＦＥＴ１の製造方法によれば、エッチピット３の少なくとも一部を除去するように第１の主面８０ｂが研削される。マイクロパイプのエッチピット３ａ以外の小さいエッチピット３ｂを除去することで、良品のチップにおける欠陥を除去することができる。またマイクロパイプのエッチピット３ａも含めて除去する場合、第１の主面８０ｂの凹凸が小さくなる。それゆえ、第１の主面８０ｂに接して形成される電極９８の平坦性を向上することができる。結果として、良品のチップにおける電極９８の平坦性を向上することができる。
　さらに実施の形態１に係るＭＯＳＦＥＴ１の製造方法によれば、第１の主面８０ｂを研削する工程の後、第１の主面８０ｂに接して裏面電極９８が形成される。これにより、第１の主面８０ｂに対する裏面電極９８の密着性を向上することができる。
（実施の形態２）
　次に、実施の形態２に係るＭＯＳＦＥＴ１の製造方法について図４を参照して説明する。なお、実施の形態２に係る製造方法によって製造されたＭＯＳＦＥＴ１の構造は実施の形態１と同様である。
　まず、実施の形態１で説明した方法と同様の方法により、炭化珪素基板準備工程（Ｓ１０：図４）が実施される。これにより、第１の主面８０ｂと、第１の主面８０ｂと反対の第２の主面８０ａとを有する炭化珪素基板が準備される。次に、実施の形態１で説明した方法と同様の方法により、エッチピットを出現させる工程（Ｓ２０：図４）が実施される。これにより、第１の主面８０ｂにマイクロパイプのエッチピット３ａを含むエッチピット３が出現する。次に、実施の形態１で説明した方法と同様の方法により、マイクロパイプの位置情報取得工程（Ｓ３０：図４）が実施される。これにより、炭化珪素基板８０の第１の主面８０ｂにおけるマイクロパイプのエッチピット３ａの２次元位置情報が取得される。次に、実施の形態１で説明した方法と同様の方法により、第２の主面研磨工程（Ｓ４０：図４）が実施される。これにより、炭化珪素基板８０の第２の主面８０ａが研磨される。次に、実施の形態１で説明した方法と同様の方法により、エピタキシャル層形成工程（Ｓ５０：図４）が実施される。これにより、炭化珪素基板８０の第２の主面８０ａに接して炭化珪素エピタキシャル層８１が形成される。
　次に、切断位置パターン形成工程（Ｓ５１：図４）が実施される。具体的には、図２２を参照して、後述する炭化珪素基板切断工程（Ｓ１００：図４）において炭化珪素基板が切断させる切断位置を示すパターン２が、炭化珪素基板８０上に形成された炭化珪素エピタキシャル層８１の表面１０ａに形成される。当該切断位置を示すパターンは、たとえば炭化珪素エピタキシャル層８１の表面１０ａに、たとえば線状のパターンの溝を設けることにより形成される。当該パターン２は、切断後のチップの形状に対応して設けられ、たとえば炭化珪素エピタキシャル層８１の表面１０ａの法線方法から見て、長方形または正方形の枠がｘ軸方向およびｙ軸方向に沿って複数並べられたものであってもよい。これにより、切断後のチップの外縁を明確にすることができる。
　次に、マイクロパイプ観察工程（Ｓ５２：図４）が実施される。たとえば、炭化珪素基板８０の第２の主面８０ａに対向する位置に光学顕微鏡が配置される。次に、たとえば、光学顕微鏡の焦点が第１の主面８０ｂに合わされ、光学顕微鏡により第１の主面８０ｂ全体の画像が取得されることにより、第１の主面８０ｂの２次元情報が取得される。第１の主面８０ｂの２次元情報は、マイクロパイプのエッチピット３ａの第１の主面８０ｂにおける２次元位置情報を含む。たとえば光学顕微鏡により取得された第１の主面８０ｂの画像を基に、第１の主面８０ｂに形成されたマイクロパイプのエッチピット３ａの第１の主面８０ｂにおける２次元位置が特定される。その後、たとえば光学顕微鏡の焦点が第２の主面８０ａに合わされ、第２の主面８０ａ全体の画像が取得される。マイクロパイプのエッチピット３ａの第１の主面における２次元位置情報が、第２の主面８０ａに形成された切断位置を示すパターン２と比較される。マイクロパイプのエッチピット３ａが、切断位置を示すパターン２のどの位置に存在するかが特定される。マイクロパイプのエッチピット３ａを含むチップの識別番号（アドレス）の情報が外部メモリなどに記録される。なお、マイクロパイプの特定は、マイクロパイプの位置情報取得工程（Ｓ３０：図３）で説明した方法と同様の方法で行われてもよい。
　次に、実施の形態１で説明した方法と同様の方法により、イオン注入工程（Ｓ６０：図４）と、表面電極形成工程（Ｓ７０：図４）と、第１の主面研削工程（Ｓ８０：図４）と、裏面電極形成工程（Ｓ９０：図４）とが実施される。
　次に、炭化珪素基板切断工程（Ｓ１００：図４）が実施される。具体的には、切断位置パターン形成工程（Ｓ５１：図４）によって、炭化珪素基板８０上に形成された炭化珪素エピタキシャル層８１の表面１０ａに形成された切断位置を示すパターン２に沿って、炭化珪素基板８０が切断される。これにより、図２１に示すように、炭化珪素基板１０が複数のチップＣ１２～Ｃ６５に切断される。複数のチップＣ１２～Ｃ６５は、マイクロパイプのエッチピット３ａを有するチップＣ２５、Ｃ４３と、マイクロパイプ以外のエッチピット３ｂを有するチップＣ２３、Ｃ３２、Ｃ５５とを含む。
　次に、チップ選別工程（Ｓ１１０：図４）が実施される。マイクロパイプ観察工程（Ｓ５２：図４）により記録されたマイクロパイプのエッチピット３ａを含むチップの識別番号（アドレス）の情報を基に、マイクロパイプのエッチピット３ａを含むチップが不良品と判断され、マイクロパイプのエッチピット３ａを含まないチップは良品と判断される。なお、上述のようにマイクロパイプのエッチピット３ａを含むチップの識別番号の特定は、マイクロパイプ観察工程において、第１の主面におけるマイクロパイプのエッチピット３ａの２次元位置情報に基づいて得られた情報である。なお、チップの選別は、マイクロパイプの位置情報取得工程（Ｓ３０：図４）において取得されたマイクロパイプの２次元位置情報に基づいて行われてもよいし、マイクロパイプ観察工程（Ｓ５２：図４）において得られた情報とマイクロパイプの位置情報取得工程（Ｓ３０：図４）に得られた情報とを併せて判断した情報に基づいて行われてもよい。
　次に、実施の形態２に係るＭＯＳＦＥＴ１の製造方法の作用効果について説明する。
　実施の形態２に係るＭＯＳＦＥＴ１の製造方法によれば、炭化珪素エピタキシャル層８１の表面１０ａにチップＣ１２～Ｃ６５の切断位置を示すパターン２が形成される。炭化珪素基板８０を複数のチップＣ１２～Ｃ６５に切断する工程では、パターン２に沿って炭化珪素基板８０が切断される。切断位置を示すパターンを形成することにより、簡易な方法でマイクロパイプが存在するチップを特定することができる。
　また実施の形態２に係るＭＯＳＦＥＴ１の製造方法によれば、チップＣ１２～Ｃ６５を選別する工程は、マイクロパイプの２次元位置情報をパターン２の位置と比較することにより行われる。炭化珪素基板８０の反りが小さい場合において、第１の主面８０ｂにおけるマイクロパイプの２次元位置情報を、第２の主面８０ａ側である表面１０ａに形成されたパターン２の位置と比較することにより、簡易な方法でかつ精度良くマイクロパイプが存在するチップを特定することができる。
　なお、上記各実施の形態において、第１導電型をｎ型とし、かつ第２導電型をｐ型として説明したが、第１導電型がｐ型であって、かつ第２導電型がｎ型であっても構わない。また上記各実施の形態において、炭化珪素半導体装置の一例としてＭＯＳＦＥＴを例に挙げて説明したが、炭化珪素半導体装置は、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ　Ｇａｔｅ　Ｂｉｐｏｌａｒ　Ｔｒａｎｓｉｓｔｏｒ）やＳＢＤ（Ｓｃｈｏｔｔｋｙ　Ｂａｒｒｉｅｒ　Ｄｉｏｄｅ）などであってもよい。
　今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
　１　炭化珪素半導体装置（ＭＯＳＦＥＴ）、２　パターン、３，３ａ，３ｂ　エッチピット、１０，８０　炭化珪素基板、１０ａ　表面、４０，６１　マスク層、６０　レジスト膜、８０ａ　第２の主面、８０ｂ　第１の主面、８０ｃ　オリフラ、８１　炭化珪素エピタキシャル層（ｎ型ドリフト領域）、８２　ｐ型ベース領域、８３　ｎ型領域、８４　ｐ型コンタクト領域、９１　ゲート絶縁膜、９２　ゲート電極、９３　層間絶縁膜、９４　ソース電極、９５　ソース配線層、９８　裏面電極（ドレイン電極）、Ａ，ＳＷ　壁面、Ｂ，ＢＴ　底部、Ｃ１２～Ｃ６５，Ｃ２３，Ｃ２５，Ｃ４３　チップ、ＴＱ　凹部、ＴＲ　トレンチ。

Claims (8)

  1. 　第１の主面と、前記第１の主面と反対の第２の主面とを有する炭化珪素基板を準備する工程と、
    　前記第１の主面をエッチングすることで、前記第１の主面にマイクロパイプのエッチピットを含むエッチピットを出現させる工程と、
    　前記第１の主面における前記マイクロパイプの２次元位置情報を取得する工程と、
    　前記炭化珪素基板を複数のチップに切断する工程と、
    　前記２次元位置情報に基づいて前記チップの選別を行う工程とを備え、
    　前記第１の主面は珪素面または前記珪素面から１０°以下の角度オフした面である、炭化珪素半導体装置の製造方法。
  2. 　前記第２の主面に接して炭化珪素エピタキシャル層を形成する工程をさらに備えた、請求項１に記載の炭化珪素半導体装置の製造方法。
  3. 　前記炭化珪素エピタキシャル層の表面に前記チップの切断位置を示すパターンを形成する工程をさらに備え、
    　前記炭化珪素基板を前記複数のチップに切断する工程では、前記パターンに沿って前記炭化珪素基板が切断される、請求項２に記載の炭化珪素半導体装置の製造方法。
  4. 　前記チップを選別する工程は、前記マイクロパイプの前記２次元位置情報を前記パターンの位置と比較することにより行われる、請求項３に記載の炭化珪素半導体装置の製造方法。
  5. 　前記２次元位置情報を前記チップの識別番号に対応させる工程をさらに備えた、請求項１または２に記載の炭化珪素半導体装置の製造方法。
  6. 　前記マイクロパイプを含む前記エッチピットを出現させる工程の後、前記第１の主面を研磨する工程をさらに備えた、請求項５に記載の炭化珪素半導体装置の製造方法。
  7. 　前記エッチピットの少なくとも一部を除去するように前記第１の主面を研削する工程をさらに備えた、請求項１～６のいずれか１項に記載の炭化珪素半導体装置の製造方法。
  8. 　前記第１の主面を研削する工程の後、前記第１の主面に接して電極を形成する工程をさらに備えた、請求項７に記載の炭化珪素半導体装置の製造方法。
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