WO2014125626A1 - 半導体装置とその製造方法 - Google Patents

半導体装置とその製造方法 Download PDF

Info

Publication number
WO2014125626A1
WO2014125626A1 PCT/JP2013/053724 JP2013053724W WO2014125626A1 WO 2014125626 A1 WO2014125626 A1 WO 2014125626A1 JP 2013053724 W JP2013053724 W JP 2013053724W WO 2014125626 A1 WO2014125626 A1 WO 2014125626A1
Authority
WO
WIPO (PCT)
Prior art keywords
layer
semiconductor device
surface density
flr
semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
PCT/JP2013/053724
Other languages
English (en)
French (fr)
Inventor
賢 妹尾
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toyota Motor Corp
Original Assignee
Toyota Motor Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toyota Motor Corp filed Critical Toyota Motor Corp
Priority to JP2015500062A priority Critical patent/JP5888465B2/ja
Priority to US14/766,307 priority patent/US9412809B2/en
Priority to DE112013006681.5T priority patent/DE112013006681B4/de
Priority to CN201380072943.9A priority patent/CN104995736B/zh
Priority to PCT/JP2013/053724 priority patent/WO2014125626A1/ja
Publication of WO2014125626A1 publication Critical patent/WO2014125626A1/ja
Anticipated expiration legal-status Critical
Ceased legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
    • H10D62/103—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices
    • H10D62/105—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE] 
    • H10D62/106—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE]  having supplementary regions doped oppositely to or in rectifying contact with regions of the semiconductor bodies, e.g. guard rings with PN or Schottky junctions
    • H10D62/107—Buried supplementary regions, e.g. buried guard rings 
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
    • H10D12/411—Insulated-gate bipolar transistors [IGBT]
    • H10D12/441—Vertical IGBTs
    • H10D12/461—Vertical IGBTs having non-planar surfaces, e.g. having trenches, recesses or pillars in the surfaces of the emitter, base or collector regions
    • H10D12/481—Vertical IGBTs having non-planar surfaces, e.g. having trenches, recesses or pillars in the surfaces of the emitter, base or collector regions having gate structures on slanted surfaces, on vertical surfaces, or in grooves, e.g. trench gate IGBTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
    • H10D62/103—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices
    • H10D62/105—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE] 
    • H10D62/106—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE]  having supplementary regions doped oppositely to or in rectifying contact with regions of the semiconductor bodies, e.g. guard rings with PN or Schottky junctions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/111—Field plates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/111—Field plates
    • H10D64/112—Field plates comprising multiple field plate segments
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/111—Field plates
    • H10D64/115—Resistive field plates, e.g. semi-insulating field plates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
    • H10W10/01—Manufacture or treatment
    • H10W10/051—Manufacture or treatment of isolation region based on field-effect
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
    • H10W10/50—Isolation regions based on field-effect
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
    • H10D62/393—Body regions of DMOS transistors or IGBTs 
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D8/00—Diodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P30/00—Ion implantation into wafers, substrates or parts of devices
    • H10P30/20—Ion implantation into wafers, substrates or parts of devices into semiconductor materials, e.g. for doping
    • H10P30/22—Ion implantation into wafers, substrates or parts of devices into semiconductor materials, e.g. for doping using masks

Definitions

  • the present invention relates to a semiconductor device.
  • the present specification relates to a semiconductor device including a field limiting ring, and provides a technique for increasing the breakdown voltage of the semiconductor device.
  • an insulating band called a depletion layer is generated along the boundary of the PN junction.
  • the width of the depletion layer is narrow, the electric field strength in the depletion layer increases. If the electric field strength is excessively high, the insulation is destroyed and the device is damaged. It is known that the depletion layer becomes narrow at the edge of the active region and the electric field strength increases.
  • the FLR is a layer provided in the semiconductor substrate so as to surround an active region for forming an element, and has a conductivity type different from the original conductivity type of the substrate. FLR is also called a floating diffusion layer. If the semiconductor substrate is N-type, a P-type FLR is formed by doping P-type impurities so as to surround the active region in a ring shape. When the FLR is provided, the depletion layer expands along the PN junction between the FLR and the semiconductor substrate, and the breakdown voltage increases.
  • An improvement regarding FLR is disclosed in, for example, Japanese Patent Application Laid-Open No. 2000-114549.
  • the withstand voltage is increased by providing a plurality of narrow FLRs rather than providing one wide FLR.
  • width means the width of the FRL when the semiconductor device is viewed in plan.
  • width is used interchangeably.
  • an insulating band is formed between adjacent FLRs.
  • the main surface of the semiconductor device is covered with an insulating layer including the FLR.
  • an insulating layer including the FLR the main surface of the semiconductor device.
  • mobile ions there are other factors that degrade the insulating layer, but here, mobile ions are considered as typical factors that degrade the insulating layer.
  • the cause of mobile ions is thought to be due to contamination from the outside in addition to contamination in the semiconductor device manufacturing process.
  • Carriers in the semiconductor layer capture mobile ions.
  • This specification provides a technique for reducing the mobile ions in the insulating layer on the main surface and increasing the breakdown voltage.
  • a semiconductor layer is provided inside an insulating layer covering a plurality of FLRs.
  • the semiconductor layer is provided so as to surround the active region in parallel with the FLR. Further, the semiconductor layer is disposed so as to overlap with a range between adjacent FLRs when the semiconductor substrate is viewed in plan.
  • a range between adjacent FLRs is referred to as an inter-ring range.
  • the semiconductor layer is provided so as not to overlap the entire region between the two FLRs but to overlap a part thereof and the remaining part does not overlap.
  • the semiconductor layer includes an impurity activated at a surface density (concentration) lower than that of the RESURF condition.
  • the impurity is a substance that determines the type of semiconductor, and is typically boron or phosphorus.
  • the entire semiconductor layer is P-type or N-type.
  • the region where the ring range and the semiconductor layer do not overlap always has an insulating band, and the electric field that continues from the depletion layer generated inside the semiconductor substrate passes through the insulating band.
  • a depletion layer is formed when a voltage is applied when an activated impurity having a surface density lower than that of the RESURF condition is included. It is known that the surface density (concentration) corresponding to the RESURF condition is about 1.0 ⁇ E + 12 [atoms / cm 2 ] in terms of the surface density of the region of the semiconductor surface to be doped.
  • RESURF conditions please refer to J. A. Apples, et al, Tech. Dig. IEDM 79, 238, 1979.
  • the surface density corresponding to the RESURF condition is referred to as “RESURF surface density”.
  • the semiconductor layer contains impurities with a constant surface density, it has carriers with a constant surface density. Since this carrier traps mobile ions, it is difficult for dielectric breakdown due to possible ions to occur.
  • FIGS. 1A and 1B are cross-sectional views of the semiconductor device 2 taken in the thickness direction.
  • the semiconductor device 2 is a transistor in which a P-type body layer 53 is formed in an active region of a semiconductor substrate 8 in which an N ⁇ type drift layer 6 and an N + type collector layer 7 are stacked.
  • illustration of a gate etc. is abbreviate
  • the drift layer 6 is not hatched to represent the cross section for easy understanding of the drawing. In the subsequent drawings, the drift layer 6 is not hatched.
  • the semiconductor device 2 includes three FLRs so as to surround the active region when viewed in plan.
  • the FLR close to the active region is referred to as the first FLR 14a
  • the furthest FLR is referred to as the third FLR 14c
  • the intermediate FLR is referred to as the second FLR 14b.
  • the three FLRs are expressed without distinction, they are referred to as FLR14.
  • the peripheral region of the first main surface (the upper surface in the figure) of the semiconductor device is covered with an insulating layer 5.
  • a semiconductor layer 3 is provided in the insulating layer 5 above each FLR 14.
  • the semiconductor layer 3 has a low surface density region 3a that overlaps a range between two adjacent FLRs (inter-ring range Ra) and a high surface density region 3b that overlaps the FLR 14 in a plan view of the substrate.
  • in plan view of the substrate means “in a direction crossing the substrate in the thickness direction”.
  • above FLR 14 means a direction from FLR 14 toward insulating layer 5.
  • the high surface density region 3b includes impurities at a surface density higher than the RESURF surface density
  • the low surface density region 3A includes impurities at a surface density lower than the RESURF surface density.
  • the impurity contained may be P-type or N-type, but the entire semiconductor layer has the same conductivity type.
  • FIG. 1A shows equipotential lines when the voltage applied between the main electrodes is low
  • FIG. 1B shows equipotential lines when the voltage applied between the main electrodes is high.
  • the voltage between both the main electrodes is low (FIG. 1A)
  • carriers exist in both the low surface density region 3a and the high surface density region 3b of the semiconductor layer 3, so that the entire semiconductor layer 3 becomes a conductor. Therefore, the low areal density region 3a is entirely equipotential with the high areal density region 3b.
  • the electric field that continues from the depletion layer of the drift layer 6 does not spread to the low areal density region 3a, and an electric field is generated in the range W1 where the semiconductor layer 3 (semiconductor layer 3 including the low areal density region 3a) does not exist.
  • the electric field continuing from the depletion layer of the drift layer 6 is generated only in the range W1 in the inter-ring range Ra.
  • the range W1 is narrow, since the applied voltage is low, the electric field strength in the range W1 is also low, and dielectric breakdown does not occur.
  • mobile ions can be trapped while carriers are present in the low areal density region 3a. Note that carriers always exist in the high areal density region 3b and trap mobile ions.
  • a depletion layer is formed in the low areal density region 3a. If it does so, the low surface density area
  • the range in which the electric field is generated in the inter-ring range Ra is expanded from W1 to W2, so that the increase in the electric field strength is mitigated.
  • the depletion layer expands in the low areal density region 3a in the semiconductor layer 3 that overlaps the inter-ring range, that is, the insulating band expands, so that the increase in electric field strength is mitigated.
  • a range W1 in FIG. 1A corresponds to a region that is always an insulating band.
  • the same phenomenon occurs between the second FLR 14b and the third FLR 14c.
  • a phenomenon similar to the phenomenon described above also occurs between the second FLR 14b and the third FLR 14c, and an increase in the electric field strength between the FLRs is mitigated.
  • the surface density changes from the high surface density region 3b to the low surface density region 3a in a stepped manner.
  • the impurity surface density gradually changes in one semiconductor layer, and is higher than the RESURF surface density in the range facing the FLR.
  • the impurity surface density decreases as the end of the semiconductor layer 3 is approached. You may comprise so that it may be less than areal density. In such a configuration, the depletion layer in the semiconductor layer expands according to the voltage applied to the semiconductor device, and the increase in the electric field strength in the inter-ring range is mitigated.
  • the above effect can also be constituted by a semiconductor layer containing impurities at a surface density lower than the RESURF surface density and another semiconductor layer containing impurities at a high surface density.
  • said effect can also be comprised with the semiconductor layer and conductor layer which contain an impurity with the surface density lower than a RESURF surface density. That is, the above-described effects can be obtained even if the high areal density region 3b in FIGS. 1A and 1B is formed of a semiconductor layer independent of the low areal density region 3a.
  • the same effect can be obtained by replacing the high areal density region 3b with a conductor.
  • the following configuration is preferably provided.
  • the conductor layer provided in the insulating layer faces one FLR (for example, the first FLR 14a in FIG. 1A) and surrounds the active region. Then, the edge in the width direction of the semiconductor layer extends to the edge in the width direction of the FLR (first FLR 14a) and the FLR adjacent to the edge in the width direction of the conductor layer (for example, the second FLR 14b in FIG. 1A). Yes.
  • the semiconductor layer located between the end of the conductor layer and the adjacent FLR corresponds to the low areal density region 3a in FIGS. 1A and 1B.
  • the conductor layer also traps mobile ions inside the insulating layer and prevents the insulating layer from deteriorating.
  • the lower limit value of the impurity surface density in the low surface density region of the semiconductor layer is 1.0 ⁇ E ⁇ 6 [atoms / cm 2 ], which is generally defined as the boundary between the semiconductor and the nonconductor (insulator).
  • the low areal density region needs to have such properties that carriers exist and the depletion layer expands when a certain voltage is applied.
  • Various variations of the combination of the low areal density region, the high areal density region, and the conductor layer will be described in detail in Examples.
  • the conductor layer may be a metal, but may be a layer in which polysilicon is excessively doped with impurities so as to be close to the conductor. Such a layer is also used for the gate of a semiconductor device. Therefore, the semiconductor layer in the insulating layer described above can be simultaneously formed by a conventional process for manufacturing a semiconductor device without increasing a special process for manufacturing the layer. Specifically, the conductor layer can be formed simultaneously with the step of forming a gate on the substrate. Further, the polysilicon layer serving as the base of the semiconductor layer described above can be formed simultaneously in the step of forming the polysilicon layer serving as the base of the element for temperature detection on the substrate.
  • the method for manufacturing the semiconductor device is also a novel manufacturing method disclosed in this specification.
  • FIG. 2 is a plan view of the semiconductor device 2.
  • Reference numeral 52 denotes a first main electrode.
  • the first main electrode 52 is one electrode of the transistor, and a region indicated by the first main electrode 52 in a plan view corresponds to an “active region”. In other words, the active region is a range occupied by the first main electrode 52 in a plan view of the substrate 8.
  • an element transistor is formed in an active region.
  • the periphery of the active region is the peripheral region.
  • the semiconductor device 2 includes three FLRs (field limiting rings) in the peripheral region. Since the FLR is covered with the insulating layer 5 (see FIG. 1A), the FLR is indicated by a broken line in FIG. For easy understanding, FLR is shown in gray in FIG. As described above, in plan view, the first FLR 14a, the second FLR 14b, and the third FLR 14c are referred to from the inside.
  • the plurality of FLRs 14 surround the active region in plan view.
  • the FLR 14 is formed in the substrate, and the upper surface thereof is covered with the insulating layer 5.
  • the semiconductor layer 3 is formed in the insulating layer 5 along each FLR. Therefore, although not illustrated in FIG. 2, each of the three semiconductor layers 3 also surrounds the active region in plan view.
  • FIG. 3 is a cross-sectional view of the semiconductor device 2 at another position.
  • the semiconductor layer 3 corresponding to each FLR is electrically connected to each FLR 14 by a conductor 13.
  • the conductor 13 does not go around the active region in a plan view, and connects the FLR 14 and the semiconductor layer 3 in some places.
  • the semiconductor layer 3 corresponding to each FLR and each FLR 14 are equipotential. Therefore, no electric field is generated between each FLR 14 and the semiconductor layer 3 located above each FLR. Accordingly, as shown in FIGS. 1A and 1B, the electric field region continuing from the depletion layer of the drift layer 6 passes between adjacent FLRs (first FLR 14a and second FLR 14b).
  • FIG. 4 is an enlarged cross-sectional view of the semiconductor device 102 having a semiconductor layer whose surface density gradually changes.
  • FIG. 5 is an enlarged cross-sectional view of a semiconductor device 202 having a semiconductor layer with another surface density distribution. 4 and 5 are enlarged views of the vicinity of two FLRs (first FLR 14a and second FLR 14b). 4 and 5 are the same as the semiconductor device 2 in FIG. 1A.
  • FIG. 4 shows an areal density graph G1 on one semiconductor layer 103.
  • the vertical axis of the surface density graph G ⁇ b> 1 indicates the surface density of impurities contained in the semiconductor layer 103, and the horizontal axis indicates the position in the semiconductor layer 103.
  • the position P1 is an inner end of the semiconductor layer 103, and the position P3 is an outer end.
  • the side closer to the active region corresponds to “inner side”, and the side far from the active region corresponds to “outer side”.
  • the range of the first main electrode 52 corresponds to the active region.
  • the position P1 also corresponds to the inner edge of the first FLR 14a.
  • the position P2 corresponds to the outer edge of the first FLR 14a.
  • the semiconductor layer 103 faces the first FLR 14a and extends to the inter-ring range Ra outside the first FLR 14a.
  • the semiconductor layer 103 has a high impurity surface density on the inner side, and the surface density decreases toward the outer side.
  • the symbol Rc indicates the RESURF surface density.
  • the symbol Pc is a position where the impurity surface density corresponds to the RESURF surface density Rc.
  • the region where the impurity surface density is higher than the RESURF surface density exceeds the range facing the first FLR 14a.
  • the impurity surface density is lower than the RESURF surface density Rc in the inter-ring range Ra. In other words, the position Pc is located between the position P2 and the position P3.
  • FIG. 5 shows an example of the semiconductor layer 203 having another surface density distribution.
  • the semiconductor layer 203 of the semiconductor device 202 also has an impurity surface density distribution that gradually decreases from the inside toward the outside.
  • the position Pc corresponding to the RESURF surface density Rc is located in a range facing the first FLR 14a.
  • the semiconductor layer 103 of the semiconductor device 102 in FIG. 4 the low surface density region where the impurity surface density contained is lower than the RESURF surface density Rc is narrow, and in the semiconductor layer 203 of the semiconductor device 202 in FIG. Wide density range.
  • the semiconductor device 102 has a smaller withstand voltage improvement effect than the semiconductor device 202, but has a larger mobile ion trap effect.
  • the semiconductor device 202 has a greater breakdown voltage improvement effect and a smaller movable ion trap effect than the semiconductor device 102.
  • the impurity surface density gradually decreases from the inside to the outside, but has a region (high surface density region) exceeding the RESURF surface density Rc in the range facing the FLR, The end portion has a region lower than the RESURF surface density Rc (low surface density region).
  • the semiconductor layer may have a high areal density region and a low areal density region that change in a stepped manner.
  • the surface density may gradually change in the surface density region.
  • the semiconductor layer only needs to have a high surface density region in a part of the range facing the FLR, and the impurity surface density does not need to exceed the RESURF surface density in the entire range facing the FLR.
  • the semiconductor layer only needs to have a low areal density region at the end of the range overlapping with the inter-ring range, and need not have a low areal density in the entire overlapping range.
  • the semiconductor device 302 includes a semiconductor layer 3c having a constant surface density and a conductor layer 9 inside the insulating layer 5 instead of a semiconductor layer whose surface density changes.
  • a semiconductor layer 3c and a conductor layer 9 are provided for each FLR.
  • Each conductor layer 9 faces each FLR.
  • each conductor layer 9 surrounds the active region along each FLR.
  • the semiconductor layer 3 c partially overlaps the conductor layer 9 and the FLR 14 in plan view of the substrate 8. Another part of the semiconductor layer 3 c overlaps the inter-ring range Ra adjacent to the FLR 14. In other words, the semiconductor layer 3c is closer to the adjacent FLR (for example, the second FLR 14b) than the corresponding edge of the FLR (for example, the first FLR 14a) and the edge of the corresponding conductor layer 9 in the width direction. It is growing.
  • FIG. 6A shows equipotential lines passing through the depletion layer when a low voltage is applied between the main electrodes 52 and 54, as in FIG. 1A.
  • FIG. 6B shows a high voltage as in FIG. 1B.
  • 2 shows an equipotential line passing through the depletion layer.
  • the semiconductor layer 3c contains impurities at a surface density lower than the RESURF surface density. Therefore, when a high voltage is applied, the depletion layer expands.
  • the width of the depletion layer depends on the voltage. When the voltage is low, the depletion layer is narrow. When the voltage is extremely low, almost no depletion layer is generated in the semiconductor layer 3c (FIG. 6A). Therefore, carriers exist throughout the semiconductor layer 3c, and the entire semiconductor layer 3c is equipotential.
  • the electric field continuing from the depletion layer generated in the drift layer 6 extends to the range W2 including the semiconductor layer 3c (but not including the conductor layer 9) in the inter-ring range Ra (FIG. 6B).
  • the voltage is increased, the range in which the electric field is generated in the inter-ring range Ra is expanded, so that the electric field strength is relaxed and the breakdown voltage is improved.
  • both the conductor layer 9 and the semiconductor layer 3c trap mobile ions.
  • the voltage increases and the depletion layer spreads in the semiconductor layer 3c, only the conductor layer 9 traps mobile ions. If the voltage is low, mobile ions can be trapped in a large number of regions, and therefore deterioration of the insulating layer 5 due to mobile ions can be suppressed.
  • FIG. 7 shows a cross-sectional view of the semiconductor device 302 at another position.
  • each FLR 14 is electrically connected to the conductor layer 9 and the semiconductor layer 3 c corresponding to each FLR 14 through the electrode 23. That is, each FLR 14 and the conductor layer 9 and the semiconductor layer 3c corresponding to each FLR 14 have the same potential. Therefore, no electric field is generated between the FLR 14 and the conductor layer 9 or between the conductor layer 9 and the semiconductor layer 3c.
  • the electric field continuing from the depletion layer of the drift layer 6 always passes through the range between adjacent FLRs (inter-ring range Ra).
  • the electrode 23 may not surround the active region in plan view of the substrate 8.
  • the electrode 23 only needs to conduct the FLR, the conductor layer, and the semiconductor layer around the active region. On the contrary, the electrode 23 may make a round so as to surround the active region in a plan view of the substrate.
  • the target semiconductor device 402 is an IGBT (Insulated Gate Bipolar Transistor) with a diode for detecting the temperature of the element.
  • FIG. 8A is a diagram illustrating a process of generating a gate. 8A, the N + type collector layer 7, the second main electrode 54 in contact with the collector layer 7, the P + type body layer 53, the gate trench 412, the first FLR 14a, The second FLR 14b and the temperature detection P + layer 419 are already formed. Since these layers can be manufactured by a conventional method, the description thereof is omitted.
  • FIG. 8A shows a process of forming the gate 413.
  • the gate 413 of the IGBT of the embodiment is obtained by filling the trench 412 with polysilicon.
  • the polysilicon here has an impurity surface density sufficient to function as a conductor.
  • the trench 412 is filled with polysilicon, and at the same time, the conductor layer 9 is formed above the first FLR 14a and the second FLR 24a with the same polysilicon.
  • This conductor layer 9 is made of conductive polysilicon, which is the same as the gate.
  • an insulating layer is stacked on the main surface (insulating layer 5b).
  • a polysilicon layer 414 serving as a base of a temperature detection diode and a poly-silicon serving as a base of a semiconductor layer are formed on the insulating layer 5b.
  • a silicon layer 415 is formed (FIG. 8B).
  • the polysilicon layer 414 serving as the base of the temperature detecting diode and the polysilicon layer 415 serving as the base of the semiconductor layer are formed of the same material.
  • the polysilicon has N- conductivity type.
  • a polysilicon layer 414 serving as a base of the temperature detection diode is formed above the temperature detection P + layer 419.
  • the polysilicon layer 415 serving as the base of the semiconductor layer is formed so that a part thereof overlaps with each conductor layer 9.
  • the polysilicon layer 414 serving as the base of the semiconductor layer is formed simultaneously with the formation of the polysilicon layer 414 serving as the base of the temperature detecting element on the substrate 8.
  • the polysilicon layer 414 is doped with P-type impurities, and the other half is doped with N-type impurities. As a result, the polysilicon layer 414 becomes a diode 414a.
  • the polysilicon layer 415 serving as a base of the semiconductor layer is doped with an impurity having a desired surface density. For example, similarly to the semiconductor layer 303 of the semiconductor device 302 shown in FIG. 6A, the P-type impurity is doped so that the surface density is lower than the RESURF surface density. As a result, the polysilicon layer 415 becomes the semiconductor layer 3.
  • a groove indicated by a symbol E in FIG. 8C indicates a portion where the insulating layer 5b is removed by etching.
  • the insulating layer 5b is removed so that a part of the diode 414a is exposed, and the insulating layer 5b is exposed so that a part of the FLR 14, a part of the conductor layer 9, and a part of the semiconductor layer 3 are exposed. Corresponding parts are removed.
  • the conductive polysilicon layer constitutes the first main electrode 52, the temperature detection diode electrode 423, and the FLR electrode 424.
  • the FLR electrode 424 electrically connects the FLR (first FLR 14 and second FLR 24), the corresponding conductor layer 9, and the semiconductor layer 3 to each other.
  • the above manufacturing method generates the conductor layer 9 and the semiconductor layer 3 using an existing process in an IGBT with the temperature detection diode 414a. Therefore, it is not necessary to add a new process for forming the conductor layer 9 and the semiconductor layer 3.
  • a semiconductor device 502 of the third embodiment will be described with reference to FIG.
  • This semiconductor device 502 has a structure close to that of the semiconductor device 302 of the second embodiment described above.
  • the conductor layer 9 is provided near the FLR 14, and the semiconductor layer 3 is provided above the conductor layer 9.
  • the semiconductor layer 3 is provided near the FLR 14, and the conductor layer 9 is provided above the semiconductor layer 3. That is, in the semiconductor devices 302 and 502, the positions of the conductor layer 9 and the semiconductor layer 3 in the vertical direction are reversed.
  • the semiconductor device 502 has the same advantages as the semiconductor device 302.
  • each trench is filled with a conductor.
  • the filled conductor corresponds to the electrode 23 a that conducts between the FLR 14 and the conductor layer 9.
  • a thick trench that penetrates the conductor layer 9 and reaches the FLR 14 is formed.
  • the trench is filled with a conductor.
  • the filled conductor corresponds to the electrode 23b.
  • the conductor layer 9 is in contact with the side surface of the electrode 23b, and the FLR 14 is in contact with the lower surface of the electrode 23b.
  • the conductor layer 9a whose central portion is bent downward is formed.
  • the bent portion of the conductor layer 9a is in contact with the FLR 14.
  • the semiconductor device 802 has an advantage that an electrode for conducting the conductor layer 9a and the FLR 14 is unnecessary.
  • a resist layer 902 is formed on the upper surface of the insulating layer 5 including the semiconductor layer 913 therein. A part of the resist layer is removed, and a plurality of openings (openings 903a, 903b, and 903c) from which the semiconductor layer 3 is exposed are formed. The width of the opening is adjusted according to the desired distribution of the impurity surface density.
  • the widest opening 903a is provided corresponding to the region where the impurity is desired to be applied with the highest surface density
  • the narrowest opening 903c is provided corresponding to the region where the impurity is desired to be provided with the lowest surface density.
  • An opening 903b having an intermediate width is provided for a region where an impurity is desired to be supplied with an intermediate surface density.
  • a P-type or N-type impurity 901 is doped.
  • the semiconductor layer 3 having an impurity surface density corresponding to the size of the opening is obtained.
  • a semiconductor layer having a high impurity surface density at the left end and a lower impurity surface density toward the right is obtained.
  • doping is performed using an element having a small diffusion coefficient.
  • elements having a small diffusion coefficient include arsenic (As), antimony (Sb), and indium (In).
  • a resist layer 902 is formed on the upper surface of the insulating layer 5 including the semiconductor layer 914 therein. Then, the resist layer above the region where the impurity is desired to be applied at a high surface density is removed, and an opening 903d is formed. Thus, the element 904 having a small diffusion coefficient is doped. In the region where the impurity is directly implanted, a region (high surface density region 914b) containing the impurity at a high surface density is generated.
  • the impurity used has a small diffusion coefficient, the impurity diffuses inside the semiconductor layer 914 from the high surface density region 914 b to a region where the impurity does not reach by the resist 902.
  • an arrow drawn inside the semiconductor layer 914 represents impurity diffusion. In this manner, the region covered with the resist 902 becomes the low areal density region 914a.
  • the semiconductor layer 3 corresponding to FLR14 and FLR14 and the conductor layer 9 corresponding to FLR14 are electrically connected to each other. It is preferable that the electrode that conducts the FLR 14 and the semiconductor layer 3 and the electrode that conducts the FLR and the conductor layer 9 wrap around the active region together with the FLR in a plan view of the substrate.

Landscapes

  • Electrodes Of Semiconductors (AREA)

Abstract

　主面表面の絶縁層内の可動イオンを低減するとともに、耐圧を高めた半導体装置を提供する。半導体装置２は、複数のＦＬＲ１４と、絶縁層５と、半導体層３を備える。複数のＦＬＲ１４は、基板８の平面視において、素子が形成されている活性領域を囲んでいる。絶縁層５は、半導体装置２の主面上に設けられており、複数のＦＬＲ１４を覆っている。半導体層３は、絶縁層内に設けられており、ＦＬＲ１４と平行に活性領域を囲んでいる。半導体層３は、リサーフ条件の面密度よりも低い面密度で不純物を含んでいる。さらに、半導体層３は、平面視において、隣接するＦＬＲ１４の間の範囲（リング間範囲Ｒａ）の一部とオーバーラップしており、リング間範囲Ｒａの残部とオーバーラップしていない。

Description

半導体装置とその製造方法
　本発明は、半導体装置に関する。本明細書は、フィールドリミティングリングを備えた半導体装置に関し、半導体装置の耐圧を高める技術を提供する。
　半導体装置では、ＰＮ接合の境界に沿って空乏層と呼ばれる絶縁帯が生じる。空乏層の幅が狭いと空乏層での電界強度が高くなる。電界強度が過度に高くなると絶縁が破壊され、素子がダメージを受ける。活性領域の縁で空乏層が狭くなり、電界強度が高くなることが知られている。
　半導体装置の耐圧を高める技術の一つとして、フィールドリミティングリング（Field Limiting Ring: FLR）が知られている。以下、説明を簡単にするため、フィールドリミティングリングを単純に「ＦＬＲ」と記す。ＦＬＲは、素子を形成する活性領域を囲むように半導体基板内に設けられた層であり、基板の元来の導電型と異なる導電型を有する。ＦＬＲは、フローティング拡散層とも呼ばれる。半導体基板がＮ型であれば、活性領域をリング状に囲むようにＰ型の不純物をドーピングし、Ｐ型のＦＬＲが形成される。ＦＬＲを設けると、ＦＬＲと半導体基板のＰＮ接合部に沿って空乏層が拡がり、耐圧が高まる。ＦＬＲに関する改良が例えば特開２０００－１１４５４９号に開示されている。
　一般に、幅広の一つのＦＬＲを設けるよりも、幅狭の複数のＦＬＲを設ける方が、耐圧が高まることが知られている。ここで、「幅」とは、半導体装置を平面視したときのＦＲＬの幅を意味する。以下「幅」は同じ意味で用いる。複数のＦＬＲを設けた場合、隣接するＦＬＲの間に絶縁帯が形成される。絶縁帯を狭くすると、絶縁帯での電界強度が高くなるため、隣接するＦＬＲの間の幅は過度に小さくすることはできない。
　他方、半導体装置の主面はＦＬＲを含め、絶縁層に覆われているが、その絶縁層に可動イオンが過剰に存在すると、電界分布が乱される結果、絶縁層が破壊され易くなる。可動イオンの他にも絶縁層を劣化させる要因は存在するが、ここでは、絶縁層を劣化させる典型的な要因として可動イオンを考える。
　可動イオンの原因は、半導体装置の製造工程における混入のほか、外部からの汚染も一因であると考えられている。可動イオンを低減するため、絶縁層に、可動イオンをトラップするための導体層や半導体層を設けることが考えられる。半導体層内のキャリアが可動イオンを捕獲する。しかし、前述したように、隣接するＦＬＲの間には相応の幅の絶縁帯を確保する必要があるため、単純に、隣接するＦＬＲの間に導体層や半導体層を設けることはできない。導体層や、キャリアを有する半導体層には電界が生じないため、隣接するＦＬＲの間に導体層や半導体層が存在すると、その分だけ電界が生じ得る幅が狭められてしまうからである。
　本明細書は、主面表面の絶縁層内の可動イオンを低減するとともに、耐圧を高める技術を提供する。
　本明細書が開示する技術は、複数のＦＬＲを覆っている絶縁層の内部に、半導体層を設ける。半導体層は、ＦＬＲと平行に活性領域を囲むように設ける。また、半導体層は、半導体基板を平面視したときに、隣接するＦＬＲの間の範囲とオーバーラップするように配置される。以下、隣接するＦＬＲの間の範囲をリング間範囲と称する。ただし、半導体層は、２つのＦＬＲの間の領域の全体とオーバーラップするのではなく、その一部とオーバーラップし、残部はオーバーラップしないように設けられる。別言すれば、半導体基板を平面視したときに、リング範囲と半導体層がオーバーラップする領域が活性領域を囲むとともに、そのオーバーラップする領域と平行に、リング範囲と半導体層がオーバーラップしない領域が活性領域を囲むことになる。さらに、本明細書が開示する技術の特徴は、半導体層が、リサーフ条件の面密度（濃度）より低い面密度（濃度）で活性化された不純物を含むことである。ここで、不純物は、半導体のタイプを決定する物質であり、代表的には、ボロンやリンである。半導体層全体がＰ型あるいはＮ型となる。
　リング範囲と半導体層がオーバーラップしない領域は、常に絶縁帯となるため、半導体基板の内部で発生した空乏層から続く電界はその絶縁帯を通る。本明細書が開示する技術は、基板に印加される電圧が高くなると、絶縁帯に隣接する半導体層内でも空乏層が拡がり、電界が形成される幅を拡げ、電界強度を緩和する。以下、その原理を説明する。
　リサーフ条件の面密度より低い面密度の活性化された不純物を含むと、電圧を加えると空乏層が形成されることが知られている。リサーフ条件に相当する面密度（濃度）は、ドーピングする半導体表面の領域の面密度で約１．０ｘＥ＋１２［atoms/cm2］であることが知られている。リサーフ条件については、文献：J. A. Apples, et al, Tech. Dig. IEDM79, 238, 1979 に詳しいので、そちらを参照されたい。以下、説明の便宜のため、リサーフ条件に相当する面密度を「リサーフ面密度」と称する。
　半導体層は、一定面密度の不純物を含むため、一定面密度のキャリアを有する。このキャリアが、可動イオンをトラップするので、可能イオンに起因する絶縁破壊が生じ難くなる。
　一方、リング間範囲の上方の絶縁層に上記の面密度の半導体層を設けることによる耐圧向上の理由を、図１Ａ、図１Ｂを参照して説明する。図１Ａ、図１Ｂは、半導体装置２を、その厚み方向に横断した断面図である。半導体装置２は、Ｎ－型のドリフト層６とＮ＋型のコレクタ層７が積層された半導体基板８の活性領域にＰ型のボディ層５３が形成されたトランジスタである。なお、ゲート等の図示は省略している。また、図面を理解し易くするため、ドリフト層６には断面を表すハッチングを付していないことに留意されたい。以後の図でも、ドリフト層６にはハッチングを付していない。
　半導体装置２は、平面視したときに活性領域を囲むように３本のＦＬＲを備えている。活性領域に近いＦＬＲを第１ＦＬＲ１４ａと称し、最も遠いＦＬＲを第３ＦＬＲ１４ｃと称し、中間のＦＬＲを第２ＦＬＲ１４ｂと称する。なお、３本のＦＬＲを区別しないで表すときには、ＦＬＲ１４と称する。
　半導体装置の第１主面（図において上側の表面）の周辺領域は絶縁層５で覆われている。それぞれのＦＬＲ１４の上方で絶縁層５の中には、半導体層３が設けられている。半導体層３は、基板平面視において、隣接する２つのＦＬＲの間の範囲（リング間範囲Ｒａ）とオーバーラップする低面密度領域３ａと、ＦＬＲ１４とオーバーラップする高面密度領域３ｂを有する。「基板平面視において」とは、別言すれば、「基板をその厚み方向に横断する方向において」という意味である。また、「ＦＬＲ１４の上方」とは、ＦＬＲ１４から絶縁層５に向かう方向を意味する。
　高面密度領域３ｂは、不純物をリサーフ面密度よりも高い面密度で含んでおり、低面密度領域３ａは、不純物をリサーフ面密度よりも低い面密度で含んでいる。含有する不純物は、Ｐ型でもＮ型でもよいが、半導体層全体が同じ導電型を有する。活性領域に形成されたトランジスタのゲートに電圧を印加せず、第１主電極５２と第２主電極５４の間に電圧を印加すると、ボディ層５３と第１ＦＬＲ１４ａに沿って空乏層が拡がる。図には等電位線が破線で示されているが、ドリフト層６における等電位線が、空乏層に対応する。等電位線は、絶縁層５を横断して半導体装置２の外部へと伸びる。
　図１Ａは、主電極間に印加する電圧が低い場合の等電位線を表しており、図１Ｂは主電極間に印加する電圧が高い場合の等電位線を表している。両主電極間の電圧が低い場合は（図１Ａ）、半導体層３の低面密度領域３ａ及び高面密度領域３ｂの双方にキャリアが存在するので、半導体層３の全体が導体となる。それゆえ、低面密度領域３ａは高面密度領域３ｂとともに全体が等電位となる。従って、ドリフト層６の空乏層から続く電界は、低面密度領域３ａには拡がらず、半導体層３（低面密度領域３ａを含む半導体層３）が存在しない範囲Ｗ１で電界が生じる。別言すれば、ドリフト層６の空乏層から続く電界は、リング間範囲Ｒａでは、範囲Ｗ１でのみ生じることになる。範囲Ｗ１は狭いが、印加されている電圧が低いので範囲Ｗ１の電界強度も低く、絶縁破壊には至らない。他方、低面密度領域３ａにキャリアが存在する間は、可動イオンをトラップすることができる。なお、高面密度領域３ｂには常にキャリアが存在し、可動イオンをトラップする。
　両主電極間の電圧が高くなると、低面密度領域３ａに空乏層が形成される。そうすると、低面密度領域３ａが絶縁状態となり、低面密度領域３ａの内部にも電界が生じ得る。最大では低面密度領域３ａ全体に空乏層が拡がる。その場合、リング間範囲Ｒａのうち、低面密度領域３ａを含む範囲Ｗ２で電界が生じる。別言すれば、ドリフト層６の空乏層から続く電界は、リング間範囲Ｒａでは、範囲Ｗ２で生じることになる。図１Ａの状態から図１Ｂの状態に移ると、リング間範囲Ｒａにおいて電界が生じる範囲がＷ１からＷ２に拡がるので、電界強度の増加が緩和される。まとめると次の通りである。半導体装置に印加される電圧が高くなると、リング間範囲とオーバーラップする半導体層３では低面密度領域３ａに空乏層が拡がるので、即ち絶縁帯が拡がるので、電界強度の増加が緩和される。
　なお、基板平面視において、リング間範囲Ｒａには、半導体層３がオーバーラップしない領域、即ち、常に絶縁帯となる領域が確保される。図１Ａの範囲Ｗ１が、常に絶縁帯となる領域に相当する。この絶縁帯を確保することで、必ず第１ＦＬＲ１４ａと第２ＦＬＲ１４ｂの間に電界を生じさせることができる。別言すれば、ドリフト層６の空乏層から連続する電界の一部を第１ＦＬＲ１４ａと第２ＦＬＲ１４ｂの間で引き受けることができる。
　また、同様の現象が第２ＦＬＲ１４ｂと第３ＦＬＲ１４ｃの間でも生じる。第２ＦＬＲ１４ｂと第３ＦＬＲ１４ｃの間でも上記説明した現象と同様の現象が生じ、ＦＬＲ間の電界強度の増加が緩和される。
　図１Ａ、１Ｂの例では、一つの半導体層３において、高面密度領域３ｂから低面密度領域３ａへ面密度がステップ状に変化する。一つの半導体層において不純物面密度が徐々に変化し、ＦＬＲと対向する範囲ではリサーフ面密度よりも高く、半導体層３の端部に近づくにつれて不純物面密度が低くなり、その途中で面密度がリサーフ面密度を下回るように構成してもよい。そのような構成では、半導体装置に印加される電圧に応じて半導体層内の空乏層が拡大し、リング間範囲での電界強度の増加が緩和される。
　上記の効果は、リサーフ面密度よりも低い面密度で不純物を含む半導体層と、不純物を高面密度で含む別の半導体層で構成することもできる。あるいは、上記の効果は、リサーフ面密度よりも低い面密度で不純物を含む半導体層と導体層で構成することもできる。即ち、図１Ａ及び図１Ｂにおける高面密度領域３ｂを、低面密度領域３ａとは独立した半導体層で構成しても上記した効果を得ることができる。あるいは、高面密度領域３ｂを導体で置き換えても同様の効果を得ることができる。半導体層とは独立した導体層を絶縁層内に設ける場合は、次の構成を備えるのがよい。絶縁層内に設けられる導体層は、一つのＦＬＲ（例えば図１Ａの第１ＦＬＲ１４ａ）に対向するとともに活性領域を囲んでいる。そして、半導体層の幅方向の縁が、そのＦＬＲ（第１ＦＬＲ１４ａ）の幅方向の縁、及び、導体層の幅方向の縁よりも隣接するＦＬＲ（例えば図１Ａの第２ＦＬＲ１４ｂ）の近くまで伸びている。導体層の端と隣のＦＬＲとの間に位置する半導体層が、図１Ａ、図１Ｂの低面密度領域３ａに対応する。また、導体層は、絶縁層の内部で可動イオンをトラップし、絶縁層の劣化を防ぐ。
　なお、半導体層の低面密度領域における不純物面密度の下限値は、一般的に半導体と不導体（絶縁体）の境界とされている、１．０ｘＥ－６［atoms/cm2］である。低面密度領域は、キャリアが存在するとともに、一定の電圧が印加されると空乏層が拡がる、という性質を備えている必要がある。低面密度領域と高面密度領域と導体層の組み合わせの様々なバリエーションは実施例で詳しく説明する。
　上記の導体層は、金属でもよいが、導体に近くなるようにポリシリコンに不純物を過度にドーピングした層であってもよい。そのような層は、半導体素子のゲートにも用いられる。従って、上記した絶縁層内の半導体層は、その層を製造する特別な工程を増加することなく、半導体装置を製造する従来の工程で同時に作ることができる。具体的には、導体層は、基板上にゲートを形成する工程で、同時に形成することができる。また、上記した半導体層のベースとなるポリシリコン層は、温度検出用の素子のベースとなるポリシリコン層を基板上に形成する工程で同時に形成することができる。上記の半導体装置を製造する方法も、本明細書が開示する新規な製造方法である。
　本明細書が開示する技術の詳細とさらなる改良は、実施例にて説明する。
半導体装置の断面図である（低電圧の場合の等電位線が描かれている）。 半導体装置の断面図である（高電圧の場合の等電位線が描かれている）。 半導体装置の平面図である。 半導体層の別の位置における断面図である。 半導体層内の不純物の分布の一例を示す拡大断面図である。 半導体層内の不純物の分布の別の一例を示す拡大断面図である。 第２実施例の半導体装置の断面図である（低電圧の場合の等電位線が描かれている）。 第２実施例の半導体装置の断面図である（高電圧の場合の等電位線が描かれている）。 第２実施例の半導体装置の別の位置における断面図である。 半導体装置の製造方法を説明する図である（１）。 半導体装置の製造方法を説明する図である（２）。 半導体装置の製造方法を説明する図である（３）。 半導体装置の製造方法を説明する図である（４）。 第３実施例の半導体装置の断面図である。 ＦＬＲと導体層を導通させる構造の一例を示す断面図である。 ＦＬＲと導体層を導通させる構造の別の一例を示す断面図である。 ＦＬＲと導体層を導通させる構造のさらに別の一例を示す断面図である。 面密度勾配を有する半導体層の製造方法の一例を説明する断面図である。 面密度勾配を有する半導体層の製造方法の別の一例を説明する断面図である。
　（第１実施例）図面を参照して本明細書が開示する半導体装置の第１実施例を説明する。第１実施例の半導体装置２は、トランジスタが実装されたデバイスである。図１Ａ、図１Ｂは、第１実施例の半導体装置２の断面図である。図１Ａ、図１Ｂは、既に説明した。図２は、半導体装置２の平面図である。符号５２は、第１主電極を示している。第１主電極５２は、トランジスタの一方の電極であり、平面視において第１主電極５２が示す領域が「活性領域」に相当する。別言すれば、活性領域は、基板８の平面視において第１主電極５２が占める範囲である。半導体装置２は、活性領域に素子（トランジスタ）が形成されている。平面視において、活性領域の周囲が周辺領域である。半導体装置２は、周辺領域に３本のＦＬＲ（フィールドリミティングリング）を備える。ＦＬＲは、絶縁層５（図１Ａ参照）で覆われているので、図２ではＦＬＲを破線で示している。また、理解し易いように、図２では、ＦＬＲをグレーで示している。前述したように、平面視において、内側から第１ＦＬＲ１４ａ、第２ＦＬＲ１４ｂ、第３ＦＬＲ１４ｃと称する。複数のＦＬＲ１４は、平面視において活性領域を囲んでいる。ＦＬＲ１４は基板内に形成されており、その上面は絶縁層５で覆われている。前述したように、絶縁層５内に、各ＦＬＲに沿って半導体層３が形成されている。従って、図２には描かれていないが、平面視において３つの半導体層３の夫々も活性領域を囲んでいる。
　図３は、別の位置における半導体装置２の断面図である。各ＦＬＲに対応する半導体層３は、導体１３によって各ＦＬＲ１４と導通している。導体１３は、平面視において活性領域を一巡してはおらず、所々でＦＬＲ１４と半導体層３を接続している。各ＦＬＲに対応する半導体層３と各ＦＬＲ１４は等電位である。それゆえ、夫々のＦＬＲ１４と、各ＦＬＲの上方に位置する半導体層３の間には電界が生じない。従って、図１Ａ、図１Ｂに示したように、ドリフト層６の空乏層から続く電界領域は、隣接するＦＬＲ（第１ＦＬＲ１４ａと第２ＦＬＲ１４ｂ）の間を通る。
　半導体装置２におけるＦＬＲ１４とそれに対応する半導体層３の構造と機能は既に説明したのでここでは説明は繰り返さない。
　次に、図４と図５を参照して、第１実施例の半導体装置２の変形例を説明する。図１Ａから図３に示した半導体装置２では、半導体層３は、高面密度領域３ｂと低面密度領域３ａがはっきりと区別される。不純物の面密度は、高面密度領域から低面密度領域に向けて徐々に低下していてもよい。図４は、面密度が徐々に変化する半導体層を有する半導体装置１０２の拡大断面図である。図５は、別の面密度分布の半導体層を有する半導体装置２０２の拡大断面図である。図４と図５は、２つのＦＬＲ（第１ＦＬＲ１４ａと第２ＦＬＲ１４ｂ）の付近を拡大したものである。図４、図５に描かれていない範囲は、図１Ａの半導体装置２と同じである。
　図４では、一つの半導体層１０３の上に、面密度グラフＧ１を示している。面密度グラフＧ１の縦軸は半導体層１０３が含有する不純物の面密度を示しており、横軸は半導体層１０３における位置を示している。位置Ｐ１は、半導体層１０３の内側の端であり、位置Ｐ３は外側の端である。ここで、活性領域に近い側が「内側」に相当し、活性領域から遠い側が「外側」に相当する。第１主電極５２の範囲が活性領域に相当する。位置Ｐ１は、第１ＦＬＲ１４ａの内側の縁にも相当する。位置Ｐ２は、第１ＦＬＲ１４ａの外側の縁に相当する。半導体層１０３は、第１ＦＬＲ１４ａに対向しているとともに、第１ＦＬＲ１４ａの外側のリング間範囲Ｒａにまで伸びている。
　半導体層１０３は、内側では不純物面密度が高く、外側にいくほど面密度が低下する。グラフＧ１において、符号Ｒｃはリサーフ面密度を示している。符号Ｐｃは、不純物面密度がリサーフ面密度Ｒｃに相当する位置である。半導体層１０３では、不純物面密度がリサーフ面密度よりも高い領域が、第１ＦＬＲ１４ａと対向する範囲を超える。そして、リング間範囲Ｒａにて不純物面密度がリサーフ面密度Ｒｃを下回る。別言すれば、位置Ｐｃが、位置Ｐ２と位置Ｐ３の間に位置する。
　図５は、別の面密度分布を有する半導体層２０３の例である。半導体装置２０２の半導体層２０３も、内側から外側に向かって徐々に低下する不純物面密度分布を有する。ただし、半導体層２０３では、リサーフ面密度Ｒｃに対応する位置Ｐｃは、第１ＦＬＲ１４ａと対向する範囲に位置する。別言すれば、図４の半導体装置１０２の半導体層１０３では、含有する不純物面密度がリサーフ面密度Ｒｃを下回る低面密度領域が狭く、図５の半導体装置２０２の半導体層２０３では、低面密度領域が広い。半導体装置１０２は半導体装置２０２よりも、耐圧改善効果は小さいが、可動イオンのトラップ効果は大きい。逆に、半導体装置２０２は、半導体装置１０２よりも、耐圧改善効果が大きく、可動イオンのトラップ効果は小さい。いずれの半導体層も、不純物面密度は内側から外側に向けて徐々に低下するが、ＦＬＲと対向する範囲に、リサーフ面密度Ｒｃを超える領域（高面密度領域）を有し、リング間範囲の端部にはリサーフ面密度Ｒｃを下回る領域（低面密度領域）を有する。半導体層は、図１Ａに示したように高面密度領域と低面密度領域がステップ状に変化するものであってもよいし、図４、図５に示したように高面密度領域から低面密度領域に面密度が徐々に変化するものであってもよい。また、半導体層は、ＦＬＲに対向する範囲の一部に高面密度領域が存在すればよく、ＦＬＲに対向する全範囲で不純物面密度がリサーフ面密度を超えている必要はない。同様に、半導体層は、リング間範囲とオーバーラップする範囲の端部に低面密度領域が存在すればよく、オーバーラップする全範囲で低面密度ある必要はない。
　（第２実施例）次に、図６Ａ、６Ｂ、及び、図７を用いて第２実施例の半導体装置３０２を説明する。半導体装置３０２は、面密度が変化する半導体層の代わりに、面密度が一定の半導体層３ｃと、導体層９を絶縁層５の内部に備える。半導体層３ｃと導体層９は、各ＦＬＲに対して備えられる。各導体層９は、各ＦＬＲに対向している。図示は省略するが、各導体層９は、各ＦＬＲに沿って活性領域を囲んでいる。なお、図６Ａ～図７において、図１Ａの半導体装置２と同じ部品には同じ符号を付す。半導体装置２と同じ部品の説明は省略する。
　半導体層３ｃは、基板８の平面視において、一部が導体層９及びＦＬＲ１４とオーバーラップしている。半導体層３ｃの別の一部は、ＦＬＲ１４に隣接するリング間範囲Ｒａとオーバーラップしている。別言すれば、半導体層３ｃは、対応するＦＬＲ（例えば第１ＦＬＲ１４ａ）の幅方向の縁、及び、対応する導体層９の幅方向の縁よりも、隣接するＦＬＲ（例えば第２ＦＬＲ１４ｂ）の近くまで伸びている。
　図６Ａは、図１Ａと同様に、主電極５２と５４の間に低電圧を印加したときの、空乏層を通る等電位線を示しており、図６Ｂは、図１Ｂと同様に、高電圧を印加したときの、空乏層を通る等電位線を示している。半導体層３ｃは、リサーフ面密度よりも低い面密度で不純物を含んでいる。それゆえ、高い電圧が加わると、空乏層が拡がる。空乏層の幅は、電圧に依存する。電圧が低い場合、空乏層の幅は狭い。極端に電圧が低い場合、半導体層３ｃにはほとんど空乏層が生じない（図６Ａ）。それゆえ、半導体層３ｃ内の全域にキャリアが存在し、半導体層３ｃは全体が等電位となる。従って半導体層３ｃの内部には電界が発生せず、ドリフト層６の空乏層から続く電界は、リング間範囲Ｒａにおいて、半導体層３ｃが存在しない範囲（図６Ａに図示される範囲Ｗ１）に限定される。別言すれば、ドリフト層６の空乏層を表す等電位線は、隣接するＦＬＲの間で、かつ、半導体層３ｃが存在しない範囲Ｗ１を通り、半導体層３ｃを通ることはできない。
　主電極５２と５４の間に高い電圧を印加した場合、半導体層３ｃには空乏層が拡がる。空乏層にはキャリアが存在しないため、電界が生じ得る。それゆえ、ドリフト層６に生じた空乏層から続く電界は、リング間範囲Ｒａにおいて、半導体層３ｃを含む（ただし導体層９は含まない）範囲Ｗ２に拡がる（図６Ｂ）。電圧が高くなると、リング間範囲Ｒａにおいて電界が生じる範囲が拡がるので、電界強度が緩和され、耐圧が向上する。
　なお、電圧が低い場合は、導体層９と半導体層３ｃがともに可動イオンをトラップする。電圧が高くなり、半導体層３ｃに空乏層が拡がると、導体層９のみが可動イオンをトラップする。電圧が低ければ多くの領域で可動イオンをトラップすることができ、それゆえ、可動イオンによる絶縁層５の劣化も抑止できる。
　図７に、半導体装置３０２の別の位置における断面図を示す。図７の断面では、各ＦＬＲ１４と、各ＦＬＲ１４に対応する導体層９及び半導体層３ｃが電極２３を介して導通している。即ち、各ＦＬＲ１４、及び、各ＦＬＲ１４に対応する導体層９と半導体層３ｃは同電位となる。それゆえ、ＦＬＲ１４と導体層９の間や、導体層９と半導体層３ｃの間には電界が生じない。ドリフト層６の空乏層から続く電界は、必ず、隣接するＦＬＲの間の範囲（リング間範囲Ｒａ）を通る。
　電極２３は、基板８の平面視において活性領域を囲んでいなくともよい。電極２３は、活性領域の周囲の所々でＦＬＲと導体層と半導体層を導通していればよい。逆に、電極２３は基板平面視において活性領域を囲むように一巡していてもよい。
　次に、図８Ａ～８Ｄを参照して、半導体装置の製造方法を説明する。対象の半導体装置４０２は、素子の温度を検知するためのダイオードを伴うＩＧＢＴ（Insulated Gate Bipolar Transistor）である。図８Ａは、ゲートを生成する工程を説明する図である。なお、図８Ａの工程までに、Ｎ－型の基板８に、Ｎ＋型のコレクタ層７、コレクタ層７に接する第２主電極５４、Ｐ＋型のボディ層５３、ゲート用トレンチ４１２、第１ＦＬＲ１４ａ、第２ＦＬＲ１４ｂ、温度検知用Ｐ＋層４１９は、既に形成されている。これらの層は、従来の方法で製造できるのでその説明は省略する。
　図８Ａは、ゲート４１３を形成する工程を示している。実施例のＩＧＢＴのゲート４１３は、トレンチ４１２にポリシリコンを満たしたものである。ここでのポリシリコンは、導体として機能するのに十分な不純物面密度を有している。トレンチ４１２にポリシリコンを満たすと同時に、その同じポリシリコンで、第１ＦＬＲ１４ａと第２ＦＬＲ２４ａの上方にそれぞれ導体層９を形成する。この導体層９は、ゲートと同じ、導体化したポリシリコンである。
　次に、主面の上に、絶縁層を積み増し（絶縁層５ｂ）、次いで、その絶縁層５ｂの上に、温度検知用ダイオードのベースとなるポリシリコン層４１４と、半導体層のベースとなるポリシリコン層４１５を形成する（図８Ｂ）。温度検知用ダイオードのベースとなるポリシリコン層４１４と、半導体層のベースとなるポリシリコン層４１５は、同じ材料で形成される。ここでのポリシリコンは、Ｎ－の導電型を有している。温度検知用ダイオードのベースとなるポリシリコン層４１４は、温度検知用Ｐ＋層４１９の上方に形成される。半導体層のベースとなるポリシリコン層４１５は、その一部が夫々の導体層９とオーバーラップするように形成される。即ち、基板８に，温度検出用の素子のベースとなるポリシリコン層４１４を形成するのと同時に半導体層のベースとなるポリシリコン層４１５を形成する。
　次に、ポリシリコン層４１４の約半分にＰ型不純物をドープし、残りの半分にＮ型不純物をドープする。その結果、ポリシリコン層４１４はダイオード４１４ａとなる。この工程では、同時に、半導体層のベースとなるポリシリコン層４１５に所望の面密度の不純物をドープする。例えば、図６Ａに示した半導体装置３０２の半導体層３０３と同様に、リサーフ面密度よりも低い面密度となるようにＰ型不純物をドープする。その結果、ポリシリコン層４１５は半導体層３となる。
　次に、レジスト４１６を形成し、不要な絶縁層部分を除去する（図８Ｃ）。図８Ｃの符号Ｅが示す溝が、エッチングにて絶縁層５ｂを除去する部位を示す。この例では、ダイオード４１４ａの一部が露出するように絶縁層５ｂが除去されるとともに、ＦＬＲ１４の一部と導体層９の一部と半導体層３の一部が露出するように絶縁層５ｂの対応箇所が除去される。
　最後に、除去した部分に導体化したポリシリコン層を形成する（図８Ｄ）。導体化したポリシリコン層が、第１主電極５２、温度検知ダイオード用電極４２３、及び、ＦＬＲ用電極４２４を構成する。ＦＬＲ用電極４２４は、ＦＬＲ（第１ＦＬＲ１４、第２ＦＬＲ２４）と、それに対応する導体層９、半導体層３を相互に導通させる。
　上記の製造方法は、温度検知用のダイオード４１４ａを伴うＩＧＢＴにおいて、既存の工程を利用して導体層９と半導体層３を生成する。従って、導体層９や半導体層３を形成するための新たな工程を付加する必要がない。
　（第３実施例）次に、図９を参照して第３実施例の半導体装置５０２を説明する。この半導体装置５０２は、先に説明した第２実施例の半導体装置３０２に近い構造を有している。第２実施例の半導体装置３０２は、ＦＬＲ１４の近くに導体層９を設け、導体層９の上方に半導体層３が設けられている。本実施例の半導体装置５０２は、ＦＬＲ１４の近くに半導体層３を設け、その半導体層３の上方に導体層９を設ける。即ち、半導体装置３０２と５０２は、導体層９と半導体層３の上下方向の位置が逆転している。半導体装置５０２は、半導体装置３０２と同じ利点を有する。
　次に、図１０～図１２を用いて、ＦＬＲ１４と導体層９とを導通させる構造のバリエーションを説明する。図１０の半導体装置６０２では、絶縁層５に、ＦＬＲ１４と２つの導体層９との夫々に通じるトレンチを形成する。そして、各トレンチに導体を充填する。充填した導体が、ＦＬＲ１４と導体層９を導通する電極２３ａに相当する。図１１の半導体装置７０２では、導体層９を貫通してＦＬＲ１４に達する太いトレンチを形成する。そして、そのトレンチに導体を充填する。充填した導体が電極２３ｂに相当する。電極２３ｂの側面に導体層９が接し、電極２３ｂの下面にＦＬＲ１４が接する。
　図１２の半導体装置８０２では、中央部が下方に屈曲した導体層９ａを形成する。導体層９ａの屈曲した部分がＦＬＲ１４と接する。半導体装置８０２は、導体層９ａとＦＬＲ１４を導通させる電極が不要であるという利点を有する。
　次に、図１３、図１４を参照して、面密度勾配を有する半導体層を形成する方法の例を説明する。図１３の方法では、内部に半導体層９１３を含む絶縁層５の上面にレジスト層９０２を形成する。レジスト層の一部を除去し、半導体層３が露出する複数の開口（開口９０３ａ、９０３ｂ、９０３ｃ）を形成する。不純物面密度の望ましい分布に応じて、開口の幅を調整する。即ち、最も高い面密度で不純物を与えたい領域に対応して最も広い開口９０３ａを設け、最も低い面密度で不純物を与えたい領域に対応して最も狭い開口９０３ｃを設ける。中間の面密度で不純物を与えたい領域に対応しては、中間の幅の開口９０３ｂを設ける。そして、Ｐ型あるいはＮ型の不純物９０１をドープする。開口の大きさに応じた不純物面密度の半導体層３が得られる。図１３では、左端で不純物面密度が高く、右へいくほど不純物面密度が下がる半導体層が得られる。
　図１４の方法では、拡散係数の小さい元素を用いてドープする。拡散係数の小さい元素の例は、砒素（Ａｓ）、アンチモン（Ｓｂ）、インジウム（Ｉｎ）がある。図１４の方法では、内部に半導体層９１４を含む絶縁層５の上面にレジスト層９０２を形成する。そして、不純物を高面密度で与えたい領域の上方のレジスト層を除去し、開口９０３ｄを形成する。そうして、拡散係数の小さい元素９０４をドープする。不純物が直接打ち込まれる領域では不純物を高面密度で含む領域（高面密度領域９１４ｂ）が生成される。用いられる不純物は拡散係数が小さいので、高面密度領域９１４ｂから、レジスト９０２によって不純物が到達しない領域へと不純物が半導体層９１４の内部を拡散する。図１４において、半導体層９１４の内部に描かれた矢印が不純物の拡散を表している。こうして、レジスト９０２に覆われた領域が低面密度領域９１４ａとなる。
　実施例で説明した技術に関する留意点を述べる。ＦＬＲ１４、ＦＬＲ１４に対応する半導体層３、ＦＬＲ１４に対応する導体層９は、相互に導通していることが望ましい。ＦＬＲ１４と半導体層３を導通する電極、ＦＬＲと導体層９を導通する電極は、基板平面視において、ＦＬＲとともに活性領域を一巡していることが好ましい。
　本発明の代表的かつ非限定的な具体例について、図面を参照して詳細に説明した。この詳細な説明は、本発明の好ましい例を実施するための詳細を当業者に示すことを単純に意図しており、本発明の範囲を限定することを意図したものではない。また、開示された追加的な特徴ならびに発明は、さらに改善された半導体装置とその製造方法を提供するために、他の特徴や発明とは別に、又は共に用いることができる。
　また、上記の詳細な説明で開示された特徴や工程の組み合わせは、最も広い意味において本発明を実施する際に必須のものではなく、特に本発明の代表的な具体例を説明するためにのみ記載されるものである。さらに、上記の代表的な具体例の様々な特徴、ならびに、独立及び従属請求項に記載されるものの様々な特徴は、本発明の追加的かつ有用な実施形態を提供するにあたって、ここに記載される具体例のとおりに、あるいは列挙された順番のとおりに組合せなければならないものではない。
　本明細書及び／又は請求の範囲に記載された全ての特徴は、実施例及び／又は請求の範囲に記載された特徴の構成とは別に、出願当初の開示ならびに請求の範囲に記載された特定事項に対する限定として、個別に、かつ互いに独立して開示されることを意図するものである。さらに、全ての数値範囲及びグループ又は集団に関する記載は、出願当初の開示ならびに請求の範囲に記載された特定事項に対する限定として、それらの中間の構成を開示する意図を持ってなされている。
　以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。

Claims (6)

  1. 　基板の平面視において、素子が形成されている活性領域を囲んでいる複数のフィールドリミティングリングと、
    　半導体装置の主面上に設けられており、複数のフィールドリミティングリングを覆っている絶縁層と、
    　絶縁層内に設けられており、フィールドリミティングリングと平行に活性領域を囲んでいる半導体層と、
    を備えており、
    　半導体層は、リサーフ条件の面密度よりも低い面密度で不純物を含んでいるとともに、平面視において、隣接するフィールドリミティングリングの間の範囲（リング間範囲）の一部とオーバーラップしており、リング間範囲の残部とオーバーラップしていないことを特徴とする半導体装置。
  2. 　平面視において、半導体層は、
    　一つのフィールドリミティングリングと対向するとともに、一つのフィールドリミティングリングに隣接するリング間範囲の上方まで伸びており、
    　平面視において、リング間範囲内に位置する端部に、リサーフ条件の面密度よりも低い面密度で不純物を含む低面密度領域を有するとともに、一つのフィールドリミティングリングと対向する部分に、リサーフ条件の面密度よりも高い面密度で不純物を含む高面密度領域を有する、ことを特徴とする請求項１に記載の半導体装置。
  3. 　半導体層が前記一つのフィールドリミティングリングと導通していることを特徴とする請求項２に記載の半導体装置。
  4. 　絶縁層内に形成されており、一つのフィールドリミティングリングに対向するとともに活性領域を囲んでいる導体層をさらに備えており、
    　半導体層が、前記一つのフィールドリミティングリングの幅方向の縁、及び、導体層の幅方向の縁よりも隣接するフィールドリミティングリングの近くまで伸びている、
    ことを特徴とする請求項１に記載の半導体装置。
  5. 　半導体層と導体層と一つのフィールドリミティングリングが導通していることを特徴とする請求項４に記載の半導体装置。
  6. 　請求項４又は５に記載の半導体装置の製造方法であり、
    　基板にトレンチゲートを形成するのと同時に前記導体層を形成する工程と、
    　基板に温度検出用の素子のベースとなるポリシリコン層を形成するのと同時に半導体層のベースとなるポリシリコン層を形成する工程と、
    を含むことを特徴とする半導体装置の製造方法。
PCT/JP2013/053724 2013-02-15 2013-02-15 半導体装置とその製造方法 Ceased WO2014125626A1 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP2015500062A JP5888465B2 (ja) 2013-02-15 2013-02-15 半導体装置とその製造方法
US14/766,307 US9412809B2 (en) 2013-02-15 2013-02-15 Semiconductor device and manufacturing method thereof
DE112013006681.5T DE112013006681B4 (de) 2013-02-15 2013-02-15 Halbleitervorrichtung
CN201380072943.9A CN104995736B (zh) 2013-02-15 2013-02-15 半导体装置及其制造方法
PCT/JP2013/053724 WO2014125626A1 (ja) 2013-02-15 2013-02-15 半導体装置とその製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2013/053724 WO2014125626A1 (ja) 2013-02-15 2013-02-15 半導体装置とその製造方法

Publications (1)

Publication Number Publication Date
WO2014125626A1 true WO2014125626A1 (ja) 2014-08-21

Family

ID=51353652

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2013/053724 Ceased WO2014125626A1 (ja) 2013-02-15 2013-02-15 半導体装置とその製造方法

Country Status (5)

Country Link
US (1) US9412809B2 (ja)
JP (1) JP5888465B2 (ja)
CN (1) CN104995736B (ja)
DE (1) DE112013006681B4 (ja)
WO (1) WO2014125626A1 (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2016121968A1 (ja) * 2015-01-29 2016-08-04 富士電機株式会社 半導体装置
CN106206700A (zh) * 2015-05-27 2016-12-07 丰田自动车株式会社 半导体装置
US10985241B2 (en) 2016-10-21 2021-04-20 Toyota Jidosha Kabushiki Kaisha Semiconductor device and production method thereof
JP2025506148A (ja) * 2022-02-10 2025-03-07 ヴィシャイ シリコニックス，エルエルシー 高効率かつ高強度の高電圧シリコンカーバイドパワーデバイスを対象とした設計による適応エッジ終端

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6834156B2 (ja) * 2016-03-16 2021-02-24 富士電機株式会社 半導体装置および製造方法
JP2018186142A (ja) * 2017-04-25 2018-11-22 株式会社村田製作所 半導体装置
JP7268330B2 (ja) * 2018-11-05 2023-05-08 富士電機株式会社 半導体装置および製造方法
JP7608226B2 (ja) 2021-03-19 2025-01-06 株式会社東芝 半導体装置
WO2025044170A1 (zh) * 2023-08-31 2025-03-06 海信家电集团股份有限公司 半导体装置
CN118522764A (zh) * 2023-09-28 2024-08-20 海信家电集团股份有限公司 半导体装置
CN117116974B (zh) * 2023-08-31 2024-08-16 海信家电集团股份有限公司 半导体装置

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11330496A (ja) * 1998-05-07 1999-11-30 Hitachi Ltd 半導体装置
JP2001217420A (ja) * 2000-02-01 2001-08-10 Mitsubishi Electric Corp 半導体装置
JP2005093550A (ja) * 2003-09-12 2005-04-07 Toshiba Corp 半導体装置
JP2007123570A (ja) * 2005-10-28 2007-05-17 Toyota Industries Corp 半導体装置
JP2013012568A (ja) * 2011-06-29 2013-01-17 Mitsubishi Electric Corp 半導体装置およびその製造方法

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2812093B2 (ja) * 1992-09-17 1998-10-15 株式会社日立製作所 プレーナ接合を有する半導体装置
JP2850694B2 (ja) * 1993-03-10 1999-01-27 株式会社日立製作所 高耐圧プレーナ型半導体装置
JP2000114549A (ja) 1998-09-30 2000-04-21 Meidensha Corp 半導体素子
JP2002231944A (ja) * 2001-01-31 2002-08-16 Sanken Electric Co Ltd 電力用半導体装置
JP4264316B2 (ja) * 2003-09-01 2009-05-13 株式会社豊田中央研究所 半導体装置とその製造方法
JP5196766B2 (ja) * 2006-11-20 2013-05-15 株式会社東芝 半導体装置
JP4375439B2 (ja) * 2007-05-30 2009-12-02 株式会社デンソー ジャンクションバリアショットキーダイオードを備えた炭化珪素半導体装置
JP2009117715A (ja) 2007-11-08 2009-05-28 Toshiba Corp 半導体装置及びその製造方法
JP5477681B2 (ja) * 2008-07-29 2014-04-23 三菱電機株式会社 半導体装置
JP5543758B2 (ja) * 2009-11-19 2014-07-09 ルネサスエレクトロニクス株式会社 半導体装置
US8373224B2 (en) * 2009-12-28 2013-02-12 Force Mos Technology Co., Ltd. Super-junction trench MOSFET with resurf stepped oxides and trenched contacts
US8278710B2 (en) * 2010-07-23 2012-10-02 Freescale Semiconductor, Inc. Guard ring integrated LDMOS
JP5772987B2 (ja) 2012-01-12 2015-09-02 トヨタ自動車株式会社 半導体装置とその製造方法
JP5686203B2 (ja) * 2012-03-22 2015-03-18 トヨタ自動車株式会社 半導体装置

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11330496A (ja) * 1998-05-07 1999-11-30 Hitachi Ltd 半導体装置
JP2001217420A (ja) * 2000-02-01 2001-08-10 Mitsubishi Electric Corp 半導体装置
JP2005093550A (ja) * 2003-09-12 2005-04-07 Toshiba Corp 半導体装置
JP2007123570A (ja) * 2005-10-28 2007-05-17 Toyota Industries Corp 半導体装置
JP2013012568A (ja) * 2011-06-29 2013-01-17 Mitsubishi Electric Corp 半導体装置およびその製造方法

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2016121968A1 (ja) * 2015-01-29 2016-08-04 富士電機株式会社 半導体装置
CN106489208A (zh) * 2015-01-29 2017-03-08 富士电机株式会社 半导体装置
JPWO2016121968A1 (ja) * 2015-01-29 2017-04-27 富士電機株式会社 半導体装置
US10304948B2 (en) 2015-01-29 2019-05-28 Fuji Electric Co., Ltd. Semiconductor device
CN106206700A (zh) * 2015-05-27 2016-12-07 丰田自动车株式会社 半导体装置
JP2016225363A (ja) * 2015-05-27 2016-12-28 トヨタ自動車株式会社 半導体装置
DE102016109641B4 (de) 2015-05-27 2021-11-11 Denso Corporation Halbleitergerät
US10985241B2 (en) 2016-10-21 2021-04-20 Toyota Jidosha Kabushiki Kaisha Semiconductor device and production method thereof
JP2025506148A (ja) * 2022-02-10 2025-03-07 ヴィシャイ シリコニックス，エルエルシー 高効率かつ高強度の高電圧シリコンカーバイドパワーデバイスを対象とした設計による適応エッジ終端

Also Published As

Publication number Publication date
JPWO2014125626A1 (ja) 2017-02-02
US20150364541A1 (en) 2015-12-17
CN104995736B (zh) 2018-03-30
CN104995736A (zh) 2015-10-21
US9412809B2 (en) 2016-08-09
DE112013006681T5 (de) 2015-10-29
JP5888465B2 (ja) 2016-03-22
DE112013006681B4 (de) 2022-01-20

Similar Documents

Publication Publication Date Title
JP5888465B2 (ja) 半導体装置とその製造方法
US9576841B2 (en) Semiconductor device and manufacturing method
JP5472309B2 (ja) 半導体装置
US20130334598A1 (en) Semiconductor device and method for manufacturing same
JP5136578B2 (ja) 半導体装置
JP6640691B2 (ja) 半導体装置及びその製造方法
JPWO2013105350A1 (ja) 半導体装置とその製造方法
JP2009176772A (ja) 半導体装置
US10374043B2 (en) Semiconductor device
JP7351086B2 (ja) 絶縁ゲート型半導体装置及びその製造方法
US10204980B2 (en) Semiconductor device and manufacturing method of the same
JP7288827B2 (ja) 半導体装置の製造方法
CN103187440A (zh) 具有横向绝缘栅双极晶体管的半导体器件
US12328914B2 (en) Buried grid with shield in wide band gap material
JP2018006648A (ja) 半導体装置
JP2018037577A (ja) 半導体装置
JP6471811B2 (ja) 半導体装置
JP2019176077A (ja) 半導体装置
JP6299658B2 (ja) 絶縁ゲート型スイッチング素子
CN117015857A (zh) 半导体装置
TWI714683B (zh) 具有超晶格結構的表面優化電晶體
JP6606819B2 (ja) 半導体装置
JP2019160899A (ja) 半導体装置および半導体装置の製造方法
CN105633148A (zh) Mos型功率器件及其形成方法

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 13875296

Country of ref document: EP

Kind code of ref document: A1

ENP Entry into the national phase

Ref document number: 2015500062

Country of ref document: JP

Kind code of ref document: A

WWE Wipo information: entry into national phase

Ref document number: 14766307

Country of ref document: US

WWE Wipo information: entry into national phase

Ref document number: 112013006681

Country of ref document: DE

Ref document number: 1120130066815

Country of ref document: DE

122 Ep: pct application non-entry in european phase

Ref document number: 13875296

Country of ref document: EP

Kind code of ref document: A1