CN117015857A - 半导体装置 - Google Patents

半导体装置 Download PDF

Info

Publication number
CN117015857A
CN117015857A CN202280021502.5A CN202280021502A CN117015857A CN 117015857 A CN117015857 A CN 117015857A CN 202280021502 A CN202280021502 A CN 202280021502A CN 117015857 A CN117015857 A CN 117015857A
Authority
CN
China
Prior art keywords
peripheral
region
electrode
trench
pitch
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202280021502.5A
Other languages
English (en)
Inventor
齐藤昭洋
油谷匡胤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Rohm Co Ltd
Original Assignee
Rohm Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Rohm Co Ltd filed Critical Rohm Co Ltd
Publication of CN117015857A publication Critical patent/CN117015857A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41766—Source or drain electrodes for field effect devices with at least part of the source or drain electrode having contact below the semiconductor surface, e.g. the source or drain electrode formed at least partially in a groove or with inclusions of conductor inside the semiconductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H01L29/407—Recessed field plates, e.g. trench field plates, buried field plates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/4238—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the surface lay-out
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7811—Vertical DMOS transistors, i.e. VDMOS transistors with an edge termination structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
    • H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT

Abstract

半导体装置包括：半导体芯片(12)；形成在半导体芯片(12)的第一主面(12A)上的第一导电膜(51)；形成在半导体芯片(12)的第二主面(12B)上的第四导电膜(54)；形成于半导体芯片(12)的第三杂质区域(123)；形成于有源区域(64)并包含以单元间距(P1)排列的栅极沟槽(15)且在第一导电膜(51)与第四导电膜(54)之间流动电流的纵型的半导体元件构造；形成于外周区域(63)的环状的第一外周沟槽(40)；以及在比第一外周沟槽(40)靠外侧形成于外周区域(63)的多个环状的第二外周沟槽(42)，第一外周沟槽(40)与第二外周沟槽(42)之间的第一外周间距(P2)为单元间距(P1)的2倍以上且4倍以下。

Description

半导体装置
技术领域
本公开涉及半导体装置。
背景技术
例如，专利文献1公开了一种沟槽栅极纵型MOSFET，其包括：形成有源单元阵列以及栅极总线区域的外延层；形成于有源单元阵列的栅极沟槽；形成于栅极沟槽的栅极氧化膜；埋入到栅极沟槽的由多晶硅构成的栅极电极；形成于栅极总线区域且与栅极沟槽连接的沟槽；以及在栅极总线区域以覆盖外延层的表面的方式埋入于沟槽的由多晶硅构成的栅极总线。
现有技术文献
专利文献
专利文献1：日本特表2006－520091号公报
发明内容
发明所要解决的课题
本公开的一个实施方式所涉及的半导体装置的目的是提高耐压可靠性。
用于解决课题的方案
本公开的一个实施方式所涉及的半导体装置包括：半导体芯片，其具有第一主面以及上述第一主面的相反侧的第二主面，且在上述第一主面侧设定有源区域以及上述有源区域的周围的外周区域；第一电极，其形成在上述半导体芯片的上述第一主面上；第二电极，其形成在上述半导体芯片的上述第二主面上；第一导电型的第一区域，其形成于上述半导体芯片，且与上述第二电极电连接；半导体元件构造，其形成于上述有源区域，包含以预定的单元间距排列的单元沟槽、埋入到上述单元沟槽的控制电极、以及形成于上述单元沟槽的侧方的第二导电型的通道区域，且在上述第一电极与上述第二电极之间流动电流；环状的第一外周沟槽，其形成于上述外周区域；第一埋入电极，其埋入于上述第一外周沟槽，且与上述控制电极电连接；第二外周沟槽组，其包含多个环状的第二外周沟槽，该多个环状的第二外周沟槽在比上述第一外周沟槽靠外侧形成于上述外周区域，且从上述第一外周沟槽物理地分离；以及第二埋入电极，其埋入于上述第二外周沟槽，且从上述第一埋入电极电分离，上述第一外周沟槽与上述第二外周沟槽组之间的第一外周间距为上述单元间距的2倍以上且4倍以下。
发明效果
根据本公开的一个实施方式所涉及的半导体装置，能够提高耐压可靠性。
附图说明
图1是本公开的一个实施方式所涉及的半导体装置的示意性的俯视图。
图2是表示图1的有源区域的平面构造的图。
图3是表示图2的III－III剖面的图(第一方式)。
图4是表示图2的III－III剖面的图(第二方式)。
图5是表示图1的外周区域的平面构造的图。
图6是图5的用双点划线VI包围的部分的放大图。
图7是图5的用双点划线VII包围的部分的放大图。
图8是表示图6的VIII－VIII剖面的图。
图9是表示图7的IX－IX剖面的图。
图10是用于比较样品1～4所涉及的半导体元件的耐压的图。
图11是样品5～8所涉及的半导体元件的示意性的俯视图。
图12是样品5所涉及的半导体元件的示意性的剖视图。
图13是样品6所涉及的半导体元件的示意性的剖视图。
图14是样品7所涉及的半导体元件的示意性的剖视图。
图15是样品8所涉及的半导体元件的示意性的剖视图。
图16是样品9所涉及的半导体元件的示意性的俯视图。
图17是样品9所涉及的半导体元件的示意性的剖视图。
图18是样品10所涉及的半导体元件的示意性的俯视图。
图19是样品10所涉及的半导体元件的示意性的剖视图。
图20是样品11所涉及的半导体元件的示意性的俯视图。
图21是样品11所涉及的半导体元件的示意性的剖视图。
图22是样品12所涉及的半导体元件的示意性的剖视图。
图23是用于比较样品5～7以及样品9～11所涉及的半导体元件的耐压的图。
图24是表示样品5所涉及的半导体元件的外周区域中的耗尽层的延伸的示意性的图。
图25是表示样品6所涉及的半导体元件的外周区域中的耗尽层的延伸的示意性的图。
图26是表示样品7所涉及的半导体元件的外周区域中的耗尽层的延伸的示意性的图。
图27是表示样品9所涉及的半导体元件的外周区域中的耗尽层的延伸的示意性的图。
图28是表示样品10所涉及的半导体元件的外周区域中的耗尽层的延伸的示意性的图。
图29是表示样品11所涉及的半导体元件的外周区域中的耗尽层的延伸的示意性的图。
图30是样品13所涉及的半导体元件的示意性的剖视图。
图31是样品14所涉及的半导体元件的示意性的剖视图。
图32是样品15所涉及的半导体元件的示意性的剖视图。
图33是样品16所涉及的半导体元件的示意性的剖视图。
图34是表示第一外周间距与设备耐压的关系的图。
图35是表示第二外周间距与设备耐压的关系的图。
图36是表示第三外周间距与设备耐压的关系的图。
图37是本公开的一个实施方式所涉及的半导体元件的示意性的剖视图。
具体实施方式
以下，参照附图对本公开的实施方式进行详细说明。
此外，在以下的详细的说明中，虽然存在多个标注了序数的名称的构成要素，但该序数与技术方案所述的构成要素的序数未必一致。
[半导体装置1的整体结构]
图1是本公开的一个实施方式所涉及的半导体装置1的示意性的俯视图。为了明确化，在图1中，用想象线(虚线)示出封装件4，用实线示出其它结构。
半导体装置1包含引线框2、半导体元件3、以及封装件4。
引线框2形成为金属制的板状。引线框2从俯视时呈矩形形状的Cu等薄壁金属板通过冲裁加工、切取加工、弯曲加工等而形成。因而，引线框2的原材料的主要的成分是Cu。此外，引线框2的原材料不限定于此。
引线框2也可以包含芯片焊盘部21、第一引线部22、第二引线部23、以及第三引线部24。在该实施方式中，第一引线部22、第二引线部23以及第三引线部24也可以分别称为源极引线部、栅极引线部以及漏极引线部。另外，第一引线部22、第二引线部23以及第三引线部24具有从封装件4露出且与半导体装置1的外部电路连接的部分，因此也可以称为第一端子(源极端子)、第二端子(栅极端子)以及第三端子(漏极端子)。
芯片焊盘部21具有四边形状，该四边形状具有在俯视时在第一方向X上延伸的一对第一边211A、211B、以及在与第一方向X交叉的方向(在该实施方式中为正交的方向)上延伸的一对第二边212A、212B。
第一引线部22、第二引线部23以及第三引线部24配置于芯片焊盘部21的周围。在该实施方式中，第一引线部22、第二引线部23以及第三引线部24与芯片焊盘部21的第一边211A、211B相邻地配置。更具体而言，第一引线部22以及第二引线部23与芯片焊盘部21的一方的第一边211A相邻地配置，第三引线部24与芯片焊盘的另一方的第一边211B相邻地配置。也就是，第一引线部22以及第二引线部23隔着芯片焊盘部21配置在第三引线部24的相反侧。
第一引线部22从芯片焊盘部21分离地形成。第一引线部22也可以包含第一焊盘部221和第一引线222。在俯视时，第一焊盘部221沿芯片焊盘部21的第一边211A形成为长条的大致长方形状。第一引线222与第一焊盘部221一体地形成，从第一焊盘部221向与第一焊盘部221的长度方向交叉的方向延伸。第一引线222形成有多个(在该实施方式中为三个)。多个第一引线222沿共同的第一焊盘部221的长度方向相互空出间隔地排列，且与该共同的第一焊盘部221连接。
第二引线部23从芯片焊盘部21以及第一引线部22分离地形成。第二引线部23也可以包含第二焊盘部231和第二引线232。第二焊盘部231沿芯片焊盘部21的第一边211A形成为长条的大致长方形状。第二引线232与第二焊盘部231一体地形成，从第二焊盘部231向与第二焊盘部231的长度方向交叉的方向延伸。第二引线232相对于第二焊盘部231一对一地连接。在该实施方式中，第二引线部23配置于芯片焊盘部21的一方的第一边211A的一方的端部(芯片焊盘部21的一个角部)附近，第一引线部22从该端部朝向另一方的端部沿芯片焊盘部21的第一边211A延伸。
第三引线部24与第一引线部22以及第二引线部23不同，与芯片焊盘部21一体地形成。第三引线部24从芯片焊盘部21的另一方的第一边211B向与该第一边211B交叉的方向延伸。第三引线部24形成有多个(在该实施方式中为四个)。多个第三引线部24沿芯片焊盘部21的第一边211B相互空出间隔地排列。
半导体元件3配置在引线框2的芯片焊盘部21上，且支撑于芯片焊盘部21。半导体元件3在俯视时具有四边形状，该四边形状具有一对第一端面31A、31B和一对第二端面32A、32B，且比芯片焊盘部21小。在该实施方式中，半导体元件3以第一端面31A、31B与芯片焊盘部21的第一边211A、211B平行且第二端面32A、32B与芯片焊盘部21的第二边212A、212B平行的方式配置在芯片焊盘部21上。芯片焊盘部21的第一边211A、211B与半导体元件3的第一端面31A、31B之间的第一距离D1比芯片焊盘部21的第二边212A、212B与半导体元件3的第二端面32A、32B之间的第二距离D2窄。例如，第一距离D1也可以为第二距离D2的1/2以下。
在半导体元件3的一方面(在该实施方式中，上表面)上形成有作为表面电极的一例的导电膜5和绝缘膜6。导电膜5由绝缘膜6局部地覆盖。在图1中，导电膜5中被绝缘膜6覆盖的部分由影线区域示出，从绝缘膜6露出的部分由白色的区域示出。导电膜5是后述的第一丝线8以及第二丝线10连接的部分，也可以称为电极膜、表面电极膜。
导电膜5形成于半导体元件3的上表面的大致全域。导电膜5也可以包含第一导电膜51、第二导电膜52、以及第三导电膜53。第一导电膜51、第二导电膜52以及第三导电膜53相互分离地形成。
第一导电膜51形成有多个。多个第一导电膜51在沿半导体元件3的第二端面32A、32B的方向上彼此相邻地形成，在相邻的第一导电膜51之间形成有间隙区域61。另外，第一导电膜51的周围的区域也可以是外周区域63。也就是，在将第一导电膜51的形成区域(由第一导电膜51覆盖的区域)称为有源区域64的情况下，外周区域63也可以是包围该有源区域64的外周区域63。另外，在该实施方式中，外周区域63是沿半导体元件3的外周形成的环状。
在该实施方式中，各第一导电膜51沿半导体元件3的第一端面31A、31B形成为长条的俯视长方形状。第一导电膜51的一部分从绝缘膜6露出作为第一焊盘7。
在第一焊盘7连接有第一丝线8。在该实施方式中，第一丝线8由以Cu为主要成分的所谓Cu丝线构成。作为以Cu为主要成分的丝线，例如可列举由Cu单体(例如，Cu的纯度为99.99％以上)构成的丝线、Cu与其它合金成分合金化的Cu合金的丝线、Cu单体丝线、Cu合金丝线被导电层包覆的丝线等。作为Cu合金丝线的合金成分例如可列举Ag、Au、Al、Ni、Be、Fe、Ti、Pd、Zn、Sn等。另外，作为导电层包覆Cu丝线的包覆成分，例如可列举Pd等。此外，第一丝线8也可以使用Au丝线、Al丝线作为变形例。在使用Au丝线作为接合引线的情况下，Au因高成本而且价格变动，成本不稳定，在高温环境下，因金与铝间的化合物成长，容易产生丝线剥离。另外，在使用Al丝线作为接合引线的情况下，铝的熔点比较低，在高温环境下，容易再结晶。通过使用Cu丝线作为第一丝线8，与使用Au丝线、Al丝线的情况相比，能够提供可靠性高的半导体装置。第一丝线8例如为Cu丝线的情况下，也可以具有18μm以上且50μm以下的直径。
第一丝线8将第一焊盘7与第一引线部22的第一焊盘部221连接。第一丝线8也可以包含长丝线81、以及比长丝线81短的短丝线82。长丝线81也可以与相邻的一对第一焊盘7中远离第一引线部22的一侧的第一焊盘7连接。另一方面，短丝线82也可以与该一对第一焊盘7中离第一引线部22较近的一侧的第一焊盘7连接。
长丝线81以及短丝线82分别设有多条，也可以沿第一焊盘部221的长度方向交替地配置。另外，长丝线81的第一焊盘部221侧的接合部811、以及短丝线82的第一焊盘部221侧的接合部821分别相对于与第一焊盘部221的长度方向交叉的宽度方向而偏于一方侧以及另一方侧地配置。由此，长丝线81的接合部811与短丝线82的接合部821相互偏移地配置，能够防止相互接触。其结果，能够实现第一引线部22的省空间化。
第二导电膜52也可以一体地包含焊盘电极部521和指电极部522。焊盘电极部521形成于外周区域63，在该实施方式中，配置于半导体元件3的一个角部。指电极部522从焊盘电极部521沿半导体元件3的周缘部形成于外周区域63。在该实施方式中，指电极部522以包围第一导电膜51的方式沿半导体元件3的第一端面31A、31B以及第二端面32A、32B形成。另外，指电极部522也可以形成于相邻的第一导电膜51之间的间隙区域61。由此，各第一导电膜51被指电极部522个别地包围。
指电极部522被绝缘膜6覆盖，另一方面，焊盘电极部521的一部分从绝缘膜6露出作为第二焊盘9。
在第二焊盘9连接有第二丝线10。第二丝线10也可以由与第一丝线8相同的材料形成。也就是，在该实施方式中，第二丝线10也可以由以Cu为主要成分的所谓Cu丝线构成，但也可以使用Au丝线、Al丝线作为变形例。另外，第二丝线10也可以具有与第一丝线8相同的直径。也就是，第二丝线10例如为Cu丝线的情况下，也可以具有18μm以上且50μm以下的直径。
第二丝线10将第二焊盘9与第二引线部23的第二焊盘部231连接。第二丝线10也可以具有比第一丝线8的短丝线82短的长度。
第三导电膜53在比第二导电膜52靠外侧，沿半导体元件3的周缘部形成于外周区域63。在该实施方式中，第三导电膜53以包围第二导电膜52的方式沿半导体元件3的第一端面31A、31B以及第二端面32A、32B形成为闭环状。
封装件4覆盖半导体元件3、第一丝线8、第二丝线10以及引线框2的一部分，也可以称为封固树脂。封装件4由具有绝缘性的原材料构成。在该实施方式中，封装件4例如由黑色的环氧树脂构成。
[有源区域64的构造]
图2是表示图1的有源区域64的平面构造的局部的放大图。图3以及图4是表示图2的III－III剖面的图，分别表示第二杂质区域122的第一方式以及第二方式。
半导体装置1具备半导体芯片12、第一杂质区域121(源极)、第二杂质区域122(主体)、第三杂质区域123(漏极)、栅极沟槽15(单元沟槽)、栅极绝缘膜16、栅极电极13(控制电极)、层间绝缘膜17、源极接触部18、以及第一接触插头11。
半导体芯片12形成半导体元件3的外形，例如是单晶的半导体材料形成为芯片状(长方体形状)的构造体。半导体芯片12由Si、SiC等的半导体材料形成。半导体芯片12具有第一主面12A和第一主面12A的相反侧的第二主面12B。第一主面12A是形成有功能设备的设备面。第二主面12B是未形成功能设备的非设备面。在该实施方式中，半导体芯片12也可以包含半导体基板127以及外延层129。
半导体基板127支撑外延层129。半导体基板127也可以是形成于半导体芯片12的第二主面12B的表层部的p型的杂质区域。半导体基板127的厚度例如也可以为50μm以上且300μm以下。半导体基板127的p型杂质浓度也可以为1×1018cm－3以上且1×1020cm－3以下。
如图3以及图4所示，第一杂质区域121是在第一导电膜51的下方选择性地形成于半导体芯片12的第一主面12A的表层部的p型的杂质区域。第一杂质区域121的p型杂质浓度为1×1018cm－3以上且1×1020cm－3以下。另外，在该实施方式中，第一杂质区域121也可以称为p型的源极区域。
第二杂质区域122是形成于半导体芯片12的第一主面12A的表层部的n型的杂质区域。在有源区域64中，第二杂质区域122从第一主面12A向第二主面12B侧空出间隔地形成为与第一杂质区域121相接。也就是，第二杂质区域122隔着第一杂质区域121而与第一主面12A对置。第二杂质区域122的n型杂质浓度也可以为1×1015cm－3以上且1×1019cm－3以下。另外，第二杂质区域122是在有源区域64中形成有通道的区域，因此也可以称为n型的通道区域125。换言之，通道区域125也可以称为主体区域。
通道区域125也可以包含：形成栅极沟槽15的侧面的侧部124；以及从侧部124的下端以远离栅极沟槽15的侧面的方式向第二主面12B侧伸出的凸状的底部126。如图3所示，通道区域125的底部126也可以隔着由第三杂质区域123的一部分构成的间隙128而与栅极沟槽15对置。也就是，通道区域125的底部126也可以位于比栅极沟槽15的下端152靠第一主面12A侧。另一方面，如图4所示，通道区域125的底部126也可以位于比栅极沟槽15的下端152靠第二主面12B侧。该情况下，通道区域125的底部126也可以比栅极沟槽15的下端152更向第二主面12B侧突出。
第三杂质区域123是形成于半导体芯片12的第一主面12A的表层部的p型的杂质区域。第三杂质区域123以与通道区域125相接的方式形成。第三杂质区域123具有3.5Ω·cm以上且4.5Ω·cm以下的比电阻。由此，半导体装置1也可以具有100V以上的耐压。在此，“耐压”也可以定义为，例如在未对栅极电极13施加电压的断开状态下，能够在源极－漏极间(第一导电膜51与第四导电膜54之间)在半导体元件3不击穿的范围内施加的最大电压。
第三杂质区域123也可以由外延层129构成。第三杂质区域123的p型杂质浓度比半导体基板127以及第一杂质区域121的p型杂质浓度低，例如也可以为1×1015cm－3以上且1×1018cm－3以下。第三杂质区域123(外延层129)的厚度也可以为1μm以上且500μm以下。另外，在该实施方式中，第三杂质区域123也可以称为p型的漂移区域、p型的漏极区域。
栅极沟槽15是贯通第一杂质区域121以及通道区域125且到达第三杂质区域123的凹部。如图2所示，栅极沟槽15通过包围第一杂质区域121、通道区域125以及第三杂质区域123来划分包含上述区域121、122、123的晶体管单元14(半导体元件构造)。在该实施方式中，如图2所示，晶体管单元14选择性地形成于第一导电膜51的下方区域。也就是，晶体管单元14被第一导电膜51覆盖，而未被第二导电膜52以及第三导电膜53覆盖。
在图2中，晶体管单元14的排列图案是交错状。虽然未图示，但晶体管单元14的排列图案也可以是行列状、条纹状。在图2所示的俯视下，各晶体管单元14形成为四边形状，在该实施方式中，形成为长方形状。
栅极沟槽15形成于如上述那样排列的多个晶体管单元14之间。栅极沟槽15形成为朝向栅极沟槽15的深度方向而开口宽度W1逐渐变窄的锥形形状。栅极沟槽15的宽度W1例如在栅极沟槽15的开口端也可以为0.17μm以上且0.22μm以下。另外，如图3以及图4所示，相邻的栅极沟槽15的间距P1例如为1μm以下。如图2所示，在栅极沟槽15以分别包围多个晶体管单元14的方式相连的情况下，栅极沟槽15的间距P1例如也可以是隔着一个晶体管单元14而对置的栅极沟槽15间的距离。另外，栅极沟槽15的深度D1例如也可以为0.8μm以上且1.2μm以下。
如图3以及图4所示，栅极绝缘膜16覆盖栅极沟槽15的内表面。另外，栅极绝缘膜16覆盖半导体芯片12的第一主面12A。栅极绝缘膜16例如由包含SiO2、SiN等的具有绝缘性的材料形成。栅极绝缘膜16整体中形成于有源区域64的部分、形成于栅极沟槽15的内表面的部分也可以为了与后述的第二绝缘膜162以及第三绝缘膜163区别而称为栅极绝缘膜16的第一绝缘膜161。
栅极电极13收纳(埋入)于栅极沟槽15。通过设为这样的构造，与平面构造比较，能够细微化以及低接通电阻化。另外，栅极电极13通过由栅极绝缘膜16与半导体芯片12绝缘，从而防止产生泄漏电流。栅极电极13是包含多晶硅等的具有导电性的材料。多晶硅由于熔点与单晶硅大致相等，因此使用多晶硅作为栅极电极13，从而在栅极电极13形成后的工序中没有温度引起的工序的限制。
栅极电极13经由栅极绝缘膜16而与通道区域125对置。在通道区域125中，与栅极电极13对置的侧部124是通道部。通过向栅极电极13施加电压，在通道区域125的侧部124感应载体(在该实施方式中为电子)而形成通道，从而第一杂质区域121与第三杂质区域123之间导通。也就是，在半导体装置1中，通过晶体管单元14以及栅极电极13，形成在半导体芯片12的厚度方向上流动电流的纵型的元件构造。
如图3以及图4所示，栅极电极13也可以具有与半导体芯片12的第一主面12A为同一面或者向第二主面12B侧凹陷的上表面131。在半导体芯片12的第一主面12A上，以覆盖栅极绝缘膜16以及栅极电极13的方式形成有层间绝缘膜17。层间绝缘膜17将栅极电极13与第一导电膜51绝缘。因此，栅极电极13成为由栅极绝缘膜16以及层间绝缘膜17覆盖的结构。层间绝缘膜17是包含SiO2、SiN等的具有绝缘性的材料。
参照图2～图4，源极接触部18形成于各晶体管单元14。在该实施方式中，在各晶体管单元14分别形成有一个源极接触部18，但也可以在各晶体管单元14形成有多个。源极接触部18沿俯视呈长方形状的晶体管单元14的长度方向形成为长条的俯视呈长方形状。
参照图3以及图4，源极接触部18是贯通层间绝缘膜17、栅极绝缘膜16、以及第一杂质区域121，且到达通道区域125的凹部。源极接触部18形成为朝向源极接触部18的深度方向而开口宽度逐渐变窄的锥形形状。另外，相邻的源极接触部18的间距与栅极沟槽15的间距P1相同，例如为1μm以下。
第一接触插头11经由第一阻隔膜191埋入于源极接触部18。通过采用这样的结构，能够提供缓和栅极沟槽15的底部的电场集中且提高了可靠性的半导体装置1。
第一阻隔膜191抑制形成第一接触插头11的材料向层间绝缘膜17扩散。在该实施方式中，第一接触插头11包含W(钨)，第一阻隔膜191也可以包含含有Ti的材料(例如，Ti的单一层构造、或者Ti以及TiN的层叠构造)。第一阻隔膜191的厚度例如为以上且/>以下。
第一阻隔膜191形成为其一方面以及另一方面模仿源极接触部18的内表面以及层间绝缘膜17的上表面，与第一杂质区域121以及通道区域125直接导通。另外，第一阻隔膜191横穿相邻的晶体管单元14的边界即栅极沟槽15的上方区域并连续。
第一接触插头11经由第一阻隔膜191而与第一杂质区域121以及通道区域125导通。第一接触插头11具有相对于层间绝缘膜17的上表面而向半导体芯片12的第一主面12A侧凹陷的上表面111。
第一导电膜51形成于层间绝缘膜17上。第一导电膜51也可以基于其电的连接对象而称为源极电极膜。第一导电膜51经由第一接触插头11以及第一阻隔膜191而与第一杂质区域121以及通道区域125导通。第一导电膜51例如由包含Al的材料构成，在该实施方式中，由AlCu构成。
如上所述，第一接触插头11的上表面111相对于层间绝缘膜17的上表面凹陷。因此，也可以在第一导电膜51的上表面，在第一导电膜51的层叠方向上，且在与上表面111对置的位置形成有凹部511。
在半导体芯片12的第二主面12B，形成有与第三杂质区域123连接的第四导电膜54。第四导电膜54是全部的晶体管单元14的共同的电极，也可以称为漏极电极层。
[外周区域63的构造]
图5是表示图1的外周区域63的平面构造的图，是放大表示图1的半导体元件3的角部的图。图6是图5的用双点划线VI包围的部分的放大图。图7是图5的用双点划线VII包围的部分的放大图。图8是表示图6的VIII－VIII剖面的图。图9是表示图7的IX－IX剖面的图。
首先，参照图8以及图9，作为外周区域63中的杂质区域，半导体装置1具有上述的第二杂质区域122以及第三杂质区域123。第二杂质区域122从半导体芯片12的第一主面12A露出。
在外周区域63中，半导体装置1具备第一外周沟槽40、连接沟槽41、第二外周沟槽42、栅极绝缘膜16、第一埋入电极43、连接电极44、第二埋入电极45、以及第二接触插头46。
第一外周沟槽40是贯通第二杂质区域122且到达第三杂质区域123的凹部。第一外周沟槽40形成为包围形成于有源区域64的晶体管单元14的集合体的环状(也参照图11、图16、图18以及图20)。第一外周沟槽40被第二导电膜52(指电极部522)覆盖。
参照图8以及图9，第一外周沟槽40形成为朝向第一外周沟槽40的深度方向而开口宽度W2逐渐变窄的锥形形状。第一外周沟槽40的宽度W2比栅极沟槽15的宽度W1大，例如也可以在第一外周沟槽40的开口端为0.5μm以上且1.0μm以下。另外，第一外周沟槽40的深度D2比栅极沟槽15的深度D1大，例如也可以为1.0μm以上且1.4μm以下。
参照图5，第一外周沟槽40包含沿第一方向X延伸的第一直线部401、沿第二方向Y延伸的第二直线部402、以及将第一直线部401与第二直线部402连接的拐角部403。也就是，在该实施方式中，第一外周沟槽40也可以形成为平面时呈四边环状。拐角部403也可以是第一直线部401与第二直线部402的交叉部。拐角部403具有以朝向外周区域63的外侧变凸的方式弯曲的形状。例如、拐角部403也可以以具有预定的曲率半径R(例如，15μm以上且50μm以下)的方式弯曲。
连接沟槽41是将栅极沟槽15与第一外周沟槽40连接的凹部。连接沟槽41跨越有源区域64与外周区域63之间而形成(也参照图11、图16、图18以及图20)。换言之，连接沟槽41横穿有源区域64与外周区域63的边界部(例如，如图5所示，第一导电膜51与第二导电膜52之间的间隙区域19)。在该实施方式中，如图5所示，连接沟槽41从形成晶体管单元14的集合体的外周的环状的外侧栅极沟槽151分别沿第一方向X以及第二方向Y延伸，且与第一外周沟槽40的第一直线部401以及第二直线部402连接。
连接沟槽41包含相互平行的条纹状的多个连接沟槽41，各连接沟槽41也可以在第一外周沟槽40的不同的位置连接。例如，参照图6，连接沟槽41也可以包含在第一连接部位411与第一外周沟槽40连接的第一连接沟槽41A、在第二连接部位412与第一外周沟槽40连接的第二连接沟槽41B、以及在第三连接部位413与第一外周沟槽40连接的第三连接沟槽41C。第一～第三连接部位411～413也可以分别是通过第一～第三连接沟槽14A～14C与第一外周沟槽40以T字状交叉而形成的交叉部分。
在此，第一外周沟槽40包含多个第一外周沟槽40。在该实施方式中，第一外周沟槽40也可以包含内侧沟槽404和外侧沟槽405。如图5以及图6所示，内侧沟槽404包围形成于有源区域64的晶体管单元14的集合体，与连接沟槽41物理地连接(也参照图11、图16、图18以及图20)。连接沟槽41选择性地与内侧沟槽404以及外侧沟槽405中的内侧沟槽404连通，而不与外侧沟槽405连通。外侧沟槽405是包围内侧沟槽404的环状，从内侧沟槽404空出间隔地形成于外侧，从内侧沟槽404物理地独立(也参照图11、图16、图18以及图20)。
第二外周沟槽42是贯通第二杂质区域122且到达第三杂质区域123的凹部。第二外周沟槽42形成为在比第一外周沟槽40靠外侧从第一外周沟槽40物理地独立，形成为包围形成于有源区域64的晶体管单元14的集合体的环状(也参照图11、图16、图18以及图20)。在该实施方式中，第二外周沟槽42隔着第二杂质区域122而与第一外周沟槽40(在该实施方式中，外侧沟槽405)对置。参照图5，第二外周沟槽42形成有多条。多条第二外周沟槽42也可以称为第二外周沟槽组42。多条第二外周沟槽42中，在俯视时，其中的几条被第二导电膜52(指电极部522)覆盖(重叠)，剩余的形成于第二导电膜52与第三导电膜53的边界部(例如，如图5所示，第二导电膜52与第三导电膜53之间的间隙区域20)，也可以包围第二导电膜52。
参照图8以及图9，第二外周沟槽42形成为朝向第二外周沟槽42的深度方向而开口宽度W3逐渐变窄的锥形形状。第二外周沟槽42的宽度W3比栅极沟槽15的宽度W1大，而且比第一外周沟槽40的宽度W2小。第二外周沟槽42的宽度W3例如也可以在第二外周沟槽42的开口端为0.23μm以上且0.28μm以下。第二外周沟槽42的深度D3也可以比第一外周沟槽40的深度D2小，例如为0.8μm以上且1.2μm以下。
参照图5，第二外周沟槽42也可以是沿第一外周沟槽40形成的俯视时呈四边环状。第二外周沟槽42包含沿第一方向X延伸的第一直线部423、沿第二方向Y延伸的第二直线部424、以及将第一直线部423与第二直线部424连接的拐角部425。也就是，在该实施方式中，第二外周沟槽42也可以形成为俯视时呈四边环状。拐角部425也可以是第一直线部423与第二直线部424的交叉部。拐角部425具有以朝向外周区域63的外侧变凸的方式弯曲的形状。
参照图8以及图9，在外周区域63，栅极绝缘膜16覆盖第一外周沟槽40的内表面以及第二外周沟槽42的内表面，并且覆盖半导体芯片12的第一主面12A。栅极绝缘膜16整体中形成于第一外周沟槽40的内表面以及第二外周沟槽42的内表面的部分也可以分别称为第二绝缘膜162以及第三绝缘膜163。也就是，在该实施方式中，形成于有源区域64的第一绝缘膜161和形成于外周区域63的第二绝缘膜162以及第三绝缘膜163经由第一主面12A上的栅极绝缘膜16而一体地形成。另外，虽然省略了图示，但连接沟槽41的内表面也由栅极绝缘膜16覆盖。
第一埋入电极43收纳(埋入)于第一外周沟槽40。第一埋入电极43也可以是与栅极电极13相同的材料。也就是，第一埋入电极43是包含多晶硅等的具有导电性的材料。多晶硅由于熔点与单晶硅大致相等，因此使用多晶硅作为第一埋入电极43，从而在第一埋入电极43形成后的工序中没有温度引起的工序的限制。第一埋入电极43经由第二绝缘膜162而与第二杂质区域122对置。如图8以及图9所示，第一埋入电极43也可以具有相对于半导体芯片12的第一主面12A向第二主面12B侧凹陷的上表面431。
参照图6，连接电极44收纳(埋入)于连接沟槽41。连接电极44也可以是与栅极电极13相同的材料。也就是，连接电极44是包含多晶硅等的具有导电性的材料。多晶硅由于熔点与单晶硅大致相等，因此使用多晶硅作为连接电极44，从而在连接电极44形成后的工序中没有温度引起的工序的限制。虽然省略了图示，但连接电极44与第一埋入电极43相同，经由形成于连接沟槽41的内表面的栅极绝缘膜16而与第二杂质区域122对置。连接电极44与栅极电极13以及内侧沟槽404内的第一埋入电极43一体地形成，由此将栅极电极13与第一埋入电极43电连接。
第二埋入电极45收纳(埋入)于第二外周沟槽42。第二埋入电极45也可以是与栅极电极13相同的材料。也就是，第二埋入电极45是包含多晶硅等的具有导电性的材料。多晶硅由于熔点与单晶硅大致相等，因此使用多晶硅作为第二埋入电极45，从而在第二埋入电极45形成后的工序中没有温度引起的工序的限制。第二埋入电极45经由第三绝缘膜163而与第二杂质区域122对置。第二埋入电极45从栅极电极13以及第一埋入电极43电分离，在该实施方式中，是电浮动的电极。如图8以及图9所示，第二埋入电极45也可以具有与半导体芯片12的第一主面12A为同一面或者向第二主面12B侧凹陷的上表面451。
层间绝缘膜17以覆盖栅极绝缘膜16、第一埋入电极43、连接电极44以及第二埋入电极45的方式形成。层间绝缘膜17具有第一埋入电极43、连接电极44及第二埋入电极45、以及第二导电膜52。
在层间绝缘膜17形成有接触孔47。接触孔47在第一外周沟槽40的深度方向上到达第一埋入电极43的中间部。因此，接触孔47的侧面也可以包含：由绝缘区域构成的第一侧面48(上侧侧面)，其由层间绝缘膜17形成；以及由导电区域构成的第二侧面49(下侧侧面)，其由第一埋入电极43形成。另外，在接触孔47的第二侧面49，也可以在第一埋入电极43内以接触孔47的宽度阶段性地变窄的方式形成有台阶50。
接触孔47形成于第一外周沟槽40的第一直线部401以及第二直线部402。在此，参照图6，对形成于第二直线部402的接触孔47的构造进行说明，但以下的说明也能够应用于第一直线部401。
接触孔47在第二直线部402中形成于避开连接沟槽41的连接部位(在图6中为第一～第三连接部位411～413)的位置。具体而言，接触孔47形成于彼此相邻的连接部位411～413之间的第一外周沟槽40的部分。在第一～第三连接部位411～413中，第一外周沟槽40的侧面置换为连接沟槽41，因此产生具有比第一外周沟槽40的宽度W2大的宽度W2′的部分。沟槽的宽度越大，则埋入电极(例如多晶硅)的埋入性越下降，有埋入后产生称为气孔的空洞状的缺陷的可能性。例如，在图6的例子中，在第一～第三连接部位411～413的中央部附近，在第一埋入电极43可产生缺陷。因此，通过避开第一～第三连接部位411～413地形成接触孔47，从而能够相对于第一埋入电极43良好地连接第二接触插头46。
第二接触插头46经由第二阻隔膜192埋入于接触孔47。第二阻隔膜192抑制形成第二接触插头46的材料在层间绝缘膜17扩散。在该实施方式中，第二接触插头46包含W(钨)，第二阻隔膜192也可以包含含有Ti的材料(例如，Ti的单一层构造、或者Ti以及TiN的层叠构造)。第二阻隔膜192的厚度例如为以上且/>以下。
第二阻隔膜192形成为其一方面以及另一方面模仿接触孔47的内表面以及层间绝缘膜17的上表面，且与第一埋入电极43直接导通。第二接触插头46经由第二阻隔膜192而与第一埋入电极43导通。第二接触插头46具有相对于层间绝缘膜17的上表面而向半导体芯片12的第一主面12A侧凹陷的上表面461。
第二导电膜52形成于层间绝缘膜17上。第二导电膜52也可以基于其电的连接对象而称为栅极电极膜。第二导电膜52经由第二接触插头46、第二阻隔膜192、内侧沟槽404内的第一埋入电极43以及连接电极44而与栅极电极13导通。第二导电膜52例如由包含Al的材料构成，在该实施方式中，由AlCu构成。此外，外侧沟槽405内的第一埋入电极43不与连接电极44物理地连接。然而，外侧沟槽405内的第一埋入电极43经由第二接触插头46而与第二导电膜52电连接，因此经由第二导电膜52、内侧沟槽404内的第一埋入电极43以及连接电极44而与栅极电极13电连接。也就是，内侧沟槽404以及外侧沟槽405内的第一埋入电极43双方保持为第二导电膜52的电位(栅极电位)。
如上所述，第二接触插头46的上表面461相对于层间绝缘膜17的上表面凹陷。因此，也可以在第二导电膜52的上表面，在第二导电膜52的层叠方向上，在与上表面461对置的位置形成有凹部520。
[通道区域125的深度与泄漏电流的关系]
图10是用于比较样品1～4所涉及的半导体装置的耐压的图。图10的横轴表示施加于源极－漏极间的反方向电压(漏极电压VD)的大小，表示越靠横轴的右侧则反方向电压的绝对值越大。图10的纵轴表示在源极－漏极间施加了反方向电压时的泄漏电流(漏极电流ID)的大小，表示越靠纵轴的上侧则泄漏电流越大。
参照图10，模拟验证了泄漏电流如何根据通道区域125的深度来变化。具体而言，对通道区域125的深度相互不同的样品1～4的泄漏电流进行了比较。例如，在图3以及图4中，通道区域125的深度也可以是从半导体芯片12的第一主面12A至通道区域125的底部126的下端为止的深度DC1(图3)以及深度DC2(图4)。通道区域125的深度例如能够通过利用离子注入以及热扩散在第三杂质区域123(后述的外延层129)形成第二杂质区域122时、变更离子注入的加速电压来进行控制。作为离子注入的注入对象的第三杂质区域123的比电阻在此为3.5Ω·cm以上且4.5Ω·cm以下。
样品1的设定为，具有通过相对于第三杂质区域123在180keV以及70keV这两阶段注入n型杂质(在该实施方式中为P(磷))并进行热扩散而形成的通道区域125。样品2的设定为，具有通过相对于第三杂质区域123在180keV以及140keV这两阶段注入n型杂质(在该实施方式中为P(磷))并进行热扩散而形成的通道区域125。如图3所示，样品1以及2的通道区域125例如也可以具有位于比栅极沟槽15的下端152靠第一主面12A侧的底部126。
样品3的设定为，具有通过相对于第三杂质区域123在280keV以及140keV这两阶段注入n型杂质(在该实施方式中为P(磷))并进行热扩散而形成的通道区域125。样品4的设定为，具有通过相对于第三杂质区域123在280keV、140keV以及70keV这三阶段注入n型杂质(在该实施方式中为P(磷))并进行热扩散而形成的通道区域125。如图4所示，样品3以及4的通道区域125例如具有位于比栅极沟槽15的下端152靠第二主面12B侧的底部126。
参照图10对样品1～4的泄漏电流进行比较可知，样品1以及2的泄漏电流与样品3以及4的泄漏电流相比，遍及反方向电压的施加范围整体较小。因此，在降低泄漏电流的观点中，通道区域125的底部126的深度位置优选相对于栅极沟槽15的下端152比第二主面12B侧(图4)靠第一主面12A侧(图3)。在该实施方式中，为了对半导体装置1赋予100V以上的耐压，第三杂质区域123的比电阻为3.5Ω·cm以上且4.5Ω·cm以下，比较高。因此，离子注入后的n型杂质离子的扩散范围容易变大，与栅极沟槽15的下端152相比，通道区域125容易突出。因此，如样品1以及2那样，通过降低离子注入时的加速电压，能够降低泄漏电流。也就是，作为降低泄漏电流的一个方法，能够提供第二杂质区域122的离子注入时的加速电压的低加速化。
[外周区域63的构造与泄漏电流以及设备耐压的关系]
以下，对半导体元件3的外周区域63的构造带给泄漏电流以及设备耐压的影响进行说明。
＜第二杂质区域122的第一导电型区域130的形成引起的泄漏电流的降低效果＞
以下，基于样品5～11，对通过在外周区域63的第二杂质区域122形成第一导电型区域130来降低泄漏电流进行说明。
图11是样品5～8所涉及的半导体元件3的示意性的俯视图。图12是样品5所涉及的半导体元件3的示意性的剖视图。图13是样品6所涉及的半导体元件3的示意性的剖视图。图14是样品7所涉及的半导体元件3的示意性的剖视图。图15是样品8所涉及的半导体元件3的示意性的剖视图。图16是样品9所涉及的半导体元件3的示意性的俯视图。图17是样品9所涉及的半导体元件3的示意性的剖视图。图18是样品10所涉及的半导体元件3的示意性的俯视图。图19是样品10所涉及的半导体元件3的示意性的剖视图。图20是样品11所涉及的半导体元件3的示意性的俯视图。图21是样品11所涉及的半导体元件3的示意性的剖视图。在图11、图16、图18以及图20中，省略了比半导体芯片12的第一主面12A靠上方的构造来示出。
在图11～图21中，选择性地示出第二杂质区域122的第一导电型区域130的形成引起的泄漏电流的降低效果的说明所需要的结构，省略了例如栅极绝缘膜16等。
首先，参照图11～图21，对半导体元件3的外周区域63的构造中与样品5～11共同的构造进行说明。
如上所述，半导体芯片12具有第一主面12A和第一主面12A的相反侧的第二主面12B。在外周区域63中，在半导体芯片12的第一主面12A侧的表层部形成有第三杂质区域123，在第三杂质区域123的表层部形成有第二杂质区域122。
如图11、图16、图18以及图20所示，第二杂质区域122是从有源区域64朝向外周区域63遍及第三杂质区域123的表层部整体而连续地形成的阱区域。在此，第二杂质区域122从有源区域64遍及外周区域63而连续地形成表示，相同的导电型的杂质区域从有源区域64的通道区域125沿着半导体芯片12的沿第一主面12A的横方向连续。例如，第二杂质区域122在俯视时除了第一导电型区域130、第一外周沟槽40以及第二外周沟槽42的形成部分以外，也可以形成于第一主面12A的整体。
第二杂质区域122也可以包含第一电位阱区域132和浮动区域133。第一电位阱区域132形成于第一外周沟槽40的内侧区域。第一电位阱区域132在有源区域64中经由形成于层间绝缘膜17的第三接触插头134而与第一导电膜51电连接。由此，第一电位阱区域132与第一导电膜51成为相同电位。在该实施方式中，第一电位阱区域132也可以是固定为源极电位的源极电位阱区域。
浮动区域133形成于第一外周沟槽40的外侧区域。浮动区域133通过第一外周沟槽40而从第一电位阱区域132物理地分离。另外，浮动区域133不与第一导电膜51、第二导电膜52以及第三导电膜53连接，是电浮动的区域。
第一导电型区域130是在外周区域63中选择性地未形成第二杂质区域122的区域，从半导体芯片12的第一主面12A露出。第一导电型区域130也可以是具有与第二杂质区域122不同的导电型的区域。例如，第二杂质区域122也可以定义为第一导电型的阱区域。在该实施方式中，第二杂质区域122为n型，第一导电型区域130为p型。
第二外周沟槽42也可以包含第一沟槽421和第二沟槽422。第一沟槽421是第二外周沟槽42中与第一外周沟槽40相邻的沟槽。第一沟槽421从第一外周沟槽40向半导体芯片12的第一端面31A、31B以及第二端面32A、32B侧隔开第一外周间距P2而形成。另外，第一沟槽421隔着层间绝缘膜17而与第二导电膜52(指电极部522)对置。
第二沟槽422是从第一沟槽421向半导体芯片12的第一端面31A、31B以及第二端面32A、32B侧隔开第二外周间距P3而形成的多个沟槽。第二外周间距P3也可以是第一沟槽421与最内侧的第二沟槽422的距离。多个第二沟槽422空出彼此相等的第三外周间距P4地排列。多个第二沟槽422中的任一条都隔着层间绝缘膜17而与第二导电膜52(指电极部522)对置。多个第二沟槽422的剩余的沟槽隔着层间绝缘膜17而与间隙区域20对置。
第三导电膜53是形成于半导体芯片12的第一端面31A、31B以及第二端面32A、32B的附近的外周电极。第三导电膜53经由形成于层间绝缘膜17的外周接触插头135(外周接触部)而与半导体芯片12连接。如图11、图16、图18以及图20所示，外周接触插头135在俯视时形成为包围第二沟槽422的环状。在该实施方式中，形成有多个外周接触插头135。
此外，在该实施方式中，作为包含形成于外周区域63的环状的沟槽即第一外周沟槽40以及第二外周沟槽42的组，也可以定义为沟槽组136。在图12～图15、图17、图19以及图21中，沟槽组136表示为包含全部的第一外周沟槽40以及第二外周沟槽42，但也可以选择性地包含第一外周沟槽40以及第二外周沟槽42中的沿第一主面12A连续的几条。
接着，对在样品5～8之间相互不同的外周区域63的构造进行个别说明。首先，参照图11以及图12，对样品5进行说明。
如图11所示，在样品5中，第一导电型区域130形成为包围有源区域64的环状。由此，在外周区域63中，第二杂质区域122被分割为第一部分70和第二部分71。
第一导电型区域130通过第三杂质区域123的一部分从半导体芯片12的第一主面12A露出而形成，因此，第一导电型区域130的p型杂质浓度也可以为第三杂质区域123的p型杂质浓度。第一导电型区域130也可以是在半导体芯片12的厚度方向上在与第三杂质区域123之间具有1位以下的浓度差的第一导电型(在该实施方式中为p型)的杂质区域80。也就是，第一导电型区域130是由第三杂质区域123的一部分构成的杂质区域80，但有时因半导体元件3的制造条件等的影响，相对于第二杂质区域122在与第二主面12B侧的第三杂质区域123之间具有1位以下的浓度差。例如，第二主面12B侧的第三杂质区域123的p型杂质浓度由1015cm－3表示，相对于此，杂质区域80的p型杂质浓度也可以表示为1×1016cm－3。
第一导电型区域130跨越间隙区域20的正下方的区域与第三导电膜53的正下方的区域之间而形成。第一导电型区域130形成为沿第一外周沟槽40以及第二外周沟槽42的环状，选择性地在内侧包含多个第二外周沟槽42中的几条，而且与第二外周沟槽42重叠。更具体而言，环状的第一导电型区域130在内侧包含遍及其整周而相同的第二外周沟槽42。也就是，第一导电型区域130所包含的第二外周沟槽42在俯视时不从第一导电型区域130露出，完全纳入第一导电型区域130内。
参照图11，第二杂质区域122的第一部分70在被第一导电型区域130包围的内侧区域形成为岛状，第二部分71在包围第一导电型区域130的外侧区域形成为环状。第一部分70与第一导电型区域130的边界部(第一边界部75)形成于间隙区域20的正下方的区域。第一边界部75也可以形成于沟槽组136的径向中途，该沟槽组136包含朝向半导体芯片12的第一端面31A、31B以及第二端面32A、32B空出间隔地以环状扩展的沟槽40、42。另一方面，第一导电型区域130与第二部分71的边界部(第二边界部77)形成于第三导电膜53的正下方的区域，而且比半导体芯片12中的外周接触插头135的连接位置靠内侧。第二部分71形成为从第二边界部77到达半导体芯片12的第一端面31A、31B以及第二端面32A、32B。在半导体芯片12的第一端面31A、31B以及第二端面32A、32B，露出有第二杂质区域122的第二部分71。
多个第二外周沟槽42中朝向半导体芯片12的第一端面31A、31B以及第二端面32A、32B连续地排列且形成于从第一主面12A露出的第一导电型区域130的多个第二外周沟槽42也可以定义为第一沟槽组73。另一方面，多个第二外周沟槽42中朝向第一端面31A、31B以及第二端面32A、32B连续地排列且形成为从第一主面12A贯通第二杂质区域122并到达第三杂质区域123的多个第二外周沟槽42也可以定义为第二沟槽组74。也可以是第一沟槽组73相对地形成于外侧，第二沟槽组74以被第一沟槽组73包围的方式，相对地形成于内侧。
属于第一沟槽组73的第二外周沟槽42的侧面由第一导电型区域130(在样品5中为第三杂质区域123的一部分)形成，属于第二沟槽组74的第二外周沟槽42的侧面由第二杂质区域122形成。
另外，位于第一沟槽组73与第二沟槽组74的边界且形成第二杂质区域122与第一导电型区域130的第一边界部75的第二外周沟槽42也可以是边界沟槽76。边界沟槽76的侧面中，剖面观察时一方侧(例如内侧)由第二杂质区域122形成，剖面观察时另一方侧(例如外侧)由第一导电型区域130形成。边界沟槽76(第一边界部75)位于间隙区域20的正下方的区域。
如图11所示，由于第一边界部75为边界沟槽76(第二外周沟槽42)，因此第一边界部75与第二外周沟槽42的形状相同，形成为具有弯曲成弧状的拐角部85的俯视呈四边环状。第二边界部77也同样，形成为具有弯曲成弧状的拐角部86的俯视时四边环状。因此，第一导电型区域130形成为内周缘以及外周缘均具有弯曲成弧状的拐角部85、86的俯视时四边环状。通过将第一边界部75以及第二边界部77的拐角部弯曲成弧状，从而能够抑制电场集中于这些边界部75、77的拐角部。
另外，第二杂质区域122的第一部分70与第二部分71所夹的第一导电型区域130的宽度W4例如也可以为8μm以上且15μm以下(优选为10μm左右)。
并且，要想形成第一导电型区域130，例如在外延层129在半导体基板127上成长之后，经由与第一导电型区域130的图案对应的掩模向半导体芯片12注入n型杂质并进行热扩散，从而形成第二杂质区域122即可。在半导体芯片12中由掩模覆盖的部分不注入n型杂质，形成维持外延层129(第三杂质区域123)的导电型的第一导电型区域130。
接着，参照图11以及图13，对样品6进行说明。
样品6具有比样品5的第一导电型区域130的宽度W4窄的第一导电型区域130的宽度W5。宽度W5例如也可以为3μm以上且7μm以下(优选为6μm左右)。对于样品6的其它结构，与样品5相同。此外，要想将第一导电型区域130的宽度W4变更成宽度W5，只要变更形成第二杂质区域122时使用的掩模的图案(宽度)即可。
接着，参照图11以及图14，对样品7进行说明。
样品7具有比样品5的第一导电型区域130的宽度W4宽的第一导电型区域130的宽度W6。宽度W6例如也可以为8μm以上且15μm以下(优选为13μm左右)。对于样品7的其它结构，与样品5相同。此外，要想将第一导电型区域130的宽度W4变更成宽度W6，只要变更形成第二杂质区域122时使用的掩模的图案(宽度)即可。
接着，参照图11以及图15，对样品8进行说明。
在样品8中，通过具有比第三杂质区域123高的杂质浓度的高浓度杂质区域78形成有第一导电型区域130。例如，第三杂质区域123的p型杂质浓度为1×1015cm－3以上且1×1018cm－3以下，针对于此，高浓度杂质区域78的p型杂质浓度也可以为1×1018cm－3以上且1×1020cm－3以下。高浓度杂质区域78的p型杂质浓度也可以与半导体基板127以及第一杂质区域121的p型杂质浓度相同。
高浓度杂质区域78选择性地形成于第三杂质区域123的表层部。另外，如图15所示，高浓度杂质区域78的深度也可以比第二外周沟槽42深。由此，高浓度杂质区域78也可以具有比第二外周沟槽42的下端更向第二主面12B侧的底部79。关于样品8的其它结构，与样品5相同。
要想形成高浓度杂质区域78，例如在使外延层129在半导体基板127上成长之后，不使用掩模，向半导体芯片12的第一主面12A整面注入n型杂质，并进行热扩散，从而形成第二杂质区域122。接着，经由具有与高浓度杂质区域78的图案对应的开口的掩模，向半导体芯片12的第一主面12A注入p型杂质并进行热扩散，从而形成高浓度杂质区域78。
接着，参照图16以及图17，对样品9进行说明。
样品9具有比样品5的第一导电型区域130的宽度W4宽的第一导电型区域130的宽度W7。宽度W7例如也可以为20μm以上且27μm以下(优选为27μm左右)。更具体而言，在样品9，第一沟槽421形成边界沟槽76。因此，第二杂质区域122以第一沟槽421为边界分隔成内侧的第一部分70和外侧的第二部分71。第二边界部77的位置也可以是与样品5相同的位置。由此，第二沟槽422的全部(除边界沟槽76以外)也可以包含在形成于第一导电型区域130的第一沟槽组73。关于样品9的其它结构，与样品5相同。此外，要想将第一导电型区域130的宽度W4变更成宽度W7，只要变更形成第二杂质区域122时使用的掩模的图案(宽度)即可。
接着，参照图18以及图19，对样品10进行说明。
样品10具有比样品5的第一导电型区域130的宽度W4窄的第一导电型区域130的宽度W8。宽度W8例如也可以为3μm以上且7μm以下(优选为5μm左右)。更具体而言，在样品10中，第二外周沟槽42的最外侧的沟槽形成边界沟槽76。因此，第二外周沟槽42全部贯通第二杂质区域122而形成。
另外，在样品10中，第二边界部77形成于第三导电膜53的正下方的区域，而且比半导体芯片12中的外周接触插头135的连接位置靠外侧。由此，第一导电型区域130形成为，在内侧包含外周接触插头135、而且在半导体芯片12的厚度方向上与第三导电膜53对置。关于样品10的其它结构，与样品5相同。此外，要想将第一导电型区域130的宽度W4变更成宽度W8，只要变更形成第二杂质区域122时使用的掩模的图案(宽度)即可。
接着，参照图20以及图21，对样品11进行说明。
在样品11中，省略了样品5的第二杂质区域122的第二部分71。因此，第一导电型区域130形成为从边界沟槽76到达半导体芯片12的第一端面31A、31B以及第二端面32A、32B。由此，第一导电型区域130形成为，在内侧而包含外周接触插头135，而且在半导体芯片12的厚度方向上与第三导电膜53对置。关于样品11的其它结构，与样品5相同。
然后，对样品5～11以及未形成第一导电型区域130的样品12(参照图22)，实施了高温反向偏置试验(HTRB：High Temperature Reverse Bias Test)。在HTRB试验中，在150℃的环境下，相对于第四导电膜54(背面漏极电极)，对第一导电膜51(表面源极电极)施加了－100V的电压，持续1000小时。另一方面，对室温下的电流－电压特性进行了测定(初始特性)。然后，通过对初始特性与HTRB试验开始250小时以上后的特性进行比较，确认通过形成第一导电型区域130能否降低泄漏电流。
其结果，在样品5～11中，在施加了应力250小时以上之后，也充分抑制泄漏电流。尤其是，在第一导电型区域130的宽度W4、W6为8μm以上且15μm以下的样品5以及7中，泄漏电流的值相对于应力施加前的初始泄漏电流几乎没有变动。
这方面，对施加与HTRB试验相同条件的反方向电压时的电流路径，对样品5～12分别通过模拟进行了验证。其结果，可知在未形成有第一导电型区域130的样品12中，在半导体芯片12的厚度方向上流动的电流的一部分沿第一主面12A向第三导电膜53(外周电极)泄漏。针对于此，在样品5～11中，不能确认这样的向外周部分的泄漏。也就是，认为通过在外周区域63中选择性地除去第二杂质区域122，能够抑制来自半导体芯片12的外周的泄漏成分。
综上所述可知，本公开的实施方式所涉及的半导体装置1提供能够降低反方向泄漏电流的构造。
＜第二杂质区域122的第一导电型区域130的形成得到的设备耐压的提高效果＞
接着，通过模拟确认通过形成第一导电型区域130能否提高设备耐压。图23是表示其结果的图。图23的横轴表示施加于源极－漏极间的反方向电压(漏极电压VD)的大小，表示越靠横轴的右侧则反方向电压的绝对值越大。图23的纵轴表示在源极－漏极间施加了反方向电压时的泄漏电流(漏极电流ID)的大小，表示越靠纵轴的上侧则泄漏电流越大。
参照图23，在样品5～11中，均以比样品12的击穿电压V1高的电压V2、V3击穿。尤其是，在除图17的第一导电型区域130的宽度W7比较宽的(例如为20μm以上且27μm以下)样品9以外的样品5～8以及样品10～11中，以更高的电压V3击穿。也就是，可知通过形成第一导电型区域130，能够提高设备耐压，而不过度扩大第一导电型区域130的宽度，能够进一步提高设备耐压。
这方面，通过模拟验证了样品5～11的外周区域63中的耗尽层83的延伸。其结果，在样品9中，由于除去了第二杂质区域122的第一导电型区域130从第一沟槽421持续至第三导电膜53的正下方的区域，因此例如在图27的箭头84所示的部分附近，使耗尽层83向外侧延伸的效果变弱。另一方面，如图24～图26以及图28～图29所示，在样品5～8以及样品10～11中，即使在由箭头84所示的部分附近，耗尽层83也向外侧十分延伸。认为该耗尽层83的延伸差影响了设备耐压的提高效果。
综上所述可知，本公开的实施方式所涉及的半导体装置1提供能够提高设备耐压的构造。
＜外周沟槽40、42的间距变更得到的设备耐压的提高效果＞
以下，基于样品13～16，对通过第一外周沟槽40的条数以及外周间距P2、P3、P4的变更来提高设备耐压的情况进行说明。
图30是样品13所涉及的半导体元件3的示意性的剖视图。图31是样品13所涉及的半导体元件3的示意性的剖视图。图32是样品14所涉及的半导体元件3的示意性的剖视图。图33是样品15所涉及的半导体元件3的示意性的剖视图。
样品13～16的构造基本上与样品5相同，与样品5不同的构造如下。
首先，样品13在第一外周沟槽40为一条这方面，与具有两条第一外周沟槽40的样品5不同。在样品13中，省略了样品5的外侧沟槽405。样品13是与样品5相同的构造。
样品14在第一外周沟槽40为三条这方面，与具有两条第一外周沟槽40的样品5不同。在样品14中，在样品5的内侧沟槽404的更内侧(有源区域64侧)追加第一外周沟槽40，追加的第一外周沟槽40成为内侧沟槽404。另一方面，样品5的既存的第一外周沟槽40成为外侧沟槽405。
样品15在第一外周沟槽40为四条这方面，与具有两条第一外周沟槽40的样品5不同。在样品14中，在样品5的内侧沟槽404的更内侧(有源区域64侧)追加两条第一外周沟槽40，追加的第一外周沟槽40中的内侧的沟槽成为内侧沟槽404。另一方面，追加的第一外周沟槽40中的外侧的沟槽、以及样品5的既存的第一外周沟槽40成为外侧沟槽405。
以下，将样品13～16各自的外周间距P2、P3、P4设为变数，通过模拟验证了击穿电压如何根据外周间距P2、P3、P4的变化而变动。图34～图36是表示其结果的图。
图34是表示第一外周间距P2与设备耐压的关系的图，是表示样品13～15的验证结果的图。图34的横轴表示第一外周间距P2的大小。图34的纵轴表示向源极－漏极间施加了反方向电压时的击穿电压(BVDSS)的大小，表示越靠纵轴的上侧则击穿电压(BVDSS)越大。
在与第一外周间距P2关联的验证中，作为第一外周间距P2的值，采用1.28μm、2.28μm、3.28μm、4.28μm、5.28μm以及6.28μm，确认了各第一外周间距P2的情况的击穿电压。此外，由于将栅极沟槽15的间距P1设定为1μm，因此第一外周间距P2的值也可以分别定义为栅极沟槽15的间距P1(单元间距)的1.28倍、2.28倍、3.28倍、4.28倍、5.28倍以及6.28倍。
参照图34，若对样品13～15的击穿电压进行比较，则在样品13～15的任一个中，在第一外周间距P2为2.28μm(单元间距的2.28倍)、3.28μm(同3.28倍)以及4.28μm(同4.28倍)的情况下，能够实现比较高的击穿电压。综上所述，可知在第一外周间距P2为2.0μm以上且4.0μm以下的情况、或者第一外周间距P2为栅极沟槽15的间距P1的2倍以上且4倍以下的情况下，能够特别提高设备耐压。
这方面，基于半导体芯片12内的碰撞电离率通过模拟确认了击穿部位。其结果，如第一外周间距P2为1.28μm的情况那样，若埋入有固定为栅极电位的第一埋入电极43的第一外周沟槽40与埋入有电浮动的第二埋入电极45的第二外周沟槽42的距离较近，则在第一外周沟槽40的附近选择性地发生击穿。另外，如第一外周间距P2为6.28μm的情况那样，若埋入有固定为栅极电位的第一埋入电极43的第一外周沟槽40与埋入有电浮动的第二埋入电极45的第二外周沟槽42的距离较远，则在第二外周沟槽42的附近选择性地发生击穿。
针对于此，在第一外周间距P2为3.28μm的情况下，在埋入有固定为栅极电位的第一埋入电极43的第一外周沟槽40、和埋入有电浮动的第二埋入电极45的第二外周沟槽42分别发生击穿。也就是，第一外周间距P2不过窄且不过宽的一方能够使电场分散于第一外周沟槽40以及第二外周沟槽42，从提高设备耐压的观点出发，可以说是优选的。
图35是表示第二外周间距P3与设备耐压的关系的图，是表示样品13～16的验证结果的图。图35的横轴表示第二外周间距P3的大小。图35的纵轴表示向源极－漏极间施加了反方向电压时的击穿电压(BVDSS)的大小，表示越靠纵轴的上侧则击穿电压(BVDSS)越大。
在与第二外周间距P3关联的验证中，将第一外周间距P2的值固定为3.28μm，作为第二外周间距P3的值，采用1μm、2μm、3μm、4μm以及5μm，确认了各第二外周间距P3的情况的击穿电压。此外，由于将栅极沟槽15的间距P1设定为1μm，因此第二外周间距P3的值也可以分别定义为栅极沟槽15的间距P1(单元间距)的1倍、2倍、3倍、4倍以及5倍。
参照图35，若对样品13～16的击穿电压进行比较，则在样品13～16的任一个中，在第二外周间距P3为2μm(单元间距的2倍)、3μm(同3倍)、4μm(同4倍)以及5μm(同5倍)的情况下，都能够实现比较高的击穿电压。另外，在第二外周间距P3为2μm～5μm的范围内，即使第二外周间距P3变大，也不会较大地影响击穿电压。综上所述，可知在第二外周间距P3为2.0μm以上且6.0μm以下的情况、或者第二外周间距P3为栅极沟槽15的间距P1的2倍以上且6倍以下的情况下，能够特别提高设备耐压。此外，根据推荐半导体元件3的小型化的观点，可以说第二外周间距P3优选保持为与第一外周间距P2为相同程度或者比第一外周间距P2小。
图36是表示第三外周间距P4与设备耐压的关系的图，是表示样品13～16的验证结果的图。图36的横轴表示第三外周间距P4的大小。图36的纵轴表示向源极－漏极间施加了反方向电压时的击穿电压(BVDSS)的大小，表示越靠纵轴的上侧则击穿电压(BVDSS)越大。
在与第三外周间距P4关联的验证中，分别将第一外周间距P2的值固定为3.28μm，以及将第二外周间距P3的值固定为3μm，作为第三外周间距P4的值，采用1μm、2μm、3μm、4μm以及5μm，确认了各第三外周间距P4的情况的击穿电压。此外，由于将栅极沟槽15的间距P1设定为1μm，因此第三外周间距P4的值也可以分别定义为栅极沟槽15的间距P1(单元间距)的1倍、2倍、3倍、4倍以及5倍。
参照图36，若对样品13～16的击穿电压进行比较，则在样品13～16的任一个中，在第三外周间距P4的值为2μm～5μm的范围内，击穿电压几乎没有变动。综上所述，根据推荐半导体元件3的小型化的观点，可以说第三外周间距P4优选保持为与栅极沟槽15的间距P1相同程度(在该实施方式中为1μm左右)。由此，可知能够兼顾半导体元件3的小型化以及设备耐压的提高。
对本公开的实施方式进行了说明，但本公开也能够以其它方式实施。
例如，在基于样品1～11的验证结果中，外周间距P2、P3、P4的大小特别无助于泄漏电流的降低效果。因此，如图37所示，即使第一外周间距P2、第二外周间距P3以及第三外周间距P4彼此相等，只要形成有第一导电型区域130，就能够充分降低泄漏电流。
另外，例如，也可以采用使半导体装置1的各半导体部分的导电型反转的结构。例如，在半导体装置1中，也可以是p型的部分为n型、n型的部分为p型。
另外，在上述的实施方式中，作为半导体装置1的元件构造的一例，举出了ISFET，但半导体装置1的元件构造也可以是例如IGBT(Insulated Gate Bipolar Transistor,绝缘栅双极晶体管)等。
以上、本公开的实施方式在所有的方面均为例示性的，不应解释为限定性的，意在所有的方面都包含变更。
可从该说明书以及附图的记载提取出以下附记的特征。
[附记1－1]
一种半导体装置1，包括：
半导体芯片12，其具有第一主面12A及上述第一主面12A的相反侧的第二主面12B、以及包围上述第一主面12A的端面31A、31B、32A、32B，且在上述第一主面12A侧设定有源区域64以及上述有源区域64的周围的外周区域63；
第一电极51，其形成在上述半导体芯片12的上述第一主面12A上；
第二电极54，其形成在上述半导体芯片12的上述第二主面12B上；
第一导电型的第一区域123、129，其形成于上述半导体芯片12，且与上述第二电极54电连接；
纵型的半导体元件构造14，其形成于上述有源区域64，且在上述第一电极51与上述第二电极54之间流动电流；
外周电极53，其从上述第一电极51物理分离地形成在上述半导体芯片12的上述第一主面12A上，且在上述外周区域63与上述半导体芯片12连接；以及
第二导电型的阱区域122，其在上述第一区域123、129的表层部中，从上述有源区域64遍及上述外周区域63地连续地形成，至少构成上述半导体元件构造14的一部分，
在上述外周区域63，存在选择性地未形成上述阱区域122的第一导电型区域130。
[附记1－2]
根据附记1－1所记载的半导体装置1，
包含沟槽组136，该沟槽组136在比上述外周电极53靠内侧形成于上述外周区域63，包含包围上述有源区域64的多个环状的沟槽40、42，
上述第一导电型区域130在内侧包含上述多个环状的沟槽40、42中的几条，而且与上述沟槽组136重叠地形成。
[附记1－3]
根据附记1－1或附记1－2所记载的半导体装置1，
包含将上述外周电极53与上述半导体芯片12连接的外周接触部135，
上述第一导电型区域130在内侧包含上述外周接触部135，而且在上述半导体芯片12的厚度方向上与上述外周电极53对置地形成。
[附记1－4]
根据附记1－3所记载的半导体装置1，
上述第一导电型区域130形成为到达上述半导体芯片12的上述端面31A、31B、32A、32B，
上述阱区域122形成于被上述第一导电型区域130包围的内侧区域。
[附记1－5]
根据附记1－1～附记1－3任一项中所记载的半导体装置1，
上述第一导电型区域130形成为包围上述有源区域64的环状，
上述阱区域122被分隔成形成于被上述第一导电型区域130包围的内侧区域的第一部分70、以及形成于包围上述第一导电型区域130的环状的外侧区域的第二部分71。
[附记1－6]
根据附记1－5所记载的半导体装置1，
被上述第一部分70和上述第二部分71所夹的上述第一导电型区域130的宽度W4、W6为8μm以上且15μm以下。
[附记1－7]
根据附记1－1～附记1－6任一项中所记载的半导体装置1，
上述第一导电型区域130中，上述第一区域123、129的一部分80通过从上述半导体芯片12的上述第一主面12A露出而形成。
[附记1－8]
根据附记1－1～附记1－6任一项中所记载的半导体装置1，
上述第一导电型区域130包含第二区域78，该第二区域78选择性地形成于上述第一区域123、129的表层部，具有比上述第一区域123、129的第一导电型的杂质浓度高的第一导电型的杂质浓度。
[附记1－9]
根据附记1－1所记载的半导体装置1，
上述半导体元件构造14包含单元沟槽15、埋入于上述单元沟槽15的控制电极13、以及形成于上述单元沟槽15的侧方且由上述阱区域122构成的通道区域125，
半导体装置1包括：
环状的第一外周沟槽40，其在比上述外周电极53靠内侧形成于上述外周区域63；
第一埋入电极43，其埋入于上述第一外周沟槽40，且与上述控制电极13电连接；
第二外周沟槽组42，其包含多个环状的第二外周沟槽42，该多个环状的第二外周沟槽42在比上述第一外周沟槽40靠外侧而且比上述外周电极53靠内侧形成于上述外周区域63，且从上述第一外周沟槽40物理地分离；以及
第二埋入电极45，其埋入于上述第二外周沟槽42，且从上述第一埋入电极43电分离，
上述阱区域122除上述第一外周沟槽40及上述第二外周沟槽组42的形成部分、以及上述第一导电型区域130以外，从上述通道区域125在沿上述第一主面12A的横方向上连续。
[附记1－10]
根据附记1－9所记载的半导体装置1，
上述第一导电型区域130在内侧包含上述多个第二外周沟槽组42中的几条，而且与上述第二外周沟槽组42重叠地形成，
上述第一外周沟槽40形成为在上述半导体芯片12的厚度方向上贯通上述阱区域122，且到达上述第一区域123。
[附记1－11]
根据附记1－9或附记1－10所记载的半导体装置1，
包含将上述外周电极53和上述半导体芯片12连接的外周接触部135，
上述第一导电型区域130在内侧包含上述外周接触部135，而且在上述半导体芯片12的厚度方向上与上述外周电极53对置地形成。
[附记1－12]
根据附记1－9～附记1－11任一项中所记载的半导体装置1，
上述第二外周沟槽组42包含：
第一沟槽421，其从上述第一外周沟槽40向上述端面31A、31B、32A、32B侧隔开第一外周间距P2地形成；以及
多个第二沟槽422，其从上述第一沟槽421向上述端面31A、31B、32A、32B侧隔开第二外周间距P3地形成，且隔开比上述第一外周间距P2及上述第二外周间距P3窄的第三外周间距P4地排列，
上述多个第二沟槽422包含形成上述阱区域122与上述第一导电型区域130的第一边界部75的边界沟槽76。
[附记1－13]
根据附记1－12所记载的半导体装置1，
上述阱区域122包含：
第一部分70，其形成于被上述边界沟槽76包围的内侧区域；以及
第二部分71，其在上述外周电极53的正下方的区域具有与上述第一导电型区域130的第二边界部77，且形成于比上述第二边界部77靠上述端面31A、31B、32A、32B侧的环状的外侧区域。
[附记1－14]
根据附记1－13所记载的半导体装置1，
被上述第一部分70和上述第二部分71所夹的上述第一导电型区域130的宽度W4、W6为8μm以上且15μm以下。
[附记1－15]
根据附记1－12所记载的半导体装置1，
上述第一导电型区域130形成为从上述边界沟槽76到达上述半导体芯片12的上述端面31A、31B、32A、32B，
上述阱区域122形成于被上述边界沟槽76包围的内侧区域。
[附记1－16]
根据附记1－9～附记1－15任一项中所记载的半导体装置1，
上述阱区域122包含：
第一电位阱区域132，其形成于被上述第一外周沟槽40包围的内侧区域，且与上述第一电极51电连接；以及
浮动区域133，其形成于上述第一外周沟槽40的外侧区域，且电浮动。
[附记1－17]
根据附记1－1～附记1－16任一项中所记载的半导体装置1，
具有100V以上的耐压。
[附记1－18]
根据附记1－1～附记1－17任一项中所记载的半导体装置1，
上述第一区域123、129具有3.5Ω·cm以上且4.5Ω·cm以下的比电阻。
[附记1－19]
根据附记1－1～附记1－18任一项中所记载的半导体装置1，
上述半导体芯片12包含：
第一导电型的半导体基板127，其具有第一杂质浓度；以及
第一导电型的外延层129，其形成在上述半导体基板127上，具有比上述第一杂质浓度低的第二杂质浓度，且构成上述第一区域123，
上述外延层129具有7μm以上且15μm以下的厚度。
[附记1－20]
根据附记1－19所记载的半导体装置1，
上述第一杂质浓度为1×1018cm－3以上且1×10 20cm－3以下，
上述第二杂质浓度为1×1015cm－3以上且1×1019cm－3以下。
[附记1－21]
根据附记1－9～附记1－16任一项中所记载的半导体装置1，
上述通道区域125包含：
侧部124，其形成上述单元沟槽15的侧面；以及
凸状的底部126，其以从上述侧部124的下端远离上述单元沟槽15的侧面的方式向上述第二主面12B侧伸出，
上述通道区域125的底部位于比上述单元沟槽15的下端152靠上述第一主面12A侧。
[附记1－22]
根据附记1－9～附记1－16任一项中所记载的半导体装置1，
上述第一外周沟槽40以比上述单元沟槽15大的宽度W2形成。
[附记1－23]
根据附记1－22所记载的半导体装置1，
上述第一外周沟槽40具有比上述单元沟槽15大的深度D2。
[附记1－24]
根据附记1－9～附记1－16任一项中所记载的半导体装置1，
上述半导体元件构造14包含从上述半导体芯片12的上述第一主面12A依次在上述单元沟槽15的深度方向上形成的、第一导电型的源极区域121、第二导电型的上述通道区域125以及第一导电型的漂移区域123，
上述控制电极13包含在上述通道区域125形成通道的栅极电极13。
[附记1－25]
根据附记1－1～附记1－24任一项中所记载的半导体装置1，
上述半导体芯片12包含硅芯片。
[附记1－26]
根据附记1－12～附记1－15任一项中所记载的半导体装置1，
上述单元沟槽15在上述有源区域64中以预定的单元间距P1排列，
上述第一外周间距P2为上述单元间距P1的2倍以上且4倍以下。
[附记1－27]
根据附记1－26所记载的半导体装置1，
上述第二外周间距P3为上述单元间距P1的2倍以上且6倍以下。
[附记1－28]
根据附记1－26或附记1－27所记载的半导体装置1，
上述第二外周间距P3比上述第一外周间距P2小。
[附记1－29]
根据附记1－26～附记1－28任一项中所记载的半导体装置1，
上述第三外周间距P4与上述单元间距P1相等。
[附记1－30]
根据附记1－26～附记1－29任一项中所记载的半导体装置1，
上述单元间距P1为0.8μm以上且1.2μm，
上述第一外周间距P2为2.0μm以上且4.0μm以下。
[附记1－31]
根据附记1－26～附记1－29任一项中所记载的半导体装置1，
上述单元间距P1为0.8μm以上且1.2μm，
上述第一外周间距P2为2.0μm以上且4.0μm以下，
上述第二外周间距P3为2.0μm以上且6.0μm以下。
[附记2－1]
一种半导体装置1，具备：
半导体芯片12，其具有第一主面12A以及上述第一主面12A的相反侧的第二主面12B，且在上述第一主面12A侧设定有源区域64以及上述有源区域64的周围的外周区域63；
第一电极51，其形成在上述半导体芯片12的上述第一主面12A上；
第二电极54，其形成在上述半导体芯片12的上述第二主面12B上；
第一导电型的第一区域123、129，其形成于上述半导体芯片12，且与第二电极54电连接；
半导体元件构造14，其形成于上述有源区域64，包含以预定的单元间距P1排列的单元沟槽15、埋入于上述单元沟槽15的控制电极13、以及形成于上述单元沟槽15的侧方的第二导电型的通道区域125，且在上述第一电极51与上述第二电极54之间流动电流；
环状的第一外周沟槽40，其形成于上述外周区域63；
第一埋入电极43，其埋入于上述第一外周沟槽40，且与上述控制电极13电连接；
第二外周沟槽组42，其包含多个环状的第二外周沟槽42，该多个环状的第二外周沟槽42在比上述第一外周沟槽40靠外侧形成于上述外周区域63，且从上述第一外周沟槽40物理地分离；以及
第二埋入电极45，其埋入于上述第二外周沟槽42，且从上述第一埋入电极43电分离，
上述第一外周沟槽40与上述第二外周沟槽组42之间的第一外周间距P2为上述单元间距P1的2倍以上且4倍以下。
[附记2－2]
根据附记2－1所记载的半导体装置1，
上述第二外周沟槽组42包含从上述第一外周沟槽40向外侧隔开上述第一外周间距P2地形成的第一沟槽421、以及从上述第一沟槽421向外侧隔开第二外周间距P3地形成的第二沟槽422，
上述第二外周间距P3为上述单元间距P1的2倍以上且6倍以下。
[附记2－3]
根据附记2－2所记载的半导体装置1，
上述第二外周间距P3比上述第一外周间距P2小。
[附记2－4]
根据附记2－2或附记2－3所记载的半导体装置1，
上述第二外周沟槽组42包含多个上述第二沟槽422，该多个上述第二沟槽422隔开比上述第一外周间距P2以及上述第二外周间距P3窄的第三外周间距P4地排列，
上述第三外周间距P4与上述单元间距P1相等。
[附记2－5]
根据附记2－1～附记2－4任一项中所记载的半导体装置1，
上述单元间距P1为0.8μm以上且1.2μm，
上述第一外周间距P2为2.0μm以上且4.0μm以下。
[附记2－6]
根据附记2－2～附记2－4任一项中所记载的半导体装置1，
上述单元间距P1为0.8μm以上且1.2μm，
上述第一外周间距P2为2.0μm以上且4.0μm以下，
上述第二外周间距P3为2.0μm以上且6.0μm以下。
[附记2－7]
一种半导体装置1，具备：
半导体芯片12，其具有第一主面12A以及上述第一主面12A的相反侧的第二主面12B，且在上述第一主面12A侧设定有源区域64以及上述有源区域64的周围的外周区域63；
第一电极51，其形成在上述半导体芯片12的上述第一主面12A上；
第二电极54，其形成在上述半导体芯片12的上述第二主面12B上；
第一导电型的第一区域123、129，其形成于上述半导体芯片12，且与第二电极54电连接；
半导体元件构造14，其包含形成于上述有源区域64的单元沟槽15、埋入于上述单元沟槽15的控制电极13、以及形成于上述单元沟槽15的侧方的第二导电型的通道区域125，且在上述第一电极51与上述第二电极54之间流动电流；
环状的第一外周沟槽40，其形成于上述外周区域63；
第一埋入电极43，其埋入于上述第一外周沟槽40，且与上述控制电极13电连接；
第二外周沟槽组42，其包含多个环状的第二外周沟槽42，该多个环状的第二外周沟槽42在比上述第一外周沟槽40靠外侧形成于上述外周区域63，且从上述第一外周沟槽40物理地分离；以及
第二埋入电极45，其埋入于上述第二外周沟槽42，且从上述第一埋入电极43电分离，
上述第一外周沟槽40与上述第二外周沟槽组42之间的第一外周间距P2为2.0μm以上且4.0μm以下。
[附记2－8]
根据附记2－7所记载的半导体装置1，
上述第二外周沟槽组42包含从上述第一外周沟槽40向外侧隔开上述第一外周间距P2地形成的第一沟槽421、以及从上述第一沟槽421向外侧隔开第二外周间距P3地形成的第二沟槽422，
上述第二外周间距P3为2.0μm以上且6.0μm以下。
[附记2－9]
根据附记2－1～附记2－8任一项中所记载的半导体装置1，
上述第一外周沟槽40包含包围上述有源区域64的内侧沟槽404、以及包围上述内侧沟槽404的外侧沟槽405。
[附记2－10]
根据附记2－9所记载的半导体装置1，包括：
连接电极44，其埋入于上述半导体芯片12，且将上述内侧沟槽404内的上述第一埋入电极43和上述控制电极13连接；以及
第三电极52，其形成在上述半导体芯片12的上述第一主面12A上，且与上述内侧沟槽404内的上述第一埋入电极43以及上述外侧沟槽405内的上述第一埋入电极43连接，
上述外侧沟槽405内的上述第一埋入电极43经由上述第三电极52、上述内侧沟槽404内的上述第一埋入电极43以及上述连接电极44而与上述控制电极13电连接。
[附记2－11]
根据附记2－9或附记2－10所记载的半导体装置1，
形成有一条以上且三条以下的上述外侧沟槽405。
[附记2－12]
根据附记2－1～附记2－11任一项中所记载的半导体装置1，
包含第二导电型的阱区域122，该第二导电型的阱区域122在上述第一区域123、129的表层部中从上述有源区域64遍及上述外周区域63地形成，除上述第一外周沟槽40以及上述第二外周沟槽42的形成部分以外，在沿上述第一主面12A的横方向上连续，
上述通道区域125由上述阱区域122的一部分构成，
上述阱区域122在内侧包含上述第一外周沟槽40以及上述第二外周沟槽组42，而且与上述第一外周沟槽40以及上述第二外周沟槽组42重叠地形成。
[附记2－13]
根据附记2－1～附记2－12任一项中所记载的半导体装置1，
包含外周电极53，该外周电极53形成在上述半导体芯片12的上述第一主面12A上，在比上述外周区域63的上述第二外周沟槽组42靠外侧与上述半导体芯片12连接。
[附记2－14]
根据附记2－1～附记2－13任一项中所记载的半导体装置1，
具有100V以上的耐压。
[附记2－15]
根据附记2－1～附记2－14任一项中所记载的半导体装置1，
上述第一区域123、129具有3.5Ω·cm以上且4.5Ω·cm以下的比电阻。
[附记2－16]
根据附记2－1～附记2－15任一项中所记载的半导体装置1，
上述半导体芯片12包含：
第一导电型的半导体基板127，其具有第一杂质浓度；以及
第一导电型的外延层129，其形成在上述半导体基板127上，具有比上述第一杂质浓度低的第二杂质浓度，且构成上述第一区域123，
上述外延层129具有7μm以上且15μm以下的厚度。
[附记2－17]
根据附记2－附记2－16所记载的半导体装置1，
上述第一杂质浓度为1×1018cm－3以上且1×1020cm－3以下，
上述第二杂质浓度为1×1015cm－3以上且1×1019cm－3以下。
[附记2－18]
根据附记2－1～附记2－17任一项中所记载的半导体装置1，
上述通道区域125包含：
侧部124，其形成上述单元沟槽15的侧面；以及
凸状的底部126，其从上述侧部124的下端以远离上述单元沟槽15的侧面的方式向上述第二主面12B侧伸出，
上述通道区域125的底部126位于比上述单元沟槽15的下端152靠上述第一主面12A侧。
[附记2－19]
根据附记2－1～附记2－18任一项中所记载的半导体装置1，
上述第一外周沟槽40以比上述单元沟槽15大的宽度W2形成。
[附记2－20]
根据附记2－19所记载的半导体装置1，
上述第一外周沟槽40具有比上述单元沟槽15大的深度D2。
[附记2－21]
根据附记2－1～附记2－20任一项中所记载的半导体装置1，
上述半导体元件构造14包含从上述半导体芯片12的上述第一主面12A依次在上述单元沟槽15的深度方向上形成的、第一导电型的源极区域121、第二导电型的上述通道区域125以及第一导电型的漂移区域123，
上述控制电极13包含在上述通道区域125形成通道的栅极电极13。
[附记2－22]
根据附记2－1～附记2－21任一项中所记载的半导体装置1，
上述半导体芯片12包含硅芯片。
本申请与2021年3月30日在日本国专利局提出的特愿2021－58601号对应，本申请的全部公开在此通过引用而录入。
符号的说明
1—半导体装置，2—引线框，3—半导体元件，4—封装件，5—导电膜，6—绝缘膜，7—第一焊盘，8—第一丝线，9—第二焊盘，10—第二丝线，11—第一接触插头，12—半导体芯片，12A—第一主面，12B—第二主面，13—栅极电极，14—晶体管单元，14A—第三连接沟槽，14B—第三连接沟槽，14C—第三连接沟槽，15—栅极沟槽，16—栅极绝缘膜，17—层间绝缘膜，18—源极接触部，19—间隙区域，20—间隙区域，21—芯片焊盘部，22—第一引线部，23—第二引线部，24—第三引线部，31A—第一端面，31B—第一端面，32A—第二端面，32B—第二端面，40—第一外周沟槽，41—连接沟槽，41A—第一连接沟槽，41B—第二连接沟槽，41C—第三连接沟槽，42—第二外周沟槽，43—第一埋入电极，44—连接电极，45—第二埋入电极，46—第二接触插头，47—接触孔，48—第一侧面，49—第二侧面，50—台阶，51—第一导电膜，52—第二导电膜，53—第三导电膜，54—第四导电膜，61—间隙区域，63—外周区域，64—有源区域，70—第一部分，71—第二部分，73—第一沟槽组，74—第二沟槽组，75—第一边界部，76—边界沟槽，77—第二边界部，78—高浓度杂质区域，79—底部，80—杂质区域，81—长丝线，82—短丝线，83—耗尽层，84—箭头，85—拐角部，86—拐角部，111—上表面，121—第一杂质区域，122—第二杂质区域，123—第三杂质区域，124—侧部，125—通道区域，126—底部，127—半导体基板，128—间隙，129—外延层，130—第一导电型区域，131—上表面，132—第一电位阱区域，133—浮动区域，134—第三接触插头，135—外周接触插头，136—沟槽组，151—外侧栅极沟槽，152—下端，161—第一绝缘膜，162—第二绝缘膜，163—第三绝缘膜，191—第一阻隔膜，192—第二阻隔膜，211A—第一边，211B—第一边，212A—第二边，212B—第二边，221—第一焊盘部，222—第一引线，231—第二焊盘部，232—第二引线，401—第一直线部，402—第二直线部，403—拐角部，404—内侧沟槽，405—外侧沟槽，411—第一连接部位，412—第二连接部位，413—第三连接部位，421—第一沟槽，422—第二沟槽，423—第一直线部，424—第二直线部，425—拐角部，431—上表面，451—上表面，461—上表面，511—凹部，520—凹部，521—焊盘电极部，522—指电极部，811—接合部，821—接合部，D1—深度，D2—深度，D3—深度，DC1—深度，DC2—深度，P1—间距，P2—第一外周间距，P3—第二外周间距，P4—第三外周间距，R—曲率半径，W1—宽度，W2—宽度，W3—宽度，W4—宽度，W5—宽度，W6—宽度，W7—宽度，W8—宽度。

Claims (17)

1.一种半导体装置，其特征在于，包括：
半导体芯片，其具有第一主面以及上述第一主面的相反侧的第二主面，且在上述第一主面侧设定有源区域以及上述有源区域的周围的外周区域；
第一电极，其形成在上述半导体芯片的上述第一主面上；
第二电极，其形成在上述半导体芯片的上述第二主面上；
第一导电型的第一区域，其形成于上述半导体芯片，且与上述第二电极电连接；
半导体元件构造，其形成于上述有源区域，包含以预定的单元间距排列的单元沟槽、埋入到上述单元沟槽的控制电极、以及形成于上述单元沟槽的侧方的第二导电型的通道区域，且在上述第一电极与上述第二电极之间流动电流；
环状的第一外周沟槽，其形成于上述外周区域；
第一埋入电极，其埋入于上述第一外周沟槽，且与上述控制电极电连接；
第二外周沟槽组，其包含多个环状的第二外周沟槽，该多个环状的第二外周沟槽在比上述第一外周沟槽靠外侧形成于上述外周区域，且从上述第一外周沟槽物理地分离；以及
第二埋入电极，其埋入于上述第二外周沟槽，且从上述第一埋入电极电分离，
上述第一外周沟槽与上述第二外周沟槽组之间的第一外周间距为上述单元间距的2倍以上且4倍以下。
2.根据权利要求1所述的半导体装置，其特征在于，
上述第二外周沟槽组包含从上述第一外周沟槽向外侧隔开上述第一外周间距地形成的第一沟槽、以及从上述第一沟槽向外侧隔开第二外周间距地形成的第二沟槽，
上述第二外周间距为上述单元间距的2倍以上且6倍以下。
3.根据权利要求2所述的半导体装置，其特征在于，
上述第二外周间距比上述第一外周间距小。
4.根据权利要求2或3所述的半导体装置，其特征在于，
上述第二外周沟槽组包含多个上述第二沟槽，该多个上述第二沟槽隔开比上述第一外周间距以及上述第二外周间距窄的第三外周间距地排列，
上述第三外周间距与上述单元间距相等。
5.根据权利要求1～4任一项中所述的半导体装置，其特征在于，
上述单元间距为0.8μm以上且1.2μm，
上述第一外周间距为2.0μm以上且4.0μm以下。
6.根据权利要求2～4任一项中所述的半导体装置，其特征在于，
上述单元间距为0.8μm以上且1.2μm，
上述第一外周间距为2.0μm以上且4.0μm以下，
上述第二外周间距为2.0μm以上且6.0μm以下。
7.一种半导体装置，其特征在于，包括：
半导体芯片，其具有第一主面以及上述第一主面的相反侧的第二主面，且在上述第一主面侧设定有源区域以及上述有源区域的周围的外周区域；
第一电极，其形成在上述半导体芯片的上述第一主面上；
第二电极，其形成在上述半导体芯片的上述第二主面上；
第一导电型的第一区域，其形成于上述半导体芯片，且与上述第二电极电连接；
半导体元件构造，其包含形成于上述有源区域的单元沟槽、埋入到上述单元沟槽的控制电极、以及形成于上述单元沟槽的侧方的第二导电型的通道区域，且在上述第一电极与上述第二电极之间流动电流；
环状的第一外周沟槽，其形成于上述外周区域；
第一埋入电极，其埋入于上述第一外周沟槽，且与上述控制电极电连接；
第二外周沟槽组，其在比上述第一外周沟槽靠外侧形成于上述外周区域，包含从上述第一外周沟槽物理地分离的多个环状的第二外周沟槽；以及
第二埋入电极，其埋入于上述第二外周沟槽，且从上述第一埋入电极电分离，
上述第一外周沟槽与上述第二外周沟槽组之间的第一外周间距为2.0μm以上且4.0μm以下。
8.根据权利要求7所述的半导体装置，其特征在于，
上述第二外周沟槽组包含从上述第一外周沟槽向外侧隔开上述第一外周间距地形成的第一沟槽、以及从上述第一沟槽向外侧隔开第二外周间距地形成的第二沟槽，
上述第二外周间距为2.0μm以上且6.0μm以下。
9.根据权利要求1～8任一项中所述的半导体装置，其特征在于，
上述第一外周沟槽包含包围上述有源区域的内侧沟槽、以及包围上述内侧沟槽的外侧沟槽。
10.根据权利要求9所述的半导体装置，其特征在于，包括：
连接电极，其埋入于上述半导体芯片，且将上述内侧沟槽内的上述第一埋入电极和上述控制电极连接；以及
第三电极，其形成在上述半导体芯片的上述第一主面上，且与上述内侧沟槽内的上述第一埋入电极以及上述外侧沟槽内的上述第一埋入电极连接，
上述外侧沟槽内的上述第一埋入电极经由上述第三电极、上述内侧沟槽内的上述第一埋入电极以及上述连接电极而与上述控制电极电连接。
11.根据权利要求9或10所述的半导体装置，其特征在于，
形成有一条以上且三条以下的上述外侧沟槽。
12.根据权利要求1～11任一项中所述的半导体装置，其特征在于，
包含第二导电型的阱区域，该第二导电型的阱区域在上述第一区域的表层部中从上述有源区域遍及上述外周区域地形成，除上述第一外周沟槽以及上述第二外周沟槽组的形成部分以外，在沿上述第一主面的横方向上连续，
上述通道区域由上述阱区域的一部分构成，
上述阱区域在内侧包含上述第一外周沟槽以及上述第二外周沟槽组，而且与上述第一外周沟槽以及上述第二外周沟槽组重叠地形成。
13.根据权利要求1～12任一项中所述的半导体装置，其特征在于，
包含外周电极，该外周电极形成在上述半导体芯片的上述第一主面上，在比上述外周区域的上述第二外周沟槽组靠外侧与上述半导体芯片连接。
14.根据权利要求1～13任一项中所述的半导体装置，其特征在于，
具有100V以上的耐压。
15.根据权利要求1～14任一项中所述的半导体装置，其特征在于，
上述第一区域具有3.5Ω·cm以上且4.5Ω·cm以下的比电阻。
16.根据权利要求1～15任一项中所述的半导体装置，其特征在于，
上述半导体芯片包含：
第一导电型的半导体基板，其具有第一杂质浓度；以及
第一导电型的外延层，其形成在上述半导体基板上，具有比上述第一杂质浓度低的第二杂质浓度，且构成上述第一区域，
上述外延层具有7μm以上且15μm以下的厚度。
17.根据权利要求16所述的半导体装置，其特征在于，
上述第一杂质浓度为1×1018cm－3以上且1×10 20cm－3以下，
上述第二杂质浓度为1×1015cm－3以上且1×1019cm－3以下。
CN202280021502.5A 2021-03-30 2022-02-14 半导体装置 Pending CN117015857A (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2021058601 2021-03-30
JP2021-058601 2021-03-30
PCT/JP2022/005666 WO2022209357A1 (ja) 2021-03-30 2022-02-14 半導体装置

Publications (1)

Publication Number Publication Date
CN117015857A true CN117015857A (zh) 2023-11-07

Family

ID=83455922

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202280021502.5A Pending CN117015857A (zh) 2021-03-30 2022-02-14 半导体装置

Country Status (5)

Country Link
US (1) US20230402539A1 (zh)
JP (1) JPWO2022209357A1 (zh)
CN (1) CN117015857A (zh)
DE (1) DE112022001294T5 (zh)
WO (1) WO2022209357A1 (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2020162620A1 (ja) * 2019-02-07 2020-08-13 ローム株式会社 半導体装置

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6143490B2 (ja) * 2013-02-19 2017-06-07 ローム株式会社 半導体装置およびその製造方法
JP6274968B2 (ja) * 2014-05-16 2018-02-07 ローム株式会社 半導体装置
JP6299789B2 (ja) * 2016-03-09 2018-03-28 トヨタ自動車株式会社 スイッチング素子
JP2019117867A (ja) * 2017-12-27 2019-07-18 株式会社東芝 半導体装置
JP7420485B2 (ja) * 2019-05-23 2024-01-23 株式会社デンソー 炭化珪素半導体装置およびその製造方法

Also Published As

Publication number Publication date
DE112022001294T5 (de) 2023-12-28
JPWO2022209357A1 (zh) 2022-10-06
WO2022209357A1 (ja) 2022-10-06
US20230402539A1 (en) 2023-12-14

Similar Documents

Publication Publication Date Title
JP5511124B2 (ja) 絶縁ゲート型半導体装置
CN111463278B (zh) 半导体装置
US8642401B2 (en) Insulated gate type semiconductor device and method for fabricating the same
TWI469350B (zh) Power semiconductor devices
US10396189B2 (en) Semiconductor device
JP2013149761A (ja) 半導体装置
US11469318B2 (en) Superjunction semiconductor device having parallel PN structure with column structure and method of manufacturing the same
WO2014125626A1 (ja) 半導体装置とその製造方法
CN104465656B (zh) 半导体器件以及其制造方法
US11189703B2 (en) Semiconductor device with trench structure having differing widths
US10340147B2 (en) Semiconductor device with equipotential ring contact at curved portion of equipotential ring electrode and method of manufacturing the same
US11088276B2 (en) Silicon carbide semiconductor device
JP6941502B2 (ja) 半導体装置および半導体パッケージ
US20230402539A1 (en) Semiconductor device
TWI416732B (zh) Semiconductor device
JP4051971B2 (ja) 炭化珪素半導体装置およびその製造方法
CN114068715A (zh) 半导体装置
US20110169080A1 (en) Charge balance power device and manufacturing method thereof
TWI740719B (zh) 高壓半導體裝置
WO2022190488A1 (ja) 半導体装置
JP2022155207A (ja) 半導体装置
KR101602411B1 (ko) 게이트 패드 영역에 액티브셀 배치 구조를 가지는 전력 반도체 장치
TWI714683B (zh) 具有超晶格結構的表面優化電晶體
CN116093130A (zh) 半导体器件
JP2024009372A (ja) 超接合半導体装置

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination