WO2014050322A1

WO2014050322A1 - チップ部品およびその製造方法

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Publication number: WO2014050322A1
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Inventors: 靖浩近藤; 松浦　勝也
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Description

チップ部品およびその製造方法

　本発明は、チップ部品およびその製造方法、ならびに前記チップ部品を備えた回路アセンブリおよび電子機器に関する。

　特許文献１は、絶縁基板上に形成された抵抗膜をレーザトリミングした後、ガラスによるカバーコートを形成したチップ抵抗器を開示している。

特開２００１－７６９１２号公報

　特許文献１のチップ抵抗器では、電極が絶縁基板の片方の面にしか形成されていない。そのため、このチップ抵抗器を実装基板に半田付けしたときには、チップ抵抗器は当該片方の面のみで実装基板に接着されることなり、したがって接着強度が十分とは言えない場合がある。しかも、接着面が一つの面のみであるため、半田上でチップ抵抗器が安定せず、また、当該接着面に沿う横方向（実装基板に沿う方向）の力がチップ抵抗器に加わったときに、チップ抵抗器が外れ易いという不具合もある。

　本発明の目的は、実装基板との接着強度を向上させることができ、さらに実装形状を安定化させることができるチップ部品を提供することである。

　本発明の他の目的は、実装基板との接着強度を向上させることができ、さらに実装形状を安定化させることができるチップ部品を簡単に製造することができるチップ部品の製造方法を提供することである。

　本発明のさらに他の目的は、本発明のチップ部品を備えた回路アセンブリ、およびこのような回路アセンブリを備えた電子機器を提供することである。

　本発明のチップ部品は、表面および側面を有する基板と、前記基板の前記表面の縁部を覆うように、当該表面および前記側面に一体的に形成された電極と、前記電極と前記基板との間に介在された絶縁膜とを含む。

　この構成によれば、基板の表面に加えて側面にも電極が形成されているので、チップ部品を実装基板に半田付けする際の接着面積を拡大することができる。その結果、電極に対する半田の吸着量を増やすことができるので、接着強度を向上させることができる。また、半田が基板の表面から側面に回り込むように吸着するので、実装状態において、基板の表面および側面の二方向からチップ部品を保持することができる。そのため、チップ部品の実装形状を安定化させることができる。

　しかも、電極を単に基板の側面にも形成しただけではなく、電極と基板との間に絶縁膜を介在させている。これにより、たとえば基板と電極とを短絡させたくない場合に、その要求に応えることができる。

　また、前記チップ部品では、前記基板は平面視において矩形状であり、前記電極は、前記基板の三方の前記縁部を覆うように形成されていることが好ましい。この構成では、実装状態において、チップ部品を基板の側面の三方向から保持することができるので、チップ部品の実装形状を一層安定化させることができる。

　また、前記チップ部品では、前記基板の前記表面において前記縁部から間隔を空けて形成され、前記電極が電気的に接続された配線膜をさらに含むことが好ましい。この構成では、外部接続するための電極から配線膜が独立しているので、基板の表面に形成される素子パターンに合わせた配線設計を行うことができる。

　前記配線膜は、前記電極に覆われた前記基板の前記縁部に対向する周縁部が選択的に露出しており、当該露出部分を除く周縁部が樹脂膜で選択的に覆われていることが好ましい。この構成により、電極と配線膜との接合面積を増やすことができるので、接触抵抗を減らすことができる。

　また、前記電極は、前記樹脂膜の表面から突出するように形成されていてもよい。その場合、前記樹脂膜の前記表面に沿って横方向に引き出され、当該表面を選択的に覆う引き出し部を含んでいてもよい。

　また、前記電極は、Ｎｉ層と、Ａｕ層とを含み、前記Ａｕ層が最表面に露出していることが好ましい。この構成の電極では、Ｎｉ層の表面がＡｕ層によって覆われているので、Ｎｉ層が酸化することを防止できる。

　また、前記電極は、前記Ｎｉ層と前記Ａｕ層との間に介装されたＰｄ層をさらに含むことが好ましい。この構成の電極では、Ａｕ層を薄くすることによってＡｕ層に貫通孔（ピンホール）ができてしまっても、Ｎｉ層とＡｕ層との間に介装されたＰｄ層が当該貫通孔を塞いでいるので、当該貫通孔からＮｉ層が外部に露出されて酸化することを防止できる。

　前記チップ部品は、前記電極が互いに間隔を空けて２つ設けられている場合、前記基板上に形成され前記２つの電極間に接続された抵抗体を含むチップ抵抗器であってもよい。その場合、前記チップ部品は、複数の前記抵抗体と、前記基板上に設けられ、前記複数の抵抗体をそれぞれ切り離し可能に前記電極に接続する複数のヒューズとをさらに含むことが好ましい。このチップ部品（チップ抵抗器）では、一つまたは複数のヒューズを選択して切断することにより、複数種類の抵抗値に、容易にかつ速やかに対応することができる。換言すれば、抵抗値の異なる複数の抵抗体を組み合わせることによって、様々な抵抗値のチップ抵抗器を共通の設計で実現することができる。

　また、前記チップ部品は、前記電極が互いに間隔を空けて２つ設けられている場合、前記基板上に形成され前記２つの電極の間に接続されたキャパシタ素子を含むチップコンデンサであってもよい。その場合、前記チップ部品は、前記キャパシタ素子を構成する複数のキャパシタ要素と、前記基板上に設けられ、前記複数のキャパシタ要素をそれぞれ切り離し可能に前記電極に接続する複数のヒューズとをさらに含むことが好ましい。このチップ部品（チップコンデンサ）では、一つまたは複数のヒューズを選択して切断することにより、複数種類の容量値に、容易にかつ速やかに対応することができる。換言すれば、容量値の異なる複数のキャパシタ要素を組み合わせることによって、様々な容量値のチップコンデンサを共通の設計で実現することができる。

　本発明の回路アセンブリは、本発明のチップ部品と、前記基板の前記表面に対向する実装面に、前記電極に半田接合されたランドを有する実装基板とを含む。この構成により、実装基板との接着強度を向上させることができ、さらに実装形状を安定化させることができるチップ部品を備える回路アセンブリを提供することができる。

　前記回路アセンブリは、前記実装面の法線方向から見たときに、前記半田が前記電極の表面部分および側面部分を覆うように形成されていることが好ましい。この構成では、電極に対する半田の吸着量を増やすことができるので、接着強度を向上させることができる。また、半田が電極の表面部分から側面部分に回り込むように吸着しているので、基板の表面および側面の二方向からチップ部品を保持することができる。そのため、チップ部品の実装形状を安定化させることができる。

　本発明の電子機器は、本発明の回路アセンブリと、前記回路アセンブリを収容した筐体とを含む。この構成により、実装基板との接着強度を向上させることができ、さらに実装形状を安定化させることができるチップ部品を備える電子部品を提供することができる。

　本発明のチップ部品の製造方法は、基板の複数のチップ部品領域の境界領域に前記基板の表面から所定深さの溝を形成して、前記複数のチップ部品領域毎の基板に分離する工程と、前記溝の側面に絶縁膜を形成することにより、各基板の側面に当該絶縁膜を形成する工程と、前記各基板の前記表面からその縁部を介して前記溝の前記側面に沿って前記絶縁膜上に電極材料をめっき成長させることによって、前記各基板の前記表面の前記縁部を覆うように、当該表面および前記側面に電極を一体的に形成する工程と、前記基板の裏面を前記溝に到達するまで研削して、前記基板を複数のチップ部品に分割する工程とを含む。

　この方法によれば、電極材料のめっき成長によって本発明のチップ部品を簡単に製造することができる。

　前記電極を形成する工程は、前記電極材料を無電解めっきによって成長させる工程を含むことが好ましい。この方法により、絶縁膜上にも良好に電極材料を成長させることができる。また、電解めっきに比べて工程数を削減して生産性を向上させることができる。

　前記チップ部品の製造方法は、前記複数のチップ部品領域毎に前記基板の前記表面に配線膜を形成する工程をさらに含み、前記基板に分離する工程は、前記各基板の前記縁部と前記配線膜との間に間隔が空くように前記溝を形成する工程を含み、前記電極を形成する工程は、前記配線膜から前記電極材料をめっき成長させる工程を含んでいてもよい。その場合、前記チップ部品の製造方法は、前記溝の形成前に前記配線膜を覆う樹脂膜を形成する工程と、前記配線膜における前記溝を形成すべき領域に対向する周縁部が露出するように、前記樹脂膜を選択的に除去する工程とをさらに含むことが好ましい。この方法では、配線膜から基板の縁部までめっき成長の妨げになるものが無いので、配線膜から当該縁部まで直線的にめっき成長させることができる。その結果、電極の形成にかかる時間の短縮を図ることができる。

　また、前記チップ部品の製造方法では、前記溝の形成が、エッチングによって行われることが好ましい。この方法では、基板における全てのチップ部品領域の境界領域に一度に溝を形成することができるので、チップ部品の製造にかかる時間の短縮を図ることができる。

図１Ａは、本発明の一実施形態に係るチップ抵抗器の構成を説明するための模式的な斜視図である。図１Ｂは、チップ抵抗器が実装基板に実装された状態の回路アセンブリをチップ抵抗器の長手方向に沿って切断したときの模式的な断面図である。図１Ｃは、実装基板に実装された状態のチップ抵抗器を素子形成面側から見た模式的な平面図である。図２は、チップ抵抗器の平面図であり、第１接続電極、第２接続電極および素子の配置関係ならびに素子の平面視の構成を示す図である。図３Ａは、図２に示す素子の一部分を拡大して描いた平面図である。図３Ｂは、素子における抵抗体の構成を説明するために描いた図３ＡのＢ－Ｂに沿う長さ方向の縦断面図である。図３Ｃは、素子における抵抗体の構成を説明するために描いた図３ＡのＣ－Ｃに沿う幅方向の縦断面図である。図４は、抵抗体膜ラインおよび配線膜の電気的特徴を回路記号および電気回路図で示した図である。図５（ａ）は、図２のチップ抵抗器の平面図の一部分を拡大して描いたヒューズを含む領域の部分拡大平面図であり、図５（ｂ）は、図５（ａ）のＢ－Ｂに沿う断面構造を示す図である。図６は、本発明の実施形態に係る素子の電気回路図である。図７は、本発明の他の実施形態に係る素子の電気回路図である。図８は、本発明のさらに他の実施形態に係る素子の電気回路図である。図９は、チップ抵抗器の模式的な断面図である。図１０Ａは、図９のチップ抵抗器の製造方法を示す断面図である。図１０Ｂは、図１０Ａの次の工程を示す断面図である。図１０Ｃは、図１０Ｂの次の工程を示す断面図である。図１０Ｄは、図１０Ｃの次の工程を示す断面図である。図１０Ｅは、図１０Ｄの次の工程を示す断面図である。図１０Ｆは、図１０Ｅの次の工程を示す断面図である。図１０Ｇは、図１０Ｆの次の工程を示す断面図である。図１０Ｈは、図１０Ｇの次の工程を示す断面図である。図１０Ｉは、図１０Ｈの次の工程を示す断面図である。図１１は、図１０Ｅの工程において溝を形成するために用いられるレジストパターンの一部の模式的な平面図である。図１２は、第１接続電極および第２接続電極の製造工程を説明するための図である。図１３Ａは、図１０Ｉの工程後におけるチップ抵抗器の回収工程を示す模式的な断面図である。図１３Ｂは、図１３Ａの次の工程を示す断面図である。図１３Ｃは、図１３Ｂの次の工程を示す断面図である。図１３Ｄは、図１３Ｃの次の工程を示す断面図である。図１４Ａは、図１０Ｉの工程後におけるチップ抵抗器の回収工程（変形例）を示す模式的な断面図である。図１４Ｂは、図１４Ａの次の工程を示す断面図である。図１４Ｃは、図１４Ｂの次の工程を示す断面図である。図１５は、本発明の他の実施形態に係るチップコンデンサの平面図である。図１６は、図１５の切断面線XVI－XVIから見た断面図である。図１７は、前記チップコンデンサの一部の構成を分離して示す分解斜視図である。図１８は、前記チップコンデンサの内部の電気的構成を示す回路図である。図１９は、本発明のチップ部品が用いられる電子機器の一例であるスマートフォンの外観を示す斜視図である。図２０は、スマートフォンの筐体の内部に収容された回路アセンブリの構成を示す図解的な平面図である。

　以下では、本発明の実施形態を、添付図面を参照して詳細に説明する。

　図１Ａは、本発明の一実施形態に係るチップ抵抗器の構成を説明するための模式的な斜視図である。

　このチップ抵抗器１は、微小なチップ部品であり、図１Ａに示すように、直方体形状をなしている。チップ抵抗器１の平面形状は、直交する二辺（長辺８１、短辺８２）がそれぞれ０．４ｍｍ以下、０．２ｍｍ以下の矩形である。好ましくは、チップ抵抗器１の寸法に関し、長さＬ（長辺８１の長さ）が約０．３ｍｍであり、幅Ｗ（短辺８２の長さ）が約０．１５ｍｍであり、厚さＴが約０．１ｍｍである。

　このチップ抵抗器１は、基板上に多数個のチップ抵抗器１を格子状に形成してから当該基板に溝を形成した後、裏面研磨（または当該基板を溝で分断）して個々のチップ抵抗器１に分離することによって得られる。

　チップ抵抗器１は、チップ抵抗器１の本体を構成する基板２と、外部接続電極となる第１接続電極３および第２接続電極４と、第１接続電極３および第２接続電極４によって外部接続される素子５とを主に備えている。

　基板２は、略直方体のチップ形状である。基板２において図１Ａにおける上面をなす一つの表面は、素子形成面２Ａである。素子形成面２Ａは、基板２において素子５が形成される表面であり、略長方形状である。基板２の厚さ方向において素子形成面２Ａとは反対側の面は、裏面２Ｂである。素子形成面２Ａと裏面２Ｂとは、ほぼ同寸法かつ同形状であり、互いに平行である。素子形成面２Ａにおける一対の長辺８１および短辺８２によって区画された矩形状の縁を、周縁部８５ということにし、裏面２Ｂにおける一対の長辺８１および短辺８２によって区画された矩形状の縁を、周縁部９０ということにする。素子形成面２Ａ（裏面２Ｂ）に直交する法線方向から見ると、周縁部８５と周縁部９０とは、重なっている（後述する図１Ｃ参照）。

　基板２は、素子形成面２Ａおよび裏面２Ｂ以外の表面として、複数の側面（側面２Ｃ、側面２Ｄ、側面２Ｅおよび側面２Ｆ）を有している。当該複数の側面は、素子形成面２Ａおよび裏面２Ｂのそれぞれに交差（詳しくは、直交）して延びて、素子形成面２Ａおよび裏面２Ｂの間を繋いでいる。

　側面２Ｃは、素子形成面２Ａおよび裏面２Ｂにおける長手方向一方側（図１Ａにおける左手前側）の短辺８２間に架設されていて、側面２Ｄは、素子形成面２Ａおよび裏面２Ｂにおける長手方向他方側（図１Ａにおける右奥側）の短辺８２間に架設されている。側面２Ｃおよび側面２Ｄは、当該長手方向における基板２の両端面である。側面２Ｅは、素子形成面２Ａおよび裏面２Ｂにおける短手方向一方側（図１Ａにおける左奥側）の長辺８１間に架設されていて、側面２Ｆは、素子形成面２Ａおよび裏面２Ｂにおける短手方向他方側（図１Ａにおける右手前側）の長辺８１間に架設されている。側面２Ｅおよび側面２Ｆは、当該短手方向における基板２の両端面である。側面２Ｃおよび側面２Ｄのそれぞれは、側面２Ｅおよび側面２Ｆのそれぞれと交差（詳しくは、直交）している。そのため、素子形成面２Ａ～側面２Ｆにおいて隣り合うもの同士が直角を成している。

　基板２では、素子形成面２Ａおよび側面２Ｃ～２Ｆのそれぞれの全域がパッシベーション膜２３で覆われている。そのため、厳密には、図１Ａでは、素子形成面２Ａおよび側面２Ｃ～２Ｆのそれぞれの全域は、パッシベーション膜２３の内側（裏側）に位置していて、外部に露出されていない。さらに、チップ抵抗器１は、樹脂膜２４を有している。樹脂膜２４は、素子形成面２Ａ上のパッシベーション膜２３の全域（周縁部８５およびその内側領域）を覆っている。パッシベーション膜２３および樹脂膜２４については、以降で詳説する。

　第１接続電極３および第２接続電極４は、基板２の素子形成面２Ａ上において周縁部８５を覆うように、素子形成面２Ａおよび側面２Ｃ～２Ｆに跨るように一体的に形成されている。第１接続電極３および第２接続電極４のそれぞれは、たとえば、Ｎｉ（ニッケル）、Ｐｄ（パラジウム）およびＡｕ（金）をこの順番で素子形成面２Ａ上に積層することによって構成されている。第１接続電極３および第２接続電極４は、素子形成面２Ａの長手方向に互いに間隔を開けて配置されている。当該配置位置において、第１接続電極３は、チップ抵抗器１の一方の短辺８２（側面２Ｃ寄りの短辺８２）およびその両側の一対の長辺８１に沿う三方の側面２Ｃ，２Ｅ，２Ｆを一体的に覆うように形成されている。一方、第２接続電極４は、チップ抵抗器１の他方の短辺８２（側面２Ｄ寄りの短辺８２）およびその両側の一対の長辺８１に沿う三方の側面２Ｄ，２Ｅ，２Ｆを一体的に覆うように形成されている。これにより、基板２の長手方向両端部において側面同士が交わる各コーナー部１１はそれぞれ、第１接続電極３もしくは第２接続電極４によって覆われている。

　第１接続電極３および第２接続電極４は、前述した法線方向から見た平面視において、ほぼ同寸法かつ同形状である。第１接続電極３は、平面視における４辺をなす１対の長辺３Ａおよび短辺３Ｂを有している。長辺３Ａと短辺３Ｂとは平面視において直交している。第２接続電極４は、平面視における４辺をなす１対の長辺４Ａおよび短辺４Ｂを有している。長辺４Ａと短辺４Ｂとは平面視において直交している。長辺３Ａおよび長辺４Ａは、基板２の短辺８２と平行に延びていて、短辺３Ｂおよび短辺４Ｂは、基板２の長辺８１と平行に延びている。また、チップ抵抗器１は、裏面２Ｂに電極を有していない。

　素子５は、回路素子であって、基板２の素子形成面２Ａにおける第１接続電極３と第２接続電極４との間の領域に形成されていて、パッシベーション膜２３および樹脂膜２４によって上から被覆されている。この実施形態の素子５は、抵抗５６である。抵抗５６は、等しい抵抗値を有する複数個の（単位）抵抗体Ｒを素子形成面２Ａ上でマトリックス状に配列した回路網によって構成されている。抵抗体Ｒは、ＴｉＮ（窒化チタン）、ＴｉＯＮ（酸化窒化チタン）またはＴｉＳｉＯＮからなる。素子５は、後述する配線膜２２に電気的に接続されていて、配線膜２２を介して第１接続電極３と第２接続電極４とに電気的に接続されている。つまり、素子５は、基板２上に形成され、第１接続電極３および第２接続電極４の間に接続されている。

　図１Ｂは、チップ抵抗器が実装基板に実装された状態の回路アセンブリをチップ抵抗器の長手方向に沿って切断したときの模式的な断面図である。なお、図１Ｂでは、要部のみ、断面で示している。

　図１Ｂに示すように、チップ抵抗器１は、実装基板９に実装される。この状態におけるチップ抵抗器１および実装基板９は、回路アセンブリ１００を構成している。図１Ｂにおける実装基板９の上面は、実装面９Ａである。実装面９Ａには、実装基板９の内部回路（図示せず）に接続された一対（２つ）のランド８８が形成されている。各ランド８８は、たとえば、Ｃｕからなる。各ランド８８の表面には、半田１３が当該表面から突出するように設けられている。

　チップ抵抗器１を実装基板９に実装する場合、自動実装機（図示せず）の吸着ノズル９１をチップ抵抗器１の裏面２Ｂに吸着してから吸着ノズル９１を動かすことによって、チップ抵抗器１を搬送する。このとき、吸着ノズル９１は、裏面２Ｂの長手方向における略中央部分に吸着する。前述したように、第１接続電極３および第２接続電極４は、チップ抵抗器１の片面（素子形成面２Ａ）および側面２Ｃ～２Ｆにおける素子形成面２Ａ側の端部だけに設けられていることから、チップ抵抗器１において裏面２Ｂは、電極（凹凸）がない平坦面となる。よって、吸着ノズル９１をチップ抵抗器１に吸着して移動させる場合に、平坦な裏面２Ｂに吸着ノズル９１を吸着させることができる。換言すれば、平坦な裏面２Ｂであれば、吸着ノズル９１が吸着できる部分のマージンを増やすことができる。これによって、吸着ノズル９１をチップ抵抗器１に確実に吸着させ、チップ抵抗器１を途中で吸着ノズル９１から脱落させることなく確実に搬送できる。

　そして、チップ抵抗器１を吸着した吸着ノズル９１を実装基板９まで移動させる。このとき、チップ抵抗器１の素子形成面２Ａと実装基板９の実装面９Ａとが互いに対向する。この状態で、吸着ノズル９１を移動させて実装基板９に押し付け、チップ抵抗器１において、第１接続電極３を一方のランド８８の半田１３に接触させ、第２接続電極４を他方のランド８８の半田１３に接触させる。次に、半田１３を加熱すると、半田１３が溶融する。その後、半田１３が冷却されて固まると、第１接続電極３と当該一方のランド８８とが半田１３を介して接合し、第２接続電極４と当該他方のランド８８とが半田１３を介して接合する。つまり、２つのランド８８のそれぞれが、第１接続電極３および第２接続電極４において対応する電極に半田接合される。これにより、実装基板９へのチップ抵抗器１の実装（フリップチップ接続）が完了して、回路アセンブリ１００が完成する。なお、外部接続電極として機能する第１接続電極３および第２接続電極４は、半田濡れ性の向上および信頼性の向上のために、金（Ａｕ）で形成するか、または、後述するように表面に金メッキを施すことが望ましい。

　完成状態の回路アセンブリ１００では、チップ抵抗器１の素子形成面２Ａと実装基板９の実装面９Ａとが、隙間を隔てて対向しつつ、平行に延びている（図１Ｃも参照）。当該隙間の寸法は、第１接続電極３または第２接続電極４において素子形成面２Ａから突き出た部分の厚みと半田１３の厚さとの合計に相当する。

　図１Ｃは、実装基板に実装された状態のチップ抵抗器を素子形成面側から見た模式的な平面図である。次に、図１Ｂおよび図１Ｃを参照して、チップ抵抗器１の実装形状を説明する。

　まず、図１Ｂに示すように、断面視においては、たとえば、第１接続電極３および第２接続電極４は、素子形成面２Ａ上の表面部分と側面２Ｃ，２Ｄ上の側面部分とが一体的になってＬ字状に形成されている。そのため、図１Ｃに示すように、実装面９Ａ（素子形成面２Ａ）の法線方向（これらの面に直交する方向）から回路アセンブリ１００（厳密には、チップ抵抗器１と実装基板９との接合部分）を見てみると、第１接続電極３と一方のランド８８とを接合する半田１３は、第１接続電極３の表面部分だけでなく、側面部分にも吸着している。同様に、第２接続電極４と他方のランド８８とを接合する半田１３も、第２接続電極４の表面部分だけでなく、側面部分にも吸着している。

　このように、チップ抵抗器１では、第１接続電極３が基板２の三方の側面２Ｃ，２Ｅ，２Ｆを一体的に覆うように形成され、第２接続電極４が基板２の三方の側面２Ｄ，２Ｅ，２Ｆを一体的に覆うように形成されている。すなわち、基板２の素子形成面２Ａに加えて側面２Ｃ～２Ｆにも電極が形成されているので、チップ抵抗器１を実装基板９に半田付けする際の接着面積を拡大することができる。その結果、第１接続電極３および第２接続電極４に対する半田１３の吸着量を増やすことができるので、接着強度を向上させることができる。

　また、図１Ｃに示すように、半田１３が基板２の素子形成面２Ａから側面２Ｃ～２Ｆに回り込むように吸着する。したがって実装状態において、第１接続電極３を三方の側面２Ｃ，２Ｅ，２Ｆで半田１３によって保持し、第２接続電極４を三方の側面２Ｄ，２Ｅ，２Ｆで半田１３によって保持することによって、矩形状のチップ抵抗器１の全ての側面２Ｃ～２Ｆを半田１３で固定することができる。これにより、チップ抵抗器１の実装形状を安定化させることができる。

　次に、チップ抵抗器１における他の構成を主に説明する。

　図２は、チップ抵抗器の平面図であり、第１接続電極、第２接続電極および素子の配置関係ならびに素子の平面視の構成（レイアウトパターン）を示す図である。

　図２を参照して、素子５は、抵抗回路網となっている。具体的に、素子５は、行方向（基板２の長手方向）に沿って配列された８個の抵抗体Ｒと、列方向（基板２の幅方向）に沿って配列された４４個の抵抗体Ｒとで構成された合計３５２個の抵抗体Ｒを有している。これらの抵抗体Ｒは、素子５の抵抗回路網を構成する複数の素子要素である。

　これら多数個の抵抗体Ｒが１個～６４個の所定個数毎にまとめられて電気的に接続されることによって、複数種類の抵抗回路が形成されている。形成された複数種類の抵抗回路は、導体膜Ｄ（導体で形成された配線膜）で所定の態様に接続されている。さらに、基板２の素子形成面２Ａには、抵抗回路を素子５に対して電気的に組み込んだり、または、素子５から電気的に分離したりするために切断（溶断）可能な複数のヒューズＦが設けられている。複数のヒューズＦおよび導体膜Ｄは、第１接続電極３の内側辺沿いに、配置領域が直線状になるように配列されている。より具体的には、複数のヒューズＦおよび導体膜Ｄが隣接するように配置され、その配列方向が直線状になっている。複数のヒューズＦは、複数種類の抵抗回路（抵抗回路毎の複数の抵抗体Ｒ）を第１接続電極３に対してそれぞれ切断可能（切り離し可能）に接続している。

　図３Ａは、図２に示す素子の一部分を拡大して描いた平面図である。図３Ｂは、素子における抵抗体の構成を説明するために描いた図３ＡのＢ－Ｂに沿う長さ方向の縦断面図である。図３Ｃは、素子における抵抗体の構成を説明するために描いた図３ＡのＣ－Ｃに沿う幅方向の縦断面図である。

　図３Ａ、図３Ｂおよび図３Ｃを参照して、抵抗体Ｒの構成について説明をする。

　チップ抵抗器１は、前述した配線膜２２、パッシベーション膜２３および樹脂膜２４の他に、絶縁膜２０と抵抗体膜２１とをさらに備えている（図３Ｂおよび図３Ｃ参照）。絶縁膜２０、抵抗体膜２１、配線膜２２、パッシベーション膜２３および樹脂膜２４は、基板２（素子形成面２Ａ）上に形成されている。

　絶縁膜２０は、ＳｉＯ₂（酸化シリコン）からなる。絶縁膜２０は、基板２の素子形成面２Ａの全域を覆っている。絶縁膜２０の厚さは、約１００００Åである。

　抵抗体膜２１は、絶縁膜２０上に形成されている。抵抗体膜２１は、ＴｉＮ、ＴｉＯＮまたはＴｉＳｉＯＮにより形成されている。抵抗体膜２１の厚さは、約２０００Åである。抵抗体膜２１は、第１接続電極３と第２接続電極４との間を平行に直線状に延びる複数本の抵抗体膜（以下「抵抗体膜ライン２１Ａ」という）を構成していて、抵抗体膜ライン２１Ａは、ライン方向に所定の位置で切断されている場合がある（図３Ａ参照）。

　抵抗体膜ライン２１Ａ上には、配線膜２２が積層されている。配線膜２２は、Ａｌ（アルミニウム）またはアルミニウムとＣｕ（銅）との合金（ＡｌＣｕ合金）からなる。配線膜２２の厚さは、約８０００Åである。配線膜２２は、抵抗体膜ライン２１Ａ上に、ライン方向に一定間隔Ｒを開けて積層されていて、抵抗体膜ライン２１Ａに接している。

　この構成の抵抗体膜ライン２１Ａおよび配線膜２２の電気的特徴を回路記号で示すと、図４の通りである。すなわち、図４（ａ）に示すように、所定間隔Ｒの領域の抵抗体膜ライン２１Ａ部分が、それぞれ、一定の抵抗値ｒを有する１つの抵抗体Ｒを形成している。

　そして、配線膜２２が積層された領域では、配線膜２２が隣り合う抵抗体Ｒ同士を電気的に接続することによって、当該配線膜２２で抵抗体膜ライン２１Ａが短絡されている。よって、図４（ｂ）に示す抵抗ｒの抵抗体Ｒの直列接続からなる抵抗回路が形成されている。

　また、隣接する抵抗体膜ライン２１Ａ同士は抵抗体膜２１および配線膜２２で接続されているから、図３Ａに示す素子５の抵抗回路網は、図４（ｃ）に示す（前述した抵抗体Ｒの単位抵抗からなる）抵抗回路を構成している。このように、抵抗体膜２１および配線膜２２は、抵抗体Ｒや抵抗回路（つまり素子５）を構成している。そして、各抵抗体Ｒは、抵抗体膜ライン２１Ａ（抵抗体膜２１）と、抵抗体膜ライン２１Ａ上にライン方向に一定間隔をあけて積層された複数の配線膜２２とを含み、配線膜２２が積層されていない一定間隔Ｒ部分の抵抗体膜ライン２１Ａが、１個の抵抗体Ｒを構成している。抵抗体Ｒを構成している部分における抵抗体膜ライン２１Ａは、その形状および大きさが全て等しい。よって、基板２上にマトリックス状に配列された多数個の抵抗体Ｒは、等しい抵抗値を有している。

　また、抵抗体膜ライン２１Ａ上に積層された配線膜２２は、抵抗体Ｒを形成すると共に、複数個の抵抗体Ｒを接続して抵抗回路を構成するための導体膜Ｄの役目も果たしている（図２参照）。

　図５（ａ）は、図２に示すチップ抵抗器の平面図の一部分を拡大して描いたヒューズを含む領域の部分拡大平面図であり、図５（ｂ）は、図５（ａ）のＢ－Ｂに沿う断面構造を示す図である。

　図５（ａ）および（ｂ）に示すように、前述したヒューズＦおよび導体膜Ｄも、抵抗体Ｒを形成する抵抗体膜２１上に積層された配線膜２２により形成されている。すなわち、抵抗体Ｒを形成する抵抗体膜ライン２１Ａ上に積層された配線膜２２と同じレイヤーに、配線膜２２と同じ金属材料であるＡｌまたはＡｌＣｕ合金によってヒューズＦおよび導体膜Ｄが形成されている。なお、配線膜２２は、前述したように、抵抗回路を形成するために、複数個の抵抗体Ｒを電気的に接続する導体膜Ｄとしても用いられている。

　つまり、抵抗体膜２１上に積層された同一レイヤーにおいて、抵抗体Ｒを形成するための配線膜や、ヒューズＦや、導体膜Ｄや、さらには、素子５を第１接続電極３および第２接続電極４に接続するための配線膜が、配線膜２２として、同一の金属材料（ＡｌまたはＡｌＣｕ合金）を用いて形成されている。なお、ヒューズＦを配線膜２２と異ならせている（区別している）のは、ヒューズＦが切断しやすいように細く形成されていること、および、ヒューズＦの周囲に他の回路要素が存在しないように配置されていることによるからである。

　ここで、配線膜２２において、ヒューズＦが配置された領域を、トリミング対象領域Ｘということにする（図２および図５（ａ）参照）。トリミング対象領域Ｘは、第１接続電極３の内側辺沿いの直線状領域であって、トリミング対象領域Ｘには、ヒューズＦだけでなく、導体膜Ｄも配置されている。また、トリミング対象領域Ｘの配線膜２２の下方にも抵抗体膜２１が形成されている（図５（ｂ）参照）。そして、ヒューズＦは、配線膜２２において、トリミング対象領域Ｘ以外の部分よりも配線間距離が大きい（周囲から離された）配線である。

　なお、ヒューズＦは、配線膜２２の一部だけでなく、抵抗体Ｒ（抵抗体膜２１）の一部と抵抗体膜２１上の配線膜２２の一部とのまとまり（ヒューズ素子）を指していてもよい。

　また、ヒューズＦは、導体膜Ｄと同一のレイヤーを用いる場合のみを説明したが、導体膜Ｄでは、その上に更に別の導体膜を積層するようにし、導体膜Ｄ全体の抵抗値を下げるようにしてもよい。なお、この場合であっても、ヒューズＦの上に導体膜を積層しなければ、ヒューズＦの溶断性が悪くなることはない。

　図６は、本発明の実施形態に係る素子の電気回路図である。

　図６を参照して、素子５は、基準抵抗回路Ｒ８と、抵抗回路Ｒ６４、２つの抵抗回路Ｒ３２、抵抗回路Ｒ１６、抵抗回路Ｒ８、抵抗回路Ｒ４、抵抗回路Ｒ２、抵抗回路Ｒ１、抵抗回路Ｒ／２、抵抗回路Ｒ／４、抵抗回路Ｒ／８、抵抗回路Ｒ／１６、抵抗回路Ｒ／３２とを第１接続電極３からこの順番で直列接続することによって構成されている。基準抵抗回路Ｒ８および抵抗回路Ｒ６４～Ｒ２のそれぞれは、自身の末尾の数（Ｒ６４の場合には「６４」）と同数の抵抗体Ｒを直列接続することで構成されている。抵抗回路Ｒ１は、１つの抵抗体Ｒで構成されている。抵抗回路Ｒ／２～Ｒ／３２のそれぞれは、自身の末尾の数（Ｒ／３２の場合には「３２」）と同数の抵抗体Ｒを並列接続することで構成されている。抵抗回路の末尾の数の意味については、後述する図７および図８においても同じである。

　そして、基準抵抗回路Ｒ８以外の抵抗回路Ｒ６４～抵抗回路Ｒ／３２のそれぞれに対して、ヒューズＦが１つずつ並列的に接続されている。ヒューズＦ同士は、直接または導体膜Ｄ（図５（ａ）参照）を介して直列に接続されている。

　図６に示すように全てのヒューズＦが溶断されていない状態では、素子５は、第１接続電極３および第２接続電極４間に設けられた８個の抵抗体Ｒの直列接続からなる基準抵抗回路Ｒ８の抵抗回路を構成している。たとえば、１個の抵抗体Ｒの抵抗値ｒをｒ＝８Ωとすれば、８ｒ＝６４Ωの抵抗回路（基準抵抗回路Ｒ８）により第１接続電極３および第２接続電極４が接続されたチップ抵抗器１が構成されている。

　また、全てのヒューズＦが溶断されていない状態では、基準抵抗回路Ｒ８以外の複数種類の抵抗回路は、短絡された状態となっている。つまり、基準抵抗回路Ｒ８には、１２種類１３個の抵抗回路Ｒ６４～Ｒ／３２が直列に接続されているが、各抵抗回路は、それぞれ並列に接続されたヒューズＦにより短絡されているので、電気的に見ると、各抵抗回路は素子５に組み込まれてはいない。

　この実施形態に係るチップ抵抗器１では、要求される抵抗値に応じて、ヒューズＦを選択的に、たとえばレーザ光で溶断する。それにより、並列的に接続されたヒューズＦが溶断された抵抗回路は、素子５に組み込まれることになる。よって、素子５の全体の抵抗値を、溶断されたヒューズＦに対応する抵抗回路が直列に接続されて組み込まれた抵抗値とすることができる。

　特に、複数種類の抵抗回路は、等しい抵抗値を有する抵抗体Ｒが、直列に１個、２個、４個、８個、１６個、３２個…と、公比が２となる等比数列的に抵抗体Ｒの個数が増加されて接続された複数種類の直列抵抗回路ならびに等しい抵抗値の抵抗体Ｒが並列に２個、４個、８個、１６個…と、公比が２となる等比数列的に抵抗体Ｒの個数が増加されて接続された複数種類の並列抵抗回路を備えている。そのため、ヒューズＦ（前述したヒューズ素子も含む）を選択的に溶断することにより、素子５（抵抗５６）全体の抵抗値を、細かく、かつデジタル的に、任意の抵抗値となるように調整して、チップ抵抗器１において所望の値の抵抗を発生させることができる。

　図７は、本発明の他の実施形態に係る素子の電気回路図である。

　図６に示すように基準抵抗回路Ｒ８および抵抗回路Ｒ６４～抵抗回路Ｒ／３２を直列接続して素子５を構成する代わりに、図７に示すように素子５を構成してもかまわない。詳しくは、第１接続電極３および第２接続電極４の間で、基準抵抗回路Ｒ／１６と、１２種類の抵抗回路Ｒ／１６、Ｒ／８、Ｒ／４、Ｒ／２、Ｒ１、Ｒ２、Ｒ４、Ｒ８、Ｒ１６、Ｒ３２、Ｒ６４、Ｒ１２８の並列接続回路との直列接続回路によって素子５を構成してもよい。

　この場合、基準抵抗回路Ｒ／１６以外の１２種類の抵抗回路には、それぞれ、ヒューズＦが直列に接続されている。全てのヒューズＦが溶断されていない状態では、各抵抗回路は素子５に対して電気的に組み込まれている。要求される抵抗値に応じて、ヒューズＦを選択的に、たとえばレーザ光で溶断すれば、溶断されたヒューズＦに対応する抵抗回路（ヒューズＦが直列に接続された抵抗回路）は、素子５から電気的に分離されるので、チップ抵抗器１全体の抵抗値を調整することができる。

　図８は、本発明のさらに他の実施形態に係る素子の電気回路図である。

　図８に示す素子５の特徴は、複数種類の抵抗回路の直列接続と、複数種類の抵抗回路の並列接続とが直列に接続された回路構成となっていることである。直列接続される複数種類の抵抗回路には、先の実施形態と同様、抵抗回路毎に、並列にヒューズＦが接続されていて、直列接続された複数種類の抵抗回路は、全てヒューズＦで短絡状態とされている。したがって、ヒューズＦを溶断すると、その溶断されるヒューズＦで短絡されていた抵抗回路が、素子５に電気的に組み込まれることになる。

　一方、並列接続された複数種類の抵抗回路には、それぞれ、直列にヒューズＦが接続されている。したがって、ヒューズＦを溶断することにより、溶断されたヒューズＦが直列に接続されている抵抗回路を、抵抗回路の並列接続から電気的に切り離すことができる。

　かかる構成とすれば、たとえば、１ｋΩ以下の小抵抗は並列接続側で作り、１ｋΩ以上の抵抗回路を直列接続側で作れば、数Ωの小抵抗から数ＭΩの大抵抗までの広範な範囲の抵抗回路を、等しい基本設計で構成した抵抗の回路網を用いて作ることができる。つまりチップ抵抗器１では、一つまたは複数のヒューズＦを選択して切断することにより、複数種類の抵抗値に、容易にかつ速やかに対応することができる。換言すれば、抵抗値の異なる複数の抵抗体Ｒを組み合わせることによって、様々な抵抗値のチップ抵抗器１を共通の設計で実現することができる。

　以上のように、このチップ抵抗器１では、トリミング対象領域Ｘにおいて、複数の抵抗体Ｒ（抵抗回路）の接続状態が変更可能である。

　図９は、チップ抵抗器の模式的な断面図である。

　次に、図９を参照して、チップ抵抗器１についてさらに詳しく説明する。なお、説明の便宜上、図９では、前述した素子５については簡略化して示していると共に、基板２以外の各要素にはハッチングを付している。

　ここでは、前述したパッシベーション膜２３および樹脂膜２４について説明する。

　パッシベーション膜２３は、たとえばＳｉＮ（窒化シリコン）からなり、その厚さは、１０００Å～５０００Å（ここでは、約３０００Å）である。パッシベーション膜２３は、素子形成面２Ａおよび側面２Ｃ～２Ｆのそれぞれにおけるほぼ全域に亘って設けられている。素子形成面２Ａ上のパッシベーション膜２３は、抵抗体膜２１および抵抗体膜２１上の各配線膜２２（つまり、素子５）を表面（図９の上側）から被覆していて、素子５における各抵抗体Ｒの上面を覆っている。そのため、パッシベーション膜２３は、前述したトリミング対象領域Ｘにおける配線膜２２も覆っている（図５（ｂ）参照）。また、パッシベーション膜２３は、素子５（配線膜２２および抵抗体膜２１）に接しており、抵抗体膜２１以外の領域では絶縁膜２０にも接している。これにより、素子形成面２Ａ上のパッシベーション膜２３は、素子形成面２Ａ全域を覆って素子５および絶縁膜２０を保護する保護膜として機能している。また、素子形成面２Ａでは、パッシベーション膜２３によって、抵抗体Ｒ間における配線膜２２以外での短絡（隣り合う抵抗体膜ライン２１Ａ間における短絡）が防止されている。

　一方、側面２Ｃ～２Ｆのそれぞれに設けられたパッシベーション膜２３は、第１接続電極３および第２接続電極４の側面部分と基板２の側面２Ｃ～２Ｆとの間に介在されており、側面２Ｃ～２Ｆのそれぞれを保護する保護層として機能している。これにより、第１接続電極３および第２接続電極４と基板２とを短絡させたくない場合に、その要求に応えることができる。なお、パッシベーション膜２３は極めて薄い膜なので、本実施形態では、側面２Ｃ～２Ｆのそれぞれを覆うパッシベーション膜２３を、基板２の一部とみなすことにする。そのため、側面２Ｃ～２Ｆのそれぞれを覆うパッシベーション膜２３を、側面２Ｃ～２Ｆそのものとみなすことにしている。

　樹脂膜２４は、パッシベーション膜２３と共にチップ抵抗器１の素子形成面２Ａを保護するものであり、ポリイミド等の樹脂からなる。樹脂膜２４の厚みは、約５μｍである。

　樹脂膜２４は、素子形成面２Ａ上のパッシベーション膜２３の表面（パッシベーション膜２３に被覆された抵抗体膜２１および配線膜２２も含む）の全域を被覆している。

　樹脂膜２４には、配線膜２２における第１接続電極３および第２接続電極４の側面部分に対向する周縁部を露出させる切欠部２５が１つずつ形成されている。各切欠部２５は、樹脂膜２４およびパッシベーション膜２３を、それぞれの厚さ方向において連続して貫通している。そのため、切欠部２５は、樹脂膜２４だけでなくパッシベーション膜２３にも形成されている。これにより、各配線膜２２は、素子５に近い内側の周縁部のみが樹脂膜２４によって選択的に覆われており、その他の、基板２の周縁部８５に沿う周縁部が切欠部２５を介して選択的に露出している。配線膜２２において各切欠部２５から露出された表面は、外部接続用のパッド領域２２Ａとなっている。また、切欠部２５から露出する配線膜２２は、素子形成面２Ａにおいて基板２の周縁部８５から内方へ所定の間隔（たとえば、３μｍ～６μｍ）離れて配置されている。また、切欠部２５の側面には、チップ抵抗器１の一方の短辺８２から他方の短辺８２へ向かって、絶縁膜２６が全体的に形成されている。

　２つの切欠部２５のうち、一方の切欠部２５は、第１接続電極３によって埋め尽くされ、他方の切欠部２５は、第２接続電極４によって埋め尽くされている。この第１接続電極３および第２接続電極４は、前述したように、素子形成面２Ａに加えて側面２Ｃ～２Ｆも覆うように形成されている。また、第１接続電極３および第２接続電極４は、樹脂膜２４から突出するように形成されていると共に、樹脂膜２４の表面に沿って基板２の内方（素子５側）へ引き出された引き出し部２７を有している。

　ここで、第１接続電極３および第２接続電極４のそれぞれは、Ｎｉ層３３、Ｐｄ層３４およびＡｕ層３５を素子形成面２Ａ側および側面２Ｃ～２Ｆ側からこの順で有している。すなわち、第１接続電極３および第２接続電極４のそれぞれは、素子形成面２Ａ上の領域だけでなく、側面２Ｃ～２Ｆ上の領域においても、Ｎｉ層３３、Ｐｄ層３４およびＡｕ層３５からなる積層構造を有している。そのため、第１接続電極３および第２接続電極４のそれぞれにおいて、Ｎｉ層３３とＡｕ層３５との間にＰｄ層３４が介装されている。第１接続電極３および第２接続電極４のそれぞれにおいて、Ｎｉ層３３は各接続電極の大部分を占めており、Ｐｄ層３４およびＡｕ層３５は、Ｎｉ層３３に比べて格段に薄く形成されている。Ｎｉ層３３は、チップ抵抗器１が実装基板９に実装された際に（図１Ｂおよび図１Ｃ参照）、各切欠部２５のパッド領域２２Ａにおける配線膜２２のＡｌと、前述した半田１３とを中継する役割を有している。

　このように、第１接続電極３および第２接続電極４では、Ｎｉ層３３の表面がＡｕ層３５によって覆われているので、Ｎｉ層３３が酸化することを防止できる。また、第１接続電極３および第２接続電極４では、Ａｕ層３５を薄くすることによってＡｕ層３５に貫通孔（ピンホール）ができてしまっても、Ｎｉ層３３とＡｕ層３５との間に介装されたＰｄ層３４が当該貫通孔を塞いでいるので、当該貫通孔からＮｉ層３３が外部に露出されて酸化することを防止できる。

　そして、第１接続電極３および第２接続電極４のそれぞれでは、Ａｕ層３５が、最表面に露出している。第１接続電極３は、一方の切欠部２５を介して、この切欠部２５におけるパッド領域２２Ａにおいて配線膜２２に対して電気的に接続されている。第２接続電極４は、他方の切欠部２５を介して、この切欠部２５におけるパッド領域２２Ａにおいて配線膜２２に対して電気的に接続されている。第１接続電極３および第２接続電極４のそれぞれでは、Ｎｉ層３３がパッド領域２２Ａに対して接続されている。これにより、第１接続電極３および第２接続電極４のそれぞれは、素子５に対して電気的に接続されている。ここで、配線膜２２は、抵抗体Ｒのまとまり（抵抗５６）、第１接続電極３および第２接続電極４のそれぞれに接続された配線を形成している。

　このように、切欠部２５が形成された樹脂膜２４およびパッシベーション膜２３は、切欠部２５から第１接続電極３および第２接続電極４を露出させた状態で素子形成面２Ａを覆っている。そのため、樹脂膜２４の表面において切欠部２５からはみ出した（突出した）第１接続電極３および第２接続電極４を介して、チップ抵抗器１と実装基板９との間における電気的接続を達成することができる（図１Ｂおよび図１Ｃ参照）。

　図１０Ａ～図１０Ｉは、図９に示すチップ抵抗器の製造方法を示す図解的な断面図である。

　まず、図１０Ａに示すように、基板２の元となる基板３０を用意する。この場合、基板３０の表面３０Ａは、基板２の素子形成面２Ａであり、基板３０の裏面３０Ｂは、基板２の裏面２Ｂである。

　そして、基板３０の表面３０Ａを熱酸化して、表面３０ＡにＳｉＯ₂等からなる絶縁膜２０を形成し、絶縁膜２０上に素子５（抵抗体Ｒおよび抵抗体Ｒに接続された配線膜２２）を形成する。具体的には、スパッタリングにより、まず、絶縁膜２０の上にＴｉＮ、ＴｉＯＮまたはＴｉＳｉＯＮの抵抗体膜２１を全面に形成し、さらに、抵抗体膜２１に接するように抵抗体膜２１の上にアルミニウム（Ａｌ）の配線膜２２を積層する。その後、フォトリソグラフィプロセスを用い、たとえばＲＩＥ（Reactive Ion Etching：反応性イオンエッチング）等のドライエッチングにより抵抗体膜２１および配線膜２２を選択的に除去してパターニングし、図３Ａに示すように、平面視で、抵抗体膜２１が積層された一定幅の抵抗体膜ライン２１Ａが一定間隔をあけて列方向に配列される構成を得る。このとき、部分的に抵抗体膜ライン２１Ａおよび配線膜２２が切断された領域も形成されると共に、前述したトリミング対象領域ＸにおいてヒューズＦおよび導体膜Ｄが形成される（図２参照）。続いて、たとえばウェットエッチングにより抵抗体膜ライン２１Ａの上に積層された配線膜２２を選択的に除去する。この結果、抵抗体膜ライン２１Ａ上に一定間隔Ｒをあけて配線膜２２が積層された構成の素子５が得られる。この際、抵抗体膜２１および配線膜２２が目標寸法で形成されたか否かを確かめるために、素子５全体の抵抗値を測定してもよい。

　図１０Ａを参照して、素子５は、１枚の基板３０に形成するチップ抵抗器１の数に応じて、基板３０の表面３０Ａ上における多数の箇所に形成される。基板３０において素子５（前述した抵抗５６）が形成された１つの領域をチップ部品領域Ｙというと、基板３０の表面３０Ａには、抵抗５６をそれぞれ有する複数のチップ部品領域Ｙ（つまり、素子５）が形成（設定）される。１つのチップ部品領域Ｙは、完成した１つのチップ抵抗器１（図９参照）を平面視したものと一致する。そして、基板３０の表面３０Ａにおいて、隣り合うチップ部品領域Ｙの間の領域を、境界領域Ｚということにする。境界領域Ｚは、帯状をなしていて、平面視で格子状に延びている。境界領域Ｚによって区画された１つの格子の中にチップ部品領域Ｙが１つ配置されている。境界領域Ｚの幅は、１μｍ～６０μｍ（たとえば２０μｍ）と極めて狭いので、基板３０では多くのチップ部品領域Ｙを確保でき、結果としてチップ抵抗器１の大量生産が可能になる。

　次に、図１０Ａに示すように、ＣＶＤ（Chemical Vapor Deposition：化学的気相成長）法によって、ＳｉＮからなる絶縁膜４５を、基板３０の表面３０Ａの全域に亘って形成する。絶縁膜４５は、絶縁膜２０および絶縁膜２０上の素子５（抵抗体膜２１や配線膜２２）を全て覆っていて、これらに接している。そのため、絶縁膜４５は、前述したトリミング対象領域Ｘ（図２参照）における配線膜２２も覆っている。また、絶縁膜４５は、基板３０の表面３０Ａにおいて全域に亘って形成されることから、表面３０Ａにおいて、トリミング対象領域Ｘ以外の領域にまで延びて形成される。これにより、絶縁膜４５は、表面３０Ａ（表面３０Ａ上の素子５も含む）全域を保護する保護膜となる。

　次に、図１０Ｂに示すようにマスク６５を用いたエッチングによって、絶縁膜４５を選択的に除去する。これにより、絶縁膜４５の一部に開口２８が形成され、その開口２８において各パッド領域２２Ａが露出する。１つの半製品５０につき、開口２８は２つ形成される。

　各半製品５０において、絶縁膜４５に２つの開口２８を形成した後に、抵抗測定装置（図示せず）のプローブ７０を各開口２８のパッド領域２２Ａに接触させて、素子５の全体の抵抗値を検出する。そして、絶縁膜４５越しにレーザ光（図示せず）を任意のヒューズＦ（図２参照）に照射することによって、前述したトリミング対象領域Ｘの配線膜２２をレーザ光でトリミングして、当該ヒューズＦを溶断する。このようにして、必要な抵抗値となるようにヒューズＦを溶断（トリミング）することによって、前述したように、半製品５０（換言すれば、チップ抵抗器１）全体の抵抗値を調整できる。このとき、絶縁膜４５が素子５を覆うカバー膜となっているので、溶断の際に生じた破片などが素子５に付着して短絡が生じることを防止できる。また、絶縁膜４５がヒューズＦ（抵抗体膜２１）を覆っていることから、レーザ光のエネルギーをヒューズＦに蓄えてヒューズＦを確実に溶断することができる。その後、必要に応じて、ＣＶＤ法によって絶縁膜４５上にＳｉＮを形成し、絶縁膜４５を厚くする。最終的な絶縁膜４５（図１０Ｃに示された状態）は、１０００Å～５０００Å（ここでは、約３０００Å）の厚さを有している。このとき、絶縁膜４５の一部は、各開口２８に入り込んで開口２８を塞いでいる。

　次に、図１０Ｃに示すように、ポリイミドからなる感光性樹脂の液体を、基板３０に対して、絶縁膜４５の上からスプレー塗布して、感光性樹脂の樹脂膜４６を形成する。表面３０Ａ上の樹脂膜４６の表面は、表面３０Ａに沿って平坦になっている。次に、樹脂膜４６に熱処理（キュア処理）を施す。これにより、樹脂膜４６の厚みが熱収縮すると共に、樹脂膜４６が硬化して膜質が安定する。

　次に、図１０Ｄに示すように、樹脂膜４６、絶縁膜４５および絶縁膜２０をパターニングすることによって、これらの膜の切欠部２５と一致する部分を選択的に除去する。これにより切欠部２５が形成されると共に、境界領域Ｚにおいては表面３０Ａ（絶縁膜２０）が露出することになる。

　次に、図１０Ｅに示すように、基板３０の表面３０Ａの全域に亘ってレジストパターン４１を形成する。レジストパターン４１には、開口４２が形成されている。

　図１１は、図１０Ｅの工程において溝を形成するために用いられるレジストパターンの一部の模式的な平面図である。

　図１１を参照して、レジストパターン４１の開口４２は、多数のチップ抵抗器１（換言すれば、前述したチップ部品領域Ｙ）を行列状（格子状でもある）に配置した場合において平面視で隣り合うチップ抵抗器１の輪郭の間の領域（図１１においてハッチングを付した部分であり、換言すれば、境界領域Ｚ）に一致（対応）している。そのため、開口４２の全体形状は、互いに直交する直線部分４２Ａおよび４２Ｂを複数有する格子状になっている。

　レジストパターン４１では、開口４２において互いに直交する直線部分４２Ａおよび４２Ｂは、互いに直交した状態を保ちながら（湾曲することなく）つながっている。そのため、直線部分４２Ａおよび４２Ｂの交差部分４３は、平面視で略９０°をなすように尖っている。

　図１０Ｅを参照して、レジストパターン４１をマスクとするプラズマエッチングにより、基板３０を選択的に除去する。これにより、隣り合う素子５（チップ部品領域Ｙ）の間の境界領域Ｚにおける配線膜２２から間隔を空けた位置で基板３０の材料が除去される。その結果、平面視においてレジストパターン４１の開口４２と一致する位置（境界領域Ｚ）には、基板３０の表面３０Ａから基板３０の厚さ途中まで到達する所定深さの溝４４が形成される。溝４４は、互いに対向する１対の側壁４４Ａと、当該１対の側壁４４Ａの下端（基板３０の裏面３０Ｂ側の端）の間を結ぶ底壁４４Ｂとによって区画されている。基板３０の表面３０Ａを基準とした溝４４の深さは約１００μｍであり、溝４４の幅（対向する側壁４４Ａの間隔）は約２０μｍであって、深さ方向全域に渡って一定である。

　基板３０における溝４４の全体形状は、平面視でレジストパターン４１の開口４２（図１１参照）と一致する格子状になっている。そして、基板３０の表面３０Ａでは、各素子５が形成されたチップ部品領域Ｙのまわりを溝４４における矩形枠体部分（境界領域Ｚ）が取り囲んでいる。基板３０において素子５が形成された部分は、チップ抵抗器１の半製品５０である。基板３０の表面３０Ａでは、溝４４に取り囲まれたチップ部品領域Ｙに半製品５０が１つずつ位置していて、これらの半製品５０は、行列状に整列配置されている。このように溝４４を形成することによって、基板３０を複数のチップ部品領域Ｙ毎の基板２に分離する。溝４４が形成された後、レジストパターン４１を除去する。

　次に、図１０Ｆに示すように、ＣＶＤ法によって、ＳｉＮからなる絶縁膜４７を、基板３０の表面３０Ａの全域に亘って形成する。このとき、溝４４の内周面（前述した側壁４４Ａの区画面４４Ｃや底壁４４Ｂの上面）の全域にも絶縁膜４７が形成される。

　次に、図１０Ｇに示すように、絶縁膜４７を選択的にエッチングする。具体的には、絶縁膜４７における表面３０Ａに平行な部分を選択的にエッチングする。これにより、配線膜２２のパッド領域２２Ａが露出すると共に、溝４４においては、底壁４４Ｂ上の絶縁膜４７が除去される。

　次に、無電解めっきによって、各切欠部２５から露出した配線膜２２からＮｉ、ＰｄおよびＡｕを順にめっき成長させる。めっきは、各めっき膜が表面３０Ａに沿う横方向に成長し、溝４４の側壁４４Ａ上の絶縁膜４７を覆うまで続けられる。これにより、図１０Ｈに示すように、Ｎｉ／Ｐｄ／Ａｕ積層膜からなる第１接続電極３および第２接続電極４を形成する。

　図１２は、第１接続電極および第２接続電極の製造工程を説明するための図である。

　詳しくは、図１２を参照して、まず、パッド領域２２Ａの表面が浄化されることで、当該表面の有機物（炭素のしみ等のスマットや油脂性の汚れも含む）が除去（脱脂）される（ステップＳ１）。次に、当該表面の酸化膜が除去される（ステップＳ２）。次に、当該表面においてジンケート処理が実施されて、当該表面における（配線膜２２の）ＡｌがＺｎに置換される（ステップＳ３）。次に、当該表面上のＺｎが硝酸等で剥離されて、パッド領域２２Ａでは、新しいＡｌが露出される（ステップＳ４）。

　次に、パッド領域２２Ａをめっき液に浸けることによって、パッド領域２２Ａにおける新しいＡｌの表面にＮｉめっきが施される。これにより、めっき液中のＮｉが化学的に還元析出されて、当該表面にＮｉ層３３が形成される（ステップＳ５）。

　次に、Ｎｉ層３３を別のめっき液に浸けることによって、当該Ｎｉ層３３の表面にＰｄめっきが施される。これにより、めっき液中のＰｄが化学的に還元析出されて、当該Ｎｉ層３３の表面にＰｄ層３４が形成される（ステップＳ６）。

　次に、Ｐｄ層３４をさらに別のめっき液に浸けることによって、当該Ｐｄ層３４の表面にＡｕめっきが施される。これにより、めっき液中のＡｕが化学的に還元析出されて、当該Ｐｄ層３４の表面にＡｕ層３５が形成される（ステップＳ７）。これによって、第１接続電極３および第２接続電極４が形成され、形成後の第１接続電極３および第２接続電極４を乾燥させると（ステップＳ８）、第１接続電極３および第２接続電極４の製造工程が完了する。なお、前後するステップの間には、半製品５０を水で洗浄する工程が適宜実施される。また、ジンケート処理は複数回実施されてもよい。

　図１０Ｈでは、各半製品５０において第１接続電極３および第２接続電極４が形成された後の状態を示している。

　以上のように、第１接続電極３および第２接続電極４を無電解めっきによって形成するので、電極材料であるＮｉ，ＰｄおよびＡｌを絶縁膜４７上にも良好にめっき成長させることができる。また、第１接続電極３および第２接続電極４を電解めっきによって形成する場合に比べて、第１接続電極３および第２接続電極４についての形成工程の工程数（たとえば、電解めっきで必要となるリソグラフィ工程やレジストマスクの剥離工程等）を削減してチップ抵抗器１の生産性を向上できる。さらに、無電解めっきの場合には、電解めっきで必要とされるレジストマスクが不要であることから、レジストマスクの位置ずれによる第１接続電極３および第２接続電極４についての形成位置にずれが生じないので、第１接続電極３および第２接続電極４の形成位置精度を向上して歩留まりを向上できる。

　また、この方法では、配線膜２２が切欠部２５から露出していて、配線膜２２から溝４４までめっき成長の妨げになるものが無い。そのため、配線膜２２から溝４４まで直線的にめっき成長させることができる。その結果、電極の形成にかかる時間の短縮を図ることができる。

　このように第１接続電極３および第２接続電極４が形成されてから、第１接続電極３および第２接続電極４間での通電検査が行われた後に、基板３０が裏面３０Ｂから研削される。

　具体的には、溝４４を形成した後に、図１０Ｉに示すように、ＰＥＴ（ポリエチレンテレフタレート）からなる薄板状であって粘着面７２を有する支持テープ７１が、粘着面７２において、各半製品５０における第１接続電極３および第２接続電極４側（つまり、表面３０Ａ）に貼着される。これにより、各半製品５０が支持テープ７１に支持される。ここで、支持テープ７１として、たとえば、ラミネートテープを用いることができる。

　各半製品５０が支持テープ７１に支持された状態で、基板３０を裏面３０Ｂ側から研削する。研削によって、溝４４の底壁４４Ｂ（図１０Ｈ参照）の上面に達するまで基板３０が薄型化されると、隣り合う半製品５０を連結するものがなくなるので、溝４４を境界として基板３０が分割され、半製品５０が個別に分離してチップ抵抗器１の完成品となる。つまり、溝４４（換言すれば、境界領域Ｚ）において基板３０が切断（分断）され、これによって、個々のチップ抵抗器１が切り出される。なお、基板３０を裏面３０Ｂ側から溝４４の底壁４４Ｂまでエッチングすることによってチップ抵抗器１を切り出しても構わない。

　完成した各チップ抵抗器１では、溝４４の側壁４４Ａの区画面４４Ｃをなしていた部分が、基板２の側面２Ｃ～２Ｆのいずれかとなり、裏面３０Ｂが裏面２Ｂとなる。つまり、前述したようにエッチングによって溝４４を形成する工程（図１０Ｅ参照）は、側面２Ｃ～２Ｆを形成する工程に含まれる。また、絶縁膜４５および絶縁膜４７の一部がパッシベーション膜２３となり、樹脂膜４６が樹脂膜２４となり、絶縁膜４７の一部が絶縁膜２６となる。

　以上のように、溝４４を形成してから基板３０を裏面３０Ｂ側から研削すれば、基板３０に形成された複数のチップ部品領域Ｙを一斉に個々のチップ抵抗器１（チップ部品）に分割できる（複数のチップ抵抗器１の個片を一度に得ることができる）。よって、複数のチップ抵抗器１の製造時間の短縮によってチップ抵抗器１の生産性の向上を図ることができる。

　なお、完成したチップ抵抗器１における基板２の裏面２Ｂを研磨やエッチングすることによって鏡面化して裏面２Ｂを綺麗にしてもよい。

　図１３Ａ～図１３Ｄは、図１０Ｉの工程後におけるチップ抵抗器の回収工程を示す図解的な断面図である。

　図１３Ａでは、個片化された複数のチップ抵抗器１が引き続き支持テープ７１にくっついている状態を示している。この状態で、図１３Ｂに示すように、各チップ抵抗器１の基板２の裏面２Ｂに対して、熱発泡シート７３を貼着する。熱発泡シート７３は、シート状のシート本体７４と、シート本体７４内に練り込まれた多数の発泡粒子７５とを含んでいる。

　シート本体７４の粘着力は、支持テープ７１の粘着面７２における粘着力よりも強い。そこで、各チップ抵抗器１の基板２の裏面２Ｂに熱発泡シート７３を貼着した後に、図１３Ｃに示すように、支持テープ７１を各チップ抵抗器１から引き剥がして、チップ抵抗器１を熱発泡シート７３に転写する。このとき、支持テープ７１に紫外線を照射すると（図１３Ｂの点線矢印参照）、粘着面７２の粘着性が低下するので、支持テープ７１が各チップ抵抗器１から剥がれやすくなる。

　次に、熱発泡シート７３を加熱する。これにより、図１３Ｄに示すように、熱発泡シート７３では、シート本体７４内の各発泡粒子７５が発泡してシート本体７４の表面から膨出する。その結果、熱発泡シート７３と各チップ抵抗器１の基板２の裏面２Ｂとの接触面積が小さくなり、全てのチップ抵抗器１が熱発泡シート７３から自然に剥がれる（脱落する）。このように回収されたチップ抵抗器１は、実装基板９（図１Ｂ参照）に実装されたり、エンボスキャリアテープ（図示せず）に形成された収容空間に収容されたりする。この場合、支持テープ７１または熱発泡シート７３からチップ抵抗器１を１つずつ引き剥がす場合に比べて、処理時間の短縮を図ることができる。もちろん、複数のチップ抵抗器１が支持テープ７１にくっついた状態で（図１３Ａ参照）、熱発泡シート７３を用いずに、支持テープ７１からチップ抵抗器１を所定個数ずつ直接引き剥がしてもよい。

　図１４Ａ～図１４Ｃは、図１０Ｉの工程後におけるチップ抵抗器の回収工程（変形例）を示す図解的な断面図である。

　図１４Ａ～図１４Ｃに示す別の方法によって、各チップ抵抗器１を回収することもできる。

　図１４Ａでは、図１３Ａと同様に、個片化された複数のチップ抵抗器１が引き続き支持テープ７１にくっついている状態を示している。この状態で、図１４Ｂに示すように、各チップ抵抗器１の基板２の裏面２Ｂに転写テープ７７を貼着する。転写テープ７７は、支持テープ７１の粘着面７２よりも強い粘着力を有する。そこで、図１４Ｃに示すように、各チップ抵抗器１に転写テープ７７を貼着した後に、支持テープ７１を各チップ抵抗器１から引き剥がす。この際、前述したように、粘着面７２の粘着性を低下させるために支持テープ７１に紫外線（図１４Ｂの点線矢印参照）を照射してもよい。

　転写テープ７７の両端には、回収装置（図示せず）のフレーム７８が貼り付けられている。両側のフレーム７８は、互いが接近する方向または離間する方向に移動できる。支持テープ７１を各チップ抵抗器１から引き剥がした後に、両側のフレーム７８を互いが離間する方向に移動させると、転写テープ７７が伸張して薄くなる。これによって、転写テープ７７の粘着力が低下するので、各チップ抵抗器１が転写テープ７７から剥がれやすくなる。この状態で、搬送装置（図示せず）の吸着ノズル７６をチップ抵抗器１の素子形成面２Ａ側に向けると、搬送装置（図示せず）が発生する吸着力によって、このチップ抵抗器１が転写テープ７７から引き剥がされて吸着ノズル７６に吸着される。この際、図１４Ｃに示す突起７９によって、吸着ノズル７６とは反対側から転写テープ７７越しにチップ抵抗器１を吸着ノズル７６側へ突き上げると、チップ抵抗器１を転写テープ７７から円滑に引き剥がすことができる。このように回収されたチップ抵抗器１は、吸着ノズル７６に吸着された状態で搬送装置（図示せず）によって搬送される。

　以上、本発明の実施形態について説明してきたが、本発明はさらに他の形態で実施することもできる。たとえば、本発明のチップ部品の一例として、前述した実施形態では、チップ抵抗器１を開示したが、本発明は、チップコンデンサやチップダイオードやチップインダクタといったチップ部品にも適用できる。以下では、チップコンデンサについて説明する。

　図１５は、本発明の他の実施形態に係るチップコンデンサの平面図である。図１６は、図１５の切断面線XVI－XVIから見た断面図である。図１７は、前記チップコンデンサの一部の構成を分離して示す分解斜視図である。

　これから述べるチップコンデンサ１０１において、前述したチップ抵抗器１で説明した部分と対応する部分には、同一の参照符号を付し、当該部分についての詳しい説明を省略する。チップコンデンサ１０１において、チップ抵抗器１で説明した部分と同一の参照符号が付された部分は、特に言及しない限り、チップ抵抗器１で説明した部分と同じ構成を有していて、チップ抵抗器１で説明した部分（特に、第１接続電極３および第２接続電極４に関する部分について）と同じ作用効果を奏することができる。

　図１３を参照して、チップコンデンサ１０１は、チップ抵抗器１と同様に、基板２と、基板２上（基板２の素子形成面２Ａ側）に配置された第１接続電極３と、同じく基板２上に配置された第２接続電極４とを備えている。基板２は、この実施形態では、平面視において矩形形状を有している。基板２の長手方向両端部に第１接続電極３および第２接続電極４がそれぞれ配置されている。第１接続電極３および第２接続電極４は、この実施形態では、基板２の短手方向に延びたほぼ矩形の平面形状を有している。チップコンデンサ１０１では、チップ抵抗器１と同様に、第１接続電極３および第２接続電極４が、周縁部８５を覆うように、素子形成面２Ａおよび側面２Ｃ～２Ｆに一体的に形成されている。そのため、チップコンデンサ１０１が実装基板９に実装された回路アセンブリ１００（図１Ｂおよび図１Ｃ参照）では、チップ抵抗器１の場合と同様に、第１接続電極３および第２接続電極４に対する半田１３の吸着量を増やすことができるので、接着強度を向上させることができる。また、第１接続電極３を三方の側面２Ｃ，２Ｅ，２Ｆで半田１３によって保持し、第２接続電極４を三方の側面２Ｄ，２Ｅ，２Ｆで半田１３によって保持することによって、矩形状のチップコンデンサ１０１の全ての側面２Ｃ～２Ｆを半田１３で固定することができる。これにより、チップコンデンサ１０１の実装形状を安定化させることができる。

　基板２の素子形成面２Ａには、第１接続電極３および第２接続電極４の間のキャパシタ配置領域１０５内に、複数のキャパシタ要素Ｃ１～Ｃ９が形成されている。複数のキャパシタ要素Ｃ１～Ｃ９は、前述した素子５（ここでは、キャパシタ素子）を構成する複数の素子要素であり、第１接続電極３および第２接続電極４の間に接続されている。詳しくは、複数のキャパシタ要素Ｃ１～Ｃ９は、複数のヒューズユニット１０７（前述したヒューズＦに相当する）を介してそれぞれ第２接続電極４に対して切り離し可能となるように電気的に接続されている。

　図１６および図１７に示されているように、基板２の素子形成面２Ａには絶縁膜２０が形成されていて、絶縁膜２０の表面に下部電極膜１１１が形成されている。下部電極膜１１１は、キャパシタ配置領域１０５のほぼ全域にわたっている。さらに、下部電極膜１１１は、第１接続電極３の直下の領域にまで延びて形成されている。より具体的には、下部電極膜１１１は、キャパシタ配置領域１０５においてキャパシタ要素Ｃ１～Ｃ９の共通の下部電極として機能するキャパシタ電極領域１１１Ａと、第１接続電極３の直下に配置される外部電極引き出しのためのパッド領域１１１Ｂとを有している。キャパシタ電極領域１１１Ａがキャパシタ配置領域１０５に位置していて、パッド領域１１１Ｂが第１接続電極３の直下に位置して第１接続電極３に接触している。

　キャパシタ配置領域１０５において下部電極膜１１１（キャパシタ電極領域１１１Ａ）を覆って接するように容量膜（誘電体膜）１１２が形成されている。容量膜１１２は、キャパシタ電極領域１１１Ａ（キャパシタ配置領域１０５）の全域にわたって形成されている。容量膜１１２は、この実施形態では、さらにキャパシタ配置領域１０５外の絶縁膜２０を覆っている。

　容量膜１１２の上には、上部電極膜１１３が形成されている。図１５では、明瞭化のために、上部電極膜１１３を着色して示してある。上部電極膜１１３は、キャパシタ配置領域１０５に位置するキャパシタ電極領域１１３Ａと、第２接続電極４の直下に位置して第２接続電極４に接触するパッド領域１１３Ｂと、キャパシタ電極領域１１３Ａとパッド領域１１３Ｂとの間に配置されたヒューズ領域１１３Ｃとを有している。

　キャパシタ電極領域１１３Ａにおいて、上部電極膜１１３は、複数の電極膜部分（上部電極膜部分）１３１～１３９に分割（分離）されている。この実施形態では、各電極膜部分１３１～１３９は、いずれも矩形形状に形成されていて、ヒューズ領域１１３Ｃから第１接続電極３に向かって帯状に延びている。複数の電極膜部分１３１～１３９は、複数種類の対向面積で、容量膜１１２を挟んで（容量膜１１２に接しつつ）下部電極膜１１１に対向している。より具体的には、電極膜部分１３１～１３９の下部電極膜１１１に対する対向面積は、１：２：４：８：１６：３２：６４：１２８：１２８となるように定められていてもよい。すなわち、複数の電極膜部分１３１～１３９は、対向面積の異なる複数の電極膜部分を含み、より詳細には、公比が２の等比数列をなすように設定された対向面積を有する複数の電極膜部分１３１～１３８（または１３１～１３７，１３９）を含む。これによって、各電極膜部分１３１～１３９と容量膜１１２を挟んで対向する下部電極膜１１１とによってそれぞれ構成される複数のキャパシタ要素Ｃ１～Ｃ９は、互いに異なる容量値を有する複数のキャパシタ要素を含む。電極膜部分１３１～１３９の対向面積の比が前述の通りである場合、キャパシタ要素Ｃ１～Ｃ９の容量値の比は、当該対向面積の比と等しく、１：２：４：８：１６：３２：６４：１２８：１２８となる。すなわち、複数のキャパシタ要素Ｃ１～Ｃ９は、公比が２の等比数列をなすように容量値が設定された複数のキャパシタ要素Ｃ１～Ｃ８（またはＣ１～Ｃ７，Ｃ９）を含むことになる。

　この実施形態では、電極膜部分１３１～１３５は、幅が等しく、長さの比を１：２：４：８：１６に設定した帯状に形成されている。また、電極膜部分１３５，１３６，１３７，１３８，１３９は、長さが等しく、幅の比を１：２：４：８：８に設定した帯状に形成されている。電極膜部分１３５～１３９は、キャパシタ配置領域１０５の第２接続電極４側の端縁から第１接続電極３側の端縁までの範囲に渡って延びて形成されており、電極膜部分１３１～１３４は、それよりも短く形成されている。

　パッド領域１１３Ｂは、第２接続電極４とほぼ相似形に形成されており、ほぼ矩形の平面形状を有している。図１６に示すように、パッド領域１１３Ｂにおける上部電極膜１１３は、第２接続電極４に接している。

　ヒューズ領域１１３Ｃは、基板２上において、パッド領域１１３Ｂの一つの長辺（基板２の周縁に対して内方側の長辺）に沿って配置されている。ヒューズ領域１１３Ｃは、パッド領域１１３Ｂの前記一つの長辺に沿って配列された複数のヒューズユニット１０７を含む。

　ヒューズユニット１０７は、上部電極膜１１３のパッド領域１１３Ｂと同じ材料で一体的に形成されている。複数の電極膜部分１３１～１３９は、１つまたは複数個のヒューズユニット１０７と一体的に形成されていて、それらのヒューズユニット１０７を介してパッド領域１１３Ｂに接続され、このパッド領域１１３Ｂを介して第２接続電極４に電気的に接続されている。図１５に示すように、面積の比較的小さな電極膜部分１３１～１３６は、一つのヒューズユニット１０７によってパッド領域１１３Ｂに接続されており、面積の比較的大きな電極膜部分１３７～１３９は複数個のヒューズユニット１０７を介してパッド領域１１３Ｂに接続されている。全てのヒューズユニット１０７が用いられる必要はなく、この実施形態では、一部のヒューズユニット１０７は未使用である。

　ヒューズユニット１０７は、パッド領域１１３Ｂとの接続のための第１幅広部１０７Ａと、電極膜部分１３１～１３９との接続のための第２幅広部１０７Ｂと、第１および第２幅広部１０７Ａ，７Ｂの間を接続する幅狭部１０７Ｃとを含む。幅狭部１０７Ｃは、レーザ光によって切断（溶断）することができるように構成されている。それによって、電極膜部分１３１～１３９のうち不要な電極膜部分を、ヒューズユニット１０７の切断によって第１および第２接続電極３，４から電気的に切り離すことができる。

　図１５および図１７では図示を省略したが、図１６に表れている通り、上部電極膜１１３の表面を含むチップコンデンサ１０１の表面は、前述したパッシベーション膜２３によって覆われている。パッシベーション膜２３は、たとえば窒化膜からなっていて、チップコンデンサ１０１の上面のみならず、基板２の側面２Ｃ～２Ｆまで延びて、側面２Ｃ～２Ｆの全域をも覆うように形成されている。側面２Ｃ～２Ｆにおいては、基板２と第１接続電極３および第２接続電極４との間に介在されている。さらに、パッシベーション膜２３の上には、前述した樹脂膜２４が形成されている。樹脂膜２４は、素子形成面２Ａを覆っている。

　パッシベーション膜２３および樹脂膜２４は、チップコンデンサ１０１の表面を保護する保護膜である。これらには、第１接続電極３および第２接続電極４に対応する領域に、前述した切欠部２５がそれぞれ形成されている。切欠部２５は、パッシベーション膜２３および樹脂膜２４を貫通している。さらに、この実施形態では、第１接続電極３に対応した切欠部２５は、容量膜１１２をも貫通している。

　切欠部２５には、第１接続電極３および第２接続電極４がそれぞれ埋め込まれている。これにより、第１接続電極３は下部電極膜１１１のパッド領域１１１Ｂに接合しており、第２接続電極４は上部電極膜１１３のパッド領域１１３Ｂに接合している。第１および第２接続電極３，４は、樹脂膜２４の表面から突出すると共に、樹脂膜２４の表面に沿って基板２の内方（素子５側）へ引き出された引き出し部２７を有している。これにより、実装基板に対してチップコンデンサ１０１をフリップチップ接合することができる。

　図１８は、前記チップコンデンサの内部の電気的構成を示す回路図である。第１接続電極３と第２接続電極４との間に複数のキャパシタ要素Ｃ１～Ｃ９が並列に接続されている。各キャパシタ要素Ｃ１～Ｃ９と第２接続電極４との間には、一つまたは複数のヒューズユニット１０７でそれぞれ構成されたヒューズＦ１～Ｆ９が直列に介装されている。

　ヒューズＦ１～Ｆ９が全て接続されているときは、チップコンデンサ１０１の容量値は、キャパシタ要素Ｃ１～Ｃ９の容量値の総和に等しい。複数のヒューズＦ１～Ｆ９から選択した１つまたは２つ以上のヒューズを切断すると、当該切断されたヒューズに対応するキャパシタ要素が切り離され、当該切り離されたキャパシタ要素の容量値だけチップコンデンサ１０１の容量値が減少する。

　そこで、パッド領域１１１Ｂ，１１３Ｂの間の容量値（キャパシタ要素Ｃ１～Ｃ９の総容量値）を測定し、その後に所望の容量値に応じてヒューズＦ１～Ｆ９から適切に選択した一つまたは複数のヒューズをレーザ光で溶断すれば、所望の容量値への合わせ込み（レーザトリミング）を行うことができる。とくに、キャパシタ要素Ｃ１～Ｃ８の容量値が、公比２の等比数列をなすように設定されていれば、最小の容量値（当該等比数列の初項の値）であるキャパシタ要素Ｃ１の容量値に対応する精度で目標の容量値へと合わせ込む微調整が可能である。

　たとえば、キャパシタ要素Ｃ１～Ｃ９の容量値は次のように定められていてもよい。

　　　　　　　Ｃ１＝０．０３１２５ｐＦ
　　　　　　　Ｃ２＝０．０６２５ｐＦ
　　　　　　　Ｃ３＝０．１２５ｐＦ
　　　　　　　Ｃ４＝０．２５ｐＦ
　　　　　　　Ｃ５＝０．５ｐＦ
　　　　　　　Ｃ６＝１ｐＦ
　　　　　　　Ｃ７＝２ｐＦ
　　　　　　　Ｃ８＝４ｐＦ
　　　　　　　Ｃ９＝４ｐＦ
　この場合、０．０３１２５ｐＦの最小合わせ込み精度でチップコンデンサ１０１の容量を微調整できる。また、ヒューズＦ１～Ｆ９から切断すべきヒューズを適切に選択することで、１０ｐＦ～１８ｐＦの間の任意の容量値のチップコンデンサ１０１を提供することができる。

　以上のように、この実施形態によれば、第１接続電極３および第２接続電極４の間に、ヒューズＦ１～Ｆ９によって切り離し可能な複数のキャパシタ要素Ｃ１～Ｃ９が設けられている。キャパシタ要素Ｃ１～Ｃ９は、異なる容量値の複数のキャパシタ要素、より具体的には等比数列をなすように容量値が設定された複数のキャパシタ要素を含んでいる。それによって、ヒューズＦ１～Ｆ９から１つまたは複数のヒューズを選択してレーザ光で溶断することにより、設計を変更することなく複数種類の容量値に対応でき、かつ所望の容量値に正確に合わせ込むことができるチップコンデンサ１０１を共通の設計で実現することができる。

　チップコンデンサ１０１の各部の詳細について以下に説明を加える。

　図１５を参照して、基板２は、たとえば平面視において０．３ｍｍ×０．１５ｍｍ、０．４ｍｍ×０．２ｍｍなどの矩形形状（好ましくは、０．４ｍｍ×０．２ｍｍ以下の大きさ）を有していてもよい。キャパシタ配置領域１０５は、概ね、基板２の短辺の長さに相当する一辺を有する正方形領域となる。基板２の厚さは、１５０μｍ程度であってもよい。図１６を参照して、基板２は、たとえば、裏面側（キャパシタ要素Ｃ１～Ｃ９が形成されていない表面）からの研削または研磨によって薄型化された基板であってもよい。基板２の材料としては、シリコン基板に代表される半導体基板を用いてもよいし、ガラス基板を用いてもよいし、樹脂フィルムを用いてもよい。

　絶縁膜２０は、酸化シリコン膜等の酸化膜であってもよい。その膜厚は、５００Å～２０００Å程度であってもよい。

　下部電極膜１１１は、導電性膜、とくに金属膜であることが好ましく、たとえばアルミニウム膜であってもよい。アルミニウム膜からなる下部電極膜１１１は、スパッタ法によって形成することができる。上部電極膜１１３も同様に、導電性膜、とくに金属膜で構成することが好ましく、アルミニウム膜であってもよい。アルミニウム膜からなる上部電極膜１１３は、スパッタ法によって形成することができる。上部電極膜１１３のキャパシタ電極領域１１３Ａを電極膜部分１３１～１３９に分割し、さらに、ヒューズ領域１１３Ｃを複数のヒューズユニット１０７に整形するためのパターニングは、フォトリソグラフィおよびエッチングプロセスによって行うことができる。

　容量膜１１２は、たとえば窒化シリコン膜で構成することができ、その膜厚は５００Å～２０００Å（たとえば１０００Å）とすることができる。容量膜１１２は、プラズマＣＶＤ（化学的気相成長）によって形成された窒化シリコン膜であってもよい。

　パッシベーション膜２３は、たとえば窒化シリコン膜で構成することができ、たとえばプラズマＣＶＤ法によって形成できる。その膜厚は、８０００Å程度とされてもよい。樹脂膜２４は、前述の通り、ポリイミド膜その他の樹脂膜で構成することができる。

　第１および第２接続電極３，４は、たとえば、下部電極膜１１１または上部電極膜１１３に接するニッケル層と、このニッケル層上に積層したパラジウム層と、そのパラジウム層上に積層した金層とを積層した積層構造膜からなっていてもよく、たとえば、めっき法（より具体的には無電解めっき法）で形成することができる。ニッケル層は下部電極膜１１１または上部電極膜１１３に対する密着性の向上に寄与し、パラジウム層は上部電極膜または下部電極膜の材料と第１および第２接続電極３，４の最上層の金との相互拡散を抑制する拡散防止層として機能する。

　このようなチップコンデンサ１０１の製造工程は、素子５を形成した後のチップ抵抗器１の製造工程と同じである。

　チップコンデンサ１０１において素子５（キャパシタ素子）を形成する場合には、まず、前述した基板３０（基板２）の表面に、熱酸化法および／またはＣＶＤ法によって、酸化膜（たとえば酸化シリコン膜）からなる絶縁膜２０が形成される。次に、たとえばスパッタ法によって、アルミニウム膜からなる下部電極膜１１１が絶縁膜２０の表面全域に形成される。下部電極膜１１１の膜厚は８０００Å程度とされてもよい。次に、その下部電極膜の表面に、下部電極膜１１１の最終形状に対応したレジストパターンが、フォトリソグラフィによって形成される。このレジストパターンをマスクとして、下部電極膜がエッチングされることにより、図１５等に示したパターンの下部電極膜１１１が得られる。下部電極膜１１１のエッチングは、たとえば、反応性イオンエッチングによって行うことができる。

　次に、たとえばプラズマＣＶＤ法によって、窒化シリコン膜等からなる容量膜１１２が、下部電極膜１１１上に形成される。下部電極膜１１１が形成されていない領域では、絶縁膜２０の表面に容量膜１１２が形成されることになる。次に、その容量膜１１２の上に、上部電極膜１１３が形成される。上部電極膜１１３は、たとえばアルミニウム膜からなり、スパッタ法によって形成することができる。その膜厚は、８０００Å程度とされてもよい。次に、上部電極膜１１３の表面に上部電極膜１１３の最終形状に対応したレジストパターンがフォトリソグラフィによって形成される。このレジストパターンをマスクとしたエッチングにより、上部電極膜１１３が、最終形状（図１５等参照）にパターニングされる。それによって、上部電極膜１１３は、キャパシタ電極領域１１３Ａに複数の電極膜部分１３１～１３９に分割された部分を有し、ヒューズ領域１１３Ｃに複数のヒューズユニット１０７を有し、それらのヒューズユニット１０７に接続されたパッド領域１１３Ｂを有するパターンに整形される。上部電極膜１１３のパターニングのためのエッチングは、燐酸等のエッチング液を用いたウェットエッチングによって行ってもよいし、反応性イオンエッチングによって行ってもよい。

　以上によって、チップコンデンサ１０１における素子５（キャパシタ要素Ｃ１～Ｃ９やヒューズユニット１０７）が形成される。

　この状態から、ヒューズユニット１０７を溶断するためのレーザトリミングが行われる（図１０Ｂ参照）。すなわち、前記総容量値の測定結果に応じて選択されたヒューズを構成するヒューズユニット１０７にレーザ光を当てて、そのヒューズユニット１０７の幅狭部１０７Ｃ（図１５参照）が溶断される。これにより、対応するキャパシタ要素がパッド領域１１３Ｂから切り離される。ヒューズユニット１０７にレーザ光を当てるとき、カバー膜である絶縁膜４５の働きによって、ヒューズユニット１０７の近傍にレーザ光のエネルギーが蓄積され、それによって、ヒューズユニット１０７が溶断する。これにより、チップコンデンサ１０１の容量値を確実に目的の容量値とすることができる。

　その後、図１０Ｃ～図１０Ｉの工程に倣って、チップ抵抗器１の場合と同じ工程を実行すればよい。

　以上、本発明のチップ部品（チップ抵抗器１やチップコンデンサ１０１）について説明してきたが、本発明はさらに他の形態で実施することもできる。

　たとえば、前述の実施形態では、チップ抵抗器１の場合、複数の抵抗回路が公比ｒ（０＜ｒ、ｒ≠１）＝２の等比数列をなす抵抗値を有する複数の抵抗回路を有している例を示したが、当該等比数列の公比は２以外の数であってもよい。また、チップコンデンサ１０１の場合にも、キャパシタ要素が公比ｒ（０＜ｒ、ｒ≠１）＝２の等比数列をなす容量値を有する複数のキャパシタ要素を有している例を示したが、当該等比数列の公比は２以外の数であってもよい。

　また、チップ抵抗器１やチップコンデンサ１０１では、基板２の表面に絶縁膜２０が形成されているが、基板２が絶縁性の基板であれば、絶縁膜２０を省くこともできる。

　また、チップコンデンサ１０１では、上部電極膜１１３だけが複数の電極膜部分に分割されている構成を示したが、下部電極膜１１１だけが複数の電極膜部分に分割されていたり、上部電極膜１１３および下部電極膜１１１が両方とも複数の電極膜部分に分割されていたりしてもよい。さらに、前述の実施形態では、上部電極膜または下部電極膜とヒューズユニットとが一体化されている例を示したが、上部電極膜または下部電極膜とは別の導体膜でヒューズユニットを形成してもよい。また、前述したチップコンデンサ１０１では、上部電極膜１１３および下部電極膜１１１を有する１層のキャパシタ構造が形成されているが、上部電極膜１１３上に、容量膜を介して別の電極膜を積層することで、複数のキャパシタ構造が積層されてもよい。

　チップコンデンサ１０１では、また、基板２として導電性基板を用い、その導電性基板を下部電極として用い、導電性基板の表面に接するように容量膜１１２を形成してもよい。この場合、導電性基板の裏面から一方の外部電極を引き出してもよい。

　また、本発明を、チップインダクタに適用した場合、当該チップインダクタにおいて前述した基板２上に形成された素子５は、複数のインダクタ要素（素子要素）を含んだインダクタ素子を含み、第１接続電極３および第２接続電極４の間に接続されている。素子５は、前述した多層基板の多層配線中に設けられ、配線膜２２によって形成されている。また、チップインダクタでは、基板２上に、前述した複数のヒューズＦが設けられていて、各インダクタ要素が、第１接続電極３および第２接続電極４に対して、ヒューズＦを介して切り離し可能に接続されている。

　この場合、チップインダクタでは、一つまたは複数のヒューズＦを選択して切断することにより、複数のインダクタ要素の組み合わせパターンを任意のパターンとすることができるので、電気的特性が様々なチップインダクタを共通の設計で実現することができる。

　また、本発明を、チップダイオードに適用した場合、当該チップダイオードにおいて前述した基板２上に形成された素子５は、複数のダイオード要素（素子要素）を含んだダイオード回路網（ダイオード素子）を含む。ダイオード素子は基板２に形成されている。このチップダイオードでは、一つまたは複数のヒューズＦを選択して切断することにより、ダイオード回路網における複数のダイオード要素の組み合わせパターンを任意のパターンとすることができるので、ダイオード回路網の電気的特性が様々なチップダイオードを共通の設計で実現することができる。

　チップインダクタおよびチップダイオードのいずれにおいても、チップ抵抗器１およびチップコンデンサ１０１の場合と同じ作用効果を奏することができる。

　また、前述した第１接続電極３および第２接続電極４において、Ｎｉ層３３とＡｕ層３５との間に介装されていたＰｄ層３４を省略することもできる。Ｎｉ層３３とＡｕ層３５との接着性が良好なので、Ａｕ層３５に前述したピンホールができないのであれば、Ｐｄ層３４を省略しても構わない。

　図１９は、本発明のチップ部品が用いられる電子機器の一例であるスマートフォンの外観を示す斜視図である。スマートフォン２０１は、扁平な直方体形状の筐体２０２の内部に電子部品を収納して構成されている。筐体２０２は表側および裏側に長方形状の一対の主面を有しており、その一対の主面が４つの側面で結合されている。筐体２０２の一つの主面には、液晶パネルや有機ＥＬパネル等で構成された表示パネル２０３の表示面が露出している。表示パネル２０３の表示面は、タッチパネルを構成しており、使用者に対する入力インターフェースを提供している。

　表示パネル２０３は、筐体２０２の一つの主面の大部分を占める長方形形状に形成されている。表示パネル２０３の一つの短辺に沿うように、操作ボタン２０４が配置されている。この実施形態では、複数（３つ）の操作ボタン２０４が表示パネル２０３の短辺に沿って配列されている。使用者は、操作ボタン２０４およびタッチパネルを操作することによって、スマートフォン２０１に対する操作を行い、必要な機能を呼び出して実行させることができる。

　表示パネル２０３の別の一つの短辺の近傍には、スピーカ２０５が配置されている。スピーカ２０５は、電話機能のための受話口を提供すると共に、音楽データ等を再生するための音響化ユニットとしても用いられる。一方、操作ボタン２０４の近くには、筐体２０２の一つの側面にマイクロフォン２０６が配置されている。マイクロフォン２０６は、電話機能のための送話口を提供するほか、録音用のマイクロフォンとして用いることもできる。

　図２０は、筐体２０２の内部に収容された回路アセンブリ１００の構成を示す図解的な平面図である。回路アセンブリ１００は、前述した実装基板９と、実装基板９の実装面９Ａに実装された回路部品とを含む。複数の回路部品は、複数の集積回路素子（ＩＣ）２１２－２２０と、複数のチップ部品とを含む。複数のＩＣは、伝送処理ＩＣ２１２、ワンセグＴＶ受信ＩＣ２１３、ＧＰＳ受信ＩＣ２１４、ＦＭチューナＩＣ２１５、電源ＩＣ２１６、フラッシュメモリ２１７、マイクロコンピュータ２１８、電源ＩＣ２１９およびベースバンドＩＣ２２０を含む。複数のチップ部品（本願発明のチップ部品に相当する）は、チップインダクタ２２１，２２５，２３５、チップ抵抗器２２２，２２４，２３３、チップキャパシタ２２７，２３０，２３４、およびチップダイオード２２８，２３１を含む。

　伝送処理ＩＣ２１２は、表示パネル２０３に対する表示制御信号を生成し、かつ表示パネル２０３の表面のタッチパネルからの入力信号を受信するための電子回路を内蔵している。表示パネル２０３との接続のために、伝送処理ＩＣ２１２には、フレキシブル配線２０９が接続されている。

　ワンセグＴＶ受信ＩＣ２１３は、ワンセグ放送（携帯機器を受信対象とする地上デジタルテレビ放送）の電波を受信するための受信機を構成する電子回路を内蔵している。ワンセグＴＶ受信ＩＣ２１３の近傍には、複数のチップインダクタ２２１と、複数のチップ抵抗器２２２とが配置されている。ワンセグＴＶ受信ＩＣ２１３、チップインダクタ２２１およびチップ抵抗器２２２は、ワンセグ放送受信回路２２３を構成している。チップインダクタ２２１およびチップ抵抗器２２２は、正確に合わせ込まれたインダクタンスおよび抵抗をそれぞれ有し、ワンセグ放送受信回路２２３に高精度な回路定数を与える。

　ＧＰＳ受信ＩＣ２１４は、ＧＰＳ衛星からの電波を受信してスマートフォン２０１の位置情報を出力する電子回路を内蔵している。

　ＦＭチューナＩＣ２１５は、その近傍において実装基板９に実装された複数のチップ抵抗器２２４および複数のチップインダクタ２２５と共に、ＦＭ放送受信回路２２６を構成している。チップ抵抗器２２４およびチップインダクタ２２５は、正確に合わせ込まれた抵抗値およびインダクタンスをそれぞれ有し、ＦＭ放送受信回路２２６に高精度な回路定数を与える。

　電源ＩＣ２１６の近傍には、複数のチップキャパシタ２２７および複数のチップダイオード２２８が実装基板９の実装面に実装されている。電源ＩＣ２１６は、チップキャパシタ２２７およびチップダイオード２２８と共に、電源回路２２９を構成している。

　フラッシュメモリ２１７は、オペレーティングシステムプログラム、スマートフォン２０１の内部で生成されたデータ、通信機能によって外部から取得したデータおよびプログラムなどを記録するための記憶装置である。

　マイクロコンピュータ２１８は、ＣＰＵ、ＲＯＭおよびＲＡＭを内蔵しており、各種の演算処理を実行することにより、スマートフォン２０１の複数の機能を実現する演算処理回路である。より具体的には、マイクロコンピュータ２１８の働きにより、画像処理や各種アプリケーションプログラムのための演算処理が実現されるようになっている。

　電源ＩＣ２１９の近くには、複数のチップキャパシタ２３０および複数のチップダイオード２３１が実装基板９の実装面に実装されている。電源ＩＣ２１９は、チップキャパシタ２３０およびチップダイオード２３１と共に、電源回路２３２を構成している。

　ベースバンドＩＣ２２０の近くには、複数のチップ抵抗器２３３、複数のチップキャパシタ２３４、および複数のチップインダクタ２３５が、実装基板９の実装面９Ａに実装されている。ベースバンドＩＣ２２０は、チップ抵抗器２３３、チップキャパシタ２３４およびチップインダクタ２３５と共に、ベースバンド通信回路２３６を構成している。ベースバンド通信回路２３６は、電話通信およびデータ通信のための通信機能を提供する。

　このような構成によって、電源回路２２９，２３２によって適切に調整された電力が、伝送処理ＩＣ２１２、ＧＰＳ受信ＩＣ２１４、ワンセグ放送受信回路２２３、ＦＭ放送受信回路２２６、ベースバンド通信回路２３６、フラッシュメモリ２１７およびマイクロコンピュータ２１８に供給される。マイクロコンピュータ２１８は、伝送処理ＩＣ２１２を介して入力される入力信号に応答して演算処理を行い、伝送処理ＩＣ２１２から表示パネル２０３に表示制御信号を出力して表示パネル２０３に各種の表示を行わせる。

　タッチパネルまたは操作ボタン２０４の操作によってワンセグ放送の受信が指示されると、ワンセグ放送受信回路２２３の働きによってワンセグ放送が受信される。そして、受信された画像を表示パネル２０３に出力し、受信された音声をスピーカ２０５から音響化させるための演算処理が、マイクロコンピュータ２１８によって実行される。

　また、スマートフォン２０１の位置情報が必要とされるときには、マイクロコンピュータ２１８は、ＧＰＳ受信ＩＣ２１４が出力する位置情報を取得し、その位置情報を用いた演算処理を実行する。

　さらに、タッチパネルまたは操作ボタン２０４の操作によってＦＭ放送受信指令が入力されると、マイクロコンピュータ２１８は、ＦＭ放送受信回路２２６を起動し、受信された音声をスピーカ２０５から出力させるための演算処理を実行する。

　フラッシュメモリ２１７は、通信によって取得したデータの記憶や、マイクロコンピュータ２１８の演算や、タッチパネルからの入力によって作成されたデータを記憶するために用いられる。マイクロコンピュータ２１８は、必要に応じて、フラッシュメモリ２１７に対してデータを書き込み、またフラッシュメモリ２１７からデータを読み出す。

　電話通信またはデータ通信の機能は、ベースバンド通信回路２３６によって実現される。マイクロコンピュータ２１８は、ベースバンド通信回路２３６を制御して、音声またはデータを送受信するための処理を行う。

　本発明の実施形態は、本発明の技術的内容を明らかにするために用いられた具体例に過ぎず、本発明はこれらの具体例に限定して解釈されるべきではなく、本発明の精神および範囲は添付の請求の範囲によってのみ限定される。

　本出願は、２０１２年９月２７日に日本国特許庁に提出された特願２０１２－２１５０６２号に対応しており、この出願の全開示はここに引用により組み込まれるものとする。

　１　チップ抵抗器
　２　基板
　２Ａ　素子形成面
　２Ｃ　側面
　２Ｄ　側面
　２Ｅ　側面
　２Ｆ　側面
　３　第１接続電極
　４　第２接続電極
　５　素子
　９　実装基板
　９Ａ　実装面
　１３　半田
　２１　抵抗体膜
　２２　配線膜
　２３　パッシベーション膜
　２４　樹脂膜
　２７　引き出し部
　３３　Ｎｉ層
　３４　Ｐｄ層
　３５　Ａｕ層
　４５　絶縁膜
　４６　樹脂膜
　４７　絶縁膜
　５６　抵抗
　８５　周縁部
　８８　ランド
　１００　回路アセンブリ
　１０１　チップコンデンサ
　２２１　チップインダクタ
　２２２　チップ抵抗器
　２２４　チップ抵抗器
　２２５　チップインダクタ
　２２７　チップコンデンサ
　２２８　チップダイオード
　２３０　チップコンデンサ
　２３１　チップダイオード
　２３３　チップ抵抗器
　２３４　チップコンデンサ
　２３５　チップインダクタ
　Ｃ１～Ｃ９　キャパシタ要素
　Ｆ（Ｆ１～Ｆ９）　ヒューズ
　Ｒ　抵抗体

Claims

　表面および側面を有する基板と、
　前記基板の前記表面の縁部を覆うように、当該表面および前記側面に一体的に形成された電極と、
　前記電極と前記基板との間に介在された絶縁膜とを含む、チップ部品。
　前記基板は平面視において矩形状であり、
　前記電極は、前記基板の三方の前記縁部を覆うように形成されている、請求項１に記載のチップ部品。
　前記基板の前記表面において前記縁部から間隔を空けて形成され、前記電極が電気的に接続された配線膜をさらに含む、請求項１または２に記載のチップ部品。
　前記配線膜は、前記電極に覆われた前記基板の前記縁部に対向する周縁部が選択的に露出しており、当該露出部分を除く周縁部が樹脂膜で選択的に覆われている、請求項３に記載のチップ部品。
　前記電極は、前記樹脂膜の表面から突出するように形成されている、請求項４に記載のチップ部品。
　前記電極は、前記樹脂膜の前記表面に沿って横方向に引き出され、当該表面を選択的に覆う引き出し部を含む、請求項５に記載のチップ部品。
　前記電極が、Ｎｉ層と、Ａｕ層とを含み、前記Ａｕ層が最表面に露出している、請求項１～６のいずれか一項に記載のチップ部品。
　前記電極が、前記Ｎｉ層と前記Ａｕ層との間に介装されたＰｄ層をさらに含む、請求項７に記載のチップ部品。
　前記電極が互いに間隔を空けて２つ設けられており、
　前記チップ部品は、前記基板上に形成され前記２つの電極間に接続された抵抗体を含むチップ抵抗器である、請求項１～８のいずれか一項に記載のチップ部品。
　複数の前記抵抗体と、前記基板上に設けられ、前記複数の抵抗体をそれぞれ切り離し可能に前記電極に接続する複数のヒューズとをさらに含む、請求項９に記載のチップ部品。
　前記電極が互いに間隔を空けて２つ設けられており、
　前記チップ部品は、前記基板上に形成され前記２つの電極の間に接続されたキャパシタ素子を含むチップコンデンサである、請求項１～８のいずれか一項に記載のチップ部品。
　前記キャパシタ素子を構成する複数のキャパシタ要素と、前記基板上に設けられ、前記複数のキャパシタ要素をそれぞれ切り離し可能に前記電極に接続する複数のヒューズとをさらに含む、請求項１１に記載のチップ部品。
　請求項１～１２のいずれか一項に記載のチップ部品と、
　前記基板の前記表面に対向する実装面に、前記電極に半田接合されたランドを有する実装基板とを含む、回路アセンブリ。
　前記実装面の法線方向から見たときに、前記半田が前記電極の表面部分および側面部分を覆うように形成されている、請求項１３に記載の回路アセンブリ。
　請求項１３または１４に記載の回路アセンブリと、
　前記回路アセンブリを収容した筐体とを含む、電子機器。
　基板の複数のチップ部品領域の境界領域に前記基板の表面から所定深さの溝を形成して、前記複数のチップ部品領域毎の基板に分離する工程と、
　前記溝の側面に絶縁膜を形成することにより、各基板の側面に当該絶縁膜を形成する工程と、
　前記各基板の前記表面からその縁部を介して前記溝の前記側面に沿って前記絶縁膜上に電極材料をめっき成長させることによって、前記各基板の前記表面の前記縁部を覆うように、当該表面および前記側面に電極を一体的に形成する工程と、
　前記基板の裏面を前記溝に到達するまで研削して、前記基板を複数のチップ部品に分割する工程とを含む、チップ部品の製造方法。
　前記電極を形成する工程は、前記電極材料を無電解めっきによって成長させる工程を含む、請求項１６に記載のチップ部品の製造方法。
　前記複数のチップ部品領域毎に前記基板の前記表面に配線膜を形成する工程をさらに含み、
　前記基板に分離する工程は、前記各基板の前記縁部と前記配線膜との間に間隔が空くように前記溝を形成する工程を含み、
　前記電極を形成する工程は、前記配線膜から前記電極材料をめっき成長させる工程を含む、請求項１６または１７に記載のチップ部品の製造方法。
　前記溝の形成前に前記配線膜を覆う樹脂膜を形成する工程と、
　前記配線膜における前記溝を形成すべき領域に対向する周縁部が露出するように、前記樹脂膜を選択的に除去する工程とをさらに含む、請求項１８に記載のチップ部品の製造方法。
　前記溝の形成が、エッチングによって行われる、請求項１６～１９のいずれか一項に記載のチップ部品の製造方法。